クロック生成回路
【課題】
要求されるデューティ比の同期クロック信号を生成できるか否かの判別が正確に行われるクロック生成回路を提供する。
【解決手段】
クロック生成回路１００において、外部から入力されてきた外部クロック信号Ｓｅｘｔｃｌｋを遅延することにより外部クロック信号Ｓｅｘｔｃｌｋに同期した同期クロック信号Ｓｃｌｋを生成するＤＬＬ回路１１０と、ＤＬＬ回路１１０のデューティ比劣化テスト用にパルス幅を変化させたテスト信号Ｓｔｅｓｔを生成するテスト信号生成回路１２０と、外部クロック信号Ｓｅｘｔｃｌｋおよびテスト信号Ｓｔｅｓｔのうちの一方の信号を選択してＤＬＬ回路１１０に入力する選択回路１３０とを備えたことを特徴とする。
要求されるデューティ比の同期クロック信号を生成できるか否かの判別が正確に行われるクロック生成回路を提供する。
【解決手段】
クロック生成回路１００において、外部から入力されてきた外部クロック信号Ｓｅｘｔｃｌｋを遅延することにより外部クロック信号Ｓｅｘｔｃｌｋに同期した同期クロック信号Ｓｃｌｋを生成するＤＬＬ回路１１０と、ＤＬＬ回路１１０のデューティ比劣化テスト用にパルス幅を変化させたテスト信号Ｓｔｅｓｔを生成するテスト信号生成回路１２０と、外部クロック信号Ｓｅｘｔｃｌｋおよびテスト信号Ｓｔｅｓｔのうちの一方の信号を選択してＤＬＬ回路１１０に入力する選択回路１３０とを備えたことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部から入力されてきた外部クロック信号に同期した同期クロック信号を生成するクロック生成回路に関する。
【背景技術】
【０００２】
従来、高速なデータ転送レートを実現するＤＤＲ（ダブル・データ・レート）方式のＳＤＲＡＭがある。ＤＤＲＳＤＲＡＭでは、外部クロック信号の位相と入出力されるデータ信号の位相を一致させるため、外部クロック信号に同期した同期クロック信号を生成するディレイロックループ(ＤＬＬ)回路を搭載して、同期クロック信号によりデータ信号の出力タイミングを制御している（例えば、特許文献１参照。）。ＤＬＬ回路は、入力された外部クロック信号を遅延させ、この遅延量を制御することで外部クロック信号に対し所望の位相関係を維持して同期する同期クロック信号を生成している。
【特許文献１】特開２００２−４２４６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＤＬＬ回路では、外部クロック信号のデューティ比（１周期に対するハイレベル期間の比率）が、生成された同期クロック信号でも維持されることが重要であり、同期クロック信号でのデューティ比の変化量は、生成される同期クロック信号の周波数、および、立上がりエッジの遅延量と立下がりエッジの遅延量のずれにより決定される。ここで、立上がりエッジの遅延量と立下がりエッジの遅延量のずれは製造プロセスのばらつき等により生じる。このため、ＤＬＬ回路を搭載したＤＤＲＳＤＲＡＭ等のＬＳＩ製品においては、このデューティ比がどれだけ劣化するかを判別することにより、ＤＬＬ回路を搭載したＬＳＩが、その内部回路動作に要求されるデューティ比に対応できるか否かを判別する必要がある。
【０００４】
図４は、従来技術における、ＤＬＬ回路のテストを説明するブロック図である。
【０００５】
ＬＳＩ５００において、ＤＬＬ回路５１０は、Ｉ／Ｏバッファ５１２およびバッファ５１３を通じて外部から入力されたクロック信号に対し、遅延したクロック信号を生成してユーザロジック５１１に供給している。
【０００６】
従来は、図４に示すように、ＬＳＩ５００の外部からデューティ比を変化させたクロックを入力して、ＤＬＬ回路５１０のテストを行っていた。例えば、ＬＳＩ５００のサンプルに２ｎＳのパルスを入力して、そのパルスがＤＬＬ回路５１０を通過してくれば、ＤＬＬ回路５１０のデューティ比劣化は２ｎＳ以下であり、通過後にパルスが消滅していた場合は、デューティ比劣化が２ｎＳ以上であるとみなし、そのサンプルは出荷しないようにしていた。
【０００７】
近年、ＬＳＩの動作速度の向上に伴い、デューティ比の劣化に対する要求は強まっている。このような場合、例えば０．５ｎＳのパルスでテストを行う必要があるが、このようなパルスを外部より入力してテストを行うことは困難である。なぜならば、外部よりクロックを入力した場合、ＤＬＬ回路に到達するまでの、Ｉ／Ｏや他のバッファによるデューティ比変化の影響が大きくなるため、ＤＬＬ回路単体のデューティ比劣化を正確にテストすることが不可能だからである。
【０００８】
本発明は、上記事情に鑑み、要求されるデューティ比の同期クロック信号を生成できるか否かが正確に判別可能なクロック生成回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成する本発明のクロック生成回路は、外部から入力されてきた外部クロック信号を遅延することによりこの外部クロック信号に同期した同期クロック信号を生成するディレイロックループ回路と、
上記ディレイロックループ回路のデューティ比劣化テスト用にパルス幅を変化させたテスト信号を生成するテスト信号生成回路と、
外部から入力されてきた外部クロック信号および上記テスト信号生成回路で生成されたテスト信号のうちの一方の信号を選択して上記ディレイロックループ回路に入力する選択回路とを備えたことを特徴とする。
【００１０】
本発明のクロック生成回路は、内蔵されたテスト信号生成回路でテスト信号を生成して、ディレイロックループ（ＤＬＬ）回路に入力するため、入力されるテスト信号のデューティ比がＩ／Ｏパッドやバッファ回路等からの影響を受けない。このため、高い周波数に対応した短いパルス幅の信号を入力できるので、ＤＬＬ回路が、要求されるデューティ比の同期クロック信号を生成できるか否かを正確に判別できる。
【００１１】
ここで、上記本発明のクロック生成回路において、上記テスト信号生成回路は、上記テスト信号のパルス幅を、制御信号に基づいて調整する回路であることが好ましい。
【００１２】
テスト信号のパルス幅を調整することにより、ＤＬＬ回路が、要求されるデューティ比の同期クロック信号を生成できるか否かをより正確に判別できる。
【００１３】
また、上記本発明のクロック生成回路において、上記テスト信号生成回路は、
互いに周波数が等しく、かつ互いに位相が異なる複数のソースクロック信号を生成するソースクロック生成回路と、
上記ソースクロック生成回路から出力される複数のソースクロック信号のうちの、上記制御信号に応じて選択された２個のソースクロック信号の排他的論理和の信号を上記テスト信号として出力するソースクロック選択回路とを備えたものであることが好ましい。
【００１４】
位相が異なる２個のソースクロック信号の排他的論理和により、位相差に応じたパルス幅のテスト信号を出力することができる。このため簡易な方法で、要求されるデューティ比の同期クロック信号を生成できるか否かを正確に判別できる。
【発明の効果】
【００１５】
以上説明したように、本発明によれば、要求されるデューティ比の同期クロック信号を生成できるか否かが正確に判別可能なクロック生成回路が実現する。
【発明を実施するための最良の形態】
【００１６】
以下図面を参照して本発明のクロック生成回路の実施の形態を説明する。
【００１７】
図１は、本発明のクロック生成回路をＤＤＲＳＤＲＡＭに適用した場合の第１実施形態を示すブロック図である。
【００１８】
図１に示すように、ＤＤＲＳＤＲＡＭ１０には、ＤＤＲＳＤＲＡＭ機能回路２００と、ＤＤＲＳＤＲＡＭ機能回路２００に同期クロック信号Ｓｃｌｋを供給するクロック生成回路１００とが備えられている。これらの回路は、単一の半導体基板１０ａ上に形成されている。
【００１９】
ＤＤＲＳＤＲＡＭ機能回路２００は、同期クロック信号Ｓｃｌｋの立上がりエッジおよび立下がりエッジにより、データＳｄａｔａの書き込みや読出しを行う回路であり、ＤＤＲＳＤＲＡＭ１０の主たる機能を果たしている。
【００２０】
クロック生成回路１００は、ＤＤＲＳＤＲＡＭ機能回路２００から入出力されるデータの書き込み読出しを行うために用いるクロック信号を、外部クロック信号に対し所望の位相関係を維持して同期させる回路である。クロック生成回路１００には、ディレイロックループ回路１１０(以下、ＤＬＬ回路１１０と略記する。)と、テスト信号生成回路１２０と、選択回路１３０が備えられている。なお、ＤＤＲＳＤＲＡＭ１０には、Ｉ／Ｏパッド１１およびバッファ回路１２、１３も備えられ、外部クロック信号Ｓｅｘｔｃｌｋは、Ｉ／Ｏパッド１１およびバッファ回路１２、１３を経由してクロック生成回路１００に入力される。
【００２１】
テスト信号生成回路１２０は、ＤＬＬ回路１１０のデューティ比劣化テスト用にパルス幅を変化させたテスト信号Ｓｔｅｓｔを生成する。
【００２２】
選択回路１３０は、外部から入力されてきた外部クロック信号Ｓｅｘｔｃｌｋおよびテスト信号生成回路１２０で生成されたテスト信号Ｓｔｅｓｔのうちの一方の信号を選択し、クロック信号ＳｉｎｃｌｋとしてＤＬＬ回路１１０に入力する。信号の選択は、外部から供給されるＤＬＬテストモード信号Ｓｔｍｏｄｅのレベルに応じて行われる。例えば、テスト動作時はＤＬＬテストモード信号ＳｔｍｏｄｅをＨレベルとして、テスト信号Ｓｔｅｓｔが選択されてＤＬＬ回路１１０に入力され、通常動作の時はＤＬＬテストモード信号ＳｔｍｏｄｅをＬレベルとして、外部クロック信号Ｓｅｘｔｃｌｋが選択される。このようにして、外部から供給されるテストモード信号により、クロック生成回路１００の動作状態を制御することができる。
【００２３】
ＤＬＬ回路１１０は、選択回路１３０により選択されたクロック信号Ｓｉｎｃｌｋを遅延することにより、クロック信号Ｓｉｎｃｌｋに同期した同期クロック信号Ｓｃｌｋを生成する。
【００２４】
ここで、クロック生成回路１００の動作の概要を説明する。まずＤＤＲＳＤＲＡＭ１０が電子機器等に組み込まれて通常の動作を行う場合、ＤＬＬテストモード信号ＳｔｍｏｄｅとしてＬレベルの信号が供給され、選択回路１３０は、外部クロック信号Ｓｅｘｔｃｌｋを選択しクロック信号ＳｉｎｃｌｋとしてＤＬＬ回路１１０に入力する。これによりＤＬＬ回路１１０は、外部クロック信号Ｓｅｘｔｃｌｋを遅延して同期クロック信号Ｓｃｌｋを生成する。例えば、ＤＤＲＳＤＲＡＭ機能回路２００において、同期クロック信号Ｓｃｌｋの立上がりエッジで、データＳｄａｔａを取り込む場合、クロック生成回路１００では、外部クロック信号Ｓｅｘｔｃｌｋの立上がりから同期クロック信号Ｓｃｌｋの立上がりまでの時間が、データを取り込むことのできる一定の時間となるように、外部クロック信号Ｓｅｘｔｃｌｋを遅延して同期クロック信号Ｓｃｌｋを生成する。
【００２５】
ここで、通常の動作において、ＤＬＬ回路１１０における立上がりエッジの遅延量と立下がりエッジの遅延量が一致しないと、供給される外部クロック信号Ｓｅｘｔｃｌｋのデューティ比（１周期に対するハイレベル期間の比率）が仮に５０％であっても、生成される同期クロック信号Ｓｃｌｋのデューティ比は５０％とならない。同期クロック信号Ｓｃｌｋのデューティ比は、上記遅延量のずれと、外部クロック信号Ｓｅｘｔｃｌｋの周期との相対的な関係により定まる。製品で使用する外部クロック信号Ｓｅｘｔｃｌｋの周波数が高くなると、生成される同期クロック信号Ｓｃｌｋに要求されるデューティ比は厳しくなり、機能回路では誤動作を起こす可能性がある。ここで、ＤＬＬ回路１１０における立上がりエッジの遅延量と立下がりエッジの遅延量とのずれは製造プロセスのばらつき等に依存する。このため、通常、電子機器等に組み込まれる前のいずれかの段階で、ＤＬＬ回路１１０の立上がりエッジ遅延量と立下がりエッジ遅延量が、要求されるデューティ比の同期クロック信号に対応できるか否かを判別するためのテストが行われる。
【００２６】
次に、ＤＬＬ回路１１０の立上がりエッジ遅延量と立下がりエッジ遅延量とのずれがテストされる場合には、ＤＬＬテストモード信号ＳｔｍｏｄｅとしてＨレベルの信号が供給され、選択回路１３０は、テスト信号生成回路１２０が生成するテスト信号Ｓｔｅｓｔを選択しクロック信号ＳｉｎｃｌｋとしてＤＬＬ回路１１０に入力する。
【００２７】
ここで、テスト信号生成回路１２０には、ソースクロック生成回路としてのＰＬＬ回路１２１と、ソースクロック選択回路１２２と、排他的論理和回路１２３が備えられている。ＰＬＬ回路１２１は、図示しない電圧制御発振器(ＶＣＯ)や位相比較器、ループフィルタ等を有し、基準周波数信号とＶＣＯの発振信号または発振信号を分周した信号と位相が同期したソースクロック信号を出力する。この基準周波数信号は、ＰＬＬ回路１２１に発振器を内蔵してこの発振器に生成させることができるが、クロック生成回路１００の外部から供給することとしてもよい。本実施形態のＰＬＬ回路１２１はマルチタップのＰＬＬであり、ＰＬＬ回路１２１では、互いに周波数が等しく、かつ互いに位相が異なる８種類のソースクロック信号が生成される。８種類のソースクロック信号は、それぞれ、１／８周期すなわち４５度ずつ位相がシフトしたものとなっている。すなわち８種類のソースクロック信号は、基準となるソースクロック信号Ｓ０ｄ、ソースクロック信号Ｓ０ｄより位相が４５度遅れたソースクロック信号Ｓ４５ｄ、位相がさらに４５度遅れたソースクロック信号Ｓ９０ｄ、そして、さらに位相が４５度ずつの遅れで続くソースクロック信号Ｓ１３５ｄ、ソースクロック信号Ｓ１８０ｄ、ソースクロック信号Ｓ２２５ｄ、ソースクロック信号Ｓ２７０ｄ、およびソースクロック信号Ｓ３１５ｄからなる。例えば、周波数がそれぞれ２５０ＭＨｚのソースクロック信号Ｓ０ｄ、Ｓ４５ｄ、Ｓ９０ｄ、Ｓ１３５ｄ、Ｓ１８０ｄ、Ｓ２２５ｄ、Ｓ２７０ｄ、Ｓ３１５ｄが生成される場合、これらのソースクロック信号はそれぞれ順に０．５ｎＳずつ遅れた信号となる。
【００２８】
ソースクロック選択回路１２２は、制御信号Ｓｃｔｒｌに基づいて８種類のソースクロック信号から２個のソースクロック信号を選択する。また、排他的論理和回路１２３は、ソースクロック選択回路１２２により選択された２個のソースクロック信号の排他的論理和の信号をテスト信号Ｓｔｅｓｔとして出力する。ここで、８種類のソースクロック信号Ｓ０ｄ、Ｓ４５ｄ、Ｓ９０ｄ、Ｓ１３５ｄ、Ｓ１８０ｄ、Ｓ２２５ｄ、Ｓ２７０ｄ、Ｓ３１５ｄは、位相が４５度ずつシフトしたものなので、これらソースクロック信号のうち、制御信号Ｓｃｔｒｌに応じて選択されたソースクロック信号の組合せによって排他的論理和の信号のパルス幅が変化する。つまり、テスト信号ＳｔｅｓｔのＨレベル期間とＬレベル期間とのデューティ比を、制御信号Ｓｃｔｒｌに基づいて調整することが可能となっている。例えば、周波数がそれぞれ２５０ＭＨｚであるソースクロック信号Ｓ０ｄ〜Ｓ３１５ｄのうちの、ソースクロック信号Ｓ０ｄおよびソースクロック信号Ｓ４５ｄが選択されると、ソースクロック信号Ｓ０ｄ、Ｓ４５ｄの位相差により０．５ｎＳのパルス幅のテスト信号Ｓｔｅｓｔが生成される。また別の例として、ソースクロック信号Ｓ０ｄおよびソースクロック信号Ｓ９０ｄが選択されると、これらの選択されたソースクロック信号Ｓ０ｄ、Ｓ９０ｄの位相差である１．０ｎＳのパルス幅のテスト信号Ｓｔｅｓｔが生成される。このようにして、ソースクロック信号のパルス幅よりも短いパルス幅のテスト信号Ｓｔｅｓｔを生成することができる。このように、位相が異なる２個のソースクロック信号の排他的論理和をとることにより、簡易な方法で、短いパルス幅のテスト信号Ｓｔｅｓｔを生成することができる。ここで、ソースクロック選択回路１２２および排他的論理和回路１２３の組合せは、本発明のクロック生成回路が備えるソースクロック選択回路の一実施形態に相当する。
【００２９】
次に、クロック生成回路１００のテスト時での動作を説明する。
【００３０】
図２は、クロック生成回路１００のテスト時での動作の一例を示すタイミングチャートである。
【００３１】
ここで、ＤＬＬ回路に要求されるデューティ比の劣化は、立上がりエッジと立下がりエッジ差が０．５ｎＳまでとする。図２に示す動作の例では、ＰＬＬ回路１２１が、周波数がそれぞれ２５０ＭＨｚのソースクロック信号Ｓ０ｄ、Ｓ４５ｄ、Ｓ９０ｄ、Ｓ１３５ｄ、Ｓ１８０ｄ、Ｓ２２５ｄ、Ｓ２７０ｄ、Ｓ３１５ｄを生成する。周波数が２５０ＭＨｚの場合、周期は４ｎＳである。ここで、ソースクロック信号Ｓ０ｄ〜Ｓ３１５ｄはそれぞれ順に、周期４ｎＳの１／８である０．５ｎＳずつ遅れた信号となっている。図２に示す例では、制御信号Ｓｃｔｒｌがソースクロック信号Ｓ０ｄおよびソースクロック信号Ｓ４５ｄを選択する値(Ｓ０ｄ、Ｓ４５ｄ)となっているので、ソースクロック選択回路１２２は、ソースクロック信号Ｓ０ｄおよびソースクロック信号Ｓ４５ｄを選択し、それぞれ信号Ｓａ、Ｓｂとして出力する。排他的論理和回路１２３は、信号Ｓａ、Ｓｂの排他的論理和の信号を出力するので、ソースクロック選択回路１２２により選択されたソースクロック信号Ｓ０ｄ、Ｓ４５ｄの排他的論理和の信号がテスト信号Ｓｔｅｓｔとして出力される。
【００３２】
テスト時においては、外部から供給されるＤＬＬテストモード信号ＤｔｍｏｄｅがＨレベルに設定されているため、選択回路１３０からは、上述のテスト信号Ｓｔｅｓｔがクロック信号Ｓｉｎｃｌｋとして出力される。ここで、ソースクロック選択回路１２２により選択されたソースクロック信号Ｓ０ｄ、Ｓ４５ｄは互いに０．５ｎＳ相当の位相差を有しているため、クロック信号Ｓｉｎｃｌｋすなわちテスト信号Ｓｔｅｓｔの”Ｈ”パルス幅は０．５ｎＳとなり、この信号がＤＬＬ回路１１０に入力される。
【００３３】
ここで、ＤＬＬ回路１１０においては、入力されたクロック信号Ｓｉｎｃｌｋが遅延素子により遅延することで、立上がりエッジの遅延量と立下がりエッジの遅延量にずれが生じているものとする。図２に示す例では、立上がりエッジの遅延量が立下がりエッジの遅延量に比べて０．２５ｎＳ長い場合のＤＬＬ回路１１０が出力する同期クロック信号Ｓｃｌｋの波形が示されている。この例では、立上がりエッジの遅延量と立下がりエッジの遅延量との差が０．２５ｎＳであるため、パルス幅が０．５ｎＳのクロック信号がＤＬＬ回路１１０に入力されてもパルスはつぶれない。これはすなわち、ＤＬＬ回路１１０が、要求された許容範囲のデューティ比の同期クロック信号を生成することができることを意味している。
【００３４】
この一方、図２には、ＳｃｌｋＮＧとして、ＤＬＬ回路１１０で生じる立上がりエッジの遅延量が立下りエッジの遅延量に比べて０．５ｎＳ以上に長い場合の同期クロック信号の波形も示されている。このような場合では、パルス幅が０．５ｎＳのクロック信号は、ＤＬＬ回路１１０を通過できず、パルスが出力されない。これは、ＤＬＬ回路１１０が、許容される範囲のデューティ比を有する同期クロック信号は生成することができないことを意味している。
【００３５】
このようにして、０．５ｎＳのパルス幅のテスト信号Ｓｔｅｓｔを生成し、ＤＬＬ回路１１０に供給した状態で、ＤＬＬ回路１１０により生成された同期クロック信号Ｓｃｌｋにパルスが検出されるか否かを判別することにより、ＤＬＬ回路１１０の立上がりエッジの遅延量と立下がりエッジの遅延量との差が０．５ｎＳ以上であるか否か、すなわち許容範囲（この場合は０．５ｎＳのずれ）のデューティ比を有する同期クロック信号を生成することができるか否かを正確に判別することができる。
【００３６】
このように、クロック生成回路１００では、テスト信号Ｓｔｅｓｔが、内蔵されたテスト信号生成回路１２０により生成されてＤＬＬ回路１１０に入力されるため、テスト信号をＩＣテスタ等により供給する場合と異なり、テスト信号の立上がりと立下がりのタイミングが、Ｉ／Ｏパッド１１やバッファ回路１２、１３等の影響を受けず、また、ＩＣテスタの信号出力回路やプローブの影響も受けることがない。このため、ＤＬＬ回路１１０に正確に調整された短いパルス幅のテスト信号Ｓｔｅｓｔを入力できるので、ＤＬＬ回路１１０が、要求されるデューティ比の同期クロック信号Ｓｃｌｋを生成できるか否かをより正確に判別できる。
【００３７】
また、テスト信号Ｓｔｅｓｔのパルス幅は、制御信号Ｓｃｔｒｌに基づいて調整できるため、ＤＬＬ回路１１０が要求されるデューティ比の同期クロック信号を生成できるか否かをより正確に判別できる。
【００３８】
上述の第１実施形態では、ＰＬＬ回路１２１により位相が異なる複数のソースクロック信号を生成し、ソースクロック選択回路１２２により２個のソースクロック信号を選択し、そして、２個のソースクロック信号の排他的論理和の信号をテスト信号Ｓｔｅｓｔとして出力するものとして説明した。続いて、テスト信号Ｓｔｅｓｔを第１実施形態とは別の構成により生成する本発明の第２実施形態について説明する。
【００３９】
図３は、本発明の第２実施形態のクロック生成回路を示すブロック図である。図３に示す本発明の第２実施形態のクロック生成回路３００は、第１実施形態のクロック生成回路１００に比べて、複数のソースクロック信号を出力するＰＬＬ回路１２１、ソースクロック選択回路１２２および排他的論理和回路１２３の代わりに、テスト信号生成回路３２０として、１種類のソースクロック信号を出力するＰＬＬ回路３２１および分周回路３２２を備えている点が異なる。
【００４０】
ここで、クロック生成回路３００が備えるＰＬＬ回路３２１は、出力するソースクロック信号として、クロック生成回路３００の仕様上の最小周波数のクロック信号を出力する。例えば、４ＧＨｚのソースクロック信号を生成する。
【００４１】
分周回路３２２は、ＰＬＬ回路３２１から出力されたソースクロック信号を、１分周、２分周あるいは３分周等というように制御信号Ｓｃｔｒｌに応じた分周比で分周するものである。例えば、２分周を意味する制御信号Ｓｃｔｒｌが入力されている場合、ＰＬＬ回路３２１から出力されたＴ＝０．２５ｎＳのソースクロック信号を２分周してＴ＝０．５ｎＳの信号とする。この場合、ソースクロック信号のパルス幅は、０．２５ｎＳとなっている。テスト信号生成回路３２０では、分周比を変えることにより、テスト信号のパルス幅を制御信号Ｓｃｔｒｌに基づいて調整することができる。
【００４２】
第２実施形態のクロック生成回路３００における他の構成は、第１実施形態のクロック生成回路１００と同様であるので、説明を省略する。また、クロック生成回路３００が適用されるＤＤＲＳＤＲＡＭも第１実施形態と同様であるので図示を省略する。
【００４３】
第２実施形態のクロック生成回路３００によれば、テスト信号Ｓｔｅｓｔが、内蔵されたテスト信号生成回路３２０により生成されてＤＬＬ回路１１０に入力されるため、ＤＬＬ回路１１０に短い正確なパルス幅のテスト信号Ｓｔｅｓｔを入力できる。このためＤＬＬ回路１１０が、要求されるデューティ比の同期クロック信号Ｓｃｌｋを生成できるか否かをより正確に判別できる。
【００４４】
以上、実施形態について説明したが、本発明はこれらに限るものではない。例えば、第１実施形態のクロック生成回路１００としてＤＤＲＳＤＲＡＭに適用された場合を説明したが、本発明はこれに限るものではなく、ＤＬＬ回路が適用される他の回路に適用されるものであってよい。例えば、ＤＤＲＳＤＲＡＭに接続するＤＤＲＳＤＲＡＭインターフェース等に適用されるものであってもよい。
【００４５】
また、第１実施形態のクロック生成回路１００および第２実施形態のクロック生成回路３００ではテスト信号のパルス幅が、制御信号に基づいて調整されるものとして説明したが本発明はこれに限るものではなく、例えば、テスト信号のパルス幅は、判別に必要な所定のパルス幅に固定されたものであってもよい。
【図面の簡単な説明】
【００４６】
【図１】本発明のクロック生成回路をＤＤＲＳＤＲＡＭに適用した場合の第１実施形態を示すブロック図である。
【図２】クロック生成回路１００のテスト時の動作の一例を示すタイミングチャートである。
【図３】本発明の第２実施形態のクロック生成回路を示すブロック図である。
【図４】従来技術における、ＤＬＬ回路のテストを説明するブロック図である。
【符号の説明】
【００４７】
１０ ＤＤＲＳＤＲＡＭ
１０ａ 半導体基板
１１ Ｉ／Ｏパッド
１２ バッファ回路
１００ クロック生成回路
１１０ ＤＬＬ回路
１２０ テスト信号生成回路
１２１ ＰＬＬ回路
１２２ ソースクロック選択回路
１２３ 排他的論理和回路
１３０ 選択回路
２００ ＤＤＲＳＤＲＡＭ機能回路
３００ クロック生成回路
３２１ ＰＬＬ回路
３２２ 分周回路
Ｓ０ｄ、Ｓ４５ｄ、Ｓ９０ｄ、Ｓ１３５ｄ、Ｓ１８０ｄ、
Ｓ２２５ｄ、Ｓ２７０ｄ、Ｓ３１５ｄ ソースクロック信号
Ｓｃｌｋ 同期クロック信号
Ｓｃｔｒｌ 制御信号
Ｓｄａｔａ データ信号
Ｓｅｘｔｃｌｋ 外部クロック信号
Ｓｉｎｃｌｋ クロック信号
Ｓｔｅｓｔ テスト信号
【技術分野】
【０００１】
本発明は、外部から入力されてきた外部クロック信号に同期した同期クロック信号を生成するクロック生成回路に関する。
【背景技術】
【０００２】
従来、高速なデータ転送レートを実現するＤＤＲ（ダブル・データ・レート）方式のＳＤＲＡＭがある。ＤＤＲＳＤＲＡＭでは、外部クロック信号の位相と入出力されるデータ信号の位相を一致させるため、外部クロック信号に同期した同期クロック信号を生成するディレイロックループ(ＤＬＬ)回路を搭載して、同期クロック信号によりデータ信号の出力タイミングを制御している（例えば、特許文献１参照。）。ＤＬＬ回路は、入力された外部クロック信号を遅延させ、この遅延量を制御することで外部クロック信号に対し所望の位相関係を維持して同期する同期クロック信号を生成している。
【特許文献１】特開２００２−４２４６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＤＬＬ回路では、外部クロック信号のデューティ比（１周期に対するハイレベル期間の比率）が、生成された同期クロック信号でも維持されることが重要であり、同期クロック信号でのデューティ比の変化量は、生成される同期クロック信号の周波数、および、立上がりエッジの遅延量と立下がりエッジの遅延量のずれにより決定される。ここで、立上がりエッジの遅延量と立下がりエッジの遅延量のずれは製造プロセスのばらつき等により生じる。このため、ＤＬＬ回路を搭載したＤＤＲＳＤＲＡＭ等のＬＳＩ製品においては、このデューティ比がどれだけ劣化するかを判別することにより、ＤＬＬ回路を搭載したＬＳＩが、その内部回路動作に要求されるデューティ比に対応できるか否かを判別する必要がある。
【０００４】
図４は、従来技術における、ＤＬＬ回路のテストを説明するブロック図である。
【０００５】
ＬＳＩ５００において、ＤＬＬ回路５１０は、Ｉ／Ｏバッファ５１２およびバッファ５１３を通じて外部から入力されたクロック信号に対し、遅延したクロック信号を生成してユーザロジック５１１に供給している。
【０００６】
従来は、図４に示すように、ＬＳＩ５００の外部からデューティ比を変化させたクロックを入力して、ＤＬＬ回路５１０のテストを行っていた。例えば、ＬＳＩ５００のサンプルに２ｎＳのパルスを入力して、そのパルスがＤＬＬ回路５１０を通過してくれば、ＤＬＬ回路５１０のデューティ比劣化は２ｎＳ以下であり、通過後にパルスが消滅していた場合は、デューティ比劣化が２ｎＳ以上であるとみなし、そのサンプルは出荷しないようにしていた。
【０００７】
近年、ＬＳＩの動作速度の向上に伴い、デューティ比の劣化に対する要求は強まっている。このような場合、例えば０．５ｎＳのパルスでテストを行う必要があるが、このようなパルスを外部より入力してテストを行うことは困難である。なぜならば、外部よりクロックを入力した場合、ＤＬＬ回路に到達するまでの、Ｉ／Ｏや他のバッファによるデューティ比変化の影響が大きくなるため、ＤＬＬ回路単体のデューティ比劣化を正確にテストすることが不可能だからである。
【０００８】
本発明は、上記事情に鑑み、要求されるデューティ比の同期クロック信号を生成できるか否かが正確に判別可能なクロック生成回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成する本発明のクロック生成回路は、外部から入力されてきた外部クロック信号を遅延することによりこの外部クロック信号に同期した同期クロック信号を生成するディレイロックループ回路と、
上記ディレイロックループ回路のデューティ比劣化テスト用にパルス幅を変化させたテスト信号を生成するテスト信号生成回路と、
外部から入力されてきた外部クロック信号および上記テスト信号生成回路で生成されたテスト信号のうちの一方の信号を選択して上記ディレイロックループ回路に入力する選択回路とを備えたことを特徴とする。
【００１０】
本発明のクロック生成回路は、内蔵されたテスト信号生成回路でテスト信号を生成して、ディレイロックループ（ＤＬＬ）回路に入力するため、入力されるテスト信号のデューティ比がＩ／Ｏパッドやバッファ回路等からの影響を受けない。このため、高い周波数に対応した短いパルス幅の信号を入力できるので、ＤＬＬ回路が、要求されるデューティ比の同期クロック信号を生成できるか否かを正確に判別できる。
【００１１】
ここで、上記本発明のクロック生成回路において、上記テスト信号生成回路は、上記テスト信号のパルス幅を、制御信号に基づいて調整する回路であることが好ましい。
【００１２】
テスト信号のパルス幅を調整することにより、ＤＬＬ回路が、要求されるデューティ比の同期クロック信号を生成できるか否かをより正確に判別できる。
【００１３】
また、上記本発明のクロック生成回路において、上記テスト信号生成回路は、
互いに周波数が等しく、かつ互いに位相が異なる複数のソースクロック信号を生成するソースクロック生成回路と、
上記ソースクロック生成回路から出力される複数のソースクロック信号のうちの、上記制御信号に応じて選択された２個のソースクロック信号の排他的論理和の信号を上記テスト信号として出力するソースクロック選択回路とを備えたものであることが好ましい。
【００１４】
位相が異なる２個のソースクロック信号の排他的論理和により、位相差に応じたパルス幅のテスト信号を出力することができる。このため簡易な方法で、要求されるデューティ比の同期クロック信号を生成できるか否かを正確に判別できる。
【発明の効果】
【００１５】
以上説明したように、本発明によれば、要求されるデューティ比の同期クロック信号を生成できるか否かが正確に判別可能なクロック生成回路が実現する。
【発明を実施するための最良の形態】
【００１６】
以下図面を参照して本発明のクロック生成回路の実施の形態を説明する。
【００１７】
図１は、本発明のクロック生成回路をＤＤＲＳＤＲＡＭに適用した場合の第１実施形態を示すブロック図である。
【００１８】
図１に示すように、ＤＤＲＳＤＲＡＭ１０には、ＤＤＲＳＤＲＡＭ機能回路２００と、ＤＤＲＳＤＲＡＭ機能回路２００に同期クロック信号Ｓｃｌｋを供給するクロック生成回路１００とが備えられている。これらの回路は、単一の半導体基板１０ａ上に形成されている。
【００１９】
ＤＤＲＳＤＲＡＭ機能回路２００は、同期クロック信号Ｓｃｌｋの立上がりエッジおよび立下がりエッジにより、データＳｄａｔａの書き込みや読出しを行う回路であり、ＤＤＲＳＤＲＡＭ１０の主たる機能を果たしている。
【００２０】
クロック生成回路１００は、ＤＤＲＳＤＲＡＭ機能回路２００から入出力されるデータの書き込み読出しを行うために用いるクロック信号を、外部クロック信号に対し所望の位相関係を維持して同期させる回路である。クロック生成回路１００には、ディレイロックループ回路１１０(以下、ＤＬＬ回路１１０と略記する。)と、テスト信号生成回路１２０と、選択回路１３０が備えられている。なお、ＤＤＲＳＤＲＡＭ１０には、Ｉ／Ｏパッド１１およびバッファ回路１２、１３も備えられ、外部クロック信号Ｓｅｘｔｃｌｋは、Ｉ／Ｏパッド１１およびバッファ回路１２、１３を経由してクロック生成回路１００に入力される。
【００２１】
テスト信号生成回路１２０は、ＤＬＬ回路１１０のデューティ比劣化テスト用にパルス幅を変化させたテスト信号Ｓｔｅｓｔを生成する。
【００２２】
選択回路１３０は、外部から入力されてきた外部クロック信号Ｓｅｘｔｃｌｋおよびテスト信号生成回路１２０で生成されたテスト信号Ｓｔｅｓｔのうちの一方の信号を選択し、クロック信号ＳｉｎｃｌｋとしてＤＬＬ回路１１０に入力する。信号の選択は、外部から供給されるＤＬＬテストモード信号Ｓｔｍｏｄｅのレベルに応じて行われる。例えば、テスト動作時はＤＬＬテストモード信号ＳｔｍｏｄｅをＨレベルとして、テスト信号Ｓｔｅｓｔが選択されてＤＬＬ回路１１０に入力され、通常動作の時はＤＬＬテストモード信号ＳｔｍｏｄｅをＬレベルとして、外部クロック信号Ｓｅｘｔｃｌｋが選択される。このようにして、外部から供給されるテストモード信号により、クロック生成回路１００の動作状態を制御することができる。
【００２３】
ＤＬＬ回路１１０は、選択回路１３０により選択されたクロック信号Ｓｉｎｃｌｋを遅延することにより、クロック信号Ｓｉｎｃｌｋに同期した同期クロック信号Ｓｃｌｋを生成する。
【００２４】
ここで、クロック生成回路１００の動作の概要を説明する。まずＤＤＲＳＤＲＡＭ１０が電子機器等に組み込まれて通常の動作を行う場合、ＤＬＬテストモード信号ＳｔｍｏｄｅとしてＬレベルの信号が供給され、選択回路１３０は、外部クロック信号Ｓｅｘｔｃｌｋを選択しクロック信号ＳｉｎｃｌｋとしてＤＬＬ回路１１０に入力する。これによりＤＬＬ回路１１０は、外部クロック信号Ｓｅｘｔｃｌｋを遅延して同期クロック信号Ｓｃｌｋを生成する。例えば、ＤＤＲＳＤＲＡＭ機能回路２００において、同期クロック信号Ｓｃｌｋの立上がりエッジで、データＳｄａｔａを取り込む場合、クロック生成回路１００では、外部クロック信号Ｓｅｘｔｃｌｋの立上がりから同期クロック信号Ｓｃｌｋの立上がりまでの時間が、データを取り込むことのできる一定の時間となるように、外部クロック信号Ｓｅｘｔｃｌｋを遅延して同期クロック信号Ｓｃｌｋを生成する。
【００２５】
ここで、通常の動作において、ＤＬＬ回路１１０における立上がりエッジの遅延量と立下がりエッジの遅延量が一致しないと、供給される外部クロック信号Ｓｅｘｔｃｌｋのデューティ比（１周期に対するハイレベル期間の比率）が仮に５０％であっても、生成される同期クロック信号Ｓｃｌｋのデューティ比は５０％とならない。同期クロック信号Ｓｃｌｋのデューティ比は、上記遅延量のずれと、外部クロック信号Ｓｅｘｔｃｌｋの周期との相対的な関係により定まる。製品で使用する外部クロック信号Ｓｅｘｔｃｌｋの周波数が高くなると、生成される同期クロック信号Ｓｃｌｋに要求されるデューティ比は厳しくなり、機能回路では誤動作を起こす可能性がある。ここで、ＤＬＬ回路１１０における立上がりエッジの遅延量と立下がりエッジの遅延量とのずれは製造プロセスのばらつき等に依存する。このため、通常、電子機器等に組み込まれる前のいずれかの段階で、ＤＬＬ回路１１０の立上がりエッジ遅延量と立下がりエッジ遅延量が、要求されるデューティ比の同期クロック信号に対応できるか否かを判別するためのテストが行われる。
【００２６】
次に、ＤＬＬ回路１１０の立上がりエッジ遅延量と立下がりエッジ遅延量とのずれがテストされる場合には、ＤＬＬテストモード信号ＳｔｍｏｄｅとしてＨレベルの信号が供給され、選択回路１３０は、テスト信号生成回路１２０が生成するテスト信号Ｓｔｅｓｔを選択しクロック信号ＳｉｎｃｌｋとしてＤＬＬ回路１１０に入力する。
【００２７】
ここで、テスト信号生成回路１２０には、ソースクロック生成回路としてのＰＬＬ回路１２１と、ソースクロック選択回路１２２と、排他的論理和回路１２３が備えられている。ＰＬＬ回路１２１は、図示しない電圧制御発振器(ＶＣＯ)や位相比較器、ループフィルタ等を有し、基準周波数信号とＶＣＯの発振信号または発振信号を分周した信号と位相が同期したソースクロック信号を出力する。この基準周波数信号は、ＰＬＬ回路１２１に発振器を内蔵してこの発振器に生成させることができるが、クロック生成回路１００の外部から供給することとしてもよい。本実施形態のＰＬＬ回路１２１はマルチタップのＰＬＬであり、ＰＬＬ回路１２１では、互いに周波数が等しく、かつ互いに位相が異なる８種類のソースクロック信号が生成される。８種類のソースクロック信号は、それぞれ、１／８周期すなわち４５度ずつ位相がシフトしたものとなっている。すなわち８種類のソースクロック信号は、基準となるソースクロック信号Ｓ０ｄ、ソースクロック信号Ｓ０ｄより位相が４５度遅れたソースクロック信号Ｓ４５ｄ、位相がさらに４５度遅れたソースクロック信号Ｓ９０ｄ、そして、さらに位相が４５度ずつの遅れで続くソースクロック信号Ｓ１３５ｄ、ソースクロック信号Ｓ１８０ｄ、ソースクロック信号Ｓ２２５ｄ、ソースクロック信号Ｓ２７０ｄ、およびソースクロック信号Ｓ３１５ｄからなる。例えば、周波数がそれぞれ２５０ＭＨｚのソースクロック信号Ｓ０ｄ、Ｓ４５ｄ、Ｓ９０ｄ、Ｓ１３５ｄ、Ｓ１８０ｄ、Ｓ２２５ｄ、Ｓ２７０ｄ、Ｓ３１５ｄが生成される場合、これらのソースクロック信号はそれぞれ順に０．５ｎＳずつ遅れた信号となる。
【００２８】
ソースクロック選択回路１２２は、制御信号Ｓｃｔｒｌに基づいて８種類のソースクロック信号から２個のソースクロック信号を選択する。また、排他的論理和回路１２３は、ソースクロック選択回路１２２により選択された２個のソースクロック信号の排他的論理和の信号をテスト信号Ｓｔｅｓｔとして出力する。ここで、８種類のソースクロック信号Ｓ０ｄ、Ｓ４５ｄ、Ｓ９０ｄ、Ｓ１３５ｄ、Ｓ１８０ｄ、Ｓ２２５ｄ、Ｓ２７０ｄ、Ｓ３１５ｄは、位相が４５度ずつシフトしたものなので、これらソースクロック信号のうち、制御信号Ｓｃｔｒｌに応じて選択されたソースクロック信号の組合せによって排他的論理和の信号のパルス幅が変化する。つまり、テスト信号ＳｔｅｓｔのＨレベル期間とＬレベル期間とのデューティ比を、制御信号Ｓｃｔｒｌに基づいて調整することが可能となっている。例えば、周波数がそれぞれ２５０ＭＨｚであるソースクロック信号Ｓ０ｄ〜Ｓ３１５ｄのうちの、ソースクロック信号Ｓ０ｄおよびソースクロック信号Ｓ４５ｄが選択されると、ソースクロック信号Ｓ０ｄ、Ｓ４５ｄの位相差により０．５ｎＳのパルス幅のテスト信号Ｓｔｅｓｔが生成される。また別の例として、ソースクロック信号Ｓ０ｄおよびソースクロック信号Ｓ９０ｄが選択されると、これらの選択されたソースクロック信号Ｓ０ｄ、Ｓ９０ｄの位相差である１．０ｎＳのパルス幅のテスト信号Ｓｔｅｓｔが生成される。このようにして、ソースクロック信号のパルス幅よりも短いパルス幅のテスト信号Ｓｔｅｓｔを生成することができる。このように、位相が異なる２個のソースクロック信号の排他的論理和をとることにより、簡易な方法で、短いパルス幅のテスト信号Ｓｔｅｓｔを生成することができる。ここで、ソースクロック選択回路１２２および排他的論理和回路１２３の組合せは、本発明のクロック生成回路が備えるソースクロック選択回路の一実施形態に相当する。
【００２９】
次に、クロック生成回路１００のテスト時での動作を説明する。
【００３０】
図２は、クロック生成回路１００のテスト時での動作の一例を示すタイミングチャートである。
【００３１】
ここで、ＤＬＬ回路に要求されるデューティ比の劣化は、立上がりエッジと立下がりエッジ差が０．５ｎＳまでとする。図２に示す動作の例では、ＰＬＬ回路１２１が、周波数がそれぞれ２５０ＭＨｚのソースクロック信号Ｓ０ｄ、Ｓ４５ｄ、Ｓ９０ｄ、Ｓ１３５ｄ、Ｓ１８０ｄ、Ｓ２２５ｄ、Ｓ２７０ｄ、Ｓ３１５ｄを生成する。周波数が２５０ＭＨｚの場合、周期は４ｎＳである。ここで、ソースクロック信号Ｓ０ｄ〜Ｓ３１５ｄはそれぞれ順に、周期４ｎＳの１／８である０．５ｎＳずつ遅れた信号となっている。図２に示す例では、制御信号Ｓｃｔｒｌがソースクロック信号Ｓ０ｄおよびソースクロック信号Ｓ４５ｄを選択する値(Ｓ０ｄ、Ｓ４５ｄ)となっているので、ソースクロック選択回路１２２は、ソースクロック信号Ｓ０ｄおよびソースクロック信号Ｓ４５ｄを選択し、それぞれ信号Ｓａ、Ｓｂとして出力する。排他的論理和回路１２３は、信号Ｓａ、Ｓｂの排他的論理和の信号を出力するので、ソースクロック選択回路１２２により選択されたソースクロック信号Ｓ０ｄ、Ｓ４５ｄの排他的論理和の信号がテスト信号Ｓｔｅｓｔとして出力される。
【００３２】
テスト時においては、外部から供給されるＤＬＬテストモード信号ＤｔｍｏｄｅがＨレベルに設定されているため、選択回路１３０からは、上述のテスト信号Ｓｔｅｓｔがクロック信号Ｓｉｎｃｌｋとして出力される。ここで、ソースクロック選択回路１２２により選択されたソースクロック信号Ｓ０ｄ、Ｓ４５ｄは互いに０．５ｎＳ相当の位相差を有しているため、クロック信号Ｓｉｎｃｌｋすなわちテスト信号Ｓｔｅｓｔの”Ｈ”パルス幅は０．５ｎＳとなり、この信号がＤＬＬ回路１１０に入力される。
【００３３】
ここで、ＤＬＬ回路１１０においては、入力されたクロック信号Ｓｉｎｃｌｋが遅延素子により遅延することで、立上がりエッジの遅延量と立下がりエッジの遅延量にずれが生じているものとする。図２に示す例では、立上がりエッジの遅延量が立下がりエッジの遅延量に比べて０．２５ｎＳ長い場合のＤＬＬ回路１１０が出力する同期クロック信号Ｓｃｌｋの波形が示されている。この例では、立上がりエッジの遅延量と立下がりエッジの遅延量との差が０．２５ｎＳであるため、パルス幅が０．５ｎＳのクロック信号がＤＬＬ回路１１０に入力されてもパルスはつぶれない。これはすなわち、ＤＬＬ回路１１０が、要求された許容範囲のデューティ比の同期クロック信号を生成することができることを意味している。
【００３４】
この一方、図２には、ＳｃｌｋＮＧとして、ＤＬＬ回路１１０で生じる立上がりエッジの遅延量が立下りエッジの遅延量に比べて０．５ｎＳ以上に長い場合の同期クロック信号の波形も示されている。このような場合では、パルス幅が０．５ｎＳのクロック信号は、ＤＬＬ回路１１０を通過できず、パルスが出力されない。これは、ＤＬＬ回路１１０が、許容される範囲のデューティ比を有する同期クロック信号は生成することができないことを意味している。
【００３５】
このようにして、０．５ｎＳのパルス幅のテスト信号Ｓｔｅｓｔを生成し、ＤＬＬ回路１１０に供給した状態で、ＤＬＬ回路１１０により生成された同期クロック信号Ｓｃｌｋにパルスが検出されるか否かを判別することにより、ＤＬＬ回路１１０の立上がりエッジの遅延量と立下がりエッジの遅延量との差が０．５ｎＳ以上であるか否か、すなわち許容範囲（この場合は０．５ｎＳのずれ）のデューティ比を有する同期クロック信号を生成することができるか否かを正確に判別することができる。
【００３６】
このように、クロック生成回路１００では、テスト信号Ｓｔｅｓｔが、内蔵されたテスト信号生成回路１２０により生成されてＤＬＬ回路１１０に入力されるため、テスト信号をＩＣテスタ等により供給する場合と異なり、テスト信号の立上がりと立下がりのタイミングが、Ｉ／Ｏパッド１１やバッファ回路１２、１３等の影響を受けず、また、ＩＣテスタの信号出力回路やプローブの影響も受けることがない。このため、ＤＬＬ回路１１０に正確に調整された短いパルス幅のテスト信号Ｓｔｅｓｔを入力できるので、ＤＬＬ回路１１０が、要求されるデューティ比の同期クロック信号Ｓｃｌｋを生成できるか否かをより正確に判別できる。
【００３７】
また、テスト信号Ｓｔｅｓｔのパルス幅は、制御信号Ｓｃｔｒｌに基づいて調整できるため、ＤＬＬ回路１１０が要求されるデューティ比の同期クロック信号を生成できるか否かをより正確に判別できる。
【００３８】
上述の第１実施形態では、ＰＬＬ回路１２１により位相が異なる複数のソースクロック信号を生成し、ソースクロック選択回路１２２により２個のソースクロック信号を選択し、そして、２個のソースクロック信号の排他的論理和の信号をテスト信号Ｓｔｅｓｔとして出力するものとして説明した。続いて、テスト信号Ｓｔｅｓｔを第１実施形態とは別の構成により生成する本発明の第２実施形態について説明する。
【００３９】
図３は、本発明の第２実施形態のクロック生成回路を示すブロック図である。図３に示す本発明の第２実施形態のクロック生成回路３００は、第１実施形態のクロック生成回路１００に比べて、複数のソースクロック信号を出力するＰＬＬ回路１２１、ソースクロック選択回路１２２および排他的論理和回路１２３の代わりに、テスト信号生成回路３２０として、１種類のソースクロック信号を出力するＰＬＬ回路３２１および分周回路３２２を備えている点が異なる。
【００４０】
ここで、クロック生成回路３００が備えるＰＬＬ回路３２１は、出力するソースクロック信号として、クロック生成回路３００の仕様上の最小周波数のクロック信号を出力する。例えば、４ＧＨｚのソースクロック信号を生成する。
【００４１】
分周回路３２２は、ＰＬＬ回路３２１から出力されたソースクロック信号を、１分周、２分周あるいは３分周等というように制御信号Ｓｃｔｒｌに応じた分周比で分周するものである。例えば、２分周を意味する制御信号Ｓｃｔｒｌが入力されている場合、ＰＬＬ回路３２１から出力されたＴ＝０．２５ｎＳのソースクロック信号を２分周してＴ＝０．５ｎＳの信号とする。この場合、ソースクロック信号のパルス幅は、０．２５ｎＳとなっている。テスト信号生成回路３２０では、分周比を変えることにより、テスト信号のパルス幅を制御信号Ｓｃｔｒｌに基づいて調整することができる。
【００４２】
第２実施形態のクロック生成回路３００における他の構成は、第１実施形態のクロック生成回路１００と同様であるので、説明を省略する。また、クロック生成回路３００が適用されるＤＤＲＳＤＲＡＭも第１実施形態と同様であるので図示を省略する。
【００４３】
第２実施形態のクロック生成回路３００によれば、テスト信号Ｓｔｅｓｔが、内蔵されたテスト信号生成回路３２０により生成されてＤＬＬ回路１１０に入力されるため、ＤＬＬ回路１１０に短い正確なパルス幅のテスト信号Ｓｔｅｓｔを入力できる。このためＤＬＬ回路１１０が、要求されるデューティ比の同期クロック信号Ｓｃｌｋを生成できるか否かをより正確に判別できる。
【００４４】
以上、実施形態について説明したが、本発明はこれらに限るものではない。例えば、第１実施形態のクロック生成回路１００としてＤＤＲＳＤＲＡＭに適用された場合を説明したが、本発明はこれに限るものではなく、ＤＬＬ回路が適用される他の回路に適用されるものであってよい。例えば、ＤＤＲＳＤＲＡＭに接続するＤＤＲＳＤＲＡＭインターフェース等に適用されるものであってもよい。
【００４５】
また、第１実施形態のクロック生成回路１００および第２実施形態のクロック生成回路３００ではテスト信号のパルス幅が、制御信号に基づいて調整されるものとして説明したが本発明はこれに限るものではなく、例えば、テスト信号のパルス幅は、判別に必要な所定のパルス幅に固定されたものであってもよい。
【図面の簡単な説明】
【００４６】
【図１】本発明のクロック生成回路をＤＤＲＳＤＲＡＭに適用した場合の第１実施形態を示すブロック図である。
【図２】クロック生成回路１００のテスト時の動作の一例を示すタイミングチャートである。
【図３】本発明の第２実施形態のクロック生成回路を示すブロック図である。
【図４】従来技術における、ＤＬＬ回路のテストを説明するブロック図である。
【符号の説明】
【００４７】
１０ ＤＤＲＳＤＲＡＭ
１０ａ 半導体基板
１１ Ｉ／Ｏパッド
１２ バッファ回路
１００ クロック生成回路
１１０ ＤＬＬ回路
１２０ テスト信号生成回路
１２１ ＰＬＬ回路
１２２ ソースクロック選択回路
１２３ 排他的論理和回路
１３０ 選択回路
２００ ＤＤＲＳＤＲＡＭ機能回路
３００ クロック生成回路
３２１ ＰＬＬ回路
３２２ 分周回路
Ｓ０ｄ、Ｓ４５ｄ、Ｓ９０ｄ、Ｓ１３５ｄ、Ｓ１８０ｄ、
Ｓ２２５ｄ、Ｓ２７０ｄ、Ｓ３１５ｄ ソースクロック信号
Ｓｃｌｋ 同期クロック信号
Ｓｃｔｒｌ 制御信号
Ｓｄａｔａ データ信号
Ｓｅｘｔｃｌｋ 外部クロック信号
Ｓｉｎｃｌｋ クロック信号
Ｓｔｅｓｔ テスト信号
【特許請求の範囲】
【請求項１】
外部から入力されてきた外部クロック信号を遅延することにより該外部クロック信号に同期した同期クロック信号を生成するディレイロックループ回路と、
前記ディレイロックループ回路のデューティ比劣化テスト用にパルス幅を変化させたテスト信号を生成するテスト信号生成回路と、
外部から入力されてきた外部クロック信号および前記テスト信号生成回路で生成されたテスト信号のうちの一方の信号を選択して前記ディレイロックループ回路に入力する選択回路とを備えたことを特徴とするクロック生成回路。
【請求項２】
前記テスト信号生成回路は、前記テスト信号のパルス幅を、制御信号に基づいて調整する回路であることを特徴とする請求項１記載のクロック生成回路。
【請求項３】
前記テスト信号生成回路は、
互いに周波数が等しく、かつ互いに位相が異なる複数のソースクロック信号を生成するソースクロック生成回路と、
前記ソースクロック生成回路から出力される複数のソースクロック信号のうちの、前記制御信号に応じて選択された２個のソースクロック信号の排他的論理和の信号を前記テスト信号として出力するソースクロック選択回路とを備えたものであることを特徴とする請求項２記載のクロック生成回路。
【請求項１】
外部から入力されてきた外部クロック信号を遅延することにより該外部クロック信号に同期した同期クロック信号を生成するディレイロックループ回路と、
前記ディレイロックループ回路のデューティ比劣化テスト用にパルス幅を変化させたテスト信号を生成するテスト信号生成回路と、
外部から入力されてきた外部クロック信号および前記テスト信号生成回路で生成されたテスト信号のうちの一方の信号を選択して前記ディレイロックループ回路に入力する選択回路とを備えたことを特徴とするクロック生成回路。
【請求項２】
前記テスト信号生成回路は、前記テスト信号のパルス幅を、制御信号に基づいて調整する回路であることを特徴とする請求項１記載のクロック生成回路。
【請求項３】
前記テスト信号生成回路は、
互いに周波数が等しく、かつ互いに位相が異なる複数のソースクロック信号を生成するソースクロック生成回路と、
前記ソースクロック生成回路から出力される複数のソースクロック信号のうちの、前記制御信号に応じて選択された２個のソースクロック信号の排他的論理和の信号を前記テスト信号として出力するソースクロック選択回路とを備えたものであることを特徴とする請求項２記載のクロック生成回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００８−２２４６６（Ｐ２００８−２２４６６Ａ）
【公開日】平成２０年１月３１日（２００８．１．３１）
【国際特許分類】
【出願番号】特願２００６−１９４４５１（Ｐ２００６−１９４４５１）
【出願日】平成１８年７月１４日（２００６．７．１４）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
【公開日】平成２０年１月３１日（２００８．１．３１）
【国際特許分類】
【出願日】平成１８年７月１４日（２００６．７．１４）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
[ Back to top ]