多相クロック生成回路
【課題】従来の多相クロック生成回路では、出力クロック信号に任意の周波数プロファイルを設定することができなかった。
【解決手段】本発明にかかる多相クロック生成回路１は、基準クロック信号に基づき多相クロック信号を生成する位相ロックループ回路１０と、多相クロック信号の周波数プロファイルを保持し、開始信号に基づき周波数プロファイルの出力を開始し、基準クロック信号に基づき任意の周期で周波数プロファイルを更新する周波数プロファイル保持回路２０と、周波数プロファイルに基づいて多相クロック信号のうち任意の位相のクロック信号を選択し、選択したクロック信号を位相ロックループ回路１０に帰還させるクロック選択回路３０とを有することを特徴とするものである。
【解決手段】本発明にかかる多相クロック生成回路１は、基準クロック信号に基づき多相クロック信号を生成する位相ロックループ回路１０と、多相クロック信号の周波数プロファイルを保持し、開始信号に基づき周波数プロファイルの出力を開始し、基準クロック信号に基づき任意の周期で周波数プロファイルを更新する周波数プロファイル保持回路２０と、周波数プロファイルに基づいて多相クロック信号のうち任意の位相のクロック信号を選択し、選択したクロック信号を位相ロックループ回路１０に帰還させるクロック選択回路３０とを有することを特徴とするものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は多相クロック生成回路に関し、特に生成する多相クロック信号の周波数を変更可能な多相クロック生成回路に関する。
【背景技術】
【０００２】
近年、様々な半導体装置でクロック信号を生成するためにクロック生成回路が用いられている。また、このクロック生成回路には、位相が異なる複数のクロック信号（以下、多相クロック信号と称す）を生成可能な多相クロック生成回路がある。この多相クロック生成回路は、例えばパルス幅変調回路のクロック生成回路として用いられる。このパルス幅変調回路は、多相クロック信号に基づき生成するＰＷＭ（Pulse Width Modulation）パルスのパルス幅を制御する回路である。
【０００３】
このパルス幅変調回路は、例えばレーザービームプリンタ（ＬＢＰ：Laser Beam Printer）などに用いられる。レーザービームプリンタは、解像度の高さ、静音性、高速性から広く普及している。これらの機器では、印字する１ドット毎にその階調（すなわち濃淡）をパルスのＨ幅で制御する。
【０００４】
ここで、レーザービームプリンタの簡単なブロック図を図１２に示し、レーザービームプリンタについて説明する。レーザービームプリンタは、レーザービーム１０３が出力するレーザー光をパルス幅変調回路１０４が出力するＰＷＭパルス信号で制御する。そして、レンズ１０２を介してレーザー光を非印刷物（例えば、紙）１０１に照射し、印字を行う。なお、印字は、レーザー光を一方向に走査することで行毎に行われる。
【０００５】
印字結果の一例を図１３に示す。図１３に示すように、印字はドットｄ毎に行われ、ドット中の印字領域ｐの幅によってドットの階調が調節される。レーザービームプリンタでは、この印字領域ｐの位置と幅とをＰＷＭパルス信号のＨ幅によって制御する。そのため、高精細な画像を得るためには、パルス幅変調回路１０４にはパルス幅を高精度に制御することが求められる。このような性能を実現するために、パルス幅変調回路１０４は、多相クロック信号を用いて出力するＰＷＭパルス信号のパルス幅を高精度に制御する。
【０００６】
このパルス幅変調回路１０４の一例が特許文献１に開示されている。パルス幅変調回路１０４のブロック図を図１４に示す。パルス幅変調回路１０４は、多相クロック生成回路１１０が基準クロック信号に基づき、２５６相の多相クロック信号を生成する。そして、同期位置検出回路１２０は、走査開始の基準となる水平同期信号がこの多相クロック信号のうちいずれと同期しているかを検出し、同期位置検出信号を出力する。デジタルパルスデータ信号処理回路１３０は、水平同期信号と、ＰＷＭパルスの同期を取るため、入力されたデジタルパルスデータを同期位置検出結果に応じてＰＷＭパルスの立ち上がり情報、立ち下がり情報に変換する。多相クロック選択回路１４０は、立ち上がり情報及び立ち下がり情報に応じて、多相クロック信号に含まれる信号の中から、任意のクロック信号を選択する。パルス幅変調信号生成回路１５０は、選択されたクロック信号に基づいてパルス幅変調信号（ＰＷＭパルス）を生成する。
【０００７】
つまり、パルス幅変調回路１０４は、多相クロック信号を用いて精度良くＰＷＭパルス信号のパルス幅を制御することが可能である。しかしながら、複数のドラムを用いるレーザービームプリンタでは、ドラム間のばらつきを補正するために多相クロック信号の周波数を微調整しなければならない場合がある。このような場合、基準クロック信号の周波数をパルス幅変調回路毎に変えていたのでは効率が悪いため、多相クロック生成回路１１０が出力する多相クロック信号の周波数を変更する。そこで、多相クロック信号を用いて、生成するクロック信号の周波数を変更する技術が特許文献２に開示されている。
【０００８】
特許文献２に開示されるクロック生成回路２０２のブロック図を図１５に示し、このクロック生成回路２０２について説明する。クロック生成回路２０２は、出力クロック信号ＣＬＫＯを遅延回路（ＤＬＬ：Delay Locked Loop）２０８に入力し、１０相の多相クロック信号を生成する。また、制御回路２０３が出力する制御信号に基づき、この多相クロック信号のうちいずれか１つをセレクタ２０９で選択する。そして、選択されたクロック信号（選択クロック信号ＣＬＫＳ）を帰還させる。
【０００９】
このような構成にすることで、クロック生成回路２０２は、帰還された選択クロック信号ＣＬＫＳが出力クロック信号ＣＬＫＯ（あるいは基準クロック信号ＣＬＫＲ）よりも遅れた位相を有するものである場合、出力クロック信号ＣＬＫＯの周波数が高くなるように制御する。つまり、クロック生成回路２０２は、多相クロック信号のうちいずれのクロック信号を帰還させるかを選択することで出力クロック信号ＣＬＫＯの周波数を制御する。
特許文献３には、多相クロックの中から帰還クロックを順次演算により切り換えることにより出力クロックの周波数を微調整する多相クロック生成回路が記載されている。
【特許文献１】特開２００６−２０１０９号公報
【特許文献２】特開２００５−２００８３号公報
【特許文献３】特開２００６ー３１９３９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、レーザービームプリンタでは、ドラム間のばらつきのみならず、レンズ１０２のばらつきもある。レンズ１０２は、レンズを製造する上で発生するものであって、レンズ内の位置よって歪み特性にばらつきが生じる。このようなレンズ１０２のばらつきが生じると、例えばドットの位置によっては印字領域ｐの幅と位置がＰＷＭパルスのパルス幅に応じたものにならない問題がある。
【００１１】
上記従来技術では、遅延回路２０８を用いて多相クロック信号を生成し、この多相クロック信号によって多相クロック生成回路１１０が出力する多相クロック信号の周波数を変更可能である。しかしながら、遅延回路２０８を用いて生成された多相クロック信号の位相間隔では、このレンズ１０２のばらつきを補正できるほど精度の高い周波数制御は困難である。また、制御回路２０３のように外部からの制御信号に基づき多相クロック信号の周波数を変えていたのでは、レンズ１０２の特性に応じた多相クロック信号の周波数に任意の変化特性（以下では、周波数プロファイルと称す）を与えることは困難である。
【課題を解決するための手段】
【００１２】
本発明にかかる多相クロック生成回路は、基準クロック信号とフィードバッククロック信号に基づき多相クロック信号を生成する位相ロックループ回路と、前記多相クロック信号の周波数プロファイルを保持する周波数プロファイル回路と、前記周波数プロファイル回路が出力する周波数プロファイルに基づいて前記多相クロックのうち、前記フィードバッククロック信号とするクロック信号を選択するクロック選択回路とを備え、前記周波数プロファイル回路は、開始信号を受けた後、前記基準クロックを所定数計数する毎に前記クロック選択回路へ出力する周波数プロファイルを更新する周波数プロファイル回路であることを特徴とするものである。
【００１３】
本発明にかかる多相クロック生成回路によれば、周波数プロファイルに基づき帰還させるクロック信号を選択する。さらに、この周波数プロファイルは所定の周期で更新される。これによって、多相クロック信号の出力タイミングに応じて多相クロック信号の周波数プロファイルを自在に設定することが可能である。さらに、また、この周波数プロファイルに基づき帰還させるクロック信号の位相をより細かなステップで変更することが可能であるため、多相クロック信号の周波数を精度良く制御することが可能である。
【００１４】
一方、本発明にかかる多相クロック生成回路を用いたパルス幅調整回路は、周波数プロファイルに基づき制御された多相クロック信号に基づき動作するため、ＰＷＭパルスのパルス幅を時間（あるいはタイミング）に応じて任意に制御することが可能である。
【発明の効果】
【００１５】
本発明にかかる多相クロック生成回路によれば、出力する多相クロック信号の周波数を予め定めた周波数プロファイルに基づき制御でき、さらに周波数を高精度に制御することが可能である。
【発明を実施するための最良の形態】
【００１６】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。本実施の形態にかかる多相クロック生成回路１のブロック図を図１に示す。図１に示すように、本実施の形態にかかる多相クロック生成回路１は、位相ロックループ回路（以下、ＰＬＬ回路と称す）１０、周波数プロファイル保持回路２０、クロック選択回路３０を有する。
【００１７】
ＰＬＬ回路１０は、周波数制御回路１１と位相補間回路１２とを有している。周波数制御回路１１は、基準クロック信号入力端子より入力される基準クロック信号ＣＬＫＲとクロック選択回路３０が出力するフィードバッククロック信号ＣＬＫＦとの位相差に基づき出力するクロック信号の周波数を制御する。さらに、周波数制御回路１１は、同じ周波数を有し、位相が異なる３２個のクロック信号を出力する。
【００１８】
位相補間回路１２は、周波数制御回路１１が出力するクロック信号に基づき位相が異なる２５６個のクロック信号（以下、このクロック信号を多相クロック信号と称す）を出力する。このとき、位相補間回路１２は、周波数制御回路１１が出力するクロック信号の位相の間を補間するようなクロック信号を生成し、このクロック信号を用いて２５６個のクロック信号を生成する。
【００１９】
周波数プロファイル保持回路２０は、多相クロック信号の周波数プロファイルを保持する。また、周波数プロファイル保持回路２０は、開始信号に基づき保持している周波数プロファイルの出力を開始する。さらに、本実施の形態における周波数プロファイル保持回路２０は、基準クロック信号を２分周した２分周クロック信号に基づき任意の周期で出力する周波数プロファイルを更新する。
【００２０】
クロック選択回路３０は、周波数プロファイル保持回路２０が出力する周波数プロファイルに基づき、ＰＬＬ回路１０が出力する多相クロック信号のうち任意の位相を有するクロック信号を選択し、選択したクロック信号をＰＬＬ回路１０に帰還させる。本実施の形態では、帰還させる信号として、選択されたクロック信号に基づきフィードバッククロック信号ＣＬＫＦを生成し、このフィードバッククロック信号ＣＬＫＦをＰＬＬ回路１０に帰還させる。また、フィードバッククロック信号ＣＬＫＦは、選択するクロック信号を切り替える場合に発生するハザードの影響を除去した信号である。
【００２１】
ここで、周波数プロファイル保持回路２０とクロック選択回路３０とについてさらに詳しく説明する。周波数プロファイル保持回路２０とクロック選択回路３０との詳細なブロック図を図２に示す。図２に示すように、周波数プロファイル保持回路２０は、第１のカウンタ２１、Ｄフリップフロップ２２、メモリ２３を有している。第１のカウンタ２１は、入力されるクロック信号のクロック数をカウントし、カウント値が最大値に達するとハイレベル信号を出力する。本実施の形態では、第１のカウンタ２１がカウントするクロック信号として基準クロック信号を２分周した２分周クロック信号が入力される。この２分周クロック信号は、後述のコントロール回路３１で基準クロック信号ＣＬＫＲを２分周したクロック信号である。また、第１のカウンタ２１は、周波数プロファイル保持回路２０の外部より入力される開始信号（イネーブル信号）に基づき動作を開始する。
【００２２】
Ｄフリップフロップ２２は、コントロール回路３１で生成される切り替え信号の立ち下がりエッジに基づき第１のカウンタ２１の出力信号の信号レベルを保持する。このＤフリップフロップ２２の出力はワードシフト信号としてメモリ２３に出力される。メモリ２３は、例えば複数のワードを有し、ワード単位で周波数プロファイルを保持する。そして、ワードシフト信号に応じて、出力するワードをシフトさせる。このワードは、本実施の形態では１４ｂｉｔのデータを有し、メモリ２３は１２８個のワードを有している。また、周波数プロファイルは、微調整期間設定値ｍ、変更幅設定値Ｘ、極性値Ｐを有している。
【００２３】
微調整期間設定値ｍは、第１のカウンタ２１が８ｂｉｔ分のクロックをカウントする所定の期間を分割する割合を設定するものである。本実施の形態の微調整期間設定値ｍは、第１のカウンタ２１のビット数と同じ８ｂｉｔの値である。変更幅設定値Ｘは、クロック選択回路３０が選択する位相の変更する場合の変更幅を設定するものである。例えば、変更幅設定値Ｘが８であった場合、クロック選択回路３０は、選択するクロック信号の位相を８位相シフトさせる。極性値Ｐは、変更幅設定値によって選択されるクロック信号の位相をシフトする場合の極性を示す値である。例えば、極性値Ｐが"１"であった場合、クロック選択回路３０は、選択するクロック信号の位相を加算方向でＸ相シフトさせる。一方、極性値Ｐが"０"であった場合、クロック選択回路３０は、選択するクロック信号の位相を減算方向でＸ相シフトさせる。
【００２４】
また、図２に示すように、クロック選択回路３０は、コントロール回路３１、第１のセレクタ３２、第２のセレクタ３３、加算器３４、クロックマスク回路３５を有している。コントロール回路３１は、周波数プロファイル保持回路２０が出力する周波数プロファイルに基づき多相クロック信号のうちいずれの位相のクロック信号を選択するかを設定し、選択するクロック信号の位相を示す選択信号を出力する。第１のセレクタ３２は、選択信号に基づき、多相クロック信号のうち任意の位相のクロック信号を選択して出力する（第１のセレクタ３２が出力するクロック信号を以下の説明では選択クロック１と称す）。
【００２５】
加算器３４は、選択信号に所定の値を加算し、例えば選択信号によって指定される位相を９０°シフトさせる。また、加算器３４は、第２のセレクタ３３に送信される選択信号を遅延させる。そして、第２のセレクタ３３は、加算器３４で位相がシフトされた選択信号に基づき多相クロックのうち任意のクロック信号を選択して出力する（第２のセレクタ３３が出力するクロック信号を以下の説明では選択クロック２と称す）。つまり、選択クロック１と選択クロック２とは位相が９０°異なる信号である。
【００２６】
クロックマスク回路３５は、選択クロック１の切り替わり時に発生するハザードを選択クロック２でマスクすることで、このハザードの発生を防止する。そして、選択クロック１に基づきフィードバッククロック信号ＣＬＫＦを生成する。そして、このフィードバッククロック信号ＣＬＫＦは、ＰＬＬ回路１０へと帰還される。クロックマスク回路３５については、後段にてさらに詳細に説明する。
【００２７】
ここで、コントロール回路３１についてさらに詳細に説明する。コントロール回路３１は、２分周回路４１、４２、Ｈｉｇｈ／Ｌｏｗ検出回路４３、第２のカウンタ４４、比較回路４５、選択信号切替回路４６を有している。２分周回路４１は、基準クロック信号ＣＬＫＲの周波数を半分にした２分周クロック信号を生成する。また、２分周回路４２は、２分周回路４１が出力した２分周クロック信号の周波数をさらに半分にした４分周クロック信号を生成する。Ｈｉｇｈ／Ｌｏｗ検出回路４３は、４分周クロック信号とフィードバッククロック信号とに基づきクロック選択回路が選択するクロック信号の位相を切り替えるタイミングを示す切り替え信号を生成する。第２のカウンタ４４は、例えば８ｂｉｔのカウンタであって、２分周クロック信号のクロック数をカウントして、８ｂｉｔのカウント値を出力する。
【００２８】
比較回路４５は、第２のカウンタ４４が出力するカウント値と、周波数プロファイル中の微調整期間設定値ｍと、を比較し、微調整期間設定値ｍに相当する期間の間、出力する比較信号を"１"とする。なお、比較信号は、値が"１"でない場合 "０"である。選択信号切替回路４６は、周波数プロファイル中の変更幅設定値Ｘと比較信号とに基づき、クロック選択回路が選択する多相クロックの位相の位置を設定する。選択信号切替回路４６は、例えば切り替え信号の立ち上がりに応じて、選択信号によって指定される選択位相の位置を前の期間よりもＸ相シフトさせる。また、このとき比較信号の値が"１"であった場合、選択信号によって選択される選択位相の位置を前の期間よりもＸ＋１相シフトさせる。本実施の形態では、さらに極性値Ｐが周波数プロファイルとして選択信号切替回路４６に与えられる。選択信号切替回路４６はこの極性値Ｐに基づき選択信号によって指定される選択位相の位置を加算あるいは減算する。
【００２９】
ここで、クロックマスク回路３５についてさらに詳細に説明する。クロックマスク回路３５の回路図を図３に示す。図３に示すように、クロックマスク回路３５は、インバータ５１、５２、Ｄラッチ５３、５４、ＡＮＤゲート５５〜５７を有している。
【００３０】
インバータ５１、５２は、入力に対して出力を反転させる。Ｄラッチ５３、５４は、クロック入力端子ＣＬＫに入力される信号の立ち上がりに応じて入力端子Ｄの信号レベルを保持して出力する。また、Ｄラッチ５３、５４は、クロック入力端子ＣＬＫに入力される信号の立ち下がりに応じて出力をロウレベルとする。ここで、Ｄラッチ５３、５４は、クロック入力端子ＣＬＫに入力される信号のレベルがハイレベルとなる期間は、クロック入力端子ＣＬＫに入力される信号の立ち上がりエッジで保持した値を保持する。また、クロック入力端子ＣＬＫに入力される信号のレベルがロウレベルである場合は常にロウレベルを出力する。ＡＮＤゲート５５〜５７は、２つの入力端子に入力される信号のレベルがともにハイレベルとなった場合にハイレベルを出力し、その他の場合はロウレベルを出力する。
【００３１】
Ｄラッチ５３は、入力端子Ｄにインバータ５１を介して選択クロック２が入力され、クロック入力端子ＣＬＫには選択クロック１が入力される。Ｄラッチ５４は、入力端子Ｄにインバータ５２を介して選択クロック１が入力され、クロック入力端子ＣＬＫにインバータ５１を介して選択クロック２が入力される。ＡＮＤゲート５５は、一方の端子にＤラッチ５３が出力端子Ｑから出力する信号が入力され、他方の端子に選択クロック１が入力される。そして、ＡＮＤゲート５５は、入力信号に応じて選択クロック１のハザード発生部分をマスクしたクロック信号ＣＬ１＿ＧＴを生成する。ＡＮＤゲート５６は、一方の端子にＤラッチ５４が出力端子Ｑから出力する信号が入力され、他方の端子にインバータ５１を介して選択クロック２が入力される。そして、ＡＮＤゲート５６は、入力信号に応じて選択クロック２のハザード発生部分をマスクしたクロック信号ＣＬ２＿ＧＴを生成する。ＡＮＤゲート５７は、一方の入力端子にクロック信号ＣＬ１＿ＧＴが入力され、他方の入力端子にクロック信号ＣＬ２＿ＧＴが入力される。そして、ＡＮＤゲート５７は、入力信号に基づきフィードバッククロック信号ＣＬＫＦを生成する。
【００３２】
このクロックマスク回路３５の動作について説明する。図４にクロックマスク回路３５の動作のタイミングチャートを示す。図４に示す例は、まずクロック選択回路３０がＡ番目の位相のクロック信号（Ａ相のクロック信号）を選択しており、次にクロック選択回路３０が選択するクロック信号の位相をＡ相からＸ相だけプラス方向にシフトさせ、続いてクロック選択回路３０が選択するクロック信号の位相をＸ相だけマイナス方向にシフトさせる場合を示している。
【００３３】
図４に示すように、切り替え信号がタイミングＴ１０で立ち上がる前は、クロックマスク回路３５は、Ａ相のクロック信号を選択している。そして、Ａ相のクロック信号に同期したフィードバッククロック信号ＣＬＫＦを出力している。続いて、タイミングＴ１０で切り替え信号が立ち上がると第１のセレクタ３２及び第２のセレクタ３３は、出力するクロック信号の位相を切り替える。このとき、出力されるクロック信号にハザードが発生する。クロックマスク回路３５は、Ｄラッチ５３とＡＮＤゲート５５の動作により、選択クロック１でハザードが発生した時点から選択クロック１が次に立ち下がる時点までの間をマスクしたクロック信号ＣＬ１＿ＧＴを生成する。一方、クロックマスク回路３５は、Ｄラッチ５４とＡＮＤゲート５６の動作により、選択クロック２でハザードが発生した時点から選択クロック２が次に立ち下がる時点までの間をマスクしたクロック信号ＣＬ２＿ＧＴを生成する。そして、クロックマスク回路３５は、クロック信号ＣＬ１＿ＧＴとクロック信号ＣＬ２＿ＧＴとの論理積の結果に基づきフィードバッククロック信号ＣＬＫＦをＡＮＤゲート５７から出力する。このフィードバッククロック信号ＣＬＫＦは、選択クロック１に同期し、選択クロック１と選択クロック２との位相差に相当するハイレベル期間を有する信号となる。
【００３４】
そして、フィードバッククロック信号ＣＬＫＦは、タイミングＴ１１で（Ａ＋Ｘ）相クロック信号の立ち上がりに同期し、（Ａ＋Ｘ）相クロック信号に基づき生成された選択クロック１と選択クロック２との位相差に相当するハイレベル期間を有する信号となる。
【００３５】
タイミングＴ１１から次にフィードバッククロック信号ＣＬＫＦの位相が切り替わるまでの間、ＰＬＬ回路１０には、この（Ａ＋Ｘ）相クロック信号に基づき生成されたフィードバッククロック信号ＣＬＫＦが帰還される。Ａ相クロック信号に比べて（Ａ＋Ｘ）相クロック信号は位相が遅れたものであり、基準クロック信号ＣＬＫＲとフィードバッククロック信号ＣＬＫＦとの間にはこの位相遅れに相当する位相差が発生する。そのため、ＰＬＬ回路１０は、この位相の遅れに対応して生成する多相クロック信号の周波数を高くする。
【００３６】
続いて、タイミングＴ１２で切り替え信号が入力されると、第１のセレクタ３２及び第２のセレクタ３３は、出力するクロック信号の位相を切り替える。このとき切り替え先のクロック信号の位相はＡ＋Ｘ−Ｘ＝Ａとなる。つまり、フィードバッククロック信号ＣＬＫＦは、Ａ相のクロック信号に同期したものとなる。なお、フィードバッククロック信号ＣＬＫＦがＡ相クロック信号に同期するのは選択クロック切り替え後のタイミングＴ１３である。
【００３７】
タイミングＴ１３から次にフィードバッククロック信号ＣＬＫＦの位相が切り替わるまでの間、ＰＬＬ回路１０には、このＡ相クロック信号に基づき生成されたフィードバッククロック信号ＣＬＫＦが帰還される。（Ａ＋Ｘ）相クロック信号に比べてＡ相クロック信号は位相が進んだものであり、基準クロック信号ＣＬＫＲとフィードバッククロック信号ＣＬＫＦとの間にはこの位相進みに相当する位相差が発生する。そのため、ＰＬＬ回路１０は、この位相の進みに対応して生成する多相クロック信号の周波数を低くする。
【００３８】
上記切り替え信号は、Ｈｉｇｈ／Ｌｏｗ検出回路４３で生成される信号である。この切り替え信号は、クロック選択回路３０が選択するクロックの位相の切り替えがスムーズに行われるタイミングで生成されなければならない。このようなことから、Ｈｉｇｈ／Ｌｏｗ検出回路４３では、基準クロック信号ＣＬＫＲを４分周した４分周クロック信号とフィードバッククロック信号ＣＬＫＦとに基づきこの切り替え信号を生成する。そこで、Ｈｉｇｈ／Ｌｏｗ検出回路４３の回路図を図５に示し、Ｈｉｇｈ／Ｌｏｗ検出回路４３について説明する。
【００３９】
図５に示すように、Ｈｉｇｈ／Ｌｏｗ検出回路４３は、Ｄフリップフロップ６１、６２、ＥＸ−ＯＲゲート６３を有している。Ｄフリップフロップ６１の入力端子Ｄには４分周クロック信号が入力され、クロック入力端子ＣＬＫには、フィードバッククロック信号ＣＬＫＦが入力されている。Ｄフリッププロップ６２の入力端子Ｄは、Ｄフリップフロップ６１の出力端子Ｑに接続され、クロック入力端子ＣＬＫにはフィードバッククロック信号ＣＬＫＦが入力されている。ここで、Ｄフリップフロップ６１は、フィードバッククロック信号ＣＬＫＦの立ち上がりで入力端子Ｄの信号レベルを保持し、Ｄフリップフロップ６２は、フィードバッククロック信号ＣＬＫＦの立ち下がりで入力端子Ｄの信号レベルを保持する。ＥＸ−ＯＲゲート６３の一方の入力端子は、Ｄフリップフロップ６１の出力端子Ｑに接続され、他方の入力端子は、Ｄフリップフロップ６２の出力端子Ｑが接続される。ＥＸ−ＯＲゲート６３は、２つの入力端子に入力される信号のレベルが異なる場合にハイレベル信号を出力し、一致する場合はロウレベル信号を出力する。
【００４０】
このＨｉｇｈ／Ｌｏｗ検出回路４３の動作を示すタイミングチャートを図６に示す。図６に示すように、Ｈｉｇｈ／Ｌｏｗ検出回路４３が出力する切り替え信号は、４分周クロック信号がハイレベルとなる期間とロウレベルとなる期間とにそれぞれ１回ずつ、フィードバック信号に同期してハイレベルが出力される。この切り替え信号に基づき選択信号切替回路４６は、選択するクロック信号の位相を切り替える。
【００４１】
ここで、比較回路４５について詳細に説明する。比較回路４５は、微調整期間設定値ｍで指定される期間の間、出力する比較信号をハイレベル（例えば"１"）にする。比較回路４５の回路の一例を図７に示す。図７に示すように、比較回路４５は、微調整期間設定値ｍのビット数と同数のＡＮＤゲート（例えば、ＡＮＤゲート７０〜７７）と、このＡＮＤゲートの全ての出力の論理積の結果に基づき比較信号を生成するＯＲゲート７８とを有している。ＡＮＤゲート７０〜７７の一方の入力端子には、それぞれ微調整期間設定値ｍのビット値ＦＳ７〜ＦＳ０が入力される。また、ＡＮＤゲート７０〜７７の他方の入力端子には、それぞれ第２のカウンタ４４の出力Ａ０〜Ａ７が入力される。この比較回路４５は、第２のカウンタ４４の最大カウント値が８ｂｉｔ（２５６カウント）である場合、２分周クロック信号の２５６カウント中に微調整期間設定値ｍに相当する期間の間、比較信号を"１"とする。
【００４２】
次に、周波数プロファイルの更新タイミングと、選択信号の更新タイミングとについて説明する。周波数プロファイルの更新タイミングと、選択信号の更新タイミングとの更新動作を示すタイミングチャートを図８に示す。この図８において、ワードシフト信号のパルスは、第１のカウンタ２１のカウント値が最大値に達したことに応じて出力されるものである。また、ワードシフト信号のパルスは、Ｄフリップフロップ２２が切り替え信号の立ち下がりエッジに応じて出力するものであって、切り替え信号のとは遅延を有するものである。そして、本実施の形態では、選択信号切替回路４６は、切り替え信号の立ち下がりに応じて周波数プロファイルの値に基づいた選択信号を出力する。
【００４３】
図８に示す例では、タイミングＴ２０の切り替え信号の立ち下がりエッジでワードシフト信号がハイレベルとなる。このとき、周波数プロファイルは、このワードシフト信号の立ち上がりから、若干の遅延を有して更新される。そのため、選択信号は、タイミングＴ２０の切り替え信号の立ち下がりエッジでは、それ以前の周波数プロファイルに基づき値が更新される。
【００４４】
その後、タイミングＴ２１で切り替え信号が立ち下がる。このとき、第１のカウンタ２１のカウント値はリセットされているため、ワードシフト信号は立ち下がる。そして、周波数プロファイルは、タイミングＴ２０のワードシフト信号の立ち上がり後に更新されている。そのため、このタイミングＴ２１では、更新後の周波数プロファイルに基づき選択信号切替回路４６は、選択信号の値を設定する。
【００４５】
つまり、周波数プロファイル保持回路２０は、基準クロック信号ＣＬＫＲ又はその２分周クロック信号に基づき任意の周期毎に周波数プロファイルを更新する。そして、コントロール回路３１は、変更幅設定値Ｘに基づいて選択するクロック信号の変更幅Ｘを設定する。また、コントロール回路４１は、当該任意の周期内において、選択するクロック信号の位相の変更幅がＸ相である期間とＸ＋１相である期間の割合を周波数プロファイル内の微調整期間設定値ｍに基づき設定する。
【００４６】
ここで、本実施の形態にかかる多相クロック生成回路１における周波数の調整幅について説明する。まず、ＰＬＬ回路の動作によってフィードバッククロック信号ＣＬＫＦと基準クロック信号ＣＬＫＲとの位相が一致している場合、各クロック信号の周期には、次の（１）式の関係が成り立つ。
Ｔｃｌｋｉ＝Ｔｃｌｋｆ＝Ｔｃｌｋｏ （１）
ここで、Ｔｃｌｋｉは基準クロック信号ＣＬＫＲの周期、Ｔｃｌｋｆはフィードバッククロック信号ＣＬＫＦの周期、Ｔｃｌｋｏは多相クロック信号の周期である。
【００４７】
また、フィードバッククロック信号ＣＬＫＦの基準となるクロック信号の位相を切り替えた場合、各クロック信号の周期には、次の（２）式の関係が成り立つ。
Ｔｃｌｋｉ＝Ｔｃｌｋｆ＝（１＋α）Ｔｃｌｋｏ （２）
ここで、αはシフト後のクロック信号とシフト前のクロック信号との位相差である。
【００４８】
フィードバッククロック信号ＣＬＫＦの切り替えは基準クロック信号ＣＬＫＲに同期して行われるため、αはコントロール回路で制御可能な値となる。例えば、１周期の多相クロック信号が２５６相の位相を有し、基準クロック信号ＣＬＫＲのｎ周期毎に変更幅設定値Ｘに応じてＸ相ずつ選択する位相を変更し、微調整期間設定値ｍが"０"であった場合、αは、α＝Ｘ／（２５６×ｎ）となる。このαより、多相クロック信号の周波数は（３）式で表すことができる。
Ｆｃｌｋｏ＝（１＋（Ｘ／（２５６ｎ）））Ｆｃｌｋｉ （３）
【００４９】
一方、本実施の形態においては、逓倍率が１００±数％である場合、４分周クロック信号のハイレベル期間あるいはロウレベル期間の間にフィードバッククロック信号ＣＬＫＦが３／２周期以上が入る。そのため、切り替え信号は基準クロック信号ＣＬＫＲの４周期毎に１周期が出力され、選択クロックが切り替えられる。また、選択するクロック信号の変更幅がＸ相である期間とＸ＋１相である期間との比率は８ｂｉｔ（第１、第２のカウンタの最大カウント値）で設定され、例えば（２５６−ｍ）：ｍとなる。さらに、本実施の形態では、２分周クロック信号を第１、第２のカウンタでカウントしているためｎは２となる。これらのことより、本実施の形態におけるαの平均値はα＝（２５６Ｘ＋ｍ）／（２５６×２５６×２）となる。このαを用いると多相クロック信号の周波数は（４）式で表される。
Ｆｃｌｋｏ＝（１＋（（２５６Ｘ＋ｍ）／（２５６×２５６×２）））Ｆｃｌｋｉ （４）
【００５０】
また、本実施の形態では、周波数プロファイルとして極性値Ｐが与えられている。この極性値Ｐは、選択する位相の変更幅の極性を示すものであるため、（４）式は、極性値Ｐを考慮すると（５）式で表される。
Ｆｃｌｋｏ＝（１±（（２５６Ｘ＋ｍ）／（２５６×２５６×２）））Ｆｃｌｋｉ （５）
【００５１】
（５）式より、本実施の形態にかかる多相クロック生成回路の周波数は、基準クロック信号ＣＬＫＲの５１２サイクル毎に逓倍率を変更可能であることが分かる。ここで、周波数プロファイルの一例として、メモリ２３の最初のワードに周波数プロファイルとして極性値Ｐが正で、変更幅設定値ＸがＡ、微調整期間設定値ｍが"０"が保持され、これ以降のワードに保持される周波数プロファイルでは変更幅設定値ＸがＡずつ増加する場合について説明する。この場合の周波数の変化特性を図９に示す。図９に示すように、開始信号が周波数プロファイル保持回路２０に入力されると、１サイクル（基準クロック信号のクロック数＝５１２個）毎に多相クロック信号の周波数の逓倍率は、Ａ／（２５６×２）ずつ増加する。ここで、基準クロック信号ＣＬＫＲは、周波数が一定であるため、図９の横軸は時間として考えることが可能である。横軸を時間とした場合の周波数プロファイルを図１０に示す。図９、１０に示すように、本実施の形態の多相クロック信号の周波数の変化特性は、基準クロック信号のクロック数あるいは時間に応じて変化する変化量をメモリ２３に保持する周波数プロファイルの値によって任意に設定することが可能である。
【００５２】
上記説明より、本実施の形態にかかる多相クロック生成回路１は、周波数プロファイル保持回路２０が出力する周波数プロファイルの値を基準クロック信号ＣＬＫＲに基づき任意の周期で更新することが可能である。これによって、出力される多相クロック信号の逓倍率を基準クロック信号のクロック数（あるいは時間）に応じて変化させることが可能となる。つまり、本実施の形態にかかる多相クロック生成回路１は、メモリ２３に保持される周波数プロファイルを適宜設定し、この周波数プロファイルを基準クロック信号に応じて更新することで、多相クロック信号の逓倍率を周期的に変更することが可能である。
【００５３】
また、周波数プロファイルは微調整期間設定値ｍを有している。そのため、この微調整期間設定値ｍに基づきクロック選択回路３０は、１サイクル（例えば、ワードシフト信号の立ち上がりから次の立ち上がりまでの期間）期間中であっても選択するクロック信号の位相の変更幅を微調整する。これによって、多相クロック信号の逓倍率の変更幅をさらに細かく設定することが可能になる。したがって、本実施の形態にかかる多相クロック生成回路１は、精度の高い逓倍率の設定が可能である。
【００５４】
次に、本実施の形態にかかる多相クロック生成回路１の応用例として、従来例で示したパルス幅変調回路に本実施の形態にかかる多相クロック生成回路１を適用したものを説明する。図１１に本実施の形態にかかる多相クロック生成回路１を有するパルス幅変調回路のブロック図を示す。なお、このパルス幅変調回路において従来例と同じものについては説明を省略する。
【００５５】
また、図１１に示すパルス幅変調回路では、周波数プロファイルとして図１２に示すレンズ１０２の特性を考慮したものが設定されている。この周波数プロファイルは、例えば以下の手順で設定される。まず、微調整期間設定値ｍを"０"、変更幅設定値Ｘを一定として印字を行う。この印字結果に基づきレンズ１０２のばらつきを測定する。そして、レンズ１０２のばらつきを考慮して印字位置毎の微調整量を算出し、この算出結果に基づきメモリ２３の各ワードに格納する微調整期間設定値ｍと変更幅設定値Ｘを決定する。
【００５６】
図１１に示すパルス幅変調回路では、同期位置検出回路に入力される水平同期信号が開始信号として周波数プロファイル保持回路２０に入力される。これによって、周波数プロファイル保持回路２０は、同期位置検出回路等と同期して動作することが可能となる。そして、上記説明のように設定された周波数プロファイルをこの水平同期信号に同期して出力する。そして、例えば、メモリの第１のワードに走査開始時点の周波数プロファイルを設定し、以降のワードには走査時間（あるいは走査位置）に応じた周波数プロファイルを設定する。これによって、１走査期間中のＰＷＭパルスのパルス幅の設定を走査時間を基準に変化させることが可能である。
【００５７】
このような周波数プロファイルをメモリ２３に格納することで、パルス幅変調回路が生成するＰＷＭパルスのパルス幅によってレンズ１０２のばらつきを吸収することが可能となる。このことより、本実施の形態にかかる多相クロック生成回路１を有するパルス幅変調回路によれば、印字位置によるばらつきをパルス幅の制御によって可能であるため、低精度のレンズであっても、高品質な印字が可能となる。
【００５８】
実施の形態２
次に、本発明の実施の形態２について説明する。実施の形態１で説明したように周波数プロファイルの更新は、周波数プロファイル保持回路２０が開始信号（水平同期信号）を受けた後、基準クロック（ＣＬＫＲ）を所定の数カウントする毎に行う。この場合、開始信号と基準クロックが常に同期して用いれば特に問題が生じることはない。
【００５９】
しかし、開始信号と基準クロックが同期していないシステムに用いた場合、開始信号を受けたときの基準クロックの位相により、出力クロック信号に位相ずれが生じる場合がある。この問題について、図１６と図１７を用いて説明する。開始信号と基準クロックが非同期であれば、開始信号に対して基準クロックの位相が１周期近く遅れている場合も考えられる。
【００６０】
図１６は、この場合の基準クロックと開始信号（水平同期信号）の位相ずれによる出力クロック周波数切り替えタイミングのずれを説明する図である。図１６では、図９と同様に周波数プロファイル保持回路２０が出力する周波数プロファイルを更新する周期を１ｃｙｃｌｅとしている。第１のカウンタ２１が基準クロックＣＬＫＲを５１２クロック、カウントする毎にオーバーフローして周波数プロファイルが更新される。
【００６１】
図１６において、開始信号と基準クロックの位相が揃っていた場合の出力クロックの周波数の遷移を破線で示す。一方、開始信号に対して基準クロックの位相が約１周期遅れていた場合の出力クロックの周波数の遷移を実線で示す。開始信号に対して基準クロックの位相が遅れている場合は、常に周波数プロファイルの更新も位相が遅れている分だけ遅れる。図１６では、出力クロックの周波数が徐々に高くなるように周波数プロファイルを１ｃｙｃｌｅ毎に切り換えている。
【００６２】
図１７は、このように周波数を切り換えた場合の基準クロックと開始信号（水平同期信号）の位相ずれによる出力クロックの位相ずれを説明する図である。図１６と同様に、破線が開始信号と基準クロックの位相が揃っている場合、実線で開始信号に対して基準クロックの位相が約１周期遅れている場合の出力信号の位相を示す。
【００６３】
図１６のように徐々に出力クロックの周波数が高くなるように周波数を切り替える場合、開始信号に対して基準クロックの位相が遅れていると、出力周波数の切り替えは常に遅れる。すると、出力周波数の切り替えが遅れるだけ、切り替え前の遅い出力周波数で動作することになり、切り替えが遅れるだけ、出力クロックの位相は累積的に遅れることになる。
【００６４】
上記の例では、周波数を徐々に高くする例を示したが、周波数プロファイルが周波数を徐々に遅くように切り替わる場合は、逆に基準クロックの位相が遅れているほど、切り替え前の早い出力周波数で動作することになるので、切り替えが遅れるだけ、出力クロックの位相は累積的に進みすぎることになる。
【００６５】
特にこの多相クロック生成回路をレーザービームプリンタのパルス幅変調回路に用いた場合には、ＰＷＭパルスの位相がずれることは印字位置がずれることになる。
【００６６】
実施の形態２では、開始信号と基準クロックの位相ずれによる周波数プロファイル更新の遅れを次の更新タイミングまでの1ｃｙｃｌｅの期間にリカバーするように出力周波数プロファイルを補正する。この具体的な構成とその動作を図１８〜図２１を用いて説明する。
【００６７】
図１８は、実施の形態２にかかる多相クロック生成回路のブロック図である。図１８の多相クロック生成回路は、図１の実施の形態１にかかる多相クロック生成回路に対して、周波数プロファイル保持回路２０が、周波数プロファイル保持回路８０に置き換わっている。また、周波数プロファイル保持回路８０には、外部入力される同期位置検出信号とクロック選択回路３０から入力されるフィードバッククロック選択信号が入力される。同期位置検出信号は位相補間回路１２が出力する２５６相のクロックのうち、開始信号と位相が揃っているクロックを特定する８ビットのデータ信号である。なお、２５６相のクロックを位相遅れの大きさの順番により、０〜２５５のデータで示せば後で述べるように位相差の演算が容易にできる。また、フィードバッククロック選択信号は、位相補間回路１２が出力する２５６相のクロックのうち、フィードバッククロック（ＣＬＫＦ）として周波数制御回路１１に帰還させるクロックを特定する８ビットのデータ信号である。
【００６８】
位相ロックループ回路１０は、基準クロツク（ＣＬＫＲ）とフィードバッククロック（ＣＬＫＦ）の位相が揃うように動作するので、結局フィードバッククロック選択信号は、位相補間回路１２が出力する２５６相のクロックのうち、基準クロック（ＣＬＫＲ）と位相が揃っているクロックの番号を示すことになる。したがって、周波数プロファイル保持回路８０は、同期位置検出信号とフィードバッククロック選択信号から開始信号と基準クロックの位相ずれを認識することができる。
【００６９】
次に、図１９は、実施の形態２にかかる周波数プロファイル保持回路及びクロック選択回路の詳細なブロック図である。実施の形態２にかかる周波数プロファイル保持回路８０は、図２の実施の形態１の周波数プロファイル保持回路２０に対して位相誤差演算回路８１と、逓倍設定値補正回路８２が追加されている。
【００７０】
位相誤差演算回路８１は、選択信号と同期位置検出信号との位相誤差を演算する。上述したように、多相クロック生成回路１が生成する２５６相のクロックのうち、選択信号は、基準クロックと位相が揃っているクロックの番号を示し、同期位置検出信号は開始信号と位相が揃っているクロックの番号を示すので、選択信号と同期位置検出信号の差を演算することにより、位相誤差を求めることができる。
【００７１】
次に、逓倍設定値補正回路８２は、メモリから読み出した周波数プロファイル設定値を位相誤差換算回路８１で求めた開始信号と基準クロックの位相差に応じて最適な逓倍設定値に補正する回路である。
【００７２】
この動作について、図２０と図２１を用いて説明する。図２０の実線で示す波形は、開始信号に対して基準クロックが約１周期遅れている場合の出力クロックの周波数遷移を示す。また、破線の波形は、開始信号と基準クロックの間に位相誤差がない場合の出力クロックの周波数遷移を示す。位相誤差がない場合、出力クロックの周波数遷移は実施の形態１と同一である。図２０に示すように基準クロックの位相が開始信号に対して位相遅れがある場合は、出力クロックの周波数切り替えの遅れを取り戻すように出力クロック信号の周波数を切り換えている。すなわち、位相誤差により、周波数を高める更新が遅れた場合には、次の周波数プロファイルの更新までにその切り替えの遅れを取り戻すように周波数をより高めに設定している。
【００７３】
例えば、１ｃｙｃｌｅ目から２ｃｙｃｌｅ目に着目すると、Ｆｉｎ（１＋２Ａ／（２×２５６））からＦｉｎ（１＋２Ａ／（２×２５６）＋１／（２×２５６×５１２））に補正される。この結果５１２Ｔｃｌｋｉ間の出力信号の位相は、Ｔｃｌｋｉ （１＋２Ａ／（２×２５６））×５１２＝Ｔｃｌｋｉ （５１２＋２Ａ）からＴｃｌｋｉ （１＋２Ａ／（２×２５６）＋ Ａ／（２×２５６×５１２））×５１２＝Ｔｃｌｋｉ （５１２＋２Ａ＋Ａ／５１２）になる。
【００７４】
図２１、図２０のときの出力クロック信号の位相を示した図である。図２０と同様に開始信号と基準クロックの位相が揃っている場合の出力クロック信号の位相を破線で、開始信号に対して基準クロックが約１周期位相遅れる場合の出力クロック信号の位相を実線で示す。図２１を見て容易に理解できるように、開始信号に対して基準クロックの位相遅れがある場合は、周波数プロファイル更新直後（５１３、１０２５、１５３７クロック（Ｔｃｌｋｉ））には、出力クロックの位相遅れが生じている。しかし、次の周波数プロファイル更新時（１０２４、１５３６クロック）までにその位相遅れを取り戻している。
【００７５】
具体的には、５１２Ｔｃｌｋから５１３Ｔｃｌｋｉまでの周波数が異なる期間で出力信号の位相がＴｃｌｋｉ（Ａ／５１２）ずれるが、図２０に示すように周波数遷移のときの周波数は次の５１２Ｔｃｌｋの間Ｆｉｎ（Ａ／（２×２５６×５１２））高くなっており、図１１の周波数遷移のときと比べて位相がＴｃｌｋｉ（Ａ／５１２）分多く進み位相の差が小さくなる。同様に１０２４Ｔｃｌｋから１０２５Ｔｃｌｋの間も周波数が異なっており位相がずれるが、図１４の周波数遷移の方は５１２Ｔｃｌｋの周波数がＦｉｎ（１＋３Ａ／（２×２５６）＋Ａ／（２×２５６×５１２））と高くなっており、図１１の周波数遷移のときと比べて位相が多く進み、位相の差が小さくなる。
【００７６】
このようにして、開始信号に対して基準クロックの位相遅れがある場合であっても、周波数プロファイルの更新遅れを次の周波数プロファイル更新までの期間にリカバーするように逓倍設定値補正回路８２で周波数プロファイルを補正している。
【００７７】
次に、実施の形態２をレーザービームブリンター等に好適なパルス幅変調回路に適用した実施例について説明する。図２２は、実施の形態２にかかる多相クロック生成回路を有するパルス幅変調回路のブロック図である。図１１に記載された実施の形態１のパルス幅変調回路に対して周波数プロファイル保持回路２０が、周波数プロファイル８０に置き換わっている。また、周波数プロファイル保持回路８０は、同期信号検出回路２が検出した水平同期信号の位相と、クロック選択回路３０が選択した帰還クロックの位相とから、開始信号（水平同期信号）に対する基準クロックの位相ずれを検出し、その位相差に基づいて、次の周波数プロファイル更新タイミングまでに位相切り替えの遅れにより位相誤差を取り戻すように周波数プロファイルを補正して出力している。このような構成とすることにより、このパルス幅変調回路をレーザービームプリンタ等に用いた場合は、印字位置のずれを防ぐことができる。
【００７８】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、第１、第２のカウンタは８ｂｉｔの最大カウント値を有するものとしたが、この最大カウント値を６ｂｉｔ、あるいは７ｂｉｔとすることで、ワードシフト信号が出力されるタイミングを短くし、周波数プロファイルの更新タイミングを短くすることが可能である。
【００７９】
［本明細書、図面による開示］
なお、本明細書、図面には、特許請求の範囲の記載の如何に関わらず、以下の発明を開示する。
【００８０】
（開示１）
基準クロック信号に基づき多相クロック信号を生成する位相ロックループ回路と、
前記多相クロック信号の周波数プロファイルを保持し、開始信号に基づき前記周波数プロファイルの出力を開始し、前記基準クロック信号に基づき任意の周期で前記周波数プロファイルを更新する周波数プロファイル保持回路と、
前記周波数プロファイルに基づいて前記多相クロック信号のうち任意の位相のクロック信号を選択し、選択したクロック信号を前記位相ロックループ回路に帰還させるクロック選択回路とを有することを特徴とする多相クロック生成回路。
【００８１】
上記開示１にかかる多相クロック生成回路によれば、周波数プロファイルに基づき帰還させるクロック信号を選択する。さらに、この周波数プロファイルは任意の周期で更新される。これによって、多相クロック信号の出力タイミングに応じて多相クロック信号の周波数プロファイルを任意に設定することが可能である。さらに、また、この周波数プロファイルに基づき帰還させるクロック信号の位相をより細かなステップで変更することが可能であるため、多相クロック信号の周波数を精度良く制御することが可能である。
【００８２】
（開示２）
前記周波数プロファイル保持回路は、前記基準クロック信号のクロック数をカウントする第１のカウンタと、前記周波数プロファイルを保持するメモリとを有し、前記クロック数に応じて、前記メモリが出力する周波数プロファイルを更新することを特徴とする開示１に記載の多相クロック生成回路。
【００８３】
（開示３）
前記周波数プロファイルは、前記任意の周期を所定の割合で分割する微調整期間設定値を含み、前記クロック選択回路は、前記微調整期間設定値に基づき選択するクロック信号の位相変更幅を微調整することを特徴とする開示１に記載の多相クロック生成回路。
【図面の簡単な説明】
【００８４】
【図１】実施の形態１にかかる多相クロック生成回路のブロック図である。
【図２】実施の形態１にかかる周波数プロファイル保持回路及びクロック選択回路の詳細なブロック図である。
【図３】実施の形態１にかかるクロックマスク回路の回路図である。
【図４】実施の形態１にかかるクロックマスク回路の動作を示すタイミングチャートである。
【図５】実施の形態１にかかるＨｉｇｈ／Ｌｏｗ検出回路回路図である。
【図６】実施の形態１にかかるＨｉｇｈ／Ｌｏｗ検出回路の動作を示すフローチャートである。
【図７】実施の形態１にかかる比較回路の回路図である。
【図８】実施の形態１にかかる周波数プロファイルの更新タイミングと選択信号の更新タイミングとの関係を示すタイミングチャートである。
【図９】実施の形態１にかかる周波数プロファイルの一例（横軸：サイクル）を示す図である。
【図１０】実施の形態１にかかる周波数プロファイルの一例（横軸：時間）を示す図である。
【図１１】実施の形態１にかかる多相クロック生成回路を有するパルス幅変調回路のブロック図である。
【図１２】従来のレーザービームプリンタのブロック図である。
【図１３】従来のレーザービームプリンタの印字結果の一例を示す図である。
【図１４】従来のパルス幅変調回路のブロック図である。
【図１５】従来の多相クロックによって逓倍率を変更可能なＰＬＬ回路の一例を示す図である。
【図１６】基準クロックと開始信号（水平同期信号）の位相ずれによる出力クロック周波数切り替えタイミングのずれを説明する図である。
【図１７】基準クロックと開始信号（水平同期信号）の位相ずれによる出力クロックの位相ずれを説明する図である。
【図１８】実施の形態２にかかる多相クロック生成回路のブロック図である。
【図１９】実施の形態２にかかる周波数プロファイル保持回路及びクロック選択回路の詳細なブロック図である。
【図２０】実施の形態２において基準クロックと開始信号（水平同期信号）の位相ずれがあった場合の出力クロック周波数切り替えを説明する図である。
【図２１】実施の形態２において基準クロックと開始信号（水平同期信号）の位相ずれがあった場合の出力クロックの位相を説明する図である。
【図２２】実施の形態２にかかる多相クロック生成回路を有するパルス幅変調回路のブロック図である。
【符号の説明】
【００８５】
１ 多相クロック生成回路
１０ 位相ロックループ回路
１１ 周波数制御回路
１２ 位相補間回路
２０、８０ 周波数プロファイル保持回路
２１ 第１のカウンタ
２２、６１、６２ Ｄフリップフロップ
２３ メモリ
３０ クロック選択回路
３１ コントロール回路
３２ 第１のセレクタ
３３ 第２のセレクタ
３４ 加算器
３５ クロックマスク回路
４１、４２ ２分周回路
４３ 検出回路
４４ 第２のカウンタ
４５ 比較回路
４６ 選択信号切替回路
５１、５２ インバータ
５３、５４ Ｄラッチ
５５〜５７、７０〜７７ ＡＮＤゲート
６１ フリップフロップ
６３ ＥＸ−ＯＲゲート
７８ ＯＲゲート
８１ 位相誤差演算回路
８２ 逓倍設定値補正回路
【技術分野】
【０００１】
本発明は多相クロック生成回路に関し、特に生成する多相クロック信号の周波数を変更可能な多相クロック生成回路に関する。
【背景技術】
【０００２】
近年、様々な半導体装置でクロック信号を生成するためにクロック生成回路が用いられている。また、このクロック生成回路には、位相が異なる複数のクロック信号（以下、多相クロック信号と称す）を生成可能な多相クロック生成回路がある。この多相クロック生成回路は、例えばパルス幅変調回路のクロック生成回路として用いられる。このパルス幅変調回路は、多相クロック信号に基づき生成するＰＷＭ（Pulse Width Modulation）パルスのパルス幅を制御する回路である。
【０００３】
このパルス幅変調回路は、例えばレーザービームプリンタ（ＬＢＰ：Laser Beam Printer）などに用いられる。レーザービームプリンタは、解像度の高さ、静音性、高速性から広く普及している。これらの機器では、印字する１ドット毎にその階調（すなわち濃淡）をパルスのＨ幅で制御する。
【０００４】
ここで、レーザービームプリンタの簡単なブロック図を図１２に示し、レーザービームプリンタについて説明する。レーザービームプリンタは、レーザービーム１０３が出力するレーザー光をパルス幅変調回路１０４が出力するＰＷＭパルス信号で制御する。そして、レンズ１０２を介してレーザー光を非印刷物（例えば、紙）１０１に照射し、印字を行う。なお、印字は、レーザー光を一方向に走査することで行毎に行われる。
【０００５】
印字結果の一例を図１３に示す。図１３に示すように、印字はドットｄ毎に行われ、ドット中の印字領域ｐの幅によってドットの階調が調節される。レーザービームプリンタでは、この印字領域ｐの位置と幅とをＰＷＭパルス信号のＨ幅によって制御する。そのため、高精細な画像を得るためには、パルス幅変調回路１０４にはパルス幅を高精度に制御することが求められる。このような性能を実現するために、パルス幅変調回路１０４は、多相クロック信号を用いて出力するＰＷＭパルス信号のパルス幅を高精度に制御する。
【０００６】
このパルス幅変調回路１０４の一例が特許文献１に開示されている。パルス幅変調回路１０４のブロック図を図１４に示す。パルス幅変調回路１０４は、多相クロック生成回路１１０が基準クロック信号に基づき、２５６相の多相クロック信号を生成する。そして、同期位置検出回路１２０は、走査開始の基準となる水平同期信号がこの多相クロック信号のうちいずれと同期しているかを検出し、同期位置検出信号を出力する。デジタルパルスデータ信号処理回路１３０は、水平同期信号と、ＰＷＭパルスの同期を取るため、入力されたデジタルパルスデータを同期位置検出結果に応じてＰＷＭパルスの立ち上がり情報、立ち下がり情報に変換する。多相クロック選択回路１４０は、立ち上がり情報及び立ち下がり情報に応じて、多相クロック信号に含まれる信号の中から、任意のクロック信号を選択する。パルス幅変調信号生成回路１５０は、選択されたクロック信号に基づいてパルス幅変調信号（ＰＷＭパルス）を生成する。
【０００７】
つまり、パルス幅変調回路１０４は、多相クロック信号を用いて精度良くＰＷＭパルス信号のパルス幅を制御することが可能である。しかしながら、複数のドラムを用いるレーザービームプリンタでは、ドラム間のばらつきを補正するために多相クロック信号の周波数を微調整しなければならない場合がある。このような場合、基準クロック信号の周波数をパルス幅変調回路毎に変えていたのでは効率が悪いため、多相クロック生成回路１１０が出力する多相クロック信号の周波数を変更する。そこで、多相クロック信号を用いて、生成するクロック信号の周波数を変更する技術が特許文献２に開示されている。
【０００８】
特許文献２に開示されるクロック生成回路２０２のブロック図を図１５に示し、このクロック生成回路２０２について説明する。クロック生成回路２０２は、出力クロック信号ＣＬＫＯを遅延回路（ＤＬＬ：Delay Locked Loop）２０８に入力し、１０相の多相クロック信号を生成する。また、制御回路２０３が出力する制御信号に基づき、この多相クロック信号のうちいずれか１つをセレクタ２０９で選択する。そして、選択されたクロック信号（選択クロック信号ＣＬＫＳ）を帰還させる。
【０００９】
このような構成にすることで、クロック生成回路２０２は、帰還された選択クロック信号ＣＬＫＳが出力クロック信号ＣＬＫＯ（あるいは基準クロック信号ＣＬＫＲ）よりも遅れた位相を有するものである場合、出力クロック信号ＣＬＫＯの周波数が高くなるように制御する。つまり、クロック生成回路２０２は、多相クロック信号のうちいずれのクロック信号を帰還させるかを選択することで出力クロック信号ＣＬＫＯの周波数を制御する。
特許文献３には、多相クロックの中から帰還クロックを順次演算により切り換えることにより出力クロックの周波数を微調整する多相クロック生成回路が記載されている。
【特許文献１】特開２００６−２０１０９号公報
【特許文献２】特開２００５−２００８３号公報
【特許文献３】特開２００６ー３１９３９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、レーザービームプリンタでは、ドラム間のばらつきのみならず、レンズ１０２のばらつきもある。レンズ１０２は、レンズを製造する上で発生するものであって、レンズ内の位置よって歪み特性にばらつきが生じる。このようなレンズ１０２のばらつきが生じると、例えばドットの位置によっては印字領域ｐの幅と位置がＰＷＭパルスのパルス幅に応じたものにならない問題がある。
【００１１】
上記従来技術では、遅延回路２０８を用いて多相クロック信号を生成し、この多相クロック信号によって多相クロック生成回路１１０が出力する多相クロック信号の周波数を変更可能である。しかしながら、遅延回路２０８を用いて生成された多相クロック信号の位相間隔では、このレンズ１０２のばらつきを補正できるほど精度の高い周波数制御は困難である。また、制御回路２０３のように外部からの制御信号に基づき多相クロック信号の周波数を変えていたのでは、レンズ１０２の特性に応じた多相クロック信号の周波数に任意の変化特性（以下では、周波数プロファイルと称す）を与えることは困難である。
【課題を解決するための手段】
【００１２】
本発明にかかる多相クロック生成回路は、基準クロック信号とフィードバッククロック信号に基づき多相クロック信号を生成する位相ロックループ回路と、前記多相クロック信号の周波数プロファイルを保持する周波数プロファイル回路と、前記周波数プロファイル回路が出力する周波数プロファイルに基づいて前記多相クロックのうち、前記フィードバッククロック信号とするクロック信号を選択するクロック選択回路とを備え、前記周波数プロファイル回路は、開始信号を受けた後、前記基準クロックを所定数計数する毎に前記クロック選択回路へ出力する周波数プロファイルを更新する周波数プロファイル回路であることを特徴とするものである。
【００１３】
本発明にかかる多相クロック生成回路によれば、周波数プロファイルに基づき帰還させるクロック信号を選択する。さらに、この周波数プロファイルは所定の周期で更新される。これによって、多相クロック信号の出力タイミングに応じて多相クロック信号の周波数プロファイルを自在に設定することが可能である。さらに、また、この周波数プロファイルに基づき帰還させるクロック信号の位相をより細かなステップで変更することが可能であるため、多相クロック信号の周波数を精度良く制御することが可能である。
【００１４】
一方、本発明にかかる多相クロック生成回路を用いたパルス幅調整回路は、周波数プロファイルに基づき制御された多相クロック信号に基づき動作するため、ＰＷＭパルスのパルス幅を時間（あるいはタイミング）に応じて任意に制御することが可能である。
【発明の効果】
【００１５】
本発明にかかる多相クロック生成回路によれば、出力する多相クロック信号の周波数を予め定めた周波数プロファイルに基づき制御でき、さらに周波数を高精度に制御することが可能である。
【発明を実施するための最良の形態】
【００１６】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。本実施の形態にかかる多相クロック生成回路１のブロック図を図１に示す。図１に示すように、本実施の形態にかかる多相クロック生成回路１は、位相ロックループ回路（以下、ＰＬＬ回路と称す）１０、周波数プロファイル保持回路２０、クロック選択回路３０を有する。
【００１７】
ＰＬＬ回路１０は、周波数制御回路１１と位相補間回路１２とを有している。周波数制御回路１１は、基準クロック信号入力端子より入力される基準クロック信号ＣＬＫＲとクロック選択回路３０が出力するフィードバッククロック信号ＣＬＫＦとの位相差に基づき出力するクロック信号の周波数を制御する。さらに、周波数制御回路１１は、同じ周波数を有し、位相が異なる３２個のクロック信号を出力する。
【００１８】
位相補間回路１２は、周波数制御回路１１が出力するクロック信号に基づき位相が異なる２５６個のクロック信号（以下、このクロック信号を多相クロック信号と称す）を出力する。このとき、位相補間回路１２は、周波数制御回路１１が出力するクロック信号の位相の間を補間するようなクロック信号を生成し、このクロック信号を用いて２５６個のクロック信号を生成する。
【００１９】
周波数プロファイル保持回路２０は、多相クロック信号の周波数プロファイルを保持する。また、周波数プロファイル保持回路２０は、開始信号に基づき保持している周波数プロファイルの出力を開始する。さらに、本実施の形態における周波数プロファイル保持回路２０は、基準クロック信号を２分周した２分周クロック信号に基づき任意の周期で出力する周波数プロファイルを更新する。
【００２０】
クロック選択回路３０は、周波数プロファイル保持回路２０が出力する周波数プロファイルに基づき、ＰＬＬ回路１０が出力する多相クロック信号のうち任意の位相を有するクロック信号を選択し、選択したクロック信号をＰＬＬ回路１０に帰還させる。本実施の形態では、帰還させる信号として、選択されたクロック信号に基づきフィードバッククロック信号ＣＬＫＦを生成し、このフィードバッククロック信号ＣＬＫＦをＰＬＬ回路１０に帰還させる。また、フィードバッククロック信号ＣＬＫＦは、選択するクロック信号を切り替える場合に発生するハザードの影響を除去した信号である。
【００２１】
ここで、周波数プロファイル保持回路２０とクロック選択回路３０とについてさらに詳しく説明する。周波数プロファイル保持回路２０とクロック選択回路３０との詳細なブロック図を図２に示す。図２に示すように、周波数プロファイル保持回路２０は、第１のカウンタ２１、Ｄフリップフロップ２２、メモリ２３を有している。第１のカウンタ２１は、入力されるクロック信号のクロック数をカウントし、カウント値が最大値に達するとハイレベル信号を出力する。本実施の形態では、第１のカウンタ２１がカウントするクロック信号として基準クロック信号を２分周した２分周クロック信号が入力される。この２分周クロック信号は、後述のコントロール回路３１で基準クロック信号ＣＬＫＲを２分周したクロック信号である。また、第１のカウンタ２１は、周波数プロファイル保持回路２０の外部より入力される開始信号（イネーブル信号）に基づき動作を開始する。
【００２２】
Ｄフリップフロップ２２は、コントロール回路３１で生成される切り替え信号の立ち下がりエッジに基づき第１のカウンタ２１の出力信号の信号レベルを保持する。このＤフリップフロップ２２の出力はワードシフト信号としてメモリ２３に出力される。メモリ２３は、例えば複数のワードを有し、ワード単位で周波数プロファイルを保持する。そして、ワードシフト信号に応じて、出力するワードをシフトさせる。このワードは、本実施の形態では１４ｂｉｔのデータを有し、メモリ２３は１２８個のワードを有している。また、周波数プロファイルは、微調整期間設定値ｍ、変更幅設定値Ｘ、極性値Ｐを有している。
【００２３】
微調整期間設定値ｍは、第１のカウンタ２１が８ｂｉｔ分のクロックをカウントする所定の期間を分割する割合を設定するものである。本実施の形態の微調整期間設定値ｍは、第１のカウンタ２１のビット数と同じ８ｂｉｔの値である。変更幅設定値Ｘは、クロック選択回路３０が選択する位相の変更する場合の変更幅を設定するものである。例えば、変更幅設定値Ｘが８であった場合、クロック選択回路３０は、選択するクロック信号の位相を８位相シフトさせる。極性値Ｐは、変更幅設定値によって選択されるクロック信号の位相をシフトする場合の極性を示す値である。例えば、極性値Ｐが"１"であった場合、クロック選択回路３０は、選択するクロック信号の位相を加算方向でＸ相シフトさせる。一方、極性値Ｐが"０"であった場合、クロック選択回路３０は、選択するクロック信号の位相を減算方向でＸ相シフトさせる。
【００２４】
また、図２に示すように、クロック選択回路３０は、コントロール回路３１、第１のセレクタ３２、第２のセレクタ３３、加算器３４、クロックマスク回路３５を有している。コントロール回路３１は、周波数プロファイル保持回路２０が出力する周波数プロファイルに基づき多相クロック信号のうちいずれの位相のクロック信号を選択するかを設定し、選択するクロック信号の位相を示す選択信号を出力する。第１のセレクタ３２は、選択信号に基づき、多相クロック信号のうち任意の位相のクロック信号を選択して出力する（第１のセレクタ３２が出力するクロック信号を以下の説明では選択クロック１と称す）。
【００２５】
加算器３４は、選択信号に所定の値を加算し、例えば選択信号によって指定される位相を９０°シフトさせる。また、加算器３４は、第２のセレクタ３３に送信される選択信号を遅延させる。そして、第２のセレクタ３３は、加算器３４で位相がシフトされた選択信号に基づき多相クロックのうち任意のクロック信号を選択して出力する（第２のセレクタ３３が出力するクロック信号を以下の説明では選択クロック２と称す）。つまり、選択クロック１と選択クロック２とは位相が９０°異なる信号である。
【００２６】
クロックマスク回路３５は、選択クロック１の切り替わり時に発生するハザードを選択クロック２でマスクすることで、このハザードの発生を防止する。そして、選択クロック１に基づきフィードバッククロック信号ＣＬＫＦを生成する。そして、このフィードバッククロック信号ＣＬＫＦは、ＰＬＬ回路１０へと帰還される。クロックマスク回路３５については、後段にてさらに詳細に説明する。
【００２７】
ここで、コントロール回路３１についてさらに詳細に説明する。コントロール回路３１は、２分周回路４１、４２、Ｈｉｇｈ／Ｌｏｗ検出回路４３、第２のカウンタ４４、比較回路４５、選択信号切替回路４６を有している。２分周回路４１は、基準クロック信号ＣＬＫＲの周波数を半分にした２分周クロック信号を生成する。また、２分周回路４２は、２分周回路４１が出力した２分周クロック信号の周波数をさらに半分にした４分周クロック信号を生成する。Ｈｉｇｈ／Ｌｏｗ検出回路４３は、４分周クロック信号とフィードバッククロック信号とに基づきクロック選択回路が選択するクロック信号の位相を切り替えるタイミングを示す切り替え信号を生成する。第２のカウンタ４４は、例えば８ｂｉｔのカウンタであって、２分周クロック信号のクロック数をカウントして、８ｂｉｔのカウント値を出力する。
【００２８】
比較回路４５は、第２のカウンタ４４が出力するカウント値と、周波数プロファイル中の微調整期間設定値ｍと、を比較し、微調整期間設定値ｍに相当する期間の間、出力する比較信号を"１"とする。なお、比較信号は、値が"１"でない場合 "０"である。選択信号切替回路４６は、周波数プロファイル中の変更幅設定値Ｘと比較信号とに基づき、クロック選択回路が選択する多相クロックの位相の位置を設定する。選択信号切替回路４６は、例えば切り替え信号の立ち上がりに応じて、選択信号によって指定される選択位相の位置を前の期間よりもＸ相シフトさせる。また、このとき比較信号の値が"１"であった場合、選択信号によって選択される選択位相の位置を前の期間よりもＸ＋１相シフトさせる。本実施の形態では、さらに極性値Ｐが周波数プロファイルとして選択信号切替回路４６に与えられる。選択信号切替回路４６はこの極性値Ｐに基づき選択信号によって指定される選択位相の位置を加算あるいは減算する。
【００２９】
ここで、クロックマスク回路３５についてさらに詳細に説明する。クロックマスク回路３５の回路図を図３に示す。図３に示すように、クロックマスク回路３５は、インバータ５１、５２、Ｄラッチ５３、５４、ＡＮＤゲート５５〜５７を有している。
【００３０】
インバータ５１、５２は、入力に対して出力を反転させる。Ｄラッチ５３、５４は、クロック入力端子ＣＬＫに入力される信号の立ち上がりに応じて入力端子Ｄの信号レベルを保持して出力する。また、Ｄラッチ５３、５４は、クロック入力端子ＣＬＫに入力される信号の立ち下がりに応じて出力をロウレベルとする。ここで、Ｄラッチ５３、５４は、クロック入力端子ＣＬＫに入力される信号のレベルがハイレベルとなる期間は、クロック入力端子ＣＬＫに入力される信号の立ち上がりエッジで保持した値を保持する。また、クロック入力端子ＣＬＫに入力される信号のレベルがロウレベルである場合は常にロウレベルを出力する。ＡＮＤゲート５５〜５７は、２つの入力端子に入力される信号のレベルがともにハイレベルとなった場合にハイレベルを出力し、その他の場合はロウレベルを出力する。
【００３１】
Ｄラッチ５３は、入力端子Ｄにインバータ５１を介して選択クロック２が入力され、クロック入力端子ＣＬＫには選択クロック１が入力される。Ｄラッチ５４は、入力端子Ｄにインバータ５２を介して選択クロック１が入力され、クロック入力端子ＣＬＫにインバータ５１を介して選択クロック２が入力される。ＡＮＤゲート５５は、一方の端子にＤラッチ５３が出力端子Ｑから出力する信号が入力され、他方の端子に選択クロック１が入力される。そして、ＡＮＤゲート５５は、入力信号に応じて選択クロック１のハザード発生部分をマスクしたクロック信号ＣＬ１＿ＧＴを生成する。ＡＮＤゲート５６は、一方の端子にＤラッチ５４が出力端子Ｑから出力する信号が入力され、他方の端子にインバータ５１を介して選択クロック２が入力される。そして、ＡＮＤゲート５６は、入力信号に応じて選択クロック２のハザード発生部分をマスクしたクロック信号ＣＬ２＿ＧＴを生成する。ＡＮＤゲート５７は、一方の入力端子にクロック信号ＣＬ１＿ＧＴが入力され、他方の入力端子にクロック信号ＣＬ２＿ＧＴが入力される。そして、ＡＮＤゲート５７は、入力信号に基づきフィードバッククロック信号ＣＬＫＦを生成する。
【００３２】
このクロックマスク回路３５の動作について説明する。図４にクロックマスク回路３５の動作のタイミングチャートを示す。図４に示す例は、まずクロック選択回路３０がＡ番目の位相のクロック信号（Ａ相のクロック信号）を選択しており、次にクロック選択回路３０が選択するクロック信号の位相をＡ相からＸ相だけプラス方向にシフトさせ、続いてクロック選択回路３０が選択するクロック信号の位相をＸ相だけマイナス方向にシフトさせる場合を示している。
【００３３】
図４に示すように、切り替え信号がタイミングＴ１０で立ち上がる前は、クロックマスク回路３５は、Ａ相のクロック信号を選択している。そして、Ａ相のクロック信号に同期したフィードバッククロック信号ＣＬＫＦを出力している。続いて、タイミングＴ１０で切り替え信号が立ち上がると第１のセレクタ３２及び第２のセレクタ３３は、出力するクロック信号の位相を切り替える。このとき、出力されるクロック信号にハザードが発生する。クロックマスク回路３５は、Ｄラッチ５３とＡＮＤゲート５５の動作により、選択クロック１でハザードが発生した時点から選択クロック１が次に立ち下がる時点までの間をマスクしたクロック信号ＣＬ１＿ＧＴを生成する。一方、クロックマスク回路３５は、Ｄラッチ５４とＡＮＤゲート５６の動作により、選択クロック２でハザードが発生した時点から選択クロック２が次に立ち下がる時点までの間をマスクしたクロック信号ＣＬ２＿ＧＴを生成する。そして、クロックマスク回路３５は、クロック信号ＣＬ１＿ＧＴとクロック信号ＣＬ２＿ＧＴとの論理積の結果に基づきフィードバッククロック信号ＣＬＫＦをＡＮＤゲート５７から出力する。このフィードバッククロック信号ＣＬＫＦは、選択クロック１に同期し、選択クロック１と選択クロック２との位相差に相当するハイレベル期間を有する信号となる。
【００３４】
そして、フィードバッククロック信号ＣＬＫＦは、タイミングＴ１１で（Ａ＋Ｘ）相クロック信号の立ち上がりに同期し、（Ａ＋Ｘ）相クロック信号に基づき生成された選択クロック１と選択クロック２との位相差に相当するハイレベル期間を有する信号となる。
【００３５】
タイミングＴ１１から次にフィードバッククロック信号ＣＬＫＦの位相が切り替わるまでの間、ＰＬＬ回路１０には、この（Ａ＋Ｘ）相クロック信号に基づき生成されたフィードバッククロック信号ＣＬＫＦが帰還される。Ａ相クロック信号に比べて（Ａ＋Ｘ）相クロック信号は位相が遅れたものであり、基準クロック信号ＣＬＫＲとフィードバッククロック信号ＣＬＫＦとの間にはこの位相遅れに相当する位相差が発生する。そのため、ＰＬＬ回路１０は、この位相の遅れに対応して生成する多相クロック信号の周波数を高くする。
【００３６】
続いて、タイミングＴ１２で切り替え信号が入力されると、第１のセレクタ３２及び第２のセレクタ３３は、出力するクロック信号の位相を切り替える。このとき切り替え先のクロック信号の位相はＡ＋Ｘ−Ｘ＝Ａとなる。つまり、フィードバッククロック信号ＣＬＫＦは、Ａ相のクロック信号に同期したものとなる。なお、フィードバッククロック信号ＣＬＫＦがＡ相クロック信号に同期するのは選択クロック切り替え後のタイミングＴ１３である。
【００３７】
タイミングＴ１３から次にフィードバッククロック信号ＣＬＫＦの位相が切り替わるまでの間、ＰＬＬ回路１０には、このＡ相クロック信号に基づき生成されたフィードバッククロック信号ＣＬＫＦが帰還される。（Ａ＋Ｘ）相クロック信号に比べてＡ相クロック信号は位相が進んだものであり、基準クロック信号ＣＬＫＲとフィードバッククロック信号ＣＬＫＦとの間にはこの位相進みに相当する位相差が発生する。そのため、ＰＬＬ回路１０は、この位相の進みに対応して生成する多相クロック信号の周波数を低くする。
【００３８】
上記切り替え信号は、Ｈｉｇｈ／Ｌｏｗ検出回路４３で生成される信号である。この切り替え信号は、クロック選択回路３０が選択するクロックの位相の切り替えがスムーズに行われるタイミングで生成されなければならない。このようなことから、Ｈｉｇｈ／Ｌｏｗ検出回路４３では、基準クロック信号ＣＬＫＲを４分周した４分周クロック信号とフィードバッククロック信号ＣＬＫＦとに基づきこの切り替え信号を生成する。そこで、Ｈｉｇｈ／Ｌｏｗ検出回路４３の回路図を図５に示し、Ｈｉｇｈ／Ｌｏｗ検出回路４３について説明する。
【００３９】
図５に示すように、Ｈｉｇｈ／Ｌｏｗ検出回路４３は、Ｄフリップフロップ６１、６２、ＥＸ−ＯＲゲート６３を有している。Ｄフリップフロップ６１の入力端子Ｄには４分周クロック信号が入力され、クロック入力端子ＣＬＫには、フィードバッククロック信号ＣＬＫＦが入力されている。Ｄフリッププロップ６２の入力端子Ｄは、Ｄフリップフロップ６１の出力端子Ｑに接続され、クロック入力端子ＣＬＫにはフィードバッククロック信号ＣＬＫＦが入力されている。ここで、Ｄフリップフロップ６１は、フィードバッククロック信号ＣＬＫＦの立ち上がりで入力端子Ｄの信号レベルを保持し、Ｄフリップフロップ６２は、フィードバッククロック信号ＣＬＫＦの立ち下がりで入力端子Ｄの信号レベルを保持する。ＥＸ−ＯＲゲート６３の一方の入力端子は、Ｄフリップフロップ６１の出力端子Ｑに接続され、他方の入力端子は、Ｄフリップフロップ６２の出力端子Ｑが接続される。ＥＸ−ＯＲゲート６３は、２つの入力端子に入力される信号のレベルが異なる場合にハイレベル信号を出力し、一致する場合はロウレベル信号を出力する。
【００４０】
このＨｉｇｈ／Ｌｏｗ検出回路４３の動作を示すタイミングチャートを図６に示す。図６に示すように、Ｈｉｇｈ／Ｌｏｗ検出回路４３が出力する切り替え信号は、４分周クロック信号がハイレベルとなる期間とロウレベルとなる期間とにそれぞれ１回ずつ、フィードバック信号に同期してハイレベルが出力される。この切り替え信号に基づき選択信号切替回路４６は、選択するクロック信号の位相を切り替える。
【００４１】
ここで、比較回路４５について詳細に説明する。比較回路４５は、微調整期間設定値ｍで指定される期間の間、出力する比較信号をハイレベル（例えば"１"）にする。比較回路４５の回路の一例を図７に示す。図７に示すように、比較回路４５は、微調整期間設定値ｍのビット数と同数のＡＮＤゲート（例えば、ＡＮＤゲート７０〜７７）と、このＡＮＤゲートの全ての出力の論理積の結果に基づき比較信号を生成するＯＲゲート７８とを有している。ＡＮＤゲート７０〜７７の一方の入力端子には、それぞれ微調整期間設定値ｍのビット値ＦＳ７〜ＦＳ０が入力される。また、ＡＮＤゲート７０〜７７の他方の入力端子には、それぞれ第２のカウンタ４４の出力Ａ０〜Ａ７が入力される。この比較回路４５は、第２のカウンタ４４の最大カウント値が８ｂｉｔ（２５６カウント）である場合、２分周クロック信号の２５６カウント中に微調整期間設定値ｍに相当する期間の間、比較信号を"１"とする。
【００４２】
次に、周波数プロファイルの更新タイミングと、選択信号の更新タイミングとについて説明する。周波数プロファイルの更新タイミングと、選択信号の更新タイミングとの更新動作を示すタイミングチャートを図８に示す。この図８において、ワードシフト信号のパルスは、第１のカウンタ２１のカウント値が最大値に達したことに応じて出力されるものである。また、ワードシフト信号のパルスは、Ｄフリップフロップ２２が切り替え信号の立ち下がりエッジに応じて出力するものであって、切り替え信号のとは遅延を有するものである。そして、本実施の形態では、選択信号切替回路４６は、切り替え信号の立ち下がりに応じて周波数プロファイルの値に基づいた選択信号を出力する。
【００４３】
図８に示す例では、タイミングＴ２０の切り替え信号の立ち下がりエッジでワードシフト信号がハイレベルとなる。このとき、周波数プロファイルは、このワードシフト信号の立ち上がりから、若干の遅延を有して更新される。そのため、選択信号は、タイミングＴ２０の切り替え信号の立ち下がりエッジでは、それ以前の周波数プロファイルに基づき値が更新される。
【００４４】
その後、タイミングＴ２１で切り替え信号が立ち下がる。このとき、第１のカウンタ２１のカウント値はリセットされているため、ワードシフト信号は立ち下がる。そして、周波数プロファイルは、タイミングＴ２０のワードシフト信号の立ち上がり後に更新されている。そのため、このタイミングＴ２１では、更新後の周波数プロファイルに基づき選択信号切替回路４６は、選択信号の値を設定する。
【００４５】
つまり、周波数プロファイル保持回路２０は、基準クロック信号ＣＬＫＲ又はその２分周クロック信号に基づき任意の周期毎に周波数プロファイルを更新する。そして、コントロール回路３１は、変更幅設定値Ｘに基づいて選択するクロック信号の変更幅Ｘを設定する。また、コントロール回路４１は、当該任意の周期内において、選択するクロック信号の位相の変更幅がＸ相である期間とＸ＋１相である期間の割合を周波数プロファイル内の微調整期間設定値ｍに基づき設定する。
【００４６】
ここで、本実施の形態にかかる多相クロック生成回路１における周波数の調整幅について説明する。まず、ＰＬＬ回路の動作によってフィードバッククロック信号ＣＬＫＦと基準クロック信号ＣＬＫＲとの位相が一致している場合、各クロック信号の周期には、次の（１）式の関係が成り立つ。
Ｔｃｌｋｉ＝Ｔｃｌｋｆ＝Ｔｃｌｋｏ （１）
ここで、Ｔｃｌｋｉは基準クロック信号ＣＬＫＲの周期、Ｔｃｌｋｆはフィードバッククロック信号ＣＬＫＦの周期、Ｔｃｌｋｏは多相クロック信号の周期である。
【００４７】
また、フィードバッククロック信号ＣＬＫＦの基準となるクロック信号の位相を切り替えた場合、各クロック信号の周期には、次の（２）式の関係が成り立つ。
Ｔｃｌｋｉ＝Ｔｃｌｋｆ＝（１＋α）Ｔｃｌｋｏ （２）
ここで、αはシフト後のクロック信号とシフト前のクロック信号との位相差である。
【００４８】
フィードバッククロック信号ＣＬＫＦの切り替えは基準クロック信号ＣＬＫＲに同期して行われるため、αはコントロール回路で制御可能な値となる。例えば、１周期の多相クロック信号が２５６相の位相を有し、基準クロック信号ＣＬＫＲのｎ周期毎に変更幅設定値Ｘに応じてＸ相ずつ選択する位相を変更し、微調整期間設定値ｍが"０"であった場合、αは、α＝Ｘ／（２５６×ｎ）となる。このαより、多相クロック信号の周波数は（３）式で表すことができる。
Ｆｃｌｋｏ＝（１＋（Ｘ／（２５６ｎ）））Ｆｃｌｋｉ （３）
【００４９】
一方、本実施の形態においては、逓倍率が１００±数％である場合、４分周クロック信号のハイレベル期間あるいはロウレベル期間の間にフィードバッククロック信号ＣＬＫＦが３／２周期以上が入る。そのため、切り替え信号は基準クロック信号ＣＬＫＲの４周期毎に１周期が出力され、選択クロックが切り替えられる。また、選択するクロック信号の変更幅がＸ相である期間とＸ＋１相である期間との比率は８ｂｉｔ（第１、第２のカウンタの最大カウント値）で設定され、例えば（２５６−ｍ）：ｍとなる。さらに、本実施の形態では、２分周クロック信号を第１、第２のカウンタでカウントしているためｎは２となる。これらのことより、本実施の形態におけるαの平均値はα＝（２５６Ｘ＋ｍ）／（２５６×２５６×２）となる。このαを用いると多相クロック信号の周波数は（４）式で表される。
Ｆｃｌｋｏ＝（１＋（（２５６Ｘ＋ｍ）／（２５６×２５６×２）））Ｆｃｌｋｉ （４）
【００５０】
また、本実施の形態では、周波数プロファイルとして極性値Ｐが与えられている。この極性値Ｐは、選択する位相の変更幅の極性を示すものであるため、（４）式は、極性値Ｐを考慮すると（５）式で表される。
Ｆｃｌｋｏ＝（１±（（２５６Ｘ＋ｍ）／（２５６×２５６×２）））Ｆｃｌｋｉ （５）
【００５１】
（５）式より、本実施の形態にかかる多相クロック生成回路の周波数は、基準クロック信号ＣＬＫＲの５１２サイクル毎に逓倍率を変更可能であることが分かる。ここで、周波数プロファイルの一例として、メモリ２３の最初のワードに周波数プロファイルとして極性値Ｐが正で、変更幅設定値ＸがＡ、微調整期間設定値ｍが"０"が保持され、これ以降のワードに保持される周波数プロファイルでは変更幅設定値ＸがＡずつ増加する場合について説明する。この場合の周波数の変化特性を図９に示す。図９に示すように、開始信号が周波数プロファイル保持回路２０に入力されると、１サイクル（基準クロック信号のクロック数＝５１２個）毎に多相クロック信号の周波数の逓倍率は、Ａ／（２５６×２）ずつ増加する。ここで、基準クロック信号ＣＬＫＲは、周波数が一定であるため、図９の横軸は時間として考えることが可能である。横軸を時間とした場合の周波数プロファイルを図１０に示す。図９、１０に示すように、本実施の形態の多相クロック信号の周波数の変化特性は、基準クロック信号のクロック数あるいは時間に応じて変化する変化量をメモリ２３に保持する周波数プロファイルの値によって任意に設定することが可能である。
【００５２】
上記説明より、本実施の形態にかかる多相クロック生成回路１は、周波数プロファイル保持回路２０が出力する周波数プロファイルの値を基準クロック信号ＣＬＫＲに基づき任意の周期で更新することが可能である。これによって、出力される多相クロック信号の逓倍率を基準クロック信号のクロック数（あるいは時間）に応じて変化させることが可能となる。つまり、本実施の形態にかかる多相クロック生成回路１は、メモリ２３に保持される周波数プロファイルを適宜設定し、この周波数プロファイルを基準クロック信号に応じて更新することで、多相クロック信号の逓倍率を周期的に変更することが可能である。
【００５３】
また、周波数プロファイルは微調整期間設定値ｍを有している。そのため、この微調整期間設定値ｍに基づきクロック選択回路３０は、１サイクル（例えば、ワードシフト信号の立ち上がりから次の立ち上がりまでの期間）期間中であっても選択するクロック信号の位相の変更幅を微調整する。これによって、多相クロック信号の逓倍率の変更幅をさらに細かく設定することが可能になる。したがって、本実施の形態にかかる多相クロック生成回路１は、精度の高い逓倍率の設定が可能である。
【００５４】
次に、本実施の形態にかかる多相クロック生成回路１の応用例として、従来例で示したパルス幅変調回路に本実施の形態にかかる多相クロック生成回路１を適用したものを説明する。図１１に本実施の形態にかかる多相クロック生成回路１を有するパルス幅変調回路のブロック図を示す。なお、このパルス幅変調回路において従来例と同じものについては説明を省略する。
【００５５】
また、図１１に示すパルス幅変調回路では、周波数プロファイルとして図１２に示すレンズ１０２の特性を考慮したものが設定されている。この周波数プロファイルは、例えば以下の手順で設定される。まず、微調整期間設定値ｍを"０"、変更幅設定値Ｘを一定として印字を行う。この印字結果に基づきレンズ１０２のばらつきを測定する。そして、レンズ１０２のばらつきを考慮して印字位置毎の微調整量を算出し、この算出結果に基づきメモリ２３の各ワードに格納する微調整期間設定値ｍと変更幅設定値Ｘを決定する。
【００５６】
図１１に示すパルス幅変調回路では、同期位置検出回路に入力される水平同期信号が開始信号として周波数プロファイル保持回路２０に入力される。これによって、周波数プロファイル保持回路２０は、同期位置検出回路等と同期して動作することが可能となる。そして、上記説明のように設定された周波数プロファイルをこの水平同期信号に同期して出力する。そして、例えば、メモリの第１のワードに走査開始時点の周波数プロファイルを設定し、以降のワードには走査時間（あるいは走査位置）に応じた周波数プロファイルを設定する。これによって、１走査期間中のＰＷＭパルスのパルス幅の設定を走査時間を基準に変化させることが可能である。
【００５７】
このような周波数プロファイルをメモリ２３に格納することで、パルス幅変調回路が生成するＰＷＭパルスのパルス幅によってレンズ１０２のばらつきを吸収することが可能となる。このことより、本実施の形態にかかる多相クロック生成回路１を有するパルス幅変調回路によれば、印字位置によるばらつきをパルス幅の制御によって可能であるため、低精度のレンズであっても、高品質な印字が可能となる。
【００５８】
実施の形態２
次に、本発明の実施の形態２について説明する。実施の形態１で説明したように周波数プロファイルの更新は、周波数プロファイル保持回路２０が開始信号（水平同期信号）を受けた後、基準クロック（ＣＬＫＲ）を所定の数カウントする毎に行う。この場合、開始信号と基準クロックが常に同期して用いれば特に問題が生じることはない。
【００５９】
しかし、開始信号と基準クロックが同期していないシステムに用いた場合、開始信号を受けたときの基準クロックの位相により、出力クロック信号に位相ずれが生じる場合がある。この問題について、図１６と図１７を用いて説明する。開始信号と基準クロックが非同期であれば、開始信号に対して基準クロックの位相が１周期近く遅れている場合も考えられる。
【００６０】
図１６は、この場合の基準クロックと開始信号（水平同期信号）の位相ずれによる出力クロック周波数切り替えタイミングのずれを説明する図である。図１６では、図９と同様に周波数プロファイル保持回路２０が出力する周波数プロファイルを更新する周期を１ｃｙｃｌｅとしている。第１のカウンタ２１が基準クロックＣＬＫＲを５１２クロック、カウントする毎にオーバーフローして周波数プロファイルが更新される。
【００６１】
図１６において、開始信号と基準クロックの位相が揃っていた場合の出力クロックの周波数の遷移を破線で示す。一方、開始信号に対して基準クロックの位相が約１周期遅れていた場合の出力クロックの周波数の遷移を実線で示す。開始信号に対して基準クロックの位相が遅れている場合は、常に周波数プロファイルの更新も位相が遅れている分だけ遅れる。図１６では、出力クロックの周波数が徐々に高くなるように周波数プロファイルを１ｃｙｃｌｅ毎に切り換えている。
【００６２】
図１７は、このように周波数を切り換えた場合の基準クロックと開始信号（水平同期信号）の位相ずれによる出力クロックの位相ずれを説明する図である。図１６と同様に、破線が開始信号と基準クロックの位相が揃っている場合、実線で開始信号に対して基準クロックの位相が約１周期遅れている場合の出力信号の位相を示す。
【００６３】
図１６のように徐々に出力クロックの周波数が高くなるように周波数を切り替える場合、開始信号に対して基準クロックの位相が遅れていると、出力周波数の切り替えは常に遅れる。すると、出力周波数の切り替えが遅れるだけ、切り替え前の遅い出力周波数で動作することになり、切り替えが遅れるだけ、出力クロックの位相は累積的に遅れることになる。
【００６４】
上記の例では、周波数を徐々に高くする例を示したが、周波数プロファイルが周波数を徐々に遅くように切り替わる場合は、逆に基準クロックの位相が遅れているほど、切り替え前の早い出力周波数で動作することになるので、切り替えが遅れるだけ、出力クロックの位相は累積的に進みすぎることになる。
【００６５】
特にこの多相クロック生成回路をレーザービームプリンタのパルス幅変調回路に用いた場合には、ＰＷＭパルスの位相がずれることは印字位置がずれることになる。
【００６６】
実施の形態２では、開始信号と基準クロックの位相ずれによる周波数プロファイル更新の遅れを次の更新タイミングまでの1ｃｙｃｌｅの期間にリカバーするように出力周波数プロファイルを補正する。この具体的な構成とその動作を図１８〜図２１を用いて説明する。
【００６７】
図１８は、実施の形態２にかかる多相クロック生成回路のブロック図である。図１８の多相クロック生成回路は、図１の実施の形態１にかかる多相クロック生成回路に対して、周波数プロファイル保持回路２０が、周波数プロファイル保持回路８０に置き換わっている。また、周波数プロファイル保持回路８０には、外部入力される同期位置検出信号とクロック選択回路３０から入力されるフィードバッククロック選択信号が入力される。同期位置検出信号は位相補間回路１２が出力する２５６相のクロックのうち、開始信号と位相が揃っているクロックを特定する８ビットのデータ信号である。なお、２５６相のクロックを位相遅れの大きさの順番により、０〜２５５のデータで示せば後で述べるように位相差の演算が容易にできる。また、フィードバッククロック選択信号は、位相補間回路１２が出力する２５６相のクロックのうち、フィードバッククロック（ＣＬＫＦ）として周波数制御回路１１に帰還させるクロックを特定する８ビットのデータ信号である。
【００６８】
位相ロックループ回路１０は、基準クロツク（ＣＬＫＲ）とフィードバッククロック（ＣＬＫＦ）の位相が揃うように動作するので、結局フィードバッククロック選択信号は、位相補間回路１２が出力する２５６相のクロックのうち、基準クロック（ＣＬＫＲ）と位相が揃っているクロックの番号を示すことになる。したがって、周波数プロファイル保持回路８０は、同期位置検出信号とフィードバッククロック選択信号から開始信号と基準クロックの位相ずれを認識することができる。
【００６９】
次に、図１９は、実施の形態２にかかる周波数プロファイル保持回路及びクロック選択回路の詳細なブロック図である。実施の形態２にかかる周波数プロファイル保持回路８０は、図２の実施の形態１の周波数プロファイル保持回路２０に対して位相誤差演算回路８１と、逓倍設定値補正回路８２が追加されている。
【００７０】
位相誤差演算回路８１は、選択信号と同期位置検出信号との位相誤差を演算する。上述したように、多相クロック生成回路１が生成する２５６相のクロックのうち、選択信号は、基準クロックと位相が揃っているクロックの番号を示し、同期位置検出信号は開始信号と位相が揃っているクロックの番号を示すので、選択信号と同期位置検出信号の差を演算することにより、位相誤差を求めることができる。
【００７１】
次に、逓倍設定値補正回路８２は、メモリから読み出した周波数プロファイル設定値を位相誤差換算回路８１で求めた開始信号と基準クロックの位相差に応じて最適な逓倍設定値に補正する回路である。
【００７２】
この動作について、図２０と図２１を用いて説明する。図２０の実線で示す波形は、開始信号に対して基準クロックが約１周期遅れている場合の出力クロックの周波数遷移を示す。また、破線の波形は、開始信号と基準クロックの間に位相誤差がない場合の出力クロックの周波数遷移を示す。位相誤差がない場合、出力クロックの周波数遷移は実施の形態１と同一である。図２０に示すように基準クロックの位相が開始信号に対して位相遅れがある場合は、出力クロックの周波数切り替えの遅れを取り戻すように出力クロック信号の周波数を切り換えている。すなわち、位相誤差により、周波数を高める更新が遅れた場合には、次の周波数プロファイルの更新までにその切り替えの遅れを取り戻すように周波数をより高めに設定している。
【００７３】
例えば、１ｃｙｃｌｅ目から２ｃｙｃｌｅ目に着目すると、Ｆｉｎ（１＋２Ａ／（２×２５６））からＦｉｎ（１＋２Ａ／（２×２５６）＋１／（２×２５６×５１２））に補正される。この結果５１２Ｔｃｌｋｉ間の出力信号の位相は、Ｔｃｌｋｉ （１＋２Ａ／（２×２５６））×５１２＝Ｔｃｌｋｉ （５１２＋２Ａ）からＴｃｌｋｉ （１＋２Ａ／（２×２５６）＋ Ａ／（２×２５６×５１２））×５１２＝Ｔｃｌｋｉ （５１２＋２Ａ＋Ａ／５１２）になる。
【００７４】
図２１、図２０のときの出力クロック信号の位相を示した図である。図２０と同様に開始信号と基準クロックの位相が揃っている場合の出力クロック信号の位相を破線で、開始信号に対して基準クロックが約１周期位相遅れる場合の出力クロック信号の位相を実線で示す。図２１を見て容易に理解できるように、開始信号に対して基準クロックの位相遅れがある場合は、周波数プロファイル更新直後（５１３、１０２５、１５３７クロック（Ｔｃｌｋｉ））には、出力クロックの位相遅れが生じている。しかし、次の周波数プロファイル更新時（１０２４、１５３６クロック）までにその位相遅れを取り戻している。
【００７５】
具体的には、５１２Ｔｃｌｋから５１３Ｔｃｌｋｉまでの周波数が異なる期間で出力信号の位相がＴｃｌｋｉ（Ａ／５１２）ずれるが、図２０に示すように周波数遷移のときの周波数は次の５１２Ｔｃｌｋの間Ｆｉｎ（Ａ／（２×２５６×５１２））高くなっており、図１１の周波数遷移のときと比べて位相がＴｃｌｋｉ（Ａ／５１２）分多く進み位相の差が小さくなる。同様に１０２４Ｔｃｌｋから１０２５Ｔｃｌｋの間も周波数が異なっており位相がずれるが、図１４の周波数遷移の方は５１２Ｔｃｌｋの周波数がＦｉｎ（１＋３Ａ／（２×２５６）＋Ａ／（２×２５６×５１２））と高くなっており、図１１の周波数遷移のときと比べて位相が多く進み、位相の差が小さくなる。
【００７６】
このようにして、開始信号に対して基準クロックの位相遅れがある場合であっても、周波数プロファイルの更新遅れを次の周波数プロファイル更新までの期間にリカバーするように逓倍設定値補正回路８２で周波数プロファイルを補正している。
【００７７】
次に、実施の形態２をレーザービームブリンター等に好適なパルス幅変調回路に適用した実施例について説明する。図２２は、実施の形態２にかかる多相クロック生成回路を有するパルス幅変調回路のブロック図である。図１１に記載された実施の形態１のパルス幅変調回路に対して周波数プロファイル保持回路２０が、周波数プロファイル８０に置き換わっている。また、周波数プロファイル保持回路８０は、同期信号検出回路２が検出した水平同期信号の位相と、クロック選択回路３０が選択した帰還クロックの位相とから、開始信号（水平同期信号）に対する基準クロックの位相ずれを検出し、その位相差に基づいて、次の周波数プロファイル更新タイミングまでに位相切り替えの遅れにより位相誤差を取り戻すように周波数プロファイルを補正して出力している。このような構成とすることにより、このパルス幅変調回路をレーザービームプリンタ等に用いた場合は、印字位置のずれを防ぐことができる。
【００７８】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、第１、第２のカウンタは８ｂｉｔの最大カウント値を有するものとしたが、この最大カウント値を６ｂｉｔ、あるいは７ｂｉｔとすることで、ワードシフト信号が出力されるタイミングを短くし、周波数プロファイルの更新タイミングを短くすることが可能である。
【００７９】
［本明細書、図面による開示］
なお、本明細書、図面には、特許請求の範囲の記載の如何に関わらず、以下の発明を開示する。
【００８０】
（開示１）
基準クロック信号に基づき多相クロック信号を生成する位相ロックループ回路と、
前記多相クロック信号の周波数プロファイルを保持し、開始信号に基づき前記周波数プロファイルの出力を開始し、前記基準クロック信号に基づき任意の周期で前記周波数プロファイルを更新する周波数プロファイル保持回路と、
前記周波数プロファイルに基づいて前記多相クロック信号のうち任意の位相のクロック信号を選択し、選択したクロック信号を前記位相ロックループ回路に帰還させるクロック選択回路とを有することを特徴とする多相クロック生成回路。
【００８１】
上記開示１にかかる多相クロック生成回路によれば、周波数プロファイルに基づき帰還させるクロック信号を選択する。さらに、この周波数プロファイルは任意の周期で更新される。これによって、多相クロック信号の出力タイミングに応じて多相クロック信号の周波数プロファイルを任意に設定することが可能である。さらに、また、この周波数プロファイルに基づき帰還させるクロック信号の位相をより細かなステップで変更することが可能であるため、多相クロック信号の周波数を精度良く制御することが可能である。
【００８２】
（開示２）
前記周波数プロファイル保持回路は、前記基準クロック信号のクロック数をカウントする第１のカウンタと、前記周波数プロファイルを保持するメモリとを有し、前記クロック数に応じて、前記メモリが出力する周波数プロファイルを更新することを特徴とする開示１に記載の多相クロック生成回路。
【００８３】
（開示３）
前記周波数プロファイルは、前記任意の周期を所定の割合で分割する微調整期間設定値を含み、前記クロック選択回路は、前記微調整期間設定値に基づき選択するクロック信号の位相変更幅を微調整することを特徴とする開示１に記載の多相クロック生成回路。
【図面の簡単な説明】
【００８４】
【図１】実施の形態１にかかる多相クロック生成回路のブロック図である。
【図２】実施の形態１にかかる周波数プロファイル保持回路及びクロック選択回路の詳細なブロック図である。
【図３】実施の形態１にかかるクロックマスク回路の回路図である。
【図４】実施の形態１にかかるクロックマスク回路の動作を示すタイミングチャートである。
【図５】実施の形態１にかかるＨｉｇｈ／Ｌｏｗ検出回路回路図である。
【図６】実施の形態１にかかるＨｉｇｈ／Ｌｏｗ検出回路の動作を示すフローチャートである。
【図７】実施の形態１にかかる比較回路の回路図である。
【図８】実施の形態１にかかる周波数プロファイルの更新タイミングと選択信号の更新タイミングとの関係を示すタイミングチャートである。
【図９】実施の形態１にかかる周波数プロファイルの一例（横軸：サイクル）を示す図である。
【図１０】実施の形態１にかかる周波数プロファイルの一例（横軸：時間）を示す図である。
【図１１】実施の形態１にかかる多相クロック生成回路を有するパルス幅変調回路のブロック図である。
【図１２】従来のレーザービームプリンタのブロック図である。
【図１３】従来のレーザービームプリンタの印字結果の一例を示す図である。
【図１４】従来のパルス幅変調回路のブロック図である。
【図１５】従来の多相クロックによって逓倍率を変更可能なＰＬＬ回路の一例を示す図である。
【図１６】基準クロックと開始信号（水平同期信号）の位相ずれによる出力クロック周波数切り替えタイミングのずれを説明する図である。
【図１７】基準クロックと開始信号（水平同期信号）の位相ずれによる出力クロックの位相ずれを説明する図である。
【図１８】実施の形態２にかかる多相クロック生成回路のブロック図である。
【図１９】実施の形態２にかかる周波数プロファイル保持回路及びクロック選択回路の詳細なブロック図である。
【図２０】実施の形態２において基準クロックと開始信号（水平同期信号）の位相ずれがあった場合の出力クロック周波数切り替えを説明する図である。
【図２１】実施の形態２において基準クロックと開始信号（水平同期信号）の位相ずれがあった場合の出力クロックの位相を説明する図である。
【図２２】実施の形態２にかかる多相クロック生成回路を有するパルス幅変調回路のブロック図である。
【符号の説明】
【００８５】
１ 多相クロック生成回路
１０ 位相ロックループ回路
１１ 周波数制御回路
１２ 位相補間回路
２０、８０ 周波数プロファイル保持回路
２１ 第１のカウンタ
２２、６１、６２ Ｄフリップフロップ
２３ メモリ
３０ クロック選択回路
３１ コントロール回路
３２ 第１のセレクタ
３３ 第２のセレクタ
３４ 加算器
３５ クロックマスク回路
４１、４２ ２分周回路
４３ 検出回路
４４ 第２のカウンタ
４５ 比較回路
４６ 選択信号切替回路
５１、５２ インバータ
５３、５４ Ｄラッチ
５５〜５７、７０〜７７ ＡＮＤゲート
６１ フリップフロップ
６３ ＥＸ−ＯＲゲート
７８ ＯＲゲート
８１ 位相誤差演算回路
８２ 逓倍設定値補正回路
【特許請求の範囲】
【請求項１】
基準クロック信号とフィードバッククロック信号に基づき多相クロック信号を生成する位相ロックループ回路と、
前記多相クロック信号の周波数プロファイルを保持する周波数プロファイル回路と、
前記周波数プロファイル回路が出力する周波数プロファイルに基づいて前記多相クロックのうち、前記フィードバッククロック信号とするクロック信号を選択するクロック選択回路とを備え、
前記周波数プロファイル回路は、開始信号を受けた後、前記基準クロックを所定数計数する毎に前記クロック選択回路へ出力する周波数プロファイルを更新する周波数プロファイル回路であることを特徴とする多相クロック生成回路。
【請求項２】
前記周波数プロファイル保持回路は前記開始信号と前記基準クロック信号との位相誤差に基づいて前記出力する周波数プロファイルを補正する逓倍設定値補正回路を備えることを特徴とする請求項１記載の多相クロック生成回路。
【請求項３】
前記周波数プロファイル保持回路は、前記開始信号と前記基準クロック信との位相誤差を求める位相誤差演算回路を更に含むことを特徴とする請求項２記載の多相クロック生成回路。
【請求項４】
前記周波数プロファイル保持回路は、前記基準クロック信号のクロック数をカウントする第１のカウンタと、前記周波数プロファイルを保持するメモリとを有し、前記第１のカウンタが所定のカウントを行う毎に、前記メモリの読み出しアドレスを更新し、更新されたアドレスから読み出された周波数プロファイルに基づいて前記出力する周波数プロファイルを更新することを特徴とする請求項１乃至３いずれか１項に記載の多相クロック生成回路。
【請求項５】
前記第１のカウンタは、前記開始信号に基づき前記基準クロック信号のカウントを開始することを特徴とする請求項４に記載の多相クロック生成回路。
【請求項６】
前記周波数プロファイルは、前記周波数プロファイルを更新するサイクルを所定の割合で分割する微調整期間設定値を含み、前記クロック選択回路は、前記微調整期間設定値に基づき選択するクロック信号の位相変更幅を微調整することを特徴とする請求項１乃至５いずれか１項に記載の多相クロック生成回路。
【請求項７】
前記クロック選択回路は、選択するクロック信号の位相変更幅を前記出力する周波数プロファイルに含まれる変更幅設定値に基づき変更し、さらに前記変更幅設定値によって指定される位相変更幅は、前記微調整期間設定値に基づき値が微調整されることを特徴とする請求項６に記載の多相クロック生成回路。
【請求項８】
前記周波数プロファイル保持回路は、前記基準クロック信号のクロック数をカウントする第１のカウンタを有し、
前記クロック選択回路は、前記基準クロック信号のクロック数をカウントし、前記第１のカウンタと同じ最大カウント値を有する第２のカウンタと、
第２のカウンタが出力するカウント値と前記周波数プロファイル保持回路から出力される前記任意の周期を所定の割合で分割する微調整期間設定値とを比較する比較回路とを有し、
前記比較回路は、前記微調整期間設定値に応じて比較信号を出力し、
前記クロック選択回路は、前記比較信号に応じて前記周波数プロファイルに含まれる変更幅設定値を微調整し、微調整された前記変更幅設定値に基づき前記多相クロック信号の中からどの位相のクロック信号を帰還させるかを選択することを特徴とする請求項１に記載の多相クロック生成回路。
【請求項９】
基準クロック信号とフィードバッククロック信号とに基づき多相クロック信号を生成する位相ロックループ回路と、
周波数プロファイル情報を保持する周波数プロファイル保持回路と、
前記周波数プロファイル情報に基づいて前記多相クロック信号の中から前記フィードバッククロック信号として帰還させるクロック信号を選択するクロック選択回路とを備え、
前記周波数プロファイル保持回路が、前記周波数プロファイル情報を更新し、更新された周波数プロファイル情報を生成することを特徴とする多相クロック生成回路。
【請求項１０】
前記クロック選択回路が、さらに、更新された周波数プロファイル情報に基づいてクロック信号を選択することを特徴とする請求項９記載の多相クロック生成回路。
【請求項１１】
前記多相クロック生成回路は、レーザー出力を変調するためのパルス信号を出力するパルス幅変調回路のパルス幅調整用クロック信号を生成するクロック生成回路であることを特徴とする請求項１乃至１０のいずれか１項に記載の多相クロック生成回路。
【請求項１】
基準クロック信号とフィードバッククロック信号に基づき多相クロック信号を生成する位相ロックループ回路と、
前記多相クロック信号の周波数プロファイルを保持する周波数プロファイル回路と、
前記周波数プロファイル回路が出力する周波数プロファイルに基づいて前記多相クロックのうち、前記フィードバッククロック信号とするクロック信号を選択するクロック選択回路とを備え、
前記周波数プロファイル回路は、開始信号を受けた後、前記基準クロックを所定数計数する毎に前記クロック選択回路へ出力する周波数プロファイルを更新する周波数プロファイル回路であることを特徴とする多相クロック生成回路。
【請求項２】
前記周波数プロファイル保持回路は前記開始信号と前記基準クロック信号との位相誤差に基づいて前記出力する周波数プロファイルを補正する逓倍設定値補正回路を備えることを特徴とする請求項１記載の多相クロック生成回路。
【請求項３】
前記周波数プロファイル保持回路は、前記開始信号と前記基準クロック信との位相誤差を求める位相誤差演算回路を更に含むことを特徴とする請求項２記載の多相クロック生成回路。
【請求項４】
前記周波数プロファイル保持回路は、前記基準クロック信号のクロック数をカウントする第１のカウンタと、前記周波数プロファイルを保持するメモリとを有し、前記第１のカウンタが所定のカウントを行う毎に、前記メモリの読み出しアドレスを更新し、更新されたアドレスから読み出された周波数プロファイルに基づいて前記出力する周波数プロファイルを更新することを特徴とする請求項１乃至３いずれか１項に記載の多相クロック生成回路。
【請求項５】
前記第１のカウンタは、前記開始信号に基づき前記基準クロック信号のカウントを開始することを特徴とする請求項４に記載の多相クロック生成回路。
【請求項６】
前記周波数プロファイルは、前記周波数プロファイルを更新するサイクルを所定の割合で分割する微調整期間設定値を含み、前記クロック選択回路は、前記微調整期間設定値に基づき選択するクロック信号の位相変更幅を微調整することを特徴とする請求項１乃至５いずれか１項に記載の多相クロック生成回路。
【請求項７】
前記クロック選択回路は、選択するクロック信号の位相変更幅を前記出力する周波数プロファイルに含まれる変更幅設定値に基づき変更し、さらに前記変更幅設定値によって指定される位相変更幅は、前記微調整期間設定値に基づき値が微調整されることを特徴とする請求項６に記載の多相クロック生成回路。
【請求項８】
前記周波数プロファイル保持回路は、前記基準クロック信号のクロック数をカウントする第１のカウンタを有し、
前記クロック選択回路は、前記基準クロック信号のクロック数をカウントし、前記第１のカウンタと同じ最大カウント値を有する第２のカウンタと、
第２のカウンタが出力するカウント値と前記周波数プロファイル保持回路から出力される前記任意の周期を所定の割合で分割する微調整期間設定値とを比較する比較回路とを有し、
前記比較回路は、前記微調整期間設定値に応じて比較信号を出力し、
前記クロック選択回路は、前記比較信号に応じて前記周波数プロファイルに含まれる変更幅設定値を微調整し、微調整された前記変更幅設定値に基づき前記多相クロック信号の中からどの位相のクロック信号を帰還させるかを選択することを特徴とする請求項１に記載の多相クロック生成回路。
【請求項９】
基準クロック信号とフィードバッククロック信号とに基づき多相クロック信号を生成する位相ロックループ回路と、
周波数プロファイル情報を保持する周波数プロファイル保持回路と、
前記周波数プロファイル情報に基づいて前記多相クロック信号の中から前記フィードバッククロック信号として帰還させるクロック信号を選択するクロック選択回路とを備え、
前記周波数プロファイル保持回路が、前記周波数プロファイル情報を更新し、更新された周波数プロファイル情報を生成することを特徴とする多相クロック生成回路。
【請求項１０】
前記クロック選択回路が、さらに、更新された周波数プロファイル情報に基づいてクロック信号を選択することを特徴とする請求項９記載の多相クロック生成回路。
【請求項１１】
前記多相クロック生成回路は、レーザー出力を変調するためのパルス信号を出力するパルス幅変調回路のパルス幅調整用クロック信号を生成するクロック生成回路であることを特徴とする請求項１乃至１０のいずれか１項に記載の多相クロック生成回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２００８−１３６１９７（Ｐ２００８−１３６１９７Ａ）
【公開日】平成２０年６月１２日（２００８．６．１２）
【国際特許分類】
【出願番号】特願２００７−２８１１０５（Ｐ２００７−２８１１０５）
【出願日】平成１９年１０月３０日（２００７．１０．３０）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２０年６月１２日（２００８．６．１２）
【国際特許分類】
【出願日】平成１９年１０月３０日（２００７．１０．３０）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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