【課題】ディスターブ試験時のノイズを低減しサイクル高速化を実現する技術を提供する。
【解決手段】本発明による半導体装置は、ワード線及びビット線に接続された複数のメモリセルを含み、複数のバンクに分割されたメモリセルアレイと、テスト動作時に、テスト回路用アドレス信号とディスターブ試験用テスト信号を用いて、バンク毎にワード線を内部アドレス信号に応じて別々のタイミングで選択するロウ周辺回路とを備える。 （もっと読む）

【課題】ローデコーダ側に配置される転送トランジスタの特性評価を実施する。
【解決手段】一つの実施形態によれば、半導体記憶装置は、切り替え部、第一の転送トランジスタ、第一のトランジスタ、及び第二のトランジスタが設けられる。切り替え部が第一の状態のときに第一及び第二のトランジスタがオフし、第一の転送トランジスタがオンし、切り替え部が第二の状態のとき第一及び第二のトランジスタがオンする。 （もっと読む）

【課題】十分な復号性能を得ることが可能なメモリシステムを提供する。
【解決手段】半導体メモリと、半導体メモリから入力された入力データを変換関数に基づいて対数尤度比に変換する変換部１０と、変換部で用いる変換関数を最適化する変換関数最適化部２０と、変換部から出力された対数尤度比を入力して誤り訂正符号の復号演算を行う復号演算部３０とを備え、変換関数最適化部は、半導体メモリの使用回数に関する情報に基づいて変換関数を最適化する。 （もっと読む）

【課題】半導体装置上の高速動作が可能な半導体記憶装置を実仕様周波数でも所望の動作を行うか確認する手段を提供する。
【解決手段】半導体記憶装置８２２と論理回路１２３とを有する半導体装置８２７において、半導体記憶装置８２２は２つのメモリアレイ領域８０２ａ，８０２ｂを備え、一方の出力をもう一方の入力として、かつ各々の読み出し書き込み制御が逆にできるようにして、半導体記憶装置８２２自体で検査できるようにする。 （もっと読む）

【課題】電荷蓄積層での電子の蓄積または放出が十分でない場合に、不揮発性メモリ素子に保持された記憶状態の正誤を判定し、誤ったデータを読み出すことによる不良を低減する。
【解決手段】メモリセル領域１０４と、テスト領域１０５と、を含む半導体記憶回路１０３と、制御回路と、を有し、制御回路は、メモリセルへのデータの書き込み、第１の領域１０５Ａへの第１の記憶状態の書き込み、または第２の領域１０５Ｂへの第２の記憶状態の書き込みを行うための第１の動作を行い、第１の領域及び第２の領域からの第１の記憶状態または第２の記憶状態の読み出しを行うための第２の動作を行い、メモリセルからのデータの読み出しを行うための第３の動作を行い、第２の動作において、第１の領域からの読み出しが第１の記憶状態であるか、または第２の領域からの読み出しが第２の記憶状態であるかに応じて、第３の動作の正誤を判定する。 （もっと読む）

【課題】通常動作モード時に一定の電圧が印加される信号線の加速試験を、周辺回路の加速試験と同時に行なうことができる半導体装置を提供する。
【解決手段】周辺回路１３と、周辺回路１３に論理レベルが一定の制御信号を供給するＭＲＳデコーダ回路１０２と、通常動作モード時にＭＲＳデコーダ回路１０２から周辺回路１３へ動作モード信号を供給する信号線群１４と、テスト動作モード時にＭＲＳデコーダ回路１０２から周辺回路１３へ動作モード信号を供給する信号線群１５と、テスト動作モード時に信号線群１４の論理レベルを周期的に変動させる回路とを備える半導体装置。 （もっと読む）

【課題】不良が発生した記憶素子から情報を読み出す場合に、書き込まれるべき情報を正しく読み出すこと。
【解決手段】ＳｐＲＡＭ１は、１ビットの情報を記憶する記憶素子２と、記憶素子２に書き込まれた情報を読み出すセンスアンプ１０を備える。センスアンプ１０は、所定の単位数の記憶素子２を有する記憶ブロックの内、特定の１個の記憶素子２を反転フラッグ素子として定める。そして、センスアンプ１０は、反転フラッグ素子に書き込まれた１ビットの情報が、“０”又は“１”の内、いずれかを示す第１の値である場合に、他の記憶素子２に書き込まれた所定の単位数−１ビットの情報をビット反転して読み出す。一方、反転フラッグ素子に書き込まれた１ビットの情報が、第１の値とは異なる第２の値である場合に、他の記憶素子２に書き込まれた所定の単位数−１ビットの情報をそのまま読み出す。 （もっと読む）

【課題】不揮発性メモリのショート・断線を迅速にチェックでき、さらに既に書かれたデータの破壊を未然に防止可能とする。
【解決手段】隣接するビット値が相互に反転した第１のアドレスのメモリ領域に、隣接するビットの値が相互に反転した第１のデータを書き込み、さらに第１のアドレスに対応する各ビットの値が第１のアドレスのビット値に対して反転した第２のアドレスのメモリ領域に、第１のデータに対応するビットの値が第１のデータの各ビット値に対して反転した第２のデータを書き込まれた不揮発性メモリの第１及び第２のデータを読み取り、書き込んだ通りに読めるか否かをチェックする。 （もっと読む）

【課題】メモリの寿命を検出する技術を提供する。
【解決手段】メモリにデータが保持されてからの経過時間を計り、前記経過時間が所定値に達した場合に前記データを前記メモリから読み出し、前記データをエラー無しで読み出せた場合の前記経過時間をデータ保持時間として求め、前記メモリについて求めた第１のデータ保持時間を記憶部に記憶させておき、前記メモリについて前記第１のデータ保持時間以降に求めた第２のデータ保持時間を前記第１のデータ保持時間と比較して前記メモリの寿命を検出する。 （もっと読む）

多様な実施形態は、欠陥セルが同じダイまたは異なるダイ上の予備セルによって置換されてもよい、スタック内に配列される複数のダイを有する装置、システム、および方法を含む。
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【課題】デコーダの故障検出を実施する際の冗長な回路構成を抑制する。
【解決手段】情報処理装置は、複数のワード線を有するメモリ部（２０）と、アドレス信号をデコードすることで、上記ワード線を選択するための選択信号を形成可能なデコーダ（３０）とを含む。上記デコーダは、第１選択回路（１１）と、第１デコード回路（１２＿０）と、第２デコード回路（１２＿１）と、比較回路（１３）とを含む。この比較回路は、上記デコード回路によってアサートされたビット信号対を比較することで、上記デコーダにおけるデコード機能の故障判定を可能とする故障信号を形成する。上記の構成によれば、デコーダやメモリ部の同一構成回路を複数個搭載し、その結果の一致不一致を検査することで誤動作の検出する技術に比べて、デコーダにおける冗長を大幅に低減することができる。 （もっと読む）

メモリ装置およびデータ判定方法が提供される。本発明のメモリ装置は、メモリセルアレイと、前記メモリセルアレイから第１チャネルを経由して第１データを読み出し、前記第１チャネルの特性に基づいて設定された第１個数の判定レベルを用いて、前記第１データに対して硬判定および軟判定のうちの少なくとも１つを行い、前記メモリセルアレイから第２チャネルを経由して第２データを読み出し、前記第２チャネルの特性に基づいて設定された第２個数の判定レベルを用いて、前記第２データに対して軟判定を行う判定部とを含み、それによってメモリ装置のデータを読み出しおよび書き込むときの誤り比率を減らすことができる。
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【課題】キャパシタレスメモリの１つであるＴＴＲＡＭ（Twin-Transistor Random Access Memory）のメカニズムに適した動作マージンテストを行なう半導体記憶装置を提供する。
【解決手段】動作マージンテストでは、各制御信号線（ワード線ＷＬ、ビット線ＢＬ、チャージ線ＣＬ）や、基板などに供給する電圧の大きさを変更する。これによって、ダイナミックなカップリングノイズをＴＴＲＡＭに与えたり、データ読出およびデータ書込時におけるの誤動作の加速試験を行なったりすることができる。 （もっと読む）

【課題】複数チップを同時に選択状態にし複数チップから内部データを同時に読み出した場合、良否判定を可能とする半導体記憶装置及びそのテスト方法の提供。
【解決手段】端子（ＤＱ１、ＤＱ２）が共通に接続されたチップ（ＲＡＭ）１１ａ、１１ｂを少なくとも備え、チップ１１ａ、１１ｂは、テスト時に、端子（ＤＱ１、ＤＱ２）を第１電源電位側に設定する駆動能力と、前記出力端子を第２電源電位側に設定する駆動能力とに差を設けるデータ入出力回路（１２ａ、１２ｂ）をそれぞれ備えている。テスト時に、前記第２の駆動能力を前記第１の駆動能力よりも高く設定し、前記各チップから前記端子に出力される信号レベルが、前記第２の電源電圧レベルの場合をフェイル信号、前記第１の電源電圧レベルの場合をパス信号とする条件のもとで、複数のチップのうち１つでもフェイル信号を出力する場合に、ＤＱ１、ＤＱ２の共通接続された端子ＤＱには、前記第２の電源電圧レベルが出力される。 （もっと読む）

【課題】テスト用のデータを入力する時間を大幅に削減して、テスト時間の短縮を図ることが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】テスト制御回路１０は、第１の切替回路１１と、テストラッチ回路１２と、第２の切替回路１３と、テスト制御信号生成回路１４とを有する。テストラッチ回路１２は、データ入出力バッファ９を介して入力されたテスト用のデータパターンを一時的に保持する。本発明によれば、異なるデータラッチ回路４にテスト用の同じデータパターンをラッチする際に、その都度、外部からデータパターンを入力せずに、テストラッチ回路１２からデータラッチ回路４に転送するだけで済むため、テスト用のデータパターンをデータラッチ回路４にラッチするまでの時間を大幅に短縮でき、テスト時間も短縮できる。 （もっと読む）

【課題】マッチタイムアウト時間を短縮して試験全体の効率の向上を図るとともに、コストの低減を実現した半導体試験装置を提供する。
【解決手段】半導体試験装置１００では、複数回実行されるうちの所定回目のファンクションテストにおいて、試験信号を出力した複数の各ＤＵＴ９０毎、各ブロック毎のマッチ時間を計測し、所定量のブロックでマッチがとれるまでの最適マッチタイムアウト時間を各ＤＵＴ９０毎に算出する処理を行う。そして、各ＤＵＴ９０毎の最適マッチタイムアウト時間を比較して最大値（最適マッチタイムアウト時間のなかで最も長い時間）を検出し、この最大値をマッチタイムアウト時間に設定する処理を行う。 （もっと読む）

【課題】歩留まりを向上させることが可能な半導体集積回路を提供する。
【解決手段】テスト回路１４は、予め決定されたヒューズ回路１８の切断位置情報を入力して、ヒューズ切断前の試験工程において、内部状態を生成する内部状態生成部（タイミング制御回路１３や電源回路１５）に切断位置情報を設定し、内部状態生成部は、切断位置情報をもとに内部状態（内部タイミングや内部電位）を自己生成させることにより、ヒューズ切断前の内部状態と、ヒューズ切断後の内部状態とが等しくなり、ヒューズ切断前後の内部状態の差異に起因した歩留まり悪化が防止される。 （もっと読む）

【課題】 冗長メモリセルを用いることなく複数種のマージン性不良を救済できる半導体記憶装置を提供する。
【解決手段】 救済回路を備える半導体記憶装置において、前記救済回路が、複数種の不良に対応する複数の救済モードのうちのひとつを選択するためのモードフューズを備え、複数種類のマージン性不良を救済できる半導体記憶装置を提供する。すなわち物理的に壊れている場合は冗長置換で救済し、マージン不良の場合は、タイミング調整で救済する。 （もっと読む）

【課題】ＢＩＳＴ回路を内蔵し、メモリとシステムロジックとの間のＩ／Ｆ部分についてもテスト可能な半導体集積回路装置を提供する。
【解決手段】メモリ１１０とのＩ／Ｆとなる最終段のＦＦ１２２をシステムロジック部１２０とテストロジック部１３０とで共有し上記メモリの直前へのセレクタの配置を排除した。よって、上記メモリと上記システムロジックとの間のＩ／Ｆ部分についてもテストすることができる。 （もっと読む）

【課題】回路規模を拡大させることなく、各動作モードで自己診断テストを行う。
【解決手段】半導体記憶装置は、５１２ビット以上の所定ビットずつデータを入力する入力バッファ１０と、入力バッファ１０に入力されたデータを記憶する１つ以上のメモリバンクを配置したメモリコア２０と、メモリコア２０から読み出されたデータを前記所定ビットずつ出力する出力バッファ３０と、自己診断テスト時に、テストデータ、テストデータ期待値、アドレス信号を発生してメモリコア２０に供給するＢＩＳＴ回路４０と、を備えている。ＢＩＳＴ回路４０は、データの記憶対象となるメモリバンクの数が異なる動作モードに応じて、アドレス空間の異なるアドレス信号を発生する。 （もっと読む）