【課題】組込ソフトウェアが異常動作したときは確実にリセット信号を出力し、組込ソフトウェアが正常動作している間はリセット信号を不要に発生させないようにすることのできる技術を提供することを目的とする。
【解決手段】本発明に係るＰ−ＲＵＮ信号出力装置は、優先度の異なる複数の組込プログラムの実行状態を監視し、システムクロックが示す時刻と各組込プログラムの前回実行時刻との差分が所定閾値を超えている場合は、Ｐ−ＲＵＮ信号を出力しない。また、Ｐ−ＲＵＮ信号を出力するか否かを判断してＰ−ＲＵＮ信号を出力する処理を、組込プログラムのなかで最も優先度の高いもの以上の優先度で実行する。 （もっと読む）

【課題】内部回路との間で所定の同期クロックを用いて通信を行う送受信回路と、入力される基準クロックに基づいて上記同期クロックを発生するＰＬＬ回路とを備えたインターフェース回路を備えたシリアル通信装置において、インターフェース回路及び内部回路の誤動作を防止する
【解決手段】遅延回路５は、基準クロックＲＥＦＣＬＫの周波数が１００ＭＨｚで安定した後に発生されるリセット信号ＰＥＲＳＴ＃を、所定の遅延時間Δｔだけ遅延させて内部リセット信号ＰＥＲＳＴ２を発生し、リンクコントローラ３１に出力する。ＰＨＹ回路２は、リセット信号ＰＥＲＳＴ＃に応答してリセットされ、リンクコントローラ３１は、内部リセット信号ＰＥＲＳＴ２に応答してリセットされる。また、遅延時間Δｔは、ＰＬＬ回路２３の回路仕様に基づいて予め計算されたロックアップ時間より長く設定される。 （もっと読む）

【課題】親局と子局との間で光信号を通信する光通信制御装置で、ＣＰＵが動作不能な場合においても、装置のリセットを確実に行う。
【解決手段】親局１又は子局２では、ＰＬＤ１１、２１とＣＰＵ１３、２３とＦＰＧＡ１２、２２を有し、ＰＬＤはリセットを行うことを検出した場合にタイマを起動しリセットを行う旨の信号をＣＰＵへ送信し、ＣＰＵは当該信号を受信した場合にはリセット前処理を実行しリセットの指示をＰＬＤへ送信し、ＰＬＤは、当該指示を受信した場合にはＣＰＵをリセットする信号をＣＰＵへ送信し、タイマのタイムアウトが発生した場合にはＣＰＵをリセットする信号をＣＰＵへ送信し、ＦＰＧＡはリセットに関する信号を相手の局との間で通信する。 （もっと読む）

【課題】コンピュータの種々の仕様に対応し、すべてのメモリセルにアクセス可能とするメモリモジュールを提供する。
【解決手段】メモリモジュール２０は、半導体メモリ２２および特定データを記憶する不揮発性メモリ２３と、電源供給部２５および動作モード設定部２７を有する制御回路２１とを備えている。電源供給部２５は、半導体メモリ２２への第１供給電圧Ｖａおよび不揮発性メモリ２３への第２供給電圧Ｖｂのいずれかの電源で動作モード設定部２７および不揮発性メモリ２３を起動する。動作モード設定部２７は、選別データＳＰＤｓに基づいて、第１および第２特定データＳＰＤ１，ＳＰＤ２のいずれかを読み込み、動作モードを設定する初期化処理を実行する。 （もっと読む）

【課題】電源電圧の降下が急峻な場合、システムが誤作動を起こす可能性があった。
【解決手段】割込みモードと、リセットモードとを有する電圧検出システムの制御方法であって、第１、第２の検出レベルを設定し、電源電圧が前記第１の検出レベルより高い場合、ラッチ回路を第１の状態として、前記割込みモードに設定し、前記電源電圧が前記第１の検出レベル以下となった場合、割込み信号を生成し、前記ラッチ回路を前記第１の状態から第２の状態とすることで、前記リセットモードに設定し、前記リセットモード時に、前記電源電圧が前記第２の検出レベル以下となった場合、システムリセットする電圧検出システムの制御方法 （もっと読む）

【課題】電源投入時において誤ってテストモードが設定されたテスト回路をリセットするテスト信号発生回路を備えた半導体装置を提供する。
【解決手段】テスト信号発生回路１００は、テストイネーブル信号ＴＥＳＴＥをＬレベルからＨレベルへと遷移させてテスト回路を活性化し、テストイネーブル信号ＴＥＳＴＥをＨレベルからＬレベルへと遷移させてテスト回路を非活性化する。テストモードエントリ信号ＥＮＴＥＳＴＢがＨレベルからＬレベルへ遷移すると、テストイネーブル信号ＴＥＳＴＥをＬレベルからＨレベルへと遷移させ、テストイネーブル信号ＴＥＳＴＥがＨレベルへと遷移してから予め設定された所定期間経過後に、テストモードエントリ信号ＥＮＴＥＳＴＢがＨレベルに遷移しているとき、テストイネーブル信号ＴＥＳＴＥをＨレベルからＬレベルへと遷移させる。 （もっと読む）

【課題】複数の回路ブロック全体のピーク消費電流を軽減しつつ、複数の回路ブロック全体のリセットを適切に行える仕組を提供すること。
【解決手段】複数の回路ブロックＡ２〜Ｄ５に対してクロックを供給するクロック供給装置１は、複数の回路ブロックＡ２〜Ｄ５の通常動作時には、複数の回路ブロックＡ２〜Ｄ５に、所定のアクティブエッジ位相を持つクロック信号を供給し、複数の回路ブロックＡ２〜Ｄ５のリセット動作時には、複数の回路ブロックＡ２〜Ｄ５のそれぞれに、異なるアクティブエッジ位相を持つクロック信号を供給する。 （もっと読む）

【課題】製造コストを増大させることなく、メモリの初期化を高速に行い、提供するサービスの遅延を防ぐこと。
【解決手段】第１のＣＰＵ１０１は、第２のメモリ１０４に対する電源の供給が開始された場合においてデータ送信要求を受けた際に、各々のメモリブロックを所定の順番で特定するメモリブロック識別子を順次生成し、所定の順番に従ってメモリブロックにデータを書き込むとともにメモリブロック識別子を転送管理テーブル２０５に書き込む。第２のＣＰＵ１０３は、転送管理テーブル２０５から順次読み出したメモリブロック識別子により特定される所定の順番に従って、メモリブロックに書き込まれたデータを順次読み出すとともに、データを読み出したメモリブロックを特定するメモリブロック識別子をメモリ管理テーブル２０３に順次書き込むことにより第２のメモリ１０４を初期化する。 （もっと読む）

【課題】ＰＯＲ／ＬＶＤ検出回路によるリセット信号の外部出力と外部リセット信号の入力を同一端子で兼用でき、外部出力するリセット信号が外部からのリセット信号の入力系に回り込むことを抑制する。
【解決手段】リセット信号の外部出力と外部からのリセット信号の入力に外部リセット端子（ＲＥＳＩＯＮ）を兼用させ、電源電圧の安定状態では外部リセット端子からのリセット入力を許可し、検出回路（３）により電源電圧の投入又は電源電圧のレベル低下のリセット要因を検知したときはその検出信号を利用して、入出力バッファ（４）にリセット信号を外部リセット端子に出力させると共に入出力バッファからその入力経路への当該リセット信号の回り込みをマスクする制御を行う、リセットコントローラ（１０）を採用する。外部へのリセット信号の出力より早く前記マスクを行い、マスク期間は、リセット指示から解除までの期間よりも長い期間とする。 （もっと読む）

【課題】複数のＣＰＵを備える情報処理装置において、その起動処理にかかる時間を短くする。
【解決手段】情報処理装置は、デバイス毎に初期化プログラムを有する。情報処理装置のマスターＣＰＵ及びスレーブＣＰＵはそれぞれ、共通に実行対象である初期化プログラム群の中から、未実行の初期化プログラムを動的に選択して実行する。全ての初期化プログラムが実行済みとなった場合、各ＣＰＵは、自身のＯＳプログラムを起動し、情報処理装置をアイドル状態に移行する。 （もっと読む）