【課題】基板酸化が少なく，かつＰＭＯＳの駆動力低下を起こさない、保護絶縁膜を備えた半導体装置および半導体装置の製造方法を提供する。
【解決手段】ＣＭＯＳにおいて、Ｎ型のソース・ドレイン領域の表面と第１のゲート電極周辺を覆う第１の保護絶縁膜５とを有するＮＭＩＳＦＥＴと、第２のゲート電極の両側に形成されたＰ型のソース・ドレイン領域８と第２のゲート電極周辺を覆う第２の保護絶縁膜６とを有するＰＭＩＳＦＥＴとを含み、前記第１の保護絶縁膜５が一層以上からなり、一層は窒化シリコン膜または酸窒化シリコン膜であり、前記第２の保護絶縁膜６のうち半導体基板に接している部分が酸化シリコン膜であり、前記第１の保護絶縁膜５下の前記シリコン基板から窒化シリコン膜または酸窒化シリコン膜までの距離よりも前記第２の保護絶縁膜６下の前記シリコン基板から窒化シリコン膜または酸窒化シリコン膜までの距離が長いことを特徴とする。 （もっと読む）

【課題】良好な形状のキャップ層を形成して、容易に適した仕事関数に制御することができる半導体装置、およびその製造方法を得ることを目的とする。
【解決手段】本発明における半導体装置の製造方法は、ｈｉｇｈ−ｋ膜２および第１のゲート電極膜３が積層したゲートパターンが形成されるとともに、ゲートパターンをマスクとして、第１導電型および第２導電型のソース・ドレイン領域１２を形成する。次に、ゲートパターンの周囲を含む全面に層間絶縁膜１４を形成する。次に、第１導電型のＭＩＳＦＥＴ形成領域８の第１のゲート電極膜を除去して溝部２０ａを形成する。次に、溝部２０ａの底面および側面を含む全面に積層するようにキャップ層１５を形成する。次に、溝部２０ａを埋め込むように第２のゲート電極膜１６を形成する。次に、第２導電型のＭＩＳＦＥＴ形成領域９の第１のゲート電極膜３の表面が露出するように除去しキャップ層１５を拡散する。 （もっと読む）

【課題】本発明は、ＰＭＩＳトランジスタ側とＮＭＩＳトランジスタ側とでシリサイド層の組成のバラツキを防止でき、またトランジスタのゲート形状の不安定化を防止できる、ＣＭＩＳトランジスタの製造方法を提供する。
【解決手段】ゲート絶縁膜１０３とＮ−ｍｅｔａｌ１０４と多結晶シリコン１０６とが当該順に積層した第一のゲート構造Ｇ１を形成する。ゲート絶縁膜１０３と多結晶シリコン１０６とが当該順に積層した第二のゲート構造Ｇ２を形成する。第一、二のゲート構造Ｇ１，Ｇ２をマスクした状態で、各ゲート構造Ｇ１，Ｇ２の両脇における半導体基板１０１上を、シリサイド化させる。そして、第一、二のゲート構造Ｇ１，Ｇ２を構成する多結晶シリコン１０６を、シリサイド化させる。 （もっと読む）

【課題】 サージ電流を流すための複数個のトランジスタをできるだけ一斉にオンさせることによってサージに対する保護性能を向上させる。
【解決手段】 第１の外部電位に接続される第１パッドＴＥ２と第２の外部電位に接続される第２パッドとの間に形成されているとともに第１パッドＴＥ２に入力するサージから内部回路を保護するnMOS保護回路１ｇを備えている。nMOS保護回路１ｇはp型（第２導電型）ウェル４内に互いに離間して形成されているトランジスタ形成部１０とp⁺型ウェルタップ領域３０を備えている。トランジスタ形成部１０を複数個のトランジスタが並んでいる方向に沿って観測したときに、トランジスタ形成部１０の中央領域に形成されている少なくとも１個のトランジスタのスナップバック電圧が、そのトランジスタよりも端部側に形成されている少なくとも１個のトランジスタのスナップバック電圧よりも高い。 （もっと読む）

本発明は、磁気構造からなる、「論理関数」を実行するためのデバイス（９）に関する。磁気構造は、非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む少なくとも第一の磁気抵抗スタック（ＭＴＪ３）、そして前記第一の磁気抵抗スタック（ＭＴＪ３）の近くに位置して、電流が通過するときに第一のスタック（ＭＴＪ３）の近くに磁場を発生させる電流のための少なくとも一つの第一のライン（３２）からなる。第一のライン（３２）は、少なくとも二つの電流入力点を含むため、第一のライン（３２）で二つの電流が加算される。そして二つの電流の和が前記論理関数によって決定される。 （もっと読む）

【課題】生産性を損なうことなく、ＭＩＳトランジスタを有する半導体装置を高性能化する。
【解決手段】シリコン基板１の主面ｓ１のＮＭＩＳ領域ＲＮには素子用ｐウェルｐｗを、ＰＭＩＳ領域ＲＰには素子用ｎウェルｎｗを形成した後、主面ｓ１に順に形成したゲート絶縁膜ＧＩおよび第１多結晶シリコン膜Ｅ１ａを透過させるようにしてアクセプタとなる不純物イオンを注入して、チャネル領域ＣＨの不純物濃度を調整する。その後、第１多結晶シリコン膜Ｅ１ａおよびその上に形成した第２多結晶シリコン膜のうち、ＮＭＩＳ領域ＲＮにはドナー不純物を、ＰＭＩＳ領域ＲＰにはアクセプタ不純物を注入した後、これらを加工して、ｎ型のゲート電極とｐ型のゲート電極とを形成する。ゲート絶縁膜ＧＩは、シリコン基板１の主面を酸化した後、炉体内において一酸化二窒素雰囲気中で熱処理を施すようにして形成する。 （もっと読む）

【課題】トリプル・ウェル構造を有する半導体装置において、製造歩留まり及び製品信頼性を向上させることのできる技術を提供する。
【解決手段】ｐ型の基板Ｓｕｂ内に形成された深いｎ型ウェルＤＮＷ０、浅いｐ型ウェルＰＷ及び浅いｎ型ウェルＮＷが形成された領域と異なる領域に浅いｐ型ウェルＰＷ１００を形成し、この浅いｐ型ウェルＰＷ１００内に形成されたｐ型拡散タップＰＤ１００と、深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内に形成されたｐ型拡散タップＰＤ０とを第２層目の配線を用いて結線し、深いｎ型ウェルＤＮＷ０内に形成されたｎＭＩＳ２００ｎのゲート電極及びｐＭＩＳ２００ｐのゲート電極と、基板Ｓｕｂ内に形成されたｎＭＩＳ１００ｎのドレイン電極及びｐＭＩＳ１００ｐのドレイン電極とを第２層目以上の配線を用いて結線する。 （もっと読む）

【課題】スイッチングに伴う電流損失が小さいＤＣ−ＤＣコンバータを提供する。
【解決手段】ＤＣ−ＤＣコンバータ１において、高電位電源配線ＰＨと低電位電源配線ＰＬとの間にハイサイド・パワートランジスタＱ１及びローサイド・パワートランジスタＱ２を直列に接続する。また、接続点ＬＸと出力端子Ｔｏｕｔとの間にＬＣフィルタ１５を接続する。そして、ハイサイド・パワートランジスタＱ１のゲートに印加される電位の範囲及びローサイド・パワートランジスタＱ２のゲートに印加される電位の範囲を、ハイサイド・パワートランジスタＱ１及びローサイド・パワートランジスタＱ２からなる回路の両端に印加される電位間の範囲（Ｖｉｎ１〜ＧＮＤ）の内側に設定する。 （もっと読む）

【課題】Ｈｆ−Ｏ系絶縁膜上に、ＴａＣ_ｘ膜を用いたメタルゲート電極を備えたＭＩＳトランジスタの実効仕事関数を制御する。
【解決手段】ＳＯＩ基板１のシリコン層１ｃ側よりゲート絶縁膜２を形成する。次いで、ゲート絶縁膜２上に室温スパッタ法によってＴａＣ_ｘ膜を堆積し、このＴａＣ_ｘ膜から構成されるメタルゲート電極３を形成する。次いで、メタルゲート電極３上にアモルファス状態のシリコン膜を形成した後、メタルゲート電極３に熱処理を施す。次いで、前記シリコン膜を除去した後、メタルゲート電極３に酸素を添加する。 （もっと読む）

【課題】スループットを向上できる半導体装置の製造方法を提供する。
【解決手段】第１絶縁膜１５に覆われた第１半導体パターン１３ｅを第１活性領域７の上方に形成し、第２半導体パターン１３ａを第２活性領域３の上方に形成し、第１絶縁膜１５と第１、第２半導体パターン１３ａ、１３ｅの上方に第２絶縁膜２５を形成し、第２絶縁膜２５及び第１絶縁膜１５をエッチングして第１半導体パターン１３ｅに達する深さの開口を形成し、第２絶縁膜２５をパターニングして第２半導体パターン１３ａの側面にサイドウォールを形成し、第１、第２半導体パターン１３ａ、１３ｅのそれぞれの上に金属膜を形成し、第１、第２半導体パターン１３ａ、１３ｅと金属膜３１を反応させることによりシリサイド層３１ａ、３１ｅを形成する工程を含む。 （もっと読む）