【課題】基板からの高さが異なる導電層に、コンタクト窓を形成するＤＲＡＭ等の半導体装置を提供する。
【解決手段】半導体基板１６上に、第１導電パターン１９、２０と第１絶縁膜２６、エッチング特性の異なる第２絶縁膜３０、第３絶縁膜５２、蓄積電極３９、キャパシタ絶縁膜、対向電極４０、エッチング特性の異なる第４絶縁膜４１を形成し、第１導電パターン１９，２０上方に第１開口、対向電極４０上方に第２開口を有するマスクを形成し、第１絶縁膜２６をストッパとして、第１開口下方の第４絶縁膜４１、第２絶縁膜３０をエッチングし、第３絶縁膜５２をストッパとして、第２開口下方の第４絶縁膜４１、対向電極４０をエッチングし、第１開口下方の第１絶縁膜２６をエッチングして第１コンタクトホール４４を形成し、第２絶縁膜３０をストッパとして、第２開口下方の第３絶縁膜５２をエッチングして第２コンタクトホール４２を形成し、導電材を埋め込む。 （もっと読む）

【課題】従来技術ではアスペクト比の高い微細な開孔を形成することが困難である。
【解決手段】半導体基板上に第１の層間絶縁膜を形成し、この第１の層間絶縁膜に第１の開孔を形成し、この第１の層間絶縁膜上に、第１の開孔を充填しないように第２の層間絶縁膜を形成し、この第２の層間絶縁膜に、第１の開孔に接続する第２の開孔を形成する。 （もっと読む）

【課題】ＤＲＡＭ回路のセンスアンプ領域の面積を削減する構成が求められている。
【解決手段】本発明は、メモリセルが接続されるビット線を駆動するセンスアンプと、前記センスアンプに対して電源を供給するドライバトランジスタとを有する半導体記憶装置であって、前記センスアンプは、列状に配置されて、第１導電型のトランジスタが配列する第１のセンスアンプ列と第２導電型のトランジスタが配列する第２のセンスアンプ列を構成し、前記ドライバトランジスタは、前記第１のセンスアンプ列と前記第２のセンスアンプ列の間において、前記第１のセンスアンプ列に対応する第１導電型の第１のドライバトランジスタと、前記第２のセンスアンプ列に対応する第２導電型の第２のドライバトランジスタを含む少なくとも一列のトランジスタ列を構成する半導体記憶装置である。 （もっと読む）

【課題】追加工程なくフューズ下に配線等を配置可能な半導体装置及びその製造方法を提供する。
【解決手段】この半導体装置は、絶縁層に設けられた複数の第１キャパシタ孔５２と、第１キャパシタ孔５２に形成された容量素子Ｃと、容量素子Ｃと結合するトランジスタＴｒとからなるＤＲＡＭセルと、絶縁層に設けられた複数の第２キャパシタ孔４０と、第２キャパシタ孔４０の間に形成されるフューズ素子（３１、５１）と、を備えている。 （もっと読む）

【課題】簡便な方法により、マスク側壁への反応生成物の堆積を防止することができる半導体装置を製造する方法を提供する。
【解決手段】下部電極２１、強誘電体、常誘電体、反強誘電体等による誘電体層２２、及び上部電極２３を含むキャパシタを複数備える半導体装置の製造方法は、上部電極層をパターニングして、複数の上部電極２３、２３’、２３”を形成する工程と、複数の上部電極２３、２３”を被覆し、かつ最端に配置された上部電極２３’の少なくとも一方側の端部を露出する第１マスクパターンを形成する工程と、第１マスクパターンを用いて、誘電体層２２をパターニングする工程とを有する。 （もっと読む）

【課題】リソグラフィの重ね合せずれのマージンを拡大し、第１蓄積電極と第２蓄積電極との接触面積の減少を抑制する。
【解決手段】ピラー形状の第１蓄積電極１３と、クラウン形状の第２蓄積電極２０と、第１蓄積電極１３の上面と第２蓄積電極２０の底面の間に配置されて第１蓄積電極１３及び第２蓄積電極２０を接続するものであって、第２蓄積電極２０の底面よりも大きな第２蓄積電極２０用の載置面１６ａを有し、載置面１６ａ上に第２蓄積電極２０を載置する電極用ランディングパッド１６と、容量絶縁膜と、容量絶縁膜を覆うプレート電極２１とを備えることを特徴とする半導体装置３１。 （もっと読む）

【課題】本発明は、ＩＣ（integrated circuit）の集積度が向上し、しかもショートチャネル効果を防止することができるＭＯＳ半導体デバイスを形成する方法を提供する。
【解決手段】ＤＲＡＭアクセストランジスタのようなメモリデバイスであって、窪み付きゲート構造を有するメモリデバイスを形成する方法が開示されている。まず、絶縁用のフィールド酸化物領域（２１）が半導体基板上に形成され、ついで、窒化シリコン層（１８）にパターン形成が行われ、エッチングによりトランジスタトレンチ（２２）が得られる。その後にデポジットされたポリシリコンであって、ゲート構造形成のためのポリシリコンを、隣接し隆起した窒化シリコン構造に対して研磨できるようにするため、このトランジスタトレンチに隣接するフィールド酸化物領域に窪みが設けられる。 （もっと読む）

【課題】セルサイズを増大させることなく、データの高速書込みを実現することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、電気的にフローティング状態であり、データを記憶するためにキャリアを蓄積し、あるいは、キャリアを放出するボディと、ボディの上面または底面の一方に隣接するソースと、ボディの上面または底面の他方に隣接するドレインと、ボディの一方の側面にゲート絶縁膜を介して隣接するゲート電極と、ボディの他方の側面にプレート絶縁膜を介して隣接するプレートと、ドレイン上に形成され、ドレインと同導電型の半導体を含む第１のビット線と、第１のビット線の半導体上に形成され、該半導体部分と逆導電型の半導体を含むエミッタとを備え、エミッタは、ボディおよびドレインの上方に積層されている。 （もっと読む）

【課題】固定電荷等の影響がなく電気的特性の優れた良質なＳＯＤ単層膜を備えた、微細ＬＳＩプロセス用の素子分離領域を備えた半導体装置を提供する。
【解決手段】半導体基板内のトレンチの内壁上に酸化膜およびライナー膜を形成する膜形成工程と、トレンチ内にＳＯＤ膜を埋設して熱処理を行う工程と、ＳＯＤ膜と接するライナー膜の一部を除去してＳＯＤ膜の一部を露出させる除去工程と、ＳＯＤ膜に対して熱処理を行う熱処理工程と、トレンチ内に絶縁膜を埋設させることにより素子分離領域を形成する埋設工程と、を有する半導体装置の製造方法。 （もっと読む）

【課題】半導体基板上の凹部が逆テーパ形状やオーバーハング形状を有する場合においても、埋め込み性や膜質の劣化を抑制しつつ、埋め込み絶縁膜の応力を低減することが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上にトレンチ５を形成し、熱ＣＶＤ法を用いることで、トレンチ５内の一部を埋め込む埋め込み絶縁膜６を半導体基板１上に成膜し、埋め込み絶縁膜６の成膜時よりも高い温度にて埋め込み絶縁膜６を熱処理した後、熱ＣＶＤ法を用いることで、トレンチ５内の一部を埋め込む埋め込み絶縁膜７を埋め込み絶縁膜６上に成膜し、埋め込み絶縁膜７の成膜時よりも高い温度にて埋め込み絶縁膜７を熱処理した後、熱ＣＶＤ法を用いることで、トレンチ５内を完全に埋め込む埋め込み絶縁膜を埋め込み絶縁膜７上に成膜し、埋め込み絶縁膜の成膜時よりも高い温度にて埋め込み絶縁膜を熱処理する。 （もっと読む）