【課題】膜厚が薄い場合や導入物質の濃度が低い場合であっても、導入物質を導入することのできる基板処理方法を提供する。
【解決手段】基板１上に薄膜２を形成する工程と、薄膜２に、導入物質のガスクラスターをイオン化して加速したガスクラスターイオンビーム３を照射して薄膜中２に導入物質を導入する工程とを具備し、基板１上に導入物質が導入された薄膜２を形成する。 （もっと読む）

【課題】低い等価酸化膜厚（ＥＯＴ）および低い漏洩電流を有する金属−絶縁体−金属キャパシタを提供する。
【解決手段】低温原子層堆積（ＡＬＤ）法を用いて、Ｓｒ_ｘＴｉ_ｙＯ_３ベースの金属−絶縁体−金属（ＭＩＭ）キャパシタを製造する方法が開示される。好ましくは、下部電極を形成するためにＴｉＮが用いられる。キャパシタのＳｒ_ｘＴｉ_ｙＯ_３誘電体層でのＳｒ／Ｔｉ比率は、キャパシタの電気的特性を調整するために変化できる。Ｓｒ_ｘＴｉ_ｙＯ_３誘電体層の誘電率および漏洩電流は、このＳｒ_ｘＴｉ_１−ｘＯ_３誘電体層のＳｒ含有量とともに単調に減少する。Ｓｒ_ｘＴｉ_ｙＯ_３誘電体層とＴｉＮ下部電極との間の界面でのＳｒ含有量を増加させることによって、界面の等価酸化膜厚（ＥＯＴ）をさらに低減できる。 （もっと読む）

【課題】測定スループットを向上させ、かつ正確な解析結果を得ることができる欠陥解析方法を得る。
【解決手段】ステップＳ１で、検査装置の面積縮小機能を用いて所定の工程後に所定の工程による新規欠陥の座標及び検出サイズを抽出する欠陥検出処理を行い、ステップＳ３で、検出されたすべての新規欠陥を有効とする識別条件で新規欠陥の有無をチップ単位に判定する。その後、ステップＳ５において、面積縮小機能による欠陥検査対象領域の全欠陥検査可能領域に対する面積比を求め、ステップＳ６において、上記面積比に基づき、推定欠陥有りチップ数を推定換算する。 （もっと読む）

【課題】従来の半導体装置では、周辺回路素子領域に配置した補償容量素子により信号遅延が生じる問題があった。
【解決手段】本発明にかかる半導体装置は、メモリセルが配置される第１の領域と、機能回路が配置される第２の領域１０と、第１の領域に形成されるセルコンデンサと、第２の領域１０に形成される補償容量素子（３６〜３８）と、を備え、補償容量素子（３６〜３８）は、セルコンデンサと同一の下部電極３６と、容量絶縁膜３７と、上部電極３８とからなり、機能回路のトランジスタのドレイン拡散層４４、４６又はゲート電極３２の上方を除いて、第２の領域１０の上層を覆うように形成される。 （もっと読む）

【課題】複数層の半導体装置を製造する工程数を単層の半導体装置を製造する工程ステップ数と同一にする半導体装置と半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置は、同じ方向に延び、所定間隔をおいて平行に配される第１アクティブ領域と、第１アクティブ領域が配されるレイヤより上位レイヤに配され、第１アクティブ領域の伸張方向と同じ方向に延び、所定間隔をおいて平行に配される第２アクティブ領域と、を備え、第１アクティブ領域と第２アクティブ領域の各々は、第１又は第２アクティブ領域の両側エッジに沿って各々形成される第１及び第２不純物ドーピング領域を有する。 （もっと読む）

【課題】ツインセル方式のＤＲＡＭは一般的なシングルセル方式のＤＲＡＭに比べて大きな面積を必要とするため、ツインセル方式のＤＲＡＭセルのさらなる微細化を図る。
【解決手段】ツインセル方式のＤＲＡＭのメモリセル内において、キャパシタ２１の側面にアクセストランジスタ２２を隣接させ、キャパシタ２１とアクセストランジスタ２２を一体化させてメモリセルを形成することにより素子間の余分な面積を省き、メモリセルを微細化することができる。 （もっと読む）

本明細書で述べられる実施形態は、無拡散アニールプロセスを使用して金属シリサイド層を形成する方法を包含する。一実施形態では、基板上に金属シリサイド材料を形成するための方法が、提供される。その方法は、基板のシリコン含有表面を覆って金属材料を堆積させるステップと、金属材料を覆って金属窒化物材料を堆積させるステップと、金属窒化物材料を覆って金属接点材料を堆積させるステップと、基板を無拡散アニールプロセスにさらして金属シリサイド材料を形成するステップとを含む。無拡散アニールプロセスの短い時間枠は、窒素がシリコン含有界面に拡散して窒化シリコンを形成する時間を低減し、それ故に界面抵抗を最小限にする。
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【課題】結晶化しており、かつリーク電流も小さいジルコニア系膜を成膜することができる成膜方法を提供すること。
【解決手段】真空保持可能な処理容器内に被処理体を挿入し、処理容器内を真空に保持した状態とし、処理容器内にジルコニウム原料と酸化剤とを交互的に複数回供給して基板上にＺｒＯ_２膜を成膜する工程と、処理容器内にシリコン原料と酸化剤とを交互的に１回または複数回供給して基板上にＳｉＯ_２膜を成膜する工程とを、膜中のＳｉ濃度が１〜４ａｔｍ％になるように供給回数を調整して行い、これら供給回数のＺｒＯ_２膜成膜とＳｉＯ_２膜成膜とを１サイクルとし、このサイクルを１以上行い所定膜厚のジルコニア系膜を成膜する。 （もっと読む）

【課題】低消費電力、および入出力バッファの転送レートの向上を実現させると共に、製造コストの増加を抑える。
【解決手段】太い破線で囲まれるメモリセルアレイ３３、ロウデコーダ３０、センスアンプ３２は、厚膜のトランジスタを用いる。太線で囲まれる入力バッファ１１〜１３、入出力バッファ２６は、同じ厚膜トランジスタであって当該トランジスタよりも低い閾値電圧を有するトランジスタを用いる。クロック発生部１６、コマンドデコーダ１７、モードレジスタ１８、制御部２０、ロウアドレスバッファ＆リフレッシュ回路２１、カラムアドレスバッファ＆バーストカウンタ２２、データ制御回路２３、ラッチ回路２４、ＤＬＬ２５、カラムデコーダ３１は、薄膜のトランジスタを用いる。 （もっと読む）

【課題】チップの内部バスやチップ間を接続する外部バスにおける消費電力の低減や、データ転送速度の向上を実現する。
【解決手段】論理レベル‘Ｈ’か‘Ｌ’かその中間レベルとなる‘Ｍ’を採り得る複数本のバスＤＢ［０］〜ＤＢ［ｎ−１］と、データＤ［０］〜Ｄ［ｍ−１］を符号化し、これに基づいて複数本のバスのそれぞれを論理レベル‘Ｈ’、‘Ｌ’、‘Ｍ’のいずれかに駆動する送信回路ＴＸと、複数本のバスを互いにショートするバスイコライズ回路ＢＥＱを設ける。送信回路ＴＸは、データの符号化を行う際に、論理レベル‘Ｈ’に駆動するバスの本数（ｋ本）と論理レベル‘Ｌ’に駆動するバスの本数（ｋ本）が同数となるような組み合わせを用いる。バスイコライズ回路ＢＥＱは、データが送信された後にショート動作を行うことで、各バスを論理レベル‘Ｍ’にプリチャージする。 （もっと読む）