半導体記憶装置
【課題】低消費電力、および入出力バッファの転送レートの向上を実現させると共に、製造コストの増加を抑える。
【解決手段】太い破線で囲まれるメモリセルアレイ３３、ロウデコーダ３０、センスアンプ３２は、厚膜のトランジスタを用いる。太線で囲まれる入力バッファ１１〜１３、入出力バッファ２６は、同じ厚膜トランジスタであって当該トランジスタよりも低い閾値電圧を有するトランジスタを用いる。クロック発生部１６、コマンドデコーダ１７、モードレジスタ１８、制御部２０、ロウアドレスバッファ＆リフレッシュ回路２１、カラムアドレスバッファ＆バーストカウンタ２２、データ制御回路２３、ラッチ回路２４、ＤＬＬ２５、カラムデコーダ３１は、薄膜のトランジスタを用いる。
【解決手段】太い破線で囲まれるメモリセルアレイ３３、ロウデコーダ３０、センスアンプ３２は、厚膜のトランジスタを用いる。太線で囲まれる入力バッファ１１〜１３、入出力バッファ２６は、同じ厚膜トランジスタであって当該トランジスタよりも低い閾値電圧を有するトランジスタを用いる。クロック発生部１６、コマンドデコーダ１７、モードレジスタ１８、制御部２０、ロウアドレスバッファ＆リフレッシュ回路２１、カラムアドレスバッファ＆バーストカウンタ２２、データ制御回路２３、ラッチ回路２４、ＤＬＬ２５、カラムデコーダ３１は、薄膜のトランジスタを用いる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特に、半導体記憶装置におけるトランジスタの構成技術に係る。
【背景技術】
【０００２】
ＤＲＡＭなどの半導体メモリは、大きく分けてメモリセルアレイと、入出力バッファと、メモリセルアレイおよび入出力バッファ間に介在する周辺回路とから構成される。半導体メモリに供給される電源は、昇圧あるいは降圧されて各部に供給される。したがって、各部を構成するトランジスタは、所定の耐圧を有するように適切な酸化膜厚および閾値電圧（Ｖｔｈ）を有するように構成される。
【０００３】
例えば、ＤＲＡＭを構成するメモリセルのトランジスタでは、高耐圧が必要とされるために厚いゲート酸化膜のトランジスタが用いられる。一方、周辺回路では薄いゲート酸化膜のトランジスタが用いられると共に入出力バッファではＤＲＡＭを構成するメモリセルトランジスタと同じ厚いゲート酸化膜のトランジスタが用いられる（特許文献１、２参照）。
【０００４】
このような構成の半導体メモリは、入出力バッファで用いられるトランジスタのゲート酸化膜を他のトランジスタのゲート酸化膜と同じ厚さにすると共にチャネル領域のドープも共用することで、工程を共有することができ、製造コストを低減することができる。
【０００５】
【特許文献１】特開平１１−２９７９５０号公報
【特許文献２】特開２００４−２００７１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以下の分析は本発明において与えられる。
【０００７】
近年、低消費電力化の要求に伴い、周辺回路の低電圧化がなされて、従来と同等のトランジスタの性能を満たすためには酸化膜厚の薄膜化が必要となった。この場合、周辺回路に比べて入出力回路の電源電圧が高い。そこで、電源電圧として大きく分けて３種類、すなわち、周辺回路用にＶＰＥＲＩ（例えば１．３Ｖ）、入出力回路用にＶＤＤ（例えば１．８Ｖ）、アレイ回路用にＶＰＰ（例えば２．８Ｖ）が必要となる。この場合、それぞれの電源電圧ごとに対応する適切な酸化膜厚を有するトランジスタ、すなわち、ＶＰＥＲＩ、ＶＤＤ、ＶＰＰ用にそれぞれ異なる膜厚のトランジスタを備えることが好ましい。しかしながら、三種類のトランジスタを備えることは、半導体メモリの製造工程が増加することを意味する。
【０００８】
そこで、半導体メモリを二種類の膜厚のトランジスタに限定して構成する。このような構成において、トランジスタの組み合わせには、以下の２つが考えられる。
（１）ＶＤＤ系のトランジスタをＶＰＰ系で兼用する。
（２）ＶＰＥＲＩ系のトランジスタをＶＤＤ系で兼用する。
【０００９】
（１）の場合、ＶＤＤ系の回路である入出力回路の性能が悪化し、（２）の場合、ＶＰＥＲＩ系の回路である周辺回路の性能が悪化する。高速化を求められる半導体メモリでは、周辺回路、入出力回路は、高速動作が必須であり、トランジスタ性能の低下は製品機能の劣化に直結してしまう虞がある。
【課題を解決するための手段】
【００１０】
本発明の１つのアスペクト（側面）に係る半導体記憶装置は、ダイナミック型のメモリセルを複数含むメモリセルアレイと、入出力バッファと、メモリセルアレイおよび入出力バッファ間に介在する周辺回路とを備える。この半導体記憶装置において、メモリセルアレイは、第１のゲート酸化膜厚の第１のトランジスタを備え、周辺回路は、第１のゲート酸化膜厚より薄い第２のゲート酸化膜厚の第２のトランジスタを備え、入出力バッファは、第１のゲート酸化膜厚を有すると共に第１のトランジスタの閾値電圧より低い閾値電圧を有する第３のトランジスタを備える。
【００１１】
本発明の他のアスペクト（側面）に係る半導体記憶装置は、ダイナミック型のメモリセルを複数含むメモリセルアレイと、入出力バッファと、メモリセルアレイおよび入出力バッファ間に介在する周辺回路とを備える。この半導体記憶装置において、メモリセルアレイは、第１のゲート酸化膜厚の第１のトランジスタを備え、入出力バッファは、第１のゲート酸化膜厚より薄い第２のゲート酸化膜厚の第２のトランジスタを備え、周辺回路は、第２のゲート酸化膜厚を有すると共に第２のトランジスタの閾値電圧より低い閾値電圧を有する第４のトランジスタを備える。
【発明の効果】
【００１２】
本発明によれば、低消費電力、および入出力バッファの転送レートの向上を実現させると共に、二種類の膜厚のトランジスタで構成するので製造コストの増加を抑えることができる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施形態に係る半導体記憶装置は、ダイナミック型のメモリセルを複数含むメモリセルアレイと、入出力バッファと、メモリセルアレイおよび入出力バッファ間に介在する周辺回路とを備える。メモリセルアレイは厚膜（第１のゲート酸化膜厚）のトランジスタ（第１のトランジスタ）を用いる。ここで、第１の実施形態として、周辺回路は薄膜（第２のゲート酸化膜厚）のトランジスタ（第２のトランジスタ）を用い、入出力バッファには、メモリセルアレイと同じ厚膜トランジスタであって当該トランジスタよりも低い閾値電圧（低Ｖｔｈ）を有するトランジスタ（第３のトランジスタ）を用いる。また、第２の実施形態として、入出力バッファは薄膜（第２のゲート酸化膜厚）のトランジスタ（第２のトランジスタ）を用い、周辺回路には、薄膜トランジスタであって当該トランジスタよりも低い閾値電圧（低Ｖｔｈ）を有するトランジスタ（第４のトランジスタ）を用いる。
【００１４】
入力される外部電源電圧を昇圧してメモリセルアレイに電源として供給する昇圧回路と、外部電源電圧を降圧して周辺回路に電源として供給する降圧回路と、を備え、昇圧回路および降圧回路は、第１のゲート酸化膜厚のトランジスタで構成されることが好ましい。
【００１５】
入出力バッファは、スルーレート制御回路と、ＯＤＴ（On Die Termination control）制御回路と、スルーレート制御回路で駆動される出力バッファと、ＯＤＴ制御回路で駆動されるＯＤＴバッファとを含み、スルーレート制御回路およびＯＤＴ制御回路は、第１の実施形態において第３のトランジスタを備え、第２の実施形態において第２のトランジスタを備えることが好ましい。
【００１６】
出力バッファおよびＯＤＴバッファは、第１の実施形態において第３のトランジスタを備え、第２の実施形態において第２のトランジスタを備えるようにしてもよい。
【００１７】
以上のような半導体記憶装置によれば、周辺回路は、降圧した電源電圧で最適化された酸化膜厚のトランジスタで構成され高速に動作し、降圧した電源電圧を供給するために低消費電力である。また、入出力バッファには、メモリセルアレイを構成するメモリセルトランジスタ、あるいは周辺回路を構成するトランジスタと同じ厚さのゲート酸化膜のトランジスタを用いることで、工程の共有化がなされ、製造コストが抑制される。
【００１８】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００１９】
図１は、本発明の第１の実施例に係る半導体記憶装置の構成を示す第１のブロック図である。図１において、半導体記憶装置は、ＤＲＡＭであって、入力バッファ１１〜１３、クロック発生部１６、コマンドデコーダ１７、モードレジスタ１８、制御部２０、ロウアドレスバッファ＆リフレッシュ回路２１、カラムアドレスバッファ＆バーストカウンタ２２、データ制御回路２３、ラッチ回路２４、ＤＬＬ（Delay Locked Loop）２５、入出力バッファ２６、ロウデコーダ３０、カラムデコーダ３１、センスアンプ３２、メモリセルアレイ３３を備える。
【００２０】
クロック発生部１６は、外部からクロック信号ＣＫ、／ＣＫ、クロックイネーブル信号ＣＫＥを入力バッファ１１を介して入力し、コマンドデコーダ１７、制御部２０、ラッチ回路２４、カラムデコーダ３１のそれぞれに所定のタイミングのクロック信号を供給する。
【００２１】
コマンドデコーダ１７は、外部からチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥを入力バッファ１３を介して入力し、外部からアドレス信号Ａｄｄｒｅｓｓを入力バッファ１２を介して入力し、ＤＲＡＭの動作を設定するコマンド信号を生成して制御部２０に出力する。
【００２２】
モードレジスタ１８は、外部からアドレス信号Ａｄｄｒｅｓｓを入力バッファ１２を介して入力し、ＤＲＡＭの動作モード設定のためのデータを保持する。
【００２３】
制御部２０は、モードレジスタ１８の保持データとコマンドデコーダ１７からコマンド信号を入力し、ロウアドレスバッファ＆リフレッシュ回路２１、カラムアドレスバッファ＆バーストカウンタ２２、データ制御回路２３、ラッチ回路２４、ロウデコーダ３０、センスアンプ３２のそれぞれ動作を所定のタイミングで制御する。
【００２４】
ロウアドレスバッファ＆リフレッシュ回路２１は、外部からアドレス信号Ａｄｄｒｅｓｓ、バンクアドレス信号ＢａｎｋＡｄｄｒｅｓｓを入力バッファ１２を介して入力し、ロウアドレスおよびリフレッシュのためのアドレスを生成し、ロウデコーダ３０に供給する。
【００２５】
カラムアドレスバッファ＆バーストカウンタ２２は、外部からアドレス信号Ａｄｄｒｅｓｓ、バンクアドレス信号ＢａｎｋＡｄｄｒｅｓｓを入力バッファ１２を介して入力し、カラムアドレスを生成し、またバースト信号を生成し、カラムデコーダ３１に供給する。
【００２６】
メモリセルアレイ３３は、ダイナミック型のメモリセルを複数含み、複数のバンクから構成される。カラムデコーダ３１のデータとロウデコーダ３０のデータとによって指定されるメモリセルに対して制御部２０からの制御によってセンスアンプ３２を介してリード動作あるいはライト動作がなされる。
【００２７】
ＤＬＬ２５は、外部からクロック信号ＣＫ、／ＣＫを入力バッファ１１を介して入力し、入出力バッファ２６における入出力のタイミング信号を生成する。
【００２８】
書き込みデータとしてＤＱ信号は、入出力バッファ２６、ラッチ回路２４、データ制御回路２３、センスアンプ３２を介して指定のメモリセルに書き込まれる。また、指定のメモリセルから読み出されたデータは、センスアンプ３２、データ制御回路２３、ラッチ回路２４、入出力バッファ２６を介して読み出しデータであるＤＱ信号として外部に出力される。
【００２９】
ＤＱ信号の入出力タイミングを表すデータストローブ信号ＤＱＳ、／ＤＱＳは、入出力バッファ２６から出力される。あるいは、入出力バッファ２６に入力される。
【００３０】
オンダイターミネーション信号ＯＤＴは、入出力バッファ２６に入力され、入出力バッファ２６において内部の抵抗素子によってＤＱ信号における信号の反射を低減する機能を活性化する。ライトマスクイネーブル信号ＤＭは、入出力バッファ２６に入力され、書き込みデータのマスクを行う。
【００３１】
データストローブ信号ＲＤＱＳ、／ＲＤＱＳは、特定のモードに設定された場合に読み出しデータであるＤＱ信号のタイミングを示す信号として入出力バッファ２６から外部に出力される。
【００３２】
以上のような構成の半導体記憶装置において、図１の太い破線で囲まれるメモリセルアレイ３３、ロウデコーダ３０、センスアンプ３２は、厚膜（第１のゲート酸化膜厚）のトランジスタ（第１のトランジスタ）を用いる。また、図１の太線で囲まれる入力バッファ１１〜１３、入出力バッファ２６は、同じ厚膜トランジスタであって当該トランジスタよりも低い閾値電圧（低Ｖｔｈ）を有するトランジスタ（第３のトランジスタ）を用いる。その他の部分、すなわち、クロック発生部１６、コマンドデコーダ１７、モードレジスタ１８、制御部２０、ロウアドレスバッファ＆リフレッシュ回路２１、カラムアドレスバッファ＆バーストカウンタ２２、データ制御回路２３、ラッチ回路２４、ＤＬＬ２５、カラムデコーダ３１は、薄膜（第２のゲート酸化膜厚）のトランジスタ（第２のトランジスタ）を用いる。
【００３３】
図２は、本発明の第１の実施例に係る半導体記憶装置の構成を示す第２のブロック図である。図２において、半導体記憶装置は、図１では明示しなかった昇圧回路４１、降圧回路４２、レベルシフタ４３、４４を備える。
【００３４】
昇圧回路４１は、厚膜（第１のゲート酸化膜厚）のトランジスタ（第１のトランジスタ）で構成され、外部から供給される電源ＶＤＤ（例えば１．８Ｖ）を昇圧して電源ＶＰＰ（例えば２．８Ｖ）としてメモリセルアレイ４５に供給する。なお、メモリセルアレイ４５は、図１におけるメモリセルアレイ３３と同じであって、太い破線で囲まれる部分に相当する。
【００３５】
降圧回路４２は、厚膜（第１のゲート酸化膜厚）のトランジスタ（第１のトランジスタ）で構成され、外部から供給される電源ＶＤＤを降圧して電源ＶＰＥＲＩ（例えば１．３Ｖ）として周辺回路４６に供給する。なお、周辺回路４６は、図１における太い破線および太線で囲まれる部分を除く部分に相当する。
【００３６】
入出力バッファ４７は、図１における太線で囲まれる部分（入力バッファ１１〜１３、入出力バッファ２６）に相当し、周辺回路４６との間にレベルシフタ４３、４４を備える。
【００３７】
入出力バッファ４７と周辺回路４６とでは、与えられる電源電圧が異なり、動作する信号レベルが異なる。そこで、レベルシフタ４３は、周辺回路４６から出力される信号のレベルを上げて入出力バッファ４７に出力する。レベルシフタ４４は、入出力バッファ４７から出力される信号のレベルを下げて周辺回路４６に出力する。
【００３８】
以上のような構成の場合、メモリセルアレイ中のメモリセルトランジスタは、例えば２．８Ｖ系の電源が供給され、入出力バッファは、例えば１．８Ｖ系の電源が供給される。したがって、入出力バッファにおいて、メモリセルトランジスタと同じトランジスタを適用すると高速動作に適さない。そこで、入出力バッファのトランジスタに閾値電圧Ｖｔの低いトランジスタを用いることで、転送レートを向上させることが可能である。
【００３９】
図３は、入出力バッファ２６の一部となる出力バッファの回路図である。図３において、出力バッファは、ＣＭＯＳ回路で構成され、Ｐｃｈ側のスルーレートコントローラ５１、Ｎｃｈ側のスルーレートコントローラ５２、Ｐｃｈ側のＤＱバッファ５３、Ｎｃｈ側のＤＱバッファ５４、Ｐｃｈ側のＯＤＴコントローラ５５、Ｎｃｈ側のＯＤＴコントローラ５６、Ｐｃｈ側のＯＤＴバッファ５７、Ｎｃｈ側のＯＤＴバッファ５８、パッド５９を備える。
【００４０】
スルーレートコントローラ５１は、レベルシフタからの信号によってＤＱバッファ５３中のＰｃｈトランジスタのアクティブとされる個数を制御することで、パッド５９における出力信号の立ち上がり側のスルーレートを可変にする。
【００４１】
スルーレートコントローラ５２は、レベルシフタからの信号によってＤＱバッファ５４中のＮｃｈトランジスタのアクティブとされる個数を制御することで、パッド５９における出力信号の立ち下がり側のスルーレートを可変にする。
【００４２】
ＯＤＴコントローラ５５は、レベルシフタからの信号によってＯＤＴバッファ５７中のＰｃｈトランジスタのアクティブとされる個数を制御することで、パッド５９における終端抵抗値を可変にする。
【００４３】
ＯＤＴコントローラ５６は、レベルシフタからの信号によってＯＤＴバッファ５８中のＮｃｈトランジスタのアクティブとされる個数を制御することで、パッド５９における終端抵抗値を可変にする。
【００４４】
以上のように構成される出力バッファにおいて、ＰｃｈトランジスタおよびＮｃｈトランジスタは、厚膜（第１のゲート酸化膜厚）であって閾値電圧Ｖｔの低いトランジスタで構成される。
【００４５】
なお、出力バッファがオフ時にあって、パッド５９におけるリーク電流が所定値以下とならないような場合、ＤＱバッファ５３、５４、ＯＤＴバッファ５７、５８を構成するトランジスタを厚膜（第１のゲート酸化膜厚）であって閾値電圧Ｖｔの高いトランジスタで構成することでリーク電流を減少させるようにしてもよい。
【００４６】
また、入力バッファは、入力端子であるパッドにゲートが接続されるだけであるのでリーク電流の影響はなく、閾値電圧Ｖｔの低いトランジスタで構成することができる。
【００４７】
以上のような構成の半導体記憶装置によれば、低消費電力を実現し、入出力バッファの転送レートを向上させることができる。さらに、トランジスタを厚膜と薄膜の２種類とすることで、製造コストの増加を抑えることができる。
【実施例２】
【００４８】
図４は、本発明の第２の実施例に係る半導体記憶装置の構成を示すブロック図である。図４において、半導体記憶装置は、ＤＲＡＭであって、入力バッファ１１ａ〜１３ａ、クロック発生部１６ａ、コマンドデコーダ１７ａ、モードレジスタ１８ａ、制御部２０ａ、ロウアドレスバッファ＆リフレッシュ回路２１ａ、カラムアドレスバッファ＆バーストカウンタ２２ａ、データ制御回路２３ａ、ラッチ回路２４ａ、ＤＬＬ２５ａ、入出力バッファ２６ａ、ロウデコーダ３０、カラムデコーダ３１ａ、センスアンプ３２、メモリセルアレイ３３を備える。ロウデコーダ３０、センスアンプ３２、メモリセルアレイ３３は、図１の同じ符号のそれぞれと同じである。
【００４９】
入力バッファ１１ａ〜１３ａ、入出力バッファ２６ａは、図１の入力バッファ１１〜１３、入出力バッファ２６とそれぞれ同一の機能を有するが、薄膜（第２のゲート酸化膜厚）のトランジスタ（第２のトランジスタ）を用いる。入力バッファ１１ａ〜１３ａ、入出力バッファ２６ａは、薄膜（第２のゲート酸化膜厚）のトランジスタ（第２のトランジスタ）を用いることで、低電圧化した電源に対して最適化され、転送レートを向上させることができる。
【００５０】
クロック発生部１６ａ、コマンドデコーダ１７ａ、モードレジスタ１８ａ、制御部２０ａ、ロウアドレスバッファ＆リフレッシュ回路２１ａ、カラムアドレスバッファ＆バーストカウンタ２２ａ、データ制御回路２３ａ、ラッチ回路２４ａ、ＤＬＬ２５ａ、カラムデコーダ３１ａは、図１のクロック発生部１６、コマンドデコーダ１７、モードレジスタ１８、制御部２０、ロウアドレスバッファ＆リフレッシュ回路２１、カラムアドレスバッファ＆バーストカウンタ２２、データ制御回路２３、ラッチ回路２４、ＤＬＬ２５、カラムデコーダ３１とそれぞれ同一の機能を有する。ただし、薄膜（第２のゲート酸化膜厚）であって、入力バッファ１１ａ〜１３ａ、入出力バッファ２６ａに用いるトランジスタよりも低い閾値電圧（低Ｖｔｈ）を有するトランジスタ（第４のトランジスタ）を用いる。このような周辺回路は、薄膜（第２のゲート酸化膜厚）であって、より低い閾値電圧（低Ｖｔｈ）を有するトランジスタを用いることでより低い電源電圧に対して最適化される。
【００５１】
以上のような構成の半導体記憶装置によれば、実施例１と同様に、低消費電力を実現し、入出力バッファの転送レートを向上させることができる。さらに、トランジスタを厚膜と薄膜の２種類とすることで、製造コストの増加を抑えることができる。
【００５２】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施例に係る半導体記憶装置の構成を示す第１のブロック図である。
【図２】本発明の第１の実施例に係る半導体記憶装置の構成を示す第２のブロック図である。
【図３】本発明の第１の実施例に係る出力バッファの回路図である。
【図４】本発明の第２の実施例に係る半導体記憶装置の構成を示すブロック図である。
【符号の説明】
【００５４】
１１〜１３、１１ａ〜１３ａ 入力バッファ
１６、１６ａ クロック発生部
１７、１７ａ コマンドデコーダ
１８、１８ａ モードレジスタ
２０、２０ａ 制御部
２１、２１ａ ロウアドレスバッファ＆リフレッシュ回路
２２、２２ａ カラムアドレスバッファ＆バーストカウンタ
２３、２３ａ データ制御回路
２４、２４ａ ラッチ回路
２５、２５ａ ＤＬＬ
２６、２６ａ 入出力バッファ
３０ ロウデコーダ
３１、３１ａ カラムデコーダ
３２ センスアンプ
３３、４５ メモリセルアレイ
４１ 昇圧回路
４２ 降圧回路
４３、４４ レベルシフタ
４６ 周辺回路
４７ 入出力バッファ
５１、５２ スルーレートコントローラ
５３、５４ ＤＱバッファ
５５、５６ ＯＤＴコントローラ
５７、５８ ＯＤＴバッファ
５９ パッド
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特に、半導体記憶装置におけるトランジスタの構成技術に係る。
【背景技術】
【０００２】
ＤＲＡＭなどの半導体メモリは、大きく分けてメモリセルアレイと、入出力バッファと、メモリセルアレイおよび入出力バッファ間に介在する周辺回路とから構成される。半導体メモリに供給される電源は、昇圧あるいは降圧されて各部に供給される。したがって、各部を構成するトランジスタは、所定の耐圧を有するように適切な酸化膜厚および閾値電圧（Ｖｔｈ）を有するように構成される。
【０００３】
例えば、ＤＲＡＭを構成するメモリセルのトランジスタでは、高耐圧が必要とされるために厚いゲート酸化膜のトランジスタが用いられる。一方、周辺回路では薄いゲート酸化膜のトランジスタが用いられると共に入出力バッファではＤＲＡＭを構成するメモリセルトランジスタと同じ厚いゲート酸化膜のトランジスタが用いられる（特許文献１、２参照）。
【０００４】
このような構成の半導体メモリは、入出力バッファで用いられるトランジスタのゲート酸化膜を他のトランジスタのゲート酸化膜と同じ厚さにすると共にチャネル領域のドープも共用することで、工程を共有することができ、製造コストを低減することができる。
【０００５】
【特許文献１】特開平１１−２９７９５０号公報
【特許文献２】特開２００４−２００７１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以下の分析は本発明において与えられる。
【０００７】
近年、低消費電力化の要求に伴い、周辺回路の低電圧化がなされて、従来と同等のトランジスタの性能を満たすためには酸化膜厚の薄膜化が必要となった。この場合、周辺回路に比べて入出力回路の電源電圧が高い。そこで、電源電圧として大きく分けて３種類、すなわち、周辺回路用にＶＰＥＲＩ（例えば１．３Ｖ）、入出力回路用にＶＤＤ（例えば１．８Ｖ）、アレイ回路用にＶＰＰ（例えば２．８Ｖ）が必要となる。この場合、それぞれの電源電圧ごとに対応する適切な酸化膜厚を有するトランジスタ、すなわち、ＶＰＥＲＩ、ＶＤＤ、ＶＰＰ用にそれぞれ異なる膜厚のトランジスタを備えることが好ましい。しかしながら、三種類のトランジスタを備えることは、半導体メモリの製造工程が増加することを意味する。
【０００８】
そこで、半導体メモリを二種類の膜厚のトランジスタに限定して構成する。このような構成において、トランジスタの組み合わせには、以下の２つが考えられる。
（１）ＶＤＤ系のトランジスタをＶＰＰ系で兼用する。
（２）ＶＰＥＲＩ系のトランジスタをＶＤＤ系で兼用する。
【０００９】
（１）の場合、ＶＤＤ系の回路である入出力回路の性能が悪化し、（２）の場合、ＶＰＥＲＩ系の回路である周辺回路の性能が悪化する。高速化を求められる半導体メモリでは、周辺回路、入出力回路は、高速動作が必須であり、トランジスタ性能の低下は製品機能の劣化に直結してしまう虞がある。
【課題を解決するための手段】
【００１０】
本発明の１つのアスペクト（側面）に係る半導体記憶装置は、ダイナミック型のメモリセルを複数含むメモリセルアレイと、入出力バッファと、メモリセルアレイおよび入出力バッファ間に介在する周辺回路とを備える。この半導体記憶装置において、メモリセルアレイは、第１のゲート酸化膜厚の第１のトランジスタを備え、周辺回路は、第１のゲート酸化膜厚より薄い第２のゲート酸化膜厚の第２のトランジスタを備え、入出力バッファは、第１のゲート酸化膜厚を有すると共に第１のトランジスタの閾値電圧より低い閾値電圧を有する第３のトランジスタを備える。
【００１１】
本発明の他のアスペクト（側面）に係る半導体記憶装置は、ダイナミック型のメモリセルを複数含むメモリセルアレイと、入出力バッファと、メモリセルアレイおよび入出力バッファ間に介在する周辺回路とを備える。この半導体記憶装置において、メモリセルアレイは、第１のゲート酸化膜厚の第１のトランジスタを備え、入出力バッファは、第１のゲート酸化膜厚より薄い第２のゲート酸化膜厚の第２のトランジスタを備え、周辺回路は、第２のゲート酸化膜厚を有すると共に第２のトランジスタの閾値電圧より低い閾値電圧を有する第４のトランジスタを備える。
【発明の効果】
【００１２】
本発明によれば、低消費電力、および入出力バッファの転送レートの向上を実現させると共に、二種類の膜厚のトランジスタで構成するので製造コストの増加を抑えることができる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施形態に係る半導体記憶装置は、ダイナミック型のメモリセルを複数含むメモリセルアレイと、入出力バッファと、メモリセルアレイおよび入出力バッファ間に介在する周辺回路とを備える。メモリセルアレイは厚膜（第１のゲート酸化膜厚）のトランジスタ（第１のトランジスタ）を用いる。ここで、第１の実施形態として、周辺回路は薄膜（第２のゲート酸化膜厚）のトランジスタ（第２のトランジスタ）を用い、入出力バッファには、メモリセルアレイと同じ厚膜トランジスタであって当該トランジスタよりも低い閾値電圧（低Ｖｔｈ）を有するトランジスタ（第３のトランジスタ）を用いる。また、第２の実施形態として、入出力バッファは薄膜（第２のゲート酸化膜厚）のトランジスタ（第２のトランジスタ）を用い、周辺回路には、薄膜トランジスタであって当該トランジスタよりも低い閾値電圧（低Ｖｔｈ）を有するトランジスタ（第４のトランジスタ）を用いる。
【００１４】
入力される外部電源電圧を昇圧してメモリセルアレイに電源として供給する昇圧回路と、外部電源電圧を降圧して周辺回路に電源として供給する降圧回路と、を備え、昇圧回路および降圧回路は、第１のゲート酸化膜厚のトランジスタで構成されることが好ましい。
【００１５】
入出力バッファは、スルーレート制御回路と、ＯＤＴ（On Die Termination control）制御回路と、スルーレート制御回路で駆動される出力バッファと、ＯＤＴ制御回路で駆動されるＯＤＴバッファとを含み、スルーレート制御回路およびＯＤＴ制御回路は、第１の実施形態において第３のトランジスタを備え、第２の実施形態において第２のトランジスタを備えることが好ましい。
【００１６】
出力バッファおよびＯＤＴバッファは、第１の実施形態において第３のトランジスタを備え、第２の実施形態において第２のトランジスタを備えるようにしてもよい。
【００１７】
以上のような半導体記憶装置によれば、周辺回路は、降圧した電源電圧で最適化された酸化膜厚のトランジスタで構成され高速に動作し、降圧した電源電圧を供給するために低消費電力である。また、入出力バッファには、メモリセルアレイを構成するメモリセルトランジスタ、あるいは周辺回路を構成するトランジスタと同じ厚さのゲート酸化膜のトランジスタを用いることで、工程の共有化がなされ、製造コストが抑制される。
【００１８】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００１９】
図１は、本発明の第１の実施例に係る半導体記憶装置の構成を示す第１のブロック図である。図１において、半導体記憶装置は、ＤＲＡＭであって、入力バッファ１１〜１３、クロック発生部１６、コマンドデコーダ１７、モードレジスタ１８、制御部２０、ロウアドレスバッファ＆リフレッシュ回路２１、カラムアドレスバッファ＆バーストカウンタ２２、データ制御回路２３、ラッチ回路２４、ＤＬＬ（Delay Locked Loop）２５、入出力バッファ２６、ロウデコーダ３０、カラムデコーダ３１、センスアンプ３２、メモリセルアレイ３３を備える。
【００２０】
クロック発生部１６は、外部からクロック信号ＣＫ、／ＣＫ、クロックイネーブル信号ＣＫＥを入力バッファ１１を介して入力し、コマンドデコーダ１７、制御部２０、ラッチ回路２４、カラムデコーダ３１のそれぞれに所定のタイミングのクロック信号を供給する。
【００２１】
コマンドデコーダ１７は、外部からチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥを入力バッファ１３を介して入力し、外部からアドレス信号Ａｄｄｒｅｓｓを入力バッファ１２を介して入力し、ＤＲＡＭの動作を設定するコマンド信号を生成して制御部２０に出力する。
【００２２】
モードレジスタ１８は、外部からアドレス信号Ａｄｄｒｅｓｓを入力バッファ１２を介して入力し、ＤＲＡＭの動作モード設定のためのデータを保持する。
【００２３】
制御部２０は、モードレジスタ１８の保持データとコマンドデコーダ１７からコマンド信号を入力し、ロウアドレスバッファ＆リフレッシュ回路２１、カラムアドレスバッファ＆バーストカウンタ２２、データ制御回路２３、ラッチ回路２４、ロウデコーダ３０、センスアンプ３２のそれぞれ動作を所定のタイミングで制御する。
【００２４】
ロウアドレスバッファ＆リフレッシュ回路２１は、外部からアドレス信号Ａｄｄｒｅｓｓ、バンクアドレス信号ＢａｎｋＡｄｄｒｅｓｓを入力バッファ１２を介して入力し、ロウアドレスおよびリフレッシュのためのアドレスを生成し、ロウデコーダ３０に供給する。
【００２５】
カラムアドレスバッファ＆バーストカウンタ２２は、外部からアドレス信号Ａｄｄｒｅｓｓ、バンクアドレス信号ＢａｎｋＡｄｄｒｅｓｓを入力バッファ１２を介して入力し、カラムアドレスを生成し、またバースト信号を生成し、カラムデコーダ３１に供給する。
【００２６】
メモリセルアレイ３３は、ダイナミック型のメモリセルを複数含み、複数のバンクから構成される。カラムデコーダ３１のデータとロウデコーダ３０のデータとによって指定されるメモリセルに対して制御部２０からの制御によってセンスアンプ３２を介してリード動作あるいはライト動作がなされる。
【００２７】
ＤＬＬ２５は、外部からクロック信号ＣＫ、／ＣＫを入力バッファ１１を介して入力し、入出力バッファ２６における入出力のタイミング信号を生成する。
【００２８】
書き込みデータとしてＤＱ信号は、入出力バッファ２６、ラッチ回路２４、データ制御回路２３、センスアンプ３２を介して指定のメモリセルに書き込まれる。また、指定のメモリセルから読み出されたデータは、センスアンプ３２、データ制御回路２３、ラッチ回路２４、入出力バッファ２６を介して読み出しデータであるＤＱ信号として外部に出力される。
【００２９】
ＤＱ信号の入出力タイミングを表すデータストローブ信号ＤＱＳ、／ＤＱＳは、入出力バッファ２６から出力される。あるいは、入出力バッファ２６に入力される。
【００３０】
オンダイターミネーション信号ＯＤＴは、入出力バッファ２６に入力され、入出力バッファ２６において内部の抵抗素子によってＤＱ信号における信号の反射を低減する機能を活性化する。ライトマスクイネーブル信号ＤＭは、入出力バッファ２６に入力され、書き込みデータのマスクを行う。
【００３１】
データストローブ信号ＲＤＱＳ、／ＲＤＱＳは、特定のモードに設定された場合に読み出しデータであるＤＱ信号のタイミングを示す信号として入出力バッファ２６から外部に出力される。
【００３２】
以上のような構成の半導体記憶装置において、図１の太い破線で囲まれるメモリセルアレイ３３、ロウデコーダ３０、センスアンプ３２は、厚膜（第１のゲート酸化膜厚）のトランジスタ（第１のトランジスタ）を用いる。また、図１の太線で囲まれる入力バッファ１１〜１３、入出力バッファ２６は、同じ厚膜トランジスタであって当該トランジスタよりも低い閾値電圧（低Ｖｔｈ）を有するトランジスタ（第３のトランジスタ）を用いる。その他の部分、すなわち、クロック発生部１６、コマンドデコーダ１７、モードレジスタ１８、制御部２０、ロウアドレスバッファ＆リフレッシュ回路２１、カラムアドレスバッファ＆バーストカウンタ２２、データ制御回路２３、ラッチ回路２４、ＤＬＬ２５、カラムデコーダ３１は、薄膜（第２のゲート酸化膜厚）のトランジスタ（第２のトランジスタ）を用いる。
【００３３】
図２は、本発明の第１の実施例に係る半導体記憶装置の構成を示す第２のブロック図である。図２において、半導体記憶装置は、図１では明示しなかった昇圧回路４１、降圧回路４２、レベルシフタ４３、４４を備える。
【００３４】
昇圧回路４１は、厚膜（第１のゲート酸化膜厚）のトランジスタ（第１のトランジスタ）で構成され、外部から供給される電源ＶＤＤ（例えば１．８Ｖ）を昇圧して電源ＶＰＰ（例えば２．８Ｖ）としてメモリセルアレイ４５に供給する。なお、メモリセルアレイ４５は、図１におけるメモリセルアレイ３３と同じであって、太い破線で囲まれる部分に相当する。
【００３５】
降圧回路４２は、厚膜（第１のゲート酸化膜厚）のトランジスタ（第１のトランジスタ）で構成され、外部から供給される電源ＶＤＤを降圧して電源ＶＰＥＲＩ（例えば１．３Ｖ）として周辺回路４６に供給する。なお、周辺回路４６は、図１における太い破線および太線で囲まれる部分を除く部分に相当する。
【００３６】
入出力バッファ４７は、図１における太線で囲まれる部分（入力バッファ１１〜１３、入出力バッファ２６）に相当し、周辺回路４６との間にレベルシフタ４３、４４を備える。
【００３７】
入出力バッファ４７と周辺回路４６とでは、与えられる電源電圧が異なり、動作する信号レベルが異なる。そこで、レベルシフタ４３は、周辺回路４６から出力される信号のレベルを上げて入出力バッファ４７に出力する。レベルシフタ４４は、入出力バッファ４７から出力される信号のレベルを下げて周辺回路４６に出力する。
【００３８】
以上のような構成の場合、メモリセルアレイ中のメモリセルトランジスタは、例えば２．８Ｖ系の電源が供給され、入出力バッファは、例えば１．８Ｖ系の電源が供給される。したがって、入出力バッファにおいて、メモリセルトランジスタと同じトランジスタを適用すると高速動作に適さない。そこで、入出力バッファのトランジスタに閾値電圧Ｖｔの低いトランジスタを用いることで、転送レートを向上させることが可能である。
【００３９】
図３は、入出力バッファ２６の一部となる出力バッファの回路図である。図３において、出力バッファは、ＣＭＯＳ回路で構成され、Ｐｃｈ側のスルーレートコントローラ５１、Ｎｃｈ側のスルーレートコントローラ５２、Ｐｃｈ側のＤＱバッファ５３、Ｎｃｈ側のＤＱバッファ５４、Ｐｃｈ側のＯＤＴコントローラ５５、Ｎｃｈ側のＯＤＴコントローラ５６、Ｐｃｈ側のＯＤＴバッファ５７、Ｎｃｈ側のＯＤＴバッファ５８、パッド５９を備える。
【００４０】
スルーレートコントローラ５１は、レベルシフタからの信号によってＤＱバッファ５３中のＰｃｈトランジスタのアクティブとされる個数を制御することで、パッド５９における出力信号の立ち上がり側のスルーレートを可変にする。
【００４１】
スルーレートコントローラ５２は、レベルシフタからの信号によってＤＱバッファ５４中のＮｃｈトランジスタのアクティブとされる個数を制御することで、パッド５９における出力信号の立ち下がり側のスルーレートを可変にする。
【００４２】
ＯＤＴコントローラ５５は、レベルシフタからの信号によってＯＤＴバッファ５７中のＰｃｈトランジスタのアクティブとされる個数を制御することで、パッド５９における終端抵抗値を可変にする。
【００４３】
ＯＤＴコントローラ５６は、レベルシフタからの信号によってＯＤＴバッファ５８中のＮｃｈトランジスタのアクティブとされる個数を制御することで、パッド５９における終端抵抗値を可変にする。
【００４４】
以上のように構成される出力バッファにおいて、ＰｃｈトランジスタおよびＮｃｈトランジスタは、厚膜（第１のゲート酸化膜厚）であって閾値電圧Ｖｔの低いトランジスタで構成される。
【００４５】
なお、出力バッファがオフ時にあって、パッド５９におけるリーク電流が所定値以下とならないような場合、ＤＱバッファ５３、５４、ＯＤＴバッファ５７、５８を構成するトランジスタを厚膜（第１のゲート酸化膜厚）であって閾値電圧Ｖｔの高いトランジスタで構成することでリーク電流を減少させるようにしてもよい。
【００４６】
また、入力バッファは、入力端子であるパッドにゲートが接続されるだけであるのでリーク電流の影響はなく、閾値電圧Ｖｔの低いトランジスタで構成することができる。
【００４７】
以上のような構成の半導体記憶装置によれば、低消費電力を実現し、入出力バッファの転送レートを向上させることができる。さらに、トランジスタを厚膜と薄膜の２種類とすることで、製造コストの増加を抑えることができる。
【実施例２】
【００４８】
図４は、本発明の第２の実施例に係る半導体記憶装置の構成を示すブロック図である。図４において、半導体記憶装置は、ＤＲＡＭであって、入力バッファ１１ａ〜１３ａ、クロック発生部１６ａ、コマンドデコーダ１７ａ、モードレジスタ１８ａ、制御部２０ａ、ロウアドレスバッファ＆リフレッシュ回路２１ａ、カラムアドレスバッファ＆バーストカウンタ２２ａ、データ制御回路２３ａ、ラッチ回路２４ａ、ＤＬＬ２５ａ、入出力バッファ２６ａ、ロウデコーダ３０、カラムデコーダ３１ａ、センスアンプ３２、メモリセルアレイ３３を備える。ロウデコーダ３０、センスアンプ３２、メモリセルアレイ３３は、図１の同じ符号のそれぞれと同じである。
【００４９】
入力バッファ１１ａ〜１３ａ、入出力バッファ２６ａは、図１の入力バッファ１１〜１３、入出力バッファ２６とそれぞれ同一の機能を有するが、薄膜（第２のゲート酸化膜厚）のトランジスタ（第２のトランジスタ）を用いる。入力バッファ１１ａ〜１３ａ、入出力バッファ２６ａは、薄膜（第２のゲート酸化膜厚）のトランジスタ（第２のトランジスタ）を用いることで、低電圧化した電源に対して最適化され、転送レートを向上させることができる。
【００５０】
クロック発生部１６ａ、コマンドデコーダ１７ａ、モードレジスタ１８ａ、制御部２０ａ、ロウアドレスバッファ＆リフレッシュ回路２１ａ、カラムアドレスバッファ＆バーストカウンタ２２ａ、データ制御回路２３ａ、ラッチ回路２４ａ、ＤＬＬ２５ａ、カラムデコーダ３１ａは、図１のクロック発生部１６、コマンドデコーダ１７、モードレジスタ１８、制御部２０、ロウアドレスバッファ＆リフレッシュ回路２１、カラムアドレスバッファ＆バーストカウンタ２２、データ制御回路２３、ラッチ回路２４、ＤＬＬ２５、カラムデコーダ３１とそれぞれ同一の機能を有する。ただし、薄膜（第２のゲート酸化膜厚）であって、入力バッファ１１ａ〜１３ａ、入出力バッファ２６ａに用いるトランジスタよりも低い閾値電圧（低Ｖｔｈ）を有するトランジスタ（第４のトランジスタ）を用いる。このような周辺回路は、薄膜（第２のゲート酸化膜厚）であって、より低い閾値電圧（低Ｖｔｈ）を有するトランジスタを用いることでより低い電源電圧に対して最適化される。
【００５１】
以上のような構成の半導体記憶装置によれば、実施例１と同様に、低消費電力を実現し、入出力バッファの転送レートを向上させることができる。さらに、トランジスタを厚膜と薄膜の２種類とすることで、製造コストの増加を抑えることができる。
【００５２】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施例に係る半導体記憶装置の構成を示す第１のブロック図である。
【図２】本発明の第１の実施例に係る半導体記憶装置の構成を示す第２のブロック図である。
【図３】本発明の第１の実施例に係る出力バッファの回路図である。
【図４】本発明の第２の実施例に係る半導体記憶装置の構成を示すブロック図である。
【符号の説明】
【００５４】
１１〜１３、１１ａ〜１３ａ 入力バッファ
１６、１６ａ クロック発生部
１７、１７ａ コマンドデコーダ
１８、１８ａ モードレジスタ
２０、２０ａ 制御部
２１、２１ａ ロウアドレスバッファ＆リフレッシュ回路
２２、２２ａ カラムアドレスバッファ＆バーストカウンタ
２３、２３ａ データ制御回路
２４、２４ａ ラッチ回路
２５、２５ａ ＤＬＬ
２６、２６ａ 入出力バッファ
３０ ロウデコーダ
３１、３１ａ カラムデコーダ
３２ センスアンプ
３３、４５ メモリセルアレイ
４１ 昇圧回路
４２ 降圧回路
４３、４４ レベルシフタ
４６ 周辺回路
４７ 入出力バッファ
５１、５２ スルーレートコントローラ
５３、５４ ＤＱバッファ
５５、５６ ＯＤＴコントローラ
５７、５８ ＯＤＴバッファ
５９ パッド
【特許請求の範囲】
【請求項１】
ダイナミック型のメモリセルを複数含むメモリセルアレイと、入出力バッファと、メモリセルアレイおよび入出力バッファ間に介在する周辺回路とを備える半導体記憶装置において、
前記メモリセルアレイは、第１のゲート酸化膜厚の第１のトランジスタを備え、
前記周辺回路は、第１のゲート酸化膜厚より薄い第２のゲート酸化膜厚の第２のトランジスタを備え、
前記入出力バッファは、第１のゲート酸化膜厚を有すると共に前記第１のトランジスタの閾値電圧より低い閾値電圧を有する第３のトランジスタを備えることを特徴とする半導体記憶装置。
【請求項２】
ダイナミック型のメモリセルを複数含むメモリセルアレイと、入出力バッファと、メモリセルアレイおよび入出力バッファ間に介在する周辺回路とを備える半導体記憶装置において、
前記メモリセルアレイは、第１のゲート酸化膜厚の第１のトランジスタを備え、
前記入出力バッファは、第１のゲート酸化膜厚より薄い第２のゲート酸化膜厚の第２のトランジスタを備え、
前記周辺回路は、第２のゲート酸化膜厚を有すると共に前記第２のトランジスタの閾値電圧より低い閾値電圧を有する第４のトランジスタを備えることを特徴とする半導体記憶装置。
【請求項３】
入力される外部電源電圧を昇圧して前記メモリセルアレイに電源として供給する昇圧回路と、
前記外部電源電圧を降圧して前記周辺回路に電源として供給する降圧回路と、
を備え、
前記昇圧回路および降圧回路は、第１のゲート酸化膜厚のトランジスタで構成されることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
前記入出力バッファは、スルーレート制御回路と、ＯＤＴ制御回路と、スルーレート制御回路で駆動される出力バッファと、ＯＤＴ制御回路で駆動されるＯＤＴバッファとを含み、
前記スルーレート制御回路およびＯＤＴ制御回路は、前記第３のトランジスタを備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記出力バッファおよびＯＤＴバッファは、前記第３のトランジスタを備えることを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記入出力バッファは、スルーレート制御回路と、ＯＤＴ制御回路と、スルーレート制御回路で駆動される出力バッファと、ＯＤＴ制御回路で駆動されるＯＤＴバッファとを含み、
前記スルーレート制御回路およびＯＤＴ制御回路は、前記第２のトランジスタを備えることを特徴とする請求項２記載の半導体記憶装置。
【請求項７】
前記出力バッファおよびＯＤＴバッファは、前記第２のトランジスタを備えることを特徴とする請求項６記載の半導体記憶装置。
【請求項１】
ダイナミック型のメモリセルを複数含むメモリセルアレイと、入出力バッファと、メモリセルアレイおよび入出力バッファ間に介在する周辺回路とを備える半導体記憶装置において、
前記メモリセルアレイは、第１のゲート酸化膜厚の第１のトランジスタを備え、
前記周辺回路は、第１のゲート酸化膜厚より薄い第２のゲート酸化膜厚の第２のトランジスタを備え、
前記入出力バッファは、第１のゲート酸化膜厚を有すると共に前記第１のトランジスタの閾値電圧より低い閾値電圧を有する第３のトランジスタを備えることを特徴とする半導体記憶装置。
【請求項２】
ダイナミック型のメモリセルを複数含むメモリセルアレイと、入出力バッファと、メモリセルアレイおよび入出力バッファ間に介在する周辺回路とを備える半導体記憶装置において、
前記メモリセルアレイは、第１のゲート酸化膜厚の第１のトランジスタを備え、
前記入出力バッファは、第１のゲート酸化膜厚より薄い第２のゲート酸化膜厚の第２のトランジスタを備え、
前記周辺回路は、第２のゲート酸化膜厚を有すると共に前記第２のトランジスタの閾値電圧より低い閾値電圧を有する第４のトランジスタを備えることを特徴とする半導体記憶装置。
【請求項３】
入力される外部電源電圧を昇圧して前記メモリセルアレイに電源として供給する昇圧回路と、
前記外部電源電圧を降圧して前記周辺回路に電源として供給する降圧回路と、
を備え、
前記昇圧回路および降圧回路は、第１のゲート酸化膜厚のトランジスタで構成されることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
前記入出力バッファは、スルーレート制御回路と、ＯＤＴ制御回路と、スルーレート制御回路で駆動される出力バッファと、ＯＤＴ制御回路で駆動されるＯＤＴバッファとを含み、
前記スルーレート制御回路およびＯＤＴ制御回路は、前記第３のトランジスタを備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記出力バッファおよびＯＤＴバッファは、前記第３のトランジスタを備えることを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記入出力バッファは、スルーレート制御回路と、ＯＤＴ制御回路と、スルーレート制御回路で駆動される出力バッファと、ＯＤＴ制御回路で駆動されるＯＤＴバッファとを含み、
前記スルーレート制御回路およびＯＤＴ制御回路は、前記第２のトランジスタを備えることを特徴とする請求項２記載の半導体記憶装置。
【請求項７】
前記出力バッファおよびＯＤＴバッファは、前記第２のトランジスタを備えることを特徴とする請求項６記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１０−６２１９３（Ｐ２０１０−６２１９３Ａ）
【公開日】平成２２年３月１８日（２０１０．３．１８）
【国際特許分類】
【出願番号】特願２００８−２２３５１０（Ｐ２００８−２２３５１０）
【出願日】平成２０年９月１日（２００８．９．１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２２年３月１８日（２０１０．３．１８）
【国際特許分類】
【出願日】平成２０年９月１日（２００８．９．１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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