【課題】信号配線領域の大幅な増大をともなうことなく、信号配間に生じるカップリングノイズの低減を実現した半導体装置を提供する。
【解決手段】信号線が並行配置される場合において、当該信号線の全てが片側の信号線だけからのみカップリングノイズを受ける構成とするため、当該複数の信号線の両側において他の信号線と対向しないように、その信号線の片側一方にのみ電源電位、接地電位又は当該信号線がカップリングノイズを受ける期間において一定電位に維持される配線を配置する。 （もっと読む）

【課題】隣接するトレンチのストレージノード電極同士のショートを防止する半導体装置を提供する。
【解決手段】半導体基板１の複数のトレンチ８の内部表面に第１のポリシリコン膜１２を堆積し、第１のポリシリコン膜１２表面に不純物ドープのシリカガラス膜１３を堆積した後、シリカガラス膜１３をプレート電極形成領域の深さまでエッチングし、シリカガラス膜１３から導電型不純物を導入して導電型不純物含有ポリシリコン膜１６ａと拡散層１６ｂとを有するプレート電極１６を形成する。次にトレンチ内部表面にキャパシタ絶縁膜１７を形成後、トレンチ８内部に第１の導電膜を堆積し、ストレージノード電極１８を形成する。その後、第１及び第２導電層２１，２２でストレージノード電極とセルの拡散層とを接続する。 （もっと読む）

【課題】１Ｔ−ＤＲＡＭの動作方法を提供する。
【解決手段】ドレイン領域１６４、ソース領域１６２、フローティングボディー領域１７０、及びゲート領域１３０をそれぞれ備える一つ以上の半導体素子の動作方法において、前記半導体素子のデータ状態を第１状態に変更する消去モードで、前記ドレイン領域に印加されるドレイン電圧パルスがイネーブル状態からスタンバイ状態に遷移された以後に、前記ゲート領域に印加されるゲート電圧パルスがイネーブル状態からスタンバイ状態に遷移され、前記半導体素子のデータ状態を第２状態に変更する書き込みモードで、前記ゲート電圧パルスがイネーブル状態からスタンバイ状態に遷移された以後に、前記ドレイン電圧パルスがイネーブル状態からスタンバイ状態に遷移されることを特徴とする半導体素子の動作方法。 （もっと読む）

【課題】メモリーセルへの配線長差で生じるスキューをより低減できる半導体記憶装置を提供する。
【解決手段】データが格納されるメモリーセル領域と、メモリーセル領域内のメモリーセルを選択するためのアドレス及びコマンドが入力される、チップの中央付近に配置されたコマンド回路とを有する半導体記憶装置であって、アドレス及び前記コマンドに基づいて生成された信号をメモリーセルへ入力する、メモリーセル領域の一端に配置された入力バッファと、選択されたメモリーセルへデータを書き込む、あるいは選択されたメモリーセルから読み出されたデータを出力する、メモリーセル領域の入力バッファと対向する位置に配置された出力バッファとを有する。 （もっと読む）

【課題】高温の酸化性雰囲気中でのＳＯＤ膜の改質を促進する。ライナー膜下部の素子や半導体基板が酸化されてダメージを受けることを防止する。
【解決手段】凹部と、凹部の内壁側面上に順に形成した、第１のライナー膜と、酸素原子を含有する第２のライナー膜と、凹部内に充填された絶縁領域と、を有し、第１のライナー膜は第２のライナー膜よりも耐酸化性が優れるものとした半導体装置。 （もっと読む）

【課題】 従来の比例縮小側（係数α、α＞１）を適用した平面型ＭＯＳＴのしきい電圧のばらつきの標準偏差σ（Ｖ_Ｔ）が、微細化とともに、すなわちαを大きくするとともに大きくなり、動作電圧が低くできないという問題がある。
【解決手段】 フィンの高さをチャンネル長よりも高くしたＦｉｎＦＥＴ構造によって上記の問題を解決する。 （もっと読む）

【課題】除去可能な補助検査端子を有するソリッドステート・ドライブの検査方法を提供する。
【解決手段】除去可能な補助検査端子を有するソリッドステート・ドライブの検査方法において、該ソリッドステート・ドライブのメモリ半導体素子に不良が発生した場合、不良分析のために検査端子が設けられた補助ボードを別途に使用して除去するか、又は印刷回路基板の一側面エッジにメモリ半導体素子を検査可能な印刷回路パターンと接続された貫通ホールを設け、不良発生時に、前記貫通ホールが露出されるように、印刷回路基板の一部を切断し、メモリ半導体素子に対する不良分析を実施する。従って、印刷回路基板に搭載されたメモリ半導体素子を取り外さずに不良分析を実施することが可能である。 （もっと読む）

【課題】高価のＳＯＩウエハーを用いることなく、バルクシリコンウエハーを用いて、さらに向上した半導体素子を製造することが可能な方法の提供。
【解決手段】本発明の半導体素子の製造方法は、半導体基板１０上にバッファ膜１２、１４を形成する段階と、バッファ膜を第１方向にパターニングし、所定の間隔で離れているバッファ膜パターンを形成する段階と、バッファ膜パターンの上およびバッファ膜パターン同士の間に半導体エピタキシャル層１８を形成する段階と、第１方向と交差する第２方向に少なくともバッファ膜パターンの側壁を露出させる第１トレンチ３００を形成する段階と、第１トレンチを介して露出されたバッファ膜パターンを選択的に除去する段階と、バッファ膜パターンが除去された領域に埋め込み絶縁膜２２を形成する段階と、第１方向に埋め込み絶縁膜の間に介在された半導体エピタキシャル層の一部を除去して第２トレンチ４００を形成する段階と、第１トレンチおよび第２トレンチに素子隔離膜３００ａ、４００ａを形成する段階とを含む。 （もっと読む）

【課題】層間絶縁膜に開口した凹部の底部及び側壁から層間絶縁膜上面にかけて形成した導電膜を、導電膜形成後の凹部内に保護絶縁膜を形成すること無しに層間絶縁膜上面の導電膜のみを選択的に除去する方法を提供する。
【解決手段】導電膜のドライエッチングに際して、その最中に前記凹部内の開口部近傍にデポジション膜が形成されるようにエッチング条件を選択して行う。 （もっと読む）

メモリデバイスならびにメモリデバイスを製造する方法。メモリデバイスは基板表面におけるストレージトランジスタを含む。ストレージトランジスタは、第一および第二のソース／ドレイン領域間のボディ部分を含み、ソース／ドレイン領域は第一の導電型の領域である。ストレージトランジスタは、少なくとも二つの平面でボディ部分を少なくとも部分的に包囲するゲート構造をも含む。ビット線は第一のソース／ドレイン領域に接続され、ワード線はゲート構造に接続される。
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