メモリデバイスならびにメモリデバイスを製造する方法。メモリデバイスは基板表面におけるストレージトランジスタを含む。ストレージトランジスタは、第一および第二のソース／ドレイン領域間のボディ部分を含み、ソース／ドレイン領域は第一の導電型の領域である。ストレージトランジスタは、少なくとも二つの平面でボディ部分を少なくとも部分的に包囲するゲート構造をも含む。ビット線は第一のソース／ドレイン領域に接続され、ワード線はゲート構造に接続される。
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【課題】周辺回路領域のトランジスタを電源電圧の急激な変動を防止するためのパワーデカップリングキャパシタとして使用することによって半導体メモリ装置の集積度及び信頼性を向上させることのできる半導体メモリ装置及びその製造方法を提供する。
【解決手段】コア領域と周辺回路領域とに分割される基板上に形成される半導体メモリ装置において、前記コア領域及び前記周辺回路領域にかけて拡張されるキャパシタ構造を含み、前記キャパシタ構造の各部分は、前記コア領域ではメモリセルキャパシタとして機能し、前記周辺回路領域では第１及び第２キャパシタとして機能し、前記第１及び第２キャパシタの組み合わせは、第１パワーデカップリングキャパシタ（ｐｏｗｅｒ ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔｏｒ）として機能し、前記周辺回路領域に配置されるトランジスタは、第２パワーデカップリングキャパシタとして機能することを特徴とする。 （もっと読む）

【課題】２段構成の下部電極を有するキャパシタにおいて、上段と下段の電極部同士の接続部にタングステンの露出する部分が形成された状態で容量絶縁膜を形成すると、容量絶縁膜とタングステンの間に酸化物が形成されて、キャパシタのリーク電流が増大する。
【解決手段】半導体装置は、上部電極と下部電極の間に容量絶縁膜が挟まれたキャパシタを用いたものである。このキャパシタは、下部電極が複数の電極部分を重ねて接続して構成されており、その隣接する電極部分のうちの下段の電極部分（プラグ型電極９）が柱状のタングステン４を有している。下段の電極部分はタングステン４の側面および底面を覆う導電性の膜（バリア膜３）をさらに有しており、タングステン４の上面は、上段の電極部分（シリンダー型電極１０）の底部により覆われている。 （もっと読む）

【課題】フラッシュメモリといった半導体装置の特性変動を抑えられるようにする。
【解決手段】半導体装置の製造方法は、基板上にシリコン窒化膜を形成する成膜工程と、前記シリコン窒化膜が形成された前記基板に対して酸化処理を施す酸化工程と、を含み、前記酸化工程では、前記シリコン窒化膜が形成された前記基板を収容したチャンバ内の圧力を大気圧よりも低くした状態で前記チャンバ内に酸素含有ガス及び水素含有ガスを供給し、前記シリコン窒化膜の表面からその反対側の前記基板との界面にかけて前記シリコン窒化膜の全体を酸化して前記シリコン窒化膜の全体をシリコン酸化膜に変換する。 （もっと読む）

削設構造（１３０、３３０、８３０）の垂直側壁（１３２、３３２、８３２）に金属（１４１、３４１、８４１）をパターニングする方法であって、金属の一部分（４３５）が、削設構造内においてスピンオングラス材料上方で露出するように、スピンオングラス材料を削設構造内に配置する段階と、第１のウェット化学エッチングを使用して金属の一部分をエッチングし、垂直側壁から取り除く段階と、第２のウェット化学エッチングを使用してエッチングすることにより、削設構造からスピンオングラス材料を取り除く段階とを備える。上述した方法は、ｅＤＲＡＭデバイスに好適なＭＩＭキャパシタ（８００）の製造に適用してもよい。 （もっと読む）

【課題】閾値電圧が互いに同一であることを要求される２つのトランジスタにおいて、閾値電圧が異なる値になることを抑制する半導体装置の製造方法及び半導体装置を提供する。
【解決手段】第１素子形成領域１２には第１トランジスタ２０２及び第２トランジスタ２０４が形成され、第２素子形成領域１３には第３トランジスタ３０２が形成される。これら３つのトランジスタは同一導電型である。第１トランジスタ２０２及び第２トランジスタ２０４は同一の閾値電圧を有する。第１マスクパターンを用いて第１素子形成領域１２に第１ウェル２１０を形成し、第２マスクパターンを用いて第２素子形成領域１３に第２ウェル４１０を形成する。第１トランジスタ２０２のチャネル領域及び第２トランジスタ２０４のチャネル領域は基準線Ｌを介して線対称な形状を有している。また第１マスクパターンも、基準線Ｌを介して線対称な形状を有している。 （もっと読む）

【課題】 書き換え及び読み出しがランダムかつ無制限に可能で、安価で高性能な不揮発性メモリを提供する。
【解決手段】 単位メモリセルが、半導体基板から電気的に分離されているチャンネルボディを持つＭＩＳＦＥＴ１０８と、ＭＩＳＦＥＴのドレインと一方端が電気的に接続セル二端子構造の抵抗変化素子１１３で構成されている。ＭＩＳＦＥＴ１０８が揮発性メモリ素子、抵抗変化素子１１３が不揮発性メモリ素子として機能し、電源ＯＦＦ前にはＭＩＳＦＥＴ１０８に記憶されている情報を抵抗変化素子１１３に複製し、電源ＯＮ時には抵抗変化素子に記憶されている情報をＭＩＳＦＥＴ１０８に転送して、ＭＩＳＦＥＴ１０８をランダム書き換え・読み出しが可能な揮発性メモリとして使用する。 （もっと読む）

【課題】トレンチゲート形成において、ペアスペースパターンの位置ずれの生じないパターン形成方法を提供する。
【解決手段】被加工層１上に、第３〜第１マスク層１３，１２，１１を順次積層する。第１マスク層上に第４マスク層を形成し、第４マスク層をマスクにして第１マスク層をラインパターン形状に成形する。第１マスク層のライン幅方向両側に、サイドウオール層２１ａを形成してから第１マスク層を除去する。一対のサイドウオール層をマスクにして第２マスク層を一対のラインパターン形状に成形する。第３マスク層上に第５マスク層を形成し、第５マスク層をマスクにして一対の開口部を第３マスク層に設ける。第３マスク層をマスクにして被加工層に一対の溝部を設ける。 （もっと読む）

【課題】ワード線の抵抗の低減及びワード線間容量の低減が可能な半導体装置を提供する。
【解決手段】ワード線３Ａ及び３Ｂ方向に延在し、隣接する２つのセル列（Ｌ_４ｎ＋１とＬ_４ｎ＋２、Ｌ_４ｎ＋３とＬ_４ｎ＋４）を１本のワード線３Ａ，３Ｂで接続することを特徴とする半導体装置５０を採用する。 （もっと読む）

【課題】洗浄工程で活性領域が倒れたり、変形したりするのを防いだ電界効果トランジスタを提供する。
【解決手段】半導体基板の表面に、ＦＥＴの動作時にチャネルが発生する部位を含む４つの柱状活性領域を有し、各々の柱状活性領域は梁フィールド酸化膜８により分離され、各々の柱状活性領域の側面に接するようにゲート絶縁膜１０を介してゲート電極１１ａおよび１１ｂが設けられ、柱状活性領域の上面にはドレイン電極に相当する上部拡散層１４ｄと、シリコン基板１の表面にソース電極に相当する下部拡散層９ａ、９ｂ、９ｃおよび９ｄとが設けられた構成である。 （もっと読む）