半導体装置の製造方法
【課題】トレンチゲート形成において、ペアスペースパターンの位置ずれの生じないパターン形成方法を提供する。
【解決手段】被加工層１上に、第３〜第１マスク層１３，１２，１１を順次積層する。第１マスク層上に第４マスク層を形成し、第４マスク層をマスクにして第１マスク層をラインパターン形状に成形する。第１マスク層のライン幅方向両側に、サイドウオール層２１ａを形成してから第１マスク層を除去する。一対のサイドウオール層をマスクにして第２マスク層を一対のラインパターン形状に成形する。第３マスク層上に第５マスク層を形成し、第５マスク層をマスクにして一対の開口部を第３マスク層に設ける。第３マスク層をマスクにして被加工層に一対の溝部を設ける。
【解決手段】被加工層１上に、第３〜第１マスク層１３，１２，１１を順次積層する。第１マスク層上に第４マスク層を形成し、第４マスク層をマスクにして第１マスク層をラインパターン形状に成形する。第１マスク層のライン幅方向両側に、サイドウオール層２１ａを形成してから第１マスク層を除去する。一対のサイドウオール層をマスクにして第２マスク層を一対のラインパターン形状に成形する。第３マスク層上に第５マスク層を形成し、第５マスク層をマスクにして一対の開口部を第３マスク層に設ける。第３マスク層をマスクにして被加工層に一対の溝部を設ける。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はサイドウオールダブルパターニング法（サイドウオールＤＰＴ：Double Patterning Technology）を用いた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の製造工程において、ウェハ上に回路パターンを形成する装置として光学式投影露光装置（以下露光機とする）が広く使われている。通常、露光機には複数の光学条件が設定できるようになっており、露光するパターンの大きさ、形状、配列などによって光学条件を決定する。例えば、パターン同士の集積度が低い疎のパターンに対してはコンベンショナル照明が使われ、ＤＲＡＭ（dynamic random access memory）のセル内のようなパターンの繰り返し性の高い密なパターンに対しては輪帯照明が使われることが多い。
【０００３】
また、半導体装置の微細化、高性能化に伴い、回路上で使用されるパターンも多種多様になってきている。ＤＲＡＭにおいても従来セル内では同形状のパターンが等間隔で繰り返されるものが主であったが、最近では繰り返し性が崩れたパターンも多く使用されるようになり、光学条件の最適化だけでは所望のパターンを形成することが困難になってきている。
繰り返し性が崩れたパターンを露光機により形成する場合、レチクルに形成されたパターンを透過する光強度分布は、パターン中心線に対し非対称となるため、ウェハ上に形成されたパターンは本来形成されるべき位置からずれてしまう可能性がある。
トレンチゲート型ＭＯＳトランジスタ（Ｔｒ）を備えたＤＲＡＭの製造工程において、トレンチゲートパターンをＳｉ基板上に形成する場合にも上記非対称性起因の位置ズレが発生する。
【０００４】
図１６〜図２０には、単純Line & Space(以下L&Sとする)パターンの形成方法を示す。この単純L&Sパターンの形成は、例えば、プレーナータイプのＭＯＳ−Ｔｒのゲート電極（ワード線）の形成に適用されている。単純L&SパターンをＳｉ基板上に作成する方法としては、図１６（ａ）に示すような所望のL&Sパターンを持つレチクル１０１を使用する。レチクル１０１は、石英基板にＣｒ等のマスクパターンからなる遮光部１０１ｂが形成されて構成されている。図１６に示すレチクル１０１は、透光部１０１ａが露光光を通し、遮光部１０１ｂは露光光を遮光するものとなっている。レチクル１０１の透光部１０１ａを通過した光強度分布は、図１６（ｂ）の符号１０２に示す波状の曲線となる。図１６（ｂ）において、横軸がレチクル１０１の幅方向の位置に対応し、縦軸は透過光の相対的な光強度に対応する。レチクル１０１上の透光部１０１ａのパターンはL&Sであることから、光強度分布を示す曲線１０２は図１６（ｃ）に示すようにパターンの中心線Ｍに対して対称性を保った波形の繰り返しとなる。
【０００５】
このようなレチクル１０１を用いてＳｉ基板上にパターン形成するプロセスとしては、まず図１７に示すように、Ｓｉ基板１０３上にポジ型フォトレジスト１０４を塗布する。次に露光機によってレチクル１０１上のL&Sパターンをポジ型フォトレジスト１０４に露光する。レチクル１０１を通過した光強度分布の曲線１０２のうち、ある閾値ＴＨ１０以上の光強度を持った位置に対応するポジ型フォトレジスト１０４は現像処理によって溶解し、閾値ＴＨ１０未満の位置に対応するポジ型フォトレジスト１０４はＳｉ基板１０３上に残る。これにより、図１８に示すような、ライン幅Ｌ１１、スペース幅Ｓ１１の繰り返しL&Sパターン１０４ａが形成される。
【０００６】
次に、図１９に示すように、形成されたL&Sパターン１０４ａをマスクとして、Ｓｉ基板１０３に対しＳｉエッチングを行う。次いで、図２０に示すようにL&Sパターン１０４ａを除去する。これにより、レチクル１０１のL&Sパターンに対応した溝パターン１０３ａを有するＳｉ基板１０３ｂが完成する。
【０００７】
上記L&Sパターンにより、ＤＲＡＭのメモリセルにおけるプレーナータイプのＭＯＳ−Ｔｒを形成する具体例について、図２６〜図２７を用いて説明する。
図２６（ａ）は、ＤＲＡＭメモリセル領域における活性領域１３１のレイアウトの一例を示す平面図である。活性領域１３１は、縦方向および横方向に規則的に配置されている。各々の活性領域１３１は、素子分離領域１３０で囲まれることにより互いに絶縁分離されている。図２６（ｂ）は、図２６（ａ）のＡ−Ａ断面を示している。活性領域１３１を囲む素子分離領域１３０は、シリコン基板に形成された溝を埋め込む絶縁膜で構成されている。
【０００８】
図２６に引き続き、図２７は、メモリセル領域にＭＯＳ−Ｔｒを形成した状態を示している。（ａ）は平面図であり、（ｂ）及び（ｃ）は（ａ）の部分断面図である。図２６で活性領域を形成した後、活性領域表面にゲート絶縁膜を形成し（図示なし）、図２７（ｂ）に示すように、シリコン（半導体）基板上全面にゲート電極材料１３２を形成する。その後、リソグラフィ法によりホトレジストマスクＭ１０１を形成する。ホトレジストマスクＭ１０１は、ラインＬ１０４、スペースＳ１０４からなるＬ＆Ｓパターンで形成される。ラインＬ１０４とスペースＳ１０４は等間隔で形成される。次に、図２７（ｃ）に示すように、ホトレジストマスクＭ１０１を用いて、ゲート電極材料１３２をドライエッチングし、ゲート電極を形成する。ホトレジストマスクＭ１０１を除去した後、イオン注入法を用いてドレイン拡散層１３３とソース拡散層１３４、１３５を形成する。これにより、ゲート電極ＷＬ１０２、ソース拡散層１３４、ドレイン拡散層１３３からなるＴｒ１とゲート電極ＷＬ１０３、ソース拡散層１３５、ドレイン拡散層１３３からなるＴｒ２とが形成される。すなわち、一つの活性領域１３１にドレイン拡散層１３３を共通とする二つのプレーナゲート型ＭＯＳＴｒが形成される。図２７（ａ）の平面図を参照すると、各ゲート電極は、複数の活性領域を横切る方向に跨って形成されており、ワード線ＷＬ１０１、ＷＬ１０２、ＷＬ１０３、ＷＬ１０４を構成している。各ワード線は、Ｌ１０４とＳ１０４が等しく、等間隔で配置されたＬ＆Ｓパターンとなる。
【０００９】
従来、上記プレーナゲート型ＭＯＳ−Ｔｒが主流として用いられてきたが、近年、半導体素子の微細化に伴い、プレーナゲート型ＭＯＳ−Ｔｒではゲート長（上記Ｌ１０４に相当）が短くなることに起因して短チャネル効果の問題が顕在化している。この問題を回避するために、実効チャネル長を長くすることができるトレンチゲート構造が用いられるようになってきた。以下、トレンチゲート型ＭＯＳ−Ｔｒについて説明する。
【００１０】
図２８は、トレンチゲート型ＭＯＳ−Ｔｒの製造方法を示す一連の断面図である。前述の図２６において、素子分離領域１３０で囲まれた活性領域１３１を形成した後、図２８（ａ）に示すように、ワード線を形成するＬ＆Ｓパターンとは、ＬとＳが反転したマスクパターンＭ２０２を用いて、活性領域内のシリコン基板をドライエッチングし、トレンチＴ１を形成する。この場合、トレンチＴ１の幅Ｌ２０４とマスクＭ２０２の幅は、同じ幅であり且つ等間隔となる。トレンチＴ１の形成において、素子分離領域１３０もドライエッチングされ、トレンチＴ２が形成される。次に、図２８（ｂ）に示すように、活性領域１３１の表面にゲート絶縁膜２３６を形成した後、全面にゲート電極材料２３２を形成する。
【００１１】
次に、図２８（ｃ）に示すように、Ｌ２０４とＳ２０４が等しく、等間隔で配置され、ワード線に相当するマスクパターンＭ２０３を形成する。次に、図２８（ｄ）に示すように、マスクパターンＭ２０３をマスクとしてゲート電極材料２３２をドライエッチングし、ワード線ＷＬ２０１、ＷＬ２０２、ＷＬ２０３、ＷＬ２０４となるトレンチ型ゲート電極を形成する。その後、共通するドレイン拡散層２３３、ソース拡散層２３４および２３５を形成する。これにより、一つの活性領域にトレンチゲート型ＭＯＳ−Ｔｒ３とＴｒ４が形成される。トレンチゲート型Ｔｒでは、チャネル長を長くできるので短チャネル効果を回避できる。しかし、図２８（ｄ）に示したように、素子分離領域１３０もエッチングされる結果、ＷＬ２０１やＷＬ２０４のワード線は、複数の活性領域の側壁２３７とゲート絶縁膜２３６のみを介して接することとなる。このためワード線の寄生容量が増加して半導体装置としての高速動作を阻害したり、ゲート絶縁膜２３６の耐圧不良が生じやすくなり隣接する活性領域間でソース同士がワード線を介してショートし誤動作したりする問題がある。
【００１２】
上記トレンチゲート型ＭＯＳ−Ｔｒにおける問題を回避するためには、図２９の平面図に示したように、活性領域にのみ一対となるトレンチＭ３２１、Ｍ３２２およびＭ３２３、Ｍ３２４が形成され、素子分離領域にはトレンチが形成されないようなマスクを用いてトレンチを形成することが有効と考えられるが、この場合にはパターン配置の不均一性によるリソグラフィ特性が変化し、やはり正常な（設計上の）パターンを形成することが困難となる。以下、このリソグラフィにおける光学特性の変化について説明する。
【００１３】
一対のトレンチを形成する際には、図２１（ａ）に示すように、単純L&Sパターンのうち、３スペース中１スペースを削除したパターンを有するレチクル４０１が使用される。即ち、図２１に示すレチクル４０１は、透光部４０１ａが露光光を通し、遮光部４０１ｂは露光光を遮光するものとなっている。また、隣接する２つの透光部４０１ａが組になり、この一対の透光部４０１ａが、一つの活性領域内上に形成される一対のトレンチに対応するものとなっている。
また、一対の透光部４０１ａの両側において、一点鎖線で囲まれて図示された部分は、例えば、隣接する活性領域同士の間のＳＴＩ分離領域に対応する部分となる。なお、この部分は、図１６の単純L&Sパターンでは透光部が配置される部分に相当する。
【００１４】
レチクル４０１の透光部４０１ａを通過した光強度分布は、図２１（ｂ）の符号４０２に示す波状の曲線となる。図２１（ｂ）において、横軸がレチクル４０１の幅方向の位置に対応し、縦軸は透過光の相対的な光強度に対応する。光強度分布を示す曲線４０２は、単純L&Sパターンの場合とは異なり、非対称な波形の繰り返しとなる。即ち、図２１（ｃ）に示すように、閾値ＴＨ２０以上の曲線４０２の形状は、パターンの中心線Ｍに対し非対称になる。
【００１５】
このようなレチクル４０１を用いてＳｉ基板上にトレンチのパターン形成するプロセスとしては、図２２に示すように、Ｓｉ基板４０３上にポジ型フォトレジスト４０４を塗布する。次に露光機によってレチクル４０１上のパターンをポジ型フォトレジスト４０４に露光する。レチクル４０１を通過した光強度分布の曲線４０２のうち、ある閾値ＴＨ２０以上の光強度を持った位置に対応するポジ型フォトレジスト４０４は現像処理によって溶解し、閾値ＴＨ２０未満の位置に対応するポジ型フォトレジスト４０４はＳｉ基板４０３上に残る。これにより、図２３に示すような、ライン幅Ｌ４２１、スペース幅Ｓ４２１の繰り返しパターン４０４ａが形成される。
【００１６】
次に、形成されたパターン４０４ａをマスクとしてＳｉ基板４０３に対しＳｉエッチングを行った後に、パターン４０４ａを除去する。これにより、図２４に示すトレンチのパターン４０３ａを有するＳｉ基板４０３ｂが完成する。
【００１７】
しかし、最終的に形成されたＳｉ基板４０３ｂ上のトレンチのパターン４０３ａにおける溝幅（スペース幅）Ｓ４２１を、図２０における溝幅Ｓ１１と同じになるように露光条件を調整した場合、ペアスペース間のライン幅Ｌ４２１は、図２５に示すような本来所望するＳｉ基板５０３上のペアスペース間ライン幅Ｌ４３１に対し広くなってしまう。これは、図２１（ｂ）または図２１（ｃ）で説明したパターン透過光の光強度の非対称性によるものであるが、このようなライン幅Ｌ４２１の拡大は、非対称性に起因する露光時のパターンの位置ずれにつながる。そして、このようなパターンの位置ずれは、上層であるゲート層等、他層との重ね合わせエラーの要因となり、回路動作に影響を及ぼす可能性がある。
【００１８】
位置ずれを修正するためには、レチクル４０１のパターンの変更が必要になる。レチクル４０１のパターン修正には、費用、時間を要するだけではなく、位置ずれ量が露光時の照明条件やターゲットとするスペース寸法にも依存するために、シミュレーションによる位置補正量の見積りおよび実露光結果での確認が必要となり、容易には修正できない。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００１−１５６２８３号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
上記の問題を解決するために、例えば特許文献１には、サイドウオールを用いたパターン形成方法が開示されているが、これら特許文献１に記載された技術によっても、露光時のパターンの位置ずれの問題は解消できていない。
【課題を解決するための手段】
【００２１】
上記の課題を達成するために、本発明の、サイドウオールＤＰＴを用いた半導体装置の製造方法は以下の構成を採用した。
即ち、本発明の半導体装置の製造方法は、被加工層上に、第３マスク層、第２マスク層、第１マスク層を順次積層する工程と、レチクルを用いたフォトリソグラフィによって、前記第１マスク層上にラインパターンからなる第４マスク層を形成する工程と、前記第４マスク層をマスクにして前記第１マスク層を部分的にエッチングすることにより、前記第１マスク層を前記第４マスク層のラインパターンに対応するラインパターン形状に成形する工程と、ラインパターン形状とされた前記第１マスク層のライン幅方向両側に、一対のサイドウオール層を形成してから、前記第１マスク層をエッチングして除去する工程と、前記一対のサイドウオール層をマスクにして前記第２マスク層を部分的にエッチングすることにより、前記第２マスク層を前記一対のサイドウオール層に対応する一対のラインパターン形状に成形する工程と、前記第２マスク層の成形に伴って露出された第３マスク層上に、前記第２マスク層とはエッチング選択比が異なる第５マスク層を形成する工程と、前記第２マスク層をエッチングにより除去してから、前記第５マスク層をマスクにして前記第３マスク層を部分的にエッチングすることにより、前記第２マスク層の一対のラインパターンに対応する一対の開口部を前記第３マスク層に設ける工程と、前記一対の開口部が設けられた前記第３マスク層をマスクにして前記被加工層を部分的にエッチングすることにより、前記被加工層に一対の溝部を設ける工程と、を具備してなることを特徴とする。
【００２２】
上記の半導体装置の製造方法では、第４マスク層のラインパターンの幅方向両側に対応する位置に一対のサイドウオール層を形成し、この一対のサイドウオール層に対応する位置に第３マスク層の開口部を形成し、この開口部から露出する被加工層をエッチングすることで、被加工層に一対の溝部を設ける。このため、第４マスク層のラインパターンは、最終的には一対の溝部の間のラインパターンに対応するものとなる。このように上記の半導体装置の製造方法では、一対の溝部の間のラインパターンに対応する第４マスク層を形成すればよく、従来のように溝部の形状に対応するマスク層をフォトリソグラフィで形成する必要はない。従って、レチクルを用いて第４マスク層をフォトリソグラフィで加工する際に、レチクルにおけるパターンの間隔が広げられるので、透過光の非対称性の影響が少なくなり、設計通りのＬ＆Ｓパターンを形成できる。
【発明の効果】
【００２３】
本発明の半導体装置の製造方法によれば、非対称性に起因する露光時のパターンの位置ずれが生じるおそれがなく、設計通りの回路パターンを形成できる。また、本発明をトレンチゲート型ＭＯＳトランジスタの製造に適用した場合は、活性領域にのみトレンチゲート型のＭＯＳ−Ｔｒを形成することができ、素子分離領域にはトレンチが形成されないので、ワード線の寄生容量が増加して半導体装置としての高速動作を阻害したり、ゲート絶縁膜の耐圧不良が生じやすくなり隣接する活性領域間でソース同士がワード線を介してショートし誤動作したりする問題を回避できる。
【図面の簡単な説明】
【００２４】
【図１】図１は、本発明の第１の実施形態の半導体装置の製造方法によって製造された半導体基板の要部を示す図であって、（ａ）は平面模式図であり、（ｂ）が断面模式図である。
【図２】図２は、本発明の第１の実施形態である半導体装置の製造方法に用いられるレチクルの要部を示す平面模式図である。
【図３】図３は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図４】図４は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図５】図５は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図６】図６は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図７】図７は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図８】図８は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図９】図９は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図１０】図１０は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図１１】図１１は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図１２】図１２は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図１３】図１３は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図１４】図１４は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図１５】図１５は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図１６】図１６は、従来の単純Ｌ＆Ｓパターンの形成方法を説明する図であって、（ａ）はレチクルの要部を示す平面模式図であり、（ｂ）はレチクルを透過した露光光の光強度分布を示すグラフであり、（ｃ）は（ｂ）の一部を拡大する拡大図である。
【図１７】図１７は、従来の単純Ｌ＆Ｓパターンの製造方法を説明する断面模式図である。
【図１８】図１８は、従来の単純Ｌ＆Ｓパターンの製造方法を説明する断面模式図である。
【図１９】図１９は、従来の単純Ｌ＆Ｓパターンの製造方法を説明する断面模式図である。
【図２０】図２０は、従来の単純Ｌ＆Ｓパターンの製造方法を説明する断面模式図である。
【図２１】図２１は、従来の一対のトレンチパターンの形成方法を説明する図であって、（ａ）はレチクルの要部を示す平面模式図であり、（ｂ）はレチクルを透過した露光光の光強度分布を示すグラフであり、（ｃ）は（ｂ）の一部を拡大する拡大図である。
【図２２】図２２は、従来の一対のトレンチパターンの製造方法を説明する断面模式図である。
【図２３】図２３は、従来の一対のトレンチパターンの製造方法を説明する断面模式図である。
【図２４】図２４は、従来の一対のトレンチパターンの製造方法を説明する断面模式図である。
【図２５】図２５は、従来の一対のトレンチパターンの製造方法を説明する断面模式図である。
【図２６】図２６は、従来の半導体装置の製造方法を説明する図であって、（ａ）は平面図であり、（ｂ）は断面模式図である。
【図２７】図２７は、従来の半導体装置の製造方法を説明する図であって、（ａ）は平面図であり、（ｂ）及び（ｃ）は断面模式図である。
【図２８】図２８は、従来の半導体装置の製造方法を説明する図であって、（ａ）〜（ｄ）は一連の工程を示す断面模式図である。
【図２９】図２９は、従来の半導体装置の製造方法を説明するための平面図である。
【図３０】図３０は、本発明の第２の実施形態である半導体装置の製造方法を説明する図であって、（ａ）は平面図であり、（ｂ）及び（ｃ）は断面模式図である。
【図３１】図３１は、本発明の第２の実施形態である半導体装置の製造方法を説明する図であって、（ａ）〜（ｈ）は一連の工程を示す断面模式図である。
【図３２】図３２は、本発明の第２の実施形態である半導体装置の製造方法を説明する図であって、（ａ）〜（ｃ）は一連の工程を示す断面模式図であり、（ｄ）は平面図である。
【図３３】図３３は、本発明の第２の実施形態である半導体装置の製造方法を説明する図であって、（ａ）は断面模式図であり、（ｂ）は平面図である。
【発明を実施するための形態】
【００２５】
「第１の実施形態」
以下、本発明の実施の第１の形態について、図面を参照して説明する。図１には、本実施形態の半導体装置の製造方法によって得られる半導体基板の部分拡大図を示し、図２〜図１５には、本実施形態の半導体装置の製造方法の工程図を示す。
【００２６】
図１には、一対の溝部１ａが設けられた半導体基板１を示す。図１に示す半導体基板１は、本実施形態の半導体装置の製造方法によって製造される。図１には、一対の溝部１ａが２組形成されている。溝部１ａ同士の間には、ラインパターン１ｂが形成されている。
【００２７】
また、これら一対の溝部１ａの内面には、例えば酸化シリコンからなるゲート絶縁膜が形成されるとともに、ゲート絶縁膜を覆うようにゲート電極が溝部１ａに埋め込まれるようになっている。また、ゲート電極のゲート長方向両側の半導体基板にはソース領域及びドレイン領域となる不純物拡散領域が形成されるようになっている。このようにして、一対の溝部１ａを有する半導体基板１には、トレンチゲート型ＭＯＳ−Ｔｒが形成されるようになっている。また、一対の溝部１ａは、一つの活性領域内に設けられるようになっている。
【００２８】
以下、本実施形態の半導体装置の製造方法について詳細に説明する。
先ず、図２に示すようなレチクル２を用意する。レチクル２は、透明な石英基板にＣｒ等のマスクパターンからなる遮光部２ｂが形成されて構成されている。図２に示すレチクル２は、透光部２ａが露光光を通し、遮光部２ｂは露光光を遮光するものとなっている。遮光部２ｂの幅Ｐ１は、図１のラインパターン１ｂの幅Ｌ１に対応する大きさとなっている。また、遮光部２ｂのピッチＰ２は、図１のラインパターン１ｂのピッチＬ２に対応する大きさになっている。
【００２９】
次に、図３に示すように、半導体基板１（被加工層）上に、第３マスク層１３、第２マスク層１２、第１マスク層１１を順次積層する。各マスク層１１、１２，１３は、被加工層１の全面に積層する。被加工層１としては、半導体基板が用いられる。特に、素子分離領域と活性領域とを有する半導体基板が用いられる。また、被加工層１として、半導体装置を構成する層間絶縁層なども用いられる。
第３マスク層１３と第２マスク層１２とはそれぞれ、エッチング耐性（エッチング速度を意味する）が相互に異なる材質からなることが好ましい。同様に第２マスク層１２と第１マスク層１１とはそれぞれ、エッチング耐性が相互に異なる材質からなることが好ましい。第３マスク層１３と第１マスク層１１は、エッチング耐性が相互に異なっていてもよいし、エッチング耐性が同じでもよい。第３マスク層１３及び第１マスク層１１の材質としてはそれぞれ、例えば酸化シリコン層を例示でき、第２マスク層１２の材質は窒化シリコン層を例示できる。
【００３０】
次に、第１マスク層１１上にポジ型のフォトレジスト膜を積層してから、図２に示したレチクル２を用いてフォトレジスト膜を露光し、現像、溶解の一連の処理（フォトリソグラフィ）を行う。このようにして、レチクル２の遮光部２ｂのパターンに対応するラインパターンからなる第４マスク層１４を形成する。
【００３１】
次に、図４に示すように、第４マスク層１４をマスクにして第１マスク層１１を部分的にドライエッチングする。ドライエッチングは例えば、第２マスク層１２（窒化シリコン）よりも第１マスク層１１（酸化シリコン層）が優先的にエッチングされる条件で行う。これにより、第１マスク層１１に対するドライエッチングが第２マスク層１２に達した時点で停止する。その後、図５に示すように、ポジ型フォトレジストからなる第４マスク層１４をアッシング処理で剥離する。このようにして、第１マスク層１１がラインパターン形状に成形加工される。
【００３２】
次に、図６に示すように、第１マスク層１１及び第２マスク層１２を覆うように積層膜２１を積層する。積層膜２１の材質は、第１マスク層１１及び第２マスク層とは相互にエッチング耐性の異なる材質を選択する。具体的には例えば、積層膜２１をシリコン膜で形成する。積層膜２１は、ラインパターン形状の第１マスク層１１及び第２マスク層１２からなる下地に対して均一な厚みでコンフォーマルに成膜する。積層膜２１の成膜手段としては例えば、ＣＶＤ法（chemical vapor deposition）が用いられる。
【００３３】
次に、図７に示すように、積層膜２１の全面を異方性エッチングする。異方性エッチングは、第１マスク層１１及び第２マスク層１２よりも積層膜２１（シリコン膜）が優先的にエッチングされる条件で行う。これにより積層膜２１のみが異方性エッチングされ、その一部が第１マスク層１１の幅方向両側に一対のサイドウオール層２１ａとなって残存する。
【００３４】
次に、図８に示すように、第１マスク層１１をエッチングにより除去する。このエッチングは、第２マスク層１２及びサイドウオール層２１ａよりも第１マスク層１１が優先的にエッチングされる条件で行う。これにより第１マスク層１１のみが除去される。
【００３５】
次に、図９に示すように、一対のサイドウオール層２１ａをマスクにして、第２マスク層１２を部分的にドライエッチングする。ドライエッチングは、サイドウオール層２１ａ及び第３マスク層１３よりも第２マスク層１２（窒化シリコン）が優先的にエッチングされる条件で行う。これにより、第２マスク層１２に対するドライエッチングが、第３マスク層１３に達した時点で停止する。このようにして、第２マスク層１２を一対のサイドウオール層２１ａに対応する一対のラインパターン形状に成形加工する。
次いで、図１０に示すように、サイドウオール層２１ａをエッチングで除去する。
【００３６】
次に、図１１に示すように、一対のラインパターン状に加工された第２マスク層１２と第３マスク層１３を覆うように、第５マスク層１５を積層する。第５マスク層１５の材質は、第２マスク層１２とは相互にエッチング選択比（エッチング速度比）が異なり、且つ、被加工層１と同じ材質を選択する。具体的には例えば、第５マスク層１５をシリコン膜で形成する。第５マスク層１５は、ラインパターン形状の第２マスク層１２及び第３マスク層１３からなる下地に対して均一な厚みでコンフォーマルに成膜する。成膜手段としては例えば、ＣＶＤ法（chemical vapor deposition）が用いられる。
【００３７】
次に、図１２に示すように、第５マスク層１５の上面をＣＭＰにより研磨する。ＣＭＰによる研磨は、第２マスク層１２の上面が露出するまで行う。これにより、第３マスク層１３上に、一対のラインパターン形状に成形された第２マスク層１２と第５マスク層１５とが積層される。第５マスク層１５は、第２マスク層１２が形成された部分以外の部分に形成される。言い換えると、第５マスク層１５は、第２マスク層１２のパターニングに伴って露出された第３マスク層１３上に形成される。
【００３８】
次に、図１３に示すように、第２マスク層１２をエッチングにより除去する。このときのエッチングは、第５マスク層１５（シリコン膜）及び第３マスク層１３（酸化シリコン）よりも第２マスク層１２（窒化シリコン）が優先的にエッチングさえる条件で行う。これにより第２マスク層１２のみがエッチングされる。第２マスク層１２が除去されることによって、実質的に第５マスク層に開口部１５ａが形成され、開口部１５ａからは第３マスク層１３の一部が露出した状態になる。
続いて、第５マスク層１５をマスクにして、第３マスク層１３を部分的にドライエッチングする。ドライエッチングは、例えば、被加工層１（シリコンからなる半導体基板）よりも第３マスク層（酸化シリコン）が優先的にエッチングされる条件で行う。これにより、開口部１５ａが第３マスク層１３まで貫通する。エッチングは、開口部１５ａが被加工層１に達した時点で停止する。このようにして、第５マスク層１５をマスクにして第３マスク層１３を部分的にエッチングすることにより、第２マスク層１２の一対のラインパターンに対応する一対の開口部１５ａを第３マスク層１３に形成する。
【００３９】
次に、図１４に示すように、一対の開口部１５ａが形成された第５マスク層１５及び第３マスク層１３をマスクにして、被加工層１を部分的にエッチングすることにより、被加工層１に一対の溝部１ａを形成する。このとき、被加工層１と第５マスク層１５の材質が同じなので、被加工層１のエッチングと同時に第５マスク層１５がエッチングされて除去される。最終的には、残存した第３マスク層１３が被加工層１のエッチングマスクとして機能する。
【００４０】
最後に、図１５に示すように、第３マスク層１３をエッチングで除去する。このようにして、被加工層１に一対の溝部１ａが設けられる。
【００４１】
上記の半導体装置の製造方法では、第４マスク層１４のラインパターンの幅方向両側に相当する位置に一対のサイドウオール層２１ａを形成し、この一対のサイドウオール層２１ａに相当する位置に開口部１５ａを形成し、この開口部１５ａから露出する被加工層１をエッチングすることで、被加工層１に一対の溝部１ａを設ける。このため、第４マスク層１４のラインパターンは、最終的には一対の溝部１ａの間のラインパターン１ｂに対応するものとなる。このように上記の半導体装置の製造方法では、一対の溝部１ａの間のラインパターン１ｂに対応する第４マスク層１４を形成すればよく、従来のように溝部１ａの形状に対応するマスク層をフォトリソグラフィで形成する必要はない。従って、レチクル２を用いて第４マスク層１４をフォトリソグラフィで成形加工する際に、レチクル２における遮光部２ｂの間隔を広げられるので、透過光の非対称性の影響が少なくなり、設計通りのＬ＆Ｓパターンを形成できる。
【００４２】
また、上記の半導体装置の製造方法では、最終的には、サイドウオール層２１ａの形状が、被加工層１に設けられる一対の溝部１ａの形状に反映される。一対のサイドウオール層２１ａは、第１マスク層１１及び第２マスク層１２を覆うように積層膜２１を積層してから、積層膜２１の全面を異方性エッチングすることで形成される。このような工程を経て形成された一対のサイドウオール層２１ａ同士は、ほぼ同一の形状に形成される。従って、上記の半導体装置の製造方法では、サイドウオール層２１ａを前述の工程を経て形成することで、ほぼ同一形状の一対の溝部１ａを形成できる。
【００４３】
また、上記の半導体装置の製造方法では、一対のラインパターン状に成形された第２マスク層１２と第３マスク層１３を覆うように第５マスク層１５を形成してから、第５マスク層１５を研磨して第２マスク層１２を露出させる。これにより、第３マスク層１３上に、一対のラインパターン形状の第２マスク層１２と第５マスク層１５とが積層された状態になる。その後、第２マスク層１２を除去することで第３マスク層１３及び第５マスク層１５に開口部１５ａが設けられる。このような工程を経ることで、サイドウオール層２１ａに対応する開口部１５ａを容易に形成できる。
【００４４】
また、上記の半導体装置の製造方法では、第５マスク層１５を被加工層１と同一の材質で構成し、被加工層１の部分的なエッチングと同時に第５マスク層１５をエッチングで除去するので、第５マスク層１５の除去工程を別途設けることが不要になり、工程を短縮できる。
【００４５】
「第２の実施形態」
本実施形態では、サイドウオールＤＰＴを用い、トレンチゲート型ＭＯＳ−Ｔｒを有するＤＲＡＭのメモリセル形成方法について、図３０〜３３を用いて説明する。図３０（ａ）、図３２（ｄ）、図３３（ｂ）はメモリセルの一部を抜き出した平面図である。図３２（ｃ）および図３３（ａ）は、図３２（ｄ）の平面図に示したＢ−Ｂ断面図である。他の図面は、図３０（ａ）の平面図に示したＡ−Ａ断面図である。
なお、本実施形態ではトレンチの幅をリソグラフィの解像限界で規定される最小加工寸法（Ｆ値）が４０ｎｍの場合について説明する。
【００４６】
まず、図３０（ａ）の平面図に示すように、例えばシリコンからなる半導体基板１上に、酸化シリコンからなる素子分離領域４０に囲まれ、規則的に配置された複数の活性領域３１を形成する。具体的には、本実施例のメモリセルは、素子分離領域４０に囲まれた複数の長円形の活性領域３１を、長円形の長径ＬＬが延在する第１の方向（Ｘ方向）および第１の方向に交わる第２の方向（Ｙ方向）に等間隔で繰り返し配置したものとする。より具体的には、複数の活性領域３１が第２の方向（Ｙ方向）に等間隔で繰り返し配置された活性領域群（３１ａ、３１ｂ、３１ｃ）が第１の方向（Ｘ方向）に等間隔で繰り返し配置されたものである。すなわち、第１の方向（Ｘ方向）に等間隔で繰り返し配置された複数の活性領域群（３１ａ、３１ｂ、３１ｃ）を有するものである。第１の方向（Ｘ方向）における各々の活性領域群（３１ａ、３１ｂ、３１ｃ）の間隔はＦ値とされるものである。
【００４７】
また、各々の活性領域３１は、長径ＬＬ方向に第１の拡散層領域、第１のゲート電極領域、第２の拡散層領域、第２のゲート電極領域、第３の拡散層領域を備えるものである。すなわち、活性領域の中央には、第２の拡散層領域が位置し、第２の拡散層領域の左側に第１のゲート電極領域、さらに左側に第１の拡散層領域が配置され、第２拡散層領域の右側に第２のゲート電極領域、さらに右側に第３の拡散層領域が配置されるものである。これらの、長径ＬＬ方向に延在する第１の拡散層領域、第１のゲート電極領域、第２の拡散層領域、第２のゲート電極領域、第３の拡散層領域の各々の幅はＦ値の幅となっている。
【００４８】
その後、図３０（ｂ）に示すように、例えば酸化シリコンからなる第３マスク層４３、例えば窒化シリコンからなる第２マスク層４２、例えば酸化シリコンからなる第１マスク層４１を順次に全面に形成する。ここで、第１マスク層４１の厚さは、少なくとも、後の工程で半導体基板に形成されるトレンチ（Ｔ３）の幅より厚いことが必要である。過剰に厚すぎても加工の精度を低下させる原因となるため、トレンチ（Ｔ３）の幅の２倍の寸法より薄いことが好ましく、トレンチ（Ｔ３）の幅の１．５倍の寸法より薄いことがより好ましい。
【００４９】
次に、第１の実施形態と同様にして、リソグラフィ法により、ホトレジストからなり第１のパターンとなる第４マスク層Ｍ３１を形成する。図３０（ａ）に示したメモリセル領域においては、第２の方向（Ｙ方向）に繰り返し配置された各々の活性領域３１の長径ＬＬの中心Ｃ１を結んだ直線Ｃ２をパターンの中心線とするラインパターンの一つが第１パターン（第４マスク層Ｍ３１）に相当する。そして、第１の方向（Ｘ方向）に延在する各々の活性領域３１ごとに、第１パターン（第４マスク層Ｍ３１、Ｍ３２、Ｍ３３）を複数配置する。
また、第４マスク層Ｍ３１〜Ｍ３３の幅すなわちラインＬ５の幅はＦ値であり、最終的に形成されるトレンチ（Ｔ３）の幅４０ｎｍと等しくなるように形成する。第４マスク層Ｍ３１および隣接する別の第４マスク層Ｍ３２の間隔Ｓ５は、第４マスク層Ｍ３１〜Ｍ３３の各幅Ｌ５の５倍で５Ｆとなっている。すなわち、第１のパターン（第４マスク層Ｍ３１、Ｍ３２、Ｍ３３）は、ピッチ（Ｌ５+Ｓ５）がラインＬ５の６倍で６Ｆとなる均等配置のＬ＆Ｓパターンとなっている。
【００５０】
次に、図３０（ｃ）に示すように、第４のマスク層Ｍ３１をマスクとして第１マスク層４１を異方性ドライエッチングし、第１のパターンを第１マスク層４１に転写する。その後、第４マスク層Ｍ３１をプラズマアッシングなどにより除去する。
次に、図３１（ａ）に示すように、全面にシリコン膜５１（積層膜）を形成する。シリコン膜５１は、後で形成するトレンチの幅（Ｔ３）と同じ膜厚すなわち４０ｎｍで形成する。シリコン膜５１はポリシリコン膜（多結晶シリコン膜）でも構わないが、加工精度に影響を与える結晶粒界が存在しない非晶質シリコン膜であることが好ましい。モノシラン（ＳｉＨ4）を原料ガスとする熱ＣＶＤ法において、成膜温度を５００〜５４０℃に維持することにより、非晶質シリコン膜を形成することができる。
【００５１】
次に、図３１（ｂ）に示すように、ドライエッチング法によりシリコン膜５１をエッチバックし、第１マスク層４１の側壁にシリコン膜からなるサイドウオール層５１ａを形成する。シリコン膜５１は膜厚４０ｎｍで形成しているので、サイドウオール層５１ａの最大幅も４０ｎｍとなる。
次に、図３１（ｃ）に示すように、第１マスク層４１をフッ酸（ＨＦ）含有溶液により選択的にエッチングする。これにより、サイドウオール層５１ａからなる第２のパターンが形成される。第２のパターンは、後で形成されるトレンチ（Ｔ３）の位置に対応している。
次に、図３１（ｄ）に示すように、サイドウオール層５１ａをマスクとして窒化シリコン膜からなる第２のマスク層４２を異方性ドライエッチングする。
【００５２】
次に、図３１（ｅ）に示すように、マスクとして用いたサイドウオール層５１ａを選択的に除去する。サイドウオール層５１ａの選択的除去には、塩素含有ガスを用いた等方性プラズマエッチングなどを用いることができる。これにより、シリコン膜からなるサイドウオール層５１ａに形成された第２のパターンが第２マスク層４２に転写される。
次に、図３１（ｆ）に示すように、全面にシリコン膜５２（第５マスク層）を形成する。シリコン膜５２も前述のサイドウオール層５１ａと同様に、ポリシリコンで形成することができるが、非晶質シリコンの方が好ましい。
次に、図３１（ｇ）に示すように、第２マスク層４２上に形成されて凸状になっているシリコン膜５２をＣＭＰ法により研磨し、第２マスク層４２の表面を露出させる。
【００５３】
次に、図３１（ｈ）に示すように、第２マスク層４２を熱燐酸を用いて選択的に除去する。これにより、第２のマスク層４２からなるラインパターンで構成されていた第２のパターンは、シリコン膜５２内に形成された幅４０ｎｍの溝状パターンに変換される。溝状パターンの底部には酸化シリコン膜からなる第３マスク層４３が露出する。
次に、図３２（ａ）に示すように、シリコン膜５２をマスクとして、溝状パターンの底部に露出している第３マスク層４３をフッ素含有プラズマを用いた異方性ドライエッチングにより除去する。引き続いて、同一チャンバー内において、第３マスク層４３の下に露出する基板１のシリコンを、塩素含有ガスプラズマに切り換えることにより異方性ドライエッチングし、一つの活性領域３１内に幅４０ｎｍの二つのトレンチ（Ｔ３）を形成する。この時、素子分離領域４０上には溝状パターンが存在しないのでトレンチが形成されることはない。なお、シリコン基板１の異方性ドライエッチングは別のチャンバーで行っても良い。また、シリコン基板１にトレンチ（Ｔ３）を形成している間に、マスクとして用いたシリコン膜５２も同時にエッチングされるので、後の工程で除去する必要がない。トレンチ（Ｔ３）を形成した後、第３マスク層４３をフッ酸含有溶液により除去し、活性領域３１内のシリコン基板１の表面を露出させる。
【００５４】
次に、図３２（ｂ）に示すように、トレンチ（Ｔ３）内を含み、露出しているシリコン基板表面にゲート絶縁膜５３を形成し、さらにトレンチ（Ｔ３）が完全に埋まるようにゲート電極材料５４を形成する。以下、従来技術で説明した図２７や図２８の方法を用いてゲート電極、すなわちワード線を形成することもできるが、本実施形態では、さらにサイドウオールＤＰＴ法を用いてワード線を形成する。
【００５５】
図３２（ｂ）に示すように、ゲート電極材料５４を全面に形成した後、図３０（ｂ）の場合と同様に、第２マスク層４２、第１マスク層４１を再度全面に形成する（図３２（ｃ））。ここでは、ラインパターンを形成すればよいので、第３マスク層４３は不要となる。そして、リソグラフィ工程により、図３２（ｃ）に示すように、第１のパターンとなるホトレジストからなる第４マスク層Ｍ４１、Ｍ４２、Ｍ４３を形成する。なお、図３２（ｃ）は、図３２（ｄ）に示した平面図のＢ−Ｂ断面に相当する断面図である。図３２（ｄ）を参照すると、第１のパターンとなる第４マスク層Ｍ４１は、幅がＦ値であり、図３０（ａ）に示したＭ３１と同様に、第２の方向（Ｙ方向）に繰り返し配置された各々の活性領域３１の長径の中心を結んだ直線Ｃ２をパターンの中心線とするラインパターンであり、複数の活性領域３１の中央をＹ方向に横切るように配置される。すなわち、図２８に示したドレイン拡散層２３３に重なる位置に配置される。また、隣接する第４マスク層Ｍ４２は、図３２（ｄ）において、Ｍ４１から間隔Ｓ６（３Ｆ）だけ離れた位置に形成される。すなわち、中央の活性領域群の左端に位置するソース拡散層２３４をＹ方向に横切る位置に配置される。さらに、第４マスク層Ｍ４３は、図３２（ｄ）において、Ｍ４２から間隔Ｓ６（３Ｆ）だけ離れた位置に形成される。すなわち、中央の活性領域群の右端に位置するソース拡散層２３５をＹ方向に横切る位置に配置される。図３２（ｃ）には示していないが、第４マスク層Ｍ４４は、図３２（ｄ）において、右側の活性領域群の中央、すなわちドレイン拡散層２３３を縦に横切る位置に配置され、Ｍ４１と同じ位置関係となっている。すなわち、第１パターンＭ４１、Ｍ４２、Ｍ４３およびＭ４４は、各々のラインＬ５の幅がＦ値の４０ｎｍであり、ピッチ（Ｌ５+Ｓ６）はＬ５の４倍、すなわち４Ｆとなるように配置されたＬ＆Ｓパターンとなる。
【００５６】
図３２（ｃ）の構造を形成した後、図３０（ｃ）から図３１（ｅ）までの工程と同様の工程を経て第２のパターン４２を形成し、それをマスクとしてゲート電極材料５４を異方性ドライエッチングし、図３３（ａ）に示すように、ゲート電極を兼ねるワード線ＷＬ１〜ＷＬ７を形成する。第１のパターンＭ４１からは、その両側に接して二つの第２のパターン４２が生成され、第２のパターン４２に対応してＷＬ2およびＷＬ3が形成される。同様に、第１のパターンＭ４２を基にしてＷＬ4およびＷＬ5が形成され、第１のパターンＭ４３を基にしてＷＬ6およびＷＬ7が形成される。なお、ゲート電極材料５４の加工のマスクとして用いる第２のパターン４２、すなわち窒化シリコン膜からなる第２マスク層４２は、ゲート電極を形成した後、除去することなく、ゲート電極の保護膜として残存させることができる。
各々のワード線を形成した後、第２マスク層４２をマスクとしてイオン注入および熱処理を行なってドレイン拡散層３３、ソース拡散層３４および３５を形成する。これにより、各々の活性領域内に、ドレイン拡散層３３を共通とする二つのトレンチゲート型ＭＯＳ−Ｔｒ（Ｔｒ１、Ｔｒ２）を形成することができる。この後、さらに、ゲート電極サイドウオールの形成、層間絶縁膜の形成、セルコンタクトプラグの形成、ビットコンタクトプラグおよびビット線の形成、容量コンタクトプラグおよび容量素子の形成などの工程を経ることにより、ＤＲＡＭのメモリセル領域を形成することができる。
【００５７】
本実施形態では、素子分離領域４０に囲まれた複数の長円形の活性領域３１が、長円形の長径が延在する第１の方向（Ｘ方向）および第１の方向に交わる第２の方向（Ｙ方向）に等間隔で繰り返し配置されたメモリセル領域において、第２の方向に配置された各々の活性領域３１の長径の中心を結んだ直線をパターンの中心線とするラインパターンを、第１の方向に延在する各々の活性領域ごとに複数配置する第１パターンとして形成し、各々のラインパターンを基にして、その両側に位置する二つの溝状パターンからなる第２のパターンを形成した後、第２のパターンに対応したトレンチを一つの活性領域３１内に形成するので、素子分離領域４０にトレンチを形成することなく、活性領域内にのみトレンチを形成することができる。
【００５８】
また、第１のパターンは、一つのラインパターンの幅の６倍のピッチで均等配置されるＬ＆Ｓパターンとなるため、リソグラフィの露光時における光学特性の劣化を生じることなく、ホトレジストからなる第１のパターン形成が可能となる。さらに、第２のパターンはＣＶＤ法で形成するシリコン膜のサイドウオールを用いて形成され、第２のパターンの幅はシリコン膜の膜厚で制御することができ高精度のパターン形成が可能となる。
本実施例においては、トレンチの形成のみならずワード線となるゲート電極の加工においてもサイドウオールＤＰＴを用いている。この場合、第１のパターンは、ラインパターンのピッチをラインの幅の４倍とする均等配置のＬ＆Ｓパターンで形成することができるので、リソグラフィの露光時における光学特性の劣化を生じることなく、ホトレジストからなる第１のパターン形成が可能となり高精度のパターンを形成することができる。
【符号の説明】
【００５９】
１…被加工層（半導体基板）、１ａ…溝部、２…レチクル、１１、４１…第１マスク層、１２、４２…第２マスク層、１３、４３…第３マスク層、１４…第４マスク層、１５、５２…第５マスク層、１５ａ…開口部、２１、５１…積層膜、２１ａ、５１ａ…サイドウオール層、４０…素子分離領域、３１…活性領域、５４…ゲート電極材料、３３…ドレイン拡散層、３４、３５…ソース拡散層、５３…ゲート絶縁膜。
【技術分野】
【０００１】
本発明はサイドウオールダブルパターニング法（サイドウオールＤＰＴ：Double Patterning Technology）を用いた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の製造工程において、ウェハ上に回路パターンを形成する装置として光学式投影露光装置（以下露光機とする）が広く使われている。通常、露光機には複数の光学条件が設定できるようになっており、露光するパターンの大きさ、形状、配列などによって光学条件を決定する。例えば、パターン同士の集積度が低い疎のパターンに対してはコンベンショナル照明が使われ、ＤＲＡＭ（dynamic random access memory）のセル内のようなパターンの繰り返し性の高い密なパターンに対しては輪帯照明が使われることが多い。
【０００３】
また、半導体装置の微細化、高性能化に伴い、回路上で使用されるパターンも多種多様になってきている。ＤＲＡＭにおいても従来セル内では同形状のパターンが等間隔で繰り返されるものが主であったが、最近では繰り返し性が崩れたパターンも多く使用されるようになり、光学条件の最適化だけでは所望のパターンを形成することが困難になってきている。
繰り返し性が崩れたパターンを露光機により形成する場合、レチクルに形成されたパターンを透過する光強度分布は、パターン中心線に対し非対称となるため、ウェハ上に形成されたパターンは本来形成されるべき位置からずれてしまう可能性がある。
トレンチゲート型ＭＯＳトランジスタ（Ｔｒ）を備えたＤＲＡＭの製造工程において、トレンチゲートパターンをＳｉ基板上に形成する場合にも上記非対称性起因の位置ズレが発生する。
【０００４】
図１６〜図２０には、単純Line & Space(以下L&Sとする)パターンの形成方法を示す。この単純L&Sパターンの形成は、例えば、プレーナータイプのＭＯＳ−Ｔｒのゲート電極（ワード線）の形成に適用されている。単純L&SパターンをＳｉ基板上に作成する方法としては、図１６（ａ）に示すような所望のL&Sパターンを持つレチクル１０１を使用する。レチクル１０１は、石英基板にＣｒ等のマスクパターンからなる遮光部１０１ｂが形成されて構成されている。図１６に示すレチクル１０１は、透光部１０１ａが露光光を通し、遮光部１０１ｂは露光光を遮光するものとなっている。レチクル１０１の透光部１０１ａを通過した光強度分布は、図１６（ｂ）の符号１０２に示す波状の曲線となる。図１６（ｂ）において、横軸がレチクル１０１の幅方向の位置に対応し、縦軸は透過光の相対的な光強度に対応する。レチクル１０１上の透光部１０１ａのパターンはL&Sであることから、光強度分布を示す曲線１０２は図１６（ｃ）に示すようにパターンの中心線Ｍに対して対称性を保った波形の繰り返しとなる。
【０００５】
このようなレチクル１０１を用いてＳｉ基板上にパターン形成するプロセスとしては、まず図１７に示すように、Ｓｉ基板１０３上にポジ型フォトレジスト１０４を塗布する。次に露光機によってレチクル１０１上のL&Sパターンをポジ型フォトレジスト１０４に露光する。レチクル１０１を通過した光強度分布の曲線１０２のうち、ある閾値ＴＨ１０以上の光強度を持った位置に対応するポジ型フォトレジスト１０４は現像処理によって溶解し、閾値ＴＨ１０未満の位置に対応するポジ型フォトレジスト１０４はＳｉ基板１０３上に残る。これにより、図１８に示すような、ライン幅Ｌ１１、スペース幅Ｓ１１の繰り返しL&Sパターン１０４ａが形成される。
【０００６】
次に、図１９に示すように、形成されたL&Sパターン１０４ａをマスクとして、Ｓｉ基板１０３に対しＳｉエッチングを行う。次いで、図２０に示すようにL&Sパターン１０４ａを除去する。これにより、レチクル１０１のL&Sパターンに対応した溝パターン１０３ａを有するＳｉ基板１０３ｂが完成する。
【０００７】
上記L&Sパターンにより、ＤＲＡＭのメモリセルにおけるプレーナータイプのＭＯＳ−Ｔｒを形成する具体例について、図２６〜図２７を用いて説明する。
図２６（ａ）は、ＤＲＡＭメモリセル領域における活性領域１３１のレイアウトの一例を示す平面図である。活性領域１３１は、縦方向および横方向に規則的に配置されている。各々の活性領域１３１は、素子分離領域１３０で囲まれることにより互いに絶縁分離されている。図２６（ｂ）は、図２６（ａ）のＡ−Ａ断面を示している。活性領域１３１を囲む素子分離領域１３０は、シリコン基板に形成された溝を埋め込む絶縁膜で構成されている。
【０００８】
図２６に引き続き、図２７は、メモリセル領域にＭＯＳ−Ｔｒを形成した状態を示している。（ａ）は平面図であり、（ｂ）及び（ｃ）は（ａ）の部分断面図である。図２６で活性領域を形成した後、活性領域表面にゲート絶縁膜を形成し（図示なし）、図２７（ｂ）に示すように、シリコン（半導体）基板上全面にゲート電極材料１３２を形成する。その後、リソグラフィ法によりホトレジストマスクＭ１０１を形成する。ホトレジストマスクＭ１０１は、ラインＬ１０４、スペースＳ１０４からなるＬ＆Ｓパターンで形成される。ラインＬ１０４とスペースＳ１０４は等間隔で形成される。次に、図２７（ｃ）に示すように、ホトレジストマスクＭ１０１を用いて、ゲート電極材料１３２をドライエッチングし、ゲート電極を形成する。ホトレジストマスクＭ１０１を除去した後、イオン注入法を用いてドレイン拡散層１３３とソース拡散層１３４、１３５を形成する。これにより、ゲート電極ＷＬ１０２、ソース拡散層１３４、ドレイン拡散層１３３からなるＴｒ１とゲート電極ＷＬ１０３、ソース拡散層１３５、ドレイン拡散層１３３からなるＴｒ２とが形成される。すなわち、一つの活性領域１３１にドレイン拡散層１３３を共通とする二つのプレーナゲート型ＭＯＳＴｒが形成される。図２７（ａ）の平面図を参照すると、各ゲート電極は、複数の活性領域を横切る方向に跨って形成されており、ワード線ＷＬ１０１、ＷＬ１０２、ＷＬ１０３、ＷＬ１０４を構成している。各ワード線は、Ｌ１０４とＳ１０４が等しく、等間隔で配置されたＬ＆Ｓパターンとなる。
【０００９】
従来、上記プレーナゲート型ＭＯＳ−Ｔｒが主流として用いられてきたが、近年、半導体素子の微細化に伴い、プレーナゲート型ＭＯＳ−Ｔｒではゲート長（上記Ｌ１０４に相当）が短くなることに起因して短チャネル効果の問題が顕在化している。この問題を回避するために、実効チャネル長を長くすることができるトレンチゲート構造が用いられるようになってきた。以下、トレンチゲート型ＭＯＳ−Ｔｒについて説明する。
【００１０】
図２８は、トレンチゲート型ＭＯＳ−Ｔｒの製造方法を示す一連の断面図である。前述の図２６において、素子分離領域１３０で囲まれた活性領域１３１を形成した後、図２８（ａ）に示すように、ワード線を形成するＬ＆Ｓパターンとは、ＬとＳが反転したマスクパターンＭ２０２を用いて、活性領域内のシリコン基板をドライエッチングし、トレンチＴ１を形成する。この場合、トレンチＴ１の幅Ｌ２０４とマスクＭ２０２の幅は、同じ幅であり且つ等間隔となる。トレンチＴ１の形成において、素子分離領域１３０もドライエッチングされ、トレンチＴ２が形成される。次に、図２８（ｂ）に示すように、活性領域１３１の表面にゲート絶縁膜２３６を形成した後、全面にゲート電極材料２３２を形成する。
【００１１】
次に、図２８（ｃ）に示すように、Ｌ２０４とＳ２０４が等しく、等間隔で配置され、ワード線に相当するマスクパターンＭ２０３を形成する。次に、図２８（ｄ）に示すように、マスクパターンＭ２０３をマスクとしてゲート電極材料２３２をドライエッチングし、ワード線ＷＬ２０１、ＷＬ２０２、ＷＬ２０３、ＷＬ２０４となるトレンチ型ゲート電極を形成する。その後、共通するドレイン拡散層２３３、ソース拡散層２３４および２３５を形成する。これにより、一つの活性領域にトレンチゲート型ＭＯＳ−Ｔｒ３とＴｒ４が形成される。トレンチゲート型Ｔｒでは、チャネル長を長くできるので短チャネル効果を回避できる。しかし、図２８（ｄ）に示したように、素子分離領域１３０もエッチングされる結果、ＷＬ２０１やＷＬ２０４のワード線は、複数の活性領域の側壁２３７とゲート絶縁膜２３６のみを介して接することとなる。このためワード線の寄生容量が増加して半導体装置としての高速動作を阻害したり、ゲート絶縁膜２３６の耐圧不良が生じやすくなり隣接する活性領域間でソース同士がワード線を介してショートし誤動作したりする問題がある。
【００１２】
上記トレンチゲート型ＭＯＳ−Ｔｒにおける問題を回避するためには、図２９の平面図に示したように、活性領域にのみ一対となるトレンチＭ３２１、Ｍ３２２およびＭ３２３、Ｍ３２４が形成され、素子分離領域にはトレンチが形成されないようなマスクを用いてトレンチを形成することが有効と考えられるが、この場合にはパターン配置の不均一性によるリソグラフィ特性が変化し、やはり正常な（設計上の）パターンを形成することが困難となる。以下、このリソグラフィにおける光学特性の変化について説明する。
【００１３】
一対のトレンチを形成する際には、図２１（ａ）に示すように、単純L&Sパターンのうち、３スペース中１スペースを削除したパターンを有するレチクル４０１が使用される。即ち、図２１に示すレチクル４０１は、透光部４０１ａが露光光を通し、遮光部４０１ｂは露光光を遮光するものとなっている。また、隣接する２つの透光部４０１ａが組になり、この一対の透光部４０１ａが、一つの活性領域内上に形成される一対のトレンチに対応するものとなっている。
また、一対の透光部４０１ａの両側において、一点鎖線で囲まれて図示された部分は、例えば、隣接する活性領域同士の間のＳＴＩ分離領域に対応する部分となる。なお、この部分は、図１６の単純L&Sパターンでは透光部が配置される部分に相当する。
【００１４】
レチクル４０１の透光部４０１ａを通過した光強度分布は、図２１（ｂ）の符号４０２に示す波状の曲線となる。図２１（ｂ）において、横軸がレチクル４０１の幅方向の位置に対応し、縦軸は透過光の相対的な光強度に対応する。光強度分布を示す曲線４０２は、単純L&Sパターンの場合とは異なり、非対称な波形の繰り返しとなる。即ち、図２１（ｃ）に示すように、閾値ＴＨ２０以上の曲線４０２の形状は、パターンの中心線Ｍに対し非対称になる。
【００１５】
このようなレチクル４０１を用いてＳｉ基板上にトレンチのパターン形成するプロセスとしては、図２２に示すように、Ｓｉ基板４０３上にポジ型フォトレジスト４０４を塗布する。次に露光機によってレチクル４０１上のパターンをポジ型フォトレジスト４０４に露光する。レチクル４０１を通過した光強度分布の曲線４０２のうち、ある閾値ＴＨ２０以上の光強度を持った位置に対応するポジ型フォトレジスト４０４は現像処理によって溶解し、閾値ＴＨ２０未満の位置に対応するポジ型フォトレジスト４０４はＳｉ基板４０３上に残る。これにより、図２３に示すような、ライン幅Ｌ４２１、スペース幅Ｓ４２１の繰り返しパターン４０４ａが形成される。
【００１６】
次に、形成されたパターン４０４ａをマスクとしてＳｉ基板４０３に対しＳｉエッチングを行った後に、パターン４０４ａを除去する。これにより、図２４に示すトレンチのパターン４０３ａを有するＳｉ基板４０３ｂが完成する。
【００１７】
しかし、最終的に形成されたＳｉ基板４０３ｂ上のトレンチのパターン４０３ａにおける溝幅（スペース幅）Ｓ４２１を、図２０における溝幅Ｓ１１と同じになるように露光条件を調整した場合、ペアスペース間のライン幅Ｌ４２１は、図２５に示すような本来所望するＳｉ基板５０３上のペアスペース間ライン幅Ｌ４３１に対し広くなってしまう。これは、図２１（ｂ）または図２１（ｃ）で説明したパターン透過光の光強度の非対称性によるものであるが、このようなライン幅Ｌ４２１の拡大は、非対称性に起因する露光時のパターンの位置ずれにつながる。そして、このようなパターンの位置ずれは、上層であるゲート層等、他層との重ね合わせエラーの要因となり、回路動作に影響を及ぼす可能性がある。
【００１８】
位置ずれを修正するためには、レチクル４０１のパターンの変更が必要になる。レチクル４０１のパターン修正には、費用、時間を要するだけではなく、位置ずれ量が露光時の照明条件やターゲットとするスペース寸法にも依存するために、シミュレーションによる位置補正量の見積りおよび実露光結果での確認が必要となり、容易には修正できない。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００１−１５６２８３号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
上記の問題を解決するために、例えば特許文献１には、サイドウオールを用いたパターン形成方法が開示されているが、これら特許文献１に記載された技術によっても、露光時のパターンの位置ずれの問題は解消できていない。
【課題を解決するための手段】
【００２１】
上記の課題を達成するために、本発明の、サイドウオールＤＰＴを用いた半導体装置の製造方法は以下の構成を採用した。
即ち、本発明の半導体装置の製造方法は、被加工層上に、第３マスク層、第２マスク層、第１マスク層を順次積層する工程と、レチクルを用いたフォトリソグラフィによって、前記第１マスク層上にラインパターンからなる第４マスク層を形成する工程と、前記第４マスク層をマスクにして前記第１マスク層を部分的にエッチングすることにより、前記第１マスク層を前記第４マスク層のラインパターンに対応するラインパターン形状に成形する工程と、ラインパターン形状とされた前記第１マスク層のライン幅方向両側に、一対のサイドウオール層を形成してから、前記第１マスク層をエッチングして除去する工程と、前記一対のサイドウオール層をマスクにして前記第２マスク層を部分的にエッチングすることにより、前記第２マスク層を前記一対のサイドウオール層に対応する一対のラインパターン形状に成形する工程と、前記第２マスク層の成形に伴って露出された第３マスク層上に、前記第２マスク層とはエッチング選択比が異なる第５マスク層を形成する工程と、前記第２マスク層をエッチングにより除去してから、前記第５マスク層をマスクにして前記第３マスク層を部分的にエッチングすることにより、前記第２マスク層の一対のラインパターンに対応する一対の開口部を前記第３マスク層に設ける工程と、前記一対の開口部が設けられた前記第３マスク層をマスクにして前記被加工層を部分的にエッチングすることにより、前記被加工層に一対の溝部を設ける工程と、を具備してなることを特徴とする。
【００２２】
上記の半導体装置の製造方法では、第４マスク層のラインパターンの幅方向両側に対応する位置に一対のサイドウオール層を形成し、この一対のサイドウオール層に対応する位置に第３マスク層の開口部を形成し、この開口部から露出する被加工層をエッチングすることで、被加工層に一対の溝部を設ける。このため、第４マスク層のラインパターンは、最終的には一対の溝部の間のラインパターンに対応するものとなる。このように上記の半導体装置の製造方法では、一対の溝部の間のラインパターンに対応する第４マスク層を形成すればよく、従来のように溝部の形状に対応するマスク層をフォトリソグラフィで形成する必要はない。従って、レチクルを用いて第４マスク層をフォトリソグラフィで加工する際に、レチクルにおけるパターンの間隔が広げられるので、透過光の非対称性の影響が少なくなり、設計通りのＬ＆Ｓパターンを形成できる。
【発明の効果】
【００２３】
本発明の半導体装置の製造方法によれば、非対称性に起因する露光時のパターンの位置ずれが生じるおそれがなく、設計通りの回路パターンを形成できる。また、本発明をトレンチゲート型ＭＯＳトランジスタの製造に適用した場合は、活性領域にのみトレンチゲート型のＭＯＳ−Ｔｒを形成することができ、素子分離領域にはトレンチが形成されないので、ワード線の寄生容量が増加して半導体装置としての高速動作を阻害したり、ゲート絶縁膜の耐圧不良が生じやすくなり隣接する活性領域間でソース同士がワード線を介してショートし誤動作したりする問題を回避できる。
【図面の簡単な説明】
【００２４】
【図１】図１は、本発明の第１の実施形態の半導体装置の製造方法によって製造された半導体基板の要部を示す図であって、（ａ）は平面模式図であり、（ｂ）が断面模式図である。
【図２】図２は、本発明の第１の実施形態である半導体装置の製造方法に用いられるレチクルの要部を示す平面模式図である。
【図３】図３は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図４】図４は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図５】図５は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図６】図６は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図７】図７は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図８】図８は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図９】図９は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図１０】図１０は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図１１】図１１は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図１２】図１２は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図１３】図１３は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図１４】図１４は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図１５】図１５は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図１６】図１６は、従来の単純Ｌ＆Ｓパターンの形成方法を説明する図であって、（ａ）はレチクルの要部を示す平面模式図であり、（ｂ）はレチクルを透過した露光光の光強度分布を示すグラフであり、（ｃ）は（ｂ）の一部を拡大する拡大図である。
【図１７】図１７は、従来の単純Ｌ＆Ｓパターンの製造方法を説明する断面模式図である。
【図１８】図１８は、従来の単純Ｌ＆Ｓパターンの製造方法を説明する断面模式図である。
【図１９】図１９は、従来の単純Ｌ＆Ｓパターンの製造方法を説明する断面模式図である。
【図２０】図２０は、従来の単純Ｌ＆Ｓパターンの製造方法を説明する断面模式図である。
【図２１】図２１は、従来の一対のトレンチパターンの形成方法を説明する図であって、（ａ）はレチクルの要部を示す平面模式図であり、（ｂ）はレチクルを透過した露光光の光強度分布を示すグラフであり、（ｃ）は（ｂ）の一部を拡大する拡大図である。
【図２２】図２２は、従来の一対のトレンチパターンの製造方法を説明する断面模式図である。
【図２３】図２３は、従来の一対のトレンチパターンの製造方法を説明する断面模式図である。
【図２４】図２４は、従来の一対のトレンチパターンの製造方法を説明する断面模式図である。
【図２５】図２５は、従来の一対のトレンチパターンの製造方法を説明する断面模式図である。
【図２６】図２６は、従来の半導体装置の製造方法を説明する図であって、（ａ）は平面図であり、（ｂ）は断面模式図である。
【図２７】図２７は、従来の半導体装置の製造方法を説明する図であって、（ａ）は平面図であり、（ｂ）及び（ｃ）は断面模式図である。
【図２８】図２８は、従来の半導体装置の製造方法を説明する図であって、（ａ）〜（ｄ）は一連の工程を示す断面模式図である。
【図２９】図２９は、従来の半導体装置の製造方法を説明するための平面図である。
【図３０】図３０は、本発明の第２の実施形態である半導体装置の製造方法を説明する図であって、（ａ）は平面図であり、（ｂ）及び（ｃ）は断面模式図である。
【図３１】図３１は、本発明の第２の実施形態である半導体装置の製造方法を説明する図であって、（ａ）〜（ｈ）は一連の工程を示す断面模式図である。
【図３２】図３２は、本発明の第２の実施形態である半導体装置の製造方法を説明する図であって、（ａ）〜（ｃ）は一連の工程を示す断面模式図であり、（ｄ）は平面図である。
【図３３】図３３は、本発明の第２の実施形態である半導体装置の製造方法を説明する図であって、（ａ）は断面模式図であり、（ｂ）は平面図である。
【発明を実施するための形態】
【００２５】
「第１の実施形態」
以下、本発明の実施の第１の形態について、図面を参照して説明する。図１には、本実施形態の半導体装置の製造方法によって得られる半導体基板の部分拡大図を示し、図２〜図１５には、本実施形態の半導体装置の製造方法の工程図を示す。
【００２６】
図１には、一対の溝部１ａが設けられた半導体基板１を示す。図１に示す半導体基板１は、本実施形態の半導体装置の製造方法によって製造される。図１には、一対の溝部１ａが２組形成されている。溝部１ａ同士の間には、ラインパターン１ｂが形成されている。
【００２７】
また、これら一対の溝部１ａの内面には、例えば酸化シリコンからなるゲート絶縁膜が形成されるとともに、ゲート絶縁膜を覆うようにゲート電極が溝部１ａに埋め込まれるようになっている。また、ゲート電極のゲート長方向両側の半導体基板にはソース領域及びドレイン領域となる不純物拡散領域が形成されるようになっている。このようにして、一対の溝部１ａを有する半導体基板１には、トレンチゲート型ＭＯＳ−Ｔｒが形成されるようになっている。また、一対の溝部１ａは、一つの活性領域内に設けられるようになっている。
【００２８】
以下、本実施形態の半導体装置の製造方法について詳細に説明する。
先ず、図２に示すようなレチクル２を用意する。レチクル２は、透明な石英基板にＣｒ等のマスクパターンからなる遮光部２ｂが形成されて構成されている。図２に示すレチクル２は、透光部２ａが露光光を通し、遮光部２ｂは露光光を遮光するものとなっている。遮光部２ｂの幅Ｐ１は、図１のラインパターン１ｂの幅Ｌ１に対応する大きさとなっている。また、遮光部２ｂのピッチＰ２は、図１のラインパターン１ｂのピッチＬ２に対応する大きさになっている。
【００２９】
次に、図３に示すように、半導体基板１（被加工層）上に、第３マスク層１３、第２マスク層１２、第１マスク層１１を順次積層する。各マスク層１１、１２，１３は、被加工層１の全面に積層する。被加工層１としては、半導体基板が用いられる。特に、素子分離領域と活性領域とを有する半導体基板が用いられる。また、被加工層１として、半導体装置を構成する層間絶縁層なども用いられる。
第３マスク層１３と第２マスク層１２とはそれぞれ、エッチング耐性（エッチング速度を意味する）が相互に異なる材質からなることが好ましい。同様に第２マスク層１２と第１マスク層１１とはそれぞれ、エッチング耐性が相互に異なる材質からなることが好ましい。第３マスク層１３と第１マスク層１１は、エッチング耐性が相互に異なっていてもよいし、エッチング耐性が同じでもよい。第３マスク層１３及び第１マスク層１１の材質としてはそれぞれ、例えば酸化シリコン層を例示でき、第２マスク層１２の材質は窒化シリコン層を例示できる。
【００３０】
次に、第１マスク層１１上にポジ型のフォトレジスト膜を積層してから、図２に示したレチクル２を用いてフォトレジスト膜を露光し、現像、溶解の一連の処理（フォトリソグラフィ）を行う。このようにして、レチクル２の遮光部２ｂのパターンに対応するラインパターンからなる第４マスク層１４を形成する。
【００３１】
次に、図４に示すように、第４マスク層１４をマスクにして第１マスク層１１を部分的にドライエッチングする。ドライエッチングは例えば、第２マスク層１２（窒化シリコン）よりも第１マスク層１１（酸化シリコン層）が優先的にエッチングされる条件で行う。これにより、第１マスク層１１に対するドライエッチングが第２マスク層１２に達した時点で停止する。その後、図５に示すように、ポジ型フォトレジストからなる第４マスク層１４をアッシング処理で剥離する。このようにして、第１マスク層１１がラインパターン形状に成形加工される。
【００３２】
次に、図６に示すように、第１マスク層１１及び第２マスク層１２を覆うように積層膜２１を積層する。積層膜２１の材質は、第１マスク層１１及び第２マスク層とは相互にエッチング耐性の異なる材質を選択する。具体的には例えば、積層膜２１をシリコン膜で形成する。積層膜２１は、ラインパターン形状の第１マスク層１１及び第２マスク層１２からなる下地に対して均一な厚みでコンフォーマルに成膜する。積層膜２１の成膜手段としては例えば、ＣＶＤ法（chemical vapor deposition）が用いられる。
【００３３】
次に、図７に示すように、積層膜２１の全面を異方性エッチングする。異方性エッチングは、第１マスク層１１及び第２マスク層１２よりも積層膜２１（シリコン膜）が優先的にエッチングされる条件で行う。これにより積層膜２１のみが異方性エッチングされ、その一部が第１マスク層１１の幅方向両側に一対のサイドウオール層２１ａとなって残存する。
【００３４】
次に、図８に示すように、第１マスク層１１をエッチングにより除去する。このエッチングは、第２マスク層１２及びサイドウオール層２１ａよりも第１マスク層１１が優先的にエッチングされる条件で行う。これにより第１マスク層１１のみが除去される。
【００３５】
次に、図９に示すように、一対のサイドウオール層２１ａをマスクにして、第２マスク層１２を部分的にドライエッチングする。ドライエッチングは、サイドウオール層２１ａ及び第３マスク層１３よりも第２マスク層１２（窒化シリコン）が優先的にエッチングされる条件で行う。これにより、第２マスク層１２に対するドライエッチングが、第３マスク層１３に達した時点で停止する。このようにして、第２マスク層１２を一対のサイドウオール層２１ａに対応する一対のラインパターン形状に成形加工する。
次いで、図１０に示すように、サイドウオール層２１ａをエッチングで除去する。
【００３６】
次に、図１１に示すように、一対のラインパターン状に加工された第２マスク層１２と第３マスク層１３を覆うように、第５マスク層１５を積層する。第５マスク層１５の材質は、第２マスク層１２とは相互にエッチング選択比（エッチング速度比）が異なり、且つ、被加工層１と同じ材質を選択する。具体的には例えば、第５マスク層１５をシリコン膜で形成する。第５マスク層１５は、ラインパターン形状の第２マスク層１２及び第３マスク層１３からなる下地に対して均一な厚みでコンフォーマルに成膜する。成膜手段としては例えば、ＣＶＤ法（chemical vapor deposition）が用いられる。
【００３７】
次に、図１２に示すように、第５マスク層１５の上面をＣＭＰにより研磨する。ＣＭＰによる研磨は、第２マスク層１２の上面が露出するまで行う。これにより、第３マスク層１３上に、一対のラインパターン形状に成形された第２マスク層１２と第５マスク層１５とが積層される。第５マスク層１５は、第２マスク層１２が形成された部分以外の部分に形成される。言い換えると、第５マスク層１５は、第２マスク層１２のパターニングに伴って露出された第３マスク層１３上に形成される。
【００３８】
次に、図１３に示すように、第２マスク層１２をエッチングにより除去する。このときのエッチングは、第５マスク層１５（シリコン膜）及び第３マスク層１３（酸化シリコン）よりも第２マスク層１２（窒化シリコン）が優先的にエッチングさえる条件で行う。これにより第２マスク層１２のみがエッチングされる。第２マスク層１２が除去されることによって、実質的に第５マスク層に開口部１５ａが形成され、開口部１５ａからは第３マスク層１３の一部が露出した状態になる。
続いて、第５マスク層１５をマスクにして、第３マスク層１３を部分的にドライエッチングする。ドライエッチングは、例えば、被加工層１（シリコンからなる半導体基板）よりも第３マスク層（酸化シリコン）が優先的にエッチングされる条件で行う。これにより、開口部１５ａが第３マスク層１３まで貫通する。エッチングは、開口部１５ａが被加工層１に達した時点で停止する。このようにして、第５マスク層１５をマスクにして第３マスク層１３を部分的にエッチングすることにより、第２マスク層１２の一対のラインパターンに対応する一対の開口部１５ａを第３マスク層１３に形成する。
【００３９】
次に、図１４に示すように、一対の開口部１５ａが形成された第５マスク層１５及び第３マスク層１３をマスクにして、被加工層１を部分的にエッチングすることにより、被加工層１に一対の溝部１ａを形成する。このとき、被加工層１と第５マスク層１５の材質が同じなので、被加工層１のエッチングと同時に第５マスク層１５がエッチングされて除去される。最終的には、残存した第３マスク層１３が被加工層１のエッチングマスクとして機能する。
【００４０】
最後に、図１５に示すように、第３マスク層１３をエッチングで除去する。このようにして、被加工層１に一対の溝部１ａが設けられる。
【００４１】
上記の半導体装置の製造方法では、第４マスク層１４のラインパターンの幅方向両側に相当する位置に一対のサイドウオール層２１ａを形成し、この一対のサイドウオール層２１ａに相当する位置に開口部１５ａを形成し、この開口部１５ａから露出する被加工層１をエッチングすることで、被加工層１に一対の溝部１ａを設ける。このため、第４マスク層１４のラインパターンは、最終的には一対の溝部１ａの間のラインパターン１ｂに対応するものとなる。このように上記の半導体装置の製造方法では、一対の溝部１ａの間のラインパターン１ｂに対応する第４マスク層１４を形成すればよく、従来のように溝部１ａの形状に対応するマスク層をフォトリソグラフィで形成する必要はない。従って、レチクル２を用いて第４マスク層１４をフォトリソグラフィで成形加工する際に、レチクル２における遮光部２ｂの間隔を広げられるので、透過光の非対称性の影響が少なくなり、設計通りのＬ＆Ｓパターンを形成できる。
【００４２】
また、上記の半導体装置の製造方法では、最終的には、サイドウオール層２１ａの形状が、被加工層１に設けられる一対の溝部１ａの形状に反映される。一対のサイドウオール層２１ａは、第１マスク層１１及び第２マスク層１２を覆うように積層膜２１を積層してから、積層膜２１の全面を異方性エッチングすることで形成される。このような工程を経て形成された一対のサイドウオール層２１ａ同士は、ほぼ同一の形状に形成される。従って、上記の半導体装置の製造方法では、サイドウオール層２１ａを前述の工程を経て形成することで、ほぼ同一形状の一対の溝部１ａを形成できる。
【００４３】
また、上記の半導体装置の製造方法では、一対のラインパターン状に成形された第２マスク層１２と第３マスク層１３を覆うように第５マスク層１５を形成してから、第５マスク層１５を研磨して第２マスク層１２を露出させる。これにより、第３マスク層１３上に、一対のラインパターン形状の第２マスク層１２と第５マスク層１５とが積層された状態になる。その後、第２マスク層１２を除去することで第３マスク層１３及び第５マスク層１５に開口部１５ａが設けられる。このような工程を経ることで、サイドウオール層２１ａに対応する開口部１５ａを容易に形成できる。
【００４４】
また、上記の半導体装置の製造方法では、第５マスク層１５を被加工層１と同一の材質で構成し、被加工層１の部分的なエッチングと同時に第５マスク層１５をエッチングで除去するので、第５マスク層１５の除去工程を別途設けることが不要になり、工程を短縮できる。
【００４５】
「第２の実施形態」
本実施形態では、サイドウオールＤＰＴを用い、トレンチゲート型ＭＯＳ−Ｔｒを有するＤＲＡＭのメモリセル形成方法について、図３０〜３３を用いて説明する。図３０（ａ）、図３２（ｄ）、図３３（ｂ）はメモリセルの一部を抜き出した平面図である。図３２（ｃ）および図３３（ａ）は、図３２（ｄ）の平面図に示したＢ−Ｂ断面図である。他の図面は、図３０（ａ）の平面図に示したＡ−Ａ断面図である。
なお、本実施形態ではトレンチの幅をリソグラフィの解像限界で規定される最小加工寸法（Ｆ値）が４０ｎｍの場合について説明する。
【００４６】
まず、図３０（ａ）の平面図に示すように、例えばシリコンからなる半導体基板１上に、酸化シリコンからなる素子分離領域４０に囲まれ、規則的に配置された複数の活性領域３１を形成する。具体的には、本実施例のメモリセルは、素子分離領域４０に囲まれた複数の長円形の活性領域３１を、長円形の長径ＬＬが延在する第１の方向（Ｘ方向）および第１の方向に交わる第２の方向（Ｙ方向）に等間隔で繰り返し配置したものとする。より具体的には、複数の活性領域３１が第２の方向（Ｙ方向）に等間隔で繰り返し配置された活性領域群（３１ａ、３１ｂ、３１ｃ）が第１の方向（Ｘ方向）に等間隔で繰り返し配置されたものである。すなわち、第１の方向（Ｘ方向）に等間隔で繰り返し配置された複数の活性領域群（３１ａ、３１ｂ、３１ｃ）を有するものである。第１の方向（Ｘ方向）における各々の活性領域群（３１ａ、３１ｂ、３１ｃ）の間隔はＦ値とされるものである。
【００４７】
また、各々の活性領域３１は、長径ＬＬ方向に第１の拡散層領域、第１のゲート電極領域、第２の拡散層領域、第２のゲート電極領域、第３の拡散層領域を備えるものである。すなわち、活性領域の中央には、第２の拡散層領域が位置し、第２の拡散層領域の左側に第１のゲート電極領域、さらに左側に第１の拡散層領域が配置され、第２拡散層領域の右側に第２のゲート電極領域、さらに右側に第３の拡散層領域が配置されるものである。これらの、長径ＬＬ方向に延在する第１の拡散層領域、第１のゲート電極領域、第２の拡散層領域、第２のゲート電極領域、第３の拡散層領域の各々の幅はＦ値の幅となっている。
【００４８】
その後、図３０（ｂ）に示すように、例えば酸化シリコンからなる第３マスク層４３、例えば窒化シリコンからなる第２マスク層４２、例えば酸化シリコンからなる第１マスク層４１を順次に全面に形成する。ここで、第１マスク層４１の厚さは、少なくとも、後の工程で半導体基板に形成されるトレンチ（Ｔ３）の幅より厚いことが必要である。過剰に厚すぎても加工の精度を低下させる原因となるため、トレンチ（Ｔ３）の幅の２倍の寸法より薄いことが好ましく、トレンチ（Ｔ３）の幅の１．５倍の寸法より薄いことがより好ましい。
【００４９】
次に、第１の実施形態と同様にして、リソグラフィ法により、ホトレジストからなり第１のパターンとなる第４マスク層Ｍ３１を形成する。図３０（ａ）に示したメモリセル領域においては、第２の方向（Ｙ方向）に繰り返し配置された各々の活性領域３１の長径ＬＬの中心Ｃ１を結んだ直線Ｃ２をパターンの中心線とするラインパターンの一つが第１パターン（第４マスク層Ｍ３１）に相当する。そして、第１の方向（Ｘ方向）に延在する各々の活性領域３１ごとに、第１パターン（第４マスク層Ｍ３１、Ｍ３２、Ｍ３３）を複数配置する。
また、第４マスク層Ｍ３１〜Ｍ３３の幅すなわちラインＬ５の幅はＦ値であり、最終的に形成されるトレンチ（Ｔ３）の幅４０ｎｍと等しくなるように形成する。第４マスク層Ｍ３１および隣接する別の第４マスク層Ｍ３２の間隔Ｓ５は、第４マスク層Ｍ３１〜Ｍ３３の各幅Ｌ５の５倍で５Ｆとなっている。すなわち、第１のパターン（第４マスク層Ｍ３１、Ｍ３２、Ｍ３３）は、ピッチ（Ｌ５+Ｓ５）がラインＬ５の６倍で６Ｆとなる均等配置のＬ＆Ｓパターンとなっている。
【００５０】
次に、図３０（ｃ）に示すように、第４のマスク層Ｍ３１をマスクとして第１マスク層４１を異方性ドライエッチングし、第１のパターンを第１マスク層４１に転写する。その後、第４マスク層Ｍ３１をプラズマアッシングなどにより除去する。
次に、図３１（ａ）に示すように、全面にシリコン膜５１（積層膜）を形成する。シリコン膜５１は、後で形成するトレンチの幅（Ｔ３）と同じ膜厚すなわち４０ｎｍで形成する。シリコン膜５１はポリシリコン膜（多結晶シリコン膜）でも構わないが、加工精度に影響を与える結晶粒界が存在しない非晶質シリコン膜であることが好ましい。モノシラン（ＳｉＨ4）を原料ガスとする熱ＣＶＤ法において、成膜温度を５００〜５４０℃に維持することにより、非晶質シリコン膜を形成することができる。
【００５１】
次に、図３１（ｂ）に示すように、ドライエッチング法によりシリコン膜５１をエッチバックし、第１マスク層４１の側壁にシリコン膜からなるサイドウオール層５１ａを形成する。シリコン膜５１は膜厚４０ｎｍで形成しているので、サイドウオール層５１ａの最大幅も４０ｎｍとなる。
次に、図３１（ｃ）に示すように、第１マスク層４１をフッ酸（ＨＦ）含有溶液により選択的にエッチングする。これにより、サイドウオール層５１ａからなる第２のパターンが形成される。第２のパターンは、後で形成されるトレンチ（Ｔ３）の位置に対応している。
次に、図３１（ｄ）に示すように、サイドウオール層５１ａをマスクとして窒化シリコン膜からなる第２のマスク層４２を異方性ドライエッチングする。
【００５２】
次に、図３１（ｅ）に示すように、マスクとして用いたサイドウオール層５１ａを選択的に除去する。サイドウオール層５１ａの選択的除去には、塩素含有ガスを用いた等方性プラズマエッチングなどを用いることができる。これにより、シリコン膜からなるサイドウオール層５１ａに形成された第２のパターンが第２マスク層４２に転写される。
次に、図３１（ｆ）に示すように、全面にシリコン膜５２（第５マスク層）を形成する。シリコン膜５２も前述のサイドウオール層５１ａと同様に、ポリシリコンで形成することができるが、非晶質シリコンの方が好ましい。
次に、図３１（ｇ）に示すように、第２マスク層４２上に形成されて凸状になっているシリコン膜５２をＣＭＰ法により研磨し、第２マスク層４２の表面を露出させる。
【００５３】
次に、図３１（ｈ）に示すように、第２マスク層４２を熱燐酸を用いて選択的に除去する。これにより、第２のマスク層４２からなるラインパターンで構成されていた第２のパターンは、シリコン膜５２内に形成された幅４０ｎｍの溝状パターンに変換される。溝状パターンの底部には酸化シリコン膜からなる第３マスク層４３が露出する。
次に、図３２（ａ）に示すように、シリコン膜５２をマスクとして、溝状パターンの底部に露出している第３マスク層４３をフッ素含有プラズマを用いた異方性ドライエッチングにより除去する。引き続いて、同一チャンバー内において、第３マスク層４３の下に露出する基板１のシリコンを、塩素含有ガスプラズマに切り換えることにより異方性ドライエッチングし、一つの活性領域３１内に幅４０ｎｍの二つのトレンチ（Ｔ３）を形成する。この時、素子分離領域４０上には溝状パターンが存在しないのでトレンチが形成されることはない。なお、シリコン基板１の異方性ドライエッチングは別のチャンバーで行っても良い。また、シリコン基板１にトレンチ（Ｔ３）を形成している間に、マスクとして用いたシリコン膜５２も同時にエッチングされるので、後の工程で除去する必要がない。トレンチ（Ｔ３）を形成した後、第３マスク層４３をフッ酸含有溶液により除去し、活性領域３１内のシリコン基板１の表面を露出させる。
【００５４】
次に、図３２（ｂ）に示すように、トレンチ（Ｔ３）内を含み、露出しているシリコン基板表面にゲート絶縁膜５３を形成し、さらにトレンチ（Ｔ３）が完全に埋まるようにゲート電極材料５４を形成する。以下、従来技術で説明した図２７や図２８の方法を用いてゲート電極、すなわちワード線を形成することもできるが、本実施形態では、さらにサイドウオールＤＰＴ法を用いてワード線を形成する。
【００５５】
図３２（ｂ）に示すように、ゲート電極材料５４を全面に形成した後、図３０（ｂ）の場合と同様に、第２マスク層４２、第１マスク層４１を再度全面に形成する（図３２（ｃ））。ここでは、ラインパターンを形成すればよいので、第３マスク層４３は不要となる。そして、リソグラフィ工程により、図３２（ｃ）に示すように、第１のパターンとなるホトレジストからなる第４マスク層Ｍ４１、Ｍ４２、Ｍ４３を形成する。なお、図３２（ｃ）は、図３２（ｄ）に示した平面図のＢ−Ｂ断面に相当する断面図である。図３２（ｄ）を参照すると、第１のパターンとなる第４マスク層Ｍ４１は、幅がＦ値であり、図３０（ａ）に示したＭ３１と同様に、第２の方向（Ｙ方向）に繰り返し配置された各々の活性領域３１の長径の中心を結んだ直線Ｃ２をパターンの中心線とするラインパターンであり、複数の活性領域３１の中央をＹ方向に横切るように配置される。すなわち、図２８に示したドレイン拡散層２３３に重なる位置に配置される。また、隣接する第４マスク層Ｍ４２は、図３２（ｄ）において、Ｍ４１から間隔Ｓ６（３Ｆ）だけ離れた位置に形成される。すなわち、中央の活性領域群の左端に位置するソース拡散層２３４をＹ方向に横切る位置に配置される。さらに、第４マスク層Ｍ４３は、図３２（ｄ）において、Ｍ４２から間隔Ｓ６（３Ｆ）だけ離れた位置に形成される。すなわち、中央の活性領域群の右端に位置するソース拡散層２３５をＹ方向に横切る位置に配置される。図３２（ｃ）には示していないが、第４マスク層Ｍ４４は、図３２（ｄ）において、右側の活性領域群の中央、すなわちドレイン拡散層２３３を縦に横切る位置に配置され、Ｍ４１と同じ位置関係となっている。すなわち、第１パターンＭ４１、Ｍ４２、Ｍ４３およびＭ４４は、各々のラインＬ５の幅がＦ値の４０ｎｍであり、ピッチ（Ｌ５+Ｓ６）はＬ５の４倍、すなわち４Ｆとなるように配置されたＬ＆Ｓパターンとなる。
【００５６】
図３２（ｃ）の構造を形成した後、図３０（ｃ）から図３１（ｅ）までの工程と同様の工程を経て第２のパターン４２を形成し、それをマスクとしてゲート電極材料５４を異方性ドライエッチングし、図３３（ａ）に示すように、ゲート電極を兼ねるワード線ＷＬ１〜ＷＬ７を形成する。第１のパターンＭ４１からは、その両側に接して二つの第２のパターン４２が生成され、第２のパターン４２に対応してＷＬ2およびＷＬ3が形成される。同様に、第１のパターンＭ４２を基にしてＷＬ4およびＷＬ5が形成され、第１のパターンＭ４３を基にしてＷＬ6およびＷＬ7が形成される。なお、ゲート電極材料５４の加工のマスクとして用いる第２のパターン４２、すなわち窒化シリコン膜からなる第２マスク層４２は、ゲート電極を形成した後、除去することなく、ゲート電極の保護膜として残存させることができる。
各々のワード線を形成した後、第２マスク層４２をマスクとしてイオン注入および熱処理を行なってドレイン拡散層３３、ソース拡散層３４および３５を形成する。これにより、各々の活性領域内に、ドレイン拡散層３３を共通とする二つのトレンチゲート型ＭＯＳ−Ｔｒ（Ｔｒ１、Ｔｒ２）を形成することができる。この後、さらに、ゲート電極サイドウオールの形成、層間絶縁膜の形成、セルコンタクトプラグの形成、ビットコンタクトプラグおよびビット線の形成、容量コンタクトプラグおよび容量素子の形成などの工程を経ることにより、ＤＲＡＭのメモリセル領域を形成することができる。
【００５７】
本実施形態では、素子分離領域４０に囲まれた複数の長円形の活性領域３１が、長円形の長径が延在する第１の方向（Ｘ方向）および第１の方向に交わる第２の方向（Ｙ方向）に等間隔で繰り返し配置されたメモリセル領域において、第２の方向に配置された各々の活性領域３１の長径の中心を結んだ直線をパターンの中心線とするラインパターンを、第１の方向に延在する各々の活性領域ごとに複数配置する第１パターンとして形成し、各々のラインパターンを基にして、その両側に位置する二つの溝状パターンからなる第２のパターンを形成した後、第２のパターンに対応したトレンチを一つの活性領域３１内に形成するので、素子分離領域４０にトレンチを形成することなく、活性領域内にのみトレンチを形成することができる。
【００５８】
また、第１のパターンは、一つのラインパターンの幅の６倍のピッチで均等配置されるＬ＆Ｓパターンとなるため、リソグラフィの露光時における光学特性の劣化を生じることなく、ホトレジストからなる第１のパターン形成が可能となる。さらに、第２のパターンはＣＶＤ法で形成するシリコン膜のサイドウオールを用いて形成され、第２のパターンの幅はシリコン膜の膜厚で制御することができ高精度のパターン形成が可能となる。
本実施例においては、トレンチの形成のみならずワード線となるゲート電極の加工においてもサイドウオールＤＰＴを用いている。この場合、第１のパターンは、ラインパターンのピッチをラインの幅の４倍とする均等配置のＬ＆Ｓパターンで形成することができるので、リソグラフィの露光時における光学特性の劣化を生じることなく、ホトレジストからなる第１のパターン形成が可能となり高精度のパターンを形成することができる。
【符号の説明】
【００５９】
１…被加工層（半導体基板）、１ａ…溝部、２…レチクル、１１、４１…第１マスク層、１２、４２…第２マスク層、１３、４３…第３マスク層、１４…第４マスク層、１５、５２…第５マスク層、１５ａ…開口部、２１、５１…積層膜、２１ａ、５１ａ…サイドウオール層、４０…素子分離領域、３１…活性領域、５４…ゲート電極材料、３３…ドレイン拡散層、３４、３５…ソース拡散層、５３…ゲート絶縁膜。
【特許請求の範囲】
【請求項１】
被加工層上に、第３マスク層、第２マスク層、第１マスク層を順次積層する工程と、
レチクルを用いたフォトリソグラフィによって、前記第１マスク層上にラインパターンからなる第４マスク層を形成する工程と、
前記第４マスク層をマスクにして前記第１マスク層を部分的にエッチングすることにより、前記第１マスク層を前記第４マスク層のラインパターンに対応するラインパターン形状に成形する工程と、
ラインパターン形状とされた前記第１マスク層のライン幅方向両側に、一対のサイドウオール層を形成してから、前記第１マスク層をエッチングして除去する工程と、
前記一対のサイドウオール層をマスクにして前記第２マスク層を部分的にエッチングすることにより、前記第２マスク層を前記一対のサイドウオール層に対応する一対のラインパターン形状に成形する工程と、
前記第２マスク層の成形に伴って露出された第３マスク層上に、前記第２マスク層とはエッチング選択比が異なる第５マスク層を形成する工程と、
前記第２マスク層をエッチングにより除去してから、前記第５マスク層をマスクにして前記第３マスク層を部分的にエッチングすることにより、前記第２マスク層の一対のラインパターンに対応する一対の開口部を前記第３マスク層に設ける工程と、
前記一対の開口部が設けられた前記第３マスク層をマスクにして前記被加工層を部分的にエッチングすることにより、前記被加工層に一対の溝部を設ける工程と、
を具備してなることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１マスク層をラインパターン形状に成形した後に、前記第１マスク層及び前記第２マスク層を覆うように積層膜を積層し、前記積層膜の全面を異方性エッチングすることにより、前記第１マスク層のライン幅方向両側に、前記積層膜の一部からなる前記一対のサイドウオール層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第５マスク層を形成する工程において、一対のラインパターン状に成形された前記第２マスク層と前記第３マスク層を覆うように、前記第５マスク層を形成してから、前記第５マスク層の上面を研磨して前記第２マスク層を露出させることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第５マスク層を前記被加工層と同一の材質で構成し、前記被加工層を部分的にエッチングすると同時に前記第５マスク層をエッチングすることを特徴とする請求項１乃至請求項３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記被加工層として半導体基板を用いることを特徴とする請求項１乃至請求項４の何れか一項に記載の半導体装置の製造方法。
【請求項６】
前記被加工層として半導体基板を用い、前記半導体基板に設けられた前記一対の溝部の内面にゲート絶縁膜を成膜するとともに前記溝部にゲート電極を埋め込むことでトレンチゲートトランジスタを形成する工程を含むことを特徴とする請求項１乃至請求項５の何れか一項に記載の半導体装置の製造方法。
【請求項７】
前記一対の溝部を、前記半導体基板に設けられた活性領域内に設けることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
半導体基板上に、素子分離領域で囲まれた長円形の複数の活性領域を含み、前記長円形の長径方向を第１の方向とし、前記第１の方向に交わる第２の方向に前記複数の活性領域を等間隔で配置した少なくとも一つの活性領域群を形成する工程と、
前記半導体基板上の全面にマスク層を形成する工程と、
前記マスク層上に、前記活性領域群を構成する前記複数の活性領域に跨る一つのライン状の第１のパターンを形成する工程と、
前記第１のパターンを基にして前記マスク層を加工し、前記第１のパターンに接して両側の位置に二つの第２のパターンを形成する工程と、
前記第２のパターンをマスクとして、各々の活性領域内の半導体基板に二つのトレンチを形成する工程と、
前記トレンチにゲート電極を形成し、前記活性領域群を構成する各々の活性領域内に二つのトレンチゲート型ＭＯＳトランジスタを形成することを特徴とする半導体装置の製造方法。
【請求項９】
前記第１のパターンは、前記活性領域群を構成する複数の活性領域において、前記複数の活性領域の前記長径の中心を結んだ直線上に形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記各々の活性領域は長径方向に第１の拡散層領域、第１のゲート電極領域、第２の拡散層領域、第２のゲート電極領域、第３の拡散層領域を備え、前記活性領域群を構成する前記複数の活性領域に跨る一つのライン状の第１のパターンは、前記第２の拡散層領域に対応する位置に形成されることを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記活性領域群は、前記第１の方向に複数配置され、前記第１のパターンは、前記複数の活性領域群の各々において、前記長径の中心を結んだ直線上に一つずつ形成されることを特徴とする請求項８乃至１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
リソグラフィの解像限界で決まる最小寸法をＦ値とした場合、前記各々の活性領域を構成する前記第１の拡散層領域、前記第１のゲート電極領域、前記第２の拡散層領域、前記第２のゲート電極領域、前記第３の拡散層領域における長径方向の幅は前記Ｆ値であり、前記複数の活性領域群に形成されるライン状の前記第１のパターンは、各々のラインの幅がＦ値であり、隣接するラインのピッチが６Ｆであることを特徴とする請求項８乃至１１のいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記第１のパターンはリソグラフィで形成されるホトレジストパターンであることを特徴とする請求項８乃至１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記第１のパターンを基にして前記マスク層を加工し、前記第１のパターンに接して両側の位置に二つの第２のパターンを形成する工程は、
全面に第３マスク層、第２マスク層、第１マスク層を順次に形成する工程と、
前記第２の方向に複数配置された前記活性領域の前記第２の拡散層領域を覆うように、前記複数の活性領域に跨り、前記第２の方向に延在するライン状の第１のパターンからなる第４マスク層を前記第１マスク層上に形成する工程と、
前記第４マスク層をマスクとして前記第１マスク層をエッチングし、前記第１マスク層に前記第１のパターンを形成する工程と、
前記マスクとして用いた前記第４マスク層を除去する工程と、
全面にサイドウオール層を形成した後、エッチバックし前記第１のパターンが形成された前記第１マスク層の両側側壁にサイドウオールを形成すると同時に前記第１マスク層の上面を露出させる工程と、
前記上面が露出した第１マスク層を選択的に除去し、前記サイドウオールからなり、前記第１および第２のゲート電極領域に対応する一対の第２のパターンを形成する工程と、
前記サイドウオールからなる一対の第２のパターンをマスクとして前記第２のマスク層をエッチングし、前記第２のマスク層に前記第２のパターンを形成する工程と、
前記マスクとして用いた前記サイドウオールを除去する工程と、
全面に第５マスク層を形成し、前記第２マスク層上に形成された前記第５マスク層を除去して前記第２マスク層の上面を露出させる工程と、
前記上面が露出した第２マスク層を選択的に除去し、前記第５マスク層に、溝状の前記第２のパターンを形成する工程を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１】
被加工層上に、第３マスク層、第２マスク層、第１マスク層を順次積層する工程と、
レチクルを用いたフォトリソグラフィによって、前記第１マスク層上にラインパターンからなる第４マスク層を形成する工程と、
前記第４マスク層をマスクにして前記第１マスク層を部分的にエッチングすることにより、前記第１マスク層を前記第４マスク層のラインパターンに対応するラインパターン形状に成形する工程と、
ラインパターン形状とされた前記第１マスク層のライン幅方向両側に、一対のサイドウオール層を形成してから、前記第１マスク層をエッチングして除去する工程と、
前記一対のサイドウオール層をマスクにして前記第２マスク層を部分的にエッチングすることにより、前記第２マスク層を前記一対のサイドウオール層に対応する一対のラインパターン形状に成形する工程と、
前記第２マスク層の成形に伴って露出された第３マスク層上に、前記第２マスク層とはエッチング選択比が異なる第５マスク層を形成する工程と、
前記第２マスク層をエッチングにより除去してから、前記第５マスク層をマスクにして前記第３マスク層を部分的にエッチングすることにより、前記第２マスク層の一対のラインパターンに対応する一対の開口部を前記第３マスク層に設ける工程と、
前記一対の開口部が設けられた前記第３マスク層をマスクにして前記被加工層を部分的にエッチングすることにより、前記被加工層に一対の溝部を設ける工程と、
を具備してなることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１マスク層をラインパターン形状に成形した後に、前記第１マスク層及び前記第２マスク層を覆うように積層膜を積層し、前記積層膜の全面を異方性エッチングすることにより、前記第１マスク層のライン幅方向両側に、前記積層膜の一部からなる前記一対のサイドウオール層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第５マスク層を形成する工程において、一対のラインパターン状に成形された前記第２マスク層と前記第３マスク層を覆うように、前記第５マスク層を形成してから、前記第５マスク層の上面を研磨して前記第２マスク層を露出させることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第５マスク層を前記被加工層と同一の材質で構成し、前記被加工層を部分的にエッチングすると同時に前記第５マスク層をエッチングすることを特徴とする請求項１乃至請求項３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記被加工層として半導体基板を用いることを特徴とする請求項１乃至請求項４の何れか一項に記載の半導体装置の製造方法。
【請求項６】
前記被加工層として半導体基板を用い、前記半導体基板に設けられた前記一対の溝部の内面にゲート絶縁膜を成膜するとともに前記溝部にゲート電極を埋め込むことでトレンチゲートトランジスタを形成する工程を含むことを特徴とする請求項１乃至請求項５の何れか一項に記載の半導体装置の製造方法。
【請求項７】
前記一対の溝部を、前記半導体基板に設けられた活性領域内に設けることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
半導体基板上に、素子分離領域で囲まれた長円形の複数の活性領域を含み、前記長円形の長径方向を第１の方向とし、前記第１の方向に交わる第２の方向に前記複数の活性領域を等間隔で配置した少なくとも一つの活性領域群を形成する工程と、
前記半導体基板上の全面にマスク層を形成する工程と、
前記マスク層上に、前記活性領域群を構成する前記複数の活性領域に跨る一つのライン状の第１のパターンを形成する工程と、
前記第１のパターンを基にして前記マスク層を加工し、前記第１のパターンに接して両側の位置に二つの第２のパターンを形成する工程と、
前記第２のパターンをマスクとして、各々の活性領域内の半導体基板に二つのトレンチを形成する工程と、
前記トレンチにゲート電極を形成し、前記活性領域群を構成する各々の活性領域内に二つのトレンチゲート型ＭＯＳトランジスタを形成することを特徴とする半導体装置の製造方法。
【請求項９】
前記第１のパターンは、前記活性領域群を構成する複数の活性領域において、前記複数の活性領域の前記長径の中心を結んだ直線上に形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記各々の活性領域は長径方向に第１の拡散層領域、第１のゲート電極領域、第２の拡散層領域、第２のゲート電極領域、第３の拡散層領域を備え、前記活性領域群を構成する前記複数の活性領域に跨る一つのライン状の第１のパターンは、前記第２の拡散層領域に対応する位置に形成されることを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記活性領域群は、前記第１の方向に複数配置され、前記第１のパターンは、前記複数の活性領域群の各々において、前記長径の中心を結んだ直線上に一つずつ形成されることを特徴とする請求項８乃至１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
リソグラフィの解像限界で決まる最小寸法をＦ値とした場合、前記各々の活性領域を構成する前記第１の拡散層領域、前記第１のゲート電極領域、前記第２の拡散層領域、前記第２のゲート電極領域、前記第３の拡散層領域における長径方向の幅は前記Ｆ値であり、前記複数の活性領域群に形成されるライン状の前記第１のパターンは、各々のラインの幅がＦ値であり、隣接するラインのピッチが６Ｆであることを特徴とする請求項８乃至１１のいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記第１のパターンはリソグラフィで形成されるホトレジストパターンであることを特徴とする請求項８乃至１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記第１のパターンを基にして前記マスク層を加工し、前記第１のパターンに接して両側の位置に二つの第２のパターンを形成する工程は、
全面に第３マスク層、第２マスク層、第１マスク層を順次に形成する工程と、
前記第２の方向に複数配置された前記活性領域の前記第２の拡散層領域を覆うように、前記複数の活性領域に跨り、前記第２の方向に延在するライン状の第１のパターンからなる第４マスク層を前記第１マスク層上に形成する工程と、
前記第４マスク層をマスクとして前記第１マスク層をエッチングし、前記第１マスク層に前記第１のパターンを形成する工程と、
前記マスクとして用いた前記第４マスク層を除去する工程と、
全面にサイドウオール層を形成した後、エッチバックし前記第１のパターンが形成された前記第１マスク層の両側側壁にサイドウオールを形成すると同時に前記第１マスク層の上面を露出させる工程と、
前記上面が露出した第１マスク層を選択的に除去し、前記サイドウオールからなり、前記第１および第２のゲート電極領域に対応する一対の第２のパターンを形成する工程と、
前記サイドウオールからなる一対の第２のパターンをマスクとして前記第２のマスク層をエッチングし、前記第２のマスク層に前記第２のパターンを形成する工程と、
前記マスクとして用いた前記サイドウオールを除去する工程と、
全面に第５マスク層を形成し、前記第２マスク層上に形成された前記第５マスク層を除去して前記第２マスク層の上面を露出させる工程と、
前記上面が露出した第２マスク層を選択的に除去し、前記第５マスク層に、溝状の前記第２のパターンを形成する工程を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【公開番号】特開２０１０−８０９４４（Ｐ２０１０−８０９４４Ａ）
【公開日】平成２２年４月８日（２０１０．４．８）
【国際特許分類】
【出願番号】特願２００９−１９４５８１（Ｐ２００９−１９４５８１）
【出願日】平成２１年８月２５日（２００９．８．２５）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２２年４月８日（２０１０．４．８）
【国際特許分類】
【出願日】平成２１年８月２５日（２００９．８．２５）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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