【課題】２値または３値保存性能を有するダイナミック連想メモリを提供する。
【解決手段】ダイナミック連想メモリは、ビット・ラインとワード・ラインの交差部に位置する複数のダイナミック連想メモリセルを備える。各セルは、ワード・ラインに接続されるゲート端子およびビット・ラインに接続される第１ソース／ドレイン端子を有するアクセス・トランジスタと、アクセス・トランジスタの第２ソース／ドレイン端子に接続される第１プレートを有する第１メモリセル・キャパシタと、ポリシリコン相互接続層だけを介してアクセス・トランジスタの第２ソース／ドレイン端子に接続されるゲート端子を有する、マッチ・ラインの整合結果または不整合結果を示すための比較トランジスタとを含む。 （もっと読む）

【課題】ＤＲＡＭメモリセルアレイを自在に不揮発性メモリセルアレイに変更可能な半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置のメモリセルアレイには、誘電体材料を２つの電極で挟んだ構造をそれぞれ有する複数の第１メモリセルＭＣがアレイ状に配置され、指定可能な複数の領域に区分されている。メモリセルアレイの中から選択的に指定された領域において第１メモリセルＭＣに対するフォーミングが実行され、不揮発性の第２メモリセルＭＣａに変更される。これにより、ＤＲＡＭメモリセルアレイと不揮発性のＲＲＡＭメモリセルアレイを混載し、製造後に任意に領域を設定可能な半導体記憶装置を実現することができる。 （もっと読む）

【課題】高集積化が容易で製造コストが増加しないヒューズ回路を有する半導体装置の構造及びその製造方法、並びに、このようなヒューズの切断に適したレーザ装置を提供する。
【解決手段】下地基板１０上に形成されたブロック層１２と、ブロック層１２上に形成された絶縁膜１４と、絶縁膜１４上に形成されたヒューズ２２とにより半導体装置を構成する。ヒューズ２２の下層部にブロック層１２を設けることにより、レーザアブレーションによりヒューズを切断し、且つ、ブロック層１２によってレーザアブレーションを制御性よく停止することができる。 （もっと読む）

【課題】ＣＯＢ構造を備えた半導体記憶装置において、容量絶縁膜の水素による劣化を防止するとともに、ビット線のエッチングでの薄膜化を防止する。
【解決手段】半導体記憶装置は、ＭＯＳトランジスタ３２０と、メモリ領域３１０の上方に設けられ、不純物拡散層２０３ｂに電気的に接続されたビット線２０７と、強誘電体または高誘電体を含む容量絶縁膜２１３とを有し、ビット線２０７よりも高い位置に設けられたキャパシタ２１５と、キャパシタ２１５の下方を覆う下部水素バリア膜２１０と、キャパシタ２１５の側方及び上方を覆う上部水素バリア膜２１８と、周辺回路領域３００の上方に形成された配線２２１と、ビット線２０７よりも低い位置に形成され、上方から見た場合にメモリ領域３１０から周辺回路領域３００へと延伸し、ビット線２０７と配線２２１とを電気的に接続させる導電層２０３ａとを備える。 （もっと読む）

【課題】フローティングボディ型のＮＭＯＳトランジスタを用い、そのボディに安定な電位を供給して正孔の蓄積に起因する特性劣化を防止可能な半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置において、メモリセルＭＣに含まれるＮＭＯＳトランジスタＱ０は、ゲート電極がワード線ＷＬに接続され、一方のソース・ドレイン領域がビット線ＢＬに接続されている。センスアンプ回路１０に含まれるＮＭＯＳトランジスタＱ１０は、ゲート電極がビット線ＢＬに接続され、一方のソース・ドレイン領域が所定の電位（グランド電位）に接続されている。ＮＭＯＳトランジスタＱ０、Ｑ１０は、フローティングボディ型のＮＭＯＳトランジスタであって、少なくともプリチャージ動作時に、ビット線ＢＬに所定の電位（グランド電位）が供給されるので、ボディへの電位が安定化し、正孔の蓄積に起因する特性劣化を抑えることができる。 （もっと読む）

【課題】
ＤＲＡＭの容量を安定化し、メモリセル部と周辺回路部の高低差を小さくして平坦化を容易にする。
【解決手段】
メモリセルトランジスタ上の第１の絶縁膜に第１のコンタクトプラグを埋め込み、エッチング特性の異なる第２、第３の絶縁膜を形成し、第３、第２の絶縁層を貫くコンタクト窓を形成し、シリンダ型蓄積電極を形成し、第２の絶縁膜をエッチングストッパとして第３の絶縁膜を除去し、キャパシタ絶縁膜、導電膜を形成し、パターニングして対向電極を形成し、対向電極に合わせて第２の絶縁膜も除去してメモリセルを形成し、周縁領域において第１の絶縁膜の上に導電膜、絶縁膜を形成し、第２のコンタクトプラグを埋め込む。第２の絶縁膜端部は、第２のコンタクトプラグに接しない。 （もっと読む）

【課題】キャパシタ用絶縁膜として、１０ｎｍ程度に薄膜化したチタン酸ストロンチウム（ＳＴＯ）膜においても、高い比誘電率を達成する。
【解決手段】Ｘ線回折法により測定した結晶面方位（２００）と（１１１）のスペクトルの強度比率（２００）／（１１１）が１．０〜２．３の範囲のＳＴＯ膜を用い、このＳＴＯ膜は、酸化チタン（ＴｉＯｘ）膜を所定の膜厚に堆積した後に、非晶質状態のＳＴＯ膜の堆積を行い、非活性ガス雰囲気中で熱処理を行って結晶化した状態のＳＴＯ膜とすることで得られる。 （もっと読む）

【課題】 前駆体造成物、薄膜形成方法、これを利用したゲート構造物の製造方法、及びキャパシタの製造方法を提供する。
【解決手段】 半導体装置の製造に利用されることができる薄膜形成用造成物、薄膜形成方法、ゲート構造物の製造方法、及びキャパシタの製造方法において、薄膜造成方法は、前駆体と電子供与化合物を接触させて安定化された前駆体を基板上に提供した後（Ｓ２０）、前駆体と結合を形成できる反応物質を基板上に導入して、薄膜を形成する（Ｓ３０）。電子供与化合物によって安定化された前駆体は、熱的安定性が優秀で、ステップカバレッジが優秀な薄膜を形成することができる。半導体製造工程の安全性、効率性及び信頼性を向上させることができる。 （もっと読む）

【課題】閾値電圧が制御されて、且つ特性のばらつきが抑制された半導体装置を提供する。
【解決手段】基板２と、ＳＴＩ素子分離領域３と、活性領域４と、活性領域４に形成された第１ゲートトレンチ５と、第１ゲートトレンチ５の底部に設けられた第２ゲートトレンチ６と、第１及び第２ゲートトレンチ５，６にゲート絶縁膜７を介して埋め込み形成されたゲート電極８と、第１ゲートトレンチ５の幅方向両側の活性領域４にイオンを注入することによって形成されたソース／ドレイン領域９とを備え、第２ゲートトレンチ６と第２ゲートトレンチ６の長手方向に位置するＳＴＩ素子分離領域３との間に、チャネルを構成するシリコン薄膜部１０が設けられていることを特徴とする半導体装置１。 （もっと読む）

【課題】基板からの高さが異なる導電層に、コンタクト窓を形成するＤＲＡＭ等の半導体装置を提供する。
【解決手段】半導体基板１６上に、第１導電パターン１９、２０と第１絶縁膜２６、エッチング特性の異なる第２絶縁膜３０、第３絶縁膜５２、蓄積電極３９、キャパシタ絶縁膜、対向電極４０、エッチング特性の異なる第４絶縁膜４１を形成し、第１導電パターン１９，２０上方に第１開口、対向電極４０上方に第２開口を有するマスクを形成し、第１絶縁膜２６をストッパとして、第１開口下方の第４絶縁膜４１、第２絶縁膜３０をエッチングし、第３絶縁膜５２をストッパとして、第２開口下方の第４絶縁膜４１、対向電極４０をエッチングし、第１開口下方の第１絶縁膜２６をエッチングして第１コンタクトホール４４を形成し、第２絶縁膜３０をストッパとして、第２開口下方の第３絶縁膜５２をエッチングして第２コンタクトホール４２を形成し、導電材を埋め込む。 （もっと読む）