【課題】酸素ガスを主に含有したガスでエッチングを行う必要がある金属材料を用いてピラー型電極を形成する際に、ピラー型電極のアスペクト比が高くなると製造が困難になるという課題があった。
【解決手段】層間絶縁膜上に第１〜第６の絶縁膜を積層した後、第１のフォトレジスト膜を形成する工程と、前記第１のフォトレジスト膜をマスクとして第１の溝部を形成する工程と、前記第１の溝部を充填するように電極材料を堆積する工程と、前記第４の絶縁膜上に第７〜第９の絶縁膜を形成した後、第２のフォトレジスト膜を形成する工程と、前記第２のフォトレジスト膜をマスクとして第２の溝部を形成すると共に、前記電極材料をピラー型に残存させる工程と、前記第８、前記第７、前記第４および前記第２の絶縁膜を除去して、前記電極材料からなるピラー型電極を露出する工程と、を有する半導体装置１０１の製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】スイッチング素子を具備するマルチプレクサー及びこれの製造方法をを提供すること。
【解決手段】基板上に配置されて第１方向に沿って延伸され、互いに電気的に絶縁され、少なくとも１つの凹みを具備して少なくとも２つ以上のデータ配線ピースに分離される複数のデータ配線を具備する信号ライン、信号ラインの上部から第２方向に沿って延伸され、データ配線と電気的に絶縁される複数の印加配線を具備するアドレスライン及び凹みに位置し、印加配線と電気的に接続されて印加配線に印加されたコーディング信号に従ってデータ配線を経由するデータ信号を選択的に伝送する複数のスイッチング素子を含む。コーディング信号が印加される印加配線の組合せであるアドレスラインの２進コードによってデータ配線のうちの１つを選択する。よって、マルチプレクサーの動作安定性及び工程効率を改善させる。 （もっと読む）

【課題】デザインルールに従いつつ、セル面積の縮小を図ることができる、半導体装置を提供する。
【解決手段】ＦｅＲＡＭ１では、Ｎ型のドレイン領域６およびソース領域７が互いに間隔を空けて形成されている。ワードラインＷＬ１，ＷＬ２，・・・は、ドレイン領域６とソース領域７との間の領域に対向している。ドレイン領域６の上方には、強誘電体キャパシタ１２が形成されている。ドレイン領域６と強誘電体キャパシタ１２の下部電極１３とは、容量コンタクトプラグ１８を介して接続されている。容量コンタクトプラグ１８は、平面視で下部電極１３の中心に対してワードラインＷＬ１，ＷＬ２，・・・側と反対側にずれた位置に設けられている。これにより、ワードラインＷＬ１，ＷＬ２，・・・と容量コンタクトプラグ１８との間の距離は、平面視におけるゲート電極９と下部電極１３の中心との間の距離よりも大きくなっている。 （もっと読む）

【課題】安定したクロック発生動作、高精度で低消費電力を実現しＤＬＬを備える。
【解決手段】内部クロック信号を生成するＤＬＬ回路、内部クロック信号で動作を制御される周辺回路とメモリセルアレイを含む。第１電源電圧を供給するために同期回路に接続された第１電源パッド、第１電源電圧より低い第２電源電圧を供給するために同期回路に接続された第２電源パッド、周辺回路とメモリセルアレイに第３電源電圧を供給するための第３電源パッド、周辺回路とメモリバンクに第３電源電圧より低い第４電源電圧を供給する第４電源パッドを含む。複数のメモリセルアレイは第１領域と第２領域に分割して配置される。複数の周辺回路は第１領域と第２領域の間の第３領域に配置される。第１、２、３，４電源パッドは第１領域と前記第３領域の間の第４領域に配置されている。
【選択図】図１
（もっと読む）

【課題】オフ状態でのリーク電流を抑制したＭＯＳトランジスタを有する回路領域と、オン状態でのドレイン電流を大きいＭＯＳトランジスタを有する回路領域と、を備えた半導体装置を提供する。
【解決手段】第１のＭＯＳトランジスタは、第１の不純物領域として、半導体基板内に設けられた第１の領域及び第１の領域の上方に突出するように設けられた第２の領域からなる第１のソース／ドレイン領域を有する。第２のＭＯＳトランジスタは、半導体基板内に設けられた第２の不純物領域と、第２の不純物領域に接触して半導体基板の上方に突出する第３の不純物領域と、第３の不純物領域上に第４の不純物領域とを有する第２のソース／ドレイン領域を有する。第３の不純物領域は、第４の不純物領域よりも不純物濃度を低くし、第１の不純物領域は、第２の不純物領域よりも不純物濃度を低くする。 （もっと読む）

【課題】十分な保持強度を備えることでキャパシタ下部電極の倒壊を防止し、製造が容易なサポート膜を備えた半導体装置を提供する。
【解決手段】設計ルールＦの数値によってサイズが規定される６Ｆ^２型のメモリセルを備えた半導体装置であって、前記メモリセルに含まれるキャパシタの下部電極がサポート膜で保持されており、該サポート膜は第１の方向に直線状に延在する第１のサポートパターン（１４ｘ）と、前記第１の方向と直交する第２の方向に直線状に延在する第２のサポートパターン（１４ｙ）との組合せのパターンで形成され、前記第１及び第２のサポートパターンの間隔は共に１．５Ｆ以上であり、前記第１又は第２のサポートパターンのいずれか一方の間隔は、前記第１又は第２のサポートパターンの他方の間隔よりも大きくなるように配置する。 （もっと読む）

【課題】長さの制限がなく、メモリセルブロックを密集配列させて高いパッキング密度を具現することができる半導体素子及びそのセルブロック配置方法を提供する。
【解決手段】セルアレイと、前記セルアレイの横及び縦方向に配置されたデコーダとを有する複数個の「Ｌ」字形状のセルブロックを有し、前記複数個の「Ｌ」字形状のセルブロックは、前記横及び縦方向と交差する斜線方向に指向配置されている。 （もっと読む）

【課題】シリサイド層が第１不純物拡散層まで拡がるのを抑制し、複数種類のトランジスタを自由に設計することが可能な半導体装置及びその製造方法を提供する。
【解決手段】少なくとも、基台部１Ｂの上に複数立設された柱状のピラー部１Ｃを含むシリコン基板１と、基台部１Ｂの側面１ｂを覆うように設けられるビット線６と、ピラー部１Ｃの側面を覆うゲート絶縁膜４と基台部１Ｂの上面１ａにおいて、ピラー部１Ｃが設けられる位置以外の領域に設けられる第1不純物拡散層８と、ピラー部１Ｃの上面１ｄに形成される第２不純物拡散層１４と、ビット線６とシリコン基板１との間に形成され、第１不純物拡散層８との間で高低差を有し、且つ、上端５ａが、第１不純物拡散層８の上端８ａよりも低い位置に配されてなる第３不純物拡散層５と、ピラー部１Ｃの側面１ｃ側に設けられるワード線１０の一部をなすゲート電極１０Ａと、が備えられる。 （もっと読む）

【課題】隣接する活性領域間が狭くなった場合においても、コンタクトプラグと拡散層とのコンタクト抵抗を低く抑えることが可能な半導体装置及びその製造方法を提供する。
【解決手段】Ｘ方向に延在する活性領域１０２内に設けられたゲートトレンチ１０３ｇｔ_１、１０３ｇｔ_２及びダミーゲートトレンチ１０３ｄｇｔと、活性領域１０２を横切るＹ方向に延在し、各トレンチ１０３ｇｔ_１、１０３ｇｔ_２、１０３ｄｇｔ内にそれぞれ少なくとも一部が埋め込まれたゲート電極１０４ｇ_１、１０４ｇ_２及びダミーゲート電極１０４ｄｇとを有し、ゲート電極１０４ｇ_１とその両側に設けられた拡散層１０５ａ_１，１０５ａ_２とからなるトランジスタ１０９と、ゲート電極１０４ｇ_２とその両側に設けられた拡散層１０５ｂ_１，１０５ｂ_２とからなるトランジスタ１１０は、拡散層１０５ａ_２と拡散層１０５ｂ_１との間に配置されたダミーゲート電極１０４ｄｇにより絶縁分離される。 （もっと読む）

【課題】本発明は、半導体素子及びその製造方法を開示する。
【解決手段】本発明は、コア/周辺回路領域でトランジスタの接合領域とメタルラインを、ビットラインを利用して連結せずメタルプラグを利用して連結することにより、コア/周辺回路領域に形成されるビットライン等もセル領域と同様に均一な形態のパターンを有することができるようにする。これを介し、本発明ではコア/周辺回路領域におけるビットラインパターニングの不良を防止し、ビットライン形成時にSPT(Spacer Pattern Technology)を適用することができる。 （もっと読む）