【課題】半導体装置において、内部電源電圧を安定供給する。
【解決手段】本発明は、基準電圧のレベルに対応するクロック情報を有する第１クロック信号と内部電源電圧のレベルに対応するクロック情報を有する第２クロック信号とを比較するためのクロック比較手段２１０と、該クロック比較手段２１０の出力信号に対応する電圧レベルを有する駆動制御電圧を生成するための制御信号生成手段２３０と、前記駆動制御電圧に応答して内部電源電圧端を駆動するための駆動手段２５０を備える内部電源電圧生成回路を提供する。 （もっと読む）

【課題】データの書込み速度を高く維持しつつ、非選択セルのデータの劣化を抑制することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体層３０と、半導体層内に設けられたソース層Ｓおよびドレイン層Ｄと、ソース層とドレイン層との間の半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域Ｂと、ボディ領域上に設けられたゲート絶縁膜５０と、或る１つのボディ領域上にゲート絶縁膜を介して設けられ、ソース層、ドレイン層およびボディ領域を含むメモリセルのチャネル長方向に互いに分離された第１のゲート電極Ｇ１および第２のゲート電極Ｇ２とを備えている。 （もっと読む）

【課題】微細化に有利であって、かつ、設計・製造が容易なメモリセルアレイを提供する。
【解決手段】選択されたメモリセル１００と接続する第１ビット線ＢＬ１をグランドＧと接続させ、かつ、当該メモリセル１００と接続するワード線ＷＬを指定するとともに、第２ビット線ＢＬ２に書き込み電圧を供給して、当該メモリセル１００にデータを書き込み、選択されたメモリセル１００と接続するワード線ＷＬを指定するとともに、当該メモリセル１００と接続する第１ビット線ＢＬ１に書き込み電圧よりも低い読み出し電圧を供給して、当該メモリセル１００からデータを読み出し、書き込み時及び読み出し時には、ワード線ＷＬの電圧を、ＭＯＳトランジスタ１１０のゲート閾値電圧以上かつ第１ビット線ＢＬ１を指定するための回路の駆動電圧とゲート閾値電圧との和以下とすることによって、当該ワード線ＷＬを指定するよう構成されていることを特徴とする。 （もっと読む）

【課題】レイアウト面積の増加なしにワードラインを速くディセーブルさせるサブワードライン駆動回路を提供する。
【解決手段】第１ワードラインを活性及び非活性化する第１ワードライン駆動及びクリア手段Ｐ１，Ｎ１と、第１ワードラインの電位を接地電位に放出させる第１ワードライン電位放出手段Ｎ２と、第２ワードラインを活性及び非活性化する第２ワードライン駆動及びクリア手段Ｐ２，Ｎ３と、第２ワードラインの電位を接地電位に放出させる第２ワードライン電位放出手段Ｎ４と、ワードラインブースティング信号により第１及び第２ワードラインを等しくする等化手段Ｎ５と、を含み、等化手段は、第１及び第２ワードライン電位放出手段が形成される領域に形成され、第１及び第２ワードライン電位放出手段は、第１ワードライン駆動及びクリア手段と第２ワードライン駆動及びクリア手段との間に配置される。 （もっと読む）

基板（基材）上で論理デバイスを製造すること、論理デバイスの表面上に中間半導体基板を形成すること、およびその中間半導体基板上にキャパシタレスメモリセルを製造することを含む集積回路を製造するための方法である。論理デバイスの表面上に形成されるキャパシタレスメモリセルを備える集積回路もまた開示される。それらは、そのような集積回路を含むマルチコアマイクロプロセッサとして使用される。
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【課題】 サドルフィン形態のチャンネルを形成する際に、ゲートパターンとプラグとの間のブリッジ発生を防止することが可能な半導体素子およびその製造方法を提供する。
【解決手段】 半導体素子は、半導体基板と、半導体基板内に活性領域を限定するように形成された素子分離膜と、活性領域および素子分離膜に形成されたゲート用リセスパターンと、リセスパターン内およびリセスパターン上に形成されたゲートパターンと、ゲートパターンを覆うように形成されたゲートスペーサとを含み、ゲート用リセスパターンは、活性領域では第１深さを有し、素子分離膜では第１深さよりも深い第２深さを有し、ゲートパターンと素子分離膜のゲート用リセスパターン上部側面との間には空間が形成されて、ゲートスペーサが前記空間を埋め立てる。 （もっと読む）

【課題】筒型の下部電極の高さが高くなっても倒壊現象の発生を抑止する効果が十分に得られる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１は、内周壁及び外周壁を有する筒型の下部電極２１と、容量絶縁膜２２を介して下部電極２１の外周壁を覆う上部電極２３とを有する複数のキャパシタ２０と、下部電極２１の内周壁に囲まれた内部領域に充填される被充填部３０ａと、一部が内部領域内に位置し他の部分が内部領域外に位置するサポート膜３０とを備え、支持部３０ｂは、下部電極２１の上端部２１ｅｓにおける内周壁及び外周壁を覆うことにより、下部電極２１の上端部２１ｅｓを両側から挟む。 （もっと読む）

エンベデッドメモリセルは、半導体基板（１１０）と、少なくとも一部が半導体基板に埋め込まれたソース／ドレイン領域（１２１）を含むトランジスタ（１２０）と、少なくとも一部が半導体基板に埋め込まれたキャパシタ（１３０）とを備える。キャパシタ（１３０）は、第１の電気絶縁材料（１３３）で互いから電気的に絶縁されている第１の電極（１３１）および第２の電極（１３２）を含む。第１の電極は半導体基板に電気的に接続されており、第２の電極は、トランジスタのソース／ドレイン領域に電気的に接続されている。 （もっと読む）

【課題】回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】同一Ｓｉ基板上に少なくともソース・ゲート間又はドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のＭＯＳトランジスタを設け、当該複数種類のＭＯＳトランジスタの内、トンネル電流が大きい少なくとも１つのＭＯＳトランジスタで構成された主回路と、トンネル電流が小さい少なくとも１つのＭＯＳトランジスタで構成され、主回路と２つの電源の少なくとも一方の間に挿入した制御回路を有し、制御回路に供給する制御信号で主回路を構成するソース・ゲート間又はドレイン・ゲート間に電流が流れることの許容／不許容を制御し、待機時間中に主回路のＩＮとＯＵＴの論理レベルが異なる際のＩＮ−ＯＵＴ間リーク電流を防止するスイッチを主回路のＩＮ又はＯＵＴに設ける。 （もっと読む）

【課題】酸素ガスを主に含有したガスでエッチングを行う必要がある金属材料を用いてピラー型電極を形成する際に、ピラー型電極のアスペクト比が高くなると製造が困難になるという課題があった。
【解決手段】層間絶縁膜上に第１〜第６の絶縁膜を積層した後、第１のフォトレジスト膜を形成する工程と、前記第１のフォトレジスト膜をマスクとして第１の溝部を形成する工程と、前記第１の溝部を充填するように電極材料を堆積する工程と、前記第４の絶縁膜上に第７〜第９の絶縁膜を形成した後、第２のフォトレジスト膜を形成する工程と、前記第２のフォトレジスト膜をマスクとして第２の溝部を形成すると共に、前記電極材料をピラー型に残存させる工程と、前記第８、前記第７、前記第４および前記第２の絶縁膜を除去して、前記電極材料からなるピラー型電極を露出する工程と、を有する半導体装置１０１の製造方法を用いることにより、上記課題を解決できる。 （もっと読む）