半導体装置
【課題】デザインルールに従いつつ、セル面積の縮小を図ることができる、半導体装置を提供する。
【解決手段】ＦｅＲＡＭ１では、Ｎ型のドレイン領域６およびソース領域７が互いに間隔を空けて形成されている。ワードラインＷＬ１，ＷＬ２，・・・は、ドレイン領域６とソース領域７との間の領域に対向している。ドレイン領域６の上方には、強誘電体キャパシタ１２が形成されている。ドレイン領域６と強誘電体キャパシタ１２の下部電極１３とは、容量コンタクトプラグ１８を介して接続されている。容量コンタクトプラグ１８は、平面視で下部電極１３の中心に対してワードラインＷＬ１，ＷＬ２，・・・側と反対側にずれた位置に設けられている。これにより、ワードラインＷＬ１，ＷＬ２，・・・と容量コンタクトプラグ１８との間の距離は、平面視におけるゲート電極９と下部電極１３の中心との間の距離よりも大きくなっている。
【解決手段】ＦｅＲＡＭ１では、Ｎ型のドレイン領域６およびソース領域７が互いに間隔を空けて形成されている。ワードラインＷＬ１，ＷＬ２，・・・は、ドレイン領域６とソース領域７との間の領域に対向している。ドレイン領域６の上方には、強誘電体キャパシタ１２が形成されている。ドレイン領域６と強誘電体キャパシタ１２の下部電極１３とは、容量コンタクトプラグ１８を介して接続されている。容量コンタクトプラグ１８は、平面視で下部電極１３の中心に対してワードラインＷＬ１，ＷＬ２，・・・側と反対側にずれた位置に設けられている。これにより、ワードラインＷＬ１，ＷＬ２，・・・と容量コンタクトプラグ１８との間の距離は、平面視におけるゲート電極９と下部電極１３の中心との間の距離よりも大きくなっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタを備える半導体装置に関する。
【背景技術】
【０００２】
不揮発性メモリの一種として、強誘電体のヒステリシス（履歴現象）を利用してデータを保持するＦｅＲＡＭ（Ferroelectric Random Access Memory：強誘電体メモリ）が知られている。
【０００３】
ＦｅＲＡＭには、セル構造の相違から大きき分類して２種類がある。１つは、メモリセル選択用の電界効果トランジスタと強誘電体キャパシタとを備える１Ｔ１Ｃ型セル構造を有するものであり、他の１つは、ゲート絶縁膜が強誘電体からなる電界効果トランジスタを備える１Ｔ型セル構造を有するものである。
【０００４】
図７は、従来の１Ｔ１Ｃ型セル構造を有するＦｅＲＡＭの図解的な平面図である。
【０００５】
ＦｅＲＡＭは、Ｐ型のシリコン基板（図示せず）を備えている。シリコン基板の表面には、素子分離部（たとえば、ＬＯＣＯＳ酸化膜）が選択的に形成されており、この素子分離部から複数の平面視長方形状のアクティブ領域１０１が露出している。アクティブ領域１０１は、その長手方向および長手方向と直交する方向に整列するマトリクス状に配置されている。
【０００６】
アクティブ領域１０１には、２つのメモリセルが形成されている。各メモリセルは、１Ｔ１Ｃ型セル構造を有している。
【０００７】
アクティブ領域１０１の長手方向の両端部および中央部には、シリコン基板の表層部に、Ｎ型の不純物領域が互いに間隔を空けて形成されている。アクティブ領域１０１の一端部の不純物領域は、一方のメモリセルに備えられる電界効果トランジスタのドレイン領域をなす。アクティブ領域１０１の他端部の不純物領域は、他方のメモリセルに備えられる電界効果トランジスタのドレイン領域をなす。アクティブ領域１０１の中央部の不純物領域は、２つのメモリセルに備えられる電界効果トランジスタに共通のソース領域をなす。
【０００８】
シリコン基板上には、ソース領域と各ドレイン領域との間の各チャネル領域に対向する位置に、ゲート電極１０２が設けられている。アクティブ領域１０１の長手方向と直交する方向に配列される電界効果トランジスタのゲート電極１０２は、一体化され、１本のワードラインＷＬを構成している。
【０００９】
シリコン基板上には、層間絶縁膜が積層されている。層間絶縁膜上には、各メモリセルのドレイン領域と対向する位置（アクティブ領域１０１の長手方向の一端部および他端部の上方）に、強誘電体キャパシタ１０３が設けられている。強誘電体キャパシタ１０３は、下部電極１０４と上部電極１０５との間に強誘電体膜を介在させた積層構造を有している。
【００１０】
下部電極１０４は、平面視略正方形状をなしている。下部電極１０４の中央部とドレイン領域との間には、第１コンタクトプラグ１０６が層間絶縁膜を貫通して設けられている。下部電極１０４は、第１コンタクトプラグ１０６を介して、ドレイン領域と電気的に接続されている。
【００１１】
上部電極１０５は、下部電極１０４よりも小さな平面視略正方形状をなしている。上部電極１０５の中央部の上方において、プレートラインＰＬがアクティブ領域１０１の長手方向と直交する方向に延びている。プレートラインＰＬは、上部電極１０５と電気的に接続されている。
【００１２】
また、アクティブ領域１０１の上方において、ビットラインＢＬがアクティブ領域１０１の長手方向に延びている。ビットラインＢＬは、第２コンタクトプラグ１０７を介して、アクティブ領域１０１の中央部のソース領域と電気的に接続されている。
【００１３】
ワードラインＷＬへの電圧の印加により電界効果トランジスタがオンされた状態で、プレートラインＰＬとビットラインＢＬとの間に電圧が印加されると、強誘電体キャパシタ１０３の強誘電体膜に自発分極が生じる。これにより、データの書き込みが達成され、その分極状態が維持されることにより、データが保持される。データの読み出し時には、ワードラインＷＬへの電圧の印加により電界効果トランジスタがオンされた状態で、プレートラインＰＬとビットラインＢＬとの間にパルス電圧が印加される。このパルス電圧の印加により強誘電体膜の分極方向が変わると、プレートラインＰＬとビットラインＢＬとの間に電流が流れるので、その電流の有無により、論理信号「１」または「０」を得ることができる。
【特許文献１】特開２００４−９５９１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ＦｅＲＡＭには、デザインルールがある。このデザインルールでは、ゲート電極１０２と第１コンタクトプラグ１０６との間の最小距離、下部電極１０４の周端縁と第１コンタクトプラグ１０６との間の最小距離、第１コンタクトプラグ１０６と第２コンタクトプラグ１０７との間の最小距離などが定められている。デザインルールに従いつつ、メモリセルの面積（セル面積）を縮小するには、ＦｅＲＡＭの各部のレイアウトに工夫が必要である。
【００１５】
そこで、本発明の目的は、デザインルールに従いつつ、セル面積の縮小を図ることができる、半導体装置を提供することである。
【課題を解決するための手段】
【００１６】
前記の目的を達成するための請求項１記載の発明は、第１導電型の半導体層と、前記半導体層の表層部に形成された第２導電型の第１不純物領域と、前記半導体層の表層部に前記第１不純物領域と間隔を空けて形成された第２導電型の第２不純物領域と、前記半導体層上に形成され、前記第１不純物領域と前記第２不純物領域との間の領域に対向するゲート電極と、前記第１不純物領域の上方に形成された下部電極と、前記下部電極上に形成された上部電極と、下端が前記第１不純物領域に接続され、上端が前記下部電極に接続された容量コンタクトプラグとを備え、前記ゲート電極と前記容量コンタクトプラグとの間の距離が、平面視における前記ゲート電極と前記下部電極の中心との間の距離よりも大きい、半導体装置である。
【００１７】
この半導体装置では、第１導電型の半導体層の表層部に、第２導電型の第１不純物領域および第２不純物領域が互いに間隔を空けて形成されている。半導体層上には、ゲート電極が形成されている。ゲート電極は、第１不純物領域と第２不純物領域との間の領域（チャネル領域）に対向している。第１不純物領域の上方には、下部電極および上部電極を備えるキャパシタが形成されている。第１不純物領域と下部電極とは、容量コンタクトプラグを介して接続されている。
【００１８】
そして、ゲート電極と容量コンタクトプラグとの間の距離は、平面視におけるゲート電極と下部電極の中心との間の距離よりも大きくなっている。そのため、キャパシタとゲート電極とが近接して設けられても、ゲート電極と容量コンタクトプラグとの間にデザインルールで定められた最小距離を確保することができる。よって、デザインルールに従いつつ、キャパシタとゲート電極とを近づけることによりセル面積の縮小を図ることができる。
【００１９】
請求項２に記載のように、半導体装置は、上部電極の上方に形成されたプレートラインと、下端が平面視における上部電極の中央部に接続され、上端がプレートラインに接続されたプレートビアとをさらに備えていてもよい。
【００２０】
この場合において、平面視で下部電極の中心と上部電極の中心とが一致していれば、請求項３に記載のように、容量コンタクトプラグおよびプレートビアが平面視で互いにずれることになる。
【００２１】
また、請求項４に記載のように、半導体装置は、半導体層の表面に選択的に形成され、複数のアクティブ領域を互いに分離する素子分離部をさらに備え、第１不純物領域は、各アクティブ領域において、所定方向に間隔を空けた２つの位置に形成され、第２不純物領域は、各アクティブ領域において、２つの第１不純物領域を結ぶ直線上から外れた位置に形成されていることが好ましい。このレイアウトにより、２つの第１不純物領域と第２不純物領域とが一直線上に形成されるレイアウトと比較して、２つの第１不純物領域の間の距離を大きくすることなく、第１不純物領域に接続される容量コンタクトプラグと第２不純物領域に接続されるビットコンタクトプラグとの間の最小距離を大きくすることができる。
【００２２】
この場合において、たとえば、アクティブ領域が所定方向に延びる第１領域およびこの第１領域の両端部から所定方向と直交する方向に延びる第２領域を有する平面視略コ字状（屈曲したＣ字状）をなし、各第２領域の端部に第１不純物領域が形成され、第１領域の中央部に第２不純物領域が形成される構成が考えられる。この構成では、複数のアクティブ領域が所定方向と直交する方向に並べて設けられる場合、互いに隣り合う２つのアクティブ領域において、一方のアクティブ領域の第１領域と他方のアクティブ領域の第２領域との間の所定方向と直交する方向の距離が最短距離となり、それらのアクティブ領域を所定方向にずらしても、その最短距離を大きくすることはできない。
【００２３】
そのため、請求項５に記載のように、アクティブ領域は、平面視Ｖ字状をなし、第１不純物領域は、アクティブ領域の両端部に形成され、第２不純物領域は、アクティブ領域の屈曲部に形成されていることがより好ましい。この構成では、２つのアクティブ領域において、一方のアクティブ領域の屈曲部が他方のアクティブ領域の端部に対して所定方向と直交する方向に対向しないように、それらのアクティブ領域を所定方向にずらして形成することにより、それらのアクティブ領域間の最短距離を大きくすることができる。
【００２４】
この場合、請求項６に記載のように、半導体装置は、第２不純物領域の上方に形成されたビットラインと、下端が第２不純物領域に接続され、ビットラインと電気的に接続されたビットコンタクトプラグとをさらに備え、ゲート電極は、容量コンタクトプラグとビットコンタクトプラグとを結ぶ直線に対して直交する方向に延びていることが好ましい。この構成により、容量コンタクトプラグとビットコンタクトプラグとの間隔を一定として、ゲート電極と容量コンタクトプラグおよびビットコンタクトプラグとの各最短距離を最長にすることができる。
【００２５】
また、請求項７に記載のように、アクティブ領域は、所定方向に延びる直線領域およびこの直線領域の中央において直線領域と直交する直交領域を有する平面視Ｔ字状をなし、第１不純物領域は、直線領域の両端部に形成され、第２不純物領域は、直交領域の端部に形成されていてもよい。
【００２６】
請求項８に記載のように、半導体装置は、下部電極と上部電極との間に介在された強誘電体膜をさらに備えていてもよい。すなわち、半導体装置は、下部電極、上部電極およびこれらの間に介在される強誘電体膜からなる強誘電体キャパシタを備えていてもよい。
【発明を実施するための最良の形態】
【００２７】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
【００２８】
図１は、本発明の第１実施形態に係るＦｅＲＡＭの図解的な平面図である。図２は、図１に示すＦｅＲＡＭの回路図である。図３は、図１に示すＦｅＲＡＭの切断線III−IIIにおける模式的な断面図である。図４は、図１に示すＦｅＲＡＭの切断線IV−IVにおける模式的な断面図である。
【００２９】
ＦｅＲＡＭ１は、複数のメモリセルを備えている。各メモリセルは、１Ｔ１Ｃ型セル構造を有している。なお、図１，２には、ＦｅＲＡＭ１の一部が示されている。また、図２において、１つのメモリセルが破線で囲まれている。
【００３０】
ＦｅＲＡＭ１は、図３，４に示すように、Ｐ型の半導体層２を備えている。半導体層２は、Ｓｉ（シリコン）基板またはＳｉＣ（炭化珪素）基板などの半導体基板であってもよいし、エピタキシャル成長またはＣＶＤ法により形成されるＳｉ層またはＳｉＣ層などであってもよい。
【００３１】
半導体層２の表面には、複数のアクティブ領域３を避けて、素子分離部４（図４参照）が選択的に形成されている。素子分離部４は、たとえば、半導体層２の表面から比較的浅く掘り下がった溝に絶縁体が埋設されたＳＴＩ（Shallow Trench Isolation）構造を有するものであってもよいし、ＬＯＣＯＳ（Local Oxidation of Silicon）法により半導体層２の表面に選択的に形成されたシリコン酸化膜であってもよい。
【００３２】
図１には、アクティブ領域３の輪郭が太線で示されている。アクティブ領域３は、行方向（プレートライン方向）に一定の間隔を空けて配置され、複数行をなしている。アクティブ領域３がなす各行の間には、行方向と直交する列方向（ビットライン方向）に一定の間隔が空けられている。そして、１つの行をなすアクティブ領域３の位置は、それと隣り合う行をなすアクティブ領域３の位置に対して、２つのアクティブ領域３の行方向の間隔の１／２ずつずれている。すなわち、アクティブ領域３は、千鳥配列されている。そして、各アクティブ領域３は、９０度の内角をなして屈曲する平面視Ｖ字状をなしている。各アクティブ領域３の両端部３Ａは、その屈曲部３Ｂに対して行方向の一方側に配置されている。
【００３３】
各アクティブ領域３には、図３，４に示すように、半導体層２の表層部に、２つのＮチャネルＭＯＳＦＥＴ（Negative-channel Metal Oxide Semiconductor Field Effect Transistor：以下「ＮＭＯＳ」という。）５のための不純物領域６，７が形成されている。不純物領域６は、アクティブ領域３の両端部３Ａに形成され、２つのＮＭＯＳ５の各ドレイン領域をなす。不純物領域７は、アクティブ領域３の屈曲部３Ｂに形成され、２つのＮＭＯＳ５に共通のソース領域をなす。
【００３４】
半導体層２上には、図３に示すように、ドレイン領域６とソース領域７との間の領域（ＮＭＯＳ５のチャネル領域）に対向する位置に、ゲート絶縁膜８が形成されている。ゲート絶縁膜８は、たとえば、ＳｉＯ２（酸化シリコン）からなる。ゲート絶縁膜８上には、ゲート電極９が形成されている。ゲート電極９は、たとえば、ドープトポリシリコン（たとえば、Ｎ型不純物が高濃度にドーピングされたポリシリコン）からなる。ゲート電極９の周囲には、サイドウォール１０が形成されている。サイドウォール１０によって、ゲート絶縁膜８およびゲート電極９の側面の全周が覆われている。サイドウォール１０は、たとえば、ＳｉＮ（窒化シリコン）またはＳｉＯ２からなる。
【００３５】
図１，２に示すように、行方向に並ぶＮＭＯＳ５のゲート電極９は、一体化されて、ワードラインＷＬ１，ＷＬ２，・・・を構成している。そして、各ワードラインＷＬ１，ＷＬ２，・・・は、行方向に並ぶ各ＮＭＯＳ５のチャネル領域の上方において、平面視でアクティブ領域３と直交するように蛇行して延びている。
【００３６】
図３，４に示すように、半導体層２上には、第１層間絶縁膜１１が積層されている。第１層間絶縁膜１１は、たとえば、ＳｉＯ２からなる。
【００３７】
第１層間絶縁膜１１上には、各ドレイン領域６と対向する位置に、強誘電体キャパシタ１２が配置されている。図４に示すように、強誘電体キャパシタ１２は、その中心がそれと対向するドレイン領域６の中心に対してワードラインＷＬ１，ＷＬ２，・・・側（アクティブ領域３の両端部３Ａの対向方向の内側）にずれるように形成されている。そして、図１に示すように、強誘電体キャパシタ１２は、全体的に見て、行方向および列方向にそれぞれ整列して配置されている。
【００３８】
強誘電体キャパシタ１２は、図４に示すように、下部電極１３、強誘電体膜１４および上部電極１５を第１層間絶縁膜１１上にこの順に積層した構造を有している。言い換えれば、強誘電体キャパシタ１２は、下部電極１３と上部電極１５との間に強誘電体膜１４が介在された構造を有している。強誘電体キャパシタ１２は、その形成時におけるエッチング困難性のために、上方が窄まった断面台形状をなしている。
【００３９】
下部電極１３は、平面視略正方形状をなしている。下部電極１３は、Ｉｒなどの貴金属を含む導電材料からなる。
【００４０】
強誘電体膜１４は、たとえば、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３：チタン酸ジルコン酸鉛）からなる。
【００４１】
上部電極１５は、下部電極１３よりも小さい平面視略正方形状をなしている。上部電極１５は、たとえば、ＩｒＯ２（酸化イリジウム）膜、Ｉｒ（イリジウム）膜およびＩｒＴａ（イリジウムタンタル）合金膜を強誘電体膜１４上にこの順に積層した構造を有している。ＩｒＴａ合金膜は、水素バリア性を有している。
【００４２】
第１層間絶縁膜１１および強誘電体キャパシタ１２の各表面は、強誘電体膜１４の水素還元による特性劣化を防止するための水素バリア膜１６により被覆されている。水素バリア膜１６は、たとえば、Ａｌ２Ｏ３（アルミナ）からなる。
【００４３】
水素バリア膜１６上には、第２層間絶縁膜１７が積層されている。第２層間絶縁膜１７は、たとえば、ＳｉＯ２からなる。
【００４４】
図１，２に示すように、ＦｅＲＡＭ１は、プレートラインＰＬ１，ＰＬ２，・・・およびビットラインＢＬ１，ＢＬ２，ＢＬ３，・・・をさらに備えている。プレートラインＰＬ１，ＰＬ２，・・・およびビットラインＢＬ１，ＢＬ２，ＢＬ３，・・・は、たとえば、第２層間絶縁膜１７よりも上方において、層間絶縁膜（図示せず）により互いに絶縁される別の配線層に形成されている。
【００４５】
プレートラインＰＬ１，ＰＬ２，・・・は、行方向に整列する各強誘電体キャパシタ１２の上部電極１５の中心上を経由する略直線状に延びている。プレートラインＰＬ１，ＰＬ２，・・・は、たとえば、Ａｌ（アルミニウム）からなる。
【００４６】
ビットラインＢＬ１，ＢＬ２，ＢＬ３，・・・は、列方向に並ぶ各アクティブ領域３に形成されたソース領域７上を経由する直線状に延びている。ビットラインＢＬ１，ＢＬ２，ＢＬ３，・・・は、たとえば、Ａｌからなる。
【００４７】
図４に示すように、第１層間絶縁膜１１には、各ドレイン領域６とこれに対向する強誘電体キャパシタ１２の下部電極１３との間に、容量コンタクトプラグ１８が埋設されている。具体的には、ドレイン領域６の中央部上には、第１層間絶縁膜１１を貫通する容量コンタクトホール１９が形成されている。容量コンタクトホール１９の側面およびドレイン領域６における容量コンタクトホール１９に臨む部分上には、バリアメタル２０が形成されている。バリアメタル２０は、たとえば、ＴｉＮ（窒化チタン）からなる。容量コンタクトプラグ１８は、バリアメタル２０を介して、容量コンタクトホール１９に埋設されている。これにより、容量コンタクトプラグ１８の下端は、バリアメタル２０を介して、ドレイン領域６の中央部に接続され、その上端は、下部電極１３におけるその中心からワードラインＷＬ１，ＷＬ２，・・・側と反対側（アクティブ領域３の両端部３Ａの対向方向の外側）にずれた位置に接続されている。容量コンタクトプラグ１８は、たとえば、Ｗ（タングステン）からなる。
【００４８】
また、第２層間絶縁膜１７には、各強誘電体キャパシタ１２の上部電極１５とこれに対向するプレートラインＰＬ１，ＰＬ２，・・・との間に、プレートビア２１が埋設されている。具体的には、上部電極１５の中央部上には、プレートビアホール２２が形成されている。プレートビアホール２２は、第２層間絶縁膜１７を貫通し、水素バリア膜１６をさらに貫通して、その下端が上部電極１５に達している。プレートビアホール２２の側面ならびに上部電極１５および水素バリア膜１６におけるプレートビアホール２２に臨む部分上には、バリアメタル２３が形成されている。バリアメタル２３は、たとえば、ＴｉＮからなる。プレートビア２１は、バリアメタル２３を介して、プレートビアホール２２に埋設されている。これにより、プレートビア２１の下端は、バリアメタル２３を介して、上部電極１５の中央部に接続され、その上端は、プレートラインＰＬ１，ＰＬ２，・・・に接続されている。なお、図１および後述する図５では、視認性の観点から、プレートビア２１を実線で示している。
【００４９】
また、図３に示すように、各ソース領域７の上方には、第１層間絶縁膜１１を貫通するビットコンタクトホール２４と、水素バリア膜１６および第２層間絶縁膜１７を連続して貫通するビットビアホール２５とが互いに連通して形成されている。ビットコンタクトホール２４の側面およびソース領域７におけるビットコンタクトホール２４に臨む部分上には、バリアメタル２０と同じ材料からなるバリアメタル２６が形成されている。そして、バリアメタル２６の内側には、容量コンタクトプラグ１８と同じ材料からなるビットコンタクトプラグ２７が埋設されている。これにより、ビットコンタクトプラグ２７の下端は、バリアメタル２６を介して、ソース領域７に接続されている。一方、ビットビアホール２５の側面ならびに水素バリア膜１６およびビットコンタクトプラグ２７におけるビットビアホール２５に臨む部分上には、バリアメタル２３と同じ材料からなるバリアメタル２８が形成されている。バリアメタル２８の内側には、プレートビア２１と同じ材料からなるビットビア２９が埋設されている。ビットコンタクトプラグ２７は、バリアメタル２８およびビットビア２９を介して、ビットラインＢＬ１，ＢＬ２，ＢＬ３，・・・と電気的に接続されている。
【００５０】
ワードラインＷＬ１，ＷＬ２，・・・への電圧の印加によりＮＭＯＳ５がオンされた状態で、プレートラインＰＬ１，ＰＬ２，・・・とビットラインＢＬ１，ＢＬ２，ＢＬ３，・・・との間に電圧が印加されると、強誘電体キャパシタ１２の強誘電体膜１４に自発分極が生じる。これにより、データの書き込みが達成され、その分極状態が維持されることにより、データが保持される。データの読み出し時には、ワードラインＷＬ１，ＷＬ２，・・・への電圧の印加によりＮＭＯＳ５がオンされた状態で、プレートラインＰＬ１，ＰＬ２，・・・とビットラインＢＬ１，ＢＬ２，ＢＬ３，・・・との間にパルス電圧が印加される。このパルス電圧の印加により強誘電体膜１４の分極方向が変わると、プレートラインＰＬ１，ＰＬ２，・・・とビットラインＢＬ１，ＢＬ２，ＢＬ３，・・・との間に電流が流れるので、その電流の有無により、論理信号「１」または「０」を得ることができる。
【００５１】
以上のように、ＦｅＲＡＭ１では、Ｐ型の半導体層２の表層部に、Ｎ型のドレイン領域６およびソース領域７が互いに間隔を空けて形成されている。半導体層２上には、ゲート電極９が形成されている。ゲート電極９は、ドレイン領域６とソース領域７との間の領域（ＮＭＯＳ５のチャネル領域）に対向している。ドレイン領域６の上方には、下部電極１３、強誘電体膜１４および上部電極１５を備える強誘電体キャパシタ１２が形成されている。ドレイン領域６と下部電極１３とは、容量コンタクトプラグ１８を介して接続されている。
【００５２】
そして、容量コンタクトプラグ１８は、平面視で下部電極１３の中心に対してワードラインＷＬ１，ＷＬ２，・・・側と反対側にずれた位置に設けられている。これにより、ワードラインＷＬ１，ＷＬ２，・・・（ゲート電極９）と容量コンタクトプラグ１８との間の距離は、平面視におけるゲート電極９と下部電極１３の中心との間の距離よりも大きくなっている。そのため、強誘電体キャパシタ１２とゲート電極９とが近接して設けられても、ゲート電極９と容量コンタクトプラグ１８との間にデザインルールで定められた最小距離を確保することができる。よって、デザインルールに従いつつ、強誘電体キャパシタ１２とゲート電極９とを近づけることによりセル面積の縮小を図ることができる。
【００５３】
また、ドレイン領域６は、各アクティブ領域３において、列方向に間隔を空けた２つの位置に形成され、ソース領域７は、各アクティブ領域３において、２つのドレイン領域６を結ぶ直線上から外れた位置に形成されている。より具体的には、アクティブ領域３は、平面視Ｖ字状をなし、ドレイン領域６は、アクティブ領域３の両端部３Ａに形成され、ソース領域７は、アクティブ領域３の屈曲部３Ｂに形成されている。このレイアウトにより、２つのドレイン領域６とソース領域７とが一直線上に形成されるレイアウトと比較して、２つのドレイン領域６の間の距離を大きくすることなく、ドレイン領域６に接続される容量コンタクトプラグ１８とソース領域７に接続されるビットコンタクトプラグ２７との間の最小距離を大きくすることができる。
【００５４】
さらに、１つのアクティブ領域３およびこのアクティブ領域３に対して行方向および列方向と交差する方向に隣り合うアクティブ領域３に注目したときに、一方のアクティブ領域３の端部３Ａが他方のアクティブ領域３の屈曲部３Ｂと行方向に対向せず、それらの端部３Ａと屈曲部３Ｂとが列方向にずれるように、アクティブ領域３が千鳥配列されている。これにより、その注目する２つのアクティブ領域３間の最短距離は、一方のアクティブ領域３の端部３Ａと他方のアクティブ領域３の屈曲部３Ｂとの間の直線距離よりも大きくなる。したがって、その注目する２つのアクティブ領域３の各屈曲部３Ｂ間の行方向の間隔を大きくすることなく、それらのアクティブ領域３間の最短距離を大きくすることができる。
【００５５】
また、ゲート電極９がなす各ワードラインＷＬ１，ＷＬ２，・・・は、アクティブ領域３と平面視で直交するように蛇行して延びている。これにより、各ワードラインＷＬ１，ＷＬ２，・・・は、容量コンタクトプラグ１８とビットコンタクトプラグ２７とを結ぶ直線に対して平面視で直交している。そのため、容量コンタクトプラグ１８とビットコンタクトプラグ２７との間隔を一定として、ゲート電極９と容量コンタクトプラグ１８およびビットコンタクトプラグ２７との間の各最短距離を最長にすることができる。その結果、ゲート電極９と容量コンタクトプラグ１８およびビットコンタクトプラグ２７との間の各距離をデザインルールで定められた最短距離以上に確保しつつ、容量コンタクトプラグ１８（ドレイン領域６）とビットコンタクトプラグ２７（ソース領域７）とを近接させることができる。よって、アクティブ領域３の面積を縮小することができ、セル面積のさらなる縮小を図ることができる。
【００５６】
図５は、本発明の第２実施形態に係るＦｅＲＡＭの図解的な平面図である。図６は、図５に示すＦｅＲＡＭの回路図である。図５，６において、図１，２に示す各部に相当する部分には、それらの各部と同一の参照符号を付している。以下では、図５，６に示す構造について、図１，２に示す構造との相違点のみを取り上げて説明し、同一の参照符号を付した各部の説明を省略する。
【００５７】
図５，６に示すＦｅＲＡＭ５１では、複数のアクティブ領域５２が行方向および列方向に整列するマトリクス状に配列されている。図５には、アクティブ領域５２の輪郭が太線で示されている。各アクティブ領域５２は、列方向に延びる直線領域５２Ａおよび直線領域５２Ａの中央において直線領域５２Ａと直交する直交領域５２Ｂを有する平面視Ｔ字状をなしている。そして、ドレイン領域６（図３参照）が各アクティブ領域５２の直線領域５２Ａの両端部に形成され、ソース領域７（図３参照）が直交領域５２Ｂの端部に形成されている。
【００５８】
また、ＦｅＲＡＭ５１では、アクティブ領域５２の直交領域５２Ｂに対する列方向の両側において、直線領域５２Ａにおけるドレイン領域６以外の領域（ＮＭＯＳ５のチャネル領域）と対向する位置に、ワードラインＷＬ１，ＷＬ２，・・・が行方向に延びる直線状に形成されている。
【００５９】
そして、このＦｅＲＡＭ５１においても、図１に示すＦｅＲＡＭ１と同じく、容量コンタクトプラグ１８が平面視で下部電極１３の中心に対してワードラインＷＬ１，ＷＬ２，・・・側と反対側にずれた位置に設けられている。これにより、ワードラインＷＬ１，ＷＬ２，・・・（ゲート電極９）と容量コンタクトプラグ１８との間の距離は、平面視におけるゲート電極９と下部電極１３の中心との間の距離よりも大きくなっている。そのため、強誘電体キャパシタ１２とゲート電極９とが近接して設けられても、ゲート電極９と容量コンタクトプラグ１８との間にデザインルールで定められた最小距離を確保することができる。よって、デザインルールに従いつつ、強誘電体キャパシタ１２とゲート電極９とを近づけることによりセル面積の縮小を図ることができる。
【００６０】
以上、本発明の２つの実施形態について説明したが、各実施形態には、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【００６１】
たとえば、本発明は、ＦｅＲＡＭに限らず、常誘電体キャパシタを備えるＤＲＡＭ（Dynamic Random Access Memory）に適用することもできる。
【図面の簡単な説明】
【００６２】
【図１】図１は、本発明の第１実施形態に係るＦｅＲＡＭの図解的な平面図である。
【図２】図２は、図１に示すＦｅＲＡＭの回路図である。
【図３】図３は、図１に示すＦｅＲＡＭの切断線III−IIIにおける模式的な断面図である。
【図４】図４は、図１に示すＦｅＲＡＭの切断線IV−IVにおける模式的な断面図である。
【図５】図５は、本発明の第２実施形態に係るＦｅＲＡＭの図解的な平面図である。
【図６】図６は、図５に示すＦｅＲＡＭの回路図である。
【図７】従来のＦｅＲＡＭの図解的な平面図である。
【符号の説明】
【００６３】
１ ＦｅＲＡＭ
２ 半導体層
３ アクティブ領域
３Ａ 端部
３Ｂ 屈曲部
４ 素子分離部
６ ドレイン領域（第１不純物領域）
７ ソース領域（第２不純物領域）
９ ゲート電極
１２ 強誘電体キャパシタ
１３ 下部電極
１４ 強誘電体膜
１５ 上部電極
１８ 容量コンタクトプラグ
２１ プレートビア
２７ ビットコンタクトプラグ
５１ ＦｅＲＡＭ
５２ アクティブ領域
５２Ａ 直線領域
５２Ｂ 直交領域
ＢＬ１，ＢＬ２，ＢＬ３ ビットライン
ＰＬ１，ＰＬ２ プレートライン
ＷＬ１，ＷＬ２ ワードライン
【技術分野】
【０００１】
本発明は、キャパシタを備える半導体装置に関する。
【背景技術】
【０００２】
不揮発性メモリの一種として、強誘電体のヒステリシス（履歴現象）を利用してデータを保持するＦｅＲＡＭ（Ferroelectric Random Access Memory：強誘電体メモリ）が知られている。
【０００３】
ＦｅＲＡＭには、セル構造の相違から大きき分類して２種類がある。１つは、メモリセル選択用の電界効果トランジスタと強誘電体キャパシタとを備える１Ｔ１Ｃ型セル構造を有するものであり、他の１つは、ゲート絶縁膜が強誘電体からなる電界効果トランジスタを備える１Ｔ型セル構造を有するものである。
【０００４】
図７は、従来の１Ｔ１Ｃ型セル構造を有するＦｅＲＡＭの図解的な平面図である。
【０００５】
ＦｅＲＡＭは、Ｐ型のシリコン基板（図示せず）を備えている。シリコン基板の表面には、素子分離部（たとえば、ＬＯＣＯＳ酸化膜）が選択的に形成されており、この素子分離部から複数の平面視長方形状のアクティブ領域１０１が露出している。アクティブ領域１０１は、その長手方向および長手方向と直交する方向に整列するマトリクス状に配置されている。
【０００６】
アクティブ領域１０１には、２つのメモリセルが形成されている。各メモリセルは、１Ｔ１Ｃ型セル構造を有している。
【０００７】
アクティブ領域１０１の長手方向の両端部および中央部には、シリコン基板の表層部に、Ｎ型の不純物領域が互いに間隔を空けて形成されている。アクティブ領域１０１の一端部の不純物領域は、一方のメモリセルに備えられる電界効果トランジスタのドレイン領域をなす。アクティブ領域１０１の他端部の不純物領域は、他方のメモリセルに備えられる電界効果トランジスタのドレイン領域をなす。アクティブ領域１０１の中央部の不純物領域は、２つのメモリセルに備えられる電界効果トランジスタに共通のソース領域をなす。
【０００８】
シリコン基板上には、ソース領域と各ドレイン領域との間の各チャネル領域に対向する位置に、ゲート電極１０２が設けられている。アクティブ領域１０１の長手方向と直交する方向に配列される電界効果トランジスタのゲート電極１０２は、一体化され、１本のワードラインＷＬを構成している。
【０００９】
シリコン基板上には、層間絶縁膜が積層されている。層間絶縁膜上には、各メモリセルのドレイン領域と対向する位置（アクティブ領域１０１の長手方向の一端部および他端部の上方）に、強誘電体キャパシタ１０３が設けられている。強誘電体キャパシタ１０３は、下部電極１０４と上部電極１０５との間に強誘電体膜を介在させた積層構造を有している。
【００１０】
下部電極１０４は、平面視略正方形状をなしている。下部電極１０４の中央部とドレイン領域との間には、第１コンタクトプラグ１０６が層間絶縁膜を貫通して設けられている。下部電極１０４は、第１コンタクトプラグ１０６を介して、ドレイン領域と電気的に接続されている。
【００１１】
上部電極１０５は、下部電極１０４よりも小さな平面視略正方形状をなしている。上部電極１０５の中央部の上方において、プレートラインＰＬがアクティブ領域１０１の長手方向と直交する方向に延びている。プレートラインＰＬは、上部電極１０５と電気的に接続されている。
【００１２】
また、アクティブ領域１０１の上方において、ビットラインＢＬがアクティブ領域１０１の長手方向に延びている。ビットラインＢＬは、第２コンタクトプラグ１０７を介して、アクティブ領域１０１の中央部のソース領域と電気的に接続されている。
【００１３】
ワードラインＷＬへの電圧の印加により電界効果トランジスタがオンされた状態で、プレートラインＰＬとビットラインＢＬとの間に電圧が印加されると、強誘電体キャパシタ１０３の強誘電体膜に自発分極が生じる。これにより、データの書き込みが達成され、その分極状態が維持されることにより、データが保持される。データの読み出し時には、ワードラインＷＬへの電圧の印加により電界効果トランジスタがオンされた状態で、プレートラインＰＬとビットラインＢＬとの間にパルス電圧が印加される。このパルス電圧の印加により強誘電体膜の分極方向が変わると、プレートラインＰＬとビットラインＢＬとの間に電流が流れるので、その電流の有無により、論理信号「１」または「０」を得ることができる。
【特許文献１】特開２００４−９５９１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ＦｅＲＡＭには、デザインルールがある。このデザインルールでは、ゲート電極１０２と第１コンタクトプラグ１０６との間の最小距離、下部電極１０４の周端縁と第１コンタクトプラグ１０６との間の最小距離、第１コンタクトプラグ１０６と第２コンタクトプラグ１０７との間の最小距離などが定められている。デザインルールに従いつつ、メモリセルの面積（セル面積）を縮小するには、ＦｅＲＡＭの各部のレイアウトに工夫が必要である。
【００１５】
そこで、本発明の目的は、デザインルールに従いつつ、セル面積の縮小を図ることができる、半導体装置を提供することである。
【課題を解決するための手段】
【００１６】
前記の目的を達成するための請求項１記載の発明は、第１導電型の半導体層と、前記半導体層の表層部に形成された第２導電型の第１不純物領域と、前記半導体層の表層部に前記第１不純物領域と間隔を空けて形成された第２導電型の第２不純物領域と、前記半導体層上に形成され、前記第１不純物領域と前記第２不純物領域との間の領域に対向するゲート電極と、前記第１不純物領域の上方に形成された下部電極と、前記下部電極上に形成された上部電極と、下端が前記第１不純物領域に接続され、上端が前記下部電極に接続された容量コンタクトプラグとを備え、前記ゲート電極と前記容量コンタクトプラグとの間の距離が、平面視における前記ゲート電極と前記下部電極の中心との間の距離よりも大きい、半導体装置である。
【００１７】
この半導体装置では、第１導電型の半導体層の表層部に、第２導電型の第１不純物領域および第２不純物領域が互いに間隔を空けて形成されている。半導体層上には、ゲート電極が形成されている。ゲート電極は、第１不純物領域と第２不純物領域との間の領域（チャネル領域）に対向している。第１不純物領域の上方には、下部電極および上部電極を備えるキャパシタが形成されている。第１不純物領域と下部電極とは、容量コンタクトプラグを介して接続されている。
【００１８】
そして、ゲート電極と容量コンタクトプラグとの間の距離は、平面視におけるゲート電極と下部電極の中心との間の距離よりも大きくなっている。そのため、キャパシタとゲート電極とが近接して設けられても、ゲート電極と容量コンタクトプラグとの間にデザインルールで定められた最小距離を確保することができる。よって、デザインルールに従いつつ、キャパシタとゲート電極とを近づけることによりセル面積の縮小を図ることができる。
【００１９】
請求項２に記載のように、半導体装置は、上部電極の上方に形成されたプレートラインと、下端が平面視における上部電極の中央部に接続され、上端がプレートラインに接続されたプレートビアとをさらに備えていてもよい。
【００２０】
この場合において、平面視で下部電極の中心と上部電極の中心とが一致していれば、請求項３に記載のように、容量コンタクトプラグおよびプレートビアが平面視で互いにずれることになる。
【００２１】
また、請求項４に記載のように、半導体装置は、半導体層の表面に選択的に形成され、複数のアクティブ領域を互いに分離する素子分離部をさらに備え、第１不純物領域は、各アクティブ領域において、所定方向に間隔を空けた２つの位置に形成され、第２不純物領域は、各アクティブ領域において、２つの第１不純物領域を結ぶ直線上から外れた位置に形成されていることが好ましい。このレイアウトにより、２つの第１不純物領域と第２不純物領域とが一直線上に形成されるレイアウトと比較して、２つの第１不純物領域の間の距離を大きくすることなく、第１不純物領域に接続される容量コンタクトプラグと第２不純物領域に接続されるビットコンタクトプラグとの間の最小距離を大きくすることができる。
【００２２】
この場合において、たとえば、アクティブ領域が所定方向に延びる第１領域およびこの第１領域の両端部から所定方向と直交する方向に延びる第２領域を有する平面視略コ字状（屈曲したＣ字状）をなし、各第２領域の端部に第１不純物領域が形成され、第１領域の中央部に第２不純物領域が形成される構成が考えられる。この構成では、複数のアクティブ領域が所定方向と直交する方向に並べて設けられる場合、互いに隣り合う２つのアクティブ領域において、一方のアクティブ領域の第１領域と他方のアクティブ領域の第２領域との間の所定方向と直交する方向の距離が最短距離となり、それらのアクティブ領域を所定方向にずらしても、その最短距離を大きくすることはできない。
【００２３】
そのため、請求項５に記載のように、アクティブ領域は、平面視Ｖ字状をなし、第１不純物領域は、アクティブ領域の両端部に形成され、第２不純物領域は、アクティブ領域の屈曲部に形成されていることがより好ましい。この構成では、２つのアクティブ領域において、一方のアクティブ領域の屈曲部が他方のアクティブ領域の端部に対して所定方向と直交する方向に対向しないように、それらのアクティブ領域を所定方向にずらして形成することにより、それらのアクティブ領域間の最短距離を大きくすることができる。
【００２４】
この場合、請求項６に記載のように、半導体装置は、第２不純物領域の上方に形成されたビットラインと、下端が第２不純物領域に接続され、ビットラインと電気的に接続されたビットコンタクトプラグとをさらに備え、ゲート電極は、容量コンタクトプラグとビットコンタクトプラグとを結ぶ直線に対して直交する方向に延びていることが好ましい。この構成により、容量コンタクトプラグとビットコンタクトプラグとの間隔を一定として、ゲート電極と容量コンタクトプラグおよびビットコンタクトプラグとの各最短距離を最長にすることができる。
【００２５】
また、請求項７に記載のように、アクティブ領域は、所定方向に延びる直線領域およびこの直線領域の中央において直線領域と直交する直交領域を有する平面視Ｔ字状をなし、第１不純物領域は、直線領域の両端部に形成され、第２不純物領域は、直交領域の端部に形成されていてもよい。
【００２６】
請求項８に記載のように、半導体装置は、下部電極と上部電極との間に介在された強誘電体膜をさらに備えていてもよい。すなわち、半導体装置は、下部電極、上部電極およびこれらの間に介在される強誘電体膜からなる強誘電体キャパシタを備えていてもよい。
【発明を実施するための最良の形態】
【００２７】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
【００２８】
図１は、本発明の第１実施形態に係るＦｅＲＡＭの図解的な平面図である。図２は、図１に示すＦｅＲＡＭの回路図である。図３は、図１に示すＦｅＲＡＭの切断線III−IIIにおける模式的な断面図である。図４は、図１に示すＦｅＲＡＭの切断線IV−IVにおける模式的な断面図である。
【００２９】
ＦｅＲＡＭ１は、複数のメモリセルを備えている。各メモリセルは、１Ｔ１Ｃ型セル構造を有している。なお、図１，２には、ＦｅＲＡＭ１の一部が示されている。また、図２において、１つのメモリセルが破線で囲まれている。
【００３０】
ＦｅＲＡＭ１は、図３，４に示すように、Ｐ型の半導体層２を備えている。半導体層２は、Ｓｉ（シリコン）基板またはＳｉＣ（炭化珪素）基板などの半導体基板であってもよいし、エピタキシャル成長またはＣＶＤ法により形成されるＳｉ層またはＳｉＣ層などであってもよい。
【００３１】
半導体層２の表面には、複数のアクティブ領域３を避けて、素子分離部４（図４参照）が選択的に形成されている。素子分離部４は、たとえば、半導体層２の表面から比較的浅く掘り下がった溝に絶縁体が埋設されたＳＴＩ（Shallow Trench Isolation）構造を有するものであってもよいし、ＬＯＣＯＳ（Local Oxidation of Silicon）法により半導体層２の表面に選択的に形成されたシリコン酸化膜であってもよい。
【００３２】
図１には、アクティブ領域３の輪郭が太線で示されている。アクティブ領域３は、行方向（プレートライン方向）に一定の間隔を空けて配置され、複数行をなしている。アクティブ領域３がなす各行の間には、行方向と直交する列方向（ビットライン方向）に一定の間隔が空けられている。そして、１つの行をなすアクティブ領域３の位置は、それと隣り合う行をなすアクティブ領域３の位置に対して、２つのアクティブ領域３の行方向の間隔の１／２ずつずれている。すなわち、アクティブ領域３は、千鳥配列されている。そして、各アクティブ領域３は、９０度の内角をなして屈曲する平面視Ｖ字状をなしている。各アクティブ領域３の両端部３Ａは、その屈曲部３Ｂに対して行方向の一方側に配置されている。
【００３３】
各アクティブ領域３には、図３，４に示すように、半導体層２の表層部に、２つのＮチャネルＭＯＳＦＥＴ（Negative-channel Metal Oxide Semiconductor Field Effect Transistor：以下「ＮＭＯＳ」という。）５のための不純物領域６，７が形成されている。不純物領域６は、アクティブ領域３の両端部３Ａに形成され、２つのＮＭＯＳ５の各ドレイン領域をなす。不純物領域７は、アクティブ領域３の屈曲部３Ｂに形成され、２つのＮＭＯＳ５に共通のソース領域をなす。
【００３４】
半導体層２上には、図３に示すように、ドレイン領域６とソース領域７との間の領域（ＮＭＯＳ５のチャネル領域）に対向する位置に、ゲート絶縁膜８が形成されている。ゲート絶縁膜８は、たとえば、ＳｉＯ２（酸化シリコン）からなる。ゲート絶縁膜８上には、ゲート電極９が形成されている。ゲート電極９は、たとえば、ドープトポリシリコン（たとえば、Ｎ型不純物が高濃度にドーピングされたポリシリコン）からなる。ゲート電極９の周囲には、サイドウォール１０が形成されている。サイドウォール１０によって、ゲート絶縁膜８およびゲート電極９の側面の全周が覆われている。サイドウォール１０は、たとえば、ＳｉＮ（窒化シリコン）またはＳｉＯ２からなる。
【００３５】
図１，２に示すように、行方向に並ぶＮＭＯＳ５のゲート電極９は、一体化されて、ワードラインＷＬ１，ＷＬ２，・・・を構成している。そして、各ワードラインＷＬ１，ＷＬ２，・・・は、行方向に並ぶ各ＮＭＯＳ５のチャネル領域の上方において、平面視でアクティブ領域３と直交するように蛇行して延びている。
【００３６】
図３，４に示すように、半導体層２上には、第１層間絶縁膜１１が積層されている。第１層間絶縁膜１１は、たとえば、ＳｉＯ２からなる。
【００３７】
第１層間絶縁膜１１上には、各ドレイン領域６と対向する位置に、強誘電体キャパシタ１２が配置されている。図４に示すように、強誘電体キャパシタ１２は、その中心がそれと対向するドレイン領域６の中心に対してワードラインＷＬ１，ＷＬ２，・・・側（アクティブ領域３の両端部３Ａの対向方向の内側）にずれるように形成されている。そして、図１に示すように、強誘電体キャパシタ１２は、全体的に見て、行方向および列方向にそれぞれ整列して配置されている。
【００３８】
強誘電体キャパシタ１２は、図４に示すように、下部電極１３、強誘電体膜１４および上部電極１５を第１層間絶縁膜１１上にこの順に積層した構造を有している。言い換えれば、強誘電体キャパシタ１２は、下部電極１３と上部電極１５との間に強誘電体膜１４が介在された構造を有している。強誘電体キャパシタ１２は、その形成時におけるエッチング困難性のために、上方が窄まった断面台形状をなしている。
【００３９】
下部電極１３は、平面視略正方形状をなしている。下部電極１３は、Ｉｒなどの貴金属を含む導電材料からなる。
【００４０】
強誘電体膜１４は、たとえば、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３：チタン酸ジルコン酸鉛）からなる。
【００４１】
上部電極１５は、下部電極１３よりも小さい平面視略正方形状をなしている。上部電極１５は、たとえば、ＩｒＯ２（酸化イリジウム）膜、Ｉｒ（イリジウム）膜およびＩｒＴａ（イリジウムタンタル）合金膜を強誘電体膜１４上にこの順に積層した構造を有している。ＩｒＴａ合金膜は、水素バリア性を有している。
【００４２】
第１層間絶縁膜１１および強誘電体キャパシタ１２の各表面は、強誘電体膜１４の水素還元による特性劣化を防止するための水素バリア膜１６により被覆されている。水素バリア膜１６は、たとえば、Ａｌ２Ｏ３（アルミナ）からなる。
【００４３】
水素バリア膜１６上には、第２層間絶縁膜１７が積層されている。第２層間絶縁膜１７は、たとえば、ＳｉＯ２からなる。
【００４４】
図１，２に示すように、ＦｅＲＡＭ１は、プレートラインＰＬ１，ＰＬ２，・・・およびビットラインＢＬ１，ＢＬ２，ＢＬ３，・・・をさらに備えている。プレートラインＰＬ１，ＰＬ２，・・・およびビットラインＢＬ１，ＢＬ２，ＢＬ３，・・・は、たとえば、第２層間絶縁膜１７よりも上方において、層間絶縁膜（図示せず）により互いに絶縁される別の配線層に形成されている。
【００４５】
プレートラインＰＬ１，ＰＬ２，・・・は、行方向に整列する各強誘電体キャパシタ１２の上部電極１５の中心上を経由する略直線状に延びている。プレートラインＰＬ１，ＰＬ２，・・・は、たとえば、Ａｌ（アルミニウム）からなる。
【００４６】
ビットラインＢＬ１，ＢＬ２，ＢＬ３，・・・は、列方向に並ぶ各アクティブ領域３に形成されたソース領域７上を経由する直線状に延びている。ビットラインＢＬ１，ＢＬ２，ＢＬ３，・・・は、たとえば、Ａｌからなる。
【００４７】
図４に示すように、第１層間絶縁膜１１には、各ドレイン領域６とこれに対向する強誘電体キャパシタ１２の下部電極１３との間に、容量コンタクトプラグ１８が埋設されている。具体的には、ドレイン領域６の中央部上には、第１層間絶縁膜１１を貫通する容量コンタクトホール１９が形成されている。容量コンタクトホール１９の側面およびドレイン領域６における容量コンタクトホール１９に臨む部分上には、バリアメタル２０が形成されている。バリアメタル２０は、たとえば、ＴｉＮ（窒化チタン）からなる。容量コンタクトプラグ１８は、バリアメタル２０を介して、容量コンタクトホール１９に埋設されている。これにより、容量コンタクトプラグ１８の下端は、バリアメタル２０を介して、ドレイン領域６の中央部に接続され、その上端は、下部電極１３におけるその中心からワードラインＷＬ１，ＷＬ２，・・・側と反対側（アクティブ領域３の両端部３Ａの対向方向の外側）にずれた位置に接続されている。容量コンタクトプラグ１８は、たとえば、Ｗ（タングステン）からなる。
【００４８】
また、第２層間絶縁膜１７には、各強誘電体キャパシタ１２の上部電極１５とこれに対向するプレートラインＰＬ１，ＰＬ２，・・・との間に、プレートビア２１が埋設されている。具体的には、上部電極１５の中央部上には、プレートビアホール２２が形成されている。プレートビアホール２２は、第２層間絶縁膜１７を貫通し、水素バリア膜１６をさらに貫通して、その下端が上部電極１５に達している。プレートビアホール２２の側面ならびに上部電極１５および水素バリア膜１６におけるプレートビアホール２２に臨む部分上には、バリアメタル２３が形成されている。バリアメタル２３は、たとえば、ＴｉＮからなる。プレートビア２１は、バリアメタル２３を介して、プレートビアホール２２に埋設されている。これにより、プレートビア２１の下端は、バリアメタル２３を介して、上部電極１５の中央部に接続され、その上端は、プレートラインＰＬ１，ＰＬ２，・・・に接続されている。なお、図１および後述する図５では、視認性の観点から、プレートビア２１を実線で示している。
【００４９】
また、図３に示すように、各ソース領域７の上方には、第１層間絶縁膜１１を貫通するビットコンタクトホール２４と、水素バリア膜１６および第２層間絶縁膜１７を連続して貫通するビットビアホール２５とが互いに連通して形成されている。ビットコンタクトホール２４の側面およびソース領域７におけるビットコンタクトホール２４に臨む部分上には、バリアメタル２０と同じ材料からなるバリアメタル２６が形成されている。そして、バリアメタル２６の内側には、容量コンタクトプラグ１８と同じ材料からなるビットコンタクトプラグ２７が埋設されている。これにより、ビットコンタクトプラグ２７の下端は、バリアメタル２６を介して、ソース領域７に接続されている。一方、ビットビアホール２５の側面ならびに水素バリア膜１６およびビットコンタクトプラグ２７におけるビットビアホール２５に臨む部分上には、バリアメタル２３と同じ材料からなるバリアメタル２８が形成されている。バリアメタル２８の内側には、プレートビア２１と同じ材料からなるビットビア２９が埋設されている。ビットコンタクトプラグ２７は、バリアメタル２８およびビットビア２９を介して、ビットラインＢＬ１，ＢＬ２，ＢＬ３，・・・と電気的に接続されている。
【００５０】
ワードラインＷＬ１，ＷＬ２，・・・への電圧の印加によりＮＭＯＳ５がオンされた状態で、プレートラインＰＬ１，ＰＬ２，・・・とビットラインＢＬ１，ＢＬ２，ＢＬ３，・・・との間に電圧が印加されると、強誘電体キャパシタ１２の強誘電体膜１４に自発分極が生じる。これにより、データの書き込みが達成され、その分極状態が維持されることにより、データが保持される。データの読み出し時には、ワードラインＷＬ１，ＷＬ２，・・・への電圧の印加によりＮＭＯＳ５がオンされた状態で、プレートラインＰＬ１，ＰＬ２，・・・とビットラインＢＬ１，ＢＬ２，ＢＬ３，・・・との間にパルス電圧が印加される。このパルス電圧の印加により強誘電体膜１４の分極方向が変わると、プレートラインＰＬ１，ＰＬ２，・・・とビットラインＢＬ１，ＢＬ２，ＢＬ３，・・・との間に電流が流れるので、その電流の有無により、論理信号「１」または「０」を得ることができる。
【００５１】
以上のように、ＦｅＲＡＭ１では、Ｐ型の半導体層２の表層部に、Ｎ型のドレイン領域６およびソース領域７が互いに間隔を空けて形成されている。半導体層２上には、ゲート電極９が形成されている。ゲート電極９は、ドレイン領域６とソース領域７との間の領域（ＮＭＯＳ５のチャネル領域）に対向している。ドレイン領域６の上方には、下部電極１３、強誘電体膜１４および上部電極１５を備える強誘電体キャパシタ１２が形成されている。ドレイン領域６と下部電極１３とは、容量コンタクトプラグ１８を介して接続されている。
【００５２】
そして、容量コンタクトプラグ１８は、平面視で下部電極１３の中心に対してワードラインＷＬ１，ＷＬ２，・・・側と反対側にずれた位置に設けられている。これにより、ワードラインＷＬ１，ＷＬ２，・・・（ゲート電極９）と容量コンタクトプラグ１８との間の距離は、平面視におけるゲート電極９と下部電極１３の中心との間の距離よりも大きくなっている。そのため、強誘電体キャパシタ１２とゲート電極９とが近接して設けられても、ゲート電極９と容量コンタクトプラグ１８との間にデザインルールで定められた最小距離を確保することができる。よって、デザインルールに従いつつ、強誘電体キャパシタ１２とゲート電極９とを近づけることによりセル面積の縮小を図ることができる。
【００５３】
また、ドレイン領域６は、各アクティブ領域３において、列方向に間隔を空けた２つの位置に形成され、ソース領域７は、各アクティブ領域３において、２つのドレイン領域６を結ぶ直線上から外れた位置に形成されている。より具体的には、アクティブ領域３は、平面視Ｖ字状をなし、ドレイン領域６は、アクティブ領域３の両端部３Ａに形成され、ソース領域７は、アクティブ領域３の屈曲部３Ｂに形成されている。このレイアウトにより、２つのドレイン領域６とソース領域７とが一直線上に形成されるレイアウトと比較して、２つのドレイン領域６の間の距離を大きくすることなく、ドレイン領域６に接続される容量コンタクトプラグ１８とソース領域７に接続されるビットコンタクトプラグ２７との間の最小距離を大きくすることができる。
【００５４】
さらに、１つのアクティブ領域３およびこのアクティブ領域３に対して行方向および列方向と交差する方向に隣り合うアクティブ領域３に注目したときに、一方のアクティブ領域３の端部３Ａが他方のアクティブ領域３の屈曲部３Ｂと行方向に対向せず、それらの端部３Ａと屈曲部３Ｂとが列方向にずれるように、アクティブ領域３が千鳥配列されている。これにより、その注目する２つのアクティブ領域３間の最短距離は、一方のアクティブ領域３の端部３Ａと他方のアクティブ領域３の屈曲部３Ｂとの間の直線距離よりも大きくなる。したがって、その注目する２つのアクティブ領域３の各屈曲部３Ｂ間の行方向の間隔を大きくすることなく、それらのアクティブ領域３間の最短距離を大きくすることができる。
【００５５】
また、ゲート電極９がなす各ワードラインＷＬ１，ＷＬ２，・・・は、アクティブ領域３と平面視で直交するように蛇行して延びている。これにより、各ワードラインＷＬ１，ＷＬ２，・・・は、容量コンタクトプラグ１８とビットコンタクトプラグ２７とを結ぶ直線に対して平面視で直交している。そのため、容量コンタクトプラグ１８とビットコンタクトプラグ２７との間隔を一定として、ゲート電極９と容量コンタクトプラグ１８およびビットコンタクトプラグ２７との間の各最短距離を最長にすることができる。その結果、ゲート電極９と容量コンタクトプラグ１８およびビットコンタクトプラグ２７との間の各距離をデザインルールで定められた最短距離以上に確保しつつ、容量コンタクトプラグ１８（ドレイン領域６）とビットコンタクトプラグ２７（ソース領域７）とを近接させることができる。よって、アクティブ領域３の面積を縮小することができ、セル面積のさらなる縮小を図ることができる。
【００５６】
図５は、本発明の第２実施形態に係るＦｅＲＡＭの図解的な平面図である。図６は、図５に示すＦｅＲＡＭの回路図である。図５，６において、図１，２に示す各部に相当する部分には、それらの各部と同一の参照符号を付している。以下では、図５，６に示す構造について、図１，２に示す構造との相違点のみを取り上げて説明し、同一の参照符号を付した各部の説明を省略する。
【００５７】
図５，６に示すＦｅＲＡＭ５１では、複数のアクティブ領域５２が行方向および列方向に整列するマトリクス状に配列されている。図５には、アクティブ領域５２の輪郭が太線で示されている。各アクティブ領域５２は、列方向に延びる直線領域５２Ａおよび直線領域５２Ａの中央において直線領域５２Ａと直交する直交領域５２Ｂを有する平面視Ｔ字状をなしている。そして、ドレイン領域６（図３参照）が各アクティブ領域５２の直線領域５２Ａの両端部に形成され、ソース領域７（図３参照）が直交領域５２Ｂの端部に形成されている。
【００５８】
また、ＦｅＲＡＭ５１では、アクティブ領域５２の直交領域５２Ｂに対する列方向の両側において、直線領域５２Ａにおけるドレイン領域６以外の領域（ＮＭＯＳ５のチャネル領域）と対向する位置に、ワードラインＷＬ１，ＷＬ２，・・・が行方向に延びる直線状に形成されている。
【００５９】
そして、このＦｅＲＡＭ５１においても、図１に示すＦｅＲＡＭ１と同じく、容量コンタクトプラグ１８が平面視で下部電極１３の中心に対してワードラインＷＬ１，ＷＬ２，・・・側と反対側にずれた位置に設けられている。これにより、ワードラインＷＬ１，ＷＬ２，・・・（ゲート電極９）と容量コンタクトプラグ１８との間の距離は、平面視におけるゲート電極９と下部電極１３の中心との間の距離よりも大きくなっている。そのため、強誘電体キャパシタ１２とゲート電極９とが近接して設けられても、ゲート電極９と容量コンタクトプラグ１８との間にデザインルールで定められた最小距離を確保することができる。よって、デザインルールに従いつつ、強誘電体キャパシタ１２とゲート電極９とを近づけることによりセル面積の縮小を図ることができる。
【００６０】
以上、本発明の２つの実施形態について説明したが、各実施形態には、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【００６１】
たとえば、本発明は、ＦｅＲＡＭに限らず、常誘電体キャパシタを備えるＤＲＡＭ（Dynamic Random Access Memory）に適用することもできる。
【図面の簡単な説明】
【００６２】
【図１】図１は、本発明の第１実施形態に係るＦｅＲＡＭの図解的な平面図である。
【図２】図２は、図１に示すＦｅＲＡＭの回路図である。
【図３】図３は、図１に示すＦｅＲＡＭの切断線III−IIIにおける模式的な断面図である。
【図４】図４は、図１に示すＦｅＲＡＭの切断線IV−IVにおける模式的な断面図である。
【図５】図５は、本発明の第２実施形態に係るＦｅＲＡＭの図解的な平面図である。
【図６】図６は、図５に示すＦｅＲＡＭの回路図である。
【図７】従来のＦｅＲＡＭの図解的な平面図である。
【符号の説明】
【００６３】
１ ＦｅＲＡＭ
２ 半導体層
３ アクティブ領域
３Ａ 端部
３Ｂ 屈曲部
４ 素子分離部
６ ドレイン領域（第１不純物領域）
７ ソース領域（第２不純物領域）
９ ゲート電極
１２ 強誘電体キャパシタ
１３ 下部電極
１４ 強誘電体膜
１５ 上部電極
１８ 容量コンタクトプラグ
２１ プレートビア
２７ ビットコンタクトプラグ
５１ ＦｅＲＡＭ
５２ アクティブ領域
５２Ａ 直線領域
５２Ｂ 直交領域
ＢＬ１，ＢＬ２，ＢＬ３ ビットライン
ＰＬ１，ＰＬ２ プレートライン
ＷＬ１，ＷＬ２ ワードライン
【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層の表層部に形成された第２導電型の第１不純物領域と、
前記半導体層の表層部に前記第１不純物領域と間隔を空けて形成された第２導電型の第２不純物領域と、
前記半導体層上に形成され、前記第１不純物領域と前記第２不純物領域との間の領域に対向するゲート電極と、
前記第１不純物領域の上方に形成された下部電極と、
前記下部電極上に形成された上部電極と、
下端が前記第１不純物領域に接続され、上端が前記下部電極に接続された容量コンタクトプラグとを含み、
前記ゲート電極と前記容量コンタクトプラグとの間の距離が、平面視における前記ゲート電極と前記下部電極の中心との間の距離よりも大きい、半導体装置。
【請求項２】
前記上部電極の上方に形成されたプレートラインと、
下端が平面視における前記上部電極の中央部に接続され、上端が前記プレートラインに接続されたプレートビアとをさらに含む、請求項１に記載の半導体装置。
【請求項３】
前記容量コンタクトプラグおよび前記プレートビアが、平面視で互いにずれている、請求項２に記載の半導体装置。
【請求項４】
前記半導体層の表面に選択的に形成され、複数のアクティブ領域を互いに分離する素子分離部をさらに含み、
前記第１不純物領域は、各アクティブ領域において、所定方向に間隔を空けた２つの位置に形成され、
前記第２不純物領域は、各アクティブ領域において、２つの前記第１不純物領域を結ぶ直線上から外れた位置に形成されている、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記アクティブ領域は、平面視Ｖ字状をなし、
前記第１不純物領域は、前記アクティブ領域の両端部に形成され、
前記第２不純物領域は、前記アクティブ領域の屈曲部に形成されている、請求項４に記載の半導体装置。
【請求項６】
前記第２不純物領域の上方に形成されたビットラインと、
下端が前記第２不純物領域に接続され、前記ビットラインと電気的に接続されたビットコンタクトプラグとをさらに含み、
前記ゲート電極は、前記容量コンタクトプラグと前記ビットコンタクトプラグとを結ぶ直線に対して直交する方向に延びている、請求項５に記載の半導体装置。
【請求項７】
前記アクティブ領域は、前記所定方向に延びる直線領域および前記直線領域の中央において前記直線領域と直交する直交領域を有する平面視Ｔ字状をなし、
前記第１不純物領域は、前記直線領域の両端部に形成され、
前記第２不純物領域は、前記直交領域の端部に形成されている、請求項４に記載の半導体装置。
【請求項８】
前記下部電極と前記上部電極との間に介在された強誘電体膜をさらに含む、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項１】
第１導電型の半導体層と、
前記半導体層の表層部に形成された第２導電型の第１不純物領域と、
前記半導体層の表層部に前記第１不純物領域と間隔を空けて形成された第２導電型の第２不純物領域と、
前記半導体層上に形成され、前記第１不純物領域と前記第２不純物領域との間の領域に対向するゲート電極と、
前記第１不純物領域の上方に形成された下部電極と、
前記下部電極上に形成された上部電極と、
下端が前記第１不純物領域に接続され、上端が前記下部電極に接続された容量コンタクトプラグとを含み、
前記ゲート電極と前記容量コンタクトプラグとの間の距離が、平面視における前記ゲート電極と前記下部電極の中心との間の距離よりも大きい、半導体装置。
【請求項２】
前記上部電極の上方に形成されたプレートラインと、
下端が平面視における前記上部電極の中央部に接続され、上端が前記プレートラインに接続されたプレートビアとをさらに含む、請求項１に記載の半導体装置。
【請求項３】
前記容量コンタクトプラグおよび前記プレートビアが、平面視で互いにずれている、請求項２に記載の半導体装置。
【請求項４】
前記半導体層の表面に選択的に形成され、複数のアクティブ領域を互いに分離する素子分離部をさらに含み、
前記第１不純物領域は、各アクティブ領域において、所定方向に間隔を空けた２つの位置に形成され、
前記第２不純物領域は、各アクティブ領域において、２つの前記第１不純物領域を結ぶ直線上から外れた位置に形成されている、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記アクティブ領域は、平面視Ｖ字状をなし、
前記第１不純物領域は、前記アクティブ領域の両端部に形成され、
前記第２不純物領域は、前記アクティブ領域の屈曲部に形成されている、請求項４に記載の半導体装置。
【請求項６】
前記第２不純物領域の上方に形成されたビットラインと、
下端が前記第２不純物領域に接続され、前記ビットラインと電気的に接続されたビットコンタクトプラグとをさらに含み、
前記ゲート電極は、前記容量コンタクトプラグと前記ビットコンタクトプラグとを結ぶ直線に対して直交する方向に延びている、請求項５に記載の半導体装置。
【請求項７】
前記アクティブ領域は、前記所定方向に延びる直線領域および前記直線領域の中央において前記直線領域と直交する直交領域を有する平面視Ｔ字状をなし、
前記第１不純物領域は、前記直線領域の両端部に形成され、
前記第２不純物領域は、前記直交領域の端部に形成されている、請求項４に記載の半導体装置。
【請求項８】
前記下部電極と前記上部電極との間に介在された強誘電体膜をさらに含む、請求項１〜７のいずれか一項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−１４７３００（Ｐ２０１０−１４７３００Ａ）
【公開日】平成２２年７月１日（２０１０．７．１）
【国際特許分類】
【出願番号】特願２００８−３２３９１０（Ｐ２００８−３２３９１０）
【出願日】平成２０年１２月１９日（２００８．１２．１９）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２２年７月１日（２０１０．７．１）
【国際特許分類】
【出願日】平成２０年１２月１９日（２００８．１２．１９）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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