チタン酸ストロンチウムベースの誘電体層を有するキャパシタを備えたメモリセルの形成方法およびそれから得られるデバイス
【課題】低い等価酸化膜厚（ＥＯＴ）および低い漏洩電流を有する金属−絶縁体−金属キャパシタを提供する。
【解決手段】低温原子層堆積（ＡＬＤ）法を用いて、ＳｒｘＴｉｙＯ３ベースの金属−絶縁体−金属（ＭＩＭ）キャパシタを製造する方法が開示される。好ましくは、下部電極を形成するためにＴｉＮが用いられる。キャパシタのＳｒｘＴｉｙＯ３誘電体層でのＳｒ／Ｔｉ比率は、キャパシタの電気的特性を調整するために変化できる。ＳｒｘＴｉｙＯ３誘電体層の誘電率および漏洩電流は、このＳｒｘＴｉ１−ｘＯ３誘電体層のＳｒ含有量とともに単調に減少する。ＳｒｘＴｉｙＯ３誘電体層とＴｉＮ下部電極との間の界面でのＳｒ含有量を増加させることによって、界面の等価酸化膜厚（ＥＯＴ）をさらに低減できる。
【解決手段】低温原子層堆積（ＡＬＤ）法を用いて、ＳｒｘＴｉｙＯ３ベースの金属−絶縁体−金属（ＭＩＭ）キャパシタを製造する方法が開示される。好ましくは、下部電極を形成するためにＴｉＮが用いられる。キャパシタのＳｒｘＴｉｙＯ３誘電体層でのＳｒ／Ｔｉ比率は、キャパシタの電気的特性を調整するために変化できる。ＳｒｘＴｉｙＯ３誘電体層の誘電率および漏洩電流は、このＳｒｘＴｉ１−ｘＯ３誘電体層のＳｒ含有量とともに単調に減少する。ＳｒｘＴｉｙＯ３誘電体層とＴｉＮ下部電極との間の界面でのＳｒ含有量を増加させることによって、界面の等価酸化膜厚（ＥＯＴ）をさらに低減できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、絶縁材料が金属上部電極と金属下部電極との間に挟まれたキャパシタ構造に関する。これらのキャパシタ構造は、ＭＩＭ（金属−絶縁体−金属）キャパシタ構造としても知られている。特に、本開示は、こうしたＭＩＭキャパシタ構造を備えた揮発性メモリセルに関する。
【背景技術】
【０００２】
将来のダイナミックランダムアクセスメモリ（ＤＲＡＭ）のノードは、０．５ｎｍ未満の等価酸化膜厚（ＥＯＴ）、および低い漏洩電流密度、即ち、１０−７Ａ／ｃｍ２未満を有する金属−絶縁体−金属キャパシタ（ＭＩＭｃａｐｓ）が必要になる。
【０００３】
製造ラインで今日使用されている典型的な高誘電率（Ｋ）材料、例えば、ＺｒＯ２／Ａｌ２Ｏ３／ＺｒＯ２は、低すぎる高誘電率（Ｋ〜４０）のために、将来のＤＲＡＭノードの可能性ある手法としてもはや考えられていない。
【０００４】
従って、こうしたＭＩＭキャパシタの製造、特に、ＤＲＡＭメモリセルでの使用のために種々の材料系が探索されている。種々の材料のうち、ＳｒｘＴｉｙＯ３（ＳＴＯ）が有望な候補と考えられる。この材料の関心は、その良好な誘電特性（Ｋ〜１５０−３００）、および高いアスペクト比のＤＲＡＭ応用に適した合理的に低い処理温度（≦３００℃）でコンフォーマル(conformal)ＳＴＯ薄膜の堆積を可能にする原子層堆積（ＡＬＤ）プロセスでの最近の改良の両方によって説明できる。
【０００５】
米国特許第７１０８７４７号は、ＳｒＴｉＯ３薄膜を製造するための原子層堆積（ＡＬＤ）プロセスを開示する。米国特許出願第２００６／０２１９１５７号もまた、チタン含有の酸化物薄膜を製造するための原子層堆積（ＡＬＤ）プロセスを開示する。
【０００６】
最近、Ｓｒ前駆体としてＳｒ（ｔｈｄ）２を用いたＡＬＤ ＳｒｘＴｉｙＯ３が、Ｒｕ，Ｐｔなどの貴金属電極上での有望な結果とともに報告されている。オー・ソン・クゥオンら(Oh Seong Kwon et al)は、文献「Atomic Layer Deposition and Electrical Properties of SrTiO3 Thin films Grown using Sr(C11H19O2)2, Ti (Oi-C3H7)4 and H20, Journal Of electrochemical Society 154 (6), G127-G133 (2007)」において、特定の前駆体を用いて原子層堆積（ＡＬＤ）によってＳｒＴｉＯ３（ＳＴＯ）薄膜を成長させる方法を開示している。
【０００７】
誘電体薄膜は、Ｒｕ下部電極の上で成長する。しかしながら、使用するプロセスは、高い堆積温度（＞３５０℃）、及び／又は、酸化環境での堆積後(post-deposition)アニールを必要とし、ＴｉＮ下部電極と不適合になる。さらに、Ｒｕ，Ｐｔなどの金属は、最新の半導体プロセスと適合しない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第７１０８７４７号明細書
【特許文献２】米国特許出願第２００６／０２１９１５７号
【非特許文献】
【０００９】
【非特許文献１】Oh Seong Kwon et al, Atomic Layer Deposition and Electrical Properties of SrTiO3 Thin films Grown using Sr(C11H19O2)2, Ti (Oi-C3H7)4 and H20, Journal Of electrochemical Society 154 (6), G127-G133 (2007)
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従って、０．５ｎｍ以下のＥＯＴ、および５×１０−７Ａ／ｃｍ２未満の漏洩電流を有する金属−絶縁体−金属キャパシタ構造を製造するニーズが存在する。
【００１１】
標準的な半導体プロセスと適合するプロセス工程および材料を用いて、こうしたキャパシタを製造するニーズが存在する。
【００１２】
３００℃以下の温度で、こうしたキャパシタの絶縁層を形成するニーズが存在する。
【００１３】
絶縁層と下部電極との間で、減少したＥＯＴの界面酸化物を有する、こうしたキャパシタを製造するニーズが存在する。
【課題を解決するための手段】
【００１４】
金属−絶縁体−金属キャパシタは、下部電極、絶縁層および上部電極の積層体を備え、絶縁層は、［Ｂａ１−ｑＳｒｑ］ｘＴｉｙＯｚ酸化物｛但し、ｑ，ｘ，ｙ，ｚは整数、０＜ｑ＜１、（ｘ／ｙ）＞（１／１）｝である。好ましくは、この絶縁層は、［Ｂａ１−ｑＳｒｑ］ｘＴｉｙＯ３酸化物である。ｑ＝１の場合、この絶縁層はＳｒｘＴｉｙＯｚ酸化物である。ｑ＝０の場合、この絶縁層はＢａｘＴｉｙＯｚ酸化物である。［Ｂａ１−ｑＳｒｑ］／Ｔｉの比（ｘ／ｙ）は、１より大きく、好ましくは（１／１）＜（ｘ／ｙ）＜（４／１）である。この金属−絶縁体−金属キャパシタの下部電極は、Ｔｉを含んでもよく、好ましくは、ＴｉＮからなる。
【００１５】
ＤＲＡＭメモリセルは、金属−絶縁体−金属キャパシタと、選択デバイスとを備える。金属−絶縁体−金属キャパシタは、下部電極、絶縁層および上部電極の積層体を備え、絶縁層は、［Ｂａ１−ｑＳｒｑ］ｘＴｉｙＯｚ酸化物｛但し、ｑ，ｘ，ｙ，ｚは整数、０＜ｑ＜１、（ｘ／ｙ）＞（１／１）｝である。好ましくは、この絶縁層は、［Ｂａ１−ｑＳｒｑ］ｘＴｉｙＯ３酸化物である。ｑ＝１の場合、この絶縁層はＳｒｘＴｉｙＯｚ酸化物である。ｑ＝０の場合、この絶縁層はＢａｘＴｉｙＯｚ酸化物である。［Ｂａ１−ｑＳｒｑ］／Ｔｉの比（ｘ／ｙ）は、１より大きく、好ましくは（１／１）＜（ｘ／ｙ）＜（４／１）である。この金属−絶縁体−金属キャパシタの下部電極は、Ｔｉを含んでもよく、好ましくは、ＴｉＮからなる。
【００１６】
金属−絶縁体−金属キャパシタを製造する方法は、下部電極を形成することと、下部電極の上に絶縁層を形成することと、絶縁層の上に上部電極を形成することとを含み、絶縁層は、［Ｂａ１−ｑＳｒｑ］ｘＴｉｙＯｚ酸化物｛但し、ｑ，ｘ，ｙ，ｚは整数、０＜ｑ＜１、（ｘ／ｙ）＞（１／１）｝である。好ましくは、この絶縁層は、［Ｂａ１−ｑＳｒｑ］ｘＴｉｙＯ３酸化物である。ｑ＝１の場合、この絶縁層はＳｒｘＴｉｙＯｚ酸化物である。ｑ＝０の場合、この絶縁層はＢａｘＴｉｙＯｚ酸化物である。［Ｂａ１−ｑＳｒｑ］／Ｔｉの比（ｘ／ｙ）は、１より大きく、好ましくは（１／１）＜（ｘ／ｙ）＜（４／１）である。この金属−絶縁体−金属キャパシタの下部電極は、Ｔｉを含んでもよく、好ましくは、ＴｉＮからなる。絶縁層は、原子層堆積（ＡＬＤ）法で形成できる。好ましくは、絶縁層は、下部電極（ＴｉＮ）の上に直接形成され、該方法は、形成したままの絶縁層にアニール工程を実施して、絶縁層を結晶ペロブスカイト相にすることを含む。
【図面の簡単な説明】
【００１７】
【図１】本開示に係るＭＩＭキャパシタの概略を示す。
【図２】トランジスタおよび本開示に係るＭＩＭキャパシタを含むＤＲＡＭメモリセルを示す。
【図３ａ】処理ステップの概略断面図を用いて、本開示に係るＭＩＭキャパシタを製造するための方法を示す。
【図３ｂ】処理ステップの概略断面図を用いて、本開示に係るＭＩＭキャパシタを製造するための方法を示す。
【図３ｃ】処理ステップの概略断面図を用いて、本開示に係るＭＩＭキャパシタを製造するための方法を示す。
【図４】第１の例示の実施形態に係るＭＩＭキャパシタを製造するためのＡＬＤ ＳＴＯ堆積プロセスのパルスシーケンスの概略を示す。
【図５】第１の例示の実施形態に従って、Ｓｒ／Ｔｉパルス比率（ｎ＊／ｍ＊）の関数として、ＲＢＳによって決定されるＳｒ／Ｔｉ原子比率ｘ／ｙを示す。
【図６】第１の例示の実施形態に従って、図５で示した３つの組成：標準組成（菱形）、Ｔｉリッチ（四角）、Ｓｒリッチ（三角）について、ＳＴＯ膜の高分解能ＲＢＳプロファイルを示す。
【図７】第１の例示の実施形態に従って、図５で示した３つの組成の１つを有するＳＴＯ膜についてのペロブスカイト結晶化温度（℃）を膜厚（ｎｍ）の関数として示す。
【図８】第１の例示の実施形態に従って、ＡＬＤ ＴｉＮ下部電極の上にある、図５で示した３つの組成の１つを有するＳＴＯ膜のＸＲＤスペクトルを示す（堆積したまま（実線）、６００℃にアニール後（白丸）、高温アニール後（黒丸））。
【図９】第１の例示の実施形態に従って、２つの異なるＳＴＯ膜厚について、図５に示すように、結晶標準組成または結晶Ｓｒリッチ組成を有するＳＴＯ膜のキャパシタンス−電圧（Ｃ−Ｖ）およびコンダクタンス−電圧（Ｇ−Ｖ）のカーブを示す。
【図１０】第１の例示の実施形態に従って、種々の熱処理後にＭＯＣＶＤ ＴｉＮ下部電極の上に堆積した場合、図５に示すように標準組成を有するＳＴＯ膜についてＥＯＴ厚（ｎｍ）を物理厚さ（ｎｍ）の関数として示す。
【図１１】第１の例示の実施形態に従って、ＡＬＤ ＴｉＮ下部電極の上にある、図５で示した３つの組成の１つを有するＳＴＯ膜のキャパシタ面積（μｍ２）の関数として、キャパシタンス（Ｃ）（黒塗り）およびコンダクタンスＧ（白抜き）を示す（標準組成（菱形）、Ｔｉリッチ（四角）、Ｓｒリッチ（三角））。
【図１２】第１の例示の実施形態に従って、ＡＬＤ ＴｉＮ下部電極の上にある、図５で示した３つの組成の１つを有する結晶化ＳＴＯ膜についての漏洩電流密度（Ｊｇ）−電圧（Ｖ）特性を示す（標準組成（菱形）、Ｔｉリッチ（四角）、Ｓｒリッチ（三角））。
【図１３】第１の例示の実施形態に従って、ＡＬＤ ＴｉＮ下部電極の上に形成されたＳＴＯ膜についてのＥＯＴ厚を物理厚さの関数として示すもので、ＳＴＯ膜は、図５で示したような標準組成またはＳｒリッチ組成を有する。
【図１４】第１の例示の実施形態に従って、図５で示したように、８ｎｍ結晶化ＳｒリッチＳＴＯ膜について、漏洩電流密度（Ｊｇ）−電圧（Ｖ）特性を示す（標準組成（菱形）、Ｔｉリッチ（四角）、Ｓｒリッチ（三角））。
【図１５】第１の例示の実施形態に従って、図５で示したような標準組成またはＳｒリッチ組成を有し、異なるタイプの下部電極：Ｗ，ＡＬＤ ＴｉＮ，ＭＯＣＶＤ ＴｉＮ、および異なる熱処理について、結晶化ＳＴＯ膜についての漏洩電流密度（Ｊｇ）−電圧（Ｖ）特性を示す。
【図１６】第２の例示の実施形態に従って、ＳＴＯ膜の種々の組成についてＳｒｘＴｉｙＯ３膜の高分解能ＲＢＳプロファイルを示す。
【図１７】第２の例示の実施形態に従って、ＳＴＯ膜の組成および厚さの関数として、ペロブスカイトＳｒｘＴｉｙＯ３相への結晶化温度を示す。結晶化温度は、ＩＳ−ＸＲＤ測定から抽出される。
【図１８】第２の例示の実施形態に従って、高温アニール後で、ＴｉＮ下部電極の上に種々の組成で堆積した１０ｎｍのＳｒｘＴｉｙＯ３膜のθ−２θ ＸＲＤダイアグラムを示す。
【図１９】第２の例示の実施形態に従って、堆積したまま、６００℃のアニール後、および高温アニール後の１０ｎｍのＳｒリッチ（３：１）ＳｒｘＴｉｙＯ３膜の（２００）ブラッグピークに注目したＸＲＤダイアグラムを示す。比較として、報告された立方晶ＳｒＴｉＯ３（２００）ピークの位置を示す。
【図２０】第２の例示の実施形態に従って、種々の組成を有する、堆積したまま（アモルファス）のＳｒｘＴｉｙＯ３膜の等価酸化膜厚（ＥＯＴ）−物理厚さを示す。下部（あるいは上部）電極は、ＴｉＮ（あるいはＰｔ）であった。
【図２１】第２の例示の実施形態に従って、種々の組成を有する、１６ｎｍの堆積したまま（アモルファス）のＳｒｘＴｉｙＯ３膜の漏洩電流密度（Ｊｇ）−印加電圧（Ｖ）特性を示す。遅延時間は１０ｍｓであった。
【図２２】第２の例示の実施形態に従って、種々の組成を有する、１０ｎｍの結晶ＳｒｘＴｉｙＯ３膜のキャパシタンス（０Ｖ、１ｋＨｚで測定）−キャパシタ面積を示す。結晶化アニールは、６００℃、１分間、Ｎ２中で実施した。下部（あるいは上部）電極は、ＴｉＮ（あるいはＰｔ）であった。
【図２３】第２の例示の実施形態に従って、種々の組成を有する、結晶ＳｒｘＴｉｙＯ３膜の等価酸化膜厚（ＥＯＴ）−物理厚さを示す。結晶化アニールは、６００℃、１分間、Ｎ２中で実施した。下部（あるいは上部）電極は、ＴｉＮ（あるいはＰｔ）であった。
【図２４ａ】第２の例示の実施形態に従って、誘電率の変化をＳＴＯ膜組成の関数として示す。Ｋ値は、図２３で提示したＥＯＴ−物理厚さデータの線形フィッティングから抽出される。
【図２４ｂ】第２の例示の実施形態に従って、界面ＥＯＴの変化をＳＴＯ膜組成の関数として示す。界面ＥＯＴ値は、図２３で提示したＥＯＴ−物理厚さデータの線形フィッティングから抽出される。
【図２５】第２の例示の実施形態に従って、種々の組成を有する、１６ｎｍの結晶ＳｒｘＴｉｙＯ３膜の漏洩電流密度（Ｊｇ）−印加電圧（Ｖ）特性を示す。遅延時間は５５０ｍｓであった。結晶化アニールは、６００℃、１分間、Ｎ２中で実施した。下部（あるいは上部）電極は、ＴｉＮ（あるいはＰｔ）であった。
【発明を実施するための形態】
【００１８】
説明する図面は、概略的に過ぎず、非限定的なものである。図面において、幾つかの要素のサイズは、説明目的のために誇張したり、縮尺どおり描写していないことがある。寸法および相対寸法は、本発明の実際の具体化に必ずしも対応していない。
【００１９】
さらに、説明および請求項での用語「第１」「第２」「第３」などは、類似の要素を区別するための使用しており、必ずしも連続した順または時間順を記述するためではない。こうした用語は、適切な状況下で交換可能であり、本発明の実施形態は、ここで説明したり図示したものとは別の順番で動作可能である。
【００２０】
さらに、説明および請求項での用語「上(top)」、「下(bottom)」、「の上に(over)」、「の下に(under)」等は、説明目的で使用しており、必ずしも相対的な位置を記述するためのものでない。こうして用いた用語は、適切な状況下で交換可能であって、ここで説明した本発明の実施形態がここで説明または図示した以外の他の向きで動作可能であると理解すべきである。
【００２１】
請求項で用いた用語「備える、含む(comprising)」は、それ以降に列挙された手段に限定されるものと解釈すべきでなく、他の要素またはステップを除外していない。記述した特徴、整数、ステップまたは構成要素の存在を、参照したように特定するように解釈する必要があるが、１つ又はそれ以上の他の特徴、整数、ステップまたは構成要素、あるいはこれらのグループの存在または追加を除外していない。そして「手段Ａ，Ｂを備えるデバイス」という表現の範囲は、構成要素Ａ，Ｂだけからなるデバイスに限定すべきでない。本開示に関して、デバイスの関連した構成要素だけがＡ，Ｂであることを意味する。
【００２２】
ＭＩＭキャパシタ１０は、図１に示すように、絶縁材料の層１２を金属上部電極１３と金属下部電極１１の間に挟むことによって形成される。下部電極１１は、絶縁層１２と直接に物理的に接触した層である。下部電極１１の下方に他の層が存在して、他のデバイス２０との良好な電気的接触を提供したり、及び／又は拡散バリアを提供してもよい。絶縁層は、下地の下部電極１１の上に、良好な段差カバーレッジ(coverage)を提供するようにコンフォーマル(conformal)な方法で形成すべきである。こうしたキャパシタ１０は、ダイナミックランダムアクセスメモリセル（ＤＲＡＭ）を形成するために特に用いられる。ＤＲＡＭセルは、好ましくは、材料、特に、トランジスタなどのロジック半導体デバイスのプロセスと適合し、同じチップ上でロジックデバイスおよびＭＩＭキャパシタのプロセスを可能にする金属を用いて製造される。これらの材料は、低コストで入手可能であり、製造が容易なものである。
【００２３】
基本的なＤＲＡＭメモリセル１は、図２に示すように、トランジスタなどの選択素子２０と、キャパシタ１０とで構成される。トランジスタ２０は、キャパシタ１０へのアクセスを制御し、このキャパシタ１０はトランジスタ１０の一方の接合とグラウンドＧＮＤとの間に接続されている。こうしたメモリセルにおいて、対応する電荷量をキャパシタ１０に保存することによって情報が蓄積される。典型的には、これらのメモリセルは、マトリクス構成で配列され、ワードライン３０が同じ列にある各トランジスタ１０のゲートと接続し、一方、ビットライン４０が同じ列にある各トランジスタ１０の他方の接合と接続している。
【００２４】
絶縁層１２の材料は、高い値の相対誘電率ｋおよび低い漏洩電流を有するように、制限された電荷量で情報が一時的に保存できるように選択される。絶縁層１２の高い相対誘電率ｋは、物理的により厚い層に対して薄い電気的等価酸化膜厚（ＥＯＴ）が得られるため、単位面積当り高いキャパシタンス値を提供する。高誘電率(high-k)材料とは、１より大きな相対誘電率ｋ、典型的には１０より大きな相対誘電率ｋを有する誘電材料を意味する。
【００２５】
上部電極１３および下部電極１１の金属は、メモリセル１の全体直列抵抗を低減するのに役立つように選択される。絶縁層１２を形成するためのプロセスは、下部電極１１を形成するために使用する材料と適合する必要がある。堆積の際、または堆積後のアニール工程の際、絶縁層１２を形成するために使用する高い熱履歴(thermal budget)は、下部電極１１の物理的および電気的特性に影響を及ぼすかもしれない。また、絶縁層１２を形成するときの環境が下部電極１１の物理的および電気的特性に影響を及ぼすかもしれない。
【００２６】
ＳｒｘＴｉｙＯｚ（ＳＴＯ）ベースの金属−絶縁体−金属（ＭＩＭ）キャパシタ１０は、０．５ｎｍ以下のＥＯＴおよび、１Ｖが上部電極１３と下部電極１１の間に印加された場合、５×１０−７Ａ／ｃｍ２未満、好ましくは、１×１０−７Ａ／ｃｍ２未満の漏洩電流を有する。ｘ，ｙ，ｚは整数であり、ｚは好ましくは３であり、ｘ／ｙ＞１である。
【００２７】
このＳＴＯ絶縁層１２の堆積したままの層厚は、５〜３０ｎｍの範囲にある。Ｓｒ対Ｔｉの比率ｘ／ｙ＞１であり、好ましくは（１／１）＜（ｘ／ｙ）＜（４／１）である。
【００２８】
本開示に係る金属−絶縁体−金属キャパシタ１０において、堆積したままの絶縁材料２は、ストロンチウムリッチのＳｒｘＴｉｙＯｚ材料（ｘ，ｙ，ｚは整数）である。ＳｒリッチのＳｒｘＴｉｙＯｚとは、Ｓｒ対Ｔｉの比率ｘ／ｙ＞１が化学量論的比率より大きい、即ち、Ｓｒ対Ｔｉの比率ｘ／ｙが１より大きい酸化物を意味する。図５は、こうした非化学量論的ＳｒｘＴｉｙＯｚ材料の例を示す。
【００２９】
本開示に係る金属−絶縁体−金属キャパシタ１０において、化学量論的比率ｘ／ｙ＝１を超えたＳｒ含有量を持つＳｒｘＴｉｙＯｚ結晶粒(grain)が、絶縁層１２の中に存在し得る。これらのＳｒリッチ粒は、この層１２のエリアに渡って分布することがあり、その結果、上部電極１３と下部電極１１の間に漏洩経路が抑制されたり、あるいは少なくともこうした漏洩経路の数が化学量論的ＳｒＴｉＯ３絶縁層と比べて減少するようになる。
【００３０】
これらのＳｒリッチ粒は、化学量論的ＳｒＴｉＯ３絶縁層と比べてより小さな直径を有することがあるため、本開示の非化学量論的層はより少ないクラックを示すであろう。
【００３１】
本開示に係る金属−絶縁体−金属キャパシタ１０において、Ｔｉ含有の下部電極１１とＳｒｘＴｉｙＯｚ絶縁層１２との間の界面は、チタン酸化物が実質的に存在せず、その結果、Ｔｉ含有の下部電極１１は絶縁層１２と直接に物理的に接触している。チタン酸化物がＴｉ含有の下部電極の上部において異なる結晶方位で存在することがあるため、こうしたチタン酸化物の上部に必要な特性を有するＳｒｘＴｉｙＯｚを成長させることは面倒である。
【００３２】
このＭＩＭキャパシタ１０のＳｒｘＴｉｙＯｚベースの絶縁層１２は、図１に示すように、下部電極１１と上部電極１３との間に挟まれる。このＭＩＭキャパシタ１０の絶縁体１２は、ストロンチウムおよびチタンの酸化物を含み、下部電極１１はＴｉを含む。金属上部電極１３は、Ｐｔまたは、ＭＩＭキャパシタ１０用の上部電極を形成するために先行技術で使用される他の金属で形成できる。
【００３３】
好ましい実施形態では、この絶縁体１２は、ストロンチウムおよびチタンの酸化物のみからなり、下部電極１１はＴｉＮのみからなる。
【００３４】
０．５ｎｍ未満の等価酸化膜厚（ＥＯＴ）および、好ましくは５×１０−７Ａ／ｃｍ２未満の漏洩電流を有する、ＳｒｘＴｉｙＯｚベースの金属−絶縁体−金属（ＭＩＭ）キャパシタを製造するための方法が開示される。
【００３５】
該方法は、低温原子層堆積（ＡＬＤ）法を用いて絶縁層を形成することを含む。好ましくは、このＡＬＤ法は、Ｓｒ（ｔ−Ｂｕ３Ｃｐ）２ベースの前駆体系を採用する。ＡＬＤ法は、３００℃、好ましくは２５０℃未満の温度で行われる。この方法は、ＡＬＤ堆積変数、絶縁層の組成および絶縁層堆積後処理を最適化することをさらに必要とする。
【００３６】
この製造方法は、低コストで、製造が容易なＴｉＮ下部電極の使用を可能にする。キャパシタのＳｒｘＴｉｙＯｚ誘電体層でのＳｒ／Ｔｉ比率を変化させることによって、キャパシタの電気的特性が膜結晶化温度として調整可能であり、その組織(texture)および形態(morphology)は、この比率に強く依存する。誘電率および漏洩電流は、Ｓｒリッチ化絶縁層１２でのＳｒ含有量とともに単調に減少する。ＥＯＴ−物理厚さプロットの線分(intercept)は、下部ＴｉＮとの膜界面でのＳｒ含有量を増加させると、より低い界面等価酸化膜厚（ＥＯＴ）をもたらすことをさらに示している。
【００３７】
図３ａ〜図３ｃに示すように、こうした金属−絶縁体−金属キャパシタ１０を形成するための方法が開示され、絶縁体１２は、ストロンチウムおよびチタンの酸化物を含み、金属下部電極１１はＴｉを含む。該方法は、チタンを含む下部電極１１を形成すること（図３ａ）と、下部電極の上に、ストロンチウムおよびチタンの酸化物を含む絶縁層１２を形成すること（図３ｂ）と、絶縁層１２の上に上部電極１３を形成すること（図３ｃ）とを含み、上部電極１３は下部電極１１と電気絶縁される。
【００３８】
好ましい実施形態において、図３ａ〜図３ｃに示すように、こうした金属−絶縁体−金属キャパシタ１０を形成するための方法が開示され、絶縁体１２は、ストロンチウムおよびチタンの酸化物のみからなり、金属下部電極１１はＴｉＮのみからなる。該方法は、ＴｉＮのみからなる下部電極１１を形成すること（図３ａ）と、下部電極の上に、ストロンチウムおよびチタンの酸化物のみからなる絶縁層１２を形成すること（図３ｂ）と、絶縁層１２の上に上部電極１３を形成すること（図３ｃ）とを含み、上部電極１３は下部電極１１と電気絶縁される。絶縁層１２は下部電極１１と直接に物理的に接触し、上部電極１３は絶縁層１２と直接に物理的に接触している。
【００３９】
金属上部電極１３を形成するステップの前に、絶縁層１２を結晶化するために熱ステップを実施できる。ＳｒリッチＳｒｘＴｉｙＯｚ酸化物の場合、結晶酸化物は、６００℃未満、さらには５５０℃未満の温度で得られ、これにより高誘電率(high-k)ペロブスカイト結晶相が得られる。この結晶化ステップは、好ましくは５００℃〜６００℃の温度範囲、より好ましくは５３０℃〜５７０℃の温度範囲、典型的には約５５０℃の温度で実施される。
【００４０】
Ｔｉを含む下部電極１１は、原子層堆積（ＡＬＤ）、有機金属化学気相成長法（ＭＯＣＶＤ）、物理的気相成長法（ＰＶＤ）または、半導体プロセス技術で知られた他のテクニックによって形成できる。
【００４１】
絶縁層１２は、低酸素環境、好ましくは無酸素環境で形成され、絶縁層１２形成プロセスの際、下地のＴｉ含有下部電極１１は実質的に酸素無しのままになる。この絶縁層１２は、選択した前駆体を用いた原子層堆積（ＡＬＤ）によって形成可能であり、より低い温度、即ち、２００℃〜３００℃で、低酸素環境または無酸素環境において絶縁層１２の形成を可能にする。この前駆体は、好ましくは、Ｓｒ（ｔ−Ｂｕ３Ｃｐ）２ベースの前駆体系である。
【００４２】
米国特許第７１０８７４７号は、ＳｒＴｉＯ３薄膜を製造するための原子層堆積（ＡＬＤ）プロセスを開示する。米国特許出願第２００６／０２１９１５７号もまた、チタン含有の酸化物薄膜製造するための原子層堆積（ＡＬＤ）プロセスを開示する。両方とも参照によりここに組み込まれる。
【００４３】
堆積したままの絶縁材料１２は、ストロンチウムリッチのＳｒｘＴｉｙＯｚ材料（ｘ，ｙ，ｚは整数）である。ＳｒリッチのＳｒｘＴｉｙＯｚとは、Ｓｒ対Ｔｉの比率ｘ／ｙ＞１が化学量論的比率より大きい、即ち、Ｓｒ対Ｔｉの比率ｘ／ｙが１より大きい酸化物を意味する。
【００４４】
ＳｒｘＴｉｙＯｚ絶縁層１２を堆積させるステップの際、Ｓｒ対Ｔｉの比率ｘ／ｙは、化学量論的比率ｘ／ｙ＝１より高く維持できる。任意には、このＳｒ対Ｔｉの比率ｘ／ｙは、化学量論的比率１とほぼ等しいように維持でき、一方、堆積プロセスの一部だけ、このＳｒ対Ｔｉの比率ｘ／ｙは化学量論的比率１より高く設定される。
【００４５】
好ましい実施形態では、こうした金属−絶縁体−金属キャパシタ１０を形成するための方法が開示され、絶縁体１２は、ストロンチウムおよびチタンの酸化物のみからなり、下部電極１１はＴｉＮのみからなる。該方法は、窒化チタンのみからなる下部電極１１を形成することと、下部電極１１の上に、ストロンチウムおよびチタンの酸化物のみからなる絶縁層１２を形成することと、絶縁層１２の上に上部電極１３を形成することとを含み、上部電極１３は下部電極１１と電気絶縁される。
【００４６】
本願に係る金属−絶縁体−金属キャパシタ１０は、０．５ｎｍ未満の等価酸化膜厚（ＥＯＴ）を示すとともに、絶縁層１２を通過する漏洩電流は、上部電極１３と下部電極１１の間に１Ｖを印加した場合、５００ｎＡ／ｃｍ３未満である。
【００４７】
（実施例１）
（実験の詳細）
クロスフローＡＳＭ Ｐｕｌｓａｒ（登録商標）２０００反応装置において、２５０℃〜３００℃の範囲の反応装置温度で、ＳＴＯ層を原子層堆積（ＡＬＤ）によって堆積した。前駆体は、Ｓｒ（ｔ−Ｂｕ３Ｃｐ）２，Ｈ２Ｏ，およびＴｉ（ＯＣＨ３）４であった。所定の厚さを有する層を製作するために、全サイクルを回数ｘ＊分繰り返す必要があり、一方、図４に示すように、全サイクルの各々において、全サイクル内の所望のＳｒ／Ｔｉ比率の観点からＳｒ前駆体パルスの数ｎ＊およびＴｉ前駆体パルスの数ｍ＊が選択できる。Ｓｒ前駆体およびＴｉ前駆体のパルスシーケンスを変化させることによって、ＡＬＤは、純粋なＴｉＯ２からＳｒリッチまで、素直な組成調整による幅広い組成多様性のＳＴＯ膜の成長を可能にする。図２は、図４に示すシーケンスを参照してＳｒ／Ｔｉパルス比率（ｎ＊／ｍ＊）の関数として、ラザフォード後方散乱（ＲＢＳ）によって決定されるＳｒ／Ｔｉ原子比率ｘ／ｙを示す。約１．５のパルスサイクル比率（ｎ＊／ｍ＊）が、化学量論的ＳｒＴｉＯ３（ｘ＝ｙ＝１，ｚ＝３）に対応している。
【００４８】
ＡＬＤにおいて、ＳＴＯ成長は自己制御式の表面反応によって決定され、進化したＤＲＡＭ構造で必要になる高いアスペクト比の構造で、ＳＴＯのコンフォーマル(conformal)な堆積を保証する。７〜３０ｎｍ範囲のＳＴＯ膜１２が、それぞれＡＬＤ ＴｉＮ、ＭＯＣＶＤ ＴｉＮまたはＷの下部電極１１の上に成長した。３つの異なるＳｒ：Ｔｉ組成原子比率ｘ／ｙ、即ち、化学量論的原子比率に近い「標準組成」（ｘ／ｙ〜１）、Ｔｉリッチ組成（ｘ／ｙ〜０．２）、およびＳｒリッチ組成（ｘ／ｙ〜１．５）を検討した。
【００４９】
（物理的分析）
図６は、３つの組成、即ち、標準組成(Std Comp)（菱形）、Ｔｉリッチ（四角）、Ｓｒリッチ（三角）について、ＡＬＤ ＴｉＮ下部電極１１の上にあるＳＴＯ膜１２の高分解能ラザフォード後方散乱（ＲＢＳ）プロファイルの例を示す。堆積したままのＳＴＯ膜はアモルファスである。
【００５０】
これら３つのＳＴＯ膜１２の組成のＳＴＯ結晶化挙動の注意深い特徴付けは、Ｈｅ環境でランプ(ramp)アニールの際、その場(in-situ)ＸＲＤ測定によって行った。膜は、ＡＬＤチャンバ内でアニールした。全て３つの膜組成は、高誘電率(high-k)ペロブスカイトＳＴＯ相に、５４０〜６２０℃範囲の温度で結晶化した。サブ１０ｎｍの標準組成（ｘ／ｙ〜１）膜１２およびＳｒリッチ（ｘ／ｙ〜１．５）膜１２の結晶化は、外部(ex-situ)で５５０℃、１分間、Ｎ２中のアニール後、断面ＴＥＭでも確認した。図７は、ＡＬＤ ＴｉＮ下部電極１１の上に形成された３つのＳＴＯ膜のタイプの温度を、膜厚の関数として示すものであり、その温度でＳＴＯ膜がペロブスカイト相に結晶化する。温度は、０．２°Ｃ／秒で傾斜させた。結晶化温度は、Ｔｉリッチ膜（ｘ／ｙ〜０．２）について、特により薄い膜についてより高かった。
【００５１】
ＴＥＭ分析は、１４ｎｍのＴｉリッチ膜は、５５０℃アニール後でも大部分がアモルファスであることを示した。６００℃に達するアニール後、Ｓｒリッチ膜（ｘ／ｙ〜１．５）についてのＳＴＯピーク位置は、報告されたバルク、即ち、極めて厚いＳＴＯ層に対してシフトしてることが判った。ＳＴＯ値は、より高いＴのアニールでバルク値に到達した。図８は、ＡＳＤ ＴｉＮ下部電極１１の上に堆積した３つのＳＴＯ膜タイプのＸＲＤスペクトルを示す。シフトは、８００℃超えで達成されるバルクＳＴＯ値を持つ、より厚いＳｒリッチＳＴＯ膜について明らかである。これは、Ｓｒが、低温結晶化アニール後、ＳＴＯ中に溶解して、より高温においてＳＴＯ粒から追い出されているかもしれないことを示唆している。図６のＲＢＳデータは、過剰なＳｒが下部ＴｉＮ界面に優先的に接近していることを示唆している。
【００５２】
（電気的評価）
３つのＳＴＯ膜タイプの電気的評価を行うために、絶縁ＳＴＯ層１２を結晶ペロブスカイト相にアニールした後、ＰＴ上部電極１３を、個々の結晶ＳＴＯ層１２／ＴｉＮ下部電極１１の積層体の上に形成した。
【００５３】
図９は、ＳＴＯ膜１２が標準組成（ｘ／ｙ〜１）またはＳｒリッチ組成（ｘ／ｙ〜１．５）を有し、５５０℃、６０秒間でＮ２中の急速熱アニール（ＲＴＡ:Rapid Thermal Anneal）後、これらのＳＴＯ膜１２／ＡＬＤ ＴｉＮ膜１１の上で測定した典型的なＣ−Ｖ、Ｇ−Ｖカーブを示す。高いキャパシタンス密度で平坦なＣ−Ｖ特性が観測され、コンダクタンス値は低いままである。
【００５４】
ＭＯＣＶＤ ＴｉＮ下部電極１１の上にあるＳＴＯ膜の電気的特性に対する結晶化の影響は、図１０に明確に示されており、標準組成（Std. Comp.:ｘ／ｙ〜１）を有するＳＴＯ膜１２についてＥＯＴ厚（ｎｍ）と物理厚さ（ｎｍ）との関係を、結晶化アニール工程の関数、即ち、アニール無し（堆積したまま）、５００℃アニール、５５０℃アニール、６００℃アニールの関数として示す。標準組成の結晶ＳＴＯ膜について得られた典型的なＫ値は、〜１５０である。図８で示した、その場(in situ)ＸＲＤ測定の結果と一致して、５００℃アニールは、標準組成ＳＴＯ膜を結晶化するのに充分ではなく、これはアモルファス膜に匹敵するＫ値（〜２０）を示すようになる。ＡＬＤ ＴｉＮ下部電極１２を使用した場合、これらのＳＴＯ膜について同様な結果が得られた。
【００５５】
図１１は、ＡＬＤ ＴｉＮ下部電極１１とＰｔ上部電極１３との間に挟まれた、図５に係るアニールした結晶ＳＴＯ膜１２について測定したキャパシタンス（Ｃ）およびコンダクタンスＧを示す。図４と図５に関して上述の議論と一致して、標準組成およびＳｒリッチのＳＴＯ膜は５５０℃でアニールし、一方、ＴｉリッチのＳＴＯ膜は６００℃でアニールした。各タイプのＳＴＯ膜１について、キャパシタンスＣは、キャパシタ面積と線形的に増減する。ＥＯＴについて抽出された値は、７．５ｎｍのＳｒリッチ膜（ｘ／ｙ〜１．５）については０．４９ｎｍ程度に低く、９ｎｍの標準組成膜（ｘ／ｙ〜１）については０．６９ｎｍであり、一方、コンダクタンスは低いままであり、即ち、低い漏洩電流を示す。
【００５６】
図１２は、ＡＬＤ ＴｉＮ下部電極の上にある、図５で示す３つの組成（標準組成（菱形）、Ｔｉリッチ（四角）、Ｓｒリッチ（三角））の１つを有する結晶化ＳＴＯ膜について、漏洩電流密度Ｊｇ−電圧Ｖの特性を示す。Ｔｉリッチ（ｘ／ｙ〜０．２）ＳＴＯ膜については、図８と図９で判るように、これらの膜で観測された高い導電率／高い漏洩に起因してＥＯＴを抽出することが困難であった。
【００５７】
図１３は、結晶化ＳＴＯ膜の電気的特性を、図５で示したような標準組成（ｘ／ｙ〜１）およびＳｒリッチ組成（ｘ／ｙ〜１．５）とさらに比較している。ＥＯＴと物理厚さとの間の線形的な関係が観測され、これによりＫ値が両方の組成から抽出可能である。Ｓｒリッチサンプルは、標準組成膜より低いＫおよびより低い漏洩を示す。薄膜（ｔｐｈｙｓ＜１０ｎｍ）ついては、より低いＫにも関わらず、Ｓｒリッチ膜について、より低いＥＯＴが達成でき、これは下地のＴｉＮ下部電極１１とのより良好な界面に寄与している。
【００５８】
Ｐｔ上部電極１３／結晶化ＳｒリッチＳＴＯ絶縁層１２／ＴｉＮ下部電極１１で構成され、絶縁層は０．４９ｎｍのＥＯＴを有するＭＩＭｃａｐデバイス１０の典型的な漏洩電流密度Ｊｇ−Ｖの挙動を、図１４に示している。Ｊｇ（＋１Ｖ）＝３．５×１０−７ Ａ／ｃｍ２およびＪｇ（−１Ｖ）＝８．９×１０−７ Ａ／ｃｍ２という優れた低い電流挙動が観測され、これらは、〜０．５ｎｍのＥＯＴを持つＳＴＯに関して報告されたものに限り、最低の漏洩値である。
【００５９】
ＳＴＯ膜での漏洩経路を顕微鏡スケールで理解するために、導電性ＡＦＭ測定を行った。これらの測定から、漏洩伝導は、粒バルクを通って、表面形態(topography)に追従しており、より高い表面形態はより高い漏洩に対応していると結論付けられる。標準組成（ｘ／ｙ〜１）およびＳｒリッチ組成（ｘ／ｙ〜１．５）を有するＳＴＯ膜（ｔｐｈｙｓ＜１０ｎｍ）について、これらの導電性ＡＦＭ測定（Ｖｇ＝３．２Ｖ）によって得られるような漏洩スポット密度を比較すると、漏洩スポット密度は標準組成についてより高くなり、図１２に示すＩ−Ｖカーブと一致していることが判る。
【００６０】
ＴｉＮ（ＡＬＤ，ＭＯＣＶＤ）およびＷ下部電極１１の上に堆積した、結晶化した標準組成（ｘ／ｙ〜１）およびＳｒリッチ組成（ｘ／ｙ〜１．５）のＳＴＯ膜１２について、異なる熱処理後、±１Ｖでの漏洩密度値をＥＯＴの関数として、図１５に示しており、これはＲｕに関して最近公開されたデータよりもＴｉＮ上の膜について改善を示している。５５０℃が最適なアニール温度であるように思われる。それは、より高いＴが、漏洩減少なしでＥＯＴを増加させ、より低いＴが、非結晶の低誘電率(lower-K)膜を生じさせるからである。Ｓｒリッチ組成は、標準組成よりも、薄膜について全体的により低い漏洩およびより低いＥＯＴをもたらす。
【００６１】
（実施例２）
（実験の詳細）
クロスフローＡＳＭ Ｐｕｌｓａｒ（登録商標）３０００反応装置において、２５０℃の反応装置温度で、１ｎｍのＳｉＯ２または２０ｎｍのＳｉＯ２／１０ｎｍのＡＬＤ ＴｉＮのいずれかで覆われた３００ｍｍＳｉ（１００）基板の上に、ＳｒｘＴｉｙＯ３層を原子層堆積によって堆積した。前駆体は、Ｓｒ（ｔ−Ｂｕ３Ｃｐ）２およびＴｉ（ＯＣＨ３）４であり、酸化剤としてＨ２Ｏを用いた。ＳｒおよびＴｉの供給源はそれぞれ１８０℃と１６０℃に加熱し、飽和ＡＬＤプロセスにとって充分高いドーズ量を確保した。Ｈ２Ｏ容器の温度は１５℃であった。蒸気圧は、３００℃未満の温度でのＳＴＯ堆積を達成するのに充分高く設定した。Ｓｒ対Ｔｉ比率を変化させることによって、ＡＬＤは、幅広い組成多様性のＳｒｘＴｉｙＯ３膜の成長を可能にする。ＡＬＤプロセスは、１ステップで行い、ＳｒＴｉＯｘ層の堆積前にシード層最適化を必要としない。７〜２０ｎｍ範囲のＳｒｘＴｉｙＯ３膜が、ＡＬＤ ＴｉＮ基板の上で主に成長した。異なるＳｒ：Ｔｉパルス比率ｎ＊／ｍ＊、即ち、１：１、４：３、３：２、２：１、３：１、４：１について検討して、異なるＳｒ：Ｔｉ組成比率が得られた。この例示の実施形態では、組成は、パルス比率を与えることによって示される。
【００６２】
膜の厚さおよび密度は、Ｘ線反射率測定法（ＸＲＲ）によって評価し、一方、偏光解析法を用いてウエハ全体の均一性を検査した（ＫＬＡ−Ｔｅｎｃｏｒ ＡＳＥＴ Ｆ５）。膜の組成および汚染レベルは、（ｉ）高分解能ラザフォード後方散乱分光計（ＨＲＲＢＳ）、（ｉｉ）二重イオンビームモードで動作するＩＯＮ−ＴＯＦ ＩＶ機器を用いた、飛行時間型二次イオン質量分析装置ＴＯＦＳＩＭＳの深さプロファイル、（ｉｉｉ）単色化したＡｌ Ｋα線（１４８６．６ｅＶ）でＴｈｅｒｍｏ Ｔｈｅｔａ３００機器を用いた角度分解Ｘ線光電子分光法（ＡＲＸＰＳ）、によって調査した。
【００６３】
ＳｒｘＴｉｙＯ３結晶化温度および相は、その場(in situ)Ｘ線回折によって検討し、一方、膜の粗さおよびミクロ組織は、Ｖｅｅｃｏ Ｄｉｍｅｎｓｉｏｎ ３１００機器を用いた原子間力顕微鏡（ＡＦＭ）、およびＴｅｃｎａｉ Ｆ３０を用いて３００ｋＶの透過型電子顕微鏡（ＴＥＭ）によって評価した。ＳＴＯ結晶化アニールは、適用した場合、制御した雰囲気環境でヒートパルス(Heat-Pulse)システムを用いて、上部電極堆積の前に、急速熱アニール（ＲＴＡ）によって実施した。電気的測定は、Ｐｆｅｉｆｆｅｒ ＰＬＳ ５８０ツールを用いて、シャドウマスクを介する電子ビーム蒸着によって堆積したＰｔ上部電極（直径１００〜５００μｍ）を用いて行った。Ｃ−ＶとＧ−Ｖの特性は、Ａｇｉｌｅｎｔ ４２８４Ａ ＬＣＲメータで測定し、Ｉ−Ｖ測定は、Ｋｅｉｔｈｌｅｙ ２６０２マルチメータを用いて行った。Ｋｅｉｔｈｌｅｙ ２６０２は、〜１０ｐＡの限界電流精度を有するが、高速で自動化したサンプル選別を可能にする。これらの膜での伝導機構をより理解するために、顕微鏡的な電気的特性は、顕微鏡的な導電性ＡＦＭ（Ｃ−ＡＦＭ）測定によって補足した。Ｖｅｅｃｏ Ｄｉｍｅｎｓｉｏｎ ３１００機器は、単に、（ｉ）接触モード画像化のためのチップを電気的測定のためのＰｔ／Ｉｒコーティング（２０−３０ｎｍ）を備えたチップに変更し、（ｉｉ）センス増幅器を置き換えることによって、ＡＦＭからＣＡＦＭへ変換した。最後に、種々のＳｒ含有量を有するＳｒｘＴｉｙＯ３の光学バンドギャップは、８００〜１９０ｎｍのスペクトル範囲でＳｏｐｒａ ＧＥＳ ５光学プラットフォームを用いて分光偏光解析法によって測定した。
【００６４】
第１原理の密度汎関数理論（ＤＦＴ）線形応答手法を用いて、一連のＳｒｘＴｉｙＯ３組成（化学量論からストロンチウムリッチまで）、例えば、ＳｒＴｉＯ３，Ｓｒ２ＴｉＯ４，Ｓｒ３Ｔｉ２Ｏ７、Ｓｒ４Ｔｉ３Ｏ１０の誘電率およびバンドギャップを計算した。
【００６５】
（物理的分析）
・厚さおよび均一性
３００ｍｍウエハについて偏光解析法によって測定したＳｒｘＴｉｙＯ３の厚さ均一性は、内側ウエハ厚さの不均一性≦２．５％を示した。さらに、ＳＴＯ膜の厚さおよび密度は、結晶化アニールの前後で代表的なサンプルについてＸＲＲを用いて測定した。典型的な厚さ収縮は、６００℃、Ｎ２中で１分間のアニール後で約１０％であった。膜の密度は、バルク値（５．１２ｇ／ｃｍ３）の〜８５％から〜９５％に増加した。
【００６６】
・組成および汚染分析
図１６は、４：３（化学量論）から４：１（６７％Ｓｒ）までのＳｒ：Ｔｉ ＡＬＤパルス比率で、堆積したままの２０ｎｍ厚ＳｒｘＴｉｙＯ３膜のＳｒおよびＴｉのＨＲＲＢＳ深さプロファイルを示す。予想したように、Ｓｒ信号およびＴｉ信号は、Ｓｒ：Ｔｉパルス比率に依存しており、Ｓｒ（あるいはＴｉ）信号は、Ｓｒ：Ｔｉパルス比率を増加させると、増加（あるいは減少）することが判った。抽出した膜組成は、ＡＬＤ Ｓｒ：Ｔｉパルス比率の関数として、下記（表１）に示している。
【００６７】
【表１】
【００６８】
（表１） ＡＬＤ Ｓｒ：Ｔｉパルス比率および、高分解能ラザフォード後方散乱分光計（ＨＲＲＢＳ）によって測定した対応する組成（原子％）。
【００６９】
ウエハ全体の組成（Ｓｒ：Ｔｉ比率）均一性は、優秀であった（＜１．４％）。さらに、組成は、下地となる基板の変更、あるいは６００℃でのアニール（１分間、Ｎ２雰囲気）によっても影響されないことが判明した。ＴＯＦＳＩＭＳプロファイルは、膜のバルク内での低いＣ、ＦおよびＣｌの汚染を示した。ＸＰＳで測定したＣの汚染レベルは、検出限界未満であった（＜１％）。ＳｒｘＴｉｙＯ３膜の特徴付けは、さらにＡＲＸＰＳ測定によって行い、膜表面でのＳｒＣＯ３の存在を示した。堆積したままの膜では、ＳｒＣＯ３濃度は、Ｓｒ：Ｔｉ ＡＬＤパルス比率の増加とともに増加することが判った。このＳｒＣＯ３濃度は、６００℃、１分間、Ｎ２中の熱処理によって大きく減少できる。
【００７０】
・結晶化の挙動
ＳｒｘＴｉｙＯ３膜の結晶化の挙動は、Ｎ２中のランプ(ramp)アニール（０．２℃／ｓ）の際、その場(in-situ)ＸＲＤ（θ−２θ配置）によって評価した。堆積したままのＳｒｘＴｉｙＯ３膜は、アモルファスであり、５２０〜６４０℃の範囲の温度でペロブスカイトＳＴＯ相に結晶化される。結晶化温度は、図１７に示すように、膜の組成および厚さに大きく依存している。化学量論的ＳｒＴｉＯ３膜（［Ｓｒ／（Ｓｒ＋Ｔｉ）］〜０．５）は、所定の厚さで最低の結晶化温度を示している。予想したように、より薄い膜は、結晶化のため、より高い温度を必要とする。結晶化温度に対する厚さの影響は、Ｔｉ含有量が増加した場合、より顕著に見える。
【００７１】
その場(in-situ)ＸＲＤは、ＳｒｘＴｉｙＯ３膜の結晶化の挙動に対する組成の影響に関して、２つの別の顕著な特徴を明らかにしている。全ての膜がペロブスカイト構造に結晶化するが、ＳｒｘＴｉｙＯ３膜ブラッグピークの相対強度は、組成とともに劇的に変化する。この点をより良く説明するために、図１８に示すように、ランプ(ramp)アニールの完了後、θ−２θ走査を行った。ＴｉＮの上に堆積した化学量論的ＳｒＴｉＯ３膜は、バルクの多結晶ＳｒＴｉＯ３膜について報告されたものに近いＸＲＤパターンを示している。ストロンチウムの添加は、組織(texture)の変化を引き起こし、Ｓｒリッチ膜は、より（２００）配向となる。この効果は、下地の層に大きく関連しており、ＳｒＴｉＯ３を同じ処理パラメータでＳｉ上に直接に堆積した場合は、劇的な組織変化は観測されなかった。
【００７２】
第２の観測では、６００℃のアニール後のＳＴＯピーク位置は、報告されたバルクペロブスカイトＳＴＯ値に対してシフトしており、より高いアニール温度でバルク値に接近することが判った。この効果は、図１９に示すように（１０ｎｍ ３：１膜）、特にＳｒリッチ膜について存在する。これは、Ｓｒが、低温結晶化アニール後はＳＴＯ中に溶解して、より高温においてＳＴＯ粒から追い出されているかもしれないことを示唆する。
【００７３】
この推定をサポートするために、種々の温度でアニールした１０ｎｍの化学量論的（４：３）膜およびＳｒリッチ（３：１）膜についてＳＥＭ平面画像を撮影した。化学量論的膜は、５２５℃までのアニール温度ではアモルファスである。ＩＳ−ＸＲＤと一致して、結晶的特徴、即ち、ＳｒＴｉＯ３粒および星形状パターンが６００℃で観測できる。層での星形状パターンの出現は、ＴＥＭ分析によって層内の応力に起因すると考えられる。７００℃、１分間、Ｎ２中の結晶化アニールの後、クラックが化学量論的ＳｒＴｉＯ３膜の膜表面に現れる。一方、７００℃、１分間、Ｎ２中でアニールした場合、Ｓｒリッチ膜は大きなＳｒリッチ結晶の形成を示す。６００℃では、ＴＥＭ断面で見えるように、ＩＳ−ＸＲＤ結果と一致して、Ｓｒリッチ膜は結晶性である（粒サイズ〜４０ｎｍ）が、Ｓｒリッチ結晶の形成は無い。５５０℃では、ＳｒリッチＳＴＯ膜は、依然としてアモルファスである。これらのＳＥＭ観察は、低い結晶化アニール温度で溶解している過剰なＳｒの存在と、より高い温度ではＳｒＴｉＯ３粒からの偏析(segregation)とを含むシナリオと良く一致している。
【００７４】
（電気的評価）
・堆積したままのＳｒｘＴｉｙＯ３膜
堆積したままのＳｒｘＴｉｙＯ３膜をベースとしたキャパシタの電気的特性が、図１７と図１８に要約されている。
【００７５】
図２０は、種々のＳｒ：Ｔｉ比率を持つ堆積したままの膜のＥＯＴ評価を、これらの物理厚さの関数として示す。これらの結果に基づいて２つの主要な結論が導かれる。全ての組成について、ＥＯＴは、膜厚とともに線形的に変化している。さらに、傾斜は全ての組成についてかなり類似しており、アモルファス層の固有（バルク）の誘電率が膜組成での変化によって僅かしか影響されないことを示唆している。抽出した相対誘電率Ｋは、１６〜１８に及ぶ。一方、全ての所定の厚さについて、ＥＯＴ値は、Ｓｒ含有量の増加とともに系統的に増加している。これは、ＳｒｘＴｉｙＯ３層と電極との間の界面が膜組成に対して敏感であることを示している。膜表面で観測されるＳｒＣＯ３層は、そのＥＯＴ不利益(penalty)の原因となり、ＳｒＣＯ３量はＳｒ含有量とともに増加すると考えられる。
【００７６】
図１８は、種々のＳｒ含有量を有する１６ｎｍの堆積したままのＳｒｘＴｉｙＯ３膜の漏洩電流密度Ｊｇ−Ｖカーブを示す。驚くことに、Ｓｒリッチ膜で観測されるＥＯＴの増加は、漏洩電流での増加と関連している。この観測は、膜中で観測される種々のＳｒＣＯ３量に潜在的に起因して、ＳｒｘＴｉｙＯ３膜と電極との間のバリア高さの相違を示唆している。
【００７７】
・結晶ＳｒｘＴｉｙＯ３膜。ＥＯＴおよびｋに対する組成の影響
図１９は、４５％から６２％までの範囲の組成（Ｓｒ／（Ｓｒ＋Ｔｉ））を有する結晶ＳｒｘＴｉｙＯ３膜（６００℃、１分間、Ｎ２中でアニール）について、キャパシタンス（０Ｖ、１ｋＨｚで測定）をキャパシタサイズの関数として示す。全ての組成について、測定したキャパシタンスは、面積とともに線形的に増減する（一方、コンダクタンスは、全てのキャパシタサイズについて、＜１０μＳのままである）。さらに、ＳｒｘＴｉｙＯ３膜のＳｒ濃縮は、より低いキャパシタンスを系統的にもたらす（所定のキャパシタサイズについて）。
【００７８】
図２３は、６００℃の結晶化アニール後、種々のＡＬＤパルス比率および厚さを有する、Ｐｔ上部電極１３／ＳｒｘＴｉｙＯ３絶縁層１２／ＴｉＮ下部電極１３の積層体キャパシタを有するＭＩＭキャパシタの電気的特性をさらに比較している。図２１で既に見たように、ＥＯＴと物理厚さとの線形関係が観測される。それでもなお、堆積したままの膜とは対照的に、Ｓｒ含有量は、ＥＯＴと物理厚さとの比例定数に対して大きな影響を有している。
【００７９】
抽出した相対誘電率Ｋを、ＳｒｘＴｉｙＯ３組成の関数として図２４ａに示している。誘電率は、Ｓｒ含有量の増加とともに単調に減少する（化学量論的４：３膜についてＫ〜２１０であり、Ｓｒリッチ３：１膜についてＫ〜５６）。実験的に観測された、Ｓｒ含有量の増加に伴うＫ値の減少は、理想的なRuddlesden-Popper相についてのAb-initioモデリングによって予測される傾向と定量的に一致している。さらに、図２４ｂに示すゼロｔｐｈｙｓに向かうＥＯＴの外挿は、Ｓｒ含有量の増加とともに界面ＥＯＴの減少を示唆しているであろう。これらの外挿は、ＥＯＴ抽出での可能性ある変動要因を考慮した注意を伴うと考えるべきである。それでもなお、図１８に既に示したように、ＳｒｘＴｉｙＯ３膜の組織(texture)は、Ｓｒ含有量とともに変化することが判明した。この組織変化は、ＳｒｘＴｉｙＯ３は、立方晶の対称性を有することを考慮すると、バルクＳｒｘＴｉｙＯ３の誘電特性に大きな影響を与えることはないが、Ｓｒリッチ膜について外挿したより低い界面ＥＯＴを裏付けているであろう。
【００８０】
・結晶ＳｒｘＴｉｙＯ３膜。漏洩特性に対する組成の影響
対象の異なる組成を持つ１６ｎｍの結晶ＳｒｘＴｉｙＯ３膜の漏洩特性を図２５に示している。同じ物理厚さでは、Ｓｒリッチ膜がかなり低い漏洩電流を示すことは明らかである。この現象をより理解するために、２つの要因を検討した。
【００８１】
Ｓｒ：Ｔｉ比率の関数としてＳｒｘＴｉｙＯ３バンドギャップの「内在的」変更は、分光偏光解析法を用いて評価した（ＳｉＯ２上に堆積され、６００℃、１分間、Ｎ２中でアニールした２０ｎｍのＳｒｘＴｉｙＯ３膜について）。抽出した光学バンドギャップは、Ｓｒ含有量の増加（化学量論的３：２からＳｒリッチ４：１まで）とともに増加し（３．７ｅＶから４ｅＶまで）、高誘電率(high-K)ＳＴＯ層と電極との間でより高いバンドオフセットを示唆しており、その結果、Ｓｒリッチ膜についてより低い漏洩電流をもたらす。Ｓｒ含有量の増加に伴うバンドギャップの増加は、過剰なストロンチウムがＲＰ相の形成によって構造内に収容されることを考慮したAb-initio計算によっても予測されることに留意する。
【００８２】
Ｓｒリッチ膜について観測されるより低い漏洩をさらに説明できる、可能性のある「外因性」の要因を見るために、６００℃、１分間、Ｎ２中の結晶化アニール後、Ｔｉリッチ膜（１：１ ＡＬＤパルス比率）およびＳｒリッチ膜（３：１ ＡＬＤパルス比率）について導電性ＡＦＭ測定を行った。Ｔｉリッチ膜は、漏洩スポットの不均一な分布を示す。漏洩経路のクラスタ化は、ＴｉリッチＳｒＴｉＯ３膜厚が１０ｎｍから１５ｎｍへの増加とともにより明らかになる。〜２２０−２５０ｎｍ直径の低い漏洩エリアは、２次元網状組織の漏洩経路によって包囲される。同様な挙動は、化学量論的ＳｒＴｉＯ３膜について観測された。膜が全て結晶性であることが判ると、漏洩の不均一性は、例えば、ＳｒまたはＴｉの偏析に起因した粒境界でのより高い漏洩、あるいは膜内のマイクロクラックに帰着するであろう。多くの場合、第２のシナリオは、下記の理由のため、観測パターンの起源となる。（ｉ）ＣＡＦＭ調査によると、漏洩は粒のバルク内で圧倒的に発生しており、粒境界ではないことを示した。（ｉｉ）化学量論膜について７００℃のアニール後は、Ｔｉリッチ膜でも観測されたように、明瞭なクラックの存在が見られた。一方、漏洩スポットの極めて均一な分布は、Ｓｒリッチ膜について実証され、これはこれらの膜内において明白なクラック形成が無いことを示唆している。膜は、極めて滑らかである（ＲＭＳ粗さ〜０．１７ｎｍ）。これは、ＳＥＭによる観測結果と全体的に一致している。
【００８３】
（要約）
実験結果は、種々のＳｒ：Ｔｉパルス比率ｎ＊／ｍ＊（即ち、１：１、４：３、３：２、２：１、３：１、４：１）を用いたＡＬＤによって、ＴｉＮ下部電極１２の上に堆積したＳｒｘＴｉｙＯ３薄膜１１の物理的および電気的な特徴付けの系統的な研究である。幾つかの結論は、次ぎのように導かれる。
【００８４】
（ｉ）堆積プロセスは、組成および厚さ均一性の点で上手く制御されていることが示された。
【００８５】
（ｉｉ）慎重な膜組成分析は、ＨＲＲＢＳ，ＴＯＦＳＩＭＳおよびＡＲＸＰＳによって行った。全体として良好な組成制御および低レベルのバルク汚染にも拘わらず、ＡＲＸＰＳは、ＳｒｘＴｉｙＯ３膜表面上にＳｒＣＯ３の存在を示した。ＳｒＣＯ３の量は、堆積したままの膜ではＳｒ含有量とともに増加し、結晶化アニールによって著しく減少させることができる。
【００８６】
（ｉｉｉ）ＳｒｘＴｉｙＯ３膜の結晶化に対するＳｒ含有量および厚さの影響は、その場(in situ)ＸＲＤによって検討した。化学量論膜（Ｓｒ：Ｔｉ＝４：３または３：２）の結晶化温度は、他のＳｒｘＴｉｙＯ３組成のものより低いことが示された。さらに、その場(in situ)ＸＲＤ測定は、Ｓｒ含有量の増加とともに膜組織の変化を示した。また、６００℃でアニールしたＳｒリッチのＳｒｘＴｉｙＯ３膜に対応する回折ピークは、バルクＳｒＴｉＯ３膜ペロブスカイトの最新のピーク位置より低い角度で現れる。たとえＳｒｘＴｉｙＯ３構造による過剰Ｓｒの収容の基礎となる機構が不明確なままであっても、低温結晶化アニール後はＳｒがＳｒｘＴｉｙＯ３に溶解し、より高い温度ではＳｒＴｉＯ３粒から追い出されてＳｒリッチ粒を形成しているようである。
【００８７】
（ｉｖ）低いＥＯＴと低い漏洩との間の明らかなトレードオフ(tradeoff)が、結晶膜について観測された。検討した厚さの範囲では、Ｓｒリッチ膜は、化学量論膜またはＴｉリッチ膜より高いＥＯＴ（より低いＫ値）およびより低い漏洩電流を示しているが、ゼロ物理厚さへの外挿は、Ｓｒリッチ組成についてより低い界面ＥＯＴを示唆しているであろう。Ab-initioモデリングによって予測される、ＥＯＴおよび漏洩のＳｒ含有量への依存性は、電気的な証拠によって、および分光偏光解析法による光学バンドギャップ抽出によってサポートされた。Ｃ−ＡＦＭ調査は、Ｔｉリッチ膜について観測された漏洩の増加は、層内のより高い応力におそらく起因した、膜内のマイクロクラック形成から由来するであろうことを示唆する。
【００８８】
結論として、上記実験観測は、ＳｒｘＴｉｙＯ３の物理的および電気的な特性は、Ｓｒ：Ｔｉ比率に対して極めて敏感であることを示し、慎重な組成選択が目標とするデバイス応用にとって必要であることを論証する。
【００８９】
前の段落および実施形態において、ＭＩＭｃａｐデバイス１０およびＭＩＭｃａｐデバイス１０を製造する方法が開示され、Ｔｉを含む下部電極１１と上部電極１３との間に挟まれた、非化学量論的ＳｒｘＴｉｙＯ３絶縁層１２を有する。非化学量論的ＳｒｘＴｉｙＯ３絶縁層１２は、Ｓｒ対Ｔｉ原子比率ｘ／ｙ＞１を有し、Ｓｒリッチである。Ｓｒの代わりに、ＢａまたはＳｒとＢの組合せが、非化学量論的金属−チタン−酸化物絶縁層を形成するために使用できる。従って、絶縁層１２は、上述の段落および実施形態で検討したように、一般に、［Ｂａ１−ｑＳｒｑ］ｘＴｉｙＯｚ酸化物（但し、ｑ，ｘ，ｙ，ｚは整数、ｘ／ｙ＞１）として記述可能であり、アルカリ土類金属Ｂａ及び／又はＳｒがリッチである非化学量論的酸化物が得られる。ｑ＝０の場合、チタン酸バリウムＳｒｘＴｉｙＯｚが得られ、ｑ＝１の場合、チタン酸ストロンチウムＳｒｘＴｉｙＯｚが得られる。
【技術分野】
【０００１】
本開示は、絶縁材料が金属上部電極と金属下部電極との間に挟まれたキャパシタ構造に関する。これらのキャパシタ構造は、ＭＩＭ（金属−絶縁体−金属）キャパシタ構造としても知られている。特に、本開示は、こうしたＭＩＭキャパシタ構造を備えた揮発性メモリセルに関する。
【背景技術】
【０００２】
将来のダイナミックランダムアクセスメモリ（ＤＲＡＭ）のノードは、０．５ｎｍ未満の等価酸化膜厚（ＥＯＴ）、および低い漏洩電流密度、即ち、１０−７Ａ／ｃｍ２未満を有する金属−絶縁体−金属キャパシタ（ＭＩＭｃａｐｓ）が必要になる。
【０００３】
製造ラインで今日使用されている典型的な高誘電率（Ｋ）材料、例えば、ＺｒＯ２／Ａｌ２Ｏ３／ＺｒＯ２は、低すぎる高誘電率（Ｋ〜４０）のために、将来のＤＲＡＭノードの可能性ある手法としてもはや考えられていない。
【０００４】
従って、こうしたＭＩＭキャパシタの製造、特に、ＤＲＡＭメモリセルでの使用のために種々の材料系が探索されている。種々の材料のうち、ＳｒｘＴｉｙＯ３（ＳＴＯ）が有望な候補と考えられる。この材料の関心は、その良好な誘電特性（Ｋ〜１５０−３００）、および高いアスペクト比のＤＲＡＭ応用に適した合理的に低い処理温度（≦３００℃）でコンフォーマル(conformal)ＳＴＯ薄膜の堆積を可能にする原子層堆積（ＡＬＤ）プロセスでの最近の改良の両方によって説明できる。
【０００５】
米国特許第７１０８７４７号は、ＳｒＴｉＯ３薄膜を製造するための原子層堆積（ＡＬＤ）プロセスを開示する。米国特許出願第２００６／０２１９１５７号もまた、チタン含有の酸化物薄膜を製造するための原子層堆積（ＡＬＤ）プロセスを開示する。
【０００６】
最近、Ｓｒ前駆体としてＳｒ（ｔｈｄ）２を用いたＡＬＤ ＳｒｘＴｉｙＯ３が、Ｒｕ，Ｐｔなどの貴金属電極上での有望な結果とともに報告されている。オー・ソン・クゥオンら(Oh Seong Kwon et al)は、文献「Atomic Layer Deposition and Electrical Properties of SrTiO3 Thin films Grown using Sr(C11H19O2)2, Ti (Oi-C3H7)4 and H20, Journal Of electrochemical Society 154 (6), G127-G133 (2007)」において、特定の前駆体を用いて原子層堆積（ＡＬＤ）によってＳｒＴｉＯ３（ＳＴＯ）薄膜を成長させる方法を開示している。
【０００７】
誘電体薄膜は、Ｒｕ下部電極の上で成長する。しかしながら、使用するプロセスは、高い堆積温度（＞３５０℃）、及び／又は、酸化環境での堆積後(post-deposition)アニールを必要とし、ＴｉＮ下部電極と不適合になる。さらに、Ｒｕ，Ｐｔなどの金属は、最新の半導体プロセスと適合しない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第７１０８７４７号明細書
【特許文献２】米国特許出願第２００６／０２１９１５７号
【非特許文献】
【０００９】
【非特許文献１】Oh Seong Kwon et al, Atomic Layer Deposition and Electrical Properties of SrTiO3 Thin films Grown using Sr(C11H19O2)2, Ti (Oi-C3H7)4 and H20, Journal Of electrochemical Society 154 (6), G127-G133 (2007)
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従って、０．５ｎｍ以下のＥＯＴ、および５×１０−７Ａ／ｃｍ２未満の漏洩電流を有する金属−絶縁体−金属キャパシタ構造を製造するニーズが存在する。
【００１１】
標準的な半導体プロセスと適合するプロセス工程および材料を用いて、こうしたキャパシタを製造するニーズが存在する。
【００１２】
３００℃以下の温度で、こうしたキャパシタの絶縁層を形成するニーズが存在する。
【００１３】
絶縁層と下部電極との間で、減少したＥＯＴの界面酸化物を有する、こうしたキャパシタを製造するニーズが存在する。
【課題を解決するための手段】
【００１４】
金属−絶縁体−金属キャパシタは、下部電極、絶縁層および上部電極の積層体を備え、絶縁層は、［Ｂａ１−ｑＳｒｑ］ｘＴｉｙＯｚ酸化物｛但し、ｑ，ｘ，ｙ，ｚは整数、０＜ｑ＜１、（ｘ／ｙ）＞（１／１）｝である。好ましくは、この絶縁層は、［Ｂａ１−ｑＳｒｑ］ｘＴｉｙＯ３酸化物である。ｑ＝１の場合、この絶縁層はＳｒｘＴｉｙＯｚ酸化物である。ｑ＝０の場合、この絶縁層はＢａｘＴｉｙＯｚ酸化物である。［Ｂａ１−ｑＳｒｑ］／Ｔｉの比（ｘ／ｙ）は、１より大きく、好ましくは（１／１）＜（ｘ／ｙ）＜（４／１）である。この金属−絶縁体−金属キャパシタの下部電極は、Ｔｉを含んでもよく、好ましくは、ＴｉＮからなる。
【００１５】
ＤＲＡＭメモリセルは、金属−絶縁体−金属キャパシタと、選択デバイスとを備える。金属−絶縁体−金属キャパシタは、下部電極、絶縁層および上部電極の積層体を備え、絶縁層は、［Ｂａ１−ｑＳｒｑ］ｘＴｉｙＯｚ酸化物｛但し、ｑ，ｘ，ｙ，ｚは整数、０＜ｑ＜１、（ｘ／ｙ）＞（１／１）｝である。好ましくは、この絶縁層は、［Ｂａ１−ｑＳｒｑ］ｘＴｉｙＯ３酸化物である。ｑ＝１の場合、この絶縁層はＳｒｘＴｉｙＯｚ酸化物である。ｑ＝０の場合、この絶縁層はＢａｘＴｉｙＯｚ酸化物である。［Ｂａ１−ｑＳｒｑ］／Ｔｉの比（ｘ／ｙ）は、１より大きく、好ましくは（１／１）＜（ｘ／ｙ）＜（４／１）である。この金属−絶縁体−金属キャパシタの下部電極は、Ｔｉを含んでもよく、好ましくは、ＴｉＮからなる。
【００１６】
金属−絶縁体−金属キャパシタを製造する方法は、下部電極を形成することと、下部電極の上に絶縁層を形成することと、絶縁層の上に上部電極を形成することとを含み、絶縁層は、［Ｂａ１−ｑＳｒｑ］ｘＴｉｙＯｚ酸化物｛但し、ｑ，ｘ，ｙ，ｚは整数、０＜ｑ＜１、（ｘ／ｙ）＞（１／１）｝である。好ましくは、この絶縁層は、［Ｂａ１−ｑＳｒｑ］ｘＴｉｙＯ３酸化物である。ｑ＝１の場合、この絶縁層はＳｒｘＴｉｙＯｚ酸化物である。ｑ＝０の場合、この絶縁層はＢａｘＴｉｙＯｚ酸化物である。［Ｂａ１−ｑＳｒｑ］／Ｔｉの比（ｘ／ｙ）は、１より大きく、好ましくは（１／１）＜（ｘ／ｙ）＜（４／１）である。この金属−絶縁体−金属キャパシタの下部電極は、Ｔｉを含んでもよく、好ましくは、ＴｉＮからなる。絶縁層は、原子層堆積（ＡＬＤ）法で形成できる。好ましくは、絶縁層は、下部電極（ＴｉＮ）の上に直接形成され、該方法は、形成したままの絶縁層にアニール工程を実施して、絶縁層を結晶ペロブスカイト相にすることを含む。
【図面の簡単な説明】
【００１７】
【図１】本開示に係るＭＩＭキャパシタの概略を示す。
【図２】トランジスタおよび本開示に係るＭＩＭキャパシタを含むＤＲＡＭメモリセルを示す。
【図３ａ】処理ステップの概略断面図を用いて、本開示に係るＭＩＭキャパシタを製造するための方法を示す。
【図３ｂ】処理ステップの概略断面図を用いて、本開示に係るＭＩＭキャパシタを製造するための方法を示す。
【図３ｃ】処理ステップの概略断面図を用いて、本開示に係るＭＩＭキャパシタを製造するための方法を示す。
【図４】第１の例示の実施形態に係るＭＩＭキャパシタを製造するためのＡＬＤ ＳＴＯ堆積プロセスのパルスシーケンスの概略を示す。
【図５】第１の例示の実施形態に従って、Ｓｒ／Ｔｉパルス比率（ｎ＊／ｍ＊）の関数として、ＲＢＳによって決定されるＳｒ／Ｔｉ原子比率ｘ／ｙを示す。
【図６】第１の例示の実施形態に従って、図５で示した３つの組成：標準組成（菱形）、Ｔｉリッチ（四角）、Ｓｒリッチ（三角）について、ＳＴＯ膜の高分解能ＲＢＳプロファイルを示す。
【図７】第１の例示の実施形態に従って、図５で示した３つの組成の１つを有するＳＴＯ膜についてのペロブスカイト結晶化温度（℃）を膜厚（ｎｍ）の関数として示す。
【図８】第１の例示の実施形態に従って、ＡＬＤ ＴｉＮ下部電極の上にある、図５で示した３つの組成の１つを有するＳＴＯ膜のＸＲＤスペクトルを示す（堆積したまま（実線）、６００℃にアニール後（白丸）、高温アニール後（黒丸））。
【図９】第１の例示の実施形態に従って、２つの異なるＳＴＯ膜厚について、図５に示すように、結晶標準組成または結晶Ｓｒリッチ組成を有するＳＴＯ膜のキャパシタンス−電圧（Ｃ−Ｖ）およびコンダクタンス−電圧（Ｇ−Ｖ）のカーブを示す。
【図１０】第１の例示の実施形態に従って、種々の熱処理後にＭＯＣＶＤ ＴｉＮ下部電極の上に堆積した場合、図５に示すように標準組成を有するＳＴＯ膜についてＥＯＴ厚（ｎｍ）を物理厚さ（ｎｍ）の関数として示す。
【図１１】第１の例示の実施形態に従って、ＡＬＤ ＴｉＮ下部電極の上にある、図５で示した３つの組成の１つを有するＳＴＯ膜のキャパシタ面積（μｍ２）の関数として、キャパシタンス（Ｃ）（黒塗り）およびコンダクタンスＧ（白抜き）を示す（標準組成（菱形）、Ｔｉリッチ（四角）、Ｓｒリッチ（三角））。
【図１２】第１の例示の実施形態に従って、ＡＬＤ ＴｉＮ下部電極の上にある、図５で示した３つの組成の１つを有する結晶化ＳＴＯ膜についての漏洩電流密度（Ｊｇ）−電圧（Ｖ）特性を示す（標準組成（菱形）、Ｔｉリッチ（四角）、Ｓｒリッチ（三角））。
【図１３】第１の例示の実施形態に従って、ＡＬＤ ＴｉＮ下部電極の上に形成されたＳＴＯ膜についてのＥＯＴ厚を物理厚さの関数として示すもので、ＳＴＯ膜は、図５で示したような標準組成またはＳｒリッチ組成を有する。
【図１４】第１の例示の実施形態に従って、図５で示したように、８ｎｍ結晶化ＳｒリッチＳＴＯ膜について、漏洩電流密度（Ｊｇ）−電圧（Ｖ）特性を示す（標準組成（菱形）、Ｔｉリッチ（四角）、Ｓｒリッチ（三角））。
【図１５】第１の例示の実施形態に従って、図５で示したような標準組成またはＳｒリッチ組成を有し、異なるタイプの下部電極：Ｗ，ＡＬＤ ＴｉＮ，ＭＯＣＶＤ ＴｉＮ、および異なる熱処理について、結晶化ＳＴＯ膜についての漏洩電流密度（Ｊｇ）−電圧（Ｖ）特性を示す。
【図１６】第２の例示の実施形態に従って、ＳＴＯ膜の種々の組成についてＳｒｘＴｉｙＯ３膜の高分解能ＲＢＳプロファイルを示す。
【図１７】第２の例示の実施形態に従って、ＳＴＯ膜の組成および厚さの関数として、ペロブスカイトＳｒｘＴｉｙＯ３相への結晶化温度を示す。結晶化温度は、ＩＳ−ＸＲＤ測定から抽出される。
【図１８】第２の例示の実施形態に従って、高温アニール後で、ＴｉＮ下部電極の上に種々の組成で堆積した１０ｎｍのＳｒｘＴｉｙＯ３膜のθ−２θ ＸＲＤダイアグラムを示す。
【図１９】第２の例示の実施形態に従って、堆積したまま、６００℃のアニール後、および高温アニール後の１０ｎｍのＳｒリッチ（３：１）ＳｒｘＴｉｙＯ３膜の（２００）ブラッグピークに注目したＸＲＤダイアグラムを示す。比較として、報告された立方晶ＳｒＴｉＯ３（２００）ピークの位置を示す。
【図２０】第２の例示の実施形態に従って、種々の組成を有する、堆積したまま（アモルファス）のＳｒｘＴｉｙＯ３膜の等価酸化膜厚（ＥＯＴ）−物理厚さを示す。下部（あるいは上部）電極は、ＴｉＮ（あるいはＰｔ）であった。
【図２１】第２の例示の実施形態に従って、種々の組成を有する、１６ｎｍの堆積したまま（アモルファス）のＳｒｘＴｉｙＯ３膜の漏洩電流密度（Ｊｇ）−印加電圧（Ｖ）特性を示す。遅延時間は１０ｍｓであった。
【図２２】第２の例示の実施形態に従って、種々の組成を有する、１０ｎｍの結晶ＳｒｘＴｉｙＯ３膜のキャパシタンス（０Ｖ、１ｋＨｚで測定）−キャパシタ面積を示す。結晶化アニールは、６００℃、１分間、Ｎ２中で実施した。下部（あるいは上部）電極は、ＴｉＮ（あるいはＰｔ）であった。
【図２３】第２の例示の実施形態に従って、種々の組成を有する、結晶ＳｒｘＴｉｙＯ３膜の等価酸化膜厚（ＥＯＴ）−物理厚さを示す。結晶化アニールは、６００℃、１分間、Ｎ２中で実施した。下部（あるいは上部）電極は、ＴｉＮ（あるいはＰｔ）であった。
【図２４ａ】第２の例示の実施形態に従って、誘電率の変化をＳＴＯ膜組成の関数として示す。Ｋ値は、図２３で提示したＥＯＴ−物理厚さデータの線形フィッティングから抽出される。
【図２４ｂ】第２の例示の実施形態に従って、界面ＥＯＴの変化をＳＴＯ膜組成の関数として示す。界面ＥＯＴ値は、図２３で提示したＥＯＴ−物理厚さデータの線形フィッティングから抽出される。
【図２５】第２の例示の実施形態に従って、種々の組成を有する、１６ｎｍの結晶ＳｒｘＴｉｙＯ３膜の漏洩電流密度（Ｊｇ）−印加電圧（Ｖ）特性を示す。遅延時間は５５０ｍｓであった。結晶化アニールは、６００℃、１分間、Ｎ２中で実施した。下部（あるいは上部）電極は、ＴｉＮ（あるいはＰｔ）であった。
【発明を実施するための形態】
【００１８】
説明する図面は、概略的に過ぎず、非限定的なものである。図面において、幾つかの要素のサイズは、説明目的のために誇張したり、縮尺どおり描写していないことがある。寸法および相対寸法は、本発明の実際の具体化に必ずしも対応していない。
【００１９】
さらに、説明および請求項での用語「第１」「第２」「第３」などは、類似の要素を区別するための使用しており、必ずしも連続した順または時間順を記述するためではない。こうした用語は、適切な状況下で交換可能であり、本発明の実施形態は、ここで説明したり図示したものとは別の順番で動作可能である。
【００２０】
さらに、説明および請求項での用語「上(top)」、「下(bottom)」、「の上に(over)」、「の下に(under)」等は、説明目的で使用しており、必ずしも相対的な位置を記述するためのものでない。こうして用いた用語は、適切な状況下で交換可能であって、ここで説明した本発明の実施形態がここで説明または図示した以外の他の向きで動作可能であると理解すべきである。
【００２１】
請求項で用いた用語「備える、含む(comprising)」は、それ以降に列挙された手段に限定されるものと解釈すべきでなく、他の要素またはステップを除外していない。記述した特徴、整数、ステップまたは構成要素の存在を、参照したように特定するように解釈する必要があるが、１つ又はそれ以上の他の特徴、整数、ステップまたは構成要素、あるいはこれらのグループの存在または追加を除外していない。そして「手段Ａ，Ｂを備えるデバイス」という表現の範囲は、構成要素Ａ，Ｂだけからなるデバイスに限定すべきでない。本開示に関して、デバイスの関連した構成要素だけがＡ，Ｂであることを意味する。
【００２２】
ＭＩＭキャパシタ１０は、図１に示すように、絶縁材料の層１２を金属上部電極１３と金属下部電極１１の間に挟むことによって形成される。下部電極１１は、絶縁層１２と直接に物理的に接触した層である。下部電極１１の下方に他の層が存在して、他のデバイス２０との良好な電気的接触を提供したり、及び／又は拡散バリアを提供してもよい。絶縁層は、下地の下部電極１１の上に、良好な段差カバーレッジ(coverage)を提供するようにコンフォーマル(conformal)な方法で形成すべきである。こうしたキャパシタ１０は、ダイナミックランダムアクセスメモリセル（ＤＲＡＭ）を形成するために特に用いられる。ＤＲＡＭセルは、好ましくは、材料、特に、トランジスタなどのロジック半導体デバイスのプロセスと適合し、同じチップ上でロジックデバイスおよびＭＩＭキャパシタのプロセスを可能にする金属を用いて製造される。これらの材料は、低コストで入手可能であり、製造が容易なものである。
【００２３】
基本的なＤＲＡＭメモリセル１は、図２に示すように、トランジスタなどの選択素子２０と、キャパシタ１０とで構成される。トランジスタ２０は、キャパシタ１０へのアクセスを制御し、このキャパシタ１０はトランジスタ１０の一方の接合とグラウンドＧＮＤとの間に接続されている。こうしたメモリセルにおいて、対応する電荷量をキャパシタ１０に保存することによって情報が蓄積される。典型的には、これらのメモリセルは、マトリクス構成で配列され、ワードライン３０が同じ列にある各トランジスタ１０のゲートと接続し、一方、ビットライン４０が同じ列にある各トランジスタ１０の他方の接合と接続している。
【００２４】
絶縁層１２の材料は、高い値の相対誘電率ｋおよび低い漏洩電流を有するように、制限された電荷量で情報が一時的に保存できるように選択される。絶縁層１２の高い相対誘電率ｋは、物理的により厚い層に対して薄い電気的等価酸化膜厚（ＥＯＴ）が得られるため、単位面積当り高いキャパシタンス値を提供する。高誘電率(high-k)材料とは、１より大きな相対誘電率ｋ、典型的には１０より大きな相対誘電率ｋを有する誘電材料を意味する。
【００２５】
上部電極１３および下部電極１１の金属は、メモリセル１の全体直列抵抗を低減するのに役立つように選択される。絶縁層１２を形成するためのプロセスは、下部電極１１を形成するために使用する材料と適合する必要がある。堆積の際、または堆積後のアニール工程の際、絶縁層１２を形成するために使用する高い熱履歴(thermal budget)は、下部電極１１の物理的および電気的特性に影響を及ぼすかもしれない。また、絶縁層１２を形成するときの環境が下部電極１１の物理的および電気的特性に影響を及ぼすかもしれない。
【００２６】
ＳｒｘＴｉｙＯｚ（ＳＴＯ）ベースの金属−絶縁体−金属（ＭＩＭ）キャパシタ１０は、０．５ｎｍ以下のＥＯＴおよび、１Ｖが上部電極１３と下部電極１１の間に印加された場合、５×１０−７Ａ／ｃｍ２未満、好ましくは、１×１０−７Ａ／ｃｍ２未満の漏洩電流を有する。ｘ，ｙ，ｚは整数であり、ｚは好ましくは３であり、ｘ／ｙ＞１である。
【００２７】
このＳＴＯ絶縁層１２の堆積したままの層厚は、５〜３０ｎｍの範囲にある。Ｓｒ対Ｔｉの比率ｘ／ｙ＞１であり、好ましくは（１／１）＜（ｘ／ｙ）＜（４／１）である。
【００２８】
本開示に係る金属−絶縁体−金属キャパシタ１０において、堆積したままの絶縁材料２は、ストロンチウムリッチのＳｒｘＴｉｙＯｚ材料（ｘ，ｙ，ｚは整数）である。ＳｒリッチのＳｒｘＴｉｙＯｚとは、Ｓｒ対Ｔｉの比率ｘ／ｙ＞１が化学量論的比率より大きい、即ち、Ｓｒ対Ｔｉの比率ｘ／ｙが１より大きい酸化物を意味する。図５は、こうした非化学量論的ＳｒｘＴｉｙＯｚ材料の例を示す。
【００２９】
本開示に係る金属−絶縁体−金属キャパシタ１０において、化学量論的比率ｘ／ｙ＝１を超えたＳｒ含有量を持つＳｒｘＴｉｙＯｚ結晶粒(grain)が、絶縁層１２の中に存在し得る。これらのＳｒリッチ粒は、この層１２のエリアに渡って分布することがあり、その結果、上部電極１３と下部電極１１の間に漏洩経路が抑制されたり、あるいは少なくともこうした漏洩経路の数が化学量論的ＳｒＴｉＯ３絶縁層と比べて減少するようになる。
【００３０】
これらのＳｒリッチ粒は、化学量論的ＳｒＴｉＯ３絶縁層と比べてより小さな直径を有することがあるため、本開示の非化学量論的層はより少ないクラックを示すであろう。
【００３１】
本開示に係る金属−絶縁体−金属キャパシタ１０において、Ｔｉ含有の下部電極１１とＳｒｘＴｉｙＯｚ絶縁層１２との間の界面は、チタン酸化物が実質的に存在せず、その結果、Ｔｉ含有の下部電極１１は絶縁層１２と直接に物理的に接触している。チタン酸化物がＴｉ含有の下部電極の上部において異なる結晶方位で存在することがあるため、こうしたチタン酸化物の上部に必要な特性を有するＳｒｘＴｉｙＯｚを成長させることは面倒である。
【００３２】
このＭＩＭキャパシタ１０のＳｒｘＴｉｙＯｚベースの絶縁層１２は、図１に示すように、下部電極１１と上部電極１３との間に挟まれる。このＭＩＭキャパシタ１０の絶縁体１２は、ストロンチウムおよびチタンの酸化物を含み、下部電極１１はＴｉを含む。金属上部電極１３は、Ｐｔまたは、ＭＩＭキャパシタ１０用の上部電極を形成するために先行技術で使用される他の金属で形成できる。
【００３３】
好ましい実施形態では、この絶縁体１２は、ストロンチウムおよびチタンの酸化物のみからなり、下部電極１１はＴｉＮのみからなる。
【００３４】
０．５ｎｍ未満の等価酸化膜厚（ＥＯＴ）および、好ましくは５×１０−７Ａ／ｃｍ２未満の漏洩電流を有する、ＳｒｘＴｉｙＯｚベースの金属−絶縁体−金属（ＭＩＭ）キャパシタを製造するための方法が開示される。
【００３５】
該方法は、低温原子層堆積（ＡＬＤ）法を用いて絶縁層を形成することを含む。好ましくは、このＡＬＤ法は、Ｓｒ（ｔ−Ｂｕ３Ｃｐ）２ベースの前駆体系を採用する。ＡＬＤ法は、３００℃、好ましくは２５０℃未満の温度で行われる。この方法は、ＡＬＤ堆積変数、絶縁層の組成および絶縁層堆積後処理を最適化することをさらに必要とする。
【００３６】
この製造方法は、低コストで、製造が容易なＴｉＮ下部電極の使用を可能にする。キャパシタのＳｒｘＴｉｙＯｚ誘電体層でのＳｒ／Ｔｉ比率を変化させることによって、キャパシタの電気的特性が膜結晶化温度として調整可能であり、その組織(texture)および形態(morphology)は、この比率に強く依存する。誘電率および漏洩電流は、Ｓｒリッチ化絶縁層１２でのＳｒ含有量とともに単調に減少する。ＥＯＴ−物理厚さプロットの線分(intercept)は、下部ＴｉＮとの膜界面でのＳｒ含有量を増加させると、より低い界面等価酸化膜厚（ＥＯＴ）をもたらすことをさらに示している。
【００３７】
図３ａ〜図３ｃに示すように、こうした金属−絶縁体−金属キャパシタ１０を形成するための方法が開示され、絶縁体１２は、ストロンチウムおよびチタンの酸化物を含み、金属下部電極１１はＴｉを含む。該方法は、チタンを含む下部電極１１を形成すること（図３ａ）と、下部電極の上に、ストロンチウムおよびチタンの酸化物を含む絶縁層１２を形成すること（図３ｂ）と、絶縁層１２の上に上部電極１３を形成すること（図３ｃ）とを含み、上部電極１３は下部電極１１と電気絶縁される。
【００３８】
好ましい実施形態において、図３ａ〜図３ｃに示すように、こうした金属−絶縁体−金属キャパシタ１０を形成するための方法が開示され、絶縁体１２は、ストロンチウムおよびチタンの酸化物のみからなり、金属下部電極１１はＴｉＮのみからなる。該方法は、ＴｉＮのみからなる下部電極１１を形成すること（図３ａ）と、下部電極の上に、ストロンチウムおよびチタンの酸化物のみからなる絶縁層１２を形成すること（図３ｂ）と、絶縁層１２の上に上部電極１３を形成すること（図３ｃ）とを含み、上部電極１３は下部電極１１と電気絶縁される。絶縁層１２は下部電極１１と直接に物理的に接触し、上部電極１３は絶縁層１２と直接に物理的に接触している。
【００３９】
金属上部電極１３を形成するステップの前に、絶縁層１２を結晶化するために熱ステップを実施できる。ＳｒリッチＳｒｘＴｉｙＯｚ酸化物の場合、結晶酸化物は、６００℃未満、さらには５５０℃未満の温度で得られ、これにより高誘電率(high-k)ペロブスカイト結晶相が得られる。この結晶化ステップは、好ましくは５００℃〜６００℃の温度範囲、より好ましくは５３０℃〜５７０℃の温度範囲、典型的には約５５０℃の温度で実施される。
【００４０】
Ｔｉを含む下部電極１１は、原子層堆積（ＡＬＤ）、有機金属化学気相成長法（ＭＯＣＶＤ）、物理的気相成長法（ＰＶＤ）または、半導体プロセス技術で知られた他のテクニックによって形成できる。
【００４１】
絶縁層１２は、低酸素環境、好ましくは無酸素環境で形成され、絶縁層１２形成プロセスの際、下地のＴｉ含有下部電極１１は実質的に酸素無しのままになる。この絶縁層１２は、選択した前駆体を用いた原子層堆積（ＡＬＤ）によって形成可能であり、より低い温度、即ち、２００℃〜３００℃で、低酸素環境または無酸素環境において絶縁層１２の形成を可能にする。この前駆体は、好ましくは、Ｓｒ（ｔ−Ｂｕ３Ｃｐ）２ベースの前駆体系である。
【００４２】
米国特許第７１０８７４７号は、ＳｒＴｉＯ３薄膜を製造するための原子層堆積（ＡＬＤ）プロセスを開示する。米国特許出願第２００６／０２１９１５７号もまた、チタン含有の酸化物薄膜製造するための原子層堆積（ＡＬＤ）プロセスを開示する。両方とも参照によりここに組み込まれる。
【００４３】
堆積したままの絶縁材料１２は、ストロンチウムリッチのＳｒｘＴｉｙＯｚ材料（ｘ，ｙ，ｚは整数）である。ＳｒリッチのＳｒｘＴｉｙＯｚとは、Ｓｒ対Ｔｉの比率ｘ／ｙ＞１が化学量論的比率より大きい、即ち、Ｓｒ対Ｔｉの比率ｘ／ｙが１より大きい酸化物を意味する。
【００４４】
ＳｒｘＴｉｙＯｚ絶縁層１２を堆積させるステップの際、Ｓｒ対Ｔｉの比率ｘ／ｙは、化学量論的比率ｘ／ｙ＝１より高く維持できる。任意には、このＳｒ対Ｔｉの比率ｘ／ｙは、化学量論的比率１とほぼ等しいように維持でき、一方、堆積プロセスの一部だけ、このＳｒ対Ｔｉの比率ｘ／ｙは化学量論的比率１より高く設定される。
【００４５】
好ましい実施形態では、こうした金属−絶縁体−金属キャパシタ１０を形成するための方法が開示され、絶縁体１２は、ストロンチウムおよびチタンの酸化物のみからなり、下部電極１１はＴｉＮのみからなる。該方法は、窒化チタンのみからなる下部電極１１を形成することと、下部電極１１の上に、ストロンチウムおよびチタンの酸化物のみからなる絶縁層１２を形成することと、絶縁層１２の上に上部電極１３を形成することとを含み、上部電極１３は下部電極１１と電気絶縁される。
【００４６】
本願に係る金属−絶縁体−金属キャパシタ１０は、０．５ｎｍ未満の等価酸化膜厚（ＥＯＴ）を示すとともに、絶縁層１２を通過する漏洩電流は、上部電極１３と下部電極１１の間に１Ｖを印加した場合、５００ｎＡ／ｃｍ３未満である。
【００４７】
（実施例１）
（実験の詳細）
クロスフローＡＳＭ Ｐｕｌｓａｒ（登録商標）２０００反応装置において、２５０℃〜３００℃の範囲の反応装置温度で、ＳＴＯ層を原子層堆積（ＡＬＤ）によって堆積した。前駆体は、Ｓｒ（ｔ−Ｂｕ３Ｃｐ）２，Ｈ２Ｏ，およびＴｉ（ＯＣＨ３）４であった。所定の厚さを有する層を製作するために、全サイクルを回数ｘ＊分繰り返す必要があり、一方、図４に示すように、全サイクルの各々において、全サイクル内の所望のＳｒ／Ｔｉ比率の観点からＳｒ前駆体パルスの数ｎ＊およびＴｉ前駆体パルスの数ｍ＊が選択できる。Ｓｒ前駆体およびＴｉ前駆体のパルスシーケンスを変化させることによって、ＡＬＤは、純粋なＴｉＯ２からＳｒリッチまで、素直な組成調整による幅広い組成多様性のＳＴＯ膜の成長を可能にする。図２は、図４に示すシーケンスを参照してＳｒ／Ｔｉパルス比率（ｎ＊／ｍ＊）の関数として、ラザフォード後方散乱（ＲＢＳ）によって決定されるＳｒ／Ｔｉ原子比率ｘ／ｙを示す。約１．５のパルスサイクル比率（ｎ＊／ｍ＊）が、化学量論的ＳｒＴｉＯ３（ｘ＝ｙ＝１，ｚ＝３）に対応している。
【００４８】
ＡＬＤにおいて、ＳＴＯ成長は自己制御式の表面反応によって決定され、進化したＤＲＡＭ構造で必要になる高いアスペクト比の構造で、ＳＴＯのコンフォーマル(conformal)な堆積を保証する。７〜３０ｎｍ範囲のＳＴＯ膜１２が、それぞれＡＬＤ ＴｉＮ、ＭＯＣＶＤ ＴｉＮまたはＷの下部電極１１の上に成長した。３つの異なるＳｒ：Ｔｉ組成原子比率ｘ／ｙ、即ち、化学量論的原子比率に近い「標準組成」（ｘ／ｙ〜１）、Ｔｉリッチ組成（ｘ／ｙ〜０．２）、およびＳｒリッチ組成（ｘ／ｙ〜１．５）を検討した。
【００４９】
（物理的分析）
図６は、３つの組成、即ち、標準組成(Std Comp)（菱形）、Ｔｉリッチ（四角）、Ｓｒリッチ（三角）について、ＡＬＤ ＴｉＮ下部電極１１の上にあるＳＴＯ膜１２の高分解能ラザフォード後方散乱（ＲＢＳ）プロファイルの例を示す。堆積したままのＳＴＯ膜はアモルファスである。
【００５０】
これら３つのＳＴＯ膜１２の組成のＳＴＯ結晶化挙動の注意深い特徴付けは、Ｈｅ環境でランプ(ramp)アニールの際、その場(in-situ)ＸＲＤ測定によって行った。膜は、ＡＬＤチャンバ内でアニールした。全て３つの膜組成は、高誘電率(high-k)ペロブスカイトＳＴＯ相に、５４０〜６２０℃範囲の温度で結晶化した。サブ１０ｎｍの標準組成（ｘ／ｙ〜１）膜１２およびＳｒリッチ（ｘ／ｙ〜１．５）膜１２の結晶化は、外部(ex-situ)で５５０℃、１分間、Ｎ２中のアニール後、断面ＴＥＭでも確認した。図７は、ＡＬＤ ＴｉＮ下部電極１１の上に形成された３つのＳＴＯ膜のタイプの温度を、膜厚の関数として示すものであり、その温度でＳＴＯ膜がペロブスカイト相に結晶化する。温度は、０．２°Ｃ／秒で傾斜させた。結晶化温度は、Ｔｉリッチ膜（ｘ／ｙ〜０．２）について、特により薄い膜についてより高かった。
【００５１】
ＴＥＭ分析は、１４ｎｍのＴｉリッチ膜は、５５０℃アニール後でも大部分がアモルファスであることを示した。６００℃に達するアニール後、Ｓｒリッチ膜（ｘ／ｙ〜１．５）についてのＳＴＯピーク位置は、報告されたバルク、即ち、極めて厚いＳＴＯ層に対してシフトしてることが判った。ＳＴＯ値は、より高いＴのアニールでバルク値に到達した。図８は、ＡＳＤ ＴｉＮ下部電極１１の上に堆積した３つのＳＴＯ膜タイプのＸＲＤスペクトルを示す。シフトは、８００℃超えで達成されるバルクＳＴＯ値を持つ、より厚いＳｒリッチＳＴＯ膜について明らかである。これは、Ｓｒが、低温結晶化アニール後、ＳＴＯ中に溶解して、より高温においてＳＴＯ粒から追い出されているかもしれないことを示唆している。図６のＲＢＳデータは、過剰なＳｒが下部ＴｉＮ界面に優先的に接近していることを示唆している。
【００５２】
（電気的評価）
３つのＳＴＯ膜タイプの電気的評価を行うために、絶縁ＳＴＯ層１２を結晶ペロブスカイト相にアニールした後、ＰＴ上部電極１３を、個々の結晶ＳＴＯ層１２／ＴｉＮ下部電極１１の積層体の上に形成した。
【００５３】
図９は、ＳＴＯ膜１２が標準組成（ｘ／ｙ〜１）またはＳｒリッチ組成（ｘ／ｙ〜１．５）を有し、５５０℃、６０秒間でＮ２中の急速熱アニール（ＲＴＡ:Rapid Thermal Anneal）後、これらのＳＴＯ膜１２／ＡＬＤ ＴｉＮ膜１１の上で測定した典型的なＣ−Ｖ、Ｇ−Ｖカーブを示す。高いキャパシタンス密度で平坦なＣ−Ｖ特性が観測され、コンダクタンス値は低いままである。
【００５４】
ＭＯＣＶＤ ＴｉＮ下部電極１１の上にあるＳＴＯ膜の電気的特性に対する結晶化の影響は、図１０に明確に示されており、標準組成（Std. Comp.:ｘ／ｙ〜１）を有するＳＴＯ膜１２についてＥＯＴ厚（ｎｍ）と物理厚さ（ｎｍ）との関係を、結晶化アニール工程の関数、即ち、アニール無し（堆積したまま）、５００℃アニール、５５０℃アニール、６００℃アニールの関数として示す。標準組成の結晶ＳＴＯ膜について得られた典型的なＫ値は、〜１５０である。図８で示した、その場(in situ)ＸＲＤ測定の結果と一致して、５００℃アニールは、標準組成ＳＴＯ膜を結晶化するのに充分ではなく、これはアモルファス膜に匹敵するＫ値（〜２０）を示すようになる。ＡＬＤ ＴｉＮ下部電極１２を使用した場合、これらのＳＴＯ膜について同様な結果が得られた。
【００５５】
図１１は、ＡＬＤ ＴｉＮ下部電極１１とＰｔ上部電極１３との間に挟まれた、図５に係るアニールした結晶ＳＴＯ膜１２について測定したキャパシタンス（Ｃ）およびコンダクタンスＧを示す。図４と図５に関して上述の議論と一致して、標準組成およびＳｒリッチのＳＴＯ膜は５５０℃でアニールし、一方、ＴｉリッチのＳＴＯ膜は６００℃でアニールした。各タイプのＳＴＯ膜１について、キャパシタンスＣは、キャパシタ面積と線形的に増減する。ＥＯＴについて抽出された値は、７．５ｎｍのＳｒリッチ膜（ｘ／ｙ〜１．５）については０．４９ｎｍ程度に低く、９ｎｍの標準組成膜（ｘ／ｙ〜１）については０．６９ｎｍであり、一方、コンダクタンスは低いままであり、即ち、低い漏洩電流を示す。
【００５６】
図１２は、ＡＬＤ ＴｉＮ下部電極の上にある、図５で示す３つの組成（標準組成（菱形）、Ｔｉリッチ（四角）、Ｓｒリッチ（三角））の１つを有する結晶化ＳＴＯ膜について、漏洩電流密度Ｊｇ−電圧Ｖの特性を示す。Ｔｉリッチ（ｘ／ｙ〜０．２）ＳＴＯ膜については、図８と図９で判るように、これらの膜で観測された高い導電率／高い漏洩に起因してＥＯＴを抽出することが困難であった。
【００５７】
図１３は、結晶化ＳＴＯ膜の電気的特性を、図５で示したような標準組成（ｘ／ｙ〜１）およびＳｒリッチ組成（ｘ／ｙ〜１．５）とさらに比較している。ＥＯＴと物理厚さとの間の線形的な関係が観測され、これによりＫ値が両方の組成から抽出可能である。Ｓｒリッチサンプルは、標準組成膜より低いＫおよびより低い漏洩を示す。薄膜（ｔｐｈｙｓ＜１０ｎｍ）ついては、より低いＫにも関わらず、Ｓｒリッチ膜について、より低いＥＯＴが達成でき、これは下地のＴｉＮ下部電極１１とのより良好な界面に寄与している。
【００５８】
Ｐｔ上部電極１３／結晶化ＳｒリッチＳＴＯ絶縁層１２／ＴｉＮ下部電極１１で構成され、絶縁層は０．４９ｎｍのＥＯＴを有するＭＩＭｃａｐデバイス１０の典型的な漏洩電流密度Ｊｇ−Ｖの挙動を、図１４に示している。Ｊｇ（＋１Ｖ）＝３．５×１０−７ Ａ／ｃｍ２およびＪｇ（−１Ｖ）＝８．９×１０−７ Ａ／ｃｍ２という優れた低い電流挙動が観測され、これらは、〜０．５ｎｍのＥＯＴを持つＳＴＯに関して報告されたものに限り、最低の漏洩値である。
【００５９】
ＳＴＯ膜での漏洩経路を顕微鏡スケールで理解するために、導電性ＡＦＭ測定を行った。これらの測定から、漏洩伝導は、粒バルクを通って、表面形態(topography)に追従しており、より高い表面形態はより高い漏洩に対応していると結論付けられる。標準組成（ｘ／ｙ〜１）およびＳｒリッチ組成（ｘ／ｙ〜１．５）を有するＳＴＯ膜（ｔｐｈｙｓ＜１０ｎｍ）について、これらの導電性ＡＦＭ測定（Ｖｇ＝３．２Ｖ）によって得られるような漏洩スポット密度を比較すると、漏洩スポット密度は標準組成についてより高くなり、図１２に示すＩ−Ｖカーブと一致していることが判る。
【００６０】
ＴｉＮ（ＡＬＤ，ＭＯＣＶＤ）およびＷ下部電極１１の上に堆積した、結晶化した標準組成（ｘ／ｙ〜１）およびＳｒリッチ組成（ｘ／ｙ〜１．５）のＳＴＯ膜１２について、異なる熱処理後、±１Ｖでの漏洩密度値をＥＯＴの関数として、図１５に示しており、これはＲｕに関して最近公開されたデータよりもＴｉＮ上の膜について改善を示している。５５０℃が最適なアニール温度であるように思われる。それは、より高いＴが、漏洩減少なしでＥＯＴを増加させ、より低いＴが、非結晶の低誘電率(lower-K)膜を生じさせるからである。Ｓｒリッチ組成は、標準組成よりも、薄膜について全体的により低い漏洩およびより低いＥＯＴをもたらす。
【００６１】
（実施例２）
（実験の詳細）
クロスフローＡＳＭ Ｐｕｌｓａｒ（登録商標）３０００反応装置において、２５０℃の反応装置温度で、１ｎｍのＳｉＯ２または２０ｎｍのＳｉＯ２／１０ｎｍのＡＬＤ ＴｉＮのいずれかで覆われた３００ｍｍＳｉ（１００）基板の上に、ＳｒｘＴｉｙＯ３層を原子層堆積によって堆積した。前駆体は、Ｓｒ（ｔ−Ｂｕ３Ｃｐ）２およびＴｉ（ＯＣＨ３）４であり、酸化剤としてＨ２Ｏを用いた。ＳｒおよびＴｉの供給源はそれぞれ１８０℃と１６０℃に加熱し、飽和ＡＬＤプロセスにとって充分高いドーズ量を確保した。Ｈ２Ｏ容器の温度は１５℃であった。蒸気圧は、３００℃未満の温度でのＳＴＯ堆積を達成するのに充分高く設定した。Ｓｒ対Ｔｉ比率を変化させることによって、ＡＬＤは、幅広い組成多様性のＳｒｘＴｉｙＯ３膜の成長を可能にする。ＡＬＤプロセスは、１ステップで行い、ＳｒＴｉＯｘ層の堆積前にシード層最適化を必要としない。７〜２０ｎｍ範囲のＳｒｘＴｉｙＯ３膜が、ＡＬＤ ＴｉＮ基板の上で主に成長した。異なるＳｒ：Ｔｉパルス比率ｎ＊／ｍ＊、即ち、１：１、４：３、３：２、２：１、３：１、４：１について検討して、異なるＳｒ：Ｔｉ組成比率が得られた。この例示の実施形態では、組成は、パルス比率を与えることによって示される。
【００６２】
膜の厚さおよび密度は、Ｘ線反射率測定法（ＸＲＲ）によって評価し、一方、偏光解析法を用いてウエハ全体の均一性を検査した（ＫＬＡ−Ｔｅｎｃｏｒ ＡＳＥＴ Ｆ５）。膜の組成および汚染レベルは、（ｉ）高分解能ラザフォード後方散乱分光計（ＨＲＲＢＳ）、（ｉｉ）二重イオンビームモードで動作するＩＯＮ−ＴＯＦ ＩＶ機器を用いた、飛行時間型二次イオン質量分析装置ＴＯＦＳＩＭＳの深さプロファイル、（ｉｉｉ）単色化したＡｌ Ｋα線（１４８６．６ｅＶ）でＴｈｅｒｍｏ Ｔｈｅｔａ３００機器を用いた角度分解Ｘ線光電子分光法（ＡＲＸＰＳ）、によって調査した。
【００６３】
ＳｒｘＴｉｙＯ３結晶化温度および相は、その場(in situ)Ｘ線回折によって検討し、一方、膜の粗さおよびミクロ組織は、Ｖｅｅｃｏ Ｄｉｍｅｎｓｉｏｎ ３１００機器を用いた原子間力顕微鏡（ＡＦＭ）、およびＴｅｃｎａｉ Ｆ３０を用いて３００ｋＶの透過型電子顕微鏡（ＴＥＭ）によって評価した。ＳＴＯ結晶化アニールは、適用した場合、制御した雰囲気環境でヒートパルス(Heat-Pulse)システムを用いて、上部電極堆積の前に、急速熱アニール（ＲＴＡ）によって実施した。電気的測定は、Ｐｆｅｉｆｆｅｒ ＰＬＳ ５８０ツールを用いて、シャドウマスクを介する電子ビーム蒸着によって堆積したＰｔ上部電極（直径１００〜５００μｍ）を用いて行った。Ｃ−ＶとＧ−Ｖの特性は、Ａｇｉｌｅｎｔ ４２８４Ａ ＬＣＲメータで測定し、Ｉ−Ｖ測定は、Ｋｅｉｔｈｌｅｙ ２６０２マルチメータを用いて行った。Ｋｅｉｔｈｌｅｙ ２６０２は、〜１０ｐＡの限界電流精度を有するが、高速で自動化したサンプル選別を可能にする。これらの膜での伝導機構をより理解するために、顕微鏡的な電気的特性は、顕微鏡的な導電性ＡＦＭ（Ｃ−ＡＦＭ）測定によって補足した。Ｖｅｅｃｏ Ｄｉｍｅｎｓｉｏｎ ３１００機器は、単に、（ｉ）接触モード画像化のためのチップを電気的測定のためのＰｔ／Ｉｒコーティング（２０−３０ｎｍ）を備えたチップに変更し、（ｉｉ）センス増幅器を置き換えることによって、ＡＦＭからＣＡＦＭへ変換した。最後に、種々のＳｒ含有量を有するＳｒｘＴｉｙＯ３の光学バンドギャップは、８００〜１９０ｎｍのスペクトル範囲でＳｏｐｒａ ＧＥＳ ５光学プラットフォームを用いて分光偏光解析法によって測定した。
【００６４】
第１原理の密度汎関数理論（ＤＦＴ）線形応答手法を用いて、一連のＳｒｘＴｉｙＯ３組成（化学量論からストロンチウムリッチまで）、例えば、ＳｒＴｉＯ３，Ｓｒ２ＴｉＯ４，Ｓｒ３Ｔｉ２Ｏ７、Ｓｒ４Ｔｉ３Ｏ１０の誘電率およびバンドギャップを計算した。
【００６５】
（物理的分析）
・厚さおよび均一性
３００ｍｍウエハについて偏光解析法によって測定したＳｒｘＴｉｙＯ３の厚さ均一性は、内側ウエハ厚さの不均一性≦２．５％を示した。さらに、ＳＴＯ膜の厚さおよび密度は、結晶化アニールの前後で代表的なサンプルについてＸＲＲを用いて測定した。典型的な厚さ収縮は、６００℃、Ｎ２中で１分間のアニール後で約１０％であった。膜の密度は、バルク値（５．１２ｇ／ｃｍ３）の〜８５％から〜９５％に増加した。
【００６６】
・組成および汚染分析
図１６は、４：３（化学量論）から４：１（６７％Ｓｒ）までのＳｒ：Ｔｉ ＡＬＤパルス比率で、堆積したままの２０ｎｍ厚ＳｒｘＴｉｙＯ３膜のＳｒおよびＴｉのＨＲＲＢＳ深さプロファイルを示す。予想したように、Ｓｒ信号およびＴｉ信号は、Ｓｒ：Ｔｉパルス比率に依存しており、Ｓｒ（あるいはＴｉ）信号は、Ｓｒ：Ｔｉパルス比率を増加させると、増加（あるいは減少）することが判った。抽出した膜組成は、ＡＬＤ Ｓｒ：Ｔｉパルス比率の関数として、下記（表１）に示している。
【００６７】
【表１】
【００６８】
（表１） ＡＬＤ Ｓｒ：Ｔｉパルス比率および、高分解能ラザフォード後方散乱分光計（ＨＲＲＢＳ）によって測定した対応する組成（原子％）。
【００６９】
ウエハ全体の組成（Ｓｒ：Ｔｉ比率）均一性は、優秀であった（＜１．４％）。さらに、組成は、下地となる基板の変更、あるいは６００℃でのアニール（１分間、Ｎ２雰囲気）によっても影響されないことが判明した。ＴＯＦＳＩＭＳプロファイルは、膜のバルク内での低いＣ、ＦおよびＣｌの汚染を示した。ＸＰＳで測定したＣの汚染レベルは、検出限界未満であった（＜１％）。ＳｒｘＴｉｙＯ３膜の特徴付けは、さらにＡＲＸＰＳ測定によって行い、膜表面でのＳｒＣＯ３の存在を示した。堆積したままの膜では、ＳｒＣＯ３濃度は、Ｓｒ：Ｔｉ ＡＬＤパルス比率の増加とともに増加することが判った。このＳｒＣＯ３濃度は、６００℃、１分間、Ｎ２中の熱処理によって大きく減少できる。
【００７０】
・結晶化の挙動
ＳｒｘＴｉｙＯ３膜の結晶化の挙動は、Ｎ２中のランプ(ramp)アニール（０．２℃／ｓ）の際、その場(in-situ)ＸＲＤ（θ−２θ配置）によって評価した。堆積したままのＳｒｘＴｉｙＯ３膜は、アモルファスであり、５２０〜６４０℃の範囲の温度でペロブスカイトＳＴＯ相に結晶化される。結晶化温度は、図１７に示すように、膜の組成および厚さに大きく依存している。化学量論的ＳｒＴｉＯ３膜（［Ｓｒ／（Ｓｒ＋Ｔｉ）］〜０．５）は、所定の厚さで最低の結晶化温度を示している。予想したように、より薄い膜は、結晶化のため、より高い温度を必要とする。結晶化温度に対する厚さの影響は、Ｔｉ含有量が増加した場合、より顕著に見える。
【００７１】
その場(in-situ)ＸＲＤは、ＳｒｘＴｉｙＯ３膜の結晶化の挙動に対する組成の影響に関して、２つの別の顕著な特徴を明らかにしている。全ての膜がペロブスカイト構造に結晶化するが、ＳｒｘＴｉｙＯ３膜ブラッグピークの相対強度は、組成とともに劇的に変化する。この点をより良く説明するために、図１８に示すように、ランプ(ramp)アニールの完了後、θ−２θ走査を行った。ＴｉＮの上に堆積した化学量論的ＳｒＴｉＯ３膜は、バルクの多結晶ＳｒＴｉＯ３膜について報告されたものに近いＸＲＤパターンを示している。ストロンチウムの添加は、組織(texture)の変化を引き起こし、Ｓｒリッチ膜は、より（２００）配向となる。この効果は、下地の層に大きく関連しており、ＳｒＴｉＯ３を同じ処理パラメータでＳｉ上に直接に堆積した場合は、劇的な組織変化は観測されなかった。
【００７２】
第２の観測では、６００℃のアニール後のＳＴＯピーク位置は、報告されたバルクペロブスカイトＳＴＯ値に対してシフトしており、より高いアニール温度でバルク値に接近することが判った。この効果は、図１９に示すように（１０ｎｍ ３：１膜）、特にＳｒリッチ膜について存在する。これは、Ｓｒが、低温結晶化アニール後はＳＴＯ中に溶解して、より高温においてＳＴＯ粒から追い出されているかもしれないことを示唆する。
【００７３】
この推定をサポートするために、種々の温度でアニールした１０ｎｍの化学量論的（４：３）膜およびＳｒリッチ（３：１）膜についてＳＥＭ平面画像を撮影した。化学量論的膜は、５２５℃までのアニール温度ではアモルファスである。ＩＳ−ＸＲＤと一致して、結晶的特徴、即ち、ＳｒＴｉＯ３粒および星形状パターンが６００℃で観測できる。層での星形状パターンの出現は、ＴＥＭ分析によって層内の応力に起因すると考えられる。７００℃、１分間、Ｎ２中の結晶化アニールの後、クラックが化学量論的ＳｒＴｉＯ３膜の膜表面に現れる。一方、７００℃、１分間、Ｎ２中でアニールした場合、Ｓｒリッチ膜は大きなＳｒリッチ結晶の形成を示す。６００℃では、ＴＥＭ断面で見えるように、ＩＳ−ＸＲＤ結果と一致して、Ｓｒリッチ膜は結晶性である（粒サイズ〜４０ｎｍ）が、Ｓｒリッチ結晶の形成は無い。５５０℃では、ＳｒリッチＳＴＯ膜は、依然としてアモルファスである。これらのＳＥＭ観察は、低い結晶化アニール温度で溶解している過剰なＳｒの存在と、より高い温度ではＳｒＴｉＯ３粒からの偏析(segregation)とを含むシナリオと良く一致している。
【００７４】
（電気的評価）
・堆積したままのＳｒｘＴｉｙＯ３膜
堆積したままのＳｒｘＴｉｙＯ３膜をベースとしたキャパシタの電気的特性が、図１７と図１８に要約されている。
【００７５】
図２０は、種々のＳｒ：Ｔｉ比率を持つ堆積したままの膜のＥＯＴ評価を、これらの物理厚さの関数として示す。これらの結果に基づいて２つの主要な結論が導かれる。全ての組成について、ＥＯＴは、膜厚とともに線形的に変化している。さらに、傾斜は全ての組成についてかなり類似しており、アモルファス層の固有（バルク）の誘電率が膜組成での変化によって僅かしか影響されないことを示唆している。抽出した相対誘電率Ｋは、１６〜１８に及ぶ。一方、全ての所定の厚さについて、ＥＯＴ値は、Ｓｒ含有量の増加とともに系統的に増加している。これは、ＳｒｘＴｉｙＯ３層と電極との間の界面が膜組成に対して敏感であることを示している。膜表面で観測されるＳｒＣＯ３層は、そのＥＯＴ不利益(penalty)の原因となり、ＳｒＣＯ３量はＳｒ含有量とともに増加すると考えられる。
【００７６】
図１８は、種々のＳｒ含有量を有する１６ｎｍの堆積したままのＳｒｘＴｉｙＯ３膜の漏洩電流密度Ｊｇ−Ｖカーブを示す。驚くことに、Ｓｒリッチ膜で観測されるＥＯＴの増加は、漏洩電流での増加と関連している。この観測は、膜中で観測される種々のＳｒＣＯ３量に潜在的に起因して、ＳｒｘＴｉｙＯ３膜と電極との間のバリア高さの相違を示唆している。
【００７７】
・結晶ＳｒｘＴｉｙＯ３膜。ＥＯＴおよびｋに対する組成の影響
図１９は、４５％から６２％までの範囲の組成（Ｓｒ／（Ｓｒ＋Ｔｉ））を有する結晶ＳｒｘＴｉｙＯ３膜（６００℃、１分間、Ｎ２中でアニール）について、キャパシタンス（０Ｖ、１ｋＨｚで測定）をキャパシタサイズの関数として示す。全ての組成について、測定したキャパシタンスは、面積とともに線形的に増減する（一方、コンダクタンスは、全てのキャパシタサイズについて、＜１０μＳのままである）。さらに、ＳｒｘＴｉｙＯ３膜のＳｒ濃縮は、より低いキャパシタンスを系統的にもたらす（所定のキャパシタサイズについて）。
【００７８】
図２３は、６００℃の結晶化アニール後、種々のＡＬＤパルス比率および厚さを有する、Ｐｔ上部電極１３／ＳｒｘＴｉｙＯ３絶縁層１２／ＴｉＮ下部電極１３の積層体キャパシタを有するＭＩＭキャパシタの電気的特性をさらに比較している。図２１で既に見たように、ＥＯＴと物理厚さとの線形関係が観測される。それでもなお、堆積したままの膜とは対照的に、Ｓｒ含有量は、ＥＯＴと物理厚さとの比例定数に対して大きな影響を有している。
【００７９】
抽出した相対誘電率Ｋを、ＳｒｘＴｉｙＯ３組成の関数として図２４ａに示している。誘電率は、Ｓｒ含有量の増加とともに単調に減少する（化学量論的４：３膜についてＫ〜２１０であり、Ｓｒリッチ３：１膜についてＫ〜５６）。実験的に観測された、Ｓｒ含有量の増加に伴うＫ値の減少は、理想的なRuddlesden-Popper相についてのAb-initioモデリングによって予測される傾向と定量的に一致している。さらに、図２４ｂに示すゼロｔｐｈｙｓに向かうＥＯＴの外挿は、Ｓｒ含有量の増加とともに界面ＥＯＴの減少を示唆しているであろう。これらの外挿は、ＥＯＴ抽出での可能性ある変動要因を考慮した注意を伴うと考えるべきである。それでもなお、図１８に既に示したように、ＳｒｘＴｉｙＯ３膜の組織(texture)は、Ｓｒ含有量とともに変化することが判明した。この組織変化は、ＳｒｘＴｉｙＯ３は、立方晶の対称性を有することを考慮すると、バルクＳｒｘＴｉｙＯ３の誘電特性に大きな影響を与えることはないが、Ｓｒリッチ膜について外挿したより低い界面ＥＯＴを裏付けているであろう。
【００８０】
・結晶ＳｒｘＴｉｙＯ３膜。漏洩特性に対する組成の影響
対象の異なる組成を持つ１６ｎｍの結晶ＳｒｘＴｉｙＯ３膜の漏洩特性を図２５に示している。同じ物理厚さでは、Ｓｒリッチ膜がかなり低い漏洩電流を示すことは明らかである。この現象をより理解するために、２つの要因を検討した。
【００８１】
Ｓｒ：Ｔｉ比率の関数としてＳｒｘＴｉｙＯ３バンドギャップの「内在的」変更は、分光偏光解析法を用いて評価した（ＳｉＯ２上に堆積され、６００℃、１分間、Ｎ２中でアニールした２０ｎｍのＳｒｘＴｉｙＯ３膜について）。抽出した光学バンドギャップは、Ｓｒ含有量の増加（化学量論的３：２からＳｒリッチ４：１まで）とともに増加し（３．７ｅＶから４ｅＶまで）、高誘電率(high-K)ＳＴＯ層と電極との間でより高いバンドオフセットを示唆しており、その結果、Ｓｒリッチ膜についてより低い漏洩電流をもたらす。Ｓｒ含有量の増加に伴うバンドギャップの増加は、過剰なストロンチウムがＲＰ相の形成によって構造内に収容されることを考慮したAb-initio計算によっても予測されることに留意する。
【００８２】
Ｓｒリッチ膜について観測されるより低い漏洩をさらに説明できる、可能性のある「外因性」の要因を見るために、６００℃、１分間、Ｎ２中の結晶化アニール後、Ｔｉリッチ膜（１：１ ＡＬＤパルス比率）およびＳｒリッチ膜（３：１ ＡＬＤパルス比率）について導電性ＡＦＭ測定を行った。Ｔｉリッチ膜は、漏洩スポットの不均一な分布を示す。漏洩経路のクラスタ化は、ＴｉリッチＳｒＴｉＯ３膜厚が１０ｎｍから１５ｎｍへの増加とともにより明らかになる。〜２２０−２５０ｎｍ直径の低い漏洩エリアは、２次元網状組織の漏洩経路によって包囲される。同様な挙動は、化学量論的ＳｒＴｉＯ３膜について観測された。膜が全て結晶性であることが判ると、漏洩の不均一性は、例えば、ＳｒまたはＴｉの偏析に起因した粒境界でのより高い漏洩、あるいは膜内のマイクロクラックに帰着するであろう。多くの場合、第２のシナリオは、下記の理由のため、観測パターンの起源となる。（ｉ）ＣＡＦＭ調査によると、漏洩は粒のバルク内で圧倒的に発生しており、粒境界ではないことを示した。（ｉｉ）化学量論膜について７００℃のアニール後は、Ｔｉリッチ膜でも観測されたように、明瞭なクラックの存在が見られた。一方、漏洩スポットの極めて均一な分布は、Ｓｒリッチ膜について実証され、これはこれらの膜内において明白なクラック形成が無いことを示唆している。膜は、極めて滑らかである（ＲＭＳ粗さ〜０．１７ｎｍ）。これは、ＳＥＭによる観測結果と全体的に一致している。
【００８３】
（要約）
実験結果は、種々のＳｒ：Ｔｉパルス比率ｎ＊／ｍ＊（即ち、１：１、４：３、３：２、２：１、３：１、４：１）を用いたＡＬＤによって、ＴｉＮ下部電極１２の上に堆積したＳｒｘＴｉｙＯ３薄膜１１の物理的および電気的な特徴付けの系統的な研究である。幾つかの結論は、次ぎのように導かれる。
【００８４】
（ｉ）堆積プロセスは、組成および厚さ均一性の点で上手く制御されていることが示された。
【００８５】
（ｉｉ）慎重な膜組成分析は、ＨＲＲＢＳ，ＴＯＦＳＩＭＳおよびＡＲＸＰＳによって行った。全体として良好な組成制御および低レベルのバルク汚染にも拘わらず、ＡＲＸＰＳは、ＳｒｘＴｉｙＯ３膜表面上にＳｒＣＯ３の存在を示した。ＳｒＣＯ３の量は、堆積したままの膜ではＳｒ含有量とともに増加し、結晶化アニールによって著しく減少させることができる。
【００８６】
（ｉｉｉ）ＳｒｘＴｉｙＯ３膜の結晶化に対するＳｒ含有量および厚さの影響は、その場(in situ)ＸＲＤによって検討した。化学量論膜（Ｓｒ：Ｔｉ＝４：３または３：２）の結晶化温度は、他のＳｒｘＴｉｙＯ３組成のものより低いことが示された。さらに、その場(in situ)ＸＲＤ測定は、Ｓｒ含有量の増加とともに膜組織の変化を示した。また、６００℃でアニールしたＳｒリッチのＳｒｘＴｉｙＯ３膜に対応する回折ピークは、バルクＳｒＴｉＯ３膜ペロブスカイトの最新のピーク位置より低い角度で現れる。たとえＳｒｘＴｉｙＯ３構造による過剰Ｓｒの収容の基礎となる機構が不明確なままであっても、低温結晶化アニール後はＳｒがＳｒｘＴｉｙＯ３に溶解し、より高い温度ではＳｒＴｉＯ３粒から追い出されてＳｒリッチ粒を形成しているようである。
【００８７】
（ｉｖ）低いＥＯＴと低い漏洩との間の明らかなトレードオフ(tradeoff)が、結晶膜について観測された。検討した厚さの範囲では、Ｓｒリッチ膜は、化学量論膜またはＴｉリッチ膜より高いＥＯＴ（より低いＫ値）およびより低い漏洩電流を示しているが、ゼロ物理厚さへの外挿は、Ｓｒリッチ組成についてより低い界面ＥＯＴを示唆しているであろう。Ab-initioモデリングによって予測される、ＥＯＴおよび漏洩のＳｒ含有量への依存性は、電気的な証拠によって、および分光偏光解析法による光学バンドギャップ抽出によってサポートされた。Ｃ−ＡＦＭ調査は、Ｔｉリッチ膜について観測された漏洩の増加は、層内のより高い応力におそらく起因した、膜内のマイクロクラック形成から由来するであろうことを示唆する。
【００８８】
結論として、上記実験観測は、ＳｒｘＴｉｙＯ３の物理的および電気的な特性は、Ｓｒ：Ｔｉ比率に対して極めて敏感であることを示し、慎重な組成選択が目標とするデバイス応用にとって必要であることを論証する。
【００８９】
前の段落および実施形態において、ＭＩＭｃａｐデバイス１０およびＭＩＭｃａｐデバイス１０を製造する方法が開示され、Ｔｉを含む下部電極１１と上部電極１３との間に挟まれた、非化学量論的ＳｒｘＴｉｙＯ３絶縁層１２を有する。非化学量論的ＳｒｘＴｉｙＯ３絶縁層１２は、Ｓｒ対Ｔｉ原子比率ｘ／ｙ＞１を有し、Ｓｒリッチである。Ｓｒの代わりに、ＢａまたはＳｒとＢの組合せが、非化学量論的金属−チタン−酸化物絶縁層を形成するために使用できる。従って、絶縁層１２は、上述の段落および実施形態で検討したように、一般に、［Ｂａ１−ｑＳｒｑ］ｘＴｉｙＯｚ酸化物（但し、ｑ，ｘ，ｙ，ｚは整数、ｘ／ｙ＞１）として記述可能であり、アルカリ土類金属Ｂａ及び／又はＳｒがリッチである非化学量論的酸化物が得られる。ｑ＝０の場合、チタン酸バリウムＳｒｘＴｉｙＯｚが得られ、ｑ＝１の場合、チタン酸ストロンチウムＳｒｘＴｉｙＯｚが得られる。
【特許請求の範囲】
【請求項１】
下部電極、絶縁層および上部電極の積層体を備えた、金属−絶縁体−金属キャパシタであって、
絶縁層は、［Ｂａ１−ｑＳｒｑ］ｘＴｉｙＯｚ酸化物｛但し、ｑ，ｘ，ｙ，ｚは整数、０＜ｑ＜１、（ｘ／ｙ）＞（１／１）｝であるキャパシタ。
【請求項２】
ｚ＝３であって、絶縁層は、［Ｂａ１−ｑＳｒｑ］ｘＴｉｙＯ３酸化物である請求項１記載のキャパシタ。
【請求項３】
ｑ＝１であって、絶縁層は、ＳｒｘＴｉｙＯｚ酸化物である請求項１または２記載のキャパシタ。
【請求項４】
ｑ＝０であって、絶縁層は、ＢａｘＴｉｙＯｚ酸化物である請求項１または２記載のキャパシタ。
【請求項５】
（１／１）＜（ｘ／ｙ）＜（４／１）である請求項１〜４のいずれかに記載のキャパシタ。
【請求項６】
下部電極は、Ｔｉを含む請求項１〜５のいずれかに記載のキャパシタ。
【請求項７】
下部電極は、ＴｉＮからなる請求項６記載のキャパシタ。
【請求項８】
金属−絶縁体−金属キャパシタと、トランジスタデバイスとを備えたＤＲＡＭメモリセルであって、
該キャパシタは、請求項１〜７のいずれかに記載のキャパシタであるＤＲＡＭメモリセル。
【請求項９】
金属−絶縁体−金属キャパシタを製造する方法であって、
下部電極を形成することと、
下部電極の上に絶縁層を形成することと、
絶縁層の上に上部電極を形成することとを含み、
絶縁層は、［Ｂａ１−ｑＳｒｑ］ｘＴｉｙＯｚ酸化物｛但し、ｑ，ｘ，ｙ，ｚは整数、０＜ｑ＜１、（ｘ／ｙ）＞（１／１）｝である方法。
【請求項１０】
ｚ＝３であって、絶縁層は、［Ｂａ１−ｑＳｒｑ］ｘＴｉｙＯ３酸化物である請求項９記載の方法。
【請求項１１】
ｑ＝１であって、絶縁層は、ＳｒｘＴｉｙＯｚ酸化物である請求項９または１０記載の方法。
【請求項１２】
ｑ＝０であって、絶縁層は、ＢａｘＴｉｙＯｚ酸化物である請求項９または１０記載の方法。
【請求項１３】
（１／１）＜（ｘ／ｙ）＜（４／１）である請求項９〜１２のいずれかに記載の方法。
【請求項１４】
下部電極は、Ｔｉを含む請求項９〜１３のいずれかに記載の方法。
【請求項１５】
下部電極は、ＴｉＮからなる請求項１４記載の方法。
【請求項１６】
絶縁層は、原子層堆積法で形成される請求項９〜１５のいずれかに記載の方法。
【請求項１７】
絶縁層は、下部電極（ＴｉＮ）の上に直接形成され、
該方法は、形成したままの絶縁層にアニール工程を実施して、絶縁層を結晶ペロブスカイト相にすることを含む請求項９〜１６のいずれかに記載の方法。
【請求項１】
下部電極、絶縁層および上部電極の積層体を備えた、金属−絶縁体−金属キャパシタであって、
絶縁層は、［Ｂａ１−ｑＳｒｑ］ｘＴｉｙＯｚ酸化物｛但し、ｑ，ｘ，ｙ，ｚは整数、０＜ｑ＜１、（ｘ／ｙ）＞（１／１）｝であるキャパシタ。
【請求項２】
ｚ＝３であって、絶縁層は、［Ｂａ１−ｑＳｒｑ］ｘＴｉｙＯ３酸化物である請求項１記載のキャパシタ。
【請求項３】
ｑ＝１であって、絶縁層は、ＳｒｘＴｉｙＯｚ酸化物である請求項１または２記載のキャパシタ。
【請求項４】
ｑ＝０であって、絶縁層は、ＢａｘＴｉｙＯｚ酸化物である請求項１または２記載のキャパシタ。
【請求項５】
（１／１）＜（ｘ／ｙ）＜（４／１）である請求項１〜４のいずれかに記載のキャパシタ。
【請求項６】
下部電極は、Ｔｉを含む請求項１〜５のいずれかに記載のキャパシタ。
【請求項７】
下部電極は、ＴｉＮからなる請求項６記載のキャパシタ。
【請求項８】
金属−絶縁体−金属キャパシタと、トランジスタデバイスとを備えたＤＲＡＭメモリセルであって、
該キャパシタは、請求項１〜７のいずれかに記載のキャパシタであるＤＲＡＭメモリセル。
【請求項９】
金属−絶縁体−金属キャパシタを製造する方法であって、
下部電極を形成することと、
下部電極の上に絶縁層を形成することと、
絶縁層の上に上部電極を形成することとを含み、
絶縁層は、［Ｂａ１−ｑＳｒｑ］ｘＴｉｙＯｚ酸化物｛但し、ｑ，ｘ，ｙ，ｚは整数、０＜ｑ＜１、（ｘ／ｙ）＞（１／１）｝である方法。
【請求項１０】
ｚ＝３であって、絶縁層は、［Ｂａ１−ｑＳｒｑ］ｘＴｉｙＯ３酸化物である請求項９記載の方法。
【請求項１１】
ｑ＝１であって、絶縁層は、ＳｒｘＴｉｙＯｚ酸化物である請求項９または１０記載の方法。
【請求項１２】
ｑ＝０であって、絶縁層は、ＢａｘＴｉｙＯｚ酸化物である請求項９または１０記載の方法。
【請求項１３】
（１／１）＜（ｘ／ｙ）＜（４／１）である請求項９〜１２のいずれかに記載の方法。
【請求項１４】
下部電極は、Ｔｉを含む請求項９〜１３のいずれかに記載の方法。
【請求項１５】
下部電極は、ＴｉＮからなる請求項１４記載の方法。
【請求項１６】
絶縁層は、原子層堆積法で形成される請求項９〜１５のいずれかに記載の方法。
【請求項１７】
絶縁層は、下部電極（ＴｉＮ）の上に直接形成され、
該方法は、形成したままの絶縁層にアニール工程を実施して、絶縁層を結晶ペロブスカイト相にすることを含む請求項９〜１６のいずれかに記載の方法。
【図１】
【図２】
【図３ａ】
【図３ｂ】
【図３ｃ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４ａ】
【図２４ｂ】
【図２５】
【図２】
【図３ａ】
【図３ｂ】
【図３ｃ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４ａ】
【図２４ｂ】
【図２５】
【公開番号】特開２０１０−７４１７２（Ｐ２０１０−７４１７２Ａ）
【公開日】平成２２年４月２日（２０１０．４．２）
【国際特許分類】
【外国語出願】
【出願番号】特願２００９−２１９３０８（Ｐ２００９−２１９３０８）
【出願日】平成２１年９月２４日（２００９．９．２４）
【出願人】（５９１０６０８９８）アイメック (302)
【氏名又は名称原語表記】ＩＭＥＣ
【Ｆターム（参考）】
【公開日】平成２２年４月２日（２０１０．４．２）
【国際特許分類】
【出願番号】特願２００９−２１９３０８（Ｐ２００９−２１９３０８）
【出願日】平成２１年９月２４日（２００９．９．２４）
【出願人】（５９１０６０８９８）アイメック (302)
【氏名又は名称原語表記】ＩＭＥＣ
【Ｆターム（参考）】
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