【課題】 データ保持特性に優れた不揮発性半導体記憶装置を提供する。
【解決手段】 第１電極２と、第１電極２より仕事関数の大きい第２電極３、両電極の間に介装された可変抵抗体４を備え、一方の電極が可変抵抗体４とオーミック接合し、他方の電極が可変抵抗体４と非オーミック接合し両電極間に電圧印加することで抵抗状態が２以上の異なる抵抗状態間で遷移する可変抵抗素子１と、第１電極２を基準として第２電極３に正または負の書き込み電圧を選択的に印加することで、可変抵抗素子１の抵抗状態を低抵抗状態から高抵抗状態または高抵抗状態から低抵抗状態へ遷移させる書き込み動作を実行する書き込み回路と、第１電極２を基準として第２電極３に正の読み出し電圧を印加することで、第２電極３から第１電極２に向けて流れる電流を検知して可変抵抗素子１の抵抗状態を判定する読み出し回路を備えてなる。 （もっと読む）

【課題】データ書き込み／消去時の動作特性を改善した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置の書き込み／消去部は、データの書き込み又は消去の際、選択メモリセルのメモリ素子の物理状態が遷移しない範囲内の電気エネルギーを有し、選択メモリセルの整流素子に対して電荷を蓄積させる第１の電気パルスを供給する。第１の電気パルスを供給した後、所定のパルス間隔を置いて、第１の電気パルスよりも電気的エネルギーが大きく、選択メモリセルのメモリ素子に対して当該メモリ素子の物理状態を遷移させる第２の電気パルスを供給する。 （もっと読む）

【課題】素子毎の電気特性のばらつきが低減された記憶素子および記憶装置を提供する。
【解決手段】下部電極１０、記憶層２０および上部電極３０をこの順に積層した記憶素子１において、記憶層２０は抵抗変化層２２と、可動原子を含むイオン源層２１とを有する。抵抗変化層２２は、下部電極１０側から室温における可動原子の拡散係数が１．０×１０^-21ｍ²／ｓ以下の第１層２２Ａと第１層２２Ａとは拡散係数の異なる第２層２２Ｂとの積層構造を有する。これにより、消去後の抵抗変化層２２内における電子局在サイト２１ｃの形成が抑制され、記憶素子毎の電気特性のばらつきが低減される。 （もっと読む）

【課題】消去状態における記憶素子の抵抗値が安定化された記憶素子および記憶装置を提供する。
【解決手段】下部電極１０、記憶層２０および上部電極３０をこの順に積層した記憶素子１において、記憶層２０は抵抗変化層２２と可動原子を含むイオン源層２１とを有する。抵抗変化層２２は、ｎ型ドーパントまたはｐ型ドーパントが導入されている。これにより、消去状態の不安定化の一因である抵抗変化層２２内部に形成される局在サイトが不活性化され、抵抗変化層２２の抵抗値が安定化する。 （もっと読む）

【課題】集積度が高い不揮発性半導体装置及びその製造方法を提供する。
【解決手段】実施形態に係る不揮発性記憶装置は、シリコンを含む選択素子層と、前記選択素子層に積層されたナノマテリアル集合層と、を備える。前記ナノマテリアル集合層においては、複数の微小導電体が隙間を介して集合し、前記微小導電体間に微粒子が分散されている。前記微粒子の少なくとも表面は、シリコン酸化物以外の絶縁材料によって形成されている。 （もっと読む）

【課題】メモリセル毎に応じたなコンプライアンス電流を設定可能な抵抗変化メモリ装置を提供する。
【解決手段】電流制限回路は、第１電流生成回路、第２電流生成回路、及び判定回路を備える。第１電流生成回路は、第１時刻のセル電流を記憶電流として記憶し、記憶電流の電流値をα倍した電流値を有する第１電流を生成する。第２電流生成回路は、第１時刻後の第２時刻のセル電流の電流値を（β／α）倍（α＞β）した電流値を有する第２電流を生成する。判定回路は、第２電流の電流値が記憶電流の電流値を超えたと判定した際に制御信号を出力する。第１電流生成回路は、制御信号に基づくタイミングで新たに記憶電流を記憶する。 （もっと読む）

【課題】 素子間の抵抗値のバラツキを軽減すると共に、高抵抗状態の読み出しディスターブを抑制し、安定したスイッチング動作を高速で行うことのできる可変抵抗素子を備えた不揮発性半導体記憶装置を実現する。
【解決手段】 ビット線ＢＬによって第１電極が実現される。第２電極２６は第１電極よりも仕事関数が小さい導電性材料で構成されており、中継配線６７の上面に接触する底面を有し、第１層間絶縁膜２１、第１電極（ビット線ＢＬ）、及び第２層間絶縁膜２２を貫通して鉛直上方に突出してなる筒形状を示す領域を備える。可変抵抗体２５は、第２電極２６の外側面に接触して鉛直上方に突出して形成され、底面の下層に金属酸化物で形成された第１バッファ層２３を介して中継配線６７の上面と連絡され、第１電極（ビット線ＢＬ）の高さ位置において、金属酸化物で形成された第２バッファ層２４を介して水平方向に第１電極（ビット線ＢＬ）と連絡される。 （もっと読む）

【課題】ダイオードと電極材料とのコンタクト抵抗を低減した半導体装置及びその製造方法を提供する。
【解決手段】実施形態によれば、半導体装置は、シリコンを含むダイオードと、前記ダイオードに対して積層された金属層及び可変抵抗膜と、前記ダイオードと前記金属層との間に設けられた、チタンとシリコンと窒素とを含む層と、を備えた。前記チタンと前記シリコンと前記窒素とを含む前記層は、前記窒素よりも前記チタンまたはチタンシリサイドを多く含む。 （もっと読む）

【課題】本発明は、微細化された埋め込みビット線を容易に形成可能であると共に、埋め込みビット線の抵抗値を低くすることで高性能化を実現可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板１３の主面１３ａに形成された第１の溝１５と、第１の溝１５の底面１５ａ、及び第１の溝１５の底部１５Ａに位置するピラー２６の側壁面２６ａ，２６ｂに設けられ、側壁面２６ａを露出する第１の開口部１６Ａ、及び側壁面２６ｂを露出する第２の開口部１６Ｂを有した絶縁膜１６と、第１の開口部１６Ａから露出された側壁面２６ａに形成された半導体基板と反対導電型の下部不純物拡散領域１８と、絶縁膜１６を介して、第１の溝１５の底部１５Ａに設けられ、第１及び第２の開口部１６Ａ，１６Ｂを埋め込むと共に、下部不純物拡散領域１８及び側壁面２６ｂと接触し、かつ金属膜よりなる埋め込みビット線２１と、を有する。 （もっと読む）

【課題】微細な配線を高アスペクト比かつ高密度で形成できる、半導体装置の製造方法を提供する。
【解決手段】層間絶縁膜に隣り合う第１配線溝と第２配線溝を形成し、第１配線溝内に第１配線とその上の空間および第２配線溝内に第２配線とその上の空間を設け、等方性エッチングを行って、第１配線溝の幅が拡大されてなる第１マスク溝と第２配線溝の幅が拡大されてなる第２マスク溝を形成し、第１マスク溝及び第２マスク溝にマスク用絶縁材料を充填して、第１マスク溝内の第１マスク絶縁膜と第２マスク溝内の第２マスク絶縁膜を形成し、第１マスク絶縁膜及び第２マスク絶縁膜をマスクとして利用する異方性エッチングを行って、第１配線と第２配線との間を通過し上記層間絶縁膜を貫通するホールを、第１マスク絶縁膜と第２マスク絶縁膜に対して自己整合的に形成し、このホールに導電材料を充填してプラグを形成する、半導体装置の製造方法。 （もっと読む）