半導体装置の製造方法
【課題】微細な配線を高アスペクト比かつ高密度で形成できる、半導体装置の製造方法を提供する。
【解決手段】層間絶縁膜に隣り合う第１配線溝と第２配線溝を形成し、第１配線溝内に第１配線とその上の空間および第２配線溝内に第２配線とその上の空間を設け、等方性エッチングを行って、第１配線溝の幅が拡大されてなる第１マスク溝と第２配線溝の幅が拡大されてなる第２マスク溝を形成し、第１マスク溝及び第２マスク溝にマスク用絶縁材料を充填して、第１マスク溝内の第１マスク絶縁膜と第２マスク溝内の第２マスク絶縁膜を形成し、第１マスク絶縁膜及び第２マスク絶縁膜をマスクとして利用する異方性エッチングを行って、第１配線と第２配線との間を通過し上記層間絶縁膜を貫通するホールを、第１マスク絶縁膜と第２マスク絶縁膜に対して自己整合的に形成し、このホールに導電材料を充填してプラグを形成する、半導体装置の製造方法。
【解決手段】層間絶縁膜に隣り合う第１配線溝と第２配線溝を形成し、第１配線溝内に第１配線とその上の空間および第２配線溝内に第２配線とその上の空間を設け、等方性エッチングを行って、第１配線溝の幅が拡大されてなる第１マスク溝と第２配線溝の幅が拡大されてなる第２マスク溝を形成し、第１マスク溝及び第２マスク溝にマスク用絶縁材料を充填して、第１マスク溝内の第１マスク絶縁膜と第２マスク溝内の第２マスク絶縁膜を形成し、第１マスク絶縁膜及び第２マスク絶縁膜をマスクとして利用する異方性エッチングを行って、第１配線と第２配線との間を通過し上記層間絶縁膜を貫通するホールを、第１マスク絶縁膜と第２マスク絶縁膜に対して自己整合的に形成し、このホールに導電材料を充填してプラグを形成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化の進展に伴い、素子間を接続する配線の幅も縮小している。配線幅の縮小によって配線の電気抵抗が上昇すると所定の回路動作が困難となる。そこで、配線として用いる導電膜の膜厚を増加させることによって配線抵抗の上昇を抑制できるが、その際には以下のような問題があった。
【０００３】
微細化した配線を精度よく加工するには、ハードマスクを用いたエッチングが一般的に行われている。配線用の導電膜の膜厚の増加に伴い、エッチングの耐性を確保するためにハードマスクも厚膜化する必要がある。このためハードマスクそのものを精度よく加工することが困難になった。また、配線上に設けたハードマスク部分も含めて、エッチング後の配線のアスペクト比が増加したことにより、製造工程中に配線層が倒れると言う現象が発生し、製造歩留まり低下の原因となっていた。
【０００４】
厚膜化した配線層を、ハードマスクを用いずに加工する方法として、層間絶縁膜に配線パターンに対応した溝を形成し、導電膜を充填するダマシン法が知られている。例えば、特許文献１には、ポリシングストッパ膜を利用した化学的機械的研磨を行って半導体基板上の層間絶縁膜にダマシン配線を形成する方法が記載されている。
【０００５】
他方、配線を高密度に配置するための技術として、セルフアライン法（ＳＡＣ法）が知られている。セルフアライン法によれば、例えば特許文献２に記載されているように、配線の上面および側面をエッチング保護絶縁膜で覆い、層間絶縁膜にプラグ用ホールを形成するためのドライエッチングを行うことで、容易に、配線に隣接したホールを形成することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−０９１３４０号公報
【特許文献２】特開２００２−３１９５５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ダマシン法を用いれば上述のエッチングによる配線形成における問題は解消できる。しかしながら、ダマシン法により形成した配線間にコンタクトプラグを配置する場合は、ダマシン配線が形成された時点で配線周囲が層間絶縁膜に覆われているため、セルフアライン法が使えないという問題があった。そのため、短絡防止の観点から、配線とコンタクトプラグとの間には十分なスペースを設ける必要があった。従って、例えばメモリセルのように複数の配線とコンタクトプラグを細密に配置する場合には、配線の占有面積が増加し、高密度化が困難となる。
【０００８】
このように、微細化による配線抵抗の上昇を抑制するためにアスペクト比の大きい配線を歩留まりよく形成することと、高密度化のために配線とコンタクトプラグを近接配置することを同時に達成することは困難である。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、層間絶縁膜に、第１配線溝と、該第１配線溝と隣り合う第２配線溝を形成する工程と、
前記第１配線溝内に、第１配線および該第１配線上の空間を設けるとともに、前記第２配線溝内に、第２配線および該第２配線上の空間を設ける工程と、
等方性エッチングを行って、前記第１配線溝の幅が拡大されてなる第１マスク溝を形成するとともに、前記第２配線溝の幅が拡大されてなる第２マスク溝を形成する工程と、
前記第１マスク溝および前記第２マスク溝にマスク用絶縁材料を充填して、該第１マスク溝内の第１マスク絶縁膜と、該第２マスク溝内の第２マスク絶縁膜を形成する工程と、
前記第１マスク絶縁膜および前記第２マスク絶縁膜をマスクとして利用する異方性エッチングを行って、前記第１配線と前記第２配線との間を通過し前記層間絶縁膜を貫通するホールを、前記第１マスク絶縁膜と前記第２マスク絶縁膜に対して自己整合的に形成する工程と、
前記ホールに導電材料を充填してプラグを形成する工程を含む、半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、微細な配線を高アスペクト比かつ高密度で形成できる、半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【００１１】
【図１】ＤＲＡＭ（dynamic random access memory）のメモリセル部の構造を示す平面図。
【図２】図１のＡ−Ａ’線に沿った断面図。
【図３】図１及び図２に示す構造の一実施形態による製造方法を説明するための断面図。
【図４】図３Ａ及び図３Ｂに示す構造の形成工程に続く工程を説明するための断面図。
【図５】図４Ａ及び図４Ｂに示す構造の形成工程に続く工程を説明するための断面図。
【図６】図５Ａ及び図５Ｂに示す構造の形成工程に続く工程を説明するための断面図。
【図７】図６Ａ及び図６Ｂに示す構造の形成工程に続く工程を説明するための断面図。
【図８】図７Ａ及び図７Ｂに示す構造の形成工程に続く工程を説明するための断面図。
【図９】図８Ａ及び図８Ｂに示す構造の形成工程に続く工程を説明するための断面図。
【図１０】図９Ａ及び図９Ｂに示す構造の形成工程に続く工程を説明するための断面図。
【図１１】図１０Ａ及び図１０Ｂに示す構造の形成工程に続く工程を説明するための断面図。
【図１２】図１１Ａ及び図１１Ｂに示す構造の形成工程に続く工程を説明するための断面図。
【図１３】図１２Ａ及び図１２Ｂに示す構造の形成工程に続く工程を説明するための断面図。
【図１４】他の実施形態による製造方法を説明するための断面図。
【図１５】図１４に示す構造の形成工程に続く工程を説明するための断面図。
【図１６】図１５に示す構造の形成工程に続く工程を説明するための断面図。
【図１７】図１６に示す構造の形成工程に続く工程を説明するための断面図。
【図１８】図１７に示す構造の形成工程に続く工程を説明するための断面図。
【発明を実施するための形態】
【００１２】
本発明の一実施形態による半導体装置の製造方法においては、まず、酸化シリコン等からなる層間絶縁膜に、第１配線溝と、この第１配線溝と隣り合う第２配線溝を形成する。この層間絶縁膜は、これらの溝内に後に形成する第１配線および第２配線の厚みより十分に厚く形成する。この層間絶縁膜が厚すぎると、精度よく第１配線溝および第２配線溝を形成することが困難になり、また第１配線溝内および第２配線溝内への第１配線および第２配線の形成が困難になる。逆に、この層間絶縁膜が薄すぎると、後に形成する第１マスク絶縁膜および第２マスク絶縁膜の厚みを所望の厚みにすることが困難になる。この層間絶縁膜の厚みは、例えば、後に形成する第１配線および第２配線の厚みの１．２倍以上が好ましく、１．５倍以上がより好ましく、１．８倍以上がさらに好ましく、また、５倍以下が好ましく、３倍以下がより好ましく、２．５倍以下がさらに好ましい。
【００１３】
次に、第１配線溝内に、第１配線およびこの第１配線上の空間を設けるとともに、第２配線溝内に、第２配線およびこの第２配線上の空間を設ける。この工程は、次のようにして行うことができる。まず、第１配線溝および第２配線溝を充填するように上記層間絶縁膜上に導電膜を形成する。その後、第１配線溝および第２配線溝の外の導電膜を除去し、さらに第１配線溝内の導電膜の上部（上記の第１配線上の空間に対応）および第２配線溝内の導電膜の上部（上記の第２配線上の空間に対応）を除去する。その際、残存させる第１配線および第２配線の厚みは、当該第１配線および第２配線の厚みに対する前述の層間絶縁膜の厚みの比率に従って、以下の範囲を満たすことが好ましい。第１配線および第２配線の厚みＴと、第１配線溝および第２配線溝の深さ（層間絶縁膜の厚みに相当）Ｄとの比（Ｔ／Ｄ）は、１／５以上が好ましく、１／３以上がより好ましく、１／２．５以上がさらに好ましく、また、１／１．２以下が好ましく、１／１．５以下がより好ましく、１／１．８以下がさらに好ましい。
【００１４】
次に、等方性エッチングを行って、第１配線溝の幅が拡大されてなる第１マスク溝を形成するとともに、第２配線溝の幅が拡大されてなる第２マスク溝を形成する。ここで、第１配線溝の幅および第２配線溝の幅とは、当該配線溝の延長方向（長手方向）に垂直な方向のサイズを意味する。
【００１５】
隣り合う第１マスク溝と第２マスク溝との間隔Ｐは、後に形成するホールの開口サイズ（第１配線と第２配線の延長方向（長手方向）に垂直な方向に沿った開口サイズ）に対応し、すなわち、後にこのホール内に形成されるビアの径に対応する。
【００１６】
このような等方性エッチングにより、第１配線溝および第２配線溝の幅が拡大するとともに、これらの溝内の深さ方向へもエッチングが進行し、当該溝内の第１配線および第２配線の上端部の側面が露出する。第１配線および第２配線の側面全体を露出させる必要はなく、当該配線の厚みに対して配線上端から厚み方向に５０％以下の側面が露出していることが好ましく、３０％以下がより好ましく、２０％以下がさらに好ましい。このように配線側面の露出を抑えるようにエッチングを行うことにより、隣り合う溝間に十分なスペース（間隔Ｐ）を確保でき（すなわち所望のビア径が得られ）、また、マスク用絶縁材料の誘電率が高い場合であっても、隣り合うプラグと配線と間の寄生容量を抑えることができる。
【００１７】
次に、第１マスク溝および第２マスク溝にマスク用絶縁材料を充填して、第１マスク溝内の第１マスク絶縁膜と、第２マスク溝内の第２マスク絶縁膜を形成する。このマスク用絶縁材料には、後に行う異方性エッチングに対するマスク材料、例えば窒化シリコンを用いることができる。この工程は、次のようにして行うことができる。まず、第１マスク溝および第２マスク溝を充填するように上記層間絶縁膜上にマスク用絶縁膜を形成する。その後、第１マスク溝および第２マスク溝の外のマスク用絶縁膜を除去する。
【００１８】
次に、第１マスク絶縁膜および第２マスク絶縁膜をマスクとして利用する異方性エッチングを行って、第１配線と第２配線との間を通過し上記層間絶縁膜を貫通するホールを形成する。その際、このホールは、第１マスク絶縁膜と第２マスク絶縁膜に対して自己整合的に形成される。
【００１９】
次に、上記のホールに導電材料を充填してプラグを形成する。この工程は、次のようにして行うことができる。まず、上記のホールを充填するように導電膜を形成し、その後、このホールの外の導電膜を除去する。
【００２０】
本実施形態の製造方法は、半導体装置が、トランジスタ及び記憶素子を含むメモリセルがマトリクス配置されたメモリセルアレイと、このトランジスタのゲートを構成するワード線と、このワード線と交差しこのトランジスタのドレインに接続するビット線を有する場合に適用でき、前記の第１の配線および第２の配線は、このビット線として形成することができる。この場合、前記のプラグの下端は半導体基板に接触するコンタクトプラグへ接続され、当該プラグの上端は前記記憶素子に接続することができる。また、前記の第１の配線および第２の配線は、このワード線として形成することができる。また、前記の記憶素子が上部電極と下部電極とこれらの電極間に設けられた容量絶縁膜とを含むキャパシタの場合、前記のコンタクトプラグの上端はこの下部電極に接続することができる。
【００２１】
以下、本発明の好適な実施形態について、ＤＲＡＭメモリセルの製造プロセスへの適用例を挙げて説明する。
【００２２】
第１の実施形態
本発明の第１の実施形態によるＤＲＡＭのメモリセルの製造方法を、図面を参照して説明する。
【００２３】
図１は、本実施形態に係るＤＲＡＭのメモリセル部の平面構造を示し、ゲート電極として機能するワード線Ｗを平面方向に切断する面に沿った平面図である。図２は、図１のＡ−Ａ’線に沿った断面図である。これらの図においては、説明を容易にするためにメモリセルの構成要素の一部を省略している。
【００２４】
図１において、活性領域Ｋおよびビット線６は透視的に示され、符号９ａ、９ｂ、９ｃは活性領域Ｋ上のコンタクトプラグの位置を示し、符号５ｂはゲート電極（ワード線Ｗ）のサイドウォールを示し、符号３は素子分離領域を示す。なお、図中の右側の活性領域上のコンタクトプラグは省略され、図中の中央部から左側のワード線Ｗ（ゲート電極）のハッチングは省略されている。
【００２５】
各メモリセルは、図２に示すように、メモリセル用のＭＯＳトランジスタＴｒと、このＭＯＳトランジスタＴｒに複数のプラグ９、７Ａを介して接続されたキャパシタ（容量部）Ｃａを含む。
【００２６】
半導体基板１は、所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）から形成されている。この半導体基板１には、素子分離領域３が形成されている。素子分離領域３は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により形成することができる。すなわち、半導体基板に溝を形成し、この溝内に酸化シリコン膜（ＳｉＯ2）等の絶縁膜を埋設することで、活性領域Ｋを取り囲み、隣接する活性領域Ｋ間を絶縁分離する素子分離領域が得られる。本実施形態では、１つの活性領域Ｋに２ビットのメモリセルが配置されている。
【００２７】
各活性領域Ｋは、図１に示すように、細長い短冊状であり、その長手方向の一方が右斜め下向きになるように（Ｘ方向に対して所定の角度をなすように）配置されている。このように配置された活性領域Ｋは、Ｙ方向に沿って配列されるとともに、活性領域Ｋの長手方向に沿っても配列されている。結果、６Ｆ2型メモリセルのレイアウトが形成されている。
【００２８】
各活性領域Ｋは、二つのワード線と交差するように配置され、各活性領域の両端部と中央部にはそれぞれ不純物拡散層８が形成され、ＭＯＳトランジスタＴｒのソース／ドレイン領域として機能する。ソース／ドレイン領域（不純物拡散層）の直上には、基板コンタクトプラグ９が符号９ａ、９ｂ、９ｃの位置に設けられている。
【００２９】
なお、活性領域Ｋの形状や配列方向は、図１の配置に限定されるべきものではなく、６Ｆ2型メモリセルのレイアウトが可能な範囲で変形してもよい。
【００３０】
ビット線６は、図１に示すように、図中の横（Ｘ）方向に沿って折れ線形状（湾曲形状）に延設され、図中の縦（Ｙ）方向に所定の間隔で複数配置されている。ビット線６は、活性領域Ｋと交差する部分と、活性領域Ｋの長手方向に沿って延在する部分（長手方向と平行な部分）を有し、Ｘ方向に沿って蛇行している。
【００３１】
ワード線Ｗは、図１に示すように、図中の縦（Ｙ）方向に沿って直線形状に延設され、図中の横（Ｘ）方向に所定の間隔で複数配置されている。ワード線Ｗは、活性領域Ｋと交差する部分においてゲート電極５として機能する。本実施形態では、ＭＯＳトランジスタＴｒが、溝型のゲート電極を備えている。このＭＯＳトランジスタでは、図２に示すように、半導体基板に形成された溝内のゲート電極５と半導体基板１との間にはゲート絶縁膜５ａが設けられ、溝内の側面部分にチャネルが形成される。このような溝型のゲート電極を備えたＭＯＳトランジスタに代えて、プレーナ型のＭＯＳトランジスタを使用することも可能である。
【００３２】
図２に示すように、半導体基板１において、素子分離領域３により区画された各活性領域Ｋ内に、ソース／ドレイン領域として機能する不純物拡散層８が形成されている。活性領域Ｋ内の隣り合う不純物活性層８は、溝型のゲート電極５により離間されている。
【００３３】
ゲート電極５は、多結晶シリコン膜と金属系導電膜との多層膜からなり、半導体基板１から上方へ突出するように形成されている。ゲート電極用の多結晶シリコン膜は、ＣＶＤ（chemical vapor deposition）法により形成でき、その成膜時にリン等の不純物を含有させることができる。また、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、Ｎ型またはＰ型の不純物をイオン注入法により導入してもよい。ゲート電極用の金属系導電膜には、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
【００３４】
ゲート電極５の側面には窒化シリコン（Ｓｉ3Ｎ4）などの絶縁膜からなるサイドウォール５ｂが形成され、ゲート電極５の上面には窒化シリコンなどのゲート上絶縁膜５ｃが形成され、ゲート電極５の突出部が保護されている。
【００３５】
不純物拡散層８は、Ｐ型不純物を含有する半導体基板１に、Ｎ型不純物として例えばリンを導入することで形成されている。
【００３６】
図２に示すように、不純物拡散層８と接触するように基板コンタクトプラグ９が形成されている。基板コンタクトプラグ９は、第１層間絶縁膜に設けられ、図１に示すように、符号９ａ、９ｂ、９ｃの位置に配置されている。基板コンタクトプラグ９は、半導体基板上に形成された第１層間絶縁膜にホールを形成し、このホール内に、例えばリンを含有した多結晶シリコンを充填して形成することができる。基板コンタクトプラグ９の図中の横（Ｘ）方向の幅は、隣り合うワード線Ｗ（ゲート電極）に設けられたサイドウォール５ｂによって規定され、セルフアライン構造となっている。
【００３７】
図２に示すように、第２層間絶縁膜４が、ゲート上絶縁膜５ｃ、サイドウォール５ｂ、基板コンタクトプラグ９及び第１層間絶縁膜（不図示）を覆うように形成されている。
【００３８】
第２層間絶縁膜４を貫通するようにビット線コンタクトプラグ４Ａが形成されている。ビット線コンタクトプラグ４Ａは、図１に示される符号９ａの位置に配置され、直下の基板コンタクトプラグ９と導通している。ビット線コンタクトプラグ４Ａは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜（ＴｉＮ／Ｔｉ積層膜）からなるバリア膜上にタングステン（Ｗ）等を積層して形成できる。ビット線コンタクトプラグ４Ａに接続するようにビット線６が形成されている。ビット線６は、窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜で形成できる。
【００３９】
ビット線６を埋め込むように第３層間絶縁膜７及びマスク絶縁膜３０が設けられている。マスク絶縁膜３０は、第３層間絶縁膜７（例えば酸化シリコン膜）とは異なる材料（例えば窒化シリコン）で形成され、ビット線６の上端部を覆うように設けられている。
【００４０】
第２層間絶縁膜４及び第３層間絶縁膜７を貫通して、基板コンタクトプラグ９に接続するように容量コンタクトプラグ７Ａが形成されている。容量コンタクトプラグ７Ａは、図１に示される符号９ｂ、９ｃの位置の基板コンタクトプラグ９の直上に配置されている。
【００４１】
第３層間絶縁膜７上には、容量コンタクトプラグ７Ａと導通している容量コンタクトパッド１０が配置されている。容量コンタクトパッド１０は、窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で形成することができる。
【００４２】
容量コンタクトパッド１０を覆うように、窒化シリコンからなる第４層間絶縁膜１１が形成されている。
【００４３】
第４層間絶縁膜１１を貫通して、容量コンタクトパッド１０と接続するようにキャパシタＣａの下部電極１３が形成されている。本実施形態におけるキャパシタＣａは、このようなクラウン型の下部電極を有している。
【００４４】
キャパシタＣａは、下部電極１３と上部電極１５の間に容量絶縁膜（図示せず）を挟んだ構造を有し、下部電極１３が容量コンタクトパッド１０と導通している。容量絶縁膜としては酸化ジルコニウム（ＺｒＯ2）等の高誘電体膜を用いることができる。
【００４５】
隣り合う下部電極１３間には、両方の下部電極１３の側壁の上端部に接するサポート膜１４Ｓが設けられている。このサポート膜１４Ｓを介して下部電極１３が互いに支持されている。サポート膜１４Ｓは、窒化シリコン等の絶縁膜を用いて形成することができる。サポート膜１４Ｓによって、製造工程の途中における下部電極１３の倒壊を防ぐことができる。
【００４６】
ＤＲＡＭのメモリセル部以外の領域（周辺回路領域等）には、記憶動作用のキャパシタは配置されず、第４層間絶縁膜１１上に酸化シリコン等からなる第５層間絶縁膜（図示せず）が形成されている。
【００４７】
キャパシタＣａ上には、第６層間絶縁膜２０が形成され、この第６層間絶縁膜２０上にはアルミニウム（Ａｌ）、銅（Ｃｕ）等の導電性材料からなる上層配線層２１が形成され、さらに上層配線層２１を覆う表面保護膜２２が形成されている。
【００４８】
次に、図１及び図２を用いて説明したＤＲＡＭメモリセルを製造する方法について、図３〜図１３を参照してその一例を説明する。図３Ａ〜図１３Ａは、メモリセル部を示す図１のＡ−Ａ’線に沿った断面に対応する断面模式図であり、図３Ｂ〜図１３Ｂは、メモリセル部を示す図１のＢ−Ｂ’線に沿った断面に対応する断面模式図である。
【００４９】
まず、図３Ａ及び図３Ｂに示すように、Ｐ型のシリコンからなる半導体基板１の主面に素子分離領域３を形成し、素子分離領域３で区画された活性領域を形成する。素子分離領域３は、ＳＴＩ法により形成することができる。すなわち、半導体基板に溝を形成し、この溝に酸化シリコン等の絶縁材料を充填し、結果、溝の形成領域に対応する素子分離領域が得られる。活性化領域は、図１に示すように符号Ｋの位置に設けられる。
【００５０】
次に、図３Ａに示すように、半導体基板１の主面に、ＭＯＳトランジスタＴｒのゲート電極用の溝２を形成する。溝２は、フォトリソグラフィ技術により半導体基板１上にレジストパターンを形成し、このレジストパターンをマスクとして用いて異方性エッチングすることによって形成することができる。
【００５１】
次に、熱酸化法により半導体基板１のシリコン表面を酸化して、溝２内を含む半導体基板表面に厚さ４ｎｍ程度の酸化シリコン膜を形成する。後述のゲート電極の形成後に溝２内に残った酸化シリコン膜がゲート絶縁膜５ａとなる（図４Ａ）。ゲート絶縁膜としては、酸化シリコンと窒化シリコンの積層膜やＨｉｇｈ−Ｋ膜（高誘電体膜）を使用してもよい。
【００５２】
この後に、ゲート絶縁膜５ａ上に、モノシラン（ＳｉＨ4）及びホスフィン（ＰＨ3）を原料ガスとしたＣＶＤ法により、Ｎ型の不純物が含有された多結晶シリコン膜を堆積する。その際に、ゲート電極用の溝２の内部が完全に多結晶シリコン膜で充填されるような膜厚に設定する。リン等の不純物を含まない多結晶シリコン膜を形成して、後の工程で所望の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。
【００５３】
次に、上記多結晶シリコン膜上に、スパッタリング法により、タングステン、窒化タングステン、タングステンシリサイド等の高融点金属系材料を５０ｎｍ程度の厚さに堆積させる。このようにして形成された金属系膜と前記の多結晶シリコン膜からなる積層膜から、後述する工程を経て所定のパターンを持つゲート電極５が得られる。
【００５４】
次に、上記の金属系膜上に、モノシランとアンモニア（ＮＨ3）を原料ガスとして、平行平板型ＰＥ−ＣＶＤ（plasma enhanced chemical vapor deposition）法により、窒化シリコンからなる絶縁膜５ｃを厚さ７０ｎｍ程度に堆積する。
【００５５】
次に、絶縁膜５ｃ上に、フォトリソグラフィ技術により、ゲート電極形成用のレジストパターンを形成する。このレジストパターンをマスクとして異方性エッチングを行って、絶縁膜５ｃをパターニングする。レジストパターンを除去した後、パターンニングされた絶縁膜５ｃをハードマスクとして用いて上記の金属系膜および多結晶シリコン膜をエッチングし、ゲート電極５を形成する（図４Ａ）。ゲート電極５は、図１に示すワード線Ｗとして機能する。なお、図４Ａにおいて、ゲート電極５を構成する金属膜と多結晶シリコン膜は同じハッチングで示し、区別しないで描いている。
【００５６】
次に、図５Ａ及び図５Ｂに示すように、Ｎ型不純物としてリンのイオン注入を行い、ゲート電極５で覆われていない活性領域に不純物拡散層８を形成する。
【００５７】
この後に、ＬＰ−ＣＶＤ（low pressure chemical vapor deposition）法により、全面に窒化シリコン膜を２０〜５０ｎｍ程度の厚さに堆積し、エッチバックを行うことにより、図５Ａに示すようにゲート電極５の側面にサイドウォール５ｂを形成する。
【００５８】
次に、ゲート上絶縁膜５ｃ及びサイドウォール５ｂを覆うように、ＣＶＤ法により酸化シリコン等の絶縁材料からなる第１層間絶縁膜２５を形成し、その後に、ゲート電極５に由来する凹凸を平坦化するため、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、表面の研磨を行う。この研磨はゲート上絶縁膜５ｃの上面が露出した時点で停止する。
【００５９】
この後に、図６Ａ及び図６Ｂに示すように、基板コンタクトプラグ９を形成する。具体的には、まず、リソグラフィ技術により、図１に示す符号９ａ、９ｂ、９ｃの位置に開口を有するレジストパターンを形成し、このレジストパターンをマスクとして用いてエッチングを行い、第１層間絶縁膜を貫通するホールを形成する。これらのホールは、窒化シリコンで形成されている絶縁膜５ｃ、５ｂと酸化シリコンで形成されている層間絶縁膜のエッチングレートの違いを利用したセルフアラインにより、隣り合うゲート電極５の間に形成される。この後に、ＣＶＤ法にてリンを含有した多結晶シリコン膜を堆積し、次いで、ＣＭＰ法にて研磨を行ってホール外の余剰の多結晶シリコン膜を除去し、結果、ホール内に充填された多結晶シリコンからなる基板コンタクトプラグ９が形成される。
【００６０】
この後に、ＣＶＤ法により、基板コンタクトプラグ９、ゲート上絶縁膜５ｃ、サイドウォール５ｂ及び第１層間絶縁膜２５を覆うように、酸化シリコンからなる第２層間絶縁膜４を例えば６００ｎｍ程度の厚みで形成する。その後、ＣＭＰ法により、第２層間絶縁膜４の表面を、例えば３００ｎｍ程度の厚みになるまで研磨して平坦化する。以上のようにして、図６Ａ、図６Ｂに示す構造が得られる。
【００６１】
次に、フォトリソグラフィ技術とドライエッチング技術により、図１に示す符号９ａの位置に、第２層間絶縁膜４を貫通するホールを形成し、基板コンタクトプラグ９の表面を露出させる。このホール内を充填するように、ＴｉＮ／Ｔｉ積層膜等からなるバリア膜上にタングステン（Ｗ）を積層した導電膜を堆積し、次いで表面をＣＭＰ法にて研磨してホール外の余剰の導電膜を除去し、ビット線コンタクトプラグ４Ａを形成する。
【００６２】
この後に、ビット線コンタクトプラグ４Ａの上面を覆うように、酸化シリコン等からなる第３層間絶縁膜７を形成する。第３層間絶縁膜７の膜厚は、後に形成するビット線６の膜厚の２倍程度となるように設定することが好ましい。
【００６３】
次に、図７Ａ、図７Ｂに示すように、フォトリソグラフィ技術とドライエッチング技術により、第３層間絶縁膜７にビット線形成用の溝２１０を形成する。溝２１０は、図１に示したビット線６に対応する位置に形成される。溝２１０を形成するためのドライエッチングは、溝２１０とビット線コンタクトプラグ４Ａが交差する部分において、ビット線コンタクトプラグ４Ａの上面が露出した時点で停止する。
【００６４】
次に、ＴｉＮ／Ｔｉ積層膜等からなるバリア膜上にタングステン（Ｗ）を積層した導電膜を堆積し、溝２１０の内部を導電膜で充填する。この後に、エッチバックを行って、溝２１０の外の余剰の導電膜を除去する。さらにエッチバックを行うことで、溝２１０内に第３層間絶縁膜７の膜厚の半分程度の膜厚で導電膜を残存させ、結果、残存した導電膜からなるビット線６を形成する（図８Ａ、図８Ｂ）。エッチバックを行う際には、ドライエッチングとウェットエッチングを併用してもよい。ウェットエッチングを行う場合は、例えば、過酸化水素水（Ｈ2Ｏ2）を薬液として用いることで、酸化シリコンに対してタングステンを選択的に除去することが可能となる。
【００６５】
次に、希釈したフッ酸（ＨＦ）を薬液として用いたウェットエッチングを行うことで、溝２１０の幅が拡大されたマスク用の溝２１０ａを形成する（図９Ａ、図９Ｂ）。このウェットエッチングは、第３層間絶縁膜７に対して等方的に進むため、溝２１０の幅が拡大すると共に、第３層間絶縁膜７の上面もエッチングされて膜厚が減少する。また、ビット線６の上端部の側面も露出する。図９Ｂにおいて、第３層間絶縁膜７の上面の凸形状部の幅Ｐによって、後の工程で形成する容量コンタクトプラグ７Ａの幅が規定される。
【００６６】
次に、拡大した溝２１０ａ内を充填するように窒化シリコン膜を形成する。次いでＣＭＰを行い、上面を平坦化するとともに、溝２１０ａの外の余剰の窒化シリコン膜を除去する。結果、図１０Ａ及び図１０Ｂに示すように、溝２１０ａ内に設けられたマスク絶縁膜３０が得られる。マスク絶縁膜３０の材料としては、窒化シリコン以外にも、第３層間絶縁膜７の材料に対して、ドライエッチングに際に十分なエッチング選択比を確保できる材料が使用できる。
【００６７】
次に、フォトリソグラフィ技術により、図１に示す符号９ｂ、９ｃの位置に開口を有するレジストパターンを形成し、このレジストパターンをマスクとして用いてドライエッチングを行うことで容量コンタクトホール２１１を形成する（図１１Ａ、図１１Ｂ）。容量コンタクトホール２１１は、第２および第３層間絶縁膜４、７を貫通するように形成され、この容量コンタクトホールの底部に、基板コンタクトプラグ９の上面が露出する。その際に、図１のＢ−Ｂ’線方向に沿った領域には、図１１Ｂに示すように、マスク絶縁膜３０によって容量コンタクトホール２１１の幅が規定され、ビット線６に対してセルフアラインで容量コンタクトホール２１１が形成される。図１のＡ−Ａ’線方向に沿った領域には、容量コンタクトホール２１１の幅を規定するためのマスク絶縁膜が配置されていないため、レジストパターン（マスク）によって容量コンタクトホール２１１の位置を規定する。本実施形態では、ビット線６間に配置される容量コンタクトホール２１１が、当該ビット線６に対してセルフアラインで形成されるため、短絡を回避して細密なパターン配置を行うことができる。
【００６８】
なお、レジストパターン（マスク）は、個々の容量コンタクトホール２１１に対応する開口を有してもよいし、図１のＹ方向沿ったライン状（帯状）の開口を有していてもよい。
【００６９】
次に、容量コンタクトホール２１１内の側面を覆うサイドウォール絶縁膜３１を形成する。このサイドウォール絶縁膜３１は、窒化シリコン膜または酸化シリコン膜で形成することができる。このサイドウォール絶縁膜３１は、容量コンタクトプラグとビット線６との絶縁分離をより確実にすることができる。容量コンタクトプラグとビット線６との絶縁分離が確保できる限り、このサイドウォール絶縁膜３１は省略してもよい。
【００７０】
続いて、容量コンタクトホール２１１内を充填するように、ＴｉＮ／Ｔｉ積層膜等からなるバリア膜上にタングステン（Ｗ）を積層した導電膜を堆積し、次いで表面をＣＭＰ法にて研磨してホール外の余剰導電膜を除去し、容量コンタクトプラグ７Ａを形成する（図１２）。
【００７１】
次に、第３層間絶縁膜７上に、タングステンを含む積層膜を用いて容量コンタクトパッド１０を形成する。容量コンタクトパッド１０は、容量コンタクトプラグ７Ａと導通するようにその直上に配置し、後に形成するキャパシタ下部電極の底部のサイズよりも大きいサイズにする。次いで、容量コンタクトパッド１０を覆うように、ＬＰ−ＣＶＤ法により、例えば窒化シリコン膜からなる第４層間絶縁膜１１を、例えば６０ｎｍの厚さで堆積する（図１３）。
【００７２】
この後に、通常の方法によってキャパシタ等を形成し、図２に示したＤＲＡＭのメモリセルが完成する。
【００７３】
本実施形態では、ビット線を層間絶縁膜に設けた溝内に充填して形成するため、配線層（ビット線）の倒れを回避でき、アスペクト比の高い配線層を歩留まり良く形成できる。これにより、微細化による配線抵抗の上昇を抑制できる。
【００７４】
また、本実施形態では、上述のように形成したビット線間にセルフアラインでコンタクトプラグを形成することができる。これにより、ビット線とコンタクトプラグの短絡を回避でき、配線の微細化とともにレイアウトの細密化が容易に行える。
【００７５】
また、図１０Ｂに示すように、マスク絶縁膜３０は、ビット線６の上端部（上面と側面の一部）しか覆っていない。このため、酸化シリコンに比べて誘電率の高い窒化シリコンをマスク絶縁膜３０として用いた場合でも、ビット線６と容量コンタクトプラグ７Ａ間の寄生容量の上昇を抑制できる。
【００７６】
第２の実施形態
上記の第１の実施形態ではビット線間にセルフアラインで容量コンタクトプラグを形成したが、本実施形態では、ワード線間にセルフアラインで基板コンタクトプラグを形成する場合について図面を用いて説明する。図１４〜図１８は、図１のＡ−Ａ’線に沿った断面に対応する断面模式図である。
【００７７】
まず、Ｐ型シリコンからなる半導体基板１の主面に素子分離領域３を形成し、素子分離領域３で区画された活性領域Ｋを形成する。
【００７８】
次に、半導体基板１上に、酸化シリコンからなる層間絶縁膜２０５を形成し、ワード線Ｗを形成する位置の層間絶縁膜２０５をエッチングして（活性領域ではさらに半導体基板１をエッチング）して、ワード線（ゲート電極）用の溝２１２を形成する。次いで、熱酸化を行って、活性領域における溝２１２の内部で露出しているシリコン面上にゲート絶縁膜５ａを４ｎｍ程度の膜厚に形成する。その後、ワード線用（ゲート電極用）の導電膜を溝２１２内に埋め込むように形成し、エッチバックを行うことで、溝２１２内にのみにワード線（ゲート電極５）を形成する。以上のプロセスにより、図１４に示すように、層間絶縁膜２０５の溝２１２内に、ワード線（ゲート電極５）とその上の空間とが設けられた構造が得られる。
【００７９】
次に、希釈したフッ酸（ＨＦ）を薬液として用いたウェットエッチングを行うことで、溝２１２の幅が拡大された溝２１２ａを形成する（図１５）。このウェットエッチングは、層間絶縁膜２０５に対して等方的に進むため、溝２１２の幅が拡大すると共に、層間絶縁膜２０５の上面もエッチングされて膜厚が減少する。また、ゲート電極５の上端部の側面も露出する。図１５において、層間絶縁膜２０５の上面の凸形状部の幅Ｐによって、後の工程で形成する基板コンタクトプラグ９の幅が規定される。
【００８０】
次に、拡大した溝２１２ａ内を充填するように窒化シリコン膜を形成する。次いでＣＭＰを行い、上面を平坦化するとともに、溝２１２ａの外の余剰の窒化シリコン膜を除去する。結果、溝２１２ａ内に設けられたマスク絶縁膜３２が得られる（図１６）。マスク絶縁膜３０の材料としては、窒化シリコン以外にも、層間絶縁膜２０５の材料に対して、ドライエッチングに際に十分なエッチング選択比を確保できる材料が使用できる。
【００８１】
次に、フォトリソグラフィ技術により、図１に示す符号９ａ、９ｂ、９ｃの位置に開口を有するレジストパターンを形成し、このレジストパターンをマスクとして用いてドライエッチングを行うことで基板コンタクトホール２１３を形成する（図１７）。基板コンタクトホール２１３は、層間絶縁膜２０５を貫通するように形成され、この基板コンタクトホールの底部に、半導体基板１の上面が露出する。その際に、図１のＡ−Ａ’線方向に沿った領域には、図１７に示すようにマスク絶縁膜３２によって基板コンタクトホール２１３の幅が規定され、ゲート電極５に対してセルフアラインで基板コンタクトホール２１３が形成される。図１のＢ−Ｂ’線方向に沿った領域には、基板コンタクトホール２１３の幅を規定するためのマスク絶縁膜が配置されていないため、レジストパターン（マスク）によって基板コンタクトホール２１３の位置を規定する。本実施形態では、ワード線として機能するゲート電極５間に配置される基板コンタクトホール２１３が、当該ゲート電極５に対してセルフアラインで形成されるため、短絡を回避して細密なパターン配置を行うことができる。
【００８２】
次に、図１７に示すように、基板コンタクトホール２１３を介してリン等のＮ型不純物のイオン注入を行い、Ｎ型の不純物拡散層８を形成する。イオン注入後に熱処理を行って、不純物拡散層８を横方向に拡散させてもよい。不純物拡散層８はＭＯＳトランジスタのソース／ドレイン電極として機能する。
【００８３】
次に、基板コンタクトホール２１３内を充填するように、多結晶シリコン等の導電膜を堆積し、次いで表面をＣＭＰ法にて研磨してホール外の余剰導電膜を除去し、基板コンタクトプラグ９を形成する（図１８）。
【００８４】
この後に、通常の方法によって、ビット線、キャパシタ等を形成し、ＤＲＡＭのメモリセルが完成する。
【００８５】
ビット線と容量コンタクトプラグは、第１実施形態で説明した方法により形成してもよい。
【００８６】
本実施形態では、ワード線を層間絶縁膜に設けた溝内に充填して形成するため、配線層（ワード線）の倒れを回避でき、アスペクト比の高い配線層を歩留まり良く形成できる。これにより、微細化による配線抵抗の上昇を抑制できる。
【００８７】
また、本実施形態では、上述のように形成したワード線間にセルフアラインでコンタクトプラグを形成することができる。これにより、ワード線とコンタクトプラグの短絡を回避でき、配線の微細化とともにレイアウトの細密化が容易に行える。
【００８８】
また、図１８に示すように、マスク絶縁膜３２は、ワード線として機能するゲート電極５の上端部（上面と側面の一部）しか覆っていない。このため、酸化シリコンに比べて誘電率の高い窒化シリコンをマスク絶縁膜３２として用いた場合でも、ゲート電極５と基板コンタクトプラグ９間の寄生容量の上昇を抑制できる。
【００８９】
以上に説明した実施形態はＤＲＡＭのメモリセルへの適用例であるが、ＤＲＡＭのメモリセル以外にも、相変化メモリ（ＰＲＡＭ）や抵抗変化メモリ（ＲＲＡＭ）等の選択用トランジスタと記憶素子を含むメモリセルを備えた半導体装置において、ビット線を形成する際に適用可能である。ＤＲＡＭの場合にはキャパシタが記憶素子として機能する。相変化メモリの場合には、例えばカルコゲナイド膜等の加熱によって抵抗値が変わる材料を電極間に挟んだ素子を記憶素子として利用できる。抵抗変化メモリの場合には、パルス状の電圧または電流の印加によって抵抗値が変化する金属酸化物を記憶素子として利用できる。
【００９０】
また、本発明はメモリセルの形成のみには限定されず、半導体基板上に設けた配線間を通過する当該配線に短絡しないビアプラグが設けられた構造を形成する場合に適用できる。
【００９１】
本発明の実施形態による製造方法によれば、アスペクト比の高い配線層を形成できるため、微細化を行っても配線抵抗の上昇を抑制できる。
【００９２】
また、配線間にセルフアラインでビアプラグを配置することができるため、配線とビアプラグの短絡を回避しながら、レイアウトの細密化が容易に行える。
【００９３】
本発明の実施形態による製造方法をＤＲＡＭのメモリセルの形成プロセスに適用した場合には、高集積度のＤＲＡＭを容易に形成できる。
【符号の説明】
【００９４】
１ 半導体基板
２ ゲート電極用の溝
３ 素子分離領域
４ 第２層間絶縁膜
４Ａ ビット線コンタクトプラグ
５ ゲート電極（ワード線Ｗ）
５ａ ゲート絶縁膜
５ｂ サイドウォール
５ｃ ゲート上絶縁膜
６ ビット線
７ 第３層間絶縁膜
７Ａ 容量コンタクトプラグ
８ 不純物拡散層
９ 基板コンタクトプラグ
９ａ、９ｂ、９ｃ 基板コンタクトプラグ位置
１０ 容量コンタクトパッド
１１ 第４層間絶縁膜
１３ キャパシタ下部電極
１４Ｓ サポート膜
１５ キャパシタ上部電極
２０ 第６層間絶縁膜
２１ 上層配線
２２ 表面保護膜
２５ 第１層間絶縁膜
３０ マスク絶縁膜
３１ サイドウォール絶縁膜
３２ マスク絶縁膜
２０５ 層間絶縁膜
２１０ ビット線用の溝
２１０ａ マスク用の溝
２１１ 容量コンタクトホール
２１２ ワード線（ゲート電極）用の溝
２１２ａ マスク用の溝
２１３ 基板コンタクトホール
Ｗ ワード線
Ｋ 活性領域
Ｔｒ トランジスタ
Ｃａ キャパシタ
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化の進展に伴い、素子間を接続する配線の幅も縮小している。配線幅の縮小によって配線の電気抵抗が上昇すると所定の回路動作が困難となる。そこで、配線として用いる導電膜の膜厚を増加させることによって配線抵抗の上昇を抑制できるが、その際には以下のような問題があった。
【０００３】
微細化した配線を精度よく加工するには、ハードマスクを用いたエッチングが一般的に行われている。配線用の導電膜の膜厚の増加に伴い、エッチングの耐性を確保するためにハードマスクも厚膜化する必要がある。このためハードマスクそのものを精度よく加工することが困難になった。また、配線上に設けたハードマスク部分も含めて、エッチング後の配線のアスペクト比が増加したことにより、製造工程中に配線層が倒れると言う現象が発生し、製造歩留まり低下の原因となっていた。
【０００４】
厚膜化した配線層を、ハードマスクを用いずに加工する方法として、層間絶縁膜に配線パターンに対応した溝を形成し、導電膜を充填するダマシン法が知られている。例えば、特許文献１には、ポリシングストッパ膜を利用した化学的機械的研磨を行って半導体基板上の層間絶縁膜にダマシン配線を形成する方法が記載されている。
【０００５】
他方、配線を高密度に配置するための技術として、セルフアライン法（ＳＡＣ法）が知られている。セルフアライン法によれば、例えば特許文献２に記載されているように、配線の上面および側面をエッチング保護絶縁膜で覆い、層間絶縁膜にプラグ用ホールを形成するためのドライエッチングを行うことで、容易に、配線に隣接したホールを形成することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−０９１３４０号公報
【特許文献２】特開２００２−３１９５５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ダマシン法を用いれば上述のエッチングによる配線形成における問題は解消できる。しかしながら、ダマシン法により形成した配線間にコンタクトプラグを配置する場合は、ダマシン配線が形成された時点で配線周囲が層間絶縁膜に覆われているため、セルフアライン法が使えないという問題があった。そのため、短絡防止の観点から、配線とコンタクトプラグとの間には十分なスペースを設ける必要があった。従って、例えばメモリセルのように複数の配線とコンタクトプラグを細密に配置する場合には、配線の占有面積が増加し、高密度化が困難となる。
【０００８】
このように、微細化による配線抵抗の上昇を抑制するためにアスペクト比の大きい配線を歩留まりよく形成することと、高密度化のために配線とコンタクトプラグを近接配置することを同時に達成することは困難である。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、層間絶縁膜に、第１配線溝と、該第１配線溝と隣り合う第２配線溝を形成する工程と、
前記第１配線溝内に、第１配線および該第１配線上の空間を設けるとともに、前記第２配線溝内に、第２配線および該第２配線上の空間を設ける工程と、
等方性エッチングを行って、前記第１配線溝の幅が拡大されてなる第１マスク溝を形成するとともに、前記第２配線溝の幅が拡大されてなる第２マスク溝を形成する工程と、
前記第１マスク溝および前記第２マスク溝にマスク用絶縁材料を充填して、該第１マスク溝内の第１マスク絶縁膜と、該第２マスク溝内の第２マスク絶縁膜を形成する工程と、
前記第１マスク絶縁膜および前記第２マスク絶縁膜をマスクとして利用する異方性エッチングを行って、前記第１配線と前記第２配線との間を通過し前記層間絶縁膜を貫通するホールを、前記第１マスク絶縁膜と前記第２マスク絶縁膜に対して自己整合的に形成する工程と、
前記ホールに導電材料を充填してプラグを形成する工程を含む、半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、微細な配線を高アスペクト比かつ高密度で形成できる、半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【００１１】
【図１】ＤＲＡＭ（dynamic random access memory）のメモリセル部の構造を示す平面図。
【図２】図１のＡ−Ａ’線に沿った断面図。
【図３】図１及び図２に示す構造の一実施形態による製造方法を説明するための断面図。
【図４】図３Ａ及び図３Ｂに示す構造の形成工程に続く工程を説明するための断面図。
【図５】図４Ａ及び図４Ｂに示す構造の形成工程に続く工程を説明するための断面図。
【図６】図５Ａ及び図５Ｂに示す構造の形成工程に続く工程を説明するための断面図。
【図７】図６Ａ及び図６Ｂに示す構造の形成工程に続く工程を説明するための断面図。
【図８】図７Ａ及び図７Ｂに示す構造の形成工程に続く工程を説明するための断面図。
【図９】図８Ａ及び図８Ｂに示す構造の形成工程に続く工程を説明するための断面図。
【図１０】図９Ａ及び図９Ｂに示す構造の形成工程に続く工程を説明するための断面図。
【図１１】図１０Ａ及び図１０Ｂに示す構造の形成工程に続く工程を説明するための断面図。
【図１２】図１１Ａ及び図１１Ｂに示す構造の形成工程に続く工程を説明するための断面図。
【図１３】図１２Ａ及び図１２Ｂに示す構造の形成工程に続く工程を説明するための断面図。
【図１４】他の実施形態による製造方法を説明するための断面図。
【図１５】図１４に示す構造の形成工程に続く工程を説明するための断面図。
【図１６】図１５に示す構造の形成工程に続く工程を説明するための断面図。
【図１７】図１６に示す構造の形成工程に続く工程を説明するための断面図。
【図１８】図１７に示す構造の形成工程に続く工程を説明するための断面図。
【発明を実施するための形態】
【００１２】
本発明の一実施形態による半導体装置の製造方法においては、まず、酸化シリコン等からなる層間絶縁膜に、第１配線溝と、この第１配線溝と隣り合う第２配線溝を形成する。この層間絶縁膜は、これらの溝内に後に形成する第１配線および第２配線の厚みより十分に厚く形成する。この層間絶縁膜が厚すぎると、精度よく第１配線溝および第２配線溝を形成することが困難になり、また第１配線溝内および第２配線溝内への第１配線および第２配線の形成が困難になる。逆に、この層間絶縁膜が薄すぎると、後に形成する第１マスク絶縁膜および第２マスク絶縁膜の厚みを所望の厚みにすることが困難になる。この層間絶縁膜の厚みは、例えば、後に形成する第１配線および第２配線の厚みの１．２倍以上が好ましく、１．５倍以上がより好ましく、１．８倍以上がさらに好ましく、また、５倍以下が好ましく、３倍以下がより好ましく、２．５倍以下がさらに好ましい。
【００１３】
次に、第１配線溝内に、第１配線およびこの第１配線上の空間を設けるとともに、第２配線溝内に、第２配線およびこの第２配線上の空間を設ける。この工程は、次のようにして行うことができる。まず、第１配線溝および第２配線溝を充填するように上記層間絶縁膜上に導電膜を形成する。その後、第１配線溝および第２配線溝の外の導電膜を除去し、さらに第１配線溝内の導電膜の上部（上記の第１配線上の空間に対応）および第２配線溝内の導電膜の上部（上記の第２配線上の空間に対応）を除去する。その際、残存させる第１配線および第２配線の厚みは、当該第１配線および第２配線の厚みに対する前述の層間絶縁膜の厚みの比率に従って、以下の範囲を満たすことが好ましい。第１配線および第２配線の厚みＴと、第１配線溝および第２配線溝の深さ（層間絶縁膜の厚みに相当）Ｄとの比（Ｔ／Ｄ）は、１／５以上が好ましく、１／３以上がより好ましく、１／２．５以上がさらに好ましく、また、１／１．２以下が好ましく、１／１．５以下がより好ましく、１／１．８以下がさらに好ましい。
【００１４】
次に、等方性エッチングを行って、第１配線溝の幅が拡大されてなる第１マスク溝を形成するとともに、第２配線溝の幅が拡大されてなる第２マスク溝を形成する。ここで、第１配線溝の幅および第２配線溝の幅とは、当該配線溝の延長方向（長手方向）に垂直な方向のサイズを意味する。
【００１５】
隣り合う第１マスク溝と第２マスク溝との間隔Ｐは、後に形成するホールの開口サイズ（第１配線と第２配線の延長方向（長手方向）に垂直な方向に沿った開口サイズ）に対応し、すなわち、後にこのホール内に形成されるビアの径に対応する。
【００１６】
このような等方性エッチングにより、第１配線溝および第２配線溝の幅が拡大するとともに、これらの溝内の深さ方向へもエッチングが進行し、当該溝内の第１配線および第２配線の上端部の側面が露出する。第１配線および第２配線の側面全体を露出させる必要はなく、当該配線の厚みに対して配線上端から厚み方向に５０％以下の側面が露出していることが好ましく、３０％以下がより好ましく、２０％以下がさらに好ましい。このように配線側面の露出を抑えるようにエッチングを行うことにより、隣り合う溝間に十分なスペース（間隔Ｐ）を確保でき（すなわち所望のビア径が得られ）、また、マスク用絶縁材料の誘電率が高い場合であっても、隣り合うプラグと配線と間の寄生容量を抑えることができる。
【００１７】
次に、第１マスク溝および第２マスク溝にマスク用絶縁材料を充填して、第１マスク溝内の第１マスク絶縁膜と、第２マスク溝内の第２マスク絶縁膜を形成する。このマスク用絶縁材料には、後に行う異方性エッチングに対するマスク材料、例えば窒化シリコンを用いることができる。この工程は、次のようにして行うことができる。まず、第１マスク溝および第２マスク溝を充填するように上記層間絶縁膜上にマスク用絶縁膜を形成する。その後、第１マスク溝および第２マスク溝の外のマスク用絶縁膜を除去する。
【００１８】
次に、第１マスク絶縁膜および第２マスク絶縁膜をマスクとして利用する異方性エッチングを行って、第１配線と第２配線との間を通過し上記層間絶縁膜を貫通するホールを形成する。その際、このホールは、第１マスク絶縁膜と第２マスク絶縁膜に対して自己整合的に形成される。
【００１９】
次に、上記のホールに導電材料を充填してプラグを形成する。この工程は、次のようにして行うことができる。まず、上記のホールを充填するように導電膜を形成し、その後、このホールの外の導電膜を除去する。
【００２０】
本実施形態の製造方法は、半導体装置が、トランジスタ及び記憶素子を含むメモリセルがマトリクス配置されたメモリセルアレイと、このトランジスタのゲートを構成するワード線と、このワード線と交差しこのトランジスタのドレインに接続するビット線を有する場合に適用でき、前記の第１の配線および第２の配線は、このビット線として形成することができる。この場合、前記のプラグの下端は半導体基板に接触するコンタクトプラグへ接続され、当該プラグの上端は前記記憶素子に接続することができる。また、前記の第１の配線および第２の配線は、このワード線として形成することができる。また、前記の記憶素子が上部電極と下部電極とこれらの電極間に設けられた容量絶縁膜とを含むキャパシタの場合、前記のコンタクトプラグの上端はこの下部電極に接続することができる。
【００２１】
以下、本発明の好適な実施形態について、ＤＲＡＭメモリセルの製造プロセスへの適用例を挙げて説明する。
【００２２】
第１の実施形態
本発明の第１の実施形態によるＤＲＡＭのメモリセルの製造方法を、図面を参照して説明する。
【００２３】
図１は、本実施形態に係るＤＲＡＭのメモリセル部の平面構造を示し、ゲート電極として機能するワード線Ｗを平面方向に切断する面に沿った平面図である。図２は、図１のＡ−Ａ’線に沿った断面図である。これらの図においては、説明を容易にするためにメモリセルの構成要素の一部を省略している。
【００２４】
図１において、活性領域Ｋおよびビット線６は透視的に示され、符号９ａ、９ｂ、９ｃは活性領域Ｋ上のコンタクトプラグの位置を示し、符号５ｂはゲート電極（ワード線Ｗ）のサイドウォールを示し、符号３は素子分離領域を示す。なお、図中の右側の活性領域上のコンタクトプラグは省略され、図中の中央部から左側のワード線Ｗ（ゲート電極）のハッチングは省略されている。
【００２５】
各メモリセルは、図２に示すように、メモリセル用のＭＯＳトランジスタＴｒと、このＭＯＳトランジスタＴｒに複数のプラグ９、７Ａを介して接続されたキャパシタ（容量部）Ｃａを含む。
【００２６】
半導体基板１は、所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）から形成されている。この半導体基板１には、素子分離領域３が形成されている。素子分離領域３は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により形成することができる。すなわち、半導体基板に溝を形成し、この溝内に酸化シリコン膜（ＳｉＯ2）等の絶縁膜を埋設することで、活性領域Ｋを取り囲み、隣接する活性領域Ｋ間を絶縁分離する素子分離領域が得られる。本実施形態では、１つの活性領域Ｋに２ビットのメモリセルが配置されている。
【００２７】
各活性領域Ｋは、図１に示すように、細長い短冊状であり、その長手方向の一方が右斜め下向きになるように（Ｘ方向に対して所定の角度をなすように）配置されている。このように配置された活性領域Ｋは、Ｙ方向に沿って配列されるとともに、活性領域Ｋの長手方向に沿っても配列されている。結果、６Ｆ2型メモリセルのレイアウトが形成されている。
【００２８】
各活性領域Ｋは、二つのワード線と交差するように配置され、各活性領域の両端部と中央部にはそれぞれ不純物拡散層８が形成され、ＭＯＳトランジスタＴｒのソース／ドレイン領域として機能する。ソース／ドレイン領域（不純物拡散層）の直上には、基板コンタクトプラグ９が符号９ａ、９ｂ、９ｃの位置に設けられている。
【００２９】
なお、活性領域Ｋの形状や配列方向は、図１の配置に限定されるべきものではなく、６Ｆ2型メモリセルのレイアウトが可能な範囲で変形してもよい。
【００３０】
ビット線６は、図１に示すように、図中の横（Ｘ）方向に沿って折れ線形状（湾曲形状）に延設され、図中の縦（Ｙ）方向に所定の間隔で複数配置されている。ビット線６は、活性領域Ｋと交差する部分と、活性領域Ｋの長手方向に沿って延在する部分（長手方向と平行な部分）を有し、Ｘ方向に沿って蛇行している。
【００３１】
ワード線Ｗは、図１に示すように、図中の縦（Ｙ）方向に沿って直線形状に延設され、図中の横（Ｘ）方向に所定の間隔で複数配置されている。ワード線Ｗは、活性領域Ｋと交差する部分においてゲート電極５として機能する。本実施形態では、ＭＯＳトランジスタＴｒが、溝型のゲート電極を備えている。このＭＯＳトランジスタでは、図２に示すように、半導体基板に形成された溝内のゲート電極５と半導体基板１との間にはゲート絶縁膜５ａが設けられ、溝内の側面部分にチャネルが形成される。このような溝型のゲート電極を備えたＭＯＳトランジスタに代えて、プレーナ型のＭＯＳトランジスタを使用することも可能である。
【００３２】
図２に示すように、半導体基板１において、素子分離領域３により区画された各活性領域Ｋ内に、ソース／ドレイン領域として機能する不純物拡散層８が形成されている。活性領域Ｋ内の隣り合う不純物活性層８は、溝型のゲート電極５により離間されている。
【００３３】
ゲート電極５は、多結晶シリコン膜と金属系導電膜との多層膜からなり、半導体基板１から上方へ突出するように形成されている。ゲート電極用の多結晶シリコン膜は、ＣＶＤ（chemical vapor deposition）法により形成でき、その成膜時にリン等の不純物を含有させることができる。また、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、Ｎ型またはＰ型の不純物をイオン注入法により導入してもよい。ゲート電極用の金属系導電膜には、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
【００３４】
ゲート電極５の側面には窒化シリコン（Ｓｉ3Ｎ4）などの絶縁膜からなるサイドウォール５ｂが形成され、ゲート電極５の上面には窒化シリコンなどのゲート上絶縁膜５ｃが形成され、ゲート電極５の突出部が保護されている。
【００３５】
不純物拡散層８は、Ｐ型不純物を含有する半導体基板１に、Ｎ型不純物として例えばリンを導入することで形成されている。
【００３６】
図２に示すように、不純物拡散層８と接触するように基板コンタクトプラグ９が形成されている。基板コンタクトプラグ９は、第１層間絶縁膜に設けられ、図１に示すように、符号９ａ、９ｂ、９ｃの位置に配置されている。基板コンタクトプラグ９は、半導体基板上に形成された第１層間絶縁膜にホールを形成し、このホール内に、例えばリンを含有した多結晶シリコンを充填して形成することができる。基板コンタクトプラグ９の図中の横（Ｘ）方向の幅は、隣り合うワード線Ｗ（ゲート電極）に設けられたサイドウォール５ｂによって規定され、セルフアライン構造となっている。
【００３７】
図２に示すように、第２層間絶縁膜４が、ゲート上絶縁膜５ｃ、サイドウォール５ｂ、基板コンタクトプラグ９及び第１層間絶縁膜（不図示）を覆うように形成されている。
【００３８】
第２層間絶縁膜４を貫通するようにビット線コンタクトプラグ４Ａが形成されている。ビット線コンタクトプラグ４Ａは、図１に示される符号９ａの位置に配置され、直下の基板コンタクトプラグ９と導通している。ビット線コンタクトプラグ４Ａは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜（ＴｉＮ／Ｔｉ積層膜）からなるバリア膜上にタングステン（Ｗ）等を積層して形成できる。ビット線コンタクトプラグ４Ａに接続するようにビット線６が形成されている。ビット線６は、窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜で形成できる。
【００３９】
ビット線６を埋め込むように第３層間絶縁膜７及びマスク絶縁膜３０が設けられている。マスク絶縁膜３０は、第３層間絶縁膜７（例えば酸化シリコン膜）とは異なる材料（例えば窒化シリコン）で形成され、ビット線６の上端部を覆うように設けられている。
【００４０】
第２層間絶縁膜４及び第３層間絶縁膜７を貫通して、基板コンタクトプラグ９に接続するように容量コンタクトプラグ７Ａが形成されている。容量コンタクトプラグ７Ａは、図１に示される符号９ｂ、９ｃの位置の基板コンタクトプラグ９の直上に配置されている。
【００４１】
第３層間絶縁膜７上には、容量コンタクトプラグ７Ａと導通している容量コンタクトパッド１０が配置されている。容量コンタクトパッド１０は、窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で形成することができる。
【００４２】
容量コンタクトパッド１０を覆うように、窒化シリコンからなる第４層間絶縁膜１１が形成されている。
【００４３】
第４層間絶縁膜１１を貫通して、容量コンタクトパッド１０と接続するようにキャパシタＣａの下部電極１３が形成されている。本実施形態におけるキャパシタＣａは、このようなクラウン型の下部電極を有している。
【００４４】
キャパシタＣａは、下部電極１３と上部電極１５の間に容量絶縁膜（図示せず）を挟んだ構造を有し、下部電極１３が容量コンタクトパッド１０と導通している。容量絶縁膜としては酸化ジルコニウム（ＺｒＯ2）等の高誘電体膜を用いることができる。
【００４５】
隣り合う下部電極１３間には、両方の下部電極１３の側壁の上端部に接するサポート膜１４Ｓが設けられている。このサポート膜１４Ｓを介して下部電極１３が互いに支持されている。サポート膜１４Ｓは、窒化シリコン等の絶縁膜を用いて形成することができる。サポート膜１４Ｓによって、製造工程の途中における下部電極１３の倒壊を防ぐことができる。
【００４６】
ＤＲＡＭのメモリセル部以外の領域（周辺回路領域等）には、記憶動作用のキャパシタは配置されず、第４層間絶縁膜１１上に酸化シリコン等からなる第５層間絶縁膜（図示せず）が形成されている。
【００４７】
キャパシタＣａ上には、第６層間絶縁膜２０が形成され、この第６層間絶縁膜２０上にはアルミニウム（Ａｌ）、銅（Ｃｕ）等の導電性材料からなる上層配線層２１が形成され、さらに上層配線層２１を覆う表面保護膜２２が形成されている。
【００４８】
次に、図１及び図２を用いて説明したＤＲＡＭメモリセルを製造する方法について、図３〜図１３を参照してその一例を説明する。図３Ａ〜図１３Ａは、メモリセル部を示す図１のＡ−Ａ’線に沿った断面に対応する断面模式図であり、図３Ｂ〜図１３Ｂは、メモリセル部を示す図１のＢ−Ｂ’線に沿った断面に対応する断面模式図である。
【００４９】
まず、図３Ａ及び図３Ｂに示すように、Ｐ型のシリコンからなる半導体基板１の主面に素子分離領域３を形成し、素子分離領域３で区画された活性領域を形成する。素子分離領域３は、ＳＴＩ法により形成することができる。すなわち、半導体基板に溝を形成し、この溝に酸化シリコン等の絶縁材料を充填し、結果、溝の形成領域に対応する素子分離領域が得られる。活性化領域は、図１に示すように符号Ｋの位置に設けられる。
【００５０】
次に、図３Ａに示すように、半導体基板１の主面に、ＭＯＳトランジスタＴｒのゲート電極用の溝２を形成する。溝２は、フォトリソグラフィ技術により半導体基板１上にレジストパターンを形成し、このレジストパターンをマスクとして用いて異方性エッチングすることによって形成することができる。
【００５１】
次に、熱酸化法により半導体基板１のシリコン表面を酸化して、溝２内を含む半導体基板表面に厚さ４ｎｍ程度の酸化シリコン膜を形成する。後述のゲート電極の形成後に溝２内に残った酸化シリコン膜がゲート絶縁膜５ａとなる（図４Ａ）。ゲート絶縁膜としては、酸化シリコンと窒化シリコンの積層膜やＨｉｇｈ−Ｋ膜（高誘電体膜）を使用してもよい。
【００５２】
この後に、ゲート絶縁膜５ａ上に、モノシラン（ＳｉＨ4）及びホスフィン（ＰＨ3）を原料ガスとしたＣＶＤ法により、Ｎ型の不純物が含有された多結晶シリコン膜を堆積する。その際に、ゲート電極用の溝２の内部が完全に多結晶シリコン膜で充填されるような膜厚に設定する。リン等の不純物を含まない多結晶シリコン膜を形成して、後の工程で所望の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。
【００５３】
次に、上記多結晶シリコン膜上に、スパッタリング法により、タングステン、窒化タングステン、タングステンシリサイド等の高融点金属系材料を５０ｎｍ程度の厚さに堆積させる。このようにして形成された金属系膜と前記の多結晶シリコン膜からなる積層膜から、後述する工程を経て所定のパターンを持つゲート電極５が得られる。
【００５４】
次に、上記の金属系膜上に、モノシランとアンモニア（ＮＨ3）を原料ガスとして、平行平板型ＰＥ−ＣＶＤ（plasma enhanced chemical vapor deposition）法により、窒化シリコンからなる絶縁膜５ｃを厚さ７０ｎｍ程度に堆積する。
【００５５】
次に、絶縁膜５ｃ上に、フォトリソグラフィ技術により、ゲート電極形成用のレジストパターンを形成する。このレジストパターンをマスクとして異方性エッチングを行って、絶縁膜５ｃをパターニングする。レジストパターンを除去した後、パターンニングされた絶縁膜５ｃをハードマスクとして用いて上記の金属系膜および多結晶シリコン膜をエッチングし、ゲート電極５を形成する（図４Ａ）。ゲート電極５は、図１に示すワード線Ｗとして機能する。なお、図４Ａにおいて、ゲート電極５を構成する金属膜と多結晶シリコン膜は同じハッチングで示し、区別しないで描いている。
【００５６】
次に、図５Ａ及び図５Ｂに示すように、Ｎ型不純物としてリンのイオン注入を行い、ゲート電極５で覆われていない活性領域に不純物拡散層８を形成する。
【００５７】
この後に、ＬＰ−ＣＶＤ（low pressure chemical vapor deposition）法により、全面に窒化シリコン膜を２０〜５０ｎｍ程度の厚さに堆積し、エッチバックを行うことにより、図５Ａに示すようにゲート電極５の側面にサイドウォール５ｂを形成する。
【００５８】
次に、ゲート上絶縁膜５ｃ及びサイドウォール５ｂを覆うように、ＣＶＤ法により酸化シリコン等の絶縁材料からなる第１層間絶縁膜２５を形成し、その後に、ゲート電極５に由来する凹凸を平坦化するため、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、表面の研磨を行う。この研磨はゲート上絶縁膜５ｃの上面が露出した時点で停止する。
【００５９】
この後に、図６Ａ及び図６Ｂに示すように、基板コンタクトプラグ９を形成する。具体的には、まず、リソグラフィ技術により、図１に示す符号９ａ、９ｂ、９ｃの位置に開口を有するレジストパターンを形成し、このレジストパターンをマスクとして用いてエッチングを行い、第１層間絶縁膜を貫通するホールを形成する。これらのホールは、窒化シリコンで形成されている絶縁膜５ｃ、５ｂと酸化シリコンで形成されている層間絶縁膜のエッチングレートの違いを利用したセルフアラインにより、隣り合うゲート電極５の間に形成される。この後に、ＣＶＤ法にてリンを含有した多結晶シリコン膜を堆積し、次いで、ＣＭＰ法にて研磨を行ってホール外の余剰の多結晶シリコン膜を除去し、結果、ホール内に充填された多結晶シリコンからなる基板コンタクトプラグ９が形成される。
【００６０】
この後に、ＣＶＤ法により、基板コンタクトプラグ９、ゲート上絶縁膜５ｃ、サイドウォール５ｂ及び第１層間絶縁膜２５を覆うように、酸化シリコンからなる第２層間絶縁膜４を例えば６００ｎｍ程度の厚みで形成する。その後、ＣＭＰ法により、第２層間絶縁膜４の表面を、例えば３００ｎｍ程度の厚みになるまで研磨して平坦化する。以上のようにして、図６Ａ、図６Ｂに示す構造が得られる。
【００６１】
次に、フォトリソグラフィ技術とドライエッチング技術により、図１に示す符号９ａの位置に、第２層間絶縁膜４を貫通するホールを形成し、基板コンタクトプラグ９の表面を露出させる。このホール内を充填するように、ＴｉＮ／Ｔｉ積層膜等からなるバリア膜上にタングステン（Ｗ）を積層した導電膜を堆積し、次いで表面をＣＭＰ法にて研磨してホール外の余剰の導電膜を除去し、ビット線コンタクトプラグ４Ａを形成する。
【００６２】
この後に、ビット線コンタクトプラグ４Ａの上面を覆うように、酸化シリコン等からなる第３層間絶縁膜７を形成する。第３層間絶縁膜７の膜厚は、後に形成するビット線６の膜厚の２倍程度となるように設定することが好ましい。
【００６３】
次に、図７Ａ、図７Ｂに示すように、フォトリソグラフィ技術とドライエッチング技術により、第３層間絶縁膜７にビット線形成用の溝２１０を形成する。溝２１０は、図１に示したビット線６に対応する位置に形成される。溝２１０を形成するためのドライエッチングは、溝２１０とビット線コンタクトプラグ４Ａが交差する部分において、ビット線コンタクトプラグ４Ａの上面が露出した時点で停止する。
【００６４】
次に、ＴｉＮ／Ｔｉ積層膜等からなるバリア膜上にタングステン（Ｗ）を積層した導電膜を堆積し、溝２１０の内部を導電膜で充填する。この後に、エッチバックを行って、溝２１０の外の余剰の導電膜を除去する。さらにエッチバックを行うことで、溝２１０内に第３層間絶縁膜７の膜厚の半分程度の膜厚で導電膜を残存させ、結果、残存した導電膜からなるビット線６を形成する（図８Ａ、図８Ｂ）。エッチバックを行う際には、ドライエッチングとウェットエッチングを併用してもよい。ウェットエッチングを行う場合は、例えば、過酸化水素水（Ｈ2Ｏ2）を薬液として用いることで、酸化シリコンに対してタングステンを選択的に除去することが可能となる。
【００６５】
次に、希釈したフッ酸（ＨＦ）を薬液として用いたウェットエッチングを行うことで、溝２１０の幅が拡大されたマスク用の溝２１０ａを形成する（図９Ａ、図９Ｂ）。このウェットエッチングは、第３層間絶縁膜７に対して等方的に進むため、溝２１０の幅が拡大すると共に、第３層間絶縁膜７の上面もエッチングされて膜厚が減少する。また、ビット線６の上端部の側面も露出する。図９Ｂにおいて、第３層間絶縁膜７の上面の凸形状部の幅Ｐによって、後の工程で形成する容量コンタクトプラグ７Ａの幅が規定される。
【００６６】
次に、拡大した溝２１０ａ内を充填するように窒化シリコン膜を形成する。次いでＣＭＰを行い、上面を平坦化するとともに、溝２１０ａの外の余剰の窒化シリコン膜を除去する。結果、図１０Ａ及び図１０Ｂに示すように、溝２１０ａ内に設けられたマスク絶縁膜３０が得られる。マスク絶縁膜３０の材料としては、窒化シリコン以外にも、第３層間絶縁膜７の材料に対して、ドライエッチングに際に十分なエッチング選択比を確保できる材料が使用できる。
【００６７】
次に、フォトリソグラフィ技術により、図１に示す符号９ｂ、９ｃの位置に開口を有するレジストパターンを形成し、このレジストパターンをマスクとして用いてドライエッチングを行うことで容量コンタクトホール２１１を形成する（図１１Ａ、図１１Ｂ）。容量コンタクトホール２１１は、第２および第３層間絶縁膜４、７を貫通するように形成され、この容量コンタクトホールの底部に、基板コンタクトプラグ９の上面が露出する。その際に、図１のＢ−Ｂ’線方向に沿った領域には、図１１Ｂに示すように、マスク絶縁膜３０によって容量コンタクトホール２１１の幅が規定され、ビット線６に対してセルフアラインで容量コンタクトホール２１１が形成される。図１のＡ−Ａ’線方向に沿った領域には、容量コンタクトホール２１１の幅を規定するためのマスク絶縁膜が配置されていないため、レジストパターン（マスク）によって容量コンタクトホール２１１の位置を規定する。本実施形態では、ビット線６間に配置される容量コンタクトホール２１１が、当該ビット線６に対してセルフアラインで形成されるため、短絡を回避して細密なパターン配置を行うことができる。
【００６８】
なお、レジストパターン（マスク）は、個々の容量コンタクトホール２１１に対応する開口を有してもよいし、図１のＹ方向沿ったライン状（帯状）の開口を有していてもよい。
【００６９】
次に、容量コンタクトホール２１１内の側面を覆うサイドウォール絶縁膜３１を形成する。このサイドウォール絶縁膜３１は、窒化シリコン膜または酸化シリコン膜で形成することができる。このサイドウォール絶縁膜３１は、容量コンタクトプラグとビット線６との絶縁分離をより確実にすることができる。容量コンタクトプラグとビット線６との絶縁分離が確保できる限り、このサイドウォール絶縁膜３１は省略してもよい。
【００７０】
続いて、容量コンタクトホール２１１内を充填するように、ＴｉＮ／Ｔｉ積層膜等からなるバリア膜上にタングステン（Ｗ）を積層した導電膜を堆積し、次いで表面をＣＭＰ法にて研磨してホール外の余剰導電膜を除去し、容量コンタクトプラグ７Ａを形成する（図１２）。
【００７１】
次に、第３層間絶縁膜７上に、タングステンを含む積層膜を用いて容量コンタクトパッド１０を形成する。容量コンタクトパッド１０は、容量コンタクトプラグ７Ａと導通するようにその直上に配置し、後に形成するキャパシタ下部電極の底部のサイズよりも大きいサイズにする。次いで、容量コンタクトパッド１０を覆うように、ＬＰ−ＣＶＤ法により、例えば窒化シリコン膜からなる第４層間絶縁膜１１を、例えば６０ｎｍの厚さで堆積する（図１３）。
【００７２】
この後に、通常の方法によってキャパシタ等を形成し、図２に示したＤＲＡＭのメモリセルが完成する。
【００７３】
本実施形態では、ビット線を層間絶縁膜に設けた溝内に充填して形成するため、配線層（ビット線）の倒れを回避でき、アスペクト比の高い配線層を歩留まり良く形成できる。これにより、微細化による配線抵抗の上昇を抑制できる。
【００７４】
また、本実施形態では、上述のように形成したビット線間にセルフアラインでコンタクトプラグを形成することができる。これにより、ビット線とコンタクトプラグの短絡を回避でき、配線の微細化とともにレイアウトの細密化が容易に行える。
【００７５】
また、図１０Ｂに示すように、マスク絶縁膜３０は、ビット線６の上端部（上面と側面の一部）しか覆っていない。このため、酸化シリコンに比べて誘電率の高い窒化シリコンをマスク絶縁膜３０として用いた場合でも、ビット線６と容量コンタクトプラグ７Ａ間の寄生容量の上昇を抑制できる。
【００７６】
第２の実施形態
上記の第１の実施形態ではビット線間にセルフアラインで容量コンタクトプラグを形成したが、本実施形態では、ワード線間にセルフアラインで基板コンタクトプラグを形成する場合について図面を用いて説明する。図１４〜図１８は、図１のＡ−Ａ’線に沿った断面に対応する断面模式図である。
【００７７】
まず、Ｐ型シリコンからなる半導体基板１の主面に素子分離領域３を形成し、素子分離領域３で区画された活性領域Ｋを形成する。
【００７８】
次に、半導体基板１上に、酸化シリコンからなる層間絶縁膜２０５を形成し、ワード線Ｗを形成する位置の層間絶縁膜２０５をエッチングして（活性領域ではさらに半導体基板１をエッチング）して、ワード線（ゲート電極）用の溝２１２を形成する。次いで、熱酸化を行って、活性領域における溝２１２の内部で露出しているシリコン面上にゲート絶縁膜５ａを４ｎｍ程度の膜厚に形成する。その後、ワード線用（ゲート電極用）の導電膜を溝２１２内に埋め込むように形成し、エッチバックを行うことで、溝２１２内にのみにワード線（ゲート電極５）を形成する。以上のプロセスにより、図１４に示すように、層間絶縁膜２０５の溝２１２内に、ワード線（ゲート電極５）とその上の空間とが設けられた構造が得られる。
【００７９】
次に、希釈したフッ酸（ＨＦ）を薬液として用いたウェットエッチングを行うことで、溝２１２の幅が拡大された溝２１２ａを形成する（図１５）。このウェットエッチングは、層間絶縁膜２０５に対して等方的に進むため、溝２１２の幅が拡大すると共に、層間絶縁膜２０５の上面もエッチングされて膜厚が減少する。また、ゲート電極５の上端部の側面も露出する。図１５において、層間絶縁膜２０５の上面の凸形状部の幅Ｐによって、後の工程で形成する基板コンタクトプラグ９の幅が規定される。
【００８０】
次に、拡大した溝２１２ａ内を充填するように窒化シリコン膜を形成する。次いでＣＭＰを行い、上面を平坦化するとともに、溝２１２ａの外の余剰の窒化シリコン膜を除去する。結果、溝２１２ａ内に設けられたマスク絶縁膜３２が得られる（図１６）。マスク絶縁膜３０の材料としては、窒化シリコン以外にも、層間絶縁膜２０５の材料に対して、ドライエッチングに際に十分なエッチング選択比を確保できる材料が使用できる。
【００８１】
次に、フォトリソグラフィ技術により、図１に示す符号９ａ、９ｂ、９ｃの位置に開口を有するレジストパターンを形成し、このレジストパターンをマスクとして用いてドライエッチングを行うことで基板コンタクトホール２１３を形成する（図１７）。基板コンタクトホール２１３は、層間絶縁膜２０５を貫通するように形成され、この基板コンタクトホールの底部に、半導体基板１の上面が露出する。その際に、図１のＡ−Ａ’線方向に沿った領域には、図１７に示すようにマスク絶縁膜３２によって基板コンタクトホール２１３の幅が規定され、ゲート電極５に対してセルフアラインで基板コンタクトホール２１３が形成される。図１のＢ−Ｂ’線方向に沿った領域には、基板コンタクトホール２１３の幅を規定するためのマスク絶縁膜が配置されていないため、レジストパターン（マスク）によって基板コンタクトホール２１３の位置を規定する。本実施形態では、ワード線として機能するゲート電極５間に配置される基板コンタクトホール２１３が、当該ゲート電極５に対してセルフアラインで形成されるため、短絡を回避して細密なパターン配置を行うことができる。
【００８２】
次に、図１７に示すように、基板コンタクトホール２１３を介してリン等のＮ型不純物のイオン注入を行い、Ｎ型の不純物拡散層８を形成する。イオン注入後に熱処理を行って、不純物拡散層８を横方向に拡散させてもよい。不純物拡散層８はＭＯＳトランジスタのソース／ドレイン電極として機能する。
【００８３】
次に、基板コンタクトホール２１３内を充填するように、多結晶シリコン等の導電膜を堆積し、次いで表面をＣＭＰ法にて研磨してホール外の余剰導電膜を除去し、基板コンタクトプラグ９を形成する（図１８）。
【００８４】
この後に、通常の方法によって、ビット線、キャパシタ等を形成し、ＤＲＡＭのメモリセルが完成する。
【００８５】
ビット線と容量コンタクトプラグは、第１実施形態で説明した方法により形成してもよい。
【００８６】
本実施形態では、ワード線を層間絶縁膜に設けた溝内に充填して形成するため、配線層（ワード線）の倒れを回避でき、アスペクト比の高い配線層を歩留まり良く形成できる。これにより、微細化による配線抵抗の上昇を抑制できる。
【００８７】
また、本実施形態では、上述のように形成したワード線間にセルフアラインでコンタクトプラグを形成することができる。これにより、ワード線とコンタクトプラグの短絡を回避でき、配線の微細化とともにレイアウトの細密化が容易に行える。
【００８８】
また、図１８に示すように、マスク絶縁膜３２は、ワード線として機能するゲート電極５の上端部（上面と側面の一部）しか覆っていない。このため、酸化シリコンに比べて誘電率の高い窒化シリコンをマスク絶縁膜３２として用いた場合でも、ゲート電極５と基板コンタクトプラグ９間の寄生容量の上昇を抑制できる。
【００８９】
以上に説明した実施形態はＤＲＡＭのメモリセルへの適用例であるが、ＤＲＡＭのメモリセル以外にも、相変化メモリ（ＰＲＡＭ）や抵抗変化メモリ（ＲＲＡＭ）等の選択用トランジスタと記憶素子を含むメモリセルを備えた半導体装置において、ビット線を形成する際に適用可能である。ＤＲＡＭの場合にはキャパシタが記憶素子として機能する。相変化メモリの場合には、例えばカルコゲナイド膜等の加熱によって抵抗値が変わる材料を電極間に挟んだ素子を記憶素子として利用できる。抵抗変化メモリの場合には、パルス状の電圧または電流の印加によって抵抗値が変化する金属酸化物を記憶素子として利用できる。
【００９０】
また、本発明はメモリセルの形成のみには限定されず、半導体基板上に設けた配線間を通過する当該配線に短絡しないビアプラグが設けられた構造を形成する場合に適用できる。
【００９１】
本発明の実施形態による製造方法によれば、アスペクト比の高い配線層を形成できるため、微細化を行っても配線抵抗の上昇を抑制できる。
【００９２】
また、配線間にセルフアラインでビアプラグを配置することができるため、配線とビアプラグの短絡を回避しながら、レイアウトの細密化が容易に行える。
【００９３】
本発明の実施形態による製造方法をＤＲＡＭのメモリセルの形成プロセスに適用した場合には、高集積度のＤＲＡＭを容易に形成できる。
【符号の説明】
【００９４】
１ 半導体基板
２ ゲート電極用の溝
３ 素子分離領域
４ 第２層間絶縁膜
４Ａ ビット線コンタクトプラグ
５ ゲート電極（ワード線Ｗ）
５ａ ゲート絶縁膜
５ｂ サイドウォール
５ｃ ゲート上絶縁膜
６ ビット線
７ 第３層間絶縁膜
７Ａ 容量コンタクトプラグ
８ 不純物拡散層
９ 基板コンタクトプラグ
９ａ、９ｂ、９ｃ 基板コンタクトプラグ位置
１０ 容量コンタクトパッド
１１ 第４層間絶縁膜
１３ キャパシタ下部電極
１４Ｓ サポート膜
１５ キャパシタ上部電極
２０ 第６層間絶縁膜
２１ 上層配線
２２ 表面保護膜
２５ 第１層間絶縁膜
３０ マスク絶縁膜
３１ サイドウォール絶縁膜
３２ マスク絶縁膜
２０５ 層間絶縁膜
２１０ ビット線用の溝
２１０ａ マスク用の溝
２１１ 容量コンタクトホール
２１２ ワード線（ゲート電極）用の溝
２１２ａ マスク用の溝
２１３ 基板コンタクトホール
Ｗ ワード線
Ｋ 活性領域
Ｔｒ トランジスタ
Ｃａ キャパシタ
【特許請求の範囲】
【請求項１】
層間絶縁膜に、第１配線溝と、該第１配線溝と隣り合う第２配線溝を形成する工程と、
前記第１配線溝内に、第１配線および該第１配線上の空間を設けるとともに、前記第２配線溝内に、第２配線および該第２配線上の空間を設ける工程と、
等方性エッチングを行って、前記第１配線溝の幅が拡大されてなる第１マスク溝を形成するとともに、前記第２配線溝の幅が拡大されてなる第２マスク溝を形成する工程と、
前記第１マスク溝および前記第２マスク溝にマスク用絶縁材料を充填して、該第１マスク溝内の第１マスク絶縁膜と、該第２マスク溝内の第２マスク絶縁膜を形成する工程と、
前記第１マスク絶縁膜および前記第２マスク絶縁膜をマスクとして利用する異方性エッチングを行って、前記第１配線と前記第２配線との間を通過し前記層間絶縁膜を貫通するホールを、前記第１マスク絶縁膜と前記第２マスク絶縁膜に対して自己整合的に形成する工程と、
前記ホールに導電材料を充填してプラグを形成する工程を含む、半導体装置の製造方法。
【請求項２】
層間絶縁膜に、第１配線溝と、該第１配線溝と隣り合う第２配線溝を形成する工程と、
前記第１配線溝および前記第２配線溝を充填するように前記層間絶縁膜上に第１導電膜を形成する工程と、
前記第１配線溝および前記第２配線溝の外の第１導電膜を除去し、さらに該第１配線溝内の第１導電膜の上部および該第２配線溝内の第１導電膜の上部を除去して、該第１配線溝内に第１配線と該第１配線上の空間を形成するとともに、該第２配線溝内に第２配線と該第２配線上の空間を形成する工程と、
等方性エッチングを行って、前記第１配線溝の幅が拡大されてなる第１マスク溝を形成するとともに、前記第２配線溝の幅が拡大されてなる第２マスク溝を形成する工程と、
前記第１マスク溝および前記第２マスク溝を充填するように前記層間絶縁膜上にマスク用絶縁膜を形成する工程と、
前記第１マスク溝および前記第２マスク溝の外のマスク用絶縁膜を除去し、前記第１マスク溝内の第１マスク絶縁膜と、前記第２マスク溝内の第２マスク絶縁膜を形成する工程と、
前記第１マスク絶縁膜および前記第２マスク絶縁膜をマスクとして利用する異方性エッチングを行って、前記第１配線と前記第２配線との間を通過し前記層間絶縁膜を貫通するホールを、前記第１マスク絶縁膜と前記第２マスク絶縁膜に対して自己整合的に形成する工程と、
前記ホールを充填するように第２導電膜を形成する工程と、
前記ホールの外の第２導電膜を除去して該ホール内のプラグを形成する工程を含む、半導体装置の製造方法。
【請求項３】
前記層間絶縁膜は酸化シリコン膜であり、前記第１マスク絶縁膜および前記第２マスク絶縁膜は窒化シリコン膜である、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記半導体装置は、トランジスタ及び記憶素子を含むメモリセルがマトリクス配置されたメモリセルアレイと、前記トランジスタのゲートを構成するワード線と、該ワード線と交差し該トランジスタのドレインに接続するビット線を有し、
前記第１の配線および前記第２の配線は、前記ビット線として形成する、請求項１から３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記プラグの下端は半導体基板に接触するコンタクトプラグへ接続され、該プラグの上端は前記記憶素子に接続される、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記半導体装置は、トランジスタ及びキャパシタを含むメモリセルがマトリクス配置されたメモリセルアレイと、前記トランジスタのゲートを構成するワード線と、該ワード線と交差し該トランジスタのドレインに接続するビット線を有し、
前記第１の配線および前記第２の配線は、前記ワード線として形成する、請求項１から３のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記プラグは、半導体基板に接触するコンタクトプラグとして形成する、請求項６に記載の半導体装置の製造方法。
【請求項１】
層間絶縁膜に、第１配線溝と、該第１配線溝と隣り合う第２配線溝を形成する工程と、
前記第１配線溝内に、第１配線および該第１配線上の空間を設けるとともに、前記第２配線溝内に、第２配線および該第２配線上の空間を設ける工程と、
等方性エッチングを行って、前記第１配線溝の幅が拡大されてなる第１マスク溝を形成するとともに、前記第２配線溝の幅が拡大されてなる第２マスク溝を形成する工程と、
前記第１マスク溝および前記第２マスク溝にマスク用絶縁材料を充填して、該第１マスク溝内の第１マスク絶縁膜と、該第２マスク溝内の第２マスク絶縁膜を形成する工程と、
前記第１マスク絶縁膜および前記第２マスク絶縁膜をマスクとして利用する異方性エッチングを行って、前記第１配線と前記第２配線との間を通過し前記層間絶縁膜を貫通するホールを、前記第１マスク絶縁膜と前記第２マスク絶縁膜に対して自己整合的に形成する工程と、
前記ホールに導電材料を充填してプラグを形成する工程を含む、半導体装置の製造方法。
【請求項２】
層間絶縁膜に、第１配線溝と、該第１配線溝と隣り合う第２配線溝を形成する工程と、
前記第１配線溝および前記第２配線溝を充填するように前記層間絶縁膜上に第１導電膜を形成する工程と、
前記第１配線溝および前記第２配線溝の外の第１導電膜を除去し、さらに該第１配線溝内の第１導電膜の上部および該第２配線溝内の第１導電膜の上部を除去して、該第１配線溝内に第１配線と該第１配線上の空間を形成するとともに、該第２配線溝内に第２配線と該第２配線上の空間を形成する工程と、
等方性エッチングを行って、前記第１配線溝の幅が拡大されてなる第１マスク溝を形成するとともに、前記第２配線溝の幅が拡大されてなる第２マスク溝を形成する工程と、
前記第１マスク溝および前記第２マスク溝を充填するように前記層間絶縁膜上にマスク用絶縁膜を形成する工程と、
前記第１マスク溝および前記第２マスク溝の外のマスク用絶縁膜を除去し、前記第１マスク溝内の第１マスク絶縁膜と、前記第２マスク溝内の第２マスク絶縁膜を形成する工程と、
前記第１マスク絶縁膜および前記第２マスク絶縁膜をマスクとして利用する異方性エッチングを行って、前記第１配線と前記第２配線との間を通過し前記層間絶縁膜を貫通するホールを、前記第１マスク絶縁膜と前記第２マスク絶縁膜に対して自己整合的に形成する工程と、
前記ホールを充填するように第２導電膜を形成する工程と、
前記ホールの外の第２導電膜を除去して該ホール内のプラグを形成する工程を含む、半導体装置の製造方法。
【請求項３】
前記層間絶縁膜は酸化シリコン膜であり、前記第１マスク絶縁膜および前記第２マスク絶縁膜は窒化シリコン膜である、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記半導体装置は、トランジスタ及び記憶素子を含むメモリセルがマトリクス配置されたメモリセルアレイと、前記トランジスタのゲートを構成するワード線と、該ワード線と交差し該トランジスタのドレインに接続するビット線を有し、
前記第１の配線および前記第２の配線は、前記ビット線として形成する、請求項１から３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記プラグの下端は半導体基板に接触するコンタクトプラグへ接続され、該プラグの上端は前記記憶素子に接続される、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記半導体装置は、トランジスタ及びキャパシタを含むメモリセルがマトリクス配置されたメモリセルアレイと、前記トランジスタのゲートを構成するワード線と、該ワード線と交差し該トランジスタのドレインに接続するビット線を有し、
前記第１の配線および前記第２の配線は、前記ワード線として形成する、請求項１から３のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記プラグは、半導体基板に接触するコンタクトプラグとして形成する、請求項６に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１２−５４４５３（Ｐ２０１２−５４４５３Ａ）
【公開日】平成２４年３月１５日（２０１２．３．１５）
【国際特許分類】
【出願番号】特願２０１０−１９６６９０（Ｐ２０１０−１９６６９０）
【出願日】平成２２年９月２日（２０１０．９．２）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＲＲＡＭ
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年３月１５日（２０１２．３．１５）
【国際特許分類】
【出願日】平成２２年９月２日（２０１０．９．２）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＲＲＡＭ
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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