アクティブマトリックス発光ダイオード画素構造およびその方法
【課題】TFTとOLEDの電気的パラメータが補正され、それによって良好に確定されたOLED電流が画素アレイ内に生じるようにする。
【解決手段】各画素ブロック1200は、ディスプレイの端において検知ピン(VDD/SENSEピン)1210に接続されている。通常のディスプレイ作動中、検知ピン1210はトランジスタP1を介してVDD電源に接続されるが、測定サイクル中は、トランジスタP2を介して電流検知回路1334に接続される。測定された各画素ブロックの電流はI/Oデバイス1340によって収集され、デジタル形式に変換されてデータ電圧のキャリブレーション用に保存される。この保存情報を利用して、トランジスタの閾値電圧変動とOLEDターンオン電圧変動に対処するためのデータ電圧の補正を行う。
【解決手段】各画素ブロック1200は、ディスプレイの端において検知ピン(VDD/SENSEピン)1210に接続されている。通常のディスプレイ作動中、検知ピン1210はトランジスタP1を介してVDD電源に接続されるが、測定サイクル中は、トランジスタP2を介して電流検知回路1334に接続される。測定された各画素ブロックの電流はI/Oデバイス1340によって収集され、デジタル形式に変換されてデータ電圧のキャリブレーション用に保存される。この保存情報を利用して、トランジスタの閾値電圧変動とOLEDターンオン電圧変動に対処するためのデータ電圧の補正を行う。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、アクティブマトリックス発光ダイオード画素(ピクセル)構造に関する。本発明は、詳しくは、画素構造の発光ダイオードにおいて電流の不均一性を低減して輝度の均一性を改善する画素構造と、前記アクティブマトリックス発光ダイオード画素構造の作動方法に関する。尚、本出願は1997年9月29日出願の米国仮出願第 60/060,386 号および1997年9月29日出願の米国仮出願第 60/060,387 号の優先権を主張すると供に、本出願に引用する。
【背景技術】
【0002】
図1に示すようなマトリックスアドレッシングを使用して画素を点灯するマトリックスディスプレイは、当該技術分野において周知である(特許文献1〜6参照)。典型的なディスプレイ100は、行と列に構成された画面要素すなわち表示要素(ピクセル)160を有する。このディスプレイは、列データ発生装置110と行データ発生装置120を内蔵している。作動にあたっては、各行は行ライン130を介して順次通電されるとともに、対応する列ラインを使用して対応する画素が通電される。パッシブマトリックスディスプレイにおいては、各行の画素は順次1個ずつ点灯されるが、アクティブマトリックスディスプレイにおいては、各列の画素に順次データがロードされる。すなわち、パッシブマトリックスディスプレイの各列は全フレーム時間のほんの一部分で「通電状態である」に過ぎないが、アクティブマトリックスディスプレイの各列はフレーム時間の全体にわたって「通電状態とする」ことが出来る。
【0003】
ポータブルディスプレイ、例えばラップトップコンピュータの普及にともなって、さまざまなプレイ技術、例えば液晶ディスプレイ(LCD)および発光ダイオードディスプレイ(LED)が使用されるようになった。一般的に、ポータブルディスプレイにおいては、ディスプレイを使用するポータブルシステムの電力を節約し、それによってポータブルシステムの「使用時間」を延長できる様にすることが重要である。
【0004】
LCDにおいては、ディスプレイの使用中の全期間にわたってバックライトがオンになっている。すなわち、LCD内のすべての画素が点灯され、ある画素を「暗く」するには、画素を通る光を偏光層でさえぎる。これに対して、LEDディスプレイは、通電された画素のみが点灯され、暗い画素を点灯する必要をなくして省電力を図っている。
【0005】
図2に、2個のNMOSトランジスタN1とN2を有する従来技術のアクティブマトリックスLED画素構造200を示す。この画素構造においては、トランジスタN1に通電することによりコンデンサCにデータ(電圧)が先ず保存され、次に「駆動トランジスタ」N2に通電してLEDを点灯する。画素構造200を使用したディスプレイでも節電は可能であるが、この画素構造では、いくつかの原因により不均一な輝度レベルを呈する。
【0006】
第一に、LEDの輝度はそこを通る電流に比例することが観測されている。使用中、「駆動トランジスタ」N2の閾値電圧がドリフトするためLEDを通る電流が変化する可能性がある。この電流の変化がディスプレイの輝度の不均一性の一因となる。
【0007】
第二に、ディスプレイの輝度の不均一性のもう一つの原因は、「駆動トランジスタ」N2の製造において見いだすことが出来る。いくつかの場合に、「駆動トランジスタ」N2は、トランジスタの初期閾値電圧の均一性の確保が困難な材料で作られ、その結果、画素ごとに変動する。
【0008】
第三に、LEDの電気的パラメータも不均一性を呈することがある。例えば、バイアス温度ストレス条件下では、OLED(有機発光ダイオード)のターンオン電圧の増加が予想される。
【0009】
従って、画素構造の「駆動トランジスタ」における閾値電圧の変動に起因する電流の不均一性を低減する画素構造と、それに関連する方法が当該技術分野において必要となっている。
【0010】
【特許文献1】特開平07−111341号公報
【特許文献2】欧州特許出願公開第731440号明細書
【特許文献3】特開平03−139908号公報
【特許文献4】実開昭61−131171号公報
【特許文献5】特開平09−127913号公報
【特許文献6】米国特許第5198803号明細書
【発明の開示】
【発明が解決しようとする課題】
【0011】
本発明は、画素構造の発光ダイオードにおける電流の不均一性の低減によって輝度の均一性を改善するLED(またはOLED)画素構造と方法を提供することを目的とする。
【課題を解決するための手段】
【0012】
上記課題を解決するために、本発明者らは鋭意検討した結果、5個のNMOSトランジスタ、コンデンサ、およびLEDから成る画素構造が上記課題を解決できることを見出し、本発明を完成するに至った。
【0013】
すなわち、本発明の第一の要旨は、少なくとも一つの画素を備えるディスプレイであって、当該画素は、(1)第1選択ラインへの接続用であるゲートと、ソースと、ドレインとを有する第1トランジスタと、(2)当該第1トランジスタのドレインが接続されている第1端子と、第2端子とを有するキャパシタと(3)オートゼロラインへの接続用であるゲートと、ソースと、当該第1トランジスタの当該ドレインが接続されているドレインとを有する第2トランジスタと、(4)第2選択ラインへの接続用であるゲートと、当該第2トランジスタのドレインに接続されたソースと、ドレインとを有する第3トランジスタと、(5)当該第1トランジスタのソースに接続されたゲートと、ソースと、当該第2トランジスタの当該ソースに接続されたドレインとを有する第4トランジスタと、(6)当該第1トランジスタのソースに接続されたゲートと、ソースと、当該第3トランジスタの当該ドレインに接続されたドレインとを有する第5トランジスタと、(7)当該第4トランジスタのソースと当該第5トランジスタのソースとが、一方の端子に接続されている2個の端子を有する光要素とから成ることを特徴とするディスプレイに存する。
【0014】
第1の要旨の好ましい態様において、画素構造は3個のトランジスタと1個のダイオードから成る。
【0015】
第1の要旨の他の好ましい態様において、画素構造は5個のトランジスタを有する異なる画素構造である。
【0016】
第1の要旨の他の好ましい態様において、画素構造はオートゼロ化電圧範囲を拡張する追加のラインを1本備える。
【0017】
本発明の第2の要旨は、画素パラメータを測定し、それを使用して入力画素データを調節する、一つの外部測定モジュールと種々の測定方法に存する。
【0018】
具体的には、本発明は以下の各発明より成る。
【0019】
[1]少なくとも一つの画素を備えるディスプレイであって、当該画素は、(1)第1選択ラインへの接続用であるゲートと、ソースと、ドレインとを有する第1トランジスタと、(2)当該第1トランジスタのドレインが接続されている第1端子と、第2端子とを有するキャパシタと(3)オートゼロラインへの接続用であるゲートと、ソースと、当該第1トランジスタの当該ドレインが接続されているドレインとを有する第2トランジスタと、(4)第2選択ラインへの接続用であるゲートと、当該第2トランジスタのドレインに接続されたソースと、ドレインとを有する第3トランジスタと、(5)当該第1トランジスタのソースに接続されたゲートと、ソースと、当該第2トランジスタの当該ソースに接続されたドレインとを有する第4トランジスタと、(6)当該第1トランジスタのソースに接続されたゲートと、ソースと、当該第3トランジスタの当該ドレインに接続されたドレインとを有する第5トランジスタと、(7)当該第4トランジスタのソースと当該第5トランジスタのソースとが、一方の端子に接続されている2個の端子を有する光要素とから成ることを特徴とするディスプレイ。
【0020】
[2]前記光要素が有機発光ダイオード(OLED)である[1]に記載のディスプレイ。
【0021】
[3]前記各トランジスタが非晶質シリコンから造られた薄膜トランジスタである[1]又は[2]に記載のディスプレイ。
【0022】
[4]前記第2選択ラインが前行からのオートゼロラインである[1]〜[3]の何れかに記載のディスプレイ。
【0023】
[5]少なくとも一つの画素を備えたディスプレイであって、当該画素は、(1)一つの選択ラインへの接続用であるゲートと、ソースと、ドレインとを有する第1トランジスタと、(2)当該第1トランジスタのドレインが接続されている第1端子と、第2端子とを有するキャパシタと、(3)オートゼロラインへの接続用であるゲートと、ソースと、当該第1トランジスタの当該ドレインが接続されているドレインとを有する第2トランジスタと、(4)当該第2トランジスタのソースに接続された第1端子と、点灯ラインへの接続用の第2端子とを有するダイオードと、(5)第1トランジスタのソースに接続されたゲートと、ソースと、当該ダイオードの第1端子に接続されたドレインとを有する第3トランジスタと、(6)当該第3トランジスタのソースが、一方の端子に接続されている2個の端子を有する光要素とから成ることを特徴とするディスプレイ。
【0024】
[6]前記ダイオードがショットキダイオードである[5]に記載のディスプレイ。
【0025】
[7]少なくとも一つの画素を備えたディスプレイであって、当該画素は、(1)第1選択ラインへの接続用であるゲートと、ソースと、ドレインとを有する第1トランジスタと、(2)当該第1トランジスタのドレインが接続されている第1端子と、第2端子とを有するキャパシタと、(3)オートゼロラインへの接続用であるゲートと、当該第1トランジスタの当該ソースが接続されているソースと、ドレインとを有する第2トランジスタと、(4)第2選択ラインへの接続用であるゲートと、当該第2トランジスタのドレインに接続されたソースと、ドレインとを有する第3トランジスタと、(5)当該第1トランジスタのソースに接続されたゲートと、ソースと、当該第3トランジスタの上記ソースに接続されたドレインとを有する第4トランジスタと、(6)当該第1トランジスタのソースに接続されたゲートと、ソースと、当該第3トランジスタの当該ドレインに接続されたドレインとを有する第5トランジスタと、(7)当該第4トランジスタのソースと当該第5トランジスタのソースとが、一方の端子に接続されている2個の端子を有する光要素とから成ることを特徴とするディスプレイ。
【0026】
[8]前記光要素が有機発光ダイオード(OLED)である[7]に記載のディスプレイ。
【0027】
[9]前記第2選択ラインが前行からのオートゼロラインである[7]又は[8]に記載のディスプレイ。
【0028】
[10](1)少なくとも一つのオートゼロ化画素構造と、(2)当該オートゼロ化画素構造にオートゼロ化の実行を可能にするため、当該オートゼロ化画素構造に接続されたオートゼロラインと、(3)オートゼロ電圧の範囲を拡張するため、一つの電圧を当該オートゼロ化画素構造に運ぶように、当該オートゼロ化画素構造に接続された第2ラインとから成るディスプレイ。
【0029】
[11]光要素への印加エネルギーを制御する回路を含む少なくとも1個の画素を有するディスプレイを点灯する方法であって、(a)画素をオートゼロ化するステップと、(b)データライン経由でデータを当該画素へロードするステップと、(c)保存されたデータに基づいて当該光要素を点灯するステップとから成ることを特徴とする方法。
【0030】
[12]前記オートゼロ化ステップ(a)の前に前記画素をプリチャージするステップを更に含む[11]に記載の方法。
【0031】
[13]前記オートゼロ化ステップ(a)が基準ブラックレベルを印加するステップを含む[11]は[12]に記載の方法。
【0032】
[14]少なくとも1個の画素を有するディスプレイを点灯する方法であって、(a)当該画素の画素パラメータを測定するステップと、(b)測定された画素パラメータに基づいて入力画素データを調整するステップと、(c)調整された入力画素データに基づいて当該画素を点灯するステップとから成ることを特徴とする方法。
【0033】
[15]前記測定ステップ(a)が前記画素によって引き出された電流を外部的に測定する[14]に記載の方法。
【0034】
[16]前記調整ステップ(b)が、電圧オフセット(Voffset)パラメータを求めるため、前記測定された画素パラメータを使用して前記画素データを補正する[14]又は[15]に記載の方法。
【0035】
[17]前記調整ステップ(b)が、更に、ゲイン係数(C)パラメータを求めるため、前記測定された画素パラメータを使用して前記画素データを補正する[16]に記載の方法。
【0036】
[18]ディスプレイコントローラと当該ディスプレイコントローラに接続されると供に複数の画素から成るディスプレイとから成るシステムであって、当該各画素が、(1)第1選択ラインへの接続用ゲートと、ソースと、およびドレインとから成る第1トランジスタと、(2)当該第1トランジスタの当該ドレインに接続された第1端子と、第2端子とを有するキャパシタと、(3)オートゼロラインへの接続用ゲートと、当該第1トランジスタの当該ソースに接続されたソースと、ドレインとを有する第2トランジスタと、(4)第2選択ラインへの接続用ゲートと、当該第2トランジスタの当該ドレインに接続されたソースと、ドレインとを有する第3トランジスタと、(5)当該第1トランジスタの当該ソースに接続されたゲートと、ソースと、当該第3トランジスタの当該ソースに接続されたドレインとを有する第4トランジスタと、(6)当該第1トランジスタの当該ソースに接続されたゲートと、ソースと、当該第3トランジスタの当該ドレインに接続されたドレインとを有する第5トランジスタと、(7)当該第4トランジスタのソースと当該第5トランジスタのソースとが、一方の端子に接続されている2個の端子を有する光要素とから成ることを特徴とするシステム。
【0037】
[19](1)画素の画素パラメータを測定するための測定モジュールと、(2)当該測定された画素パラメータを保存するための記憶装置とを有するディスプレイコントローラと、(3)当該保存された画素パラメータに基づいて調整された入力画素データを表示するため、当該ディスプレイコントローラに接続されたディスプレイとから成るシステム。
【0038】
[20]前記測定モジュールが前記画素によって引き出される電流を測定するための電流検知回路を有する[19]に記載のシステム。
【発明の効果】
【0039】
本発明のディスプレイは輝度の均一性が大幅に改善されており、その工業的価値は高い。
【発明を実施するための最良の形態】
【0040】
以下、本発明を図面を使用して詳しく説明する。尚、理解を容易にするため、各図に共通の要素は可能な限り同一の符号を付した。
【0041】
図3は、本発明によるアクティブマトリックスLED画素構造300の略図である。好ましい実施態様において、アクティブマトリックスLED画素構造は、薄膜トランジスタ(TFT)、すなわちポリシリコンまたはアモルファスシリコンを使用して作られたトランジスタを使用して実施される。同様に、好ましい実施態様において、アクティブマトリックスLED画素構造は、有機発光ダイオード(OLED)を使用する。この画素構造は薄膜トランジスタと有機発光ダイオードを使用して実施しているが、本発明は他のタイプのトランジスタや発光ダイオードを使用しても実施できる。
【0042】
この画素構造300は、トランジスタ閾値電圧(Vt)の不均一性が大きくかつOLEDターンオン電圧の不均一性が大きい場合でも、均一な電流駆動を提供する。すなわち、OLEDを通る電流を均一に保ち、それによってディスプレイの輝度の均一性を確保することが望ましい。
【0043】
図3を参照すると、画素構造300は、5個のNMOSトランジスタN1(310)、N2(320)、N3(330)、N4(340)およびN5(350)、コンデンサ302、およびLED(OLED)(光要素)304(光要素)から成る。選択ライン370はトランジスタ350のゲートに接続されている。データライン360はコンデンサ302の一方の端子に接続されている。オートゼロライン380はトランジスタ340のゲートに接続されている。VDDライン390がトランジスタ320、330のドレインに接続されている。画素アレイ内の前の行からのオートゼロライン382が、トランジスタ330のゲートに接続されている。
【0044】
前行からのオートゼロライン382は第2の選択ラインとして実施可能であることに注目すべきである。すなわち、現在の画素のタイミングは、前行からのオートゼロライン382が第2の選択ラインを必要とせずに利用でき、それによって現在の画素の複雑さとコストを低減するようになっている。
【0045】
コンデンサ302の一つの端子は(ノードAにおいて)トランジスタ330のソースと、トランジスタ340、350のドレインに接続されている。トランジスタ350のソースは(ノードBにおいて)トランジスタ310と320のゲートに接続されている。トランジスタ310のドレインはトランジスタ340のソースに接続されている。最後に、トランジスタ310と320のソースはLED304の一方の端子に接続されている。
【0046】
前述のように、有機LEDディスプレイの駆動には種々の不均一性による問題が多い。本発明は、これらの問題を対象とする有機LEDディスプレイの構造に関する。すなわち、各LED画素は、LEDターンオン電圧の変動やTFT閾値電圧の変動に鈍感な方法で駆動される。すなわち、現在の画素は、LEDターンオン電圧やTFT閾値電圧の変動に対処するために使用されるオートゼロ化方法を使用して、オフセット電圧パラメータを求めることが出来る。
【0047】
更に、従来のアクティブマトリックス液晶ディスプレイにおいて使用された方法に極めて類似する方法によって、各画素にデータがデータ電圧として供給される。その結果、本発明のディスプレイ構造は、従来の行と列のスキャナに対し、外付けでも内蔵でも使用することが出来る。
【0048】
本発明の画素は、5個のTFTと、1個のコンデンサと、LEDとを使用する。TFTの接続は、LEDのカソードにではなく、アノードに接続されることに注目すべきであり、このことは従来の有機LEDにおいてはITOがホールエミッタであるという事実によって必要とされる。従って、LEDはTFTのドレインにではなく、ソースに接続される。各ディスプレイの列は、2本の行ライン(オートゼロラインと選択ライン)と、1−1/2列ライン(データラインと、隣の列と共有する+VDDライン)を有する。各ライン上の波形も図4に示す。画素300の作動を以下3フェーズ、すなわち3段階で詳述する。
【0049】
第一フェーズはプリチャージフェーズである。前行382のオートゼロ(AZ)ライン上の正のパルスがトランジスタ330を「オン」にし、画素のノードAをVdd、例えば+10Vまでプリチャージする。次にデータラインが、前行の画素へデータを書き込むため、そのベースライン値から変化し、そのベースラインへ戻る。これは考慮中の画素への正味効果を持たない。
【0050】
第二フェーズはオートゼロフェーズである。現在の行のAZラインとSELECTラインが高くなり、トランジスタ340、350を「オン」にし、トランジスタN1 310のゲートを落とし、ターンオン電圧へと自己バイアスをかけ、LEDに極くわずかな電流を流す。このフェーズにおいて、LEDのターンオン電圧とN1の閾値電圧の合計がN1のゲートに保存される。N1とN2とはごく接近して配置できるので、それらの初期閾値電圧は極めて類似している。更に、これら2個のトランジスタのソースに対するゲート電圧Vgsは同じはずである。TFTの閾値電圧のドリフトはTFTの全寿命にわたってVgsのみに依存するので、これらデバイスの閾値電圧はTFTの全寿命にわたって追従すると見なすことが出来る。従って、N2の閾値電圧もそのゲート上に保存される。オートゼロ化の完了後、オートゼロラインはロー(low)に戻る一方、選択ラインはハイ(high)のままである。
【0051】
第三フェーズはデータ書き込みフェーズである。データはベースライン電圧を超える電圧としてデータラインへ印加され、コンデンサを介して画素に書き込まれる。次に選択ラインがローに戻り、データ電圧、プラスLEDターンオン電圧、プラスN2の閾値電圧の合計が、残りのフレームに関してノードBに保存される。保存されたデータがリークによって失われないように、ノードBから+Vddまでのコンデンサを使用できることに注目すべきである。
【0052】
要するに、オートゼロフェーズの間、細電流(trickle current)を使用して、LEDのターンオン電圧とN2の閾値電圧が「測定」され、ノードBに保存される。このオートゼロフェーズは、本質的には駆動電流が極めて小さい電流駆動モードの作動である。オートゼロフェーズの後の書き込みフェーズになって初めて、印加されたデータ電圧を使用してLEDに増分が与えられる。従って、本発明は、電圧駆動または電流駆動よりはむしろ、「ハイブリッド駆動」を有するということが出来る。ハイブリッド駆動方法は、電圧駆動および電流駆動における欠点がなく、両者の長所を組み合わせるものである。LEDのターンオン電圧とTFTの閾値電圧の変動は、電流駆動における場合と全く同様に補正される。同時に、ディスプレイ上のすべてのラインは電圧によって駆動されるので、高速で駆動することが出来る。
【0053】
注目べきことに、データライン360に印加されるデータ電圧の増分は、LED304全体にわたって直接現れるのではなく、N2(320)とLEDのVgs間に分割される。このことは単に、データ電圧からLED電圧への非線型のマッピングがあることを意味する。このマッピングは、LED電圧からLED電流への非線型のマッピングと組み合わされて、データ電圧からLED電圧への全体の伝達関数を発生するが、これは単調で、上記のようにディスプレイの全寿命にわたって安定している。
【0054】
現在の画素構造300の利点は、閾値が補正されない画素におけるトランジスタ(N3、N4およびN5)がフレームあたり1列時間のみオンとなるためデューティサイクルが極めて短く、認識できるほどにはシフトしないと予想されることである。更に、N2は、LEDの現在パスにおける唯一のトランジスタである。このパス上で直列接続されたトランジスタは、ディスプレイ効率を劣化させるか、あるいは未補正のTFT閾値シフトによる問題を発生する可能性があり、もしも一つの列上の全部の画素によって共有されると、縦方向の著しいクロストークをもたらす可能性がある。
【0055】
選択パルスとオートゼロ(AZ)パルスは行スキャナによって形成される。列データはAZパルス同士間のタイムスロットにおいて(任意の)一定ベースライン電圧に加えて印加される。選択信号の下降エッジは、データライン上でデータが有効である間に発生する。直接サンプル・タイプまたはチョップト・ランプ・タイプのいずれかの各種の外付けまたは内蔵の列スキャナが、このタイミングによってデータを発生することが出来る。
【0056】
上記の画素構造によれば、有機LEDを使用して大型の直視ディスプレイを造ることが出来る。もちろん、現在の画素構造は、駆動電流を必要とするディスプレイ要素を使用する任意のディスプレイ技術にも、特にディスプレイ要素またはTFTのターンオン電圧がシフトするかまたは不均一である場合、適用可能である。
【0057】
図5は、本発明によるアクティブマトリックスLED画素構造500の好ましい実施態様の略図である。この画素構造500は、図3の画素構造300に類似であるが、ここでは2個のトランジスタの代わりにショットキダイオード1個を使用している。
【0058】
画素構造300が有する可能性のある欠点の一つとして、1画素あたり5個のトランジスタを使用していることが挙げられる。すなわち、各画素に多数のトランジスタを使用しているので、画素のフィルファクタ(fill factor)(アクティブプレートを通るボトム側放出を想定して)およびその収率(yield)にも影響を及ぼす可能性がある。従って、画素構造300は、各画素に1個のショットキダイオードのみを使用してトランジスタ数を5個から3個に減らしつつ、且つ上記と同じ機能を果たす。
【0059】
図5において、画素500は3個のNMOSトランジスタN1(510)、N2(520)、N3(530)、1個のコンデンサ502、1個のショットキダイオード540、およびLED(OLED)550(光要素)から成る。選択ライン570はトランジスタ530のゲートに接続されている。データライン560はコンデンサ502の一方の端子に接続されている。オートゼロライン580はトランジスタ520のゲートに接続されている。点灯ライン(VDDラインに類似)590はショットキダイオード540の一方の端子に接続されている。
【0060】
コンデンサ502の一方の端子は(ノードAにおいて)トランジスタ520と530のドレインに接続されている。トランジスタ530のソースは(ノードBにおいて)トランジスタ510のゲートに接続されている。トランジスタ510のドレインはトランジスタ520のソースと、ショットキダイオード540の一方の端子に接続されている。
【0061】
画素構造500も、下記のように、プリチャージフェーズ、オートゼロフェーズ、およびデータ書き込みフェーズの3フェーズで作動する。すべての点灯ラインはディスプレイの周囲で相互に結合されていて、プリチャージフェーズが始まる前に、これら点灯ラインは、約+15Vのプラスの電圧VILLに保持される。以下の説明においては、考慮中の行を「行i」と呼ぶ。各ライン上の波形も図6に示す。
【0062】
第一フェーズはプリチャージフェーズである。プリチャージは、オートゼロ(AZ)ラインがトランジスタN2をオンにし、選択ラインがトランジスタN3をオンにすると開始される。このフェーズは、データラインがリセットレベルにあるとき行なわれる。ノードAとBにおける電圧はトランジスタN1のドレインと同じ電圧まで上昇するが、これはVILLより低いダイオード降下である。
【0063】
第二フェーズはオートゼロフェーズである。次に、点灯ラインがアースに落ちる。このフェーズ中、アレイ上のすべての画素は短時間暗くなる。ここで、ショットキダイオード540がトランジスタN1のドレインを、アースされた点灯ラインから絶縁して、N1のオートゼロ化が始まる。ノードBがトランジスタN1の閾値電圧プラスLED550のターンオン電圧にほぼ等しい電圧に達すると、AZラインを使用してトランジスタN2を「オフ」にし、点灯ラインはVILLに戻る。選択されなかった行のすべての画素が再び点灯する。
【0064】
第三フェーズはデータ書き込みフェーズである。次に、行iに関するデータがデータラインに印加される。ノードAとBにおける電圧上昇が、データラインのリセット電圧レベルとデータ電圧レベル間の差を等しくする。このようにして、トランジスタN1の閾値電圧とLEDのターンオン電圧の変動が補正される。ノードBにおける電圧が落ち着いた後、行iに関する選択ラインを使用してトランジスタN3をオフにし、データラインがリセットされる。これで次のフレームまで適切なデータ電圧が画素に保存される。
【0065】
以上、先に述べた5トランジスタ画素の利点を持ちつつも、トランジスタ数の少ない、OLEDディスプレイ用3トランジスタ画素について説明した。更なる利点として、5トランジスタ画素には、オートゼロ化とLED駆動とに別々のトランジスタを使用されることである。画素300が適切に作動するには、これら2個のトランジスタの初期閾値が一致し、寿命の全期間にわたって同じようにドリフトすることが必要である。最近の実験データが示唆するところによれば、(これらトランジスタのように)TFT同士のドレイン電圧が互いに異なると、両TFTは同様にはドリフトしない。従って、画素500は、適切なオートゼロ化が保証されるように、LEDを駆動する同じトランジスタ上でオートゼロ化を行なう。
【0066】
図7は、本発明によるアクティブマトリックスLED画素構造700の代替実施態様の略図である。この画素構造700は、図3の画素構造300に類似するが、更に正確なオートゼロ電圧を発生する。
【0067】
すなわち、図3において、オートゼロ化は、各プリチャージサイクルが図3に示すように大きなプラス電荷QPCを画素300のノードAに注入するという事実から生ずる。プリチャージフェーズ中、ノードA上のキャパシタンスのほとんどすべてはコンデンサCdataからであり、ノードAに注入される電荷は式(1)で表される。
【0068】
【数1】
【0069】
ここでVAは、プリチャージフェーズが始まる前のノードAにおける電圧である。VAは、画素300に予め与えられたデータ、N3(300)の閾値電圧、およびLED304のターンオン電圧に左右される。Cdataが大きなキャパシタンス(約1pF)であるので、QPCも10ピコクーロン(picocoulomb)程度と大きい。
【0070】
画素300が安定したオートゼロレベルにあるとき、QPCはオートゼロフェーズ中、N1(300)とLED304とを通って流れる。オートゼロ間隔(インタバル)は短いので(約10μsec)、N1にはその閾値電圧より高いゲート対ソースオートゼロ電圧が残る可能性があり、同様にLEDもそのターンオン電圧を上回ってオートゼロ化する。このように、オートゼロ化プロセスにおいては、ノードAとノードBで、真のゼロ電流オートゼロ電圧ではなく、その近似値を発生する可能性がある。
【0071】
注目すべきことは、N1とLEDを通る正確なゼロ電流に対応する真のゼロ電流オートゼロ電圧を発生させる必要がないという点である。本発明において、微弱な電流(約10ナノアンペア)をN1 300とLED 304とを通って流すことの出来るオートゼロ電圧を得ることが望ましい。オートゼロ間隔(インタバル)は約10μsecであるので、QPCは約0.1ピコクーロン程度のはずである。上記のように、QPCは約10ピコクーロンである。
【0072】
このように大きなQPCの効果として、画素の安定オートゼロ電圧が閾値電圧とターンオン電圧の合計をはるかに上回る可能性がある。この状態そのものは、もしも過剰なオートゼロ電圧がディスプレイ全体にわたって均一であれば、問題にはならない。すなわち、すべてのデータ電圧を相応にオフセットすることによって、この効果に対処することが出来る。
【0073】
しかし、もしもQPCが大きいのみならず、前のデータ電圧とオートゼロ電圧そのものに左右される場合、問題を生ずる可能性がある。この状態がもしもディスプレイ内で発生すると、すべての画素のオートゼロ電圧が大幅に過剰になるのみならず、過剰電圧の大きさが画素ごとに異なる可能性がある。実際、そのような条件下では、画素300のオートゼロ化によって均一なディスプレイを作ることが出来ない。
【0074】
この問題に対処するため、画素700はプリチャージQPCを極めて小さい値に下げることが出来る。また、オートゼロ化に実際に必要な電荷に応じてQPCを変化させることの出来る「可変プリチャージ」方法を開示する。要するに、現在のオートゼロ電圧が低すぎる場合、、オートゼロ電圧を所望の値にまで上げるため、QPCはその最小値、約0.1ピコクーロンとなる。しかし、現在のオートゼロ電圧が高すぎると、QPCは実質的にゼロになり、オートゼロ電圧が急速に下がることを可能にする。
【0075】
図7を参照すると、画素700は、5個のNMOSトランジスタ、N1(710)、N2(720)、N3(730)、N4(740)、N5(750)と、コンデンサ702と、LED(OLED)704(光要素)とから成る。選択ライン770はトランジスタ710のゲートに接続されている。データライン760はコンデンサ702の一方の端子に接続されている。オートゼロライン780はトランジスタ740のゲートに接続されている。VDDライン790はトランジスタ720と750のドレインに接続されている。画素アレイ内の前の行からのオートゼロライン782はトランジスタ750のゲートに接続されている。
【0076】
本発明において、前の行からのオートゼロラインを第二選択ラインとすることが出来ることが特徴である。すなわち、現在の画素のタイミングを、第二選択ラインを必要とせずに前の行からのオートゼロライン782を利用できるようなタイミングにして、現在の画素の複雑さとコストを低減することが出来る。
【0077】
コンデンサ702の一方の端子は(ノードAにおいて)トランジスタ710のドレインに接続されている。トランジスタ710のソースは(ノードBにおいて)トランジスタ720、730のゲートに接続され、トランジスタ740のソースに接続されている。トランジスタ740のドレインは(ノードCにおいて)トランジスタ750のソースとトランジスタ730のドレインに接続されている。最後に、トランジスタ730、720のソースはLED704の一方の端子に接続されている。
【0078】
更に具体的に、画素700は、トランジスタN3(730)のドレインであるノードCにプリチャージ電圧が印加されること以外は、画素300に類似する。更に、図8に示すようないくつかのタイミング変更もある。以下に、画素700の作動を3フェーズの段階に分けて説明する。
【0079】
第一フェーズは前のラインタイム中、すなわちデータが前の行の画素に印加される前に行なわれるプリチャージフェーズである。選択ライン上のプラスのパルスがN1を「オン」にし、これによってノードAとBが互いにショートされ、画素700の状態が、直前のオートゼロフェーズの後の状態に戻る。すなわち、画素は、画素の適切なオートゼロ電圧の最近の推測値である、データに依存しない電圧に戻る。N1が「オン」である間、前の行ラインからのオートゼロライン782上の正のパルスがトランジスタN5を「オン」にし、これによってノードCをVddにプリチャージする。次に、トランジスタN1とN5が「オフ」とされる。
【0080】
トランジスタN1とN5のオン、オフの相対的タイミングは、あまり重要ではないが、トランジスタN1は、トランジスタN5がオフになる前にオンとしなければならない。そうしないと、トランジスタN3が旧データ電圧に応じて依然としてオンのままとなり、ノードCへ注入された電荷がトランジスタN3を経てリークしてしまう可能性がある。
【0081】
プリチャージフェーズの後、電荷QPCはノードCにおいて、トランジスタN3、N4、N5のゲート対ソース/ドレインのキャパシタンス上に保存される。これらキャパシタンスの合計は極めて小さく(約10fF)、また、プリチャージ間隔がノードCを約10V上昇させるので、QPCは当初、約0.1ピコクーロンである。しかしこの電荷は、前のオートゼロ電圧の真のオートゼロ電圧に対する近似精度によって変化する割合で、オートゼロフェーズの前にノードCからリークする。従って、オートゼロ化のためにはどれ程の電荷量が必要かということ次第で、QPC≦0.1ピコクーロンの関係はより精確に示されることになる。これは可変プリチャージ特徴である。直前のオートゼロ電圧が低すぎる場合、N3はプリチャージフェーズ後、非導通となり、QPCはその最大値に留まるはずであり、オートゼロフェーズ中、オートゼロ電圧をその要求レベルに向かって上昇させる。直前のオートゼロ電圧が高すぎる場合、N3は導通し、QPCはオートゼロフェーズが始まるまでにはリークし、オートゼロ電圧の急低下が可能になる。
【0082】
トランジスタN1とN5の相対的タイミングは重要ではないが、好ましいタイミングを図8に示す。プリチャージに要する時間を最短にするため、2個のトランジスタN1とN5は同時にオンとされる。N1はN5より前にオフとされるが、これにより、ノードCからのQPCの(意図的な)リークは、N1をオフにすることによって容量的に押し下げられたノードB電圧に対応する。これにより、ノードCからのQPCのリークは、画素にゼロデータが印加されたときに等しいノードB電圧に確実に対応する。
【0083】
要するに、画素700は、画素300に比してより効果的なオートゼロ化を可能にする画素のプリチャージ手段を提供する。具体的には、画素700のオートゼロ化は、より正確、迅速、かつデータに対して独立性である。コンピュータシミュレーションによる確認では、画素700は、オートゼロ化が良好であり、10,000時間の作動寿命の全期間にわたってほぼ一定のOLED電流対データ電圧特性を維持することが出来る。
【0084】
図9は、本発明の他の実施態様であるアクティブマトリックスLED画素構造900の略図である。画素構造900は、図7の画素構造700に類似しているが、追加のVprechargeライン992を備え、LED供給電圧Vddを上げずにオートゼロ電圧範囲を拡張することが出来る点が異なる。画素のこの追加修正は、画素の寿命と効率を改善する。
【0085】
以上説明した画素(200、300、700)は、Vddがプリチャージ電圧であるので、オートゼロ電圧がVddを超えることが出来ないという制限がある。しかし、トランジスタN2とN3の閾値電圧がトランジスタの寿命期間にわたってドリフトし、TFTドリフト電圧とOLEDターンオン電圧のドリフトを補正するため、オートゼロ電圧をVddより高くする必要が生じる点に到達する。オートゼロ電圧は、より高い電圧に到達することは出来ないので、ディスプレイの均一性は急速に劣化し、ディスプレイの有用寿命の終りを告げる。Vddを高くすれば、より高いオートゼロ電圧を達成できるが、VddはOLED駆動電源でもあるので、パワー効率が犠牲になる。
【0086】
更に、パワー効率の改善のため、Vddを下げてトランジスタN2をライン形領域で作動させると、オートゼロ電圧の範囲は更に制限される。(もちろん、そのようにすると飽和状態で作動させた場合よりN2を大きくする必要がある。)この場合、短時間の作動の後、オートゼロ電圧はVddより高いレベルに到達する必要があるので、駆動寿命は極めて短くなる。
【0087】
図9を参照すると、画素700に、オートゼロ電圧に対する制限をなくし、それによってVddを十分に上回ることを可能にするオプションの変更が組込まれている。画素900は、列ライン992が追加され、それがトランジスタ950のドレインに接続されている以外は、画素700と同じである。
【0088】
列ライン992は、DC電圧Vprechargeをすべての画素に運ぶため、アレイに追加されている。これらすべての列ラインは、ディスプレイの端で相互接続されている。VprechargeをVddより高いレベルに上げることによって、画素900は、Vprechargeより高い電圧にプリチャージを行ない、オートゼロ化することが出来る。の高い値は、ディスプレイ効率にほとんど影響を及ぼさない。
【0089】
各Vprechargeライン992は、画素の隣接する列との共有が可能であることに注目すべきである。このVprechargeラインはまた、行ラインとして走らせ、隣接する行との共有が可能である。
【0090】
要するに、オートゼロ電圧の範囲をVddを超えて拡張するため、追加の電圧ラインを備えたOLED画素を開示する。これによってOLED駆動トランジスタは、パワー効率上必要な低い電圧で、場合によってはライン形領域においてすら、オートゼロ電圧を制限することなく、作動することが出来る。従って、長い作動寿命と高効率が達成できる。この変更を画素700について説明したが、最終的には、このオプション変更は、上記画素200、300を含み、それらに限らない他のオートゼロ画素構造にも実施可能である。
【0091】
上記各画素構造は、OLEDディスプレイ用として、画素におけるトランジスタ閾値電圧変動とOLEDターンオン電圧変動が補正されるように設計されているが、これら画素構造は、画素の外部で発生する不均一性に対処するようには設計されていない。この画素は、ディスプレイプレートの外部からでも、ディスプレイに一体化した状態でも、従来の列駆動回路に使用可能であることが指摘された。
【0092】
残念ながら、一体型データドライバは、外付けドライバほど精度がよくないのが普通である。市販の外付けドライバでは±12mVの精度を達成できるが、一体型ドライバでは±50mVの精度を達成できないことが判明している。一体型ドライバに特有なタイプの誤差は、オフセット誤差、すなわち、すべてのデータ電圧に加えられる、データ非依存性のDCレベルである。このオフセット誤差は不均一、すなわちDCレベルの値はデータドライバごとに変動する。液晶ディスプレイはオフセット誤差を許容する傾向がある。その理由は、フレームが順次反対極性で駆動され、あるフレームでオフセット誤差が液晶をわずかに暗くし、次のフレームで明るくするが、平均的にはほぼ正確で、交互の誤差は目で認識できないからである。しかし、OLED画素は単一極性データによって駆動される。従って、オフセット誤差の二極消去は発生せず、一体型スキャナを使用すると深刻な不均一性問題が発生する可能性がある。
【0093】
図10は、列トランジスタ1020を介してデータドライバ1010に接続された本発明のアクティブマトリックスLED画素構造300の略図である。本発明は、OLEDディスプレイ用の一体型データスキャナにおけるオフセット誤差の消去方法を説明する。すなわち、この方法は、画素がデータラインに容量的に接続され、例えば上記の画素200、300、500および700のようなオートゼロフェーズを有する任意の画素とともに作動するように設計されている。
【0094】
図10を参照すると、上記の画素300は、OLED要素の輝度を確定するため画素にアナログレベルを供給するデータラインに接続されている。図10において、データラインは、データライン上に電圧を設定するためのチョップト・ランプ技法(chopped ramptechnique)を使用するデータドライバによって駆動される。このアプローチ(技法)には、データライン上にオフセット誤差を発生させる種々の誤差源が存在する。例えば、電圧比較器が切り替わる時間は、比較器の最大スルーレート(slew rate)次第で変動する可能性がある。また、最大スルーレートは大幅に変動することが、実験によって観察されている。オフセット誤差は、画素に保存されている電圧に影響を及ぼす。オフセット誤差はまた、不均一であるので、ディスプレイ全体にわたって輝度の変動をもたらす。
【0095】
本発明においては、画素がそれ自体の内部閾値誤差を消去するためのオートゼロ化の期間を、データスキャナのオフセット誤差のキャリブレーションにも使用する。種々のラインの波形を図11に示す。
【0096】
すなわち、これは実際のデータ電圧を印加するのと同じ列ドライバを使用してデータライン上に基準ブラックレベルを設定することによって達成される。画素のオートゼロフェーズ中に印加されるこの基準ブラックレベルは、実際のデータ電圧が設定されるのと全く同じやり方でデータライン上に設定される。すなわち、データランプ(data ramp)は電圧比較器によって定められる時間においてチョップされる。従って、画素のコンデンサCを横切る電圧は画素のターンオン電圧と、ブラックレベルにオフセット誤差電圧をプラスした組合せによって定まる。基準ブラックレベルは、オートゼロフェーズの全期間、維持される。実際のデータが画素に印加されると、データスキャナオフセット誤差は画素のコンデンサ上に保存された電圧によって消去される。
【0097】
この技法は、チョップト・ランプを使用する一体型スキャナのみならず、列上へ直接サンプリングを使用するスキャナにも適用可能である。直接サンプリングの場合、誤差は、(大きな)列トランジスタがオフにされるとき、ゲート信号のデータラインへの不均一容量フィードスルーによって発生する。このトランジスタの閾値電圧変動は、チョップト・ランプ・データ・スキャナによって生じる不均一オフセット誤差と全く同様に、不均一オフセット誤差を生じる。
【0098】
従って、これは同様に補正できる。ブラック基準電圧は、画素のオートゼロフェーズ中、列に書き込まれる。一行のすべての画素が同時にオートゼロ化するので、このブラックレベルは、ラインタイム開始時にすべてのデータ列に同時に書き込まれる。ブラックレベルはオートゼロフェーズの全期間中、維持される。チョップト・ランプ・スキャナの場合のように、実際のデータが画素に印加されると、オフセット誤差は画素キャパシタに保存されている電圧によって消去される。しかし、オフセット誤差の補正に必要な時間オーバーヘッドは、チョップト・ランプ技法を使用するよりも、直接サンプリング技法を使用する方が少ないように思われる。
【0099】
データドライバ誤差を補正するための本発明の方法は、別の方法よりも輝度の均一性のはるかに良好な有機LEDディスプレイの作成を可能にするはずである。ここに説明した方法と、上記いずれかのオートゼロ化画素を使用して、ディスプレイの全寿命にわたって均一性に目立った劣化のない、8ビットの輝度均一性が達成可能である。
【0100】
上記開示では、ディスプレイの輝度の不均一性に対処するため使用することの出来る複数の画素構造を記述したが、代替のアプローチ(技法)として、外付け手段によって不均一性を補正することが出来る。より具体的には、下記の開示は、ディスプレイの輝度の不均一性に対処するための方法と外付けキャリブレーション回路を説明する。要するに、すべての画素について不均一性を測定し保存し、測定した不均一性を使用して、データ(例えばデータ電圧)のキャリブレーションを行なうことが出来る。
【0101】
このように、以下の説明においては、図2の従来の画素構造を使用するが、本発明の外付けキャリブレーション回路と方法は、上記の画素300、500、700を含み、これらに限らない他の画素構造にも使用することが出来る。しかし、本発明の外付けキャリブレーション回路と方法によって不均一性に対処すれば、より簡単な画素構造をディスプレイに採用でき、それによってディスプレイの収率とフィルファクタ(fill-factor)を増加させることが出来る。
【0102】
図12は、画素200のアレイ(集合)を相互接続して画素ブロック1200とした状態の略図である。図2を参照すると、動作の際、データは、アクティブマトリックスディスプレイで普通に行なわれる方法で、画素アレイに書き込まれる。すなわち、選択ラインを高く駆動することによって画素の一行が選ばれ、それによってアクセストランジスタN1がオンとなる。各データラインにデータ電圧を印加することによって、この行の各画素にデータが書き込まれる。ノードAにおける電圧が安定した後、選択ラインを低く駆動することによって、この行が選択から解除される。このデータ電圧は、次のフレームでこの行が選択されるまで、ノードAに保存される。N1がオフにされている間に、ノードAから多少の電荷リークの可能性があるので、不適当なレベルの電圧降下を防ぐため、ノードAに蓄電コンデンサが必要になるかも知れない。図中の破線は、電圧降下に対処するための、コンデンサの接続方法を示す。しかし、そのような追加のコンデンサを不要にするほど十分なキャパシタンスがN2のゲートに関連して存在するかもしれない。
【0103】
注目すべきことに、OLEDの輝度Lは、その電流Iにほぼ比例し、比例定数はディスプレイ全面にわたってかなり安定している。従って、良好に確定されたOLED電流を発生させれば、ディスプレイは視覚的に均一になる。
【0104】
しかし、プログラムによって画素へ供給されるのは、OLED電流ではなくN2上のゲート電圧である。TFT閾値電圧と相互コンダクタンス(transconductance)は、OLEDの電気的パラメータが呈するように、ディスプレイ全体にわたる多少の初期不均一性を呈する可能性がある。更に、TFT閾値電圧は、OLEDターンオン電圧と同様に、バイアス温度ストレス条件下で増加することが周知である。従って、これらのパラメータは、当初不均一であり、各画素の個々のバイアス履歴に依存する態様で、画素の全寿命にわたって変化するものと期待される。これらパラメータを補正せずにN2のゲート電圧のプログラムを作成すると、ディスプレイは当初から不均一で、ディスプレイの全寿命にわたって不均一性が次第に増大する。
【0105】
本発明は、TFTとOLEDの電気的パラメータが補正され、それによって良好に確定されたOLED電流が画素アレイ内に生じるような方法である。N2に印加されるデータ電圧を補正するための方法を以下に説明する。
【0106】
図2と図12は、データラインに並列に配置されたVDD供給ラインを有する画素アレイを示す。(好ましい実施態様において、VDDラインは選択ラインに並列に配線することが出来る。)このようにして、画素が2個またはそれ以上の隣接する列で各VDDラインを共有して、VDDラインの本数を減らすことが出来る。図12は、VDDラインがディスプレイの周囲で結束されてブロック化された状態を示す。各画素ブロック1200に含まれるVDDラインの数は、1本と少なくても、ディスプレイ上のVDDラインの全数のように多くてもよい。しかし、好ましい実施態様において、各画素ブロック1200は、約24本のVDDライン、すなわち約48の画素列を含む。
【0107】
図13は、ディスプレイ1310とディスプレイコントローラ1320との相互接続の略図である。ディスプレイ1310は複数の画素ブロック1200から成る。ディスプレイコントローラ1320は、VDDコントロールモジュール1350、測定モジュール1330、および種々のI/Oデバイス、例えばA/Dコンバータや、画素パラメータを保存するためのメモリーから成る。
【0108】
各画素ブロックは、図12、13に示すように、ディスプレイの端において検知ピン(VDD/SENSE)1210に接続されている。通常のディスプレイ作動中、検知ピン1210は、例えば10ないし15ボルトの外部Vdd電源に切り替えられ、これによってOLEDエレメントを点灯するための電流をディスプレイに供給する。更に具体的には、各VDD/SENSEピン1210は、ディスプレイコントローラ1320において、一対のpチャンネルトランジスタP1(1352)とP2(1332)および電流検知回路1334に接続されている。通常の作動中、ディスプレイコントローラからのILLUMINATE信号がP1を作動させてVDD/SENSEピンをVdd電源に接続する。典型的な実施態様において、P1を通る電流は約1mA/列と予想される。
【0109】
TFTとOLEDのパラメータを補正するため、特別測定サイクル中、各画素のパラメータに関する情報を収集するため、MEASURE信号を介して外付け電流検知回路1334を作動させる。収集された情報は、通常のディスプレイ作動中、必要なOLED電流を実現するのに適したデータ電圧の計算および調整に使用される。
【0110】
更に具体的には、特定の画素の測定サイクル中、画素ブロック内の他のすべての画素は、それらに低いデータ電圧(例えばゼロ以下)を印加することによって、オフにされ、それによって、「オフ」画素からの電流の引き出しを確実に無視できるようにする。次に、対象とする画素によって引き出された電流が、1個以上の印加データ電圧に応じて測定される。各測定サイクル中、データパターン(すなわち、あるブロック中で、1個の画素のみがオンで、その他すべての画素がオフ)が、通常の方法で画素に印加され、データドライバ回路によってデータがDATAラインに印加され、行が一つずつ選択される。このようにして、ディスプレイが複数の画素ブロックに区画されるので、各画素ブロック内の少なくとも1個の画素をオンにすることによって、複数の画素を測定することが出来る。
【0111】
各画素ブロック内の対象画素によって引き出された電流は、ILLUMINATEラインとMEASUREラインを、VDD/SENSEピン1210をVDD電源から切り離すとともに検知ピンをP2経由で電流検知回路1334のインプットに接続するレベルに駆動することによって外部からP2において測定される。画素電流は1ないし10μAと予想される。電流検知回路1334は図13に相互インピーダンス増幅器として示してあるが、電流検知回路を他の形態で実施することも出来る。本発明においては、増幅器は入力端における電流に比例した電圧を出力端に発生する。この測定された情報は、I/Oデバイス1340によって収集され、そこでこの情報はディジタル形式に変換され、データ電圧のキャリブレーション用に保存される。電流検知回路1334内の抵抗器は約1メガオームである。
【0112】
複数の電流検知回路1334が画素ブロックと一対一の対応で示してあるが、マルチプレックサ(multi-plexer、不図示)を使用すれば、電流検知回路の数を減らすことが出来る。すなわち、複数のVDD/SENSEピンを単一の電流検知回路1334に多重化することが出来る。極端な場合、単一の電流検知回路を全ディスプレイ用に使用することが出来る。VDD/SENSEピンをこのように検知回路に多重化すると、外付け回路の複雑さは低減できるが、ディスプレイ測定時間は長くなる。
【0113】
画素測定サイクルを行なうためには、通常のディスプレイ作動を中断しなければならないので、画素測定は、見る人を出来るだけ邪魔しないようにタイミングを図らねばならない。画素パラメータは徐々に変化するので、特定の画素を頻繁に測定する必要はなく、測定サイクルは長期間にわたって分散することが出来る。
【0114】
すべての画素を同時に測定する必要はないが、可変測定ラグ(遅延)に基づく不均一性を避けるためには、同時測定が有利である。これは、ディスプレイモジュールが「オン」または「オフ」されるとき、すべての画素を迅速に測定することによって達成可能である。ディスプレイモジュールが「オフ」のとき画素を測定すれば、通常の作動の邪魔にはならないが、長い「オフ」期間後、保存された画素パラメータはもはや均一性を保証しないかも知れないという欠点がある。しかし、中断しない電源が利用可能であれば(例えばスクリーンセイバーモードにおいて)、ディスプレイが(ユーザーの観点から)「オフ」である間に測定サイクルを周期的に行なうことが出来る。もちろん、ディスプレイモジュールが「オン」のときすべての画素の迅速測定を含まない任意のオプションでは、パワーが「オフ」のとき測定情報を保存するための不揮発性メモリーが利用可能であることが必要である。
【0115】
もしも画素測定情報が利用可能であれば、ディスプレイの不均一性の種々の原因を補正するため、データ電圧の補正またはキャリブレーションをディスプレイに適用することが出来る。例えば、トランジスタの閾値電圧変動とOLEDターンオン電圧変動に対処するため、データ電圧の補正を行なうことが出来る。従って、上記およびその他のディスプレイ不均一性を補正することの出来る複数の方法を以下に説明する。これらの方法を使用すれば、ディスプレイに数個の、そのうちのいくつかは大きな不均一性の原因があっても、均一な高画質ディスプレイを提供することが出来る。
【0116】
この補正方法を説明するため、ディスプレイには図2の画素構造を使用するものと仮定する。しかし、この補正方法は、他の任意の画素構造を使用したディスプレイにも適用できる。
【0117】
図2を参照すると、ノードAに保存された電圧はN2のゲート電圧であり、従ってN2とLEDとを通る電流を確定する。N2上の電圧を変化させることによって、LED電流を変化させることが出来る。N2上のゲート電圧とLEDを通る電流との関係を考慮する。ゲート電圧Vgは、以下の式(2)の様に、N2のゲート対ソース電圧Vgsと、LEDを横切る電圧Vdiodeの二つに分割することが出来る。
【0118】
【数2】
【0119】
飽和状態のMOSトランジスタのドレイン電流は以下の式(3)で表される。
【0120】
【数3】
【0121】
ここで、kはデバイスの相互コンダクタンスパラメータ、Vtは閾値電圧である(ライン形領域における作動は下記参照)。従って、以下の式(4)が得られる。
【0122】
【数4】
【0123】
OLEDを通る前向き電流は以下の式(5)で表される。
【0124】
【数5】
【0125】
ここで、Aとmは定数である(Burrows 他の J. Appl. Phys. 79(1996)参照)。従って、以下の式(6)が得られる。
【0126】
【数6】
【0127】
従って、ゲート電流とダイオード電流との全体的関係は、以下の式(7)で表される。
【0128】
【数7】
【0129】
OLEDのI−V特性を表すため、他の関数形式を使用することも出来るが、上記の式によれば、ゲート電流とダイオード電流との間の異なる関数関係をもたらすことに注目すべきである。しかし、本発明は、上記のOLEDのI−V特性の詳細な関数形に限定されず、従って、任意のダイオード的特性に関して作動するように適応させることが出来る。
【0130】
OLEDの輝度Lは、その電流Iにほぼ比例し、比例定数は、ディスプレイ全面にわたって安定かつ均一である。良好に確定されたOLED電流を発生させることが出来れば、ディスプレイは視覚的に均一となる。しかし、以上説明したように、画素は電流Iではなく、電圧Vgを使用してプログラムされている。問題は、OLEDのパラメータAとmの他に、TFTのパラメータVtとkがディスプレイ全面にわたって、ある程度の初期不均一性を呈するという点である。更に、Vtがバイアス温度ストレス条件下で増加することは周知である。OLEDパラメータAは、OLEDのターンオン電圧に直接関連し、バイアスストレス下で減少することが知られている。OLEDパラメータmは、オーガニック・バンド・ギャップ内のトラップの分布に関連があり、OLEDの全寿命にわたって変化する。従って、これらのパラメータは初期に不均一であり、各画素の個々のバイアス履歴に依存してディスプレイの全寿命にわたって変化するものと予想される。これらのパラメータの変動を補正せずにゲート電圧をプログラムすると、ディスプレイは初期に不均一で、その全寿命にわたって不均一性が増大する。
【0131】
実際に、不均一性の原因は他にもある。ゲート電圧Vgは、意図したデータ電圧Vdataに必ずしも等しくない。むしろ、データドライバにおけるゲイン誤差とオフセット誤差、およびN1の選択解除から発生する(データ依存性の)フィードスルーが、これら二つの電圧に差異を生じさせる。これらの誤差原因も、不均一であり、かつ、ディスプレイの全寿命にわたって変動する。上記およびその他のゲイン誤差とオフセット誤差を、以下の式(8)で表す。
【0132】
【数8】
【0133】
ここで、BとV0はそれぞれゲイン係数とオフセット電圧であり、ともに不均一であり得る。式(7)と(8)を組み合わせて整理すると以下の式(9)が得られる。
【0134】
【数9】
【0135】
ここで、Voff、C、Dは前出のパラメータの組合せである。
【0136】
本発明は、Voff、C、D、およびmの変動を補正するため、意図する(入力)データ電圧を補正する種々の補正方法を提供し、それによって画素アレイ内における良好に確定されたOLED電流の発生を可能にする。パラメータVoff、C、D、およびmの変動を補正するため、上記の外付け電流検知回路が、各画素に関する情報、すなわち単一の画素によって引き出された電流を外部から測定することが出来る。パラメータVoff、C、D、およびmに関して測定された情報を使用して、本発明は、通常のディスプレイ作動中、必要なOLED電流を確定するため、式(9)に従って適切なデータ電圧Vdataを計算する。
【0137】
また、電流の測定値から4個のパラメータVoff、C、D、およびmを正確に計算することは、コンピュータでは高価になり、複雑な繰り返し計算が必要になる。しかし、効果的な補正を維持しつつ計算の複雑さを低減する良好な近似を使用することが出来る。
【0138】
好ましい実施態様において、上記のように4個ではなく、わずか2個のパラメータを使用して画素の不均一特性を表すことが出来る。式(9)の画素の電流電圧特性を参照すると、通常の点灯レベルにおいて、N2のVgsに関するC√I項と、Vdiodeに関するDm√I項とは、ほぼ同じ大きさである。しかし、それらの画素電流への依存性は大きく異なる。mの値は約10であるので、普通の点灯レベルにおいては、Dm√IはC√Iに比してはるかに弱いIの関数である。例えば、Iを100倍に増加させると、C√Iは10倍になるが、Dm√Iは(mを10と仮定すると)1.58倍にしかならない。すなわち、普通の点灯電流レベルにおいては、OLEDのI−V曲線はTFTのI−Vgs曲線よりはるかに急勾配となる。
【0139】
従って、普通の電流レベルにおいて、Dm√Iは電流に対して独立であり、その画素ごとの変動は単に一つのオフセット誤差として処理可能であるという近似が行なわれる。この近似は多少の誤差を持ち込むが、ディスプレイ全体の外観は大幅には劣化しない。従って、かなりの精度で、すべてのディスプレイの不均一性を、オフセットとゲインの変動として処理することが出来る。従って、(9)式は以下の式(10)の様に近似することが出来る。
【0140】
【数10】
【0141】
ここで、Voffset = Voff + Dm√IはDm√Iを含み、VoffsetとCは画素ごとに変動する。
【0142】
図14は、全画素のパラメータの測定によってディスプレイを初期化する方法1400のフローチャートである。方法1400は、ステップ1405から始まり、ステップ1410に進み、そこで、画素ブロック内の対象とする画素以外のすべての画素に、「オフ」データ電圧を印加する。
【0143】
ステップ1420において、対象とする特定の画素のVoffsetとCを求めるため、方法1400は二つのデータ電圧(V1とV2)を印加し、各データ電圧について電流を測定する。
【0144】
ステップ1430において、電流I1とI2の平方根が計算される。好ましい実施態様において、この計算のために平方根表が使用される。
【0145】
ステップ1440において、VoffsetとCとが求められる。すなわち、二つの変数を求めるのに二つの式を使用することが出来る。次に、特定の対象画素の求められたVoffsetとCを記憶装置、例えばメモリーに保存する。全部の画素の測定が終ると、メモリーはアレイ内の各画素について二つのパラメータVoffsetとCとを保存している。これらの値は、後に式(10)を使用してVdataのキャリブレーションまたは調整に使用することが出来る。方法1400は次にステップ1455において終了する。
【0146】
測定される画素を通る電流は、Dm√Iが二つの測定点においてほぼ等しくなるように、十分に高くなければならないことに注目すべきである。この条件は、一方の測定を、システムが発生可能な最高データ電圧において行ない、次に他方の測定をわずかに低いデータ電圧において行なうことによって満足させ得ることが望ましい。
【0147】
ディスプレイの初期化が行なわれると、ディスプレイモジュールに供給された生の入力ビデオデータを修正することが出来る。入力ビデオデータは、例えば(1)画素電圧、(2)ガンマ補正された画素輝度、または(3)画素電流といった種々のフォーマットで存在することが出来ることに注目すべきである。従って、入力ビデオデータのキャリブレーションまたは補正を行なうための、保存されたパラメータVoffsetとCの使用は、各特定のフォーマットに依存する。
【0148】
図15は、画素電圧を表す入力ビデオデータの修正方法1500のフローチャートである。方法1500は、ステップ1505から始まり、ステップ1510へ進み、そこで対象画素に関して保存されたパラメータ、例えばVoffsetとCが取出される。
【0149】
ステップ1520において、方法1500は、入力ビデオデータのキャリブレーションを行なうため、取出したパラメータを印加する。より具体的には、入力ビデオデータにはバイアスがかかっていない、すなわち、ゼロボルトはゼロ輝度を表し、ゼロより大きいデータはゼロより大きい輝度レベルを表すものと期待される。従って、電圧はC0√Iに等しいと見なすことが出来る。ここで、Iは必要電流、C0は定数、例えば典型的な値は103V/√Aである。入力ビデオデータがディスプレイモジュールに入る際の画素変動を補正するため、各画素についてVoffset = Voff + C√Iを、保存されたVoffsetとCに基づいて計算する。この計算は、ビデオデータにC/C0を掛けることと、その結果にVoffsetを加えることとから成る。C0による除法は、ビデオデータVdataが既に一定の係数1/C0によって縮小されていれば不要である。Cによる乗法は、ディジタルロジックで直接、またはルックアップテーブルを使用して行なうことが出来る。例えば、後者の場合、Cの各値は、ビデオデータの値がインデックスであるとともにテーブルエントリーが乗法の結果であるテーブルを指定する。(あるいは、ルックアップテーブル内の入力ビデオデータとCの役割を逆にすることも出来る。)乗法が行なわれた後、ディジタルロジックによりVoffsetの急速加算が行なわれる。
【0150】
ステップ1530において、得られた電圧Vdata、すなわち修正または調整された入力データは、画素アレイのデータドライバに送られる。方法1500は次にステップ1535で終了する。
【0151】
ガンマ補正された輝度データの場合、入力ビデオデータは、L0.45に比例する。ここで、Lは輝度である。これは、CRT輝度-電圧特性に関して予め補正されたビデオデータでは典型的である。L0.45=√Lであり、また、OLED輝度はその電流に比例するので、データは√Iに比例するものとして処理することが出来る。従って、計算は先に説明したゼロオフセット電圧に関する方法と同様な方法で行なうことが出来る。
【0152】
図16は、画素電流、すなわち輝度を表す入力ビデオデータの補正方法1600のフローチャートである。方法1600は、ステップ1605から始まり、ステップ1610に進み、そこで測定された電流の平方根の値が求められる。すなわち、方法1600は、Iを表すビデオデータが√Iを発生するように処理されねばならないこと以外は、上記の方法1500と同じである。上記のように、この演算は、図14に示すように、画素電流測定値から画素パラメータVoffsetとCを求めるのに必要な平方根の値を与える表を使用して行なうことが出来る。ここで再びこの表を使用してビデオデータから√Iを発生させる。
【0153】
次にデータ補正ステップ1610ないし1645は、ステップ1630において入力データにCを掛け、次にVoffsetを加えて補正されたデータ電圧を求めること以外は、上記の方法1500と同一である。
【0154】
あるいは、別の実施態様において、上記のように2個または4個のパラメータではなく、1個のみのパラメータを使用して画素の不均一特性を表すことが出来る。すなわち、単一のパラメータを使用して画素の不均一特性を表すようにして更に単純化を行なう。
【0155】
更に具体的には、多くの場合、画素ごとのゲイン係数Cの変動は小さく、Voffsetのみが不均一性の有意の原因として残る。これは、TFT相互コンダクタンスパラメータkと電圧ゲイン係数Bが均一のとき発生する。この場合、各画素のVoffsetのみを求めれば十分である。そうすると、データ補正は乗法を行なわず(ゲイン係数が均一であると見なされるので)、オフセットパラメータの加算のみを行なう。
【0156】
この単一パラメータ手法は、上記のオートゼロ化OLED画素構造に類似である。この単一パラメータ補正方法は、コンピュータ費用を低減するとともに、満足すべきディスプレイ均一性を生み出すはずである。しかし、ディスプレイの均一性保持が非常に重要な特定のディスプレイの使用に於ては、コンピュータの複雑さと費用が増しても、上記の2個または4個パラメータ方法を使用することが出来る。
【0157】
ここでも、単一パラメータ抽出とデータ補正に関して、ディスプレイ初期化プロセスはデータのフォーマット(形式)に左右される。単一パラメータ手法は、ビデオデータが、(1)画素電圧、(2)画素電流、および(3)ガンマ補正された画素輝度、を表す場合に、ディスプレイの初期化とビデオデータの補正に使用することが出来る。
【0158】
図17は、全画素のパラメータの測定によるディスプレイの初期化方法のフローチャートを示す。方法1700は、ステップ1705から始まってステップ1710へ進み、そこで、画素ブロック内の対象画素以外のすべての画素に「オフ」データ電圧が印加される。 ステップ1720において、対象とする特定の画素に関するVoffsetとCを求めるため、方法1700は、2個のデータ電圧(V1とV2)を印加し、各データ電圧ごとに電流を測定する。
【0159】
ステップ1730において、電流I1とI2の平方根を計算する。好ましい実施態様において、この計算に平方根表を使用する。
【0160】
Cの値は均一であると考えられるので、それは理想的には、ディスプレイ内の任意の場所で2点測定を行なうことによって、求め得ることに注目すべきである。しかしこれは、対象画素が異常であるかも知れないので、問題を有するかもしれない。従って、2点測定は、各画素ごとに行なわれる。
【0161】
ステップ1740において、Cの平均値が求められる。すなわち、各電流測定値に関する√Iを計算するための表を使用して、ディスプレイのCの平均値が計算できる。
【0162】
ステップ1750において、各画素の電流測定値から平均値Cを使用して、各画素のVoffsetが求められる。このようにして、ディスプレイ全体にわたるCの小変動がVoffsetの計算によって部分的に補正される。上記理由により、各画素の電流の測定は、可能な最高データ電圧において測定することが望ましい。
【0163】
最後にステップ1760において、各画素のVoffsetが記憶装置、例えばメモリーに保存される。次に、方法1700はステップ1765において終了する。
【0164】
図18は、画素電圧を表す入力ビデオデータの補正方法1800のフローチャートである。方法1800は、ステップ1805から始まり、ステップ1810へ進み、そこで、対象画素に関して保存されているパラメータVoffsetを取り出す。
【0165】
ステップ1820において、方法1800は、取出したパラメータVoffsetを使用して入力ビデオデータのキャリブレーションを行なう。より具体的には、保存されたVoffsetの値に基づいて、各画素に関するVdata = Voffset+ Vdata の値を計算する。
【0166】
ステップ1830において、得られたVdata、すなわち補正された、または調整された入力データは画素アレイのデータドライバへ送られる。方法1800は次に、ステップ1835において終了する。
【0167】
図19は、ビデオデータが画素電流を表す状況に関する全画素のパラメータの測定によるディスプレイの初期化方法1900のフローチャートである。方法1900は上記方法1700に酷似している。上記方法1700との相違は、方法1900が追加のステップ1950を取り入れて計算されたCの平均値を使用して、ゼロ・オフセットデータ電圧対画素電流の表を作成する場合である。この点から先の初期化とデータ補正プロセスにおいては、この表を使用することにより、平方根演算を行わない。この表は、平方根関数より高い精度で、画素の電流-電圧特性を表すものと期待される。この表は次に、後で使用するため、記憶装置、例えばメモリーに保存される。次に、個々の画素電流測定値を、この表に入れるためのインデックスとして使用して、個々の画素オフセットVoffsetを求める。
【0168】
図20は、画素電流、すなわち輝度を表す入力ビデオデータの補正方法2000のフローチャートである。方法2000は、ステップ2005から始まり、ステップ2010へ進み、そこで現在対象とする画素のVoffsetを記憶装置から取出す。
【0169】
ステップ2020において、ゼロ・オフセットデータ電圧対画素電流の表を使用して入力ビデオデータ電流からゼロ・オフセットデータ電圧を求める。ステップ2030において、このゼロ・オフセットデータ電圧を、取出されたVoffsetに加える。最後に、ステップ2040において、補正または調整された入力ビデオデータを画素アレイのデータドライバへ送る。
【0170】
要するに、ビデオデータがディスプレイモジュールに導入されると、各電流に対応するゼロ・オフセットデータ電圧がV−I表内で検索される。次に、保存されている画素オフセットをゼロ・オフセット電圧に加算し、その結果がデータドライバへの入力となる。方法2000は次にステップ2045において終了する。
【0171】
図21は、ビデオデータがガンマ補正された輝度データを表す状況に関する全画素のパラメータの測定によるディスプレイの初期化方法2100のフローチャートである。方法2100は、上記方法1900に酷似している。方法2100と上記方法1900との相違は、ステップ2150において、計算されたCの平均値を使用してゼロ・オフセットデータ電圧対画素電流の平方根の表を作成するときである。すなわち、ビデオデータは、√Iを表すものとして近似させることが出来る。従って、Cの平均値を使用してVdata対√Iのゼロ・オフセット表を作成し、この表をメモリーなどの記憶装置に保存する。
【0172】
図22は、ガンマ補正された輝度データを表す入力ビデオデータの補正方法2200のフローチャートである。方法2200は、上記方法2000に酷似している。上記方法2000との相違は、Vdata対√Iのゼロ・オフセット表において発生する。従って、要するに、入ってくるビデオデータを使用してゼロ・オフセットデータ電圧を探し、保存された画素オフセットをこれらの電圧に加える。
【0173】
上記説明において、OLED駆動トランジスタN2が飽和状態で作動するものと見なしている。N2がライン形領域で作動するならば、類似の補正方法を使用することが出来る。その場合、画素の電流電圧特性は以下の式(11)で表される。
【0174】
【数11】
【0175】
ここで、C(I)はIの弱い関数である。ここでも、上記のように、オフセット項とゲイン係数のみを求めればよい程度に、電流が十分に高ければ、Dm√I項をVoff項に含めることが出来る。しかし、オフセット電圧のみを不均一と見なす単一パラメータ近似は、ゲイン係数C(I)が不均一なOLEDパラメータAとmを含むので、上記の飽和の場合に関する単一パラメータ近似ほど精度がよいとは予想されない。従って、N2がライン形領域で作動するならば、2個パラメータ補正方法の方が単一パラメータ補正方法よりもはるかに性能がよいと思われる。
【0176】
図23は、本発明の複数のアクティブマトリックスLED画素構造300、500、または700を備えたディスプレイ2320を使用したシステム2300のブロックダイヤグラムである。システム2300は、ディスプレイコントローラ2310とディスプレイ2320とから成る。
【0177】
更に具体的には、ディスプレイコントローラは、中央処理装置CPU(2312)、メモリー2314、および複数のI/O装置(例えばマウス、キーボード、磁気装置や光装置などの記憶装置、モデム、A/Dコンバータ、上記の測定モジュール1330などの各種モジュール)を有する汎用コンピュータとすることが出来る。ディスプレイ2320を作動させるためのソフトウェア命令(例えば上記種々の方法)は、例えば記憶媒体からメモリー2314へロードし、CPU2312によって実行することが出来る。従って、本発明のソフトウェア命令は、コンピュータで読むことの出来る媒体に保存することが出来る。
【0178】
ディスプレイ2320は、画素インターフェイス2322と、複数の画素(画素構造300、500、または700)とから成る。画素インターフェイス2322は画素300、500、または700の駆動に必要な回路を含む。例えば、画素インターフェイス2322は、図1に示したようなマトリックス・アドレッシング・インターフェイスとすることが出来、また、オプションとして追加の上記の信号ライン/制御ラインを含むことが出来る。
【0179】
従って、システム2300は、ラップトップコンピュータとして実施することが出来る。あるいは、ディスプレイコントローラ2310は、マイクロコントローラとして、または特定用途の集積回路(ASIC)として、またはハードウェアとソフトウェア命令との組合せとして、実施することが出来る。要するに、システム2300は、本発明を組込んだ大きなシステム内において実施することが出来る。
【0180】
本発明を、NMOSトランジスタを使用するものとして説明したが、本発明は、関連電圧が逆転したPMOSトランジスタを使用しても実現可能である。
【0181】
以上、本発明の種々の実施態様を本明細書に示しかつ詳細に説明したが、本発明の要旨を超えない限りにおいて多くの態様を取り得ることが出来る。
【図面の簡単な説明】
【0182】
【図1】マトリックスアドレッシングインターフェイスのブロック図
【図2】従来技術のアクティブマトリックスLED画素構造の略図
【図3】本発明のアクティブマトリックスLED画素構造の略図
【図4】図3のアクティブマトリックスLED画素構造のためのタイミング図
【図5】本発明の代替実施態様のアクティブマトリックスLED画素構造の略図
【図6】図5のアクティブマトリックスLED画素構造のためのタイミング図
【図7】本発明の代替実施態様のアクティブマトリックスLED画素構造の略図
【図8】図7のアクティブマトリックスLED画素構造のためのタイミング図
【図9】本発明の代替実施態様のアクティブマトリックスLED画素構造の略図
【図10】本発明の代替実施態様のアクティブマトリックスLED画素構造の略図
【図11】図10のアクティブマトリックスLED画素構造のためのタイミング図
【図12】画素アレイを相互接続して画素ブロックとした略図
【図13】ディスプレイとディスプレイコントローラとの相互接続の略図
【図14】全画素のパラメータの測定によってディスプレイを初期化する方法のフローチャート
【図15】画素電圧を表す入力データの補正方法のフローチャート
【図16】画素電流すなわち輝度を表す入力ビデオデータの補正方法のフローチャート
【図17】ビデオデータが画素電圧を表す場合、全画素のパラメータの測定によってディスプレイを初期化する方法のフローチャート
【図18】画素電圧を表す入力ビデオデータの補正方法のフローチャート
【図19】ビデオデータが画素電流を表す場合、全画素のパラメータの測定によってディスプレイを初期化する方法のフローチャート
【図20】画素電流すなわち輝度を表す入力ビデオデータの補正方法のフローチャート
【図21】ビデオデータがガンマ補正された輝度データを表す場合、全画素のパラメータの測定によってディスプレイを初期化する方法のフローチャート
【図22】ガンマ補正された輝度データで表された入力ビデオデータの補正方法のフローチャート
【図23】本発明による複数のアクティブマトリックスLED画素構造を有するディスプレイを使用したシステムのブロック図
【符号の説明】
【0183】
100:ディスプレイ
110:列データ発生装置
120:行データ発生装置
130:行ライン
160:表示要素(画素)
200:従来技術のアクティブマトリックスLED画素構造
300:本発明の画素構造
302:コンデンサ
304:LED(OLED)(光要素)
310:第1トランジスタ
320:第2トランジスタ
330:第3トランジスタ
340:第4トランジスタ
350:第5トランジスタ
360:データライン
370:選択ライン
380:オートゼロライン
382:前の行からのオートゼロライン
390:VDDライン
500:本発明の好ましい画素構造
510:第1トランジスタ
520:第2トランジスタ
530:第3トランジスタ
502:コンデンサ
540:ショットキダイオード
550:LED(OLED)(光要素)
570:選択ライン
560:データライン
580:オートゼロライン
590:点灯ライン
700:本発明の好ましい画素構造
702:コンデンサ
704:LED(OLED)(光要素)
710:第1トランジスタ
720:第2トランジスタ
730:第3トランジスタ
740:第4トランジスタ
750:第5トランジスタ
760:データライン
770:選択ライン
780:オートゼロライン
782:前の行からのオートゼロライン
790:VDDライン
900:本発明の好ましい画素構造
992:Vprecharge
950:第5トランジスタ
1000:本発明の画素構造
1010:データドライバ
1020:列トランジスタ
1200:画素ブロック
1210:検知ピン(VDD/SENSE)
1310:ディスプレイ
1320:ディスプレイコントローラ
1330:測定モジュール
1332:トランジスタP2
1334:電流検知回路
1350:VDDコントロールモジュール
1352:トランジスタP1
2300:システム
2310:ディスプレイコントローラ
2312:中央処理装置CPU
2314:メモリー
2316:I/O装置
2320:ディスプレイ
2322:画素インターフェイス
【技術分野】
【0001】
本発明は、アクティブマトリックス発光ダイオード画素(ピクセル)構造に関する。本発明は、詳しくは、画素構造の発光ダイオードにおいて電流の不均一性を低減して輝度の均一性を改善する画素構造と、前記アクティブマトリックス発光ダイオード画素構造の作動方法に関する。尚、本出願は1997年9月29日出願の米国仮出願第 60/060,386 号および1997年9月29日出願の米国仮出願第 60/060,387 号の優先権を主張すると供に、本出願に引用する。
【背景技術】
【0002】
図1に示すようなマトリックスアドレッシングを使用して画素を点灯するマトリックスディスプレイは、当該技術分野において周知である(特許文献1〜6参照)。典型的なディスプレイ100は、行と列に構成された画面要素すなわち表示要素(ピクセル)160を有する。このディスプレイは、列データ発生装置110と行データ発生装置120を内蔵している。作動にあたっては、各行は行ライン130を介して順次通電されるとともに、対応する列ラインを使用して対応する画素が通電される。パッシブマトリックスディスプレイにおいては、各行の画素は順次1個ずつ点灯されるが、アクティブマトリックスディスプレイにおいては、各列の画素に順次データがロードされる。すなわち、パッシブマトリックスディスプレイの各列は全フレーム時間のほんの一部分で「通電状態である」に過ぎないが、アクティブマトリックスディスプレイの各列はフレーム時間の全体にわたって「通電状態とする」ことが出来る。
【0003】
ポータブルディスプレイ、例えばラップトップコンピュータの普及にともなって、さまざまなプレイ技術、例えば液晶ディスプレイ(LCD)および発光ダイオードディスプレイ(LED)が使用されるようになった。一般的に、ポータブルディスプレイにおいては、ディスプレイを使用するポータブルシステムの電力を節約し、それによってポータブルシステムの「使用時間」を延長できる様にすることが重要である。
【0004】
LCDにおいては、ディスプレイの使用中の全期間にわたってバックライトがオンになっている。すなわち、LCD内のすべての画素が点灯され、ある画素を「暗く」するには、画素を通る光を偏光層でさえぎる。これに対して、LEDディスプレイは、通電された画素のみが点灯され、暗い画素を点灯する必要をなくして省電力を図っている。
【0005】
図2に、2個のNMOSトランジスタN1とN2を有する従来技術のアクティブマトリックスLED画素構造200を示す。この画素構造においては、トランジスタN1に通電することによりコンデンサCにデータ(電圧)が先ず保存され、次に「駆動トランジスタ」N2に通電してLEDを点灯する。画素構造200を使用したディスプレイでも節電は可能であるが、この画素構造では、いくつかの原因により不均一な輝度レベルを呈する。
【0006】
第一に、LEDの輝度はそこを通る電流に比例することが観測されている。使用中、「駆動トランジスタ」N2の閾値電圧がドリフトするためLEDを通る電流が変化する可能性がある。この電流の変化がディスプレイの輝度の不均一性の一因となる。
【0007】
第二に、ディスプレイの輝度の不均一性のもう一つの原因は、「駆動トランジスタ」N2の製造において見いだすことが出来る。いくつかの場合に、「駆動トランジスタ」N2は、トランジスタの初期閾値電圧の均一性の確保が困難な材料で作られ、その結果、画素ごとに変動する。
【0008】
第三に、LEDの電気的パラメータも不均一性を呈することがある。例えば、バイアス温度ストレス条件下では、OLED(有機発光ダイオード)のターンオン電圧の増加が予想される。
【0009】
従って、画素構造の「駆動トランジスタ」における閾値電圧の変動に起因する電流の不均一性を低減する画素構造と、それに関連する方法が当該技術分野において必要となっている。
【0010】
【特許文献1】特開平07−111341号公報
【特許文献2】欧州特許出願公開第731440号明細書
【特許文献3】特開平03−139908号公報
【特許文献4】実開昭61−131171号公報
【特許文献5】特開平09−127913号公報
【特許文献6】米国特許第5198803号明細書
【発明の開示】
【発明が解決しようとする課題】
【0011】
本発明は、画素構造の発光ダイオードにおける電流の不均一性の低減によって輝度の均一性を改善するLED(またはOLED)画素構造と方法を提供することを目的とする。
【課題を解決するための手段】
【0012】
上記課題を解決するために、本発明者らは鋭意検討した結果、5個のNMOSトランジスタ、コンデンサ、およびLEDから成る画素構造が上記課題を解決できることを見出し、本発明を完成するに至った。
【0013】
すなわち、本発明の第一の要旨は、少なくとも一つの画素を備えるディスプレイであって、当該画素は、(1)第1選択ラインへの接続用であるゲートと、ソースと、ドレインとを有する第1トランジスタと、(2)当該第1トランジスタのドレインが接続されている第1端子と、第2端子とを有するキャパシタと(3)オートゼロラインへの接続用であるゲートと、ソースと、当該第1トランジスタの当該ドレインが接続されているドレインとを有する第2トランジスタと、(4)第2選択ラインへの接続用であるゲートと、当該第2トランジスタのドレインに接続されたソースと、ドレインとを有する第3トランジスタと、(5)当該第1トランジスタのソースに接続されたゲートと、ソースと、当該第2トランジスタの当該ソースに接続されたドレインとを有する第4トランジスタと、(6)当該第1トランジスタのソースに接続されたゲートと、ソースと、当該第3トランジスタの当該ドレインに接続されたドレインとを有する第5トランジスタと、(7)当該第4トランジスタのソースと当該第5トランジスタのソースとが、一方の端子に接続されている2個の端子を有する光要素とから成ることを特徴とするディスプレイに存する。
【0014】
第1の要旨の好ましい態様において、画素構造は3個のトランジスタと1個のダイオードから成る。
【0015】
第1の要旨の他の好ましい態様において、画素構造は5個のトランジスタを有する異なる画素構造である。
【0016】
第1の要旨の他の好ましい態様において、画素構造はオートゼロ化電圧範囲を拡張する追加のラインを1本備える。
【0017】
本発明の第2の要旨は、画素パラメータを測定し、それを使用して入力画素データを調節する、一つの外部測定モジュールと種々の測定方法に存する。
【0018】
具体的には、本発明は以下の各発明より成る。
【0019】
[1]少なくとも一つの画素を備えるディスプレイであって、当該画素は、(1)第1選択ラインへの接続用であるゲートと、ソースと、ドレインとを有する第1トランジスタと、(2)当該第1トランジスタのドレインが接続されている第1端子と、第2端子とを有するキャパシタと(3)オートゼロラインへの接続用であるゲートと、ソースと、当該第1トランジスタの当該ドレインが接続されているドレインとを有する第2トランジスタと、(4)第2選択ラインへの接続用であるゲートと、当該第2トランジスタのドレインに接続されたソースと、ドレインとを有する第3トランジスタと、(5)当該第1トランジスタのソースに接続されたゲートと、ソースと、当該第2トランジスタの当該ソースに接続されたドレインとを有する第4トランジスタと、(6)当該第1トランジスタのソースに接続されたゲートと、ソースと、当該第3トランジスタの当該ドレインに接続されたドレインとを有する第5トランジスタと、(7)当該第4トランジスタのソースと当該第5トランジスタのソースとが、一方の端子に接続されている2個の端子を有する光要素とから成ることを特徴とするディスプレイ。
【0020】
[2]前記光要素が有機発光ダイオード(OLED)である[1]に記載のディスプレイ。
【0021】
[3]前記各トランジスタが非晶質シリコンから造られた薄膜トランジスタである[1]又は[2]に記載のディスプレイ。
【0022】
[4]前記第2選択ラインが前行からのオートゼロラインである[1]〜[3]の何れかに記載のディスプレイ。
【0023】
[5]少なくとも一つの画素を備えたディスプレイであって、当該画素は、(1)一つの選択ラインへの接続用であるゲートと、ソースと、ドレインとを有する第1トランジスタと、(2)当該第1トランジスタのドレインが接続されている第1端子と、第2端子とを有するキャパシタと、(3)オートゼロラインへの接続用であるゲートと、ソースと、当該第1トランジスタの当該ドレインが接続されているドレインとを有する第2トランジスタと、(4)当該第2トランジスタのソースに接続された第1端子と、点灯ラインへの接続用の第2端子とを有するダイオードと、(5)第1トランジスタのソースに接続されたゲートと、ソースと、当該ダイオードの第1端子に接続されたドレインとを有する第3トランジスタと、(6)当該第3トランジスタのソースが、一方の端子に接続されている2個の端子を有する光要素とから成ることを特徴とするディスプレイ。
【0024】
[6]前記ダイオードがショットキダイオードである[5]に記載のディスプレイ。
【0025】
[7]少なくとも一つの画素を備えたディスプレイであって、当該画素は、(1)第1選択ラインへの接続用であるゲートと、ソースと、ドレインとを有する第1トランジスタと、(2)当該第1トランジスタのドレインが接続されている第1端子と、第2端子とを有するキャパシタと、(3)オートゼロラインへの接続用であるゲートと、当該第1トランジスタの当該ソースが接続されているソースと、ドレインとを有する第2トランジスタと、(4)第2選択ラインへの接続用であるゲートと、当該第2トランジスタのドレインに接続されたソースと、ドレインとを有する第3トランジスタと、(5)当該第1トランジスタのソースに接続されたゲートと、ソースと、当該第3トランジスタの上記ソースに接続されたドレインとを有する第4トランジスタと、(6)当該第1トランジスタのソースに接続されたゲートと、ソースと、当該第3トランジスタの当該ドレインに接続されたドレインとを有する第5トランジスタと、(7)当該第4トランジスタのソースと当該第5トランジスタのソースとが、一方の端子に接続されている2個の端子を有する光要素とから成ることを特徴とするディスプレイ。
【0026】
[8]前記光要素が有機発光ダイオード(OLED)である[7]に記載のディスプレイ。
【0027】
[9]前記第2選択ラインが前行からのオートゼロラインである[7]又は[8]に記載のディスプレイ。
【0028】
[10](1)少なくとも一つのオートゼロ化画素構造と、(2)当該オートゼロ化画素構造にオートゼロ化の実行を可能にするため、当該オートゼロ化画素構造に接続されたオートゼロラインと、(3)オートゼロ電圧の範囲を拡張するため、一つの電圧を当該オートゼロ化画素構造に運ぶように、当該オートゼロ化画素構造に接続された第2ラインとから成るディスプレイ。
【0029】
[11]光要素への印加エネルギーを制御する回路を含む少なくとも1個の画素を有するディスプレイを点灯する方法であって、(a)画素をオートゼロ化するステップと、(b)データライン経由でデータを当該画素へロードするステップと、(c)保存されたデータに基づいて当該光要素を点灯するステップとから成ることを特徴とする方法。
【0030】
[12]前記オートゼロ化ステップ(a)の前に前記画素をプリチャージするステップを更に含む[11]に記載の方法。
【0031】
[13]前記オートゼロ化ステップ(a)が基準ブラックレベルを印加するステップを含む[11]は[12]に記載の方法。
【0032】
[14]少なくとも1個の画素を有するディスプレイを点灯する方法であって、(a)当該画素の画素パラメータを測定するステップと、(b)測定された画素パラメータに基づいて入力画素データを調整するステップと、(c)調整された入力画素データに基づいて当該画素を点灯するステップとから成ることを特徴とする方法。
【0033】
[15]前記測定ステップ(a)が前記画素によって引き出された電流を外部的に測定する[14]に記載の方法。
【0034】
[16]前記調整ステップ(b)が、電圧オフセット(Voffset)パラメータを求めるため、前記測定された画素パラメータを使用して前記画素データを補正する[14]又は[15]に記載の方法。
【0035】
[17]前記調整ステップ(b)が、更に、ゲイン係数(C)パラメータを求めるため、前記測定された画素パラメータを使用して前記画素データを補正する[16]に記載の方法。
【0036】
[18]ディスプレイコントローラと当該ディスプレイコントローラに接続されると供に複数の画素から成るディスプレイとから成るシステムであって、当該各画素が、(1)第1選択ラインへの接続用ゲートと、ソースと、およびドレインとから成る第1トランジスタと、(2)当該第1トランジスタの当該ドレインに接続された第1端子と、第2端子とを有するキャパシタと、(3)オートゼロラインへの接続用ゲートと、当該第1トランジスタの当該ソースに接続されたソースと、ドレインとを有する第2トランジスタと、(4)第2選択ラインへの接続用ゲートと、当該第2トランジスタの当該ドレインに接続されたソースと、ドレインとを有する第3トランジスタと、(5)当該第1トランジスタの当該ソースに接続されたゲートと、ソースと、当該第3トランジスタの当該ソースに接続されたドレインとを有する第4トランジスタと、(6)当該第1トランジスタの当該ソースに接続されたゲートと、ソースと、当該第3トランジスタの当該ドレインに接続されたドレインとを有する第5トランジスタと、(7)当該第4トランジスタのソースと当該第5トランジスタのソースとが、一方の端子に接続されている2個の端子を有する光要素とから成ることを特徴とするシステム。
【0037】
[19](1)画素の画素パラメータを測定するための測定モジュールと、(2)当該測定された画素パラメータを保存するための記憶装置とを有するディスプレイコントローラと、(3)当該保存された画素パラメータに基づいて調整された入力画素データを表示するため、当該ディスプレイコントローラに接続されたディスプレイとから成るシステム。
【0038】
[20]前記測定モジュールが前記画素によって引き出される電流を測定するための電流検知回路を有する[19]に記載のシステム。
【発明の効果】
【0039】
本発明のディスプレイは輝度の均一性が大幅に改善されており、その工業的価値は高い。
【発明を実施するための最良の形態】
【0040】
以下、本発明を図面を使用して詳しく説明する。尚、理解を容易にするため、各図に共通の要素は可能な限り同一の符号を付した。
【0041】
図3は、本発明によるアクティブマトリックスLED画素構造300の略図である。好ましい実施態様において、アクティブマトリックスLED画素構造は、薄膜トランジスタ(TFT)、すなわちポリシリコンまたはアモルファスシリコンを使用して作られたトランジスタを使用して実施される。同様に、好ましい実施態様において、アクティブマトリックスLED画素構造は、有機発光ダイオード(OLED)を使用する。この画素構造は薄膜トランジスタと有機発光ダイオードを使用して実施しているが、本発明は他のタイプのトランジスタや発光ダイオードを使用しても実施できる。
【0042】
この画素構造300は、トランジスタ閾値電圧(Vt)の不均一性が大きくかつOLEDターンオン電圧の不均一性が大きい場合でも、均一な電流駆動を提供する。すなわち、OLEDを通る電流を均一に保ち、それによってディスプレイの輝度の均一性を確保することが望ましい。
【0043】
図3を参照すると、画素構造300は、5個のNMOSトランジスタN1(310)、N2(320)、N3(330)、N4(340)およびN5(350)、コンデンサ302、およびLED(OLED)(光要素)304(光要素)から成る。選択ライン370はトランジスタ350のゲートに接続されている。データライン360はコンデンサ302の一方の端子に接続されている。オートゼロライン380はトランジスタ340のゲートに接続されている。VDDライン390がトランジスタ320、330のドレインに接続されている。画素アレイ内の前の行からのオートゼロライン382が、トランジスタ330のゲートに接続されている。
【0044】
前行からのオートゼロライン382は第2の選択ラインとして実施可能であることに注目すべきである。すなわち、現在の画素のタイミングは、前行からのオートゼロライン382が第2の選択ラインを必要とせずに利用でき、それによって現在の画素の複雑さとコストを低減するようになっている。
【0045】
コンデンサ302の一つの端子は(ノードAにおいて)トランジスタ330のソースと、トランジスタ340、350のドレインに接続されている。トランジスタ350のソースは(ノードBにおいて)トランジスタ310と320のゲートに接続されている。トランジスタ310のドレインはトランジスタ340のソースに接続されている。最後に、トランジスタ310と320のソースはLED304の一方の端子に接続されている。
【0046】
前述のように、有機LEDディスプレイの駆動には種々の不均一性による問題が多い。本発明は、これらの問題を対象とする有機LEDディスプレイの構造に関する。すなわち、各LED画素は、LEDターンオン電圧の変動やTFT閾値電圧の変動に鈍感な方法で駆動される。すなわち、現在の画素は、LEDターンオン電圧やTFT閾値電圧の変動に対処するために使用されるオートゼロ化方法を使用して、オフセット電圧パラメータを求めることが出来る。
【0047】
更に、従来のアクティブマトリックス液晶ディスプレイにおいて使用された方法に極めて類似する方法によって、各画素にデータがデータ電圧として供給される。その結果、本発明のディスプレイ構造は、従来の行と列のスキャナに対し、外付けでも内蔵でも使用することが出来る。
【0048】
本発明の画素は、5個のTFTと、1個のコンデンサと、LEDとを使用する。TFTの接続は、LEDのカソードにではなく、アノードに接続されることに注目すべきであり、このことは従来の有機LEDにおいてはITOがホールエミッタであるという事実によって必要とされる。従って、LEDはTFTのドレインにではなく、ソースに接続される。各ディスプレイの列は、2本の行ライン(オートゼロラインと選択ライン)と、1−1/2列ライン(データラインと、隣の列と共有する+VDDライン)を有する。各ライン上の波形も図4に示す。画素300の作動を以下3フェーズ、すなわち3段階で詳述する。
【0049】
第一フェーズはプリチャージフェーズである。前行382のオートゼロ(AZ)ライン上の正のパルスがトランジスタ330を「オン」にし、画素のノードAをVdd、例えば+10Vまでプリチャージする。次にデータラインが、前行の画素へデータを書き込むため、そのベースライン値から変化し、そのベースラインへ戻る。これは考慮中の画素への正味効果を持たない。
【0050】
第二フェーズはオートゼロフェーズである。現在の行のAZラインとSELECTラインが高くなり、トランジスタ340、350を「オン」にし、トランジスタN1 310のゲートを落とし、ターンオン電圧へと自己バイアスをかけ、LEDに極くわずかな電流を流す。このフェーズにおいて、LEDのターンオン電圧とN1の閾値電圧の合計がN1のゲートに保存される。N1とN2とはごく接近して配置できるので、それらの初期閾値電圧は極めて類似している。更に、これら2個のトランジスタのソースに対するゲート電圧Vgsは同じはずである。TFTの閾値電圧のドリフトはTFTの全寿命にわたってVgsのみに依存するので、これらデバイスの閾値電圧はTFTの全寿命にわたって追従すると見なすことが出来る。従って、N2の閾値電圧もそのゲート上に保存される。オートゼロ化の完了後、オートゼロラインはロー(low)に戻る一方、選択ラインはハイ(high)のままである。
【0051】
第三フェーズはデータ書き込みフェーズである。データはベースライン電圧を超える電圧としてデータラインへ印加され、コンデンサを介して画素に書き込まれる。次に選択ラインがローに戻り、データ電圧、プラスLEDターンオン電圧、プラスN2の閾値電圧の合計が、残りのフレームに関してノードBに保存される。保存されたデータがリークによって失われないように、ノードBから+Vddまでのコンデンサを使用できることに注目すべきである。
【0052】
要するに、オートゼロフェーズの間、細電流(trickle current)を使用して、LEDのターンオン電圧とN2の閾値電圧が「測定」され、ノードBに保存される。このオートゼロフェーズは、本質的には駆動電流が極めて小さい電流駆動モードの作動である。オートゼロフェーズの後の書き込みフェーズになって初めて、印加されたデータ電圧を使用してLEDに増分が与えられる。従って、本発明は、電圧駆動または電流駆動よりはむしろ、「ハイブリッド駆動」を有するということが出来る。ハイブリッド駆動方法は、電圧駆動および電流駆動における欠点がなく、両者の長所を組み合わせるものである。LEDのターンオン電圧とTFTの閾値電圧の変動は、電流駆動における場合と全く同様に補正される。同時に、ディスプレイ上のすべてのラインは電圧によって駆動されるので、高速で駆動することが出来る。
【0053】
注目べきことに、データライン360に印加されるデータ電圧の増分は、LED304全体にわたって直接現れるのではなく、N2(320)とLEDのVgs間に分割される。このことは単に、データ電圧からLED電圧への非線型のマッピングがあることを意味する。このマッピングは、LED電圧からLED電流への非線型のマッピングと組み合わされて、データ電圧からLED電圧への全体の伝達関数を発生するが、これは単調で、上記のようにディスプレイの全寿命にわたって安定している。
【0054】
現在の画素構造300の利点は、閾値が補正されない画素におけるトランジスタ(N3、N4およびN5)がフレームあたり1列時間のみオンとなるためデューティサイクルが極めて短く、認識できるほどにはシフトしないと予想されることである。更に、N2は、LEDの現在パスにおける唯一のトランジスタである。このパス上で直列接続されたトランジスタは、ディスプレイ効率を劣化させるか、あるいは未補正のTFT閾値シフトによる問題を発生する可能性があり、もしも一つの列上の全部の画素によって共有されると、縦方向の著しいクロストークをもたらす可能性がある。
【0055】
選択パルスとオートゼロ(AZ)パルスは行スキャナによって形成される。列データはAZパルス同士間のタイムスロットにおいて(任意の)一定ベースライン電圧に加えて印加される。選択信号の下降エッジは、データライン上でデータが有効である間に発生する。直接サンプル・タイプまたはチョップト・ランプ・タイプのいずれかの各種の外付けまたは内蔵の列スキャナが、このタイミングによってデータを発生することが出来る。
【0056】
上記の画素構造によれば、有機LEDを使用して大型の直視ディスプレイを造ることが出来る。もちろん、現在の画素構造は、駆動電流を必要とするディスプレイ要素を使用する任意のディスプレイ技術にも、特にディスプレイ要素またはTFTのターンオン電圧がシフトするかまたは不均一である場合、適用可能である。
【0057】
図5は、本発明によるアクティブマトリックスLED画素構造500の好ましい実施態様の略図である。この画素構造500は、図3の画素構造300に類似であるが、ここでは2個のトランジスタの代わりにショットキダイオード1個を使用している。
【0058】
画素構造300が有する可能性のある欠点の一つとして、1画素あたり5個のトランジスタを使用していることが挙げられる。すなわち、各画素に多数のトランジスタを使用しているので、画素のフィルファクタ(fill factor)(アクティブプレートを通るボトム側放出を想定して)およびその収率(yield)にも影響を及ぼす可能性がある。従って、画素構造300は、各画素に1個のショットキダイオードのみを使用してトランジスタ数を5個から3個に減らしつつ、且つ上記と同じ機能を果たす。
【0059】
図5において、画素500は3個のNMOSトランジスタN1(510)、N2(520)、N3(530)、1個のコンデンサ502、1個のショットキダイオード540、およびLED(OLED)550(光要素)から成る。選択ライン570はトランジスタ530のゲートに接続されている。データライン560はコンデンサ502の一方の端子に接続されている。オートゼロライン580はトランジスタ520のゲートに接続されている。点灯ライン(VDDラインに類似)590はショットキダイオード540の一方の端子に接続されている。
【0060】
コンデンサ502の一方の端子は(ノードAにおいて)トランジスタ520と530のドレインに接続されている。トランジスタ530のソースは(ノードBにおいて)トランジスタ510のゲートに接続されている。トランジスタ510のドレインはトランジスタ520のソースと、ショットキダイオード540の一方の端子に接続されている。
【0061】
画素構造500も、下記のように、プリチャージフェーズ、オートゼロフェーズ、およびデータ書き込みフェーズの3フェーズで作動する。すべての点灯ラインはディスプレイの周囲で相互に結合されていて、プリチャージフェーズが始まる前に、これら点灯ラインは、約+15Vのプラスの電圧VILLに保持される。以下の説明においては、考慮中の行を「行i」と呼ぶ。各ライン上の波形も図6に示す。
【0062】
第一フェーズはプリチャージフェーズである。プリチャージは、オートゼロ(AZ)ラインがトランジスタN2をオンにし、選択ラインがトランジスタN3をオンにすると開始される。このフェーズは、データラインがリセットレベルにあるとき行なわれる。ノードAとBにおける電圧はトランジスタN1のドレインと同じ電圧まで上昇するが、これはVILLより低いダイオード降下である。
【0063】
第二フェーズはオートゼロフェーズである。次に、点灯ラインがアースに落ちる。このフェーズ中、アレイ上のすべての画素は短時間暗くなる。ここで、ショットキダイオード540がトランジスタN1のドレインを、アースされた点灯ラインから絶縁して、N1のオートゼロ化が始まる。ノードBがトランジスタN1の閾値電圧プラスLED550のターンオン電圧にほぼ等しい電圧に達すると、AZラインを使用してトランジスタN2を「オフ」にし、点灯ラインはVILLに戻る。選択されなかった行のすべての画素が再び点灯する。
【0064】
第三フェーズはデータ書き込みフェーズである。次に、行iに関するデータがデータラインに印加される。ノードAとBにおける電圧上昇が、データラインのリセット電圧レベルとデータ電圧レベル間の差を等しくする。このようにして、トランジスタN1の閾値電圧とLEDのターンオン電圧の変動が補正される。ノードBにおける電圧が落ち着いた後、行iに関する選択ラインを使用してトランジスタN3をオフにし、データラインがリセットされる。これで次のフレームまで適切なデータ電圧が画素に保存される。
【0065】
以上、先に述べた5トランジスタ画素の利点を持ちつつも、トランジスタ数の少ない、OLEDディスプレイ用3トランジスタ画素について説明した。更なる利点として、5トランジスタ画素には、オートゼロ化とLED駆動とに別々のトランジスタを使用されることである。画素300が適切に作動するには、これら2個のトランジスタの初期閾値が一致し、寿命の全期間にわたって同じようにドリフトすることが必要である。最近の実験データが示唆するところによれば、(これらトランジスタのように)TFT同士のドレイン電圧が互いに異なると、両TFTは同様にはドリフトしない。従って、画素500は、適切なオートゼロ化が保証されるように、LEDを駆動する同じトランジスタ上でオートゼロ化を行なう。
【0066】
図7は、本発明によるアクティブマトリックスLED画素構造700の代替実施態様の略図である。この画素構造700は、図3の画素構造300に類似するが、更に正確なオートゼロ電圧を発生する。
【0067】
すなわち、図3において、オートゼロ化は、各プリチャージサイクルが図3に示すように大きなプラス電荷QPCを画素300のノードAに注入するという事実から生ずる。プリチャージフェーズ中、ノードA上のキャパシタンスのほとんどすべてはコンデンサCdataからであり、ノードAに注入される電荷は式(1)で表される。
【0068】
【数1】
【0069】
ここでVAは、プリチャージフェーズが始まる前のノードAにおける電圧である。VAは、画素300に予め与えられたデータ、N3(300)の閾値電圧、およびLED304のターンオン電圧に左右される。Cdataが大きなキャパシタンス(約1pF)であるので、QPCも10ピコクーロン(picocoulomb)程度と大きい。
【0070】
画素300が安定したオートゼロレベルにあるとき、QPCはオートゼロフェーズ中、N1(300)とLED304とを通って流れる。オートゼロ間隔(インタバル)は短いので(約10μsec)、N1にはその閾値電圧より高いゲート対ソースオートゼロ電圧が残る可能性があり、同様にLEDもそのターンオン電圧を上回ってオートゼロ化する。このように、オートゼロ化プロセスにおいては、ノードAとノードBで、真のゼロ電流オートゼロ電圧ではなく、その近似値を発生する可能性がある。
【0071】
注目すべきことは、N1とLEDを通る正確なゼロ電流に対応する真のゼロ電流オートゼロ電圧を発生させる必要がないという点である。本発明において、微弱な電流(約10ナノアンペア)をN1 300とLED 304とを通って流すことの出来るオートゼロ電圧を得ることが望ましい。オートゼロ間隔(インタバル)は約10μsecであるので、QPCは約0.1ピコクーロン程度のはずである。上記のように、QPCは約10ピコクーロンである。
【0072】
このように大きなQPCの効果として、画素の安定オートゼロ電圧が閾値電圧とターンオン電圧の合計をはるかに上回る可能性がある。この状態そのものは、もしも過剰なオートゼロ電圧がディスプレイ全体にわたって均一であれば、問題にはならない。すなわち、すべてのデータ電圧を相応にオフセットすることによって、この効果に対処することが出来る。
【0073】
しかし、もしもQPCが大きいのみならず、前のデータ電圧とオートゼロ電圧そのものに左右される場合、問題を生ずる可能性がある。この状態がもしもディスプレイ内で発生すると、すべての画素のオートゼロ電圧が大幅に過剰になるのみならず、過剰電圧の大きさが画素ごとに異なる可能性がある。実際、そのような条件下では、画素300のオートゼロ化によって均一なディスプレイを作ることが出来ない。
【0074】
この問題に対処するため、画素700はプリチャージQPCを極めて小さい値に下げることが出来る。また、オートゼロ化に実際に必要な電荷に応じてQPCを変化させることの出来る「可変プリチャージ」方法を開示する。要するに、現在のオートゼロ電圧が低すぎる場合、、オートゼロ電圧を所望の値にまで上げるため、QPCはその最小値、約0.1ピコクーロンとなる。しかし、現在のオートゼロ電圧が高すぎると、QPCは実質的にゼロになり、オートゼロ電圧が急速に下がることを可能にする。
【0075】
図7を参照すると、画素700は、5個のNMOSトランジスタ、N1(710)、N2(720)、N3(730)、N4(740)、N5(750)と、コンデンサ702と、LED(OLED)704(光要素)とから成る。選択ライン770はトランジスタ710のゲートに接続されている。データライン760はコンデンサ702の一方の端子に接続されている。オートゼロライン780はトランジスタ740のゲートに接続されている。VDDライン790はトランジスタ720と750のドレインに接続されている。画素アレイ内の前の行からのオートゼロライン782はトランジスタ750のゲートに接続されている。
【0076】
本発明において、前の行からのオートゼロラインを第二選択ラインとすることが出来ることが特徴である。すなわち、現在の画素のタイミングを、第二選択ラインを必要とせずに前の行からのオートゼロライン782を利用できるようなタイミングにして、現在の画素の複雑さとコストを低減することが出来る。
【0077】
コンデンサ702の一方の端子は(ノードAにおいて)トランジスタ710のドレインに接続されている。トランジスタ710のソースは(ノードBにおいて)トランジスタ720、730のゲートに接続され、トランジスタ740のソースに接続されている。トランジスタ740のドレインは(ノードCにおいて)トランジスタ750のソースとトランジスタ730のドレインに接続されている。最後に、トランジスタ730、720のソースはLED704の一方の端子に接続されている。
【0078】
更に具体的に、画素700は、トランジスタN3(730)のドレインであるノードCにプリチャージ電圧が印加されること以外は、画素300に類似する。更に、図8に示すようないくつかのタイミング変更もある。以下に、画素700の作動を3フェーズの段階に分けて説明する。
【0079】
第一フェーズは前のラインタイム中、すなわちデータが前の行の画素に印加される前に行なわれるプリチャージフェーズである。選択ライン上のプラスのパルスがN1を「オン」にし、これによってノードAとBが互いにショートされ、画素700の状態が、直前のオートゼロフェーズの後の状態に戻る。すなわち、画素は、画素の適切なオートゼロ電圧の最近の推測値である、データに依存しない電圧に戻る。N1が「オン」である間、前の行ラインからのオートゼロライン782上の正のパルスがトランジスタN5を「オン」にし、これによってノードCをVddにプリチャージする。次に、トランジスタN1とN5が「オフ」とされる。
【0080】
トランジスタN1とN5のオン、オフの相対的タイミングは、あまり重要ではないが、トランジスタN1は、トランジスタN5がオフになる前にオンとしなければならない。そうしないと、トランジスタN3が旧データ電圧に応じて依然としてオンのままとなり、ノードCへ注入された電荷がトランジスタN3を経てリークしてしまう可能性がある。
【0081】
プリチャージフェーズの後、電荷QPCはノードCにおいて、トランジスタN3、N4、N5のゲート対ソース/ドレインのキャパシタンス上に保存される。これらキャパシタンスの合計は極めて小さく(約10fF)、また、プリチャージ間隔がノードCを約10V上昇させるので、QPCは当初、約0.1ピコクーロンである。しかしこの電荷は、前のオートゼロ電圧の真のオートゼロ電圧に対する近似精度によって変化する割合で、オートゼロフェーズの前にノードCからリークする。従って、オートゼロ化のためにはどれ程の電荷量が必要かということ次第で、QPC≦0.1ピコクーロンの関係はより精確に示されることになる。これは可変プリチャージ特徴である。直前のオートゼロ電圧が低すぎる場合、N3はプリチャージフェーズ後、非導通となり、QPCはその最大値に留まるはずであり、オートゼロフェーズ中、オートゼロ電圧をその要求レベルに向かって上昇させる。直前のオートゼロ電圧が高すぎる場合、N3は導通し、QPCはオートゼロフェーズが始まるまでにはリークし、オートゼロ電圧の急低下が可能になる。
【0082】
トランジスタN1とN5の相対的タイミングは重要ではないが、好ましいタイミングを図8に示す。プリチャージに要する時間を最短にするため、2個のトランジスタN1とN5は同時にオンとされる。N1はN5より前にオフとされるが、これにより、ノードCからのQPCの(意図的な)リークは、N1をオフにすることによって容量的に押し下げられたノードB電圧に対応する。これにより、ノードCからのQPCのリークは、画素にゼロデータが印加されたときに等しいノードB電圧に確実に対応する。
【0083】
要するに、画素700は、画素300に比してより効果的なオートゼロ化を可能にする画素のプリチャージ手段を提供する。具体的には、画素700のオートゼロ化は、より正確、迅速、かつデータに対して独立性である。コンピュータシミュレーションによる確認では、画素700は、オートゼロ化が良好であり、10,000時間の作動寿命の全期間にわたってほぼ一定のOLED電流対データ電圧特性を維持することが出来る。
【0084】
図9は、本発明の他の実施態様であるアクティブマトリックスLED画素構造900の略図である。画素構造900は、図7の画素構造700に類似しているが、追加のVprechargeライン992を備え、LED供給電圧Vddを上げずにオートゼロ電圧範囲を拡張することが出来る点が異なる。画素のこの追加修正は、画素の寿命と効率を改善する。
【0085】
以上説明した画素(200、300、700)は、Vddがプリチャージ電圧であるので、オートゼロ電圧がVddを超えることが出来ないという制限がある。しかし、トランジスタN2とN3の閾値電圧がトランジスタの寿命期間にわたってドリフトし、TFTドリフト電圧とOLEDターンオン電圧のドリフトを補正するため、オートゼロ電圧をVddより高くする必要が生じる点に到達する。オートゼロ電圧は、より高い電圧に到達することは出来ないので、ディスプレイの均一性は急速に劣化し、ディスプレイの有用寿命の終りを告げる。Vddを高くすれば、より高いオートゼロ電圧を達成できるが、VddはOLED駆動電源でもあるので、パワー効率が犠牲になる。
【0086】
更に、パワー効率の改善のため、Vddを下げてトランジスタN2をライン形領域で作動させると、オートゼロ電圧の範囲は更に制限される。(もちろん、そのようにすると飽和状態で作動させた場合よりN2を大きくする必要がある。)この場合、短時間の作動の後、オートゼロ電圧はVddより高いレベルに到達する必要があるので、駆動寿命は極めて短くなる。
【0087】
図9を参照すると、画素700に、オートゼロ電圧に対する制限をなくし、それによってVddを十分に上回ることを可能にするオプションの変更が組込まれている。画素900は、列ライン992が追加され、それがトランジスタ950のドレインに接続されている以外は、画素700と同じである。
【0088】
列ライン992は、DC電圧Vprechargeをすべての画素に運ぶため、アレイに追加されている。これらすべての列ラインは、ディスプレイの端で相互接続されている。VprechargeをVddより高いレベルに上げることによって、画素900は、Vprechargeより高い電圧にプリチャージを行ない、オートゼロ化することが出来る。の高い値は、ディスプレイ効率にほとんど影響を及ぼさない。
【0089】
各Vprechargeライン992は、画素の隣接する列との共有が可能であることに注目すべきである。このVprechargeラインはまた、行ラインとして走らせ、隣接する行との共有が可能である。
【0090】
要するに、オートゼロ電圧の範囲をVddを超えて拡張するため、追加の電圧ラインを備えたOLED画素を開示する。これによってOLED駆動トランジスタは、パワー効率上必要な低い電圧で、場合によってはライン形領域においてすら、オートゼロ電圧を制限することなく、作動することが出来る。従って、長い作動寿命と高効率が達成できる。この変更を画素700について説明したが、最終的には、このオプション変更は、上記画素200、300を含み、それらに限らない他のオートゼロ画素構造にも実施可能である。
【0091】
上記各画素構造は、OLEDディスプレイ用として、画素におけるトランジスタ閾値電圧変動とOLEDターンオン電圧変動が補正されるように設計されているが、これら画素構造は、画素の外部で発生する不均一性に対処するようには設計されていない。この画素は、ディスプレイプレートの外部からでも、ディスプレイに一体化した状態でも、従来の列駆動回路に使用可能であることが指摘された。
【0092】
残念ながら、一体型データドライバは、外付けドライバほど精度がよくないのが普通である。市販の外付けドライバでは±12mVの精度を達成できるが、一体型ドライバでは±50mVの精度を達成できないことが判明している。一体型ドライバに特有なタイプの誤差は、オフセット誤差、すなわち、すべてのデータ電圧に加えられる、データ非依存性のDCレベルである。このオフセット誤差は不均一、すなわちDCレベルの値はデータドライバごとに変動する。液晶ディスプレイはオフセット誤差を許容する傾向がある。その理由は、フレームが順次反対極性で駆動され、あるフレームでオフセット誤差が液晶をわずかに暗くし、次のフレームで明るくするが、平均的にはほぼ正確で、交互の誤差は目で認識できないからである。しかし、OLED画素は単一極性データによって駆動される。従って、オフセット誤差の二極消去は発生せず、一体型スキャナを使用すると深刻な不均一性問題が発生する可能性がある。
【0093】
図10は、列トランジスタ1020を介してデータドライバ1010に接続された本発明のアクティブマトリックスLED画素構造300の略図である。本発明は、OLEDディスプレイ用の一体型データスキャナにおけるオフセット誤差の消去方法を説明する。すなわち、この方法は、画素がデータラインに容量的に接続され、例えば上記の画素200、300、500および700のようなオートゼロフェーズを有する任意の画素とともに作動するように設計されている。
【0094】
図10を参照すると、上記の画素300は、OLED要素の輝度を確定するため画素にアナログレベルを供給するデータラインに接続されている。図10において、データラインは、データライン上に電圧を設定するためのチョップト・ランプ技法(chopped ramptechnique)を使用するデータドライバによって駆動される。このアプローチ(技法)には、データライン上にオフセット誤差を発生させる種々の誤差源が存在する。例えば、電圧比較器が切り替わる時間は、比較器の最大スルーレート(slew rate)次第で変動する可能性がある。また、最大スルーレートは大幅に変動することが、実験によって観察されている。オフセット誤差は、画素に保存されている電圧に影響を及ぼす。オフセット誤差はまた、不均一であるので、ディスプレイ全体にわたって輝度の変動をもたらす。
【0095】
本発明においては、画素がそれ自体の内部閾値誤差を消去するためのオートゼロ化の期間を、データスキャナのオフセット誤差のキャリブレーションにも使用する。種々のラインの波形を図11に示す。
【0096】
すなわち、これは実際のデータ電圧を印加するのと同じ列ドライバを使用してデータライン上に基準ブラックレベルを設定することによって達成される。画素のオートゼロフェーズ中に印加されるこの基準ブラックレベルは、実際のデータ電圧が設定されるのと全く同じやり方でデータライン上に設定される。すなわち、データランプ(data ramp)は電圧比較器によって定められる時間においてチョップされる。従って、画素のコンデンサCを横切る電圧は画素のターンオン電圧と、ブラックレベルにオフセット誤差電圧をプラスした組合せによって定まる。基準ブラックレベルは、オートゼロフェーズの全期間、維持される。実際のデータが画素に印加されると、データスキャナオフセット誤差は画素のコンデンサ上に保存された電圧によって消去される。
【0097】
この技法は、チョップト・ランプを使用する一体型スキャナのみならず、列上へ直接サンプリングを使用するスキャナにも適用可能である。直接サンプリングの場合、誤差は、(大きな)列トランジスタがオフにされるとき、ゲート信号のデータラインへの不均一容量フィードスルーによって発生する。このトランジスタの閾値電圧変動は、チョップト・ランプ・データ・スキャナによって生じる不均一オフセット誤差と全く同様に、不均一オフセット誤差を生じる。
【0098】
従って、これは同様に補正できる。ブラック基準電圧は、画素のオートゼロフェーズ中、列に書き込まれる。一行のすべての画素が同時にオートゼロ化するので、このブラックレベルは、ラインタイム開始時にすべてのデータ列に同時に書き込まれる。ブラックレベルはオートゼロフェーズの全期間中、維持される。チョップト・ランプ・スキャナの場合のように、実際のデータが画素に印加されると、オフセット誤差は画素キャパシタに保存されている電圧によって消去される。しかし、オフセット誤差の補正に必要な時間オーバーヘッドは、チョップト・ランプ技法を使用するよりも、直接サンプリング技法を使用する方が少ないように思われる。
【0099】
データドライバ誤差を補正するための本発明の方法は、別の方法よりも輝度の均一性のはるかに良好な有機LEDディスプレイの作成を可能にするはずである。ここに説明した方法と、上記いずれかのオートゼロ化画素を使用して、ディスプレイの全寿命にわたって均一性に目立った劣化のない、8ビットの輝度均一性が達成可能である。
【0100】
上記開示では、ディスプレイの輝度の不均一性に対処するため使用することの出来る複数の画素構造を記述したが、代替のアプローチ(技法)として、外付け手段によって不均一性を補正することが出来る。より具体的には、下記の開示は、ディスプレイの輝度の不均一性に対処するための方法と外付けキャリブレーション回路を説明する。要するに、すべての画素について不均一性を測定し保存し、測定した不均一性を使用して、データ(例えばデータ電圧)のキャリブレーションを行なうことが出来る。
【0101】
このように、以下の説明においては、図2の従来の画素構造を使用するが、本発明の外付けキャリブレーション回路と方法は、上記の画素300、500、700を含み、これらに限らない他の画素構造にも使用することが出来る。しかし、本発明の外付けキャリブレーション回路と方法によって不均一性に対処すれば、より簡単な画素構造をディスプレイに採用でき、それによってディスプレイの収率とフィルファクタ(fill-factor)を増加させることが出来る。
【0102】
図12は、画素200のアレイ(集合)を相互接続して画素ブロック1200とした状態の略図である。図2を参照すると、動作の際、データは、アクティブマトリックスディスプレイで普通に行なわれる方法で、画素アレイに書き込まれる。すなわち、選択ラインを高く駆動することによって画素の一行が選ばれ、それによってアクセストランジスタN1がオンとなる。各データラインにデータ電圧を印加することによって、この行の各画素にデータが書き込まれる。ノードAにおける電圧が安定した後、選択ラインを低く駆動することによって、この行が選択から解除される。このデータ電圧は、次のフレームでこの行が選択されるまで、ノードAに保存される。N1がオフにされている間に、ノードAから多少の電荷リークの可能性があるので、不適当なレベルの電圧降下を防ぐため、ノードAに蓄電コンデンサが必要になるかも知れない。図中の破線は、電圧降下に対処するための、コンデンサの接続方法を示す。しかし、そのような追加のコンデンサを不要にするほど十分なキャパシタンスがN2のゲートに関連して存在するかもしれない。
【0103】
注目すべきことに、OLEDの輝度Lは、その電流Iにほぼ比例し、比例定数はディスプレイ全面にわたってかなり安定している。従って、良好に確定されたOLED電流を発生させれば、ディスプレイは視覚的に均一になる。
【0104】
しかし、プログラムによって画素へ供給されるのは、OLED電流ではなくN2上のゲート電圧である。TFT閾値電圧と相互コンダクタンス(transconductance)は、OLEDの電気的パラメータが呈するように、ディスプレイ全体にわたる多少の初期不均一性を呈する可能性がある。更に、TFT閾値電圧は、OLEDターンオン電圧と同様に、バイアス温度ストレス条件下で増加することが周知である。従って、これらのパラメータは、当初不均一であり、各画素の個々のバイアス履歴に依存する態様で、画素の全寿命にわたって変化するものと期待される。これらパラメータを補正せずにN2のゲート電圧のプログラムを作成すると、ディスプレイは当初から不均一で、ディスプレイの全寿命にわたって不均一性が次第に増大する。
【0105】
本発明は、TFTとOLEDの電気的パラメータが補正され、それによって良好に確定されたOLED電流が画素アレイ内に生じるような方法である。N2に印加されるデータ電圧を補正するための方法を以下に説明する。
【0106】
図2と図12は、データラインに並列に配置されたVDD供給ラインを有する画素アレイを示す。(好ましい実施態様において、VDDラインは選択ラインに並列に配線することが出来る。)このようにして、画素が2個またはそれ以上の隣接する列で各VDDラインを共有して、VDDラインの本数を減らすことが出来る。図12は、VDDラインがディスプレイの周囲で結束されてブロック化された状態を示す。各画素ブロック1200に含まれるVDDラインの数は、1本と少なくても、ディスプレイ上のVDDラインの全数のように多くてもよい。しかし、好ましい実施態様において、各画素ブロック1200は、約24本のVDDライン、すなわち約48の画素列を含む。
【0107】
図13は、ディスプレイ1310とディスプレイコントローラ1320との相互接続の略図である。ディスプレイ1310は複数の画素ブロック1200から成る。ディスプレイコントローラ1320は、VDDコントロールモジュール1350、測定モジュール1330、および種々のI/Oデバイス、例えばA/Dコンバータや、画素パラメータを保存するためのメモリーから成る。
【0108】
各画素ブロックは、図12、13に示すように、ディスプレイの端において検知ピン(VDD/SENSE)1210に接続されている。通常のディスプレイ作動中、検知ピン1210は、例えば10ないし15ボルトの外部Vdd電源に切り替えられ、これによってOLEDエレメントを点灯するための電流をディスプレイに供給する。更に具体的には、各VDD/SENSEピン1210は、ディスプレイコントローラ1320において、一対のpチャンネルトランジスタP1(1352)とP2(1332)および電流検知回路1334に接続されている。通常の作動中、ディスプレイコントローラからのILLUMINATE信号がP1を作動させてVDD/SENSEピンをVdd電源に接続する。典型的な実施態様において、P1を通る電流は約1mA/列と予想される。
【0109】
TFTとOLEDのパラメータを補正するため、特別測定サイクル中、各画素のパラメータに関する情報を収集するため、MEASURE信号を介して外付け電流検知回路1334を作動させる。収集された情報は、通常のディスプレイ作動中、必要なOLED電流を実現するのに適したデータ電圧の計算および調整に使用される。
【0110】
更に具体的には、特定の画素の測定サイクル中、画素ブロック内の他のすべての画素は、それらに低いデータ電圧(例えばゼロ以下)を印加することによって、オフにされ、それによって、「オフ」画素からの電流の引き出しを確実に無視できるようにする。次に、対象とする画素によって引き出された電流が、1個以上の印加データ電圧に応じて測定される。各測定サイクル中、データパターン(すなわち、あるブロック中で、1個の画素のみがオンで、その他すべての画素がオフ)が、通常の方法で画素に印加され、データドライバ回路によってデータがDATAラインに印加され、行が一つずつ選択される。このようにして、ディスプレイが複数の画素ブロックに区画されるので、各画素ブロック内の少なくとも1個の画素をオンにすることによって、複数の画素を測定することが出来る。
【0111】
各画素ブロック内の対象画素によって引き出された電流は、ILLUMINATEラインとMEASUREラインを、VDD/SENSEピン1210をVDD電源から切り離すとともに検知ピンをP2経由で電流検知回路1334のインプットに接続するレベルに駆動することによって外部からP2において測定される。画素電流は1ないし10μAと予想される。電流検知回路1334は図13に相互インピーダンス増幅器として示してあるが、電流検知回路を他の形態で実施することも出来る。本発明においては、増幅器は入力端における電流に比例した電圧を出力端に発生する。この測定された情報は、I/Oデバイス1340によって収集され、そこでこの情報はディジタル形式に変換され、データ電圧のキャリブレーション用に保存される。電流検知回路1334内の抵抗器は約1メガオームである。
【0112】
複数の電流検知回路1334が画素ブロックと一対一の対応で示してあるが、マルチプレックサ(multi-plexer、不図示)を使用すれば、電流検知回路の数を減らすことが出来る。すなわち、複数のVDD/SENSEピンを単一の電流検知回路1334に多重化することが出来る。極端な場合、単一の電流検知回路を全ディスプレイ用に使用することが出来る。VDD/SENSEピンをこのように検知回路に多重化すると、外付け回路の複雑さは低減できるが、ディスプレイ測定時間は長くなる。
【0113】
画素測定サイクルを行なうためには、通常のディスプレイ作動を中断しなければならないので、画素測定は、見る人を出来るだけ邪魔しないようにタイミングを図らねばならない。画素パラメータは徐々に変化するので、特定の画素を頻繁に測定する必要はなく、測定サイクルは長期間にわたって分散することが出来る。
【0114】
すべての画素を同時に測定する必要はないが、可変測定ラグ(遅延)に基づく不均一性を避けるためには、同時測定が有利である。これは、ディスプレイモジュールが「オン」または「オフ」されるとき、すべての画素を迅速に測定することによって達成可能である。ディスプレイモジュールが「オフ」のとき画素を測定すれば、通常の作動の邪魔にはならないが、長い「オフ」期間後、保存された画素パラメータはもはや均一性を保証しないかも知れないという欠点がある。しかし、中断しない電源が利用可能であれば(例えばスクリーンセイバーモードにおいて)、ディスプレイが(ユーザーの観点から)「オフ」である間に測定サイクルを周期的に行なうことが出来る。もちろん、ディスプレイモジュールが「オン」のときすべての画素の迅速測定を含まない任意のオプションでは、パワーが「オフ」のとき測定情報を保存するための不揮発性メモリーが利用可能であることが必要である。
【0115】
もしも画素測定情報が利用可能であれば、ディスプレイの不均一性の種々の原因を補正するため、データ電圧の補正またはキャリブレーションをディスプレイに適用することが出来る。例えば、トランジスタの閾値電圧変動とOLEDターンオン電圧変動に対処するため、データ電圧の補正を行なうことが出来る。従って、上記およびその他のディスプレイ不均一性を補正することの出来る複数の方法を以下に説明する。これらの方法を使用すれば、ディスプレイに数個の、そのうちのいくつかは大きな不均一性の原因があっても、均一な高画質ディスプレイを提供することが出来る。
【0116】
この補正方法を説明するため、ディスプレイには図2の画素構造を使用するものと仮定する。しかし、この補正方法は、他の任意の画素構造を使用したディスプレイにも適用できる。
【0117】
図2を参照すると、ノードAに保存された電圧はN2のゲート電圧であり、従ってN2とLEDとを通る電流を確定する。N2上の電圧を変化させることによって、LED電流を変化させることが出来る。N2上のゲート電圧とLEDを通る電流との関係を考慮する。ゲート電圧Vgは、以下の式(2)の様に、N2のゲート対ソース電圧Vgsと、LEDを横切る電圧Vdiodeの二つに分割することが出来る。
【0118】
【数2】
【0119】
飽和状態のMOSトランジスタのドレイン電流は以下の式(3)で表される。
【0120】
【数3】
【0121】
ここで、kはデバイスの相互コンダクタンスパラメータ、Vtは閾値電圧である(ライン形領域における作動は下記参照)。従って、以下の式(4)が得られる。
【0122】
【数4】
【0123】
OLEDを通る前向き電流は以下の式(5)で表される。
【0124】
【数5】
【0125】
ここで、Aとmは定数である(Burrows 他の J. Appl. Phys. 79(1996)参照)。従って、以下の式(6)が得られる。
【0126】
【数6】
【0127】
従って、ゲート電流とダイオード電流との全体的関係は、以下の式(7)で表される。
【0128】
【数7】
【0129】
OLEDのI−V特性を表すため、他の関数形式を使用することも出来るが、上記の式によれば、ゲート電流とダイオード電流との間の異なる関数関係をもたらすことに注目すべきである。しかし、本発明は、上記のOLEDのI−V特性の詳細な関数形に限定されず、従って、任意のダイオード的特性に関して作動するように適応させることが出来る。
【0130】
OLEDの輝度Lは、その電流Iにほぼ比例し、比例定数は、ディスプレイ全面にわたって安定かつ均一である。良好に確定されたOLED電流を発生させることが出来れば、ディスプレイは視覚的に均一となる。しかし、以上説明したように、画素は電流Iではなく、電圧Vgを使用してプログラムされている。問題は、OLEDのパラメータAとmの他に、TFTのパラメータVtとkがディスプレイ全面にわたって、ある程度の初期不均一性を呈するという点である。更に、Vtがバイアス温度ストレス条件下で増加することは周知である。OLEDパラメータAは、OLEDのターンオン電圧に直接関連し、バイアスストレス下で減少することが知られている。OLEDパラメータmは、オーガニック・バンド・ギャップ内のトラップの分布に関連があり、OLEDの全寿命にわたって変化する。従って、これらのパラメータは初期に不均一であり、各画素の個々のバイアス履歴に依存してディスプレイの全寿命にわたって変化するものと予想される。これらのパラメータの変動を補正せずにゲート電圧をプログラムすると、ディスプレイは初期に不均一で、その全寿命にわたって不均一性が増大する。
【0131】
実際に、不均一性の原因は他にもある。ゲート電圧Vgは、意図したデータ電圧Vdataに必ずしも等しくない。むしろ、データドライバにおけるゲイン誤差とオフセット誤差、およびN1の選択解除から発生する(データ依存性の)フィードスルーが、これら二つの電圧に差異を生じさせる。これらの誤差原因も、不均一であり、かつ、ディスプレイの全寿命にわたって変動する。上記およびその他のゲイン誤差とオフセット誤差を、以下の式(8)で表す。
【0132】
【数8】
【0133】
ここで、BとV0はそれぞれゲイン係数とオフセット電圧であり、ともに不均一であり得る。式(7)と(8)を組み合わせて整理すると以下の式(9)が得られる。
【0134】
【数9】
【0135】
ここで、Voff、C、Dは前出のパラメータの組合せである。
【0136】
本発明は、Voff、C、D、およびmの変動を補正するため、意図する(入力)データ電圧を補正する種々の補正方法を提供し、それによって画素アレイ内における良好に確定されたOLED電流の発生を可能にする。パラメータVoff、C、D、およびmの変動を補正するため、上記の外付け電流検知回路が、各画素に関する情報、すなわち単一の画素によって引き出された電流を外部から測定することが出来る。パラメータVoff、C、D、およびmに関して測定された情報を使用して、本発明は、通常のディスプレイ作動中、必要なOLED電流を確定するため、式(9)に従って適切なデータ電圧Vdataを計算する。
【0137】
また、電流の測定値から4個のパラメータVoff、C、D、およびmを正確に計算することは、コンピュータでは高価になり、複雑な繰り返し計算が必要になる。しかし、効果的な補正を維持しつつ計算の複雑さを低減する良好な近似を使用することが出来る。
【0138】
好ましい実施態様において、上記のように4個ではなく、わずか2個のパラメータを使用して画素の不均一特性を表すことが出来る。式(9)の画素の電流電圧特性を参照すると、通常の点灯レベルにおいて、N2のVgsに関するC√I項と、Vdiodeに関するDm√I項とは、ほぼ同じ大きさである。しかし、それらの画素電流への依存性は大きく異なる。mの値は約10であるので、普通の点灯レベルにおいては、Dm√IはC√Iに比してはるかに弱いIの関数である。例えば、Iを100倍に増加させると、C√Iは10倍になるが、Dm√Iは(mを10と仮定すると)1.58倍にしかならない。すなわち、普通の点灯電流レベルにおいては、OLEDのI−V曲線はTFTのI−Vgs曲線よりはるかに急勾配となる。
【0139】
従って、普通の電流レベルにおいて、Dm√Iは電流に対して独立であり、その画素ごとの変動は単に一つのオフセット誤差として処理可能であるという近似が行なわれる。この近似は多少の誤差を持ち込むが、ディスプレイ全体の外観は大幅には劣化しない。従って、かなりの精度で、すべてのディスプレイの不均一性を、オフセットとゲインの変動として処理することが出来る。従って、(9)式は以下の式(10)の様に近似することが出来る。
【0140】
【数10】
【0141】
ここで、Voffset = Voff + Dm√IはDm√Iを含み、VoffsetとCは画素ごとに変動する。
【0142】
図14は、全画素のパラメータの測定によってディスプレイを初期化する方法1400のフローチャートである。方法1400は、ステップ1405から始まり、ステップ1410に進み、そこで、画素ブロック内の対象とする画素以外のすべての画素に、「オフ」データ電圧を印加する。
【0143】
ステップ1420において、対象とする特定の画素のVoffsetとCを求めるため、方法1400は二つのデータ電圧(V1とV2)を印加し、各データ電圧について電流を測定する。
【0144】
ステップ1430において、電流I1とI2の平方根が計算される。好ましい実施態様において、この計算のために平方根表が使用される。
【0145】
ステップ1440において、VoffsetとCとが求められる。すなわち、二つの変数を求めるのに二つの式を使用することが出来る。次に、特定の対象画素の求められたVoffsetとCを記憶装置、例えばメモリーに保存する。全部の画素の測定が終ると、メモリーはアレイ内の各画素について二つのパラメータVoffsetとCとを保存している。これらの値は、後に式(10)を使用してVdataのキャリブレーションまたは調整に使用することが出来る。方法1400は次にステップ1455において終了する。
【0146】
測定される画素を通る電流は、Dm√Iが二つの測定点においてほぼ等しくなるように、十分に高くなければならないことに注目すべきである。この条件は、一方の測定を、システムが発生可能な最高データ電圧において行ない、次に他方の測定をわずかに低いデータ電圧において行なうことによって満足させ得ることが望ましい。
【0147】
ディスプレイの初期化が行なわれると、ディスプレイモジュールに供給された生の入力ビデオデータを修正することが出来る。入力ビデオデータは、例えば(1)画素電圧、(2)ガンマ補正された画素輝度、または(3)画素電流といった種々のフォーマットで存在することが出来ることに注目すべきである。従って、入力ビデオデータのキャリブレーションまたは補正を行なうための、保存されたパラメータVoffsetとCの使用は、各特定のフォーマットに依存する。
【0148】
図15は、画素電圧を表す入力ビデオデータの修正方法1500のフローチャートである。方法1500は、ステップ1505から始まり、ステップ1510へ進み、そこで対象画素に関して保存されたパラメータ、例えばVoffsetとCが取出される。
【0149】
ステップ1520において、方法1500は、入力ビデオデータのキャリブレーションを行なうため、取出したパラメータを印加する。より具体的には、入力ビデオデータにはバイアスがかかっていない、すなわち、ゼロボルトはゼロ輝度を表し、ゼロより大きいデータはゼロより大きい輝度レベルを表すものと期待される。従って、電圧はC0√Iに等しいと見なすことが出来る。ここで、Iは必要電流、C0は定数、例えば典型的な値は103V/√Aである。入力ビデオデータがディスプレイモジュールに入る際の画素変動を補正するため、各画素についてVoffset = Voff + C√Iを、保存されたVoffsetとCに基づいて計算する。この計算は、ビデオデータにC/C0を掛けることと、その結果にVoffsetを加えることとから成る。C0による除法は、ビデオデータVdataが既に一定の係数1/C0によって縮小されていれば不要である。Cによる乗法は、ディジタルロジックで直接、またはルックアップテーブルを使用して行なうことが出来る。例えば、後者の場合、Cの各値は、ビデオデータの値がインデックスであるとともにテーブルエントリーが乗法の結果であるテーブルを指定する。(あるいは、ルックアップテーブル内の入力ビデオデータとCの役割を逆にすることも出来る。)乗法が行なわれた後、ディジタルロジックによりVoffsetの急速加算が行なわれる。
【0150】
ステップ1530において、得られた電圧Vdata、すなわち修正または調整された入力データは、画素アレイのデータドライバに送られる。方法1500は次にステップ1535で終了する。
【0151】
ガンマ補正された輝度データの場合、入力ビデオデータは、L0.45に比例する。ここで、Lは輝度である。これは、CRT輝度-電圧特性に関して予め補正されたビデオデータでは典型的である。L0.45=√Lであり、また、OLED輝度はその電流に比例するので、データは√Iに比例するものとして処理することが出来る。従って、計算は先に説明したゼロオフセット電圧に関する方法と同様な方法で行なうことが出来る。
【0152】
図16は、画素電流、すなわち輝度を表す入力ビデオデータの補正方法1600のフローチャートである。方法1600は、ステップ1605から始まり、ステップ1610に進み、そこで測定された電流の平方根の値が求められる。すなわち、方法1600は、Iを表すビデオデータが√Iを発生するように処理されねばならないこと以外は、上記の方法1500と同じである。上記のように、この演算は、図14に示すように、画素電流測定値から画素パラメータVoffsetとCを求めるのに必要な平方根の値を与える表を使用して行なうことが出来る。ここで再びこの表を使用してビデオデータから√Iを発生させる。
【0153】
次にデータ補正ステップ1610ないし1645は、ステップ1630において入力データにCを掛け、次にVoffsetを加えて補正されたデータ電圧を求めること以外は、上記の方法1500と同一である。
【0154】
あるいは、別の実施態様において、上記のように2個または4個のパラメータではなく、1個のみのパラメータを使用して画素の不均一特性を表すことが出来る。すなわち、単一のパラメータを使用して画素の不均一特性を表すようにして更に単純化を行なう。
【0155】
更に具体的には、多くの場合、画素ごとのゲイン係数Cの変動は小さく、Voffsetのみが不均一性の有意の原因として残る。これは、TFT相互コンダクタンスパラメータkと電圧ゲイン係数Bが均一のとき発生する。この場合、各画素のVoffsetのみを求めれば十分である。そうすると、データ補正は乗法を行なわず(ゲイン係数が均一であると見なされるので)、オフセットパラメータの加算のみを行なう。
【0156】
この単一パラメータ手法は、上記のオートゼロ化OLED画素構造に類似である。この単一パラメータ補正方法は、コンピュータ費用を低減するとともに、満足すべきディスプレイ均一性を生み出すはずである。しかし、ディスプレイの均一性保持が非常に重要な特定のディスプレイの使用に於ては、コンピュータの複雑さと費用が増しても、上記の2個または4個パラメータ方法を使用することが出来る。
【0157】
ここでも、単一パラメータ抽出とデータ補正に関して、ディスプレイ初期化プロセスはデータのフォーマット(形式)に左右される。単一パラメータ手法は、ビデオデータが、(1)画素電圧、(2)画素電流、および(3)ガンマ補正された画素輝度、を表す場合に、ディスプレイの初期化とビデオデータの補正に使用することが出来る。
【0158】
図17は、全画素のパラメータの測定によるディスプレイの初期化方法のフローチャートを示す。方法1700は、ステップ1705から始まってステップ1710へ進み、そこで、画素ブロック内の対象画素以外のすべての画素に「オフ」データ電圧が印加される。 ステップ1720において、対象とする特定の画素に関するVoffsetとCを求めるため、方法1700は、2個のデータ電圧(V1とV2)を印加し、各データ電圧ごとに電流を測定する。
【0159】
ステップ1730において、電流I1とI2の平方根を計算する。好ましい実施態様において、この計算に平方根表を使用する。
【0160】
Cの値は均一であると考えられるので、それは理想的には、ディスプレイ内の任意の場所で2点測定を行なうことによって、求め得ることに注目すべきである。しかしこれは、対象画素が異常であるかも知れないので、問題を有するかもしれない。従って、2点測定は、各画素ごとに行なわれる。
【0161】
ステップ1740において、Cの平均値が求められる。すなわち、各電流測定値に関する√Iを計算するための表を使用して、ディスプレイのCの平均値が計算できる。
【0162】
ステップ1750において、各画素の電流測定値から平均値Cを使用して、各画素のVoffsetが求められる。このようにして、ディスプレイ全体にわたるCの小変動がVoffsetの計算によって部分的に補正される。上記理由により、各画素の電流の測定は、可能な最高データ電圧において測定することが望ましい。
【0163】
最後にステップ1760において、各画素のVoffsetが記憶装置、例えばメモリーに保存される。次に、方法1700はステップ1765において終了する。
【0164】
図18は、画素電圧を表す入力ビデオデータの補正方法1800のフローチャートである。方法1800は、ステップ1805から始まり、ステップ1810へ進み、そこで、対象画素に関して保存されているパラメータVoffsetを取り出す。
【0165】
ステップ1820において、方法1800は、取出したパラメータVoffsetを使用して入力ビデオデータのキャリブレーションを行なう。より具体的には、保存されたVoffsetの値に基づいて、各画素に関するVdata = Voffset+ Vdata の値を計算する。
【0166】
ステップ1830において、得られたVdata、すなわち補正された、または調整された入力データは画素アレイのデータドライバへ送られる。方法1800は次に、ステップ1835において終了する。
【0167】
図19は、ビデオデータが画素電流を表す状況に関する全画素のパラメータの測定によるディスプレイの初期化方法1900のフローチャートである。方法1900は上記方法1700に酷似している。上記方法1700との相違は、方法1900が追加のステップ1950を取り入れて計算されたCの平均値を使用して、ゼロ・オフセットデータ電圧対画素電流の表を作成する場合である。この点から先の初期化とデータ補正プロセスにおいては、この表を使用することにより、平方根演算を行わない。この表は、平方根関数より高い精度で、画素の電流-電圧特性を表すものと期待される。この表は次に、後で使用するため、記憶装置、例えばメモリーに保存される。次に、個々の画素電流測定値を、この表に入れるためのインデックスとして使用して、個々の画素オフセットVoffsetを求める。
【0168】
図20は、画素電流、すなわち輝度を表す入力ビデオデータの補正方法2000のフローチャートである。方法2000は、ステップ2005から始まり、ステップ2010へ進み、そこで現在対象とする画素のVoffsetを記憶装置から取出す。
【0169】
ステップ2020において、ゼロ・オフセットデータ電圧対画素電流の表を使用して入力ビデオデータ電流からゼロ・オフセットデータ電圧を求める。ステップ2030において、このゼロ・オフセットデータ電圧を、取出されたVoffsetに加える。最後に、ステップ2040において、補正または調整された入力ビデオデータを画素アレイのデータドライバへ送る。
【0170】
要するに、ビデオデータがディスプレイモジュールに導入されると、各電流に対応するゼロ・オフセットデータ電圧がV−I表内で検索される。次に、保存されている画素オフセットをゼロ・オフセット電圧に加算し、その結果がデータドライバへの入力となる。方法2000は次にステップ2045において終了する。
【0171】
図21は、ビデオデータがガンマ補正された輝度データを表す状況に関する全画素のパラメータの測定によるディスプレイの初期化方法2100のフローチャートである。方法2100は、上記方法1900に酷似している。方法2100と上記方法1900との相違は、ステップ2150において、計算されたCの平均値を使用してゼロ・オフセットデータ電圧対画素電流の平方根の表を作成するときである。すなわち、ビデオデータは、√Iを表すものとして近似させることが出来る。従って、Cの平均値を使用してVdata対√Iのゼロ・オフセット表を作成し、この表をメモリーなどの記憶装置に保存する。
【0172】
図22は、ガンマ補正された輝度データを表す入力ビデオデータの補正方法2200のフローチャートである。方法2200は、上記方法2000に酷似している。上記方法2000との相違は、Vdata対√Iのゼロ・オフセット表において発生する。従って、要するに、入ってくるビデオデータを使用してゼロ・オフセットデータ電圧を探し、保存された画素オフセットをこれらの電圧に加える。
【0173】
上記説明において、OLED駆動トランジスタN2が飽和状態で作動するものと見なしている。N2がライン形領域で作動するならば、類似の補正方法を使用することが出来る。その場合、画素の電流電圧特性は以下の式(11)で表される。
【0174】
【数11】
【0175】
ここで、C(I)はIの弱い関数である。ここでも、上記のように、オフセット項とゲイン係数のみを求めればよい程度に、電流が十分に高ければ、Dm√I項をVoff項に含めることが出来る。しかし、オフセット電圧のみを不均一と見なす単一パラメータ近似は、ゲイン係数C(I)が不均一なOLEDパラメータAとmを含むので、上記の飽和の場合に関する単一パラメータ近似ほど精度がよいとは予想されない。従って、N2がライン形領域で作動するならば、2個パラメータ補正方法の方が単一パラメータ補正方法よりもはるかに性能がよいと思われる。
【0176】
図23は、本発明の複数のアクティブマトリックスLED画素構造300、500、または700を備えたディスプレイ2320を使用したシステム2300のブロックダイヤグラムである。システム2300は、ディスプレイコントローラ2310とディスプレイ2320とから成る。
【0177】
更に具体的には、ディスプレイコントローラは、中央処理装置CPU(2312)、メモリー2314、および複数のI/O装置(例えばマウス、キーボード、磁気装置や光装置などの記憶装置、モデム、A/Dコンバータ、上記の測定モジュール1330などの各種モジュール)を有する汎用コンピュータとすることが出来る。ディスプレイ2320を作動させるためのソフトウェア命令(例えば上記種々の方法)は、例えば記憶媒体からメモリー2314へロードし、CPU2312によって実行することが出来る。従って、本発明のソフトウェア命令は、コンピュータで読むことの出来る媒体に保存することが出来る。
【0178】
ディスプレイ2320は、画素インターフェイス2322と、複数の画素(画素構造300、500、または700)とから成る。画素インターフェイス2322は画素300、500、または700の駆動に必要な回路を含む。例えば、画素インターフェイス2322は、図1に示したようなマトリックス・アドレッシング・インターフェイスとすることが出来、また、オプションとして追加の上記の信号ライン/制御ラインを含むことが出来る。
【0179】
従って、システム2300は、ラップトップコンピュータとして実施することが出来る。あるいは、ディスプレイコントローラ2310は、マイクロコントローラとして、または特定用途の集積回路(ASIC)として、またはハードウェアとソフトウェア命令との組合せとして、実施することが出来る。要するに、システム2300は、本発明を組込んだ大きなシステム内において実施することが出来る。
【0180】
本発明を、NMOSトランジスタを使用するものとして説明したが、本発明は、関連電圧が逆転したPMOSトランジスタを使用しても実現可能である。
【0181】
以上、本発明の種々の実施態様を本明細書に示しかつ詳細に説明したが、本発明の要旨を超えない限りにおいて多くの態様を取り得ることが出来る。
【図面の簡単な説明】
【0182】
【図1】マトリックスアドレッシングインターフェイスのブロック図
【図2】従来技術のアクティブマトリックスLED画素構造の略図
【図3】本発明のアクティブマトリックスLED画素構造の略図
【図4】図3のアクティブマトリックスLED画素構造のためのタイミング図
【図5】本発明の代替実施態様のアクティブマトリックスLED画素構造の略図
【図6】図5のアクティブマトリックスLED画素構造のためのタイミング図
【図7】本発明の代替実施態様のアクティブマトリックスLED画素構造の略図
【図8】図7のアクティブマトリックスLED画素構造のためのタイミング図
【図9】本発明の代替実施態様のアクティブマトリックスLED画素構造の略図
【図10】本発明の代替実施態様のアクティブマトリックスLED画素構造の略図
【図11】図10のアクティブマトリックスLED画素構造のためのタイミング図
【図12】画素アレイを相互接続して画素ブロックとした略図
【図13】ディスプレイとディスプレイコントローラとの相互接続の略図
【図14】全画素のパラメータの測定によってディスプレイを初期化する方法のフローチャート
【図15】画素電圧を表す入力データの補正方法のフローチャート
【図16】画素電流すなわち輝度を表す入力ビデオデータの補正方法のフローチャート
【図17】ビデオデータが画素電圧を表す場合、全画素のパラメータの測定によってディスプレイを初期化する方法のフローチャート
【図18】画素電圧を表す入力ビデオデータの補正方法のフローチャート
【図19】ビデオデータが画素電流を表す場合、全画素のパラメータの測定によってディスプレイを初期化する方法のフローチャート
【図20】画素電流すなわち輝度を表す入力ビデオデータの補正方法のフローチャート
【図21】ビデオデータがガンマ補正された輝度データを表す場合、全画素のパラメータの測定によってディスプレイを初期化する方法のフローチャート
【図22】ガンマ補正された輝度データで表された入力ビデオデータの補正方法のフローチャート
【図23】本発明による複数のアクティブマトリックスLED画素構造を有するディスプレイを使用したシステムのブロック図
【符号の説明】
【0183】
100:ディスプレイ
110:列データ発生装置
120:行データ発生装置
130:行ライン
160:表示要素(画素)
200:従来技術のアクティブマトリックスLED画素構造
300:本発明の画素構造
302:コンデンサ
304:LED(OLED)(光要素)
310:第1トランジスタ
320:第2トランジスタ
330:第3トランジスタ
340:第4トランジスタ
350:第5トランジスタ
360:データライン
370:選択ライン
380:オートゼロライン
382:前の行からのオートゼロライン
390:VDDライン
500:本発明の好ましい画素構造
510:第1トランジスタ
520:第2トランジスタ
530:第3トランジスタ
502:コンデンサ
540:ショットキダイオード
550:LED(OLED)(光要素)
570:選択ライン
560:データライン
580:オートゼロライン
590:点灯ライン
700:本発明の好ましい画素構造
702:コンデンサ
704:LED(OLED)(光要素)
710:第1トランジスタ
720:第2トランジスタ
730:第3トランジスタ
740:第4トランジスタ
750:第5トランジスタ
760:データライン
770:選択ライン
780:オートゼロライン
782:前の行からのオートゼロライン
790:VDDライン
900:本発明の好ましい画素構造
992:Vprecharge
950:第5トランジスタ
1000:本発明の画素構造
1010:データドライバ
1020:列トランジスタ
1200:画素ブロック
1210:検知ピン(VDD/SENSE)
1310:ディスプレイ
1320:ディスプレイコントローラ
1330:測定モジュール
1332:トランジスタP2
1334:電流検知回路
1350:VDDコントロールモジュール
1352:トランジスタP1
2300:システム
2310:ディスプレイコントローラ
2312:中央処理装置CPU
2314:メモリー
2316:I/O装置
2320:ディスプレイ
2322:画素インターフェイス
【特許請求の範囲】
【請求項1】
少なくとも1個の画素を有するディスプレイを点灯する方法であって、(a)当該画素の画素パラメータを測定するステップと、(b)測定された画素パラメータに基づいて入力画素データを調整するステップと、(c)調整された入力画素データに基づいて当該画素を点灯するステップとから成ることを特徴とする方法。
【請求項2】
前記測定ステップ(a)が前記画素によって引き出された電流を外部的に測定する請求項1に記載の方法。
【請求項3】
前記調整ステップ(b)が、電圧オフセット(Voffset)パラメータを求めるため、前記測定された画素パラメータを使用して前記画素データを補正する請求項1又は2に記載の方法。
【請求項4】
前記調整ステップ(b)が、更に、ゲイン係数(C)パラメータを求めるため、前記測定された画素パラメータを使用して前記画素データを補正する請求項3に記載の方法。
【請求項5】
(1)画素の画素パラメータを測定するための測定モジュールと、(2)当該測定された画素パラメータを保存するための記憶装置とを有するディスプレイコントローラと、(3)当該保存された画素パラメータに基づいて調整された入力画素データを表示するため、当該ディスプレイコントローラに接続されたディスプレイとから成るシステム。
【請求項6】
前記測定モジュールが前記画素によって引き出される電流を測定するための電流検知回路を有する請求項5に記載のシステム。
【特許請求の範囲】
【請求項1】
少なくとも1個の画素を有するディスプレイを点灯する方法であって、(a)当該画素の画素パラメータを測定するステップと、(b)測定された画素パラメータに基づいて入力画素データを調整するステップと、(c)調整された入力画素データに基づいて当該画素を点灯するステップとから成ることを特徴とする方法。
【請求項2】
前記測定ステップ(a)が前記画素によって引き出された電流を外部的に測定する請求項1に記載の方法。
【請求項3】
前記調整ステップ(b)が、電圧オフセット(Voffset)パラメータを求めるため、前記測定された画素パラメータを使用して前記画素データを補正する請求項1又は2に記載の方法。
【請求項4】
前記調整ステップ(b)が、更に、ゲイン係数(C)パラメータを求めるため、前記測定された画素パラメータを使用して前記画素データを補正する請求項3に記載の方法。
【請求項5】
(1)画素の画素パラメータを測定するための測定モジュールと、(2)当該測定された画素パラメータを保存するための記憶装置とを有するディスプレイコントローラと、(3)当該保存された画素パラメータに基づいて調整された入力画素データを表示するため、当該ディスプレイコントローラに接続されたディスプレイとから成るシステム。
【請求項6】
前記測定モジュールが前記画素によって引き出される電流を測定するための電流検知回路を有する請求項5に記載のシステム。
【請求項7】
少なくとも一つの画素を備えたディスプレイであって、当該画素は、(1)一つの選択ラインへの接続用であるゲートと、ソースと、ドレインとを有する第1トランジスタと、(2)当該第1トランジスタのドレインが接続されている第1端子と、第2端子とを有するキャパシタと、(3)オートゼロラインへの接続用であるゲートと、ソースと、当該第1トランジスタの当該ドレインが接続されているドレインとを有する第2トランジスタと、(4)当該第2トランジスタのソースに接続された第1端子と、点灯ラインへの接続用の第2端子とを有するダイオードと、(5)第1トランジスタのソースに接続されたゲートと、ソースと、当該ダイオードの第1端子に接続されたドレインとを有する第3トランジスタと、(6)当該第3トランジスタのソースが、一方の端子に接続されている2個の端子を有する光要素とから成ることを特徴とするディスプレイ。
【請求項1】
少なくとも1個の画素を有するディスプレイを点灯する方法であって、(a)当該画素の画素パラメータを測定するステップと、(b)測定された画素パラメータに基づいて入力画素データを調整するステップと、(c)調整された入力画素データに基づいて当該画素を点灯するステップとから成ることを特徴とする方法。
【請求項2】
前記測定ステップ(a)が前記画素によって引き出された電流を外部的に測定する請求項1に記載の方法。
【請求項3】
前記調整ステップ(b)が、電圧オフセット(Voffset)パラメータを求めるため、前記測定された画素パラメータを使用して前記画素データを補正する請求項1又は2に記載の方法。
【請求項4】
前記調整ステップ(b)が、更に、ゲイン係数(C)パラメータを求めるため、前記測定された画素パラメータを使用して前記画素データを補正する請求項3に記載の方法。
【請求項5】
(1)画素の画素パラメータを測定するための測定モジュールと、(2)当該測定された画素パラメータを保存するための記憶装置とを有するディスプレイコントローラと、(3)当該保存された画素パラメータに基づいて調整された入力画素データを表示するため、当該ディスプレイコントローラに接続されたディスプレイとから成るシステム。
【請求項6】
前記測定モジュールが前記画素によって引き出される電流を測定するための電流検知回路を有する請求項5に記載のシステム。
【特許請求の範囲】
【請求項1】
少なくとも1個の画素を有するディスプレイを点灯する方法であって、(a)当該画素の画素パラメータを測定するステップと、(b)測定された画素パラメータに基づいて入力画素データを調整するステップと、(c)調整された入力画素データに基づいて当該画素を点灯するステップとから成ることを特徴とする方法。
【請求項2】
前記測定ステップ(a)が前記画素によって引き出された電流を外部的に測定する請求項1に記載の方法。
【請求項3】
前記調整ステップ(b)が、電圧オフセット(Voffset)パラメータを求めるため、前記測定された画素パラメータを使用して前記画素データを補正する請求項1又は2に記載の方法。
【請求項4】
前記調整ステップ(b)が、更に、ゲイン係数(C)パラメータを求めるため、前記測定された画素パラメータを使用して前記画素データを補正する請求項3に記載の方法。
【請求項5】
(1)画素の画素パラメータを測定するための測定モジュールと、(2)当該測定された画素パラメータを保存するための記憶装置とを有するディスプレイコントローラと、(3)当該保存された画素パラメータに基づいて調整された入力画素データを表示するため、当該ディスプレイコントローラに接続されたディスプレイとから成るシステム。
【請求項6】
前記測定モジュールが前記画素によって引き出される電流を測定するための電流検知回路を有する請求項5に記載のシステム。
【請求項7】
少なくとも一つの画素を備えたディスプレイであって、当該画素は、(1)一つの選択ラインへの接続用であるゲートと、ソースと、ドレインとを有する第1トランジスタと、(2)当該第1トランジスタのドレインが接続されている第1端子と、第2端子とを有するキャパシタと、(3)オートゼロラインへの接続用であるゲートと、ソースと、当該第1トランジスタの当該ドレインが接続されているドレインとを有する第2トランジスタと、(4)当該第2トランジスタのソースに接続された第1端子と、点灯ラインへの接続用の第2端子とを有するダイオードと、(5)第1トランジスタのソースに接続されたゲートと、ソースと、当該ダイオードの第1端子に接続されたドレインとを有する第3トランジスタと、(6)当該第3トランジスタのソースが、一方の端子に接続されている2個の端子を有する光要素とから成ることを特徴とするディスプレイ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【公開番号】特開2006−146257(P2006−146257A)
【公開日】平成18年6月8日(2006.6.8)
【国際特許分類】
【出願番号】特願2005−371476(P2005−371476)
【出願日】平成17年12月26日(2005.12.26)
【分割の表示】特願平10−311569の分割
【原出願日】平成10年9月28日(1998.9.28)
【出願人】(000005968)三菱化学株式会社 (4,356)
【出願人】(598150662)サーノフ コーポレーション (2)
【Fターム(参考)】
【公開日】平成18年6月8日(2006.6.8)
【国際特許分類】
【出願日】平成17年12月26日(2005.12.26)
【分割の表示】特願平10−311569の分割
【原出願日】平成10年9月28日(1998.9.28)
【出願人】(000005968)三菱化学株式会社 (4,356)
【出願人】(598150662)サーノフ コーポレーション (2)
【Fターム(参考)】
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