アクティブマトリックス表示パネルを備えた表示装置及びその駆動方法
ゲートストレスを抑制して表示品質の低下を防止することができるアクティブマトリックス表示パネルを備えた表示装置及びその駆動方法。表示用走査パルスの供給時に１の行内の各画素部に薄膜トランジスタの第１のゲート電圧を示すデータパルスを個別に供給し、その後、１の行内の各画素部にリセット用走査パルスを供給し、リセット用走査パルスの供給時に１の行内の各画素部に薄膜トランジスタのゲート・ソース間電圧を発光駆動時とは逆極性にせしめるための薄膜トランジスタの第２のゲート電圧を示すリセットパルスを個別に供給する。
【発明の詳細な説明】
【技術分野】
本発明は、アクティブマトリックス表示パネルを備えた表示装置及びその駆動方法に関する。
【背景技術】
発光素子を用いたアクティブマトリックス表示器には、画素毎の駆動素子として多結晶シリコン、アルモファスシリコン（ａ−Ｓｉ）や有機半導体等を用いたＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）が用いられている。アルモファスシリコン或いは有機半導体を用いたＴＦＴには、ゲートに電圧を印加し続けるとゲートスレッショルド電圧Ｖｔｈがシフトする現象、すなわちゲートストレスがあることが知られている（例えば、Ｓ．Ｊ．Ｚｉｌｋｅｒ，Ｃ．Ｄｅｔｃｈｅｖｅｒｒｙ，Ｅ．Ｃａｎｔａｔｏｒｅ，ａｎｄ Ｄ．Ｍ．ｄｅ Ｌｅｅｕｗ：ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ ＬＥＴＴＥＲＳ ＶＯＬＵＭＥ ７９，ＮＵＭＢＥＲ ８ ２０ＡＵＧＵＳＴ ２００１″Ｂｉａｓ ｓｔｒｅｓｓ ｉｎ ｏｒｇａｎｉｃ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ａｎｄ ｌｏｇｉｃ ｇａｔｅｓ″参照）。この現象をＰチャネルＴＦＴを例に説明する。図１Ａ及び図１Ｂにゲートストレスによるゲートスレッショルド電圧Ｖｔｈのシフトの様子を示す。ＰチャネルＴＦＴの場合には、ゲート・ソース間電圧Ｖｇｓをマイナスにして印加し続けると、ゲートストレスによって時間経過と共にゲートスレッショルド電圧Ｖｔｈが図１Ａに示すようにマイナス方向に変化し、これにより、例えば、図１Ｂに示すようにＶｔｈ１からＶｔｈ２にシフトしていく。この変化は、Ｖｇｓを０Ｖ若しくはプラスにして印加し続けることによって基のＶｔｈに復帰する。逆に、Ｖｇｓをプラスにして印加し続けると、時間経過と共にＶｔｈはプラス方向にシフトし、その後、Ｖｇｓを０Ｖ若しくはマイナスにして印加し続けることによって元のＶｔｈに復帰する。シフト量は、Ｖｇｓの絶対値及び印加時間が大きいほど大きくなる。このような特性を示すＴＦＴを有機ＥＬ素子の駆動に用いると、表示中に徐々にＶｔｈがシフトしていくことになる。
従来の駆動方法では、Ｖｔｈの初期値のばらつきに加えてゲートストレスによるＶｔｈの変動まで見込んで駆動電圧、駆動条件を設定する必要があるため、駆動電圧の上昇を招き、消費電力の増大をもたらしていた。また、Ｖｔｈのばらつきが大きくなるに従って、それを補正する回路を用いたとしても駆動電流の誤差が大きくなり表示品質の低下をもたらすという欠点もあった。
【発明の開示】
本発明の目的は、ゲートストレスを抑制して表示品質の低下を防止することができるアクティブマトリックス表示パネルを備えた表示装置及びその駆動方法を提供することである。
本発明の表示装置は、各々が発光素子とその発光素子に流れる電流を制御する薄膜トランジスタとを含む複数の画素部を有するアクティブマトリックス表示パネルを備えた表示装置であって、前記複数の画素部に電源電圧を供給する電源と、入力画像信号に応じて、フレーム毎に前記表示パネルの複数行のうちから１の行を所定のタイミングで順次指定し、前記１の行内の各画素部に表示用走査パルスを供給し、前記表示用走査パルスの供給時に前記１の行内の各画素部に前記薄膜トランジスタの第１のゲート電圧を示すデータパルスを供給し、その後、前記１の行内の各画素部にリセット用走査パルスを供給し、前記リセット用走査パルスの供給時に前記１の行内の各画素部に前記薄膜トランジスタのゲート・ソース間電圧を発光駆動時とは逆極性に、又は０ボルト又は０ボルト近傍にせしめるための前記薄膜トランジスタの第２のゲート電圧を示すリセットパルスを供給する表示制御手段と、を含み、前記複数の画素部各々は、前記表示用走査パルスに応答して前記データパルスに対応した前記第１のゲート電圧を前記薄膜トランジスタのゲートに供給し、前記リセット用走査パルスに応答して前記リセットパルスに対応した前記第２のゲート電圧を前記薄膜トランジスタのゲートに供給する駆動部を有することを特徴としている。
本発明の駆動方法は、各々が発光素子とその発光素子に流れる電流を制御する薄膜トランジスタと含む複数の画素部を有するアクティブマトリックス表示パネルの駆動方法であって、前記複数の画素部に電源電圧を供給し、入力画像信号に応じてフレーム毎に前記表示パネルの複数行のうちから１の行を所定のタイミングで順次指定し、前記１の行内の各画素部に表示用走査パルスを供給し、前記表示用走査パルスの供給時に前記１の行内の各画素部に前記薄膜トランジスタの第１のゲート電圧を示すデータパルスを供給し、その後、前記１の行内の各画素部にリセット用走査パルスを供給し、前記リセット用走査パルスの供給時に前記１の行内の各画素部に前記薄膜トランジスタのゲート・ソース間電圧を発光駆動時とは逆極性に、又は０ボルト又は０ボルト近傍にせしめるための前記薄膜トランジスタの第２のゲート電圧を示すリセットパルスを供給し、前記複数の画素部各々においては、前記表示用走査パルスに応答して前記データパルスに対応した前記第１のゲート電圧を前記薄膜トランジスタのゲートに供給し、前記リセット用走査パルスに応答して前記リセットパルスに対応した前記第２のゲート電圧を前記薄膜トランジスタのゲートに供給することを特徴としている。
【図面の簡単な説明】
図１Ａ及び図１Ｂはゲートスレッショルド電圧の変化及びゲート電圧−ドレイン電流特性の変化を各々示す図である。
図２は本発明の実施例を示すブロック図である。
図３は図２の装置中の表示パネルの１つの画素部及びそれに対応したデータ信号供給回路内の構成を示す図である。
図４はフレーム毎の表示モード及びリセットモードの各期間を示す図である。
図５は表示モード及びリセットモード各々におけるゲート・ソース間電圧の設定範囲を示す図である。
図６は各フレームの表示モード及びリセットモードにおけるゲート・ソース間電圧を示す図である。
図７は本発明の他の実施例を示すブロック図である。
図８は図７の装置中の表示パネルの１つの画素部及びそれに対応したデータ信号供給回路内の構成を示す図である。
図９はフレーム毎の表示モード及びリセットモードの各期間を示す図である。
図１０は図７の装置の場合の各フレームの表示モード及びリセットモードにおけるゲート・ソース間電圧を示す図である。
図１１はサブフィールド法を適用した場合のフレーム毎の表示モード及びリセットモードの各期間を示す図である。
図１２はサブフィールド法を適用した場合の各フレームの表示モード及びリセットモードにおけるゲート・ソース間電圧を示す図である。
図１３は本発明の他の実施例として図７の装置中の表示パネルの１つの画素部及びそれに対応したデータ信号供給回路内の構成を示す図である。
図１４は図１３の実施例におけるフレーム毎の表示モード及びリセットモードの各期間を示す図である。
発明を実施するための形態
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図２は本発明によるアクティブマトリックス表示パネルを用いた表示装置を示している。この表示装置は、表示パネル１１、走査パルス供給回路１２、データ信号供給回路１３、及びコントローラ１５を備えている。
表示パネル１１は、ｍ×ｎ個（ｍ，ｎは２以上の整数）の画素からなるアクティブマトリックス型のものであり、各々が平行に配置された複数のデータ線Ｘ１〜Ｘｍと、複数の走査線Ｙ１〜Ｙｎと、複数の画素部ＰＬ１，１〜ＰＬｍ，ｎを有している。画素部ＰＬ１，１〜ＰＬｍ，ｎは、データ線Ｘ１〜Ｘｍと走査線Ｙ１〜Ｙｎとの交差部分に配置され、全て同一の構成を有する。また、画素部ＰＬ１，１〜ＰＬｍ，ｎは電源線Ｚに接続されている。電源線Ｚには電源（図示せず）から電源電圧（正電圧Ｖｄｄ）が供給される。
複数の画素部ＰＬ１，１〜ＰＬｍ，ｎ各々は図３に示すように、２つのＴＦＴ（薄膜トランジスタ）３１，３２と、キャパシタ３４と、有機ＥＬ（エレクトロルミネッセンス）素子３５とを備えている。図３に示した画素部ではそこに関係するデータ線をＸｉ（ｉは１〜ｍのうちのいずれか１）、走査線をＹｊ（ｊは１〜ｎのうちのいずれか１）としている。
２つのＴＦＴ３１，３２各々はＰチャネルのものである。ＴＦＴ３１のゲートは走査線Ｙｊに接続され、そのソースはデータ線Ｘｉに接続されている。ＴＦＴ３１のドレインにはキャパシタ３４の一端と駆動ＴＦＴ３２のゲートとが接続されている。キャパシタ３４の他端とＴＦＴ３２のソースとは電源線Ｚに接続されている。ＴＦＴ３２のドレインはＥＬ素子３５のアノードに接続されている。ＥＬ素子３５のカソードはアース接続されている。
表示パネル１１の走査線Ｙ１〜Ｙｎは走査パルス供給回路１２に接続され、またデータ線Ｘ１〜Ｘｍはデータ信号供給回路１３に接続されている。コントローラ１５は入力される画像信号に応じて表示パネル１１を階調駆動制御するために走査制御信号及びデータ制御信号を生成する。走査制御信号は走査パルス供給回路１２に供給され、データ制御信号はデータ信号供給回路１３に供給される。
走査パルス供給回路１２は、走査制御信号に応じて表示用走査パルスを所定のタイミングで走査線Ｙ１〜Ｙｎにその順番で供給し、リセット用走査パルスを所定のタイミングで走査線Ｙ１〜Ｙｎにその順番で供給する。その表示用走査パルス及びリセット用走査パルスの供給は入力画像信号のフレーム毎に行われる。走査線毎に１つの表示用走査パルスが供給されてから１／２フレーム期間後にリセット用走査パルスが供給される。
データ信号供給回路１３は、データ制御信号に応じて走査パルスが供給される走査線上に位置する画素部各々に対する画素データパルスを生成する。その画素データパルスは発光輝度を示すデータ信号である。データ信号供給回路１３は、データ線Ｘ１〜Ｘｍを介して発光駆動すべき少なくとも１の画素部に対して画素データパルス及びリセットパルスを供給する。非発光の画素部に対してはＥＬ素子を発光させることがないレベルの画素データパルス及びリセットパルスを供給する。データ信号供給回路１３には、データ線Ｘ１〜Ｘｍ毎に画素データパルス発生部及びリセットパルス発生部が備えられている。例えば、図３に示すように、データ線Ｘｉに対応して画素データパルス発生部２１ｉ及びリセットパルス発生部２２ｉが備えられている。画素データパルス発生部はデータ制御信号に応じて画素データパルスを発生してデータ線Ｘ１〜Ｘｍに供給する。リセットパルス発生部はデータ制御信号に応じてリセットパルスを発生してデータ線Ｘ１〜Ｘｍに供給する。
入力画像信号の各フレームは図４に示すように、表示モードの期間とリセットモードの期間とに分けられている。走査線毎に表示用走査パルスの発生によって表示モードとなり、リセット用走査パルスの発生によって表示モードからリセットモードに変わる。表示モードとリセットモードとは互いに等しい時間的長さを有する。各フレーム期間において表示モードとリセットモードとの位置は走査線毎に走査タイミングに対応して時間方向にずれている。表示モードの期間は発光のための画素データパルスが供給された画素部のＥＬ素子を発光させる。リセットモードの期間は非発光期間であり、ゲートストレスによるゲートスレッショルド電圧Ｖｔｈのシフトを抑制する期間である。
表示モードの期間では、先ず、画素データパルス発生部各々から画素データパルスが発生され、データ線Ｘ１〜Ｘｍに供給される。そのとき表示用走査パルスが印加された走査線が図３に示した画素部であるとして説明すると、ＴＦＴ３１がオンとなり、画素データパルス発生部２１ｉからの画素データパルスがＴＦＴ３１を介してＴＦＴ３２のゲートに第１のゲート電圧として供給される。これにより、キャパシタ３４が充電され、ＥＬ素子３５を駆動するＴＦＴ３２のゲート・ソース間電圧が電圧Ｖｇｓ−ｄに設定される。Ｖｇｓ−ｄ≦０Ｖであり、ＥＬ素子の発光のためにはＶｇｓ−ｄ＜Ｖｔｈである。
リセット用走査パルスが供給され、表示モードに続くリセットモードになると、それと同時にリセットパルス発生部各々からリセットパルスが発生され、データ線Ｘ１〜Ｘｍに供給される。表示モードの場合と同様に図３に示した画素部について説明すると、リセット用走査パルスに応じてＴＦＴ３１がオンとなり、リセットパルス発生部２２ｉからのリセットパルスがＴＦＴ３１を介してＴＦＴ３２のゲートに第２のゲート電圧として供給される。これにより、画素部のキャパシタ３４が表示モードとは逆極性で充電され、ＴＦＴ３２のゲート・ソース間電圧が電圧Ｖｇｓ−ｒに設定される。Ｖｇｓ−ｒ≧０Ｖであり、Ｖｇｓ−ｒ＝−Ｖｇｓ−ｄの関係がある。
表示モード期間のゲート・ソース間電圧Ｖｇｓ−ｄの設定範囲とリセットモード期間のゲート・ソース間電圧Ｖｇｓ−ｒの設定範囲とは図５に示すように示すことができる。１つの画素部の表示モード期間のゲート・ソース間電圧Ｖｇｓ−ｄがＶ１であれば、それに続くリセットモード期間のゲート・ソース間電圧Ｖｇｓ−ｒは−Ｖ１となる。なお、ＶｍａｘはＶｇｓ−ｄの設定範囲の絶対値の最大値であり、−ＶｍａｘはＶｇｓ−ｒの設定範囲の絶対値の最大値である。
１つの画素部のフレーム毎の表示モード及びリセットモード各々の駆動ＴＦＴのゲート・ソース間電圧は例えば、図６に示す如く変化する。ゲート・ソース間電圧は画素データパルスの振幅値に応じて変化し、ゲート・ソース間電圧に応じたドレイン電流が駆動ＴＦＴ及びＥＬ素子には流れる。フレーム１〜４各々においてＶｇｓ−ｒ＝−Ｖｇｓ−ｄの関係が得られている。ゲート・ソース間電圧の平均値は０Ｖとなる。
このように、各フレームにおいて駆動ＴＦＴにゲート・ソース間電圧Ｖｇｓ−ｄが印加されると、それに対応してゲート・ソース間電圧Ｖｇｓ−ｒが印加されるので、ゲートストレスを解消させることができ、その結果、ゲートスレッショルド電圧Ｖｔｈの変動を抑えることができる。
図７は本発明の他の実施例として表示装置を示している。この表示装置は、表示パネル４１、走査パルス供給回路４２、データ信号供給回路４３、及びコントローラ４５を備えている。
表示パネル４１は、ｍ×ｎ個の画素からなるアクティブマトリックス型のものであり、各々が平行に配置された複数のデータ線対Ｘ１ａ，Ｘ１ｂ〜Ｘｍａ，Ｘｍｂと、複数の走査線対Ｙ１ａ，Ｙ１ｂ〜Ｙｎａ，Ｙｎｂと、複数の画素部ＰＬ１，１〜ＰＬｍ，ｎを有している。画素部ＰＬ１，１〜ＰＬｍ，ｎは、データ線対Ｘ１ａ，Ｘ１ｂ〜Ｘｍａ，Ｘｍｂと走査線対Ｙ１ａ，Ｙ１ｂ〜Ｙｎａ，Ｙｎｂとの交差部分に配置され、全て同一の構成を有する。データ線Ｘ１ａ〜Ｘｍａは画素データパルス用であり、データ線対Ｘ１ｂ〜Ｘｍｂはリセットパルス用である。走査線Ｙ１ａ〜Ｙｎａは表示走査線であり、走査線Ｙ１ｂ〜Ｙｎｂはリセット走査線である。
複数の画素部ＰＬ１，１〜ＰＬｍ，ｎ各々は図８に示すように、３つのＴＦＴ５１〜５３と、キャパシタ５４と、有機ＥＬ素子５５とを備えている。図８に示した画素部ではそこに関係するデータ線対をＸｉａ，Ｘｉｂ（ｉは１〜ｍのうちのいずれか１）、走査線対をＹｊａ，Ｙｊｂ（ｊは１〜ｎのうちのいずれか１）としている。
３つのＴＦＴ５１〜５３各々はＰチャネルのものである。ＴＦＴ５１は表示モード用であり、そのゲートは走査線Ｙｊａに接続され、そのソースはデータ線Ｘｉａに接続されている。ＴＦＴ５２はリセットモード用であり、そのゲートは走査線Ｙｊｂに接続され、そのソースはデータ線Ｘｉｂに接続されている。ＴＦＴ５１，５２のドレインにはキャパシタ５４の一端と駆動ＴＦＴ５３のゲートとが接続されている。キャパシタ５４の他端とＴＦＴ５３のソースとは電源線Ｚに接続されている。ＴＦＴ５３のドレインはＥＬ素子５５のアノードに接続されている。ＥＬ素子５５のカソードはアース接続されている。
表示パネル４１の走査線対Ｙ１ａ，Ｙ１ｂ〜Ｙｎａ，Ｙｎｂは走査パルス供給回路４２に接続され、またデータ線対Ｘ１ａ，Ｘ１ｂ〜Ｘｍａ，Ｘｍｂはデータ信号供給回路４３に接続されている。コントローラ４５は入力される画像信号に応じて表示パネル１１を階調駆動制御するために走査制御信号及びデータ制御信号を生成する。走査制御信号は走査パルス供給回路４２に供給され、データ制御信号はデータ信号供給回路４３に供給される。
走査パルス供給回路４２は、走査制御信号に応じて表示用走査パルスを所定のタイミングで走査線Ｙ１ａ〜Ｙｎａにその順番で供給し、リセット用走査パルスを所定のタイミングで走査線Ｙ１ｂ〜Ｙｎｂにその順番で供給する。その各走査パルスの供給は入力画像信号のフレーム毎に行われる。１フレームに対する表示用走査パルスの走査期間とリセット用走査パルスの走査期間とは長さにおいて同一である。同一フレームに対しては表示用走査パルスによる走査が開始されてから１／２走査期間だけ遅れてリセット用走査パルスによる走査が開始される。
データ信号供給回路４３は、データ線Ｘ１ａ〜Ｘｍａ毎に画素データパルス発生部及びデータ線Ｘ１ｂ〜Ｘｍｂ毎にリセットパルス発生部を備えている。例えば、図８に示すように、データ線Ｘｉａに対応して画素データパルス発生部６１ｉが備えられ、データ線Ｘｉｂに対応してリセットパルス発生部６２ｉが備えられている。画素データパルス発生部は、データ制御信号に応じて表示用走査パルスが供給される走査線上に位置する画素部各々に対する画素データパルスを生成し、それをデータ線Ｘ１ａ〜Ｘｍａを介して各画素部に対して供給する。また、リセットパルス発生部はデータ制御信号に応じてリセット用走査パルスが供給される走査線上に位置する画素部各々に対するリセットパルスを生成し、それをデータ線Ｘ１ｂ〜Ｘｍｂを介して各画素部に対して供給する。非発光の画素部に対してはＥＬ素子を発光させることがないレベルの画素データパルス及びリセットパルスを供給する。
入力画像信号の各フレームは図９に示すように、表示モードとリセットモードとに分けられている。表示モードとリセットモードとは互いに等しい時間的長さを有する。各フレーム期間において表示モードとリセットモードとの位置は走査線毎に走査タイミングに対応して時間方向にずれている。この図９から分かるように、図７の表示装置の走査速度は図２に示した表示装置の走査速度（図４）に比べて１／２になっている。
表示モードでは、先ず、画素データパルス発生部各々から画素データパルスが発生され、データ線Ｘ１ａ〜Ｘｍａに供給される。そのとき表示用走査パルスが印加された表示走査線が図８に示した画素部であるとして説明すると、表示用走査パルスによってＴＦＴ５１がオンとなり画素データパルスに応じて画素部のキャパシタ５４が充電され、ＥＬ素子５５を駆動するＴＦＴ５３のゲート・ソース間電圧が電圧Ｖｇｓ−ｄに設定される。Ｖｇｓ−ｄ≦０Ｖであり、ＥＬ素子の発光のためにはＶｇｓ−ｄ＜Ｖｔｈである。
その表示モードに続くリセットモードになると、リセットパルス発生部６２１〜６２ｍ各々からリセットパルスが発生され、データ線Ｘ１ｂ〜Ｘｍｂに供給される。表示モードの場合と同様に図８に示した画素部について説明すると、リセット用走査パルスによってＴＦＴ５２がオンとなり、リセットパルスに応じて画素部のキャパシタ３４が表示モードとは逆極性で充電され、ＴＦＴ５３のゲート・ソース間電圧が電圧Ｖｇｓ−ｒに設定される。Ｖｇｓ−ｒ≧０Ｖであり、Ｖｇｓ−ｒ＝−Ｖｇｓ−ｄの関係がある。
なお、Ｖｇｓ−ｒ＝−Ｖｇｓ−ｄではなくて、Ｖｇｓ−ｒはゲートストレスを緩和する電圧に設定しても良い。例えば、Ｖｇｓ−ｒ＝ｋ×Ｖｇｓ−ｄとし、ｋは任意の負の定数である。或いはＶｇｓ−ｒ＝Ｃの如く負の固定値Ｃとしても良い。Ｖｇｓ−ｒ＝−Ｖｍａｘ／２とした場合には、１つの画素部のフレーム毎の表示モード及びリセットモード各々の駆動ＴＦＴのゲート・ソース間電圧は例えば、図１０に示す如く変化する。ゲート・ソース間電圧Ｖｇｓ−ｄは画素データパルスの振幅値に応じて変化するが、Ｖｇｓ−ｒは常時−Ｖｍａｘ／２に設定される。
上記した各実施例においては、各フレームの表示モードの期間とリセットモードの期間とが等しいが、互いに異なる期間にしても良い。
また、上記した各実施例においては、１フレームを１フィールドとして表示する方法について説明したが、１フレーム期間を複数のフィールド期間に分割する、いわゆるサブフィールド法を用いて表示パネルを駆動する装置に本発明を適用しても良い。
サブフィールド法を用いた表示装置としては、図７に示した構成を用い、更に、複数の画素部ＰＬ１，１〜ＰＬｍ，ｎ各々としては図８に示した構成をそのまま用いることができる。入力画像信号の各フレーム期間は例えば、図１１に示すように、３つのフィールド期間に分割されている。また、各フィールド期間には表示モード期間とリセットモード期間とが設けられている。すなわち、第１フィールドには第１表示モード及び第１リセットモードが存在し、第２フィールドには第２表示モード及び第２リセットモードが存在し、第３フィールドには第３表示モード及び第３リセットモードが存在する。第１表示モード及び第１リセットモードは互いに等しい時間的長さを有し、他の各モードより短い期間である。第２表示モード及び第２リセットモードは互いに等しい時間的長さを有する。第３表示モード及び第３リセットモードは互いに等しい時間的長さを有し、他の各モードより長い期間である。
かかるサブフィールド法を用いた表示装置においては、画素部のＥＬ素子を発光させるフィールドでは、図１２に示すように、第１及び第２フィールドの表示モードの期間にはＴＦＴ５３のゲート・ソース間電圧は電圧Ｖｇｓ−ｄに設定される。この電圧Ｖｇｓ−ｄはＴＦＴ５３をオン状態にさせる電圧である。第１及び第２フィールドのリセットモードの期間にはＴＦＴ５３のゲート・ソース間電圧は電圧−Ｖｇｓ−ｄ（＝Ｖｇｓ−ｒ）に設定される。一方、画素部のＥＬ素子を非発光にさせるフィールドでは、第３フィールドの表示モードの期間にはＴＦＴ５３のゲート・ソース間電圧は０Ｖに設定され、ＴＦＴ５３をオフ状態にさせる。第３フィールドのリセットモードの期間にはＴＦＴ５３のゲート・ソース間電圧は０Ｖに設定される。ただし、非発光のフィールドでは、ＴＦＴ５３をオフ状態にさせるゲート・ソース間電圧であれば、表示モードは０Ｖ以外の電圧Ｖｏｆｆ（Ｖｏｆｆ＜０）でも良く、それに対応してリセットモードの期間にはゲート・ソース間電圧は−Ｖｏｆｆに設定される。
図１３は本発明の他の実施例として画素部を示している。この画素部は図３に示した画素部の構成をＥＬ素子を除いて２組（駆動部Ａ，Ｂ）備えられている。すなわち、有機ＥＬ素子７５を共通にして駆動部Ａは２つのＴＦＴ７１，７２と、キャパシタ７４とを備え、駆動部Ｂは２つのＴＦＴ８１，８２と、キャパシタ８４とを備えている。１つの画素部に対して２つのデータ線Ｘｉａ，Ｘｉｂと１つの走査線Ｙｊとが関係する。データ線ＸｉａはＴＦＴ７１のソースに接続され、データ線ＸｉｂはＴＦＴ８１のソースに接続され、走査線ＹｊはＴＦＴ７１，８１のゲートに接続されている。
データ線Ｘｉａには奇数フレーム期間ではデータ信号供給回路９３内の画素データパルス発生部９４ｉから画素データパルスがスイッチ９６ｉを介して供給され、偶数フレーム期間ではデータ線Ｘｉａにはデータ信号供給回路９３内のリセットパルス発生部９５ｉからリセットパルスがスイッチ９６ｉを介して供給される。データ線Ｘｉｂには奇数フレーム期間ではデータ信号供給回路９３内のリセットパルス発生部９５ｉからリセットパルスがスイッチ９７ｉを介して供給され、偶数フレーム期間ではデータ線Ｘｉｂにはデータ信号供給回路９３内の画素データパルス発生部９４ｉから画素データパルスがスイッチ９７ｉを介して供給される。
よって、 入力画像信号の各フレームにおいては図１４に示すように、フレーム１では駆動部Ａが表示モード期間となり、画素データパルスに応じてＥＬ素子７５を駆動し、駆動部Ｂがリセットモード期間となり、リセットパルスに応じて駆動ＴＦＴ８２のゲートストレスを解消させる。フレーム２では駆動部Ａがリセットモード期間となり、リセットパルスに応じて駆動ＴＦＴ７２のゲートストレスを解消させ、駆動部Ｂが表示モード期間となり、画素データパルスに応じてＥＬ素子７５を駆動する。駆動部Ａは表示モード期間のＴＦＴ７２のゲート・ソース間電圧がＶｇｓ−ｄであれば、次のフレームのリセットモード期間にはＴＦＴ７２のゲート・ソース間電圧Ｖｇｓ−ｒは−Ｖｇｓ−ｄに設定される。同様に、駆動部Ｂは表示モード期間のＴＦＴ８２のゲート・ソース間電圧がＶｇｓ−ｄであれば、次のフレームのリセットモード期間にはＴＦＴ８２のゲート・ソース間電圧Ｖｇｓ−ｒは−Ｖｇｓ−ｄに設定される。
なお、上記した各実施例においては、ＰチャネルＴＦＴを用いた表示パネルについて説明したが、本発明はＮチャネルＴＦＴを用いた表示パネルにも適用することもできる。図３に示した実施例では、ＴＦＴ３１のソースはデータ線Ｘｉに接続され、ドレインはキャパシタ３４の一端と駆動ＴＦＴ３２のゲートとに接続されているが、ＴＦＴ３１のドレインがデータ線Ｘｉに接続され、ソースがキャパシタ３４の一端と駆動ＴＦＴ３２のゲートとに接続される構成でも良い。また、図８に示した実施例のＦＥＴ５１，５２及び図１３に示した実施例のＦＥＴ７１，８１についてもドレインとソースとが逆に接続されても良い。
更に、上記した実施例においては、リセット用走査パルスの供給時に選択画素部に薄膜トランジスタのゲート・ソース間電圧を発光駆動時とは逆極性にせしめるためのリセットパルスを個別に供給しているが、そのリセットパルスの個別供給は薄膜トランジスタのゲート・ドレイン間電圧を発光駆動時とは逆極性にせしめるためであっても良い。
また、表示パネルの各画素部は上記したデータ設定用ＴＦＴと駆動用ＴＦＴとの組み合わせによる構成に限らず、電流プログラム方式の回路であっても良い。
また、上記した各実施例においては、発光素子として有機ＥＬ素子を用いた場合について説明したが、本発明は無機ＬＥＤ、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等の他の電流駆動タイプの発光素子に適用することができる。
以上のように、本発明によれば、ＥＬ素子の発光駆動毎に駆動ＴＦＴのゲート・ソース電圧を発光駆動時とは逆極性にするようにゲート電圧を印加するので、ゲートストレスを抑制して表示品質の低下を防止することができる。
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【技術分野】
本発明は、アクティブマトリックス表示パネルを備えた表示装置及びその駆動方法に関する。
【背景技術】
発光素子を用いたアクティブマトリックス表示器には、画素毎の駆動素子として多結晶シリコン、アルモファスシリコン（ａ−Ｓｉ）や有機半導体等を用いたＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）が用いられている。アルモファスシリコン或いは有機半導体を用いたＴＦＴには、ゲートに電圧を印加し続けるとゲートスレッショルド電圧Ｖｔｈがシフトする現象、すなわちゲートストレスがあることが知られている（例えば、Ｓ．Ｊ．Ｚｉｌｋｅｒ，Ｃ．Ｄｅｔｃｈｅｖｅｒｒｙ，Ｅ．Ｃａｎｔａｔｏｒｅ，ａｎｄ Ｄ．Ｍ．ｄｅ Ｌｅｅｕｗ：ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ ＬＥＴＴＥＲＳ ＶＯＬＵＭＥ ７９，ＮＵＭＢＥＲ ８ ２０ＡＵＧＵＳＴ ２００１″Ｂｉａｓ ｓｔｒｅｓｓ ｉｎ ｏｒｇａｎｉｃ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ａｎｄ ｌｏｇｉｃ ｇａｔｅｓ″参照）。この現象をＰチャネルＴＦＴを例に説明する。図１Ａ及び図１Ｂにゲートストレスによるゲートスレッショルド電圧Ｖｔｈのシフトの様子を示す。ＰチャネルＴＦＴの場合には、ゲート・ソース間電圧Ｖｇｓをマイナスにして印加し続けると、ゲートストレスによって時間経過と共にゲートスレッショルド電圧Ｖｔｈが図１Ａに示すようにマイナス方向に変化し、これにより、例えば、図１Ｂに示すようにＶｔｈ１からＶｔｈ２にシフトしていく。この変化は、Ｖｇｓを０Ｖ若しくはプラスにして印加し続けることによって基のＶｔｈに復帰する。逆に、Ｖｇｓをプラスにして印加し続けると、時間経過と共にＶｔｈはプラス方向にシフトし、その後、Ｖｇｓを０Ｖ若しくはマイナスにして印加し続けることによって元のＶｔｈに復帰する。シフト量は、Ｖｇｓの絶対値及び印加時間が大きいほど大きくなる。このような特性を示すＴＦＴを有機ＥＬ素子の駆動に用いると、表示中に徐々にＶｔｈがシフトしていくことになる。
従来の駆動方法では、Ｖｔｈの初期値のばらつきに加えてゲートストレスによるＶｔｈの変動まで見込んで駆動電圧、駆動条件を設定する必要があるため、駆動電圧の上昇を招き、消費電力の増大をもたらしていた。また、Ｖｔｈのばらつきが大きくなるに従って、それを補正する回路を用いたとしても駆動電流の誤差が大きくなり表示品質の低下をもたらすという欠点もあった。
【発明の開示】
本発明の目的は、ゲートストレスを抑制して表示品質の低下を防止することができるアクティブマトリックス表示パネルを備えた表示装置及びその駆動方法を提供することである。
本発明の表示装置は、各々が発光素子とその発光素子に流れる電流を制御する薄膜トランジスタとを含む複数の画素部を有するアクティブマトリックス表示パネルを備えた表示装置であって、前記複数の画素部に電源電圧を供給する電源と、入力画像信号に応じて、フレーム毎に前記表示パネルの複数行のうちから１の行を所定のタイミングで順次指定し、前記１の行内の各画素部に表示用走査パルスを供給し、前記表示用走査パルスの供給時に前記１の行内の各画素部に前記薄膜トランジスタの第１のゲート電圧を示すデータパルスを供給し、その後、前記１の行内の各画素部にリセット用走査パルスを供給し、前記リセット用走査パルスの供給時に前記１の行内の各画素部に前記薄膜トランジスタのゲート・ソース間電圧を発光駆動時とは逆極性に、又は０ボルト又は０ボルト近傍にせしめるための前記薄膜トランジスタの第２のゲート電圧を示すリセットパルスを供給する表示制御手段と、を含み、前記複数の画素部各々は、前記表示用走査パルスに応答して前記データパルスに対応した前記第１のゲート電圧を前記薄膜トランジスタのゲートに供給し、前記リセット用走査パルスに応答して前記リセットパルスに対応した前記第２のゲート電圧を前記薄膜トランジスタのゲートに供給する駆動部を有することを特徴としている。
本発明の駆動方法は、各々が発光素子とその発光素子に流れる電流を制御する薄膜トランジスタと含む複数の画素部を有するアクティブマトリックス表示パネルの駆動方法であって、前記複数の画素部に電源電圧を供給し、入力画像信号に応じてフレーム毎に前記表示パネルの複数行のうちから１の行を所定のタイミングで順次指定し、前記１の行内の各画素部に表示用走査パルスを供給し、前記表示用走査パルスの供給時に前記１の行内の各画素部に前記薄膜トランジスタの第１のゲート電圧を示すデータパルスを供給し、その後、前記１の行内の各画素部にリセット用走査パルスを供給し、前記リセット用走査パルスの供給時に前記１の行内の各画素部に前記薄膜トランジスタのゲート・ソース間電圧を発光駆動時とは逆極性に、又は０ボルト又は０ボルト近傍にせしめるための前記薄膜トランジスタの第２のゲート電圧を示すリセットパルスを供給し、前記複数の画素部各々においては、前記表示用走査パルスに応答して前記データパルスに対応した前記第１のゲート電圧を前記薄膜トランジスタのゲートに供給し、前記リセット用走査パルスに応答して前記リセットパルスに対応した前記第２のゲート電圧を前記薄膜トランジスタのゲートに供給することを特徴としている。
【図面の簡単な説明】
図１Ａ及び図１Ｂはゲートスレッショルド電圧の変化及びゲート電圧−ドレイン電流特性の変化を各々示す図である。
図２は本発明の実施例を示すブロック図である。
図３は図２の装置中の表示パネルの１つの画素部及びそれに対応したデータ信号供給回路内の構成を示す図である。
図４はフレーム毎の表示モード及びリセットモードの各期間を示す図である。
図５は表示モード及びリセットモード各々におけるゲート・ソース間電圧の設定範囲を示す図である。
図６は各フレームの表示モード及びリセットモードにおけるゲート・ソース間電圧を示す図である。
図７は本発明の他の実施例を示すブロック図である。
図８は図７の装置中の表示パネルの１つの画素部及びそれに対応したデータ信号供給回路内の構成を示す図である。
図９はフレーム毎の表示モード及びリセットモードの各期間を示す図である。
図１０は図７の装置の場合の各フレームの表示モード及びリセットモードにおけるゲート・ソース間電圧を示す図である。
図１１はサブフィールド法を適用した場合のフレーム毎の表示モード及びリセットモードの各期間を示す図である。
図１２はサブフィールド法を適用した場合の各フレームの表示モード及びリセットモードにおけるゲート・ソース間電圧を示す図である。
図１３は本発明の他の実施例として図７の装置中の表示パネルの１つの画素部及びそれに対応したデータ信号供給回路内の構成を示す図である。
図１４は図１３の実施例におけるフレーム毎の表示モード及びリセットモードの各期間を示す図である。
発明を実施するための形態
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図２は本発明によるアクティブマトリックス表示パネルを用いた表示装置を示している。この表示装置は、表示パネル１１、走査パルス供給回路１２、データ信号供給回路１３、及びコントローラ１５を備えている。
表示パネル１１は、ｍ×ｎ個（ｍ，ｎは２以上の整数）の画素からなるアクティブマトリックス型のものであり、各々が平行に配置された複数のデータ線Ｘ１〜Ｘｍと、複数の走査線Ｙ１〜Ｙｎと、複数の画素部ＰＬ１，１〜ＰＬｍ，ｎを有している。画素部ＰＬ１，１〜ＰＬｍ，ｎは、データ線Ｘ１〜Ｘｍと走査線Ｙ１〜Ｙｎとの交差部分に配置され、全て同一の構成を有する。また、画素部ＰＬ１，１〜ＰＬｍ，ｎは電源線Ｚに接続されている。電源線Ｚには電源（図示せず）から電源電圧（正電圧Ｖｄｄ）が供給される。
複数の画素部ＰＬ１，１〜ＰＬｍ，ｎ各々は図３に示すように、２つのＴＦＴ（薄膜トランジスタ）３１，３２と、キャパシタ３４と、有機ＥＬ（エレクトロルミネッセンス）素子３５とを備えている。図３に示した画素部ではそこに関係するデータ線をＸｉ（ｉは１〜ｍのうちのいずれか１）、走査線をＹｊ（ｊは１〜ｎのうちのいずれか１）としている。
２つのＴＦＴ３１，３２各々はＰチャネルのものである。ＴＦＴ３１のゲートは走査線Ｙｊに接続され、そのソースはデータ線Ｘｉに接続されている。ＴＦＴ３１のドレインにはキャパシタ３４の一端と駆動ＴＦＴ３２のゲートとが接続されている。キャパシタ３４の他端とＴＦＴ３２のソースとは電源線Ｚに接続されている。ＴＦＴ３２のドレインはＥＬ素子３５のアノードに接続されている。ＥＬ素子３５のカソードはアース接続されている。
表示パネル１１の走査線Ｙ１〜Ｙｎは走査パルス供給回路１２に接続され、またデータ線Ｘ１〜Ｘｍはデータ信号供給回路１３に接続されている。コントローラ１５は入力される画像信号に応じて表示パネル１１を階調駆動制御するために走査制御信号及びデータ制御信号を生成する。走査制御信号は走査パルス供給回路１２に供給され、データ制御信号はデータ信号供給回路１３に供給される。
走査パルス供給回路１２は、走査制御信号に応じて表示用走査パルスを所定のタイミングで走査線Ｙ１〜Ｙｎにその順番で供給し、リセット用走査パルスを所定のタイミングで走査線Ｙ１〜Ｙｎにその順番で供給する。その表示用走査パルス及びリセット用走査パルスの供給は入力画像信号のフレーム毎に行われる。走査線毎に１つの表示用走査パルスが供給されてから１／２フレーム期間後にリセット用走査パルスが供給される。
データ信号供給回路１３は、データ制御信号に応じて走査パルスが供給される走査線上に位置する画素部各々に対する画素データパルスを生成する。その画素データパルスは発光輝度を示すデータ信号である。データ信号供給回路１３は、データ線Ｘ１〜Ｘｍを介して発光駆動すべき少なくとも１の画素部に対して画素データパルス及びリセットパルスを供給する。非発光の画素部に対してはＥＬ素子を発光させることがないレベルの画素データパルス及びリセットパルスを供給する。データ信号供給回路１３には、データ線Ｘ１〜Ｘｍ毎に画素データパルス発生部及びリセットパルス発生部が備えられている。例えば、図３に示すように、データ線Ｘｉに対応して画素データパルス発生部２１ｉ及びリセットパルス発生部２２ｉが備えられている。画素データパルス発生部はデータ制御信号に応じて画素データパルスを発生してデータ線Ｘ１〜Ｘｍに供給する。リセットパルス発生部はデータ制御信号に応じてリセットパルスを発生してデータ線Ｘ１〜Ｘｍに供給する。
入力画像信号の各フレームは図４に示すように、表示モードの期間とリセットモードの期間とに分けられている。走査線毎に表示用走査パルスの発生によって表示モードとなり、リセット用走査パルスの発生によって表示モードからリセットモードに変わる。表示モードとリセットモードとは互いに等しい時間的長さを有する。各フレーム期間において表示モードとリセットモードとの位置は走査線毎に走査タイミングに対応して時間方向にずれている。表示モードの期間は発光のための画素データパルスが供給された画素部のＥＬ素子を発光させる。リセットモードの期間は非発光期間であり、ゲートストレスによるゲートスレッショルド電圧Ｖｔｈのシフトを抑制する期間である。
表示モードの期間では、先ず、画素データパルス発生部各々から画素データパルスが発生され、データ線Ｘ１〜Ｘｍに供給される。そのとき表示用走査パルスが印加された走査線が図３に示した画素部であるとして説明すると、ＴＦＴ３１がオンとなり、画素データパルス発生部２１ｉからの画素データパルスがＴＦＴ３１を介してＴＦＴ３２のゲートに第１のゲート電圧として供給される。これにより、キャパシタ３４が充電され、ＥＬ素子３５を駆動するＴＦＴ３２のゲート・ソース間電圧が電圧Ｖｇｓ−ｄに設定される。Ｖｇｓ−ｄ≦０Ｖであり、ＥＬ素子の発光のためにはＶｇｓ−ｄ＜Ｖｔｈである。
リセット用走査パルスが供給され、表示モードに続くリセットモードになると、それと同時にリセットパルス発生部各々からリセットパルスが発生され、データ線Ｘ１〜Ｘｍに供給される。表示モードの場合と同様に図３に示した画素部について説明すると、リセット用走査パルスに応じてＴＦＴ３１がオンとなり、リセットパルス発生部２２ｉからのリセットパルスがＴＦＴ３１を介してＴＦＴ３２のゲートに第２のゲート電圧として供給される。これにより、画素部のキャパシタ３４が表示モードとは逆極性で充電され、ＴＦＴ３２のゲート・ソース間電圧が電圧Ｖｇｓ−ｒに設定される。Ｖｇｓ−ｒ≧０Ｖであり、Ｖｇｓ−ｒ＝−Ｖｇｓ−ｄの関係がある。
表示モード期間のゲート・ソース間電圧Ｖｇｓ−ｄの設定範囲とリセットモード期間のゲート・ソース間電圧Ｖｇｓ−ｒの設定範囲とは図５に示すように示すことができる。１つの画素部の表示モード期間のゲート・ソース間電圧Ｖｇｓ−ｄがＶ１であれば、それに続くリセットモード期間のゲート・ソース間電圧Ｖｇｓ−ｒは−Ｖ１となる。なお、ＶｍａｘはＶｇｓ−ｄの設定範囲の絶対値の最大値であり、−ＶｍａｘはＶｇｓ−ｒの設定範囲の絶対値の最大値である。
１つの画素部のフレーム毎の表示モード及びリセットモード各々の駆動ＴＦＴのゲート・ソース間電圧は例えば、図６に示す如く変化する。ゲート・ソース間電圧は画素データパルスの振幅値に応じて変化し、ゲート・ソース間電圧に応じたドレイン電流が駆動ＴＦＴ及びＥＬ素子には流れる。フレーム１〜４各々においてＶｇｓ−ｒ＝−Ｖｇｓ−ｄの関係が得られている。ゲート・ソース間電圧の平均値は０Ｖとなる。
このように、各フレームにおいて駆動ＴＦＴにゲート・ソース間電圧Ｖｇｓ−ｄが印加されると、それに対応してゲート・ソース間電圧Ｖｇｓ−ｒが印加されるので、ゲートストレスを解消させることができ、その結果、ゲートスレッショルド電圧Ｖｔｈの変動を抑えることができる。
図７は本発明の他の実施例として表示装置を示している。この表示装置は、表示パネル４１、走査パルス供給回路４２、データ信号供給回路４３、及びコントローラ４５を備えている。
表示パネル４１は、ｍ×ｎ個の画素からなるアクティブマトリックス型のものであり、各々が平行に配置された複数のデータ線対Ｘ１ａ，Ｘ１ｂ〜Ｘｍａ，Ｘｍｂと、複数の走査線対Ｙ１ａ，Ｙ１ｂ〜Ｙｎａ，Ｙｎｂと、複数の画素部ＰＬ１，１〜ＰＬｍ，ｎを有している。画素部ＰＬ１，１〜ＰＬｍ，ｎは、データ線対Ｘ１ａ，Ｘ１ｂ〜Ｘｍａ，Ｘｍｂと走査線対Ｙ１ａ，Ｙ１ｂ〜Ｙｎａ，Ｙｎｂとの交差部分に配置され、全て同一の構成を有する。データ線Ｘ１ａ〜Ｘｍａは画素データパルス用であり、データ線対Ｘ１ｂ〜Ｘｍｂはリセットパルス用である。走査線Ｙ１ａ〜Ｙｎａは表示走査線であり、走査線Ｙ１ｂ〜Ｙｎｂはリセット走査線である。
複数の画素部ＰＬ１，１〜ＰＬｍ，ｎ各々は図８に示すように、３つのＴＦＴ５１〜５３と、キャパシタ５４と、有機ＥＬ素子５５とを備えている。図８に示した画素部ではそこに関係するデータ線対をＸｉａ，Ｘｉｂ（ｉは１〜ｍのうちのいずれか１）、走査線対をＹｊａ，Ｙｊｂ（ｊは１〜ｎのうちのいずれか１）としている。
３つのＴＦＴ５１〜５３各々はＰチャネルのものである。ＴＦＴ５１は表示モード用であり、そのゲートは走査線Ｙｊａに接続され、そのソースはデータ線Ｘｉａに接続されている。ＴＦＴ５２はリセットモード用であり、そのゲートは走査線Ｙｊｂに接続され、そのソースはデータ線Ｘｉｂに接続されている。ＴＦＴ５１，５２のドレインにはキャパシタ５４の一端と駆動ＴＦＴ５３のゲートとが接続されている。キャパシタ５４の他端とＴＦＴ５３のソースとは電源線Ｚに接続されている。ＴＦＴ５３のドレインはＥＬ素子５５のアノードに接続されている。ＥＬ素子５５のカソードはアース接続されている。
表示パネル４１の走査線対Ｙ１ａ，Ｙ１ｂ〜Ｙｎａ，Ｙｎｂは走査パルス供給回路４２に接続され、またデータ線対Ｘ１ａ，Ｘ１ｂ〜Ｘｍａ，Ｘｍｂはデータ信号供給回路４３に接続されている。コントローラ４５は入力される画像信号に応じて表示パネル１１を階調駆動制御するために走査制御信号及びデータ制御信号を生成する。走査制御信号は走査パルス供給回路４２に供給され、データ制御信号はデータ信号供給回路４３に供給される。
走査パルス供給回路４２は、走査制御信号に応じて表示用走査パルスを所定のタイミングで走査線Ｙ１ａ〜Ｙｎａにその順番で供給し、リセット用走査パルスを所定のタイミングで走査線Ｙ１ｂ〜Ｙｎｂにその順番で供給する。その各走査パルスの供給は入力画像信号のフレーム毎に行われる。１フレームに対する表示用走査パルスの走査期間とリセット用走査パルスの走査期間とは長さにおいて同一である。同一フレームに対しては表示用走査パルスによる走査が開始されてから１／２走査期間だけ遅れてリセット用走査パルスによる走査が開始される。
データ信号供給回路４３は、データ線Ｘ１ａ〜Ｘｍａ毎に画素データパルス発生部及びデータ線Ｘ１ｂ〜Ｘｍｂ毎にリセットパルス発生部を備えている。例えば、図８に示すように、データ線Ｘｉａに対応して画素データパルス発生部６１ｉが備えられ、データ線Ｘｉｂに対応してリセットパルス発生部６２ｉが備えられている。画素データパルス発生部は、データ制御信号に応じて表示用走査パルスが供給される走査線上に位置する画素部各々に対する画素データパルスを生成し、それをデータ線Ｘ１ａ〜Ｘｍａを介して各画素部に対して供給する。また、リセットパルス発生部はデータ制御信号に応じてリセット用走査パルスが供給される走査線上に位置する画素部各々に対するリセットパルスを生成し、それをデータ線Ｘ１ｂ〜Ｘｍｂを介して各画素部に対して供給する。非発光の画素部に対してはＥＬ素子を発光させることがないレベルの画素データパルス及びリセットパルスを供給する。
入力画像信号の各フレームは図９に示すように、表示モードとリセットモードとに分けられている。表示モードとリセットモードとは互いに等しい時間的長さを有する。各フレーム期間において表示モードとリセットモードとの位置は走査線毎に走査タイミングに対応して時間方向にずれている。この図９から分かるように、図７の表示装置の走査速度は図２に示した表示装置の走査速度（図４）に比べて１／２になっている。
表示モードでは、先ず、画素データパルス発生部各々から画素データパルスが発生され、データ線Ｘ１ａ〜Ｘｍａに供給される。そのとき表示用走査パルスが印加された表示走査線が図８に示した画素部であるとして説明すると、表示用走査パルスによってＴＦＴ５１がオンとなり画素データパルスに応じて画素部のキャパシタ５４が充電され、ＥＬ素子５５を駆動するＴＦＴ５３のゲート・ソース間電圧が電圧Ｖｇｓ−ｄに設定される。Ｖｇｓ−ｄ≦０Ｖであり、ＥＬ素子の発光のためにはＶｇｓ−ｄ＜Ｖｔｈである。
その表示モードに続くリセットモードになると、リセットパルス発生部６２１〜６２ｍ各々からリセットパルスが発生され、データ線Ｘ１ｂ〜Ｘｍｂに供給される。表示モードの場合と同様に図８に示した画素部について説明すると、リセット用走査パルスによってＴＦＴ５２がオンとなり、リセットパルスに応じて画素部のキャパシタ３４が表示モードとは逆極性で充電され、ＴＦＴ５３のゲート・ソース間電圧が電圧Ｖｇｓ−ｒに設定される。Ｖｇｓ−ｒ≧０Ｖであり、Ｖｇｓ−ｒ＝−Ｖｇｓ−ｄの関係がある。
なお、Ｖｇｓ−ｒ＝−Ｖｇｓ−ｄではなくて、Ｖｇｓ−ｒはゲートストレスを緩和する電圧に設定しても良い。例えば、Ｖｇｓ−ｒ＝ｋ×Ｖｇｓ−ｄとし、ｋは任意の負の定数である。或いはＶｇｓ−ｒ＝Ｃの如く負の固定値Ｃとしても良い。Ｖｇｓ−ｒ＝−Ｖｍａｘ／２とした場合には、１つの画素部のフレーム毎の表示モード及びリセットモード各々の駆動ＴＦＴのゲート・ソース間電圧は例えば、図１０に示す如く変化する。ゲート・ソース間電圧Ｖｇｓ−ｄは画素データパルスの振幅値に応じて変化するが、Ｖｇｓ−ｒは常時−Ｖｍａｘ／２に設定される。
上記した各実施例においては、各フレームの表示モードの期間とリセットモードの期間とが等しいが、互いに異なる期間にしても良い。
また、上記した各実施例においては、１フレームを１フィールドとして表示する方法について説明したが、１フレーム期間を複数のフィールド期間に分割する、いわゆるサブフィールド法を用いて表示パネルを駆動する装置に本発明を適用しても良い。
サブフィールド法を用いた表示装置としては、図７に示した構成を用い、更に、複数の画素部ＰＬ１，１〜ＰＬｍ，ｎ各々としては図８に示した構成をそのまま用いることができる。入力画像信号の各フレーム期間は例えば、図１１に示すように、３つのフィールド期間に分割されている。また、各フィールド期間には表示モード期間とリセットモード期間とが設けられている。すなわち、第１フィールドには第１表示モード及び第１リセットモードが存在し、第２フィールドには第２表示モード及び第２リセットモードが存在し、第３フィールドには第３表示モード及び第３リセットモードが存在する。第１表示モード及び第１リセットモードは互いに等しい時間的長さを有し、他の各モードより短い期間である。第２表示モード及び第２リセットモードは互いに等しい時間的長さを有する。第３表示モード及び第３リセットモードは互いに等しい時間的長さを有し、他の各モードより長い期間である。
かかるサブフィールド法を用いた表示装置においては、画素部のＥＬ素子を発光させるフィールドでは、図１２に示すように、第１及び第２フィールドの表示モードの期間にはＴＦＴ５３のゲート・ソース間電圧は電圧Ｖｇｓ−ｄに設定される。この電圧Ｖｇｓ−ｄはＴＦＴ５３をオン状態にさせる電圧である。第１及び第２フィールドのリセットモードの期間にはＴＦＴ５３のゲート・ソース間電圧は電圧−Ｖｇｓ−ｄ（＝Ｖｇｓ−ｒ）に設定される。一方、画素部のＥＬ素子を非発光にさせるフィールドでは、第３フィールドの表示モードの期間にはＴＦＴ５３のゲート・ソース間電圧は０Ｖに設定され、ＴＦＴ５３をオフ状態にさせる。第３フィールドのリセットモードの期間にはＴＦＴ５３のゲート・ソース間電圧は０Ｖに設定される。ただし、非発光のフィールドでは、ＴＦＴ５３をオフ状態にさせるゲート・ソース間電圧であれば、表示モードは０Ｖ以外の電圧Ｖｏｆｆ（Ｖｏｆｆ＜０）でも良く、それに対応してリセットモードの期間にはゲート・ソース間電圧は−Ｖｏｆｆに設定される。
図１３は本発明の他の実施例として画素部を示している。この画素部は図３に示した画素部の構成をＥＬ素子を除いて２組（駆動部Ａ，Ｂ）備えられている。すなわち、有機ＥＬ素子７５を共通にして駆動部Ａは２つのＴＦＴ７１，７２と、キャパシタ７４とを備え、駆動部Ｂは２つのＴＦＴ８１，８２と、キャパシタ８４とを備えている。１つの画素部に対して２つのデータ線Ｘｉａ，Ｘｉｂと１つの走査線Ｙｊとが関係する。データ線ＸｉａはＴＦＴ７１のソースに接続され、データ線ＸｉｂはＴＦＴ８１のソースに接続され、走査線ＹｊはＴＦＴ７１，８１のゲートに接続されている。
データ線Ｘｉａには奇数フレーム期間ではデータ信号供給回路９３内の画素データパルス発生部９４ｉから画素データパルスがスイッチ９６ｉを介して供給され、偶数フレーム期間ではデータ線Ｘｉａにはデータ信号供給回路９３内のリセットパルス発生部９５ｉからリセットパルスがスイッチ９６ｉを介して供給される。データ線Ｘｉｂには奇数フレーム期間ではデータ信号供給回路９３内のリセットパルス発生部９５ｉからリセットパルスがスイッチ９７ｉを介して供給され、偶数フレーム期間ではデータ線Ｘｉｂにはデータ信号供給回路９３内の画素データパルス発生部９４ｉから画素データパルスがスイッチ９７ｉを介して供給される。
よって、 入力画像信号の各フレームにおいては図１４に示すように、フレーム１では駆動部Ａが表示モード期間となり、画素データパルスに応じてＥＬ素子７５を駆動し、駆動部Ｂがリセットモード期間となり、リセットパルスに応じて駆動ＴＦＴ８２のゲートストレスを解消させる。フレーム２では駆動部Ａがリセットモード期間となり、リセットパルスに応じて駆動ＴＦＴ７２のゲートストレスを解消させ、駆動部Ｂが表示モード期間となり、画素データパルスに応じてＥＬ素子７５を駆動する。駆動部Ａは表示モード期間のＴＦＴ７２のゲート・ソース間電圧がＶｇｓ−ｄであれば、次のフレームのリセットモード期間にはＴＦＴ７２のゲート・ソース間電圧Ｖｇｓ−ｒは−Ｖｇｓ−ｄに設定される。同様に、駆動部Ｂは表示モード期間のＴＦＴ８２のゲート・ソース間電圧がＶｇｓ−ｄであれば、次のフレームのリセットモード期間にはＴＦＴ８２のゲート・ソース間電圧Ｖｇｓ−ｒは−Ｖｇｓ−ｄに設定される。
なお、上記した各実施例においては、ＰチャネルＴＦＴを用いた表示パネルについて説明したが、本発明はＮチャネルＴＦＴを用いた表示パネルにも適用することもできる。図３に示した実施例では、ＴＦＴ３１のソースはデータ線Ｘｉに接続され、ドレインはキャパシタ３４の一端と駆動ＴＦＴ３２のゲートとに接続されているが、ＴＦＴ３１のドレインがデータ線Ｘｉに接続され、ソースがキャパシタ３４の一端と駆動ＴＦＴ３２のゲートとに接続される構成でも良い。また、図８に示した実施例のＦＥＴ５１，５２及び図１３に示した実施例のＦＥＴ７１，８１についてもドレインとソースとが逆に接続されても良い。
更に、上記した実施例においては、リセット用走査パルスの供給時に選択画素部に薄膜トランジスタのゲート・ソース間電圧を発光駆動時とは逆極性にせしめるためのリセットパルスを個別に供給しているが、そのリセットパルスの個別供給は薄膜トランジスタのゲート・ドレイン間電圧を発光駆動時とは逆極性にせしめるためであっても良い。
また、表示パネルの各画素部は上記したデータ設定用ＴＦＴと駆動用ＴＦＴとの組み合わせによる構成に限らず、電流プログラム方式の回路であっても良い。
また、上記した各実施例においては、発光素子として有機ＥＬ素子を用いた場合について説明したが、本発明は無機ＬＥＤ、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等の他の電流駆動タイプの発光素子に適用することができる。
以上のように、本発明によれば、ＥＬ素子の発光駆動毎に駆動ＴＦＴのゲート・ソース電圧を発光駆動時とは逆極性にするようにゲート電圧を印加するので、ゲートストレスを抑制して表示品質の低下を防止することができる。
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【特許請求の範囲】
【請求項１】
各々が発光素子と前記発光素子に流れる電流を制御する薄膜トランジスタと含む複数の画素部を有するアクティブマトリックス表示パネルを備えた表示装置であって、
前記複数の画素部に電源電圧を供給する電源と、
入力画像信号に応じて、フレーム毎に前記表示パネルの複数行のうちから１の行を所定のタイミングで順次指定し、前記１の行内の各画素部に表示用走査パルスを供給し、前記表示用走査パルスの供給時に前記１の行内の各画素部に前記薄膜トランジスタの第１のゲート電圧を示すデータパルスを供給し、その後、前記１の行内の各画素部にリセット用走査パルスを供給し、前記リセット用走査パルスの供給時に前記１の行内の各画素部に前記薄膜トランジスタのゲート・ソース間電圧を発光駆動時とは逆極性に、又は０ボルト又は０ボルト近傍にせしめるための前記薄膜トランジスタの第２のゲート電圧を示すリセットパルスを供給する表示制御手段と、を含み、
前記複数の画素部各々は、前記表示用走査パルスに応答して前記データパルスに対応した前記第１のゲート電圧を前記薄膜トランジスタのゲートに供給し、前記リセット用走査パルスに応答して前記リセットパルスに対応した前記第２のゲート電圧を前記薄膜トランジスタのゲートに供給する駆動部を有することを特徴とする表示装置。
【請求項２】
前記第１のゲート電圧に応じた前記薄膜トランジスタのゲート・ソース間電圧の絶対値は前記第２のゲート電圧に応じた前記薄膜トランジスタのゲート・ソース間電圧の絶対値に等しいことを特徴とする請求項１記載の表示装置。
【請求項３】
前記第２のゲート電圧に応じた前記薄膜トランジスタのゲート・ソース間電圧は固定電圧であることを特徴とする請求項１記載の表示装置。
【請求項４】
各フレーム期間は前記薄膜トランジスタのゲートに前記第１のゲート電圧が供給される表示モード期間と、前記薄膜トランジスタのゲートに前記第２のゲート電圧が供給されるリセットモード期間とを有することを特徴とする請求項１記載の表示装置。
【請求項５】
１のフレーム期間で前記薄膜トランジスタのゲートに前記第１のゲート電圧が供給される表示モード期間であった画素部は次のフレーム期間では前記薄膜トランジスタのゲートに前記第２のゲート電圧が供給されるリセットモード期間となることを特徴とする請求項１記載の表示装置。
【請求項６】
前記画素部は前記薄膜トランジスタからなる等価な２つの駆動回路を備え、前記２つの駆動回路は前記表示モードと前記リセットモードとを交互に切り替えることを特徴とする請求項５記載の表示装置。
【請求項７】
各フレーム期間においてサブフィールド法に基づいて表示モード期間と、前記リセットモード期間とが繰り返されることを特徴とする請求項４記載の表示装置。
【請求項８】
前記発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする請求項１記載の表示装置。
【請求項９】
前記薄膜トランジスタは、アモルファシスシリコン薄膜トランジスタであることを特徴とする請求項１記載の表示装置。
【請求項１０】
前記薄膜トランジスタは、有機半導体薄膜トランジスタであることを特徴とする請求項１記載の表示装置。
【請求項１１】
各々が発光素子と前記発光素子に流れる電流を制御する薄膜トランジスタとを含む複数の画素部を有するアクティブマトリックス表示パネルの駆動方法であって、
前記複数の画素部に電源電圧を供給し、
入力画像信号に応じてフレーム毎に前記表示パネルの複数行のうちから１の行を所定のタイミングで順次指定し、前記１の行内の各画素部に表示用走査パルスを供給し、前記表示用走査パルスの供給時に前記１の行内の各画素部に前記薄膜トランジスタの第１のゲート電圧を示すデータパルスを供給し、その後、前記１の行内の各画素部にリセット用走査パルスを供給し、前記リセット用走査パルスの供給時に前記１の行内の各画素部に前記薄膜トランジスタのゲート・ソース間電圧を発光駆動時とは逆極性に、又は０ボルト又は０ボルト近傍にせしめるための前記薄膜トランジスタの第２のゲート電圧を示すリセットパルスを供給し、
前記複数の画素部各々においては、前記表示用走査パルスに応答して前記データパルスに対応した前記第１のゲート電圧を前記薄膜トランジスタのゲートに供給し、前記リセット用走査パルスに応答して前記リセットパルスに対応した前記第２のゲート電圧を前記薄膜トランジスタのゲートに供給することを特徴とする駆動方法。
【請求項１２】
前記発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする請求項１１記載の駆動方法。
【請求項１３】
前記薄膜トランジスタは、アモルファシスシリコン薄膜トランジスタであることを特徴とする請求項１１記載の駆動方法。
【請求項１４】
前記薄膜トランジスタは、有機半導体薄膜トランジスタであることを特徴とする請求項１１記載の駆動方法。
【請求項１】
各々が発光素子と前記発光素子に流れる電流を制御する薄膜トランジスタと含む複数の画素部を有するアクティブマトリックス表示パネルを備えた表示装置であって、
前記複数の画素部に電源電圧を供給する電源と、
入力画像信号に応じて、フレーム毎に前記表示パネルの複数行のうちから１の行を所定のタイミングで順次指定し、前記１の行内の各画素部に表示用走査パルスを供給し、前記表示用走査パルスの供給時に前記１の行内の各画素部に前記薄膜トランジスタの第１のゲート電圧を示すデータパルスを供給し、その後、前記１の行内の各画素部にリセット用走査パルスを供給し、前記リセット用走査パルスの供給時に前記１の行内の各画素部に前記薄膜トランジスタのゲート・ソース間電圧を発光駆動時とは逆極性に、又は０ボルト又は０ボルト近傍にせしめるための前記薄膜トランジスタの第２のゲート電圧を示すリセットパルスを供給する表示制御手段と、を含み、
前記複数の画素部各々は、前記表示用走査パルスに応答して前記データパルスに対応した前記第１のゲート電圧を前記薄膜トランジスタのゲートに供給し、前記リセット用走査パルスに応答して前記リセットパルスに対応した前記第２のゲート電圧を前記薄膜トランジスタのゲートに供給する駆動部を有することを特徴とする表示装置。
【請求項２】
前記第１のゲート電圧に応じた前記薄膜トランジスタのゲート・ソース間電圧の絶対値は前記第２のゲート電圧に応じた前記薄膜トランジスタのゲート・ソース間電圧の絶対値に等しいことを特徴とする請求項１記載の表示装置。
【請求項３】
前記第２のゲート電圧に応じた前記薄膜トランジスタのゲート・ソース間電圧は固定電圧であることを特徴とする請求項１記載の表示装置。
【請求項４】
各フレーム期間は前記薄膜トランジスタのゲートに前記第１のゲート電圧が供給される表示モード期間と、前記薄膜トランジスタのゲートに前記第２のゲート電圧が供給されるリセットモード期間とを有することを特徴とする請求項１記載の表示装置。
【請求項５】
１のフレーム期間で前記薄膜トランジスタのゲートに前記第１のゲート電圧が供給される表示モード期間であった画素部は次のフレーム期間では前記薄膜トランジスタのゲートに前記第２のゲート電圧が供給されるリセットモード期間となることを特徴とする請求項１記載の表示装置。
【請求項６】
前記画素部は前記薄膜トランジスタからなる等価な２つの駆動回路を備え、前記２つの駆動回路は前記表示モードと前記リセットモードとを交互に切り替えることを特徴とする請求項５記載の表示装置。
【請求項７】
各フレーム期間においてサブフィールド法に基づいて表示モード期間と、前記リセットモード期間とが繰り返されることを特徴とする請求項４記載の表示装置。
【請求項８】
前記発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする請求項１記載の表示装置。
【請求項９】
前記薄膜トランジスタは、アモルファシスシリコン薄膜トランジスタであることを特徴とする請求項１記載の表示装置。
【請求項１０】
前記薄膜トランジスタは、有機半導体薄膜トランジスタであることを特徴とする請求項１記載の表示装置。
【請求項１１】
各々が発光素子と前記発光素子に流れる電流を制御する薄膜トランジスタとを含む複数の画素部を有するアクティブマトリックス表示パネルの駆動方法であって、
前記複数の画素部に電源電圧を供給し、
入力画像信号に応じてフレーム毎に前記表示パネルの複数行のうちから１の行を所定のタイミングで順次指定し、前記１の行内の各画素部に表示用走査パルスを供給し、前記表示用走査パルスの供給時に前記１の行内の各画素部に前記薄膜トランジスタの第１のゲート電圧を示すデータパルスを供給し、その後、前記１の行内の各画素部にリセット用走査パルスを供給し、前記リセット用走査パルスの供給時に前記１の行内の各画素部に前記薄膜トランジスタのゲート・ソース間電圧を発光駆動時とは逆極性に、又は０ボルト又は０ボルト近傍にせしめるための前記薄膜トランジスタの第２のゲート電圧を示すリセットパルスを供給し、
前記複数の画素部各々においては、前記表示用走査パルスに応答して前記データパルスに対応した前記第１のゲート電圧を前記薄膜トランジスタのゲートに供給し、前記リセット用走査パルスに応答して前記リセットパルスに対応した前記第２のゲート電圧を前記薄膜トランジスタのゲートに供給することを特徴とする駆動方法。
【請求項１２】
前記発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする請求項１１記載の駆動方法。
【請求項１３】
前記薄膜トランジスタは、アモルファシスシリコン薄膜トランジスタであることを特徴とする請求項１１記載の駆動方法。
【請求項１４】
前記薄膜トランジスタは、有機半導体薄膜トランジスタであることを特徴とする請求項１１記載の駆動方法。
【国際公開番号】ＷＯ２００５／０３４０７２
【国際公開日】平成１７年４月１４日（２００５．４．１４）
【発行日】平成１８年１２月１４日（２００６．１２．１４）
【国際特許分類】
【出願番号】特願２００５−５１４４９３（Ｐ２００５−５１４４９３）
【国際出願番号】ＰＣＴ／ＪＰ２００４／０１４７１２
【国際出願日】平成１６年９月２９日（２００４．９．２９）
【出願人】（０００００５０１６）パイオニア株式会社 (3,620)
【Ｆターム（参考）】
【国際公開日】平成１７年４月１４日（２００５．４．１４）
【発行日】平成１８年１２月１４日（２００６．１２．１４）
【国際特許分類】
【国際出願番号】ＰＣＴ／ＪＰ２００４／０１４７１２
【国際出願日】平成１６年９月２９日（２００４．９．２９）
【出願人】（０００００５０１６）パイオニア株式会社 (3,620)
【Ｆターム（参考）】
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