アナログ−デジタル変換回路
【課題】動作モードに合わせて消費電力を低減できるアナログ−デジタル変換回路を提供する。
【解決手段】省電力モードにおいて変換ステージ２０−１が停止し、変換ステージ２０−１への入力信号が後段の変換ステージ２０−２に入力される。これにより、通常モードに比べて変換ステージの段数を減らした状態でアナログ−デジタル変換が行われることから、消費電力を効果的に削減できる。
【解決手段】省電力モードにおいて変換ステージ２０−１が停止し、変換ステージ２０−１への入力信号が後段の変換ステージ２０−２に入力される。これにより、通常モードに比べて変換ステージの段数を減らした状態でアナログ−デジタル変換が行われることから、消費電力を効果的に削減できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の変換ステージによって上位ビットから下位ビットへ順次に変換を行うパイプライン型のアナログ−デジタル変換回路に関する。
【背景技術】
【０００２】
パイプライン型のアナログ−デジタル変換回路（以下、「アナログ−デジタル変換回路」を「Ａ／Ｄコンバータ」と記す場合がある。）は、フラッシュ型（並列比較型）に比べて低速であるが分解能が高く、デルタシグマ型に比べて低分解能であるが高速であることから、例えば映像や通信などの比較的中速度・中分解能が求められる分野の信号処理に広く用いられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−１６３８７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、信号処理部の電力消費を削減するために、クロック信号の周波数を切り替える方法が一般に用いられている。例えばデジタルカメラの場合、メモリに記録する画像を撮影するときは、画像の解像度が高いためクロック信号の周波数を高くし、ビューファインダに被写体を映すだけの期間は、画像の解像度が低いためクロック信号を低くする。このように、ユーザの使用状況等に応じてクロック信号の周波数を切り替えることにより、主としてロジック回路の消費電流を効果的に減らすことができる。
【０００５】
しかしながら、一般にパイプライン型のＡ／Ｄコンバータはアナログ部とデジタル部が組み合わされた回路であり、アナログ部の増幅器等で定常的に消費される電流がデジタル部の消費電流に比べて大きい。クロック信号の周波数を切り替える手法は、デジタル部において出力の論理値が変化する瞬間に流れる電流の削減には有効であるが、アナログ部において定常的に消費される電流の削減には全く効果がない。
【０００６】
そこで、アナログ部の回路定数を動作モードに応じて変更することにより消費電流を削減する方法も考えられるが、この方法では、変更の前後において所定の性能仕様を満たすように回路定数のバランスを保つのが難しいという問題がある。
【０００７】
本発明はかかる事情に鑑みてなされたものであり、その目的は、動作モードに合わせて消費電力を低減できるアナログ−デジタル変換回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の第１の観点に係るアナログ−デジタル変換回路は、入力信号をデジタル信号に変換し、上記デジタル信号に対応するアナログ信号と上記入力信号との差分を増幅し、当該増幅結果を後段に出力する複数の縦続接続された変換ステージと、所定の動作モードにおいて上記複数の変換ステージの一部を停止させる第１の停止制御回路と、上記所定の動作モードにおいて停止状態となる上記変換ステージへの入力信号を、当該停止状態の変換ステージの後段に入力する第１のバイパス回路とを有する。
【０００９】
上記アナログ−デジタル変換回路によれば、上記所定の動作モードにおいて上記複数の変換ステージが停止され、当該停止状態の変換ステージへの入力信号がその後段の変換ステージに入力される。これにより、上記アナログ−デジタル変換回路では、上記変換ステージの段数が削減された状態でアナログ−デジタル変換動作が行われる。
【００１０】
好適に、上記第１の停止制御回路は、停止させるべき上記変換ステージに対する電源の供給又はクロック信号の供給を停止する。
【００１１】
好適に、上記アナログ−デジタル変換回路は、上記複数の変換ステージの奇数段が入力信号をサンプリングするとともに上記デジタル信号を出力するとき偶数段がサンプリング結果を保持するとともに当該サンプリング結果に応じた出力信号を生成し、上記奇数段がサンプリング結果を保持するとともに当該サンプリング結果に応じた出力信号を生成するとき上記偶数段が入力信号をサンプリングするとともに上記デジタル信号を出力する。
この場合、上記アナログ−デジタル変換回路は、上記複数の変換ステージから出力される複数の上記デジタル信号を保持する複数のラッチ回路と、上記所定の動作モードにおいて、上記停止状態の変換ステージより下位の変換ステージにおける入力信号のサンプリングのタイミングとサンプリング結果の保持のタイミングとを反転させるタイミング制御回路とを有してよい。
また、上記タイミング制御回路は、上記所定の動作モードにおいて、上記変換ステージにおける上記タイミングの反転に合わせて、上記停止状態の変換ステージより下位の変換ステージの上記デジタル信号を保持するラッチ回路における当該保持のタイミングを変更してよい。
【００１２】
好適に、上記アナログ−デジタル変換回路は、初段の変換ステージへの入力信号に基づいて上位の変換ステージから下位の変換ステージに向かって順次に生成される複数の上記デジタル信号が共通のタイミングで出力されるように上記複数のデジタル信号それぞれに異なる遅延を与える複数の遅延回路を有する。
【００１３】
好適に、上記アナログデジタル変換回路は、上記所定の動作モードにおいて、上記停止状態の変換ステージの上記デジタル信号に遅延を与える上記遅延回路への電源の供給又はクロック信号の供給を停止する第２の停止制御回路を有する。
【００１４】
好適に、上記アナログデジタル変換回路は、初段の変換ステージへの入力信号に基づいて上位の変換ステージから下位の変換ステージに向かって順次に生成される複数の上記デジタル信号を補正する複数の補正回路を有する。上記補正回路は、補正対象のデジタル信号の生成元の変換ステージに対して下位の変換ステージで生成されたデジタル信号の補正に伴って生じる桁上がり信号を入力し、当該入力した桁上がり信号に基づいて当該補正対象のデジタル信号を補正し、当該補正の結果に応じて発生した桁上がり信号を上記生成元の変換ステージに対して上位の変換ステージで生成されたデジタル信号の補正用に出力する。
【００１５】
好適に、上記アナログ−デジタル変換回路は、上記所定の動作モードにおいて、上記初段若しくは上記初段を含む一連の変換ステージが停止状態となる場合、当該停止状態の変換ステージの上記デジタル信号を補正する上記補正回路に当該デジタル信号の替わりとして各ビットの値がゼロの信号を入力する信号入力回路を有する。
【００１６】
好適に、上記第１の停止制御回路は、初段若しくは初段を含む一連の変換ステージを上記所定の動作モードにおいて停止させる。
【００１７】
好適に、上記アナログ−デジタル変換回路は、上記所定の動作モードにおいて上記縦続接続された変換ステージに供給するクロック信号の周波数を低下させるクロック生成回路を有する。
【００１８】
好適に、上記アナログ−デジタル変換回路は、上記所定の動作モードにおいて、上記停止状態の変換ステージより下位の変換ステージの上記デジタル信号が上記遅延回路により遅延されて出力されるタイミングと、上記停止状態の変換ステージより上位の変換ステージの上記デジタル信号が上記遅延回路により遅延されて出力タイミングとが一致するように、当該上位の変換ステージと上記遅延回路との接続を切り替える切り替え回路を有する。
【００１９】
好適に、上記アナログデジタル変換回路は、上記所定の動作モードにおいて、停止状態の変換ステージのデジタル信号を補正対象とする第１の上記補正回路へ入力される桁上がり信号を選択し、当該停止状態の変換ステージに対して上位の変換ステージのデジタル信号を補正対象とする第２の上記補正回路へ当該選択した桁上がり信号を入力する第２のバイパス回路を有する。
【００２０】
また、本発明の第２の観点に係るアナログーデジタル変換回路は、半周期位相のずれた第１及び第２のクロック信号を供給するクロック信号供給回路と、上記第１のクロック信号に応答して入力アナログ信号をサンプルホールドして出力するサンプルホールド回路と、前段から入力するアナログ信号をデジタル変換してデジタル値を出力し、上記アナログ信号と上記デジタル値をアナログ変換したアダログ値との差を増幅して後段に出力する変換ステージが複数個直列接続されており、初段に上記サンプルホールド回路の出力を受け、奇数段の変換ステージが上記第２のクロック信号に応答して動作し、偶数段の変換ステージが上記第１のクロック信号に応答して動作する、変換部と、上記第１及び第２のクロック信号に応答して上記変換部の各変換ステージから出力される上記デジタル値を入力して各デジタル値に所定の遅延時間をそれぞれ与えて出力する遅延部と、上記遅延部から同時に出力される上記デジタル値を補正する補正部と、上記補正部から出力されるビット信号を受けるレジスタ部と、上記変換部の少なくとも１つの上記変換ステージをバイパスするように、バイパスされる変換ステージの入力端と出力端とを結合するバイパス回路と、バイパスされる上記変換ステージの個数が奇数であるときに上記第１のクロック信号と第２のクロック信号とを入れ替えてバイパスされた上記変換ステージ以降の変換ステージに供給するクロック切り替え回路とを含み、バイパスされる変換ステージの数に応じて上記レジスタ部から出力されるデジタル信号のビット数が変化する。
【発明の効果】
【００２１】
本発明によれば、所定の動作モードにおいて複数の変換ステージの一部を停止させた状態でアナログ−デジタル変換を行うことが可能であり、動作モードに合わせて消費電力を低減できる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施形態に係るアナログ−デジタル変換回路の構成の一例を示す図である。
【図２】変換ステージの構成の一例を示す図である。
【図３】変換ステージにおけるサンプリングとホールドのタイミングを規定する２つのクロック信号のタイミングを示す図である。
【図４】図１に示すアナログ−デジタル変換回路の省電力モード時の状態を示す図である。
【図５】第２の実施形態に係るアナログ−デジタル変換回路の構成の一例を示す図である。
【図６】図５に示すアナログ−デジタル変換回路の省電力モード時の状態を示す図である。
【図７】第３の実施形態に係るアナログ−デジタル変換回路の構成の一例を示す図である。
【図８】図７に示すアナログ−デジタル変換回路の省電力モード時の状態を示す図である。
【発明を実施するための形態】
【００２３】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るＡ／Ｄコンバータの構成の一例を示す図である。図１に示すＡ／Ｄコンバータは、サンプルホールド部１０と、変換ステージ２０−１〜２０−７と、遅延回路３１〜３７を含んだ遅延部３０と、補正回路４１〜４６を含んだ補正部４０と、レジスタ５０と、クロック生成部６０と、クロック切り替え部７０と、スイッチＳＷ１１，ＳＷ１２，ＳＷ３，ＳＷ４とを有する。
【００２４】
変換ステージ２０−１〜２０−６は、本発明における変換ステージの一例である。
スイッチＳＷ３は、本発明における第１の停止制御回路の一例である。
スイッチＳＷ１１及びＳＷ１２を含む回路は、本発明における第１のバイパス回路の一例である。
クロック切り替え部７０は、本発明におけるタイミング制御回路の一例である。
遅延回路３１〜３６は、本発明における遅延回路の一例である。
補正回路４１〜４６は、本発明における補正回路の一例である。
スイッチＳＷ４は、本発明における信号入力回路の一例である。
クロック生成部６０は、本発明におけるクロック生成回路の一例である。
【００２５】
クロック生成部６０は、位相が異なる２つのクロック信号ＣＫ１，ＣＫ２を生成するとともに、動作モードを示す制御信号Ｓｍｏｄに応じてこれらの周波数を変更する。例えば、クロック生成部６０は、通常モードにおいてクロック周波数を「ｆａ」に設定し、省電力モードにおいてクロック周波数を「ｆａ」より低い「ｆｂ」に設定する。
【００２６】
サンプルホールド部１０は、入力されるアナログの信号Ｓｉｎのサンプリングと保持をクロック信号ＣＫ１に同期して行う。
【００２７】
変換ステージ２０−１〜２０−７は、サンプルホールド部１０において保持されたアナログ信号Ｓｉｎを上位桁から下位桁に向かって順次にデジタル信号Ｄｏ１〜Ｄｏ７に変換する。
【００２８】
変換ステージ２０−１は、サンプルホールド部１０に保持された信号Ｓｉｎを３ビットのデジタル信号Ｄｏ１に変換し、このデジタル信号Ｄｏ１に対応するアナログ信号と入力のアナログ信号Ｓｉｎとの差分を増幅して後段（変換ステージ２０−２）に出力する。この増幅ゲインは、デジタル信号Ｄｏ１のビット長「３」に応じて８（２の３乗）倍に設定される。
変換ステージ２０−２〜２０−６は、変換ステージ２０−１と同様に、前段からの入力信号を３ビットのデジタル信号（Ｄｏ２〜Ｄｏ６）に変換し、このデジタル信号に対応するアナログ信号と前段からの入力信号との差分を増幅して後段に出力する。
【００２９】
変換ステージ２０−７は、例えばフラッシュ型のＡ／Ｄコンバータであり、前段（変換ステージ２０−６）からの入力信号を４ビットのデジタル信号Ｄｏ７に変換する。
【００３０】
図２は、変換ステージ２０−１〜２０−６（以下、変換ステージ２０−１〜２０−６の任意の１つを符号「２０」で示す場合がある。）の構成の一例を示す図である。
【００３１】
変換ステージ２０は、例えば図２に示すように、アナログ−デジタル変換回路２１と、デジタル−アナログ変換回路２２と、増幅回路２３とを有する。
アナログ−デジタル変換回路２１は、入力信号Ｖｉｎを３ビットのデジタル信号Ｄｏ（Ｄｏ１〜Ｄｏ６）に変換する。
デジタル−アナログ変換回路２２は、デジタル信号Ｄｏをアナログ信号に変換する。
増幅回路２３は、デジタル−アナログ変換回路２２から出力されるアナログ信号と入力信号Ｖｉｎとの差を８倍に増幅し、その増幅結果をアナログ信号Ｖｏｕｔとして出力する。
【００３２】
増幅回路２３は、例えば図２に示すように、サンプルホールド回路２４と、演算回路２５と、増幅器２６を有する。サンプルホールド回路２４は、クロック信号ＣＫ（ＣＫ１又はＣＫ２）に同期して入力信号Ｖｉｎのサンプリングと保持を行う。演算回路２５は、サンプリングホールド回路２４において保持された入力信号Ｖｉｎとデジタル−アナログ変換回路２２の出力信号との差分を生成する。増幅器２６は、演算回路２５において生成された差分を８倍のゲインで増幅する。
図２におけるサンプルホールド回路２４、演算回路２５及び増幅器２６は、それぞれ独立の回路で構成してもよいし、これらの機能が複合されたスイッチトキャパシタなどの回路で構成してもよい。
【００３３】
図３は、２つのクロック信号ＣＫ１，ＣＫ２（ＣＫＡ，ＣＫＢ）のタイミングを示す図である。図３に示すように、２つのクロック信号ＣＫ１，ＣＫ２は位相が１８０°ずれている。
サンプルホールド部１０は、入力するクロック信号（ＣＫ１又はＣＫ２）がハイレベルのとき入力信号Ｓｉｎをサンプリングし、クロック信号がローレベルのときサンプリング結果を保持する。
【００３４】
図１に戻る。
スイッチＳＷ３は、省電力モードにおいて初段の変換ステージ２０−１への電源供給を遮断する。スイッチＳＷ３は、変換ステージ２０−１への電源供給ラインに設けられており、通常モードにおいてオンし、省電力モードにおいてオフする。
【００３５】
スイッチＳＷ４は、省電力モードにおいて初段の変換ステージ２０−１から遅延回路３１へのデジタル信号の供給を停止する。すなわち、スイッチＳＷ４は、通常モードにおいて、変換ステージ２０−１から出力されるデジタル信号Ｄｏ１を遅延回路３１に供給し、省電力モードにおいて、遅延回路に対してローレベルの信号（各ビットの値が“０”の信号）を供給する。
【００３６】
スイッチＳＷ１１及びＳＷ１２は、省電力モードにおいてサンプルホールド部１０の出力信号が初段の変換ステージ２０−１をバイパスして第２段目の変換ステージ２０−１に入力されるようにする。
スイッチＳＷ１１は、サンプルホールド部１０の出力と変換ステージ２０−１の入力とを接続する経路に設けられており、通常モードにおいてオンし、省電力モードにおいてオフする。スイッチＳＷ１２は、サンプルホールド部１０の出力と変換ステージ２０−２の入力とを接続する経路に設けられており、通常モードにおいてオフし、省電力モードにおいてオンする。
【００３７】
遅延部３０は、変換ステージ２０−１〜２０−７で生成されたデジタル信号Ｄｏ１〜Ｄｏ７をそれぞれ遅延させる遅延回路３１〜３７を有する。遅延回路３１〜３７は、サンプルホールド部１０に保持される入力信号Ｓｉｎに基づいて変換ステージ２０−１から変換ステージ２０−７に向かって順次に生成される一組のデジタル信号Ｄｏ１〜Ｄｏ７が共通のタイミングで出力されるように、デジタル信号Ｄｏ１〜Ｄｏ７にそれぞれ異なる遅延を与える。
【００３８】
図１の例において、遅延回路３１はデジタル信号Ｄｏ１を７段のラッチ回路Ｌ１１〜Ｌ１７により遅延させ、遅延回路３２はデジタル信号Ｄｏ２を６段のラッチ回路Ｌ２１〜Ｌ２６により遅延させ、遅延回路３３はデジタル信号Ｄｏ３を５段のラッチ回路Ｌ３１〜Ｌ３５により遅延させ、遅延回路３４はデジタル信号Ｄｏ４を４段のラッチ回路Ｌ４１〜Ｌ４４により遅延させ、遅延回路３５はデジタル信号Ｄｏ５を３段のラッチ回路Ｌ５１〜Ｌ５３により遅延させ、遅延回路３６はデジタル信号Ｄｏ６を２段のラッチ回路Ｌ６１〜Ｌ６２により遅延させ、遅延回路３７はデジタル信号Ｄｏ７を１段のラッチ回路Ｌ７１により遅延させる。
【００３９】
遅延回路３１〜３６において縦続接続されたラッチ回路の奇数段と偶数段には、異なるクロック信号（ＣＫＡ又はＣＫＢ）が入力される。すなわち、一方のクロック信号が奇数段に共通に入力され、他方のクロック信号が偶数段に共通に入力される。各ラッチ回路は、クロック信号の立ち上がりに同期して入力信号を保持する。尚、図１の実施例においては、遅延回路３１〜３７の最終段のラッチ回路（Ｌ１７，Ｌ２６，Ｌ３５，Ｌ４４，Ｌ５３，Ｌ６２，Ｌ７１）には、常にクロック信号ＣＫ１が供給される構成となっているが、当該遅延回路の他のラッチ回路と同様に、動作モードに応じてクロック信号ＣＫＡ又はＣＫＢが選択的に供給される構成としてもよい。
クロック信号ＣＫＡとＣＫＢの位相が半周期ずれていることから（図３）、縦続接続されたラッチ回路をクロック信号の半周期ごとにデジタル信号がシフトする。すなわち、１段のラッチ回路によって半周期の遅延が生じる。この半周期の遅延が、変換ステージ２０−１〜２０−７においてデジタル信号Ｄｏ１〜Ｄｏ７が順次に生成される際の１段分の遅延に対応する。
【００４０】
また、遅延回路３１〜３７の初段のラッチ回路（Ｌ１１，Ｌ２１，Ｌ３１，Ｌ４１，Ｌ５１，Ｌ６１，Ｌ７１）は、ラッチすべきデジタル信号（Ｄｏ１〜Ｄｏ７）の出力元の変換ステージに対して前段の変換ステージ（又はサンプルホールド部１０）がホールド状態からサンプリング状態へ移行する時に、当該デジタル信号をラッチする。
【００４１】
例えば、３段目の変換ステージ２０−３のデジタル信号Ｄｏ３を入力するラッチ回路Ｌ３１は、変換ステージ２０−３に対して前段の変換ステージ２０ー２がホールド状態からサンプリング状態へ移行するときに、デジタル信号Ｄｏ３をラッチする。通常モードにおいて、変換ステージ２０−２はクロック信号ＣＫ１（ＣＫＡ）を入力するため（図１）、ラッチ回路Ｌ３１はクロック信号ＣＫ１（ＣＫＡ）の立ち上がり（図３（Ｂ））に同期してデジタル信号Ｄｏ３をラッチする。
デジタル信号Ｄｏ３は、変換ステージ２０−２の出力信号をＡ／Ｄ変換して得られる。その変換ステージ２０−２の出力信号は、変換ステージ２０−２の増幅部２３（図２）においてサンプリング結果を保持しつつ増幅動作を行うことにより得られる。変換ステージ２０−２の出力信号は、ホールド状態の終期において比較的安定なレベルとなる。従って、デジタル信号Ｄｏ３は、変換ステージ２０−２の出力信号が比較的安定しているホールド状態からサンプル状態への移行時、すなわちクロック信号ＣＫ１（ＣＫＡ）の立ち上がりにおいてラッチ回路Ｌ３１にラッチされる。
【００４２】
クロック切り替え部７０は、動作モードに応じて、変換ステージ２０と遅延部３０に供給されるクロック信号ＣＫ１，ＣＫ２を切り替える。即ち、通常モードにおいては、クロック切り替え部７０は、クロック信号ＣＫ１をクロック信号ＣＫＡとして出力し、クロック信号ＣＫ２をクロック信号ＣＫＢとして出力する。一方、省電力モードにおいては、クロック切り替え部７０は、クロック信号ＣＫ１をクロック信号ＣＫＢとして出力し、クロック信号ＣＫ２をクロック信号ＣＫＡとして出力する。
【００４３】
具体的には、クロック切り替え部７０は、通常モードにおいて、遅延回路３２，３４，３６の奇数段（第１段，第３段，…）のラッチ回路及び遅延回路３１，３３，３５の偶数段（第２段，第４段，…）のラッチ回路にクロック信号ＣＫ２を入力し、遅延回路３２，３４の偶数段のラッチ回路及び遅延回路３１，３３，３５の奇数段のラッチ回路にクロック信号ＣＫ１を入力する。
一方、クロック切り替え部７０は、省電力モードにおいて、遅延回路３２，３４，３６の奇数段のラッチ回路及び遅延回路３１，３３，３５の偶数段のラッチ回路にクロック信号ＣＫ１を入力し、遅延回路３２，３４の偶数段のラッチ回路及び遅延回路３１，３３，３５の奇数段のラッチ回路にクロック信号ＣＫ２を入力する。このとき、各遅延回路３１〜３７の最終段のラッチ回路（Ｌ１７，Ｌ２６，Ｌ３５，Ｌ４４，Ｌ５３，Ｌ６２，Ｌ７１）には、通常モードと同様に、クロック信号ＣＫ１が供給される。
クロック切り替え部７０がクロック信号ＣＫ１，ＣＫ２を切り替えることにより、省電力モードにおいて、停止状態の変換ステージ２０−１より下位の変換ステージ２０−２〜２０−６における入力信号のサンプリングのタイミングとサンプリング結果の保持のタイミングとが反転される。また、この変換ステージ２０−２〜２０−６におけるタイミングの反転に合わせて、停止状態の変換ステージ２０−１より下位の変換ステージ２０−２〜２０−６のデジタル信号Ｄｏ２〜Ｄｏ６を保持する遅延回路３２〜３６における信号保持タイミングも変更される。
【００４４】
尚、図１に示す実施例においては、バイパスされる変換ステージが１個の奇数であるから、クロック切り替え部７０がクロック信号ＣＫ１とクロック信号ＣＫ２とを切り替えて出力しているが、バイパスされる変換ステージが偶数の場合に、クロック信号ＣＫ１とクロック信号ＣＫ２とを切り替える必要はない。
【００４５】
補正部４０は、遅延部３０によって出力タイミングが揃えられたデジタル信号Ｄｏ１〜Ｄｏ６を入力し、それらの補正を行う。補正部４０は、入力信号Ｓｉｎの変換結果として得られる１６ビットのデジタル信号Ｄｏｕｔのうちの上位１３ビットを補正する。
【００４６】
補正部４０は、変換ステージ２０−１〜２０−６において生成されたデジタル信号Ｄｏ１〜Ｄｏ６の補正を行う補正回路４１〜４６を有する。
【００４７】
補正回路４６は、遅延回路３７から出力される４ビットのデジタル信号Ｄｏ７のうちの最上位ビットを桁上がり信号として入力する。
補正回路４６は、入力した桁上がり信号に基づいてデジタル信号Ｄｏ６を補正し、その補正結果として３ビットのデジタル信号を生成する。この補正では、例えば、入力した桁上がり信号と補正対象のデジタル信号Ｄｏ６とを加算して３ビットのデジタル信号を生成する。
補正回路４６は、生成した３ビットのデジタル信号における最上位のビットを桁上がり信号として補正回路４５に出力するとともに、下位の２ビットをデジタル信号Ｄｏｕｔの第４桁及び第５桁のビット信号Ｂ３，Ｂ４としてレジスタ５０に出力する。
【００４８】
補正回路４１〜４５は、その補正対象となるデジタル信号（Ｄｏ１〜Ｄｏ５）と、当該デジタル信号の生成元の変換ステージの下位の変換ステージで生成されたデジタル信号の補正に伴って生じる桁上がり信号とを入力する。
例えば補正回路４５の場合、その補正対象となるデジタル信号Ｄｏ５の生成元が変換ステージ２０−５であり、これに対する下位段が変換ステージ２０−６である。変換ステージ２０−６で生成されるデジタル信号Ｄｏ６が補正回路４６において補正され、補正回路４５は、補正回路４６から桁上がり信号を入力する。
そして、補正回路４１〜４５は、この入力した桁上がり信号に基づいて補正対象のデジタル信号を補正し、その補正結果として３ビットのデジタル信号を生成する。この補正では、例えば、下位から入力した桁上がり信号と補正対象のデジタル信号（Ｄｏ１〜Ｄｏ５）とを加算して３ビットのデジタル信号を生成する。
【００４９】
更に、補正回路４１〜４５は、上記の補正の結果に応じて発生した桁上がり信号を、補正対象となるデジタル信号（Ｄｏ１〜Ｄｏ５）の生成元の変換ステージの上位の変換ステージで生成されたデジタル信号の補正用に出力する。
例えば補正回路４５の場合、その補正対象となるデジタル信号Ｄｏ５の生成元の変換ステージ２０−５の上位段が変換ステージ２０−４である。この変換ステージ２０−４で生成されるデジタル信号Ｄｏ４が補正回路４４において補正されるので、補正回路４５は、補正回路４４へ桁上がり信号を出力する。
【００５０】
このとき、補正回路４１〜４５は、生成した３ビットのデジタル信号のうちの最上位ビットを桁上がり信号として上位に出力し、残りの２ビットをデジタル信号Ｄｏｕｔの一部としてレジスタ５０に出力する。
例えば補正回路４５は、生成した３ビットのデジタル信号の最上位ビットを桁上がり信号として補正回路４４に出力し、残りの２ビットをデジタル信号Ｄｏｕｔのビット信号Ｂ５，Ｂ６（第６桁，第７桁）としてレジスタ５０に出力する。
【００５１】
なお、最上位の補正回路４１は、デジタル信号Ｄｏ１の補正に伴って発生する桁上がり信号を、デジタル信号Ｄｏｕｔのビット信号Ｂ１５（第１６桁）としてレジスタ５０に出力する。
【００５２】
レジスタ５０は、遅延回路３７から出力される４ビットのデジタル信号Ｄｏ７の下位３ビットをデジタル信号Ｄｏｕｔのビット信号Ｂ０〜Ｂ２（第１桁〜第３桁）として入力するとともに、補正部４０から出力される１３ビットの信号をデジタル信号Ｄｏｕｔのビット信号Ｂ３〜Ｂ１５（第４桁〜第１６桁）として入力する。レジスタ５０は、入力したビット信号Ｂ０〜Ｂ１５をクロック信号ＣＫ１又はＣＫ２に同期して保持する。
【００５３】
ここで、上述した構成を有するＡ／Ｄコンバータの動作について、図１及び図４を参照して説明する。図１は通常モード、図４は省電力モードにおけるＡ／Ｄコンバータの状態をそれぞれ示す。
【００５４】
［通常モード］
通常モードでは、図１に示すように、スイッチＳＷ３を介して変換ステージ２０−１に電源が供給されるとともに、サンプルホールド部１０の出力信号がスイッチＳＷ１１を介して変換ステージ２０−１に入力される。これにより、Ａ／Ｄコンバータは、変換ステージ２０−１を初段とする７段の変換ステージ（２０−１〜２０−７）で動作する。
【００５５】
また、通常モードにおいては、奇数段の変換ステージ（２０−１，２０−３，２０−５）にクロック信号ＣＫ２が入力され、偶数段の変換ステージ（２０−２，２０−４，２０−６）にクロック信号ＣＫ１が入力されるように、クロック切り替え部７０が設定される。これにより、奇数段の変換ステージにおいてサンプリング結果が保持されるとき、偶数段の変換ステージにおいて入力信号がサンプリングされ、偶数段の変換ステージにおいてサンプリング結果が保持されるとき、奇数段の変換ステージにおいて入力信号がサンプリングされる。
【００５６】
サンプルホールド部１０において入力信号Ｓｉｎのサンプリング結果が保持されるとき、初段の変換ステージ２０−１においてその保持された入力信号Ｓｉｎがサンプリングされる。
変換ステージ２０−１では、サンプルホールド部１０からの入力信号が３ビットのデジタル信号Ｄｏ１に変換され、更にこのデジタル信号Ｄｏ１がアナログ信号に変換される。変換ステージ２０−１において入力信号のサンプリング結果が保持されるとき、デジタル信号Ｄｏ１から変換されたアナログ信号が当該サンプリング結果から減算され、その残渣のアナログ信号が増幅されて後段の変換ステージ２０−２に出力される。変換ステージ２０−１から出力される残渣のアナログ信号は、第２段目の変換ステージ２０−２においてサンプリングされる。
以下同様に、第２段〜第６段の変換ステージ（２０−２〜２０−６）においてデジタル信号（Ｄｏ２〜Ｄｏ７）が順次に生成され、増幅された残渣のアナログ信号が順次に後段へ出力される。第６段の変換ステージ２０−６から最終的に出力される残渣のアナログ信号は、変換ステージ２０−７において４ビットのデジタル信号Ｄｏ７に変換される。
【００５７】
サンプルホールド部１０でサンプリングされた入力信号Ｓｉｎに基づいて、クロック信号（ＣＫ１，ＣＫ２）の半周期ごとに、デジタル信号Ｄｏ１，Ｄｏ２，…，Ｄｏ７の順にデジタル信号が生成される。
【００５８】
変換ステージ２０−１〜２０−７において生成されたデジタル信号Ｄｏ１〜Ｄｏ７は、遅延回路３１〜３７に入力される。
【００５９】
サンプルホールド部１０及び変換ステージ２０−２，２０−４，２０−６がホールド状態にあるとき、これらの後段の変換ステージ（２０−１，２０−３，２０−５，２０−７）では、そのホールド状態にある前段（１０，２０−２，２０−４，２０−６）からの入力信号に応じてデジタル信号Ｄｏ１，Ｄｏ３，Ｄｏ５，Ｄｏ７が生成される。前段（１０，２０−２，２０−４，２０−６）がホールド状態からサンプル状態へ移行するとき、すなわちクロック信号ＣＫ１の立ち上がりにおいて（図３（Ａ））、後段の変換ステージ（２０−１，２０−３，２０−５，２０−７）で生成されたデジタル信号Ｄｏ１，Ｄｏ３，Ｄｏ５，Ｄｏ７が遅延回路３１，３３，３５，３７の初段のラッチ回路（Ｌ１１，Ｌ３１，Ｌ５１，Ｌ７１）にラッチされる。
【００６０】
他方、変換ステージ２０−１，２０−３，２０−５がホールド状態にあるとき、これらの後段の変換ステージ（２０−２，２０−４，２０−６）では、そのホールド状態にある前段（２０−１，２０−３，２０−５）からの入力信号に応じてデジタル信号Ｄｏ２，Ｄｏ４，Ｄｏ６が生成される。前段（２０−１，２０−３，２０−５）がホールド状態からサンプル状態へ移行するとき、すなわちクロック信号ＣＫ２の立ち上がりにおいて（図３（Ｂ））、後段の変換ステージ（２０−２，２０−４，２０−６）で生成されたデジタル信号Ｄｏ２，Ｄｏ４，Ｄｏ６が遅延回路３２，３４，３６の初段のラッチ回路（Ｌ２１，Ｌ４１，Ｌ６１）にラッチされる。
【００６１】
遅延回路３１〜３７の初段のラッチ回路にラッチされたデジタル信号Ｄｏ１〜Ｄｏ７は、クロック信号（ＣＫ１，ＣＫ２）の半周期ごとに、それぞれ後段のラッチ回路へシフトされる。
【００６２】
クロック信号に従い、Ｄｏ１，Ｄｏ２，…の順でデジタル信号が生成されるとき、先に生成されたデジタル信号は、後に生成される全てのデジタル信号が遅延回路に入力されるまでの間、縦続接続されたラッチ回路においてシフトされ続ける。そして、最後のデジタル信号Ｄｏ７が遅延回路３７の初段のラッチ回路Ｌ７１においてラッチされるとき、それより先に生成された上位のデジタル信号（Ｄｏ１〜Ｄｏ６）が各遅延回路の最終段のラッチ回路（Ｌ１７，Ｌ２６，Ｌ３５，Ｌ４４，Ｌ５３，Ｌ６２）において一斉にラッチされる。
【００６３】
このようにして、変換ステージ２０−１〜２０−７により順次に生成される７つのデジタル信号Ｄｏ１〜Ｄｏ７は、遅延回路３１〜３７から共通のタイミングで出力される。
【００６４】
遅延回路３７から出力される４ビットのデジタル信号Ｄｏ７のうち、下位３ビットがビット信号Ｂ０〜Ｂ２としてレジスタ５０に出力され、最上位ビットが桁上がり信号として補正回路４６に出力される。補正回路４６では、下位から入力される桁上がり信号と遅延回路３６から入力されるデジタル信号Ｄｏ６とが加算されて３ビットのデジタル信号が生成され、このうち下位２ビットがデジタル信号Ｂ３，Ｂ４としてレジスタ５０に出力されるとともに、最上位ビットが桁上がり信号として補正回路４５に出力される。以下同様に、補正回路４１〜４５では、下位からの桁上がり信号と遅延回路（３１〜３５）からのデジタル信号との和として３ビットのデジタル信号が生成され、そのうち下位２ビットがレジスタ５０に出力されるとともに、最上位ビットが桁上がり信号として上位の補正回路（補正回路４１の場合はレジスタ５０）に出力される。
【００６５】
レジスタ５０では、遅延回路３７から入力される下位３ビット（Ｂ０〜Ｂ２）と補正部４０から入力される上位１３ビット（Ｂ４〜Ｂ１５）がクロック信号ＣＫ１又はＣＫ２の立ち上がりに同期してラッチされる。レジスタ５０にラッチされた１６ビットのデジタル信号Ｄｏｕｔが、入力信号Ｓｉｎのデジタル変換結果として出力される。
【００６６】
［省電力モード］
通常モードから省電力モードへ移行すると、制御信号Ｓｍｏｄに応じてクロック生成回路６０のクロック信号ＣＫ１，ＣＫ２の周波数が低下する。
また、図４に示すようにスイッチＳＷ３がオフし、変換ステージ２０−１への電源供給が遮断されるため、変換ステージ２０−１が停止状態となる。このとき、スイッチＳＷ４が接地電位に接続される、即ち、遅延回路３１に入力する信号の各ビットが値“０”（ローレベル）となり、補正回路４１に入力される信号も各ビットが値“０”になるため、結果として、ビット信号Ｂ１５，Ｂ１４が“０”となる。また、スイッチＳＷ１１がオフ、スイッチＳＷ１２がオンすることにより、サンプルホールド部１０の出力信号が変換ステージ２０−１を迂回して変換ステージ２０−２に入力される。これにより、Ａ／Ｄコンバータは、変換ステージ２０−２を初段とする６段の変換ステージ（２０−２〜２０−７）で動作する。
【００６７】
省電力モードにおいて、クロック切り替え部７０がクロック信号ＣＫ１，ＣＫ２を入れ替えてクロック信号ＣＫＡ，ＣＫＢとして出力するため、後段の変換ステージ（２０−２〜２０−６）におけるサンプリングとホールドのタイミングが反転する。すなわち、省電力モードでは、偶数段の変換ステージ（２０−２，２０−４，２０−６）にクロック信号ＣＫ２が入力され、奇数段の変換ステージ（２０−１，２０−３，２０−５）にクロック信号ＣＫ１が入力されるように、クロック切り替え部７０が設定される。
これにより、サンプルホールド部１０において入力信号Ｓｉｎのサンプリング結果を保持して出力するとき、その出力信号が変換ステージ２０−２によってサンプリングされる。また、変換ステージ２０−２がサンプリング結果に応じて残渣のアナログ信号を出力するとき、その出力信号が変換ステージ２０−３によってサンプリングされる。以下同様に、変換ステージ２０−３〜２０−６においてデジタル信号（Ｄｏ３〜Ｄｏ６）が順次に生成され、変換ステージ２０−６から最終的に出力される残渣のアナログ信号が変換ステージ２０−７において４ビットのデジタル信号Ｄｏ７に変換される。
【００６８】
変換ステージ２０−２〜２０−７において生成されたデジタル信号Ｄｏ２〜Ｄｏ７は、遅延回路３２〜３７に入力される。
【００６９】
遅延回路３２〜３７の各ラッチ回路に入力されるクロック信号は、変換ステージ２０−２〜２０−７におけるサンプリング／ホールドのタイミングの反転に合わせて、クロック切り替え部７０により切り替えられる。すなわち、デジタル信号Ｄｏ２，Ｄｏ４，Ｄｏ６がクロック信号ＣＫ１の立ち上がりに同期して遅延回路３２，３４，３６の初段のラッチ回路（Ｌ２１，Ｌ４１，Ｌ６１）にラッチされ、デジタル信号Ｄｏ３，Ｄｏ５，Ｄｏ７がクロック信号ＣＫ２の立ち上がりに同期して遅延回路３３，３５，３７の初段のラッチ回路（Ｌ３１，Ｌ５１，Ｌ７１）にラッチされる。
【００７０】
遅延回路３２〜３７の初段のラッチ回路にラッチされたデジタル信号Ｄｏ２〜Ｄｏ７は、クロック信号（ＣＫ１，ＣＫ２）の半周期ごとに、それぞれ後段のラッチ回路へ順次にシフトされる。
【００７１】
クロック信号に従い、Ｄｏ２，Ｄｏ３，…の順に生成されるデジタル信号は、各遅延回路においてそれぞれ異なる遅延を与えられ、最終段のラッチ回路（Ｌ２６，Ｌ３５，Ｌ４４，Ｌ５３，Ｌ６２，Ｌ７１）から共通のタイミングで出力される。
【００７２】
遅延回路３２〜３７から共通のタイミングで出力されるデジタル信号Ｄｏ２〜Ｄｏ７は、通常モードとほぼ同様に処理される。すなわち、デジタル信号Ｄｏ７の下位３ビットがビット信号Ｂ０〜Ｂ２としてレジスタ５０に出力され、最上位ビットが桁上がり信号として補正回路４６に出力される。補正回路４２〜４６では、下位から入力される桁上がり信号と遅延回路から入力されるデジタル信号とが加算されて３ビットのデジタル信号が生成され、このうち下位２ビットがレジスタ５０に出力されるとともに、最上位ビットが桁上がり信号として上位の補正回路に出力される。
【００７３】
一方、省電力モードでは、変換ステージ２０−１からのデジタル信号Ｄｏ１がローレベルに固定される。
また、デジタル信号Ｄｏ１の補正を行う補正回路４１には、遅延回路３１からのローレベル（“０”）の３ビットの出力信号と、補正回路４２の桁上がり信号とが入力され、その加算結果がレジスタ５０に入力される。補正回路４１から出力されるビット信号Ｂ１３は、補正回路４２からの桁上がり信号に応じて、“０”又は“１”となる。
【００７４】
レジスタ５０では、遅延回路３７から入力される下位３ビット（Ｂ０〜Ｂ２）と補正部４０から入力される上位１３ビット（Ｂ４〜Ｂ１５）がクロック信号ＣＫ１又はＣＫ２の立ち上がりに同期してラッチされる。ただし、補正回路４１から出力される上位２ビット（Ｂ１４，Ｂ１５）を除いた１４ビット（Ｂ０〜Ｂ１３）が有効なデジタル変換結果として出力される。
【００７５】
以上説明したように、本実施形態に係るＡ／Ｄコンバータによれば、省電力モードにおいて変換ステージ２０−１が停止し、変換ステージ２０−１への入力信号が後段の変換ステージ２０−２に入力される。これにより、通常モードに比べて変換ステージの段数を減らした状態でアナログ−デジタル変換が行われることから、消費電力を効果的に削減できる。
【００７６】
また、本実施形態に係るＡ／Ｄコンバータによれば、省電力モードにおいて最上位の変換ステージが停止される。上位の変換ステージは、下位の変換ステージに比べて高い精度で信号を処理する必要があり、そのため上位の変換ステージほど内部のアナログ回路における消費電流が大きい。従って、最も消費電流の大きい最上位段の変換ステージ１０−１を停止させることにより、消費電力をより効果的に削減できる。
【００７７】
また、本実施形態に係るＡ／Ｄコンバータでは、省電力モードにおけるクロック信号（ＣＫ１，ＣＫ２）の周波数が通常モードに比べて低くなる。
クロック信号の周波数が低くなると、変換ステージにおいて要求される動作速度が遅くなることから、より小さい消費電流で必要な精度を満たすことができる。つまり、動作周波数の高い通常モードにおいては上位段で必要とされる精度を満たすことができない下位の変換ステージが、動作周波数の低い省電力モードにおいては上位段での精度を満たすことができるようになる。
従って、本実施形態に係るＡ／Ｄコンバータによれば、通常モード時における上位の変換ステージを省電力モードにおいて停止させ、下位の変換ステージを上位の変換ステージにシフトして使用する場合でも、下位の変換ステージの消費電流を通常モード時と同じにしたままで、必要な精度を満たすことができる。
これにより、下位の変換ステージの消費電流を動作モードに応じて変更・調整する必要がないため、回路を簡略化できる。また、省電力モード時の必要な精度を満たすように、下位の変換ステージに余分な消費電流を流す必要がないため、消費電力の削減効果が損なわれずに済む。
【００７８】
なお、省電力モードにおいて、停止状態となる変換ステージ２０−１及びデジタル信号Ｄｏ１の遅延回路３１に対するクロック信号（ＣＫ１，ＣＫ２）の供給を停止するように回路を構成してもよい。これにより、一層の省電力を実現できる。
【００７９】
また、本実施形態に係るＡ／Ｄコンバータでは、奇数段の変換ステージ（２０−１，２０−３，２０−５）において入力信号のサンプリングとデジタル信号の出力が行われるとき偶数段の変換ステージ（２０−２，２０−４，２０−６）においてサンプリング結果が保持されるとともに当該サンプリング結果に応じた出力信号が生成され、奇数段の変換ステージにおいてサンプリング結果が保持されるとともに当該サンプリング結果に応じた出力信号が生成されるとき偶数段の変換ステージにおいて入力信号のサンプリングとデジタル信号の出力が行われる。
そして、省電力モードへの移行により変換ステージ２０−１が停止する場合、その停止した変換ステージ２０−１より下位の変換ステージ（２０−２〜２０−６）における入力信号のサンプリングのタイミングとサンプリング結果の保持のタイミングとがクロック切り替え部７０により反転される。
従って、本実施形態に係るＡ／Ｄコンバータによれば、省電力モードへの移行により変換ステージの段数が変更しても、各変換ステージにおけるサンプリングとホールドのタイミングを適切に設定できる。
【００８０】
また、本実施形態に係るＡ／Ｄコンバータによれば、変換ステージ２０のタイミングの反転に合わせて、遅延部３０におけるラッチのタイミングがクロック切り替え部７０により反転される。これにより、サンプリングとホールドのタイミングが変更されることによって各変換ステージからのデジタル信号の出力タイミングが変更されても、遅延部３０において適切なタイミングでデジタル信号をラッチできる。
【００８１】
また、本実施形態に係るＡ／Ｄコンバータによれば、第２段目の変換ステージ２０−２が省電力モードにおいて実質的に最上位段となった場合に、そのデジタル信号Ｄｏ２の補正を行う補正回路４２で発生した桁上がり信号が、アナログ−デジタル変換結果（Ｄｏｕｔ）の最上位ビット（Ｂ１３）として補正回路４１からレジスタ５０に出力される。
通常モードから省電力モードへの移行に伴って上位の補正回路（４１）の入力がローレベルに固定されることで、省電力モード時のアナログ−デジタル変換結果（Ｄｏｕｔ）の上位ビットとなるべき下位の補正回路（４２）の桁上がり信号を適切にレジスタ５０に入力することができる。
【００８２】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
図１に示すＡ／Ｄコンバータでは、省電力モードにおいて初段の変換ステージ（２０−１）が停止される。これに対し、本実施形態に係るＡ／Ｄコンバータでは、省電力モードにおいて初段以外の変換ステージが停止される。
【００８３】
図５は、本実施形態に係るＡ／Ｄコンバータの構成の一例を示す図である。
図５に示すＡ／Ｄコンバータは、サンプルホールド回路１０と、変換ステージ２０−１〜２０−７と、遅延回路３１〜３７を含む遅延部３０と、補正回路４１〜４６を含む補正部４０と、レジスタ５０と、クロック生成部６０と、クロック切り替え部７０と、スイッチＳＷ１１Ａ，ＳＷ１２Ａ，ＳＷ３Ａ，ＳＷ５，ＳＷ２６Ａ，ＳＷ４１，ＳＷ４２と、信号切り替え部８０とを有する。図５に示すＡ／Ｄコンバータの各構成要素において、図１に示すＡ／Ｄコンバータと同じものについては、同一の符号が与えられている。
【００８４】
スイッチＳＷ３Ａは、本発明における第１の停止制御回路の一例である。
スイッチＳＷ１１Ａ及びＳＷ１２Ａを含む回路は、本発明における第１のバイパス回路の一例である。
信号切り替え部８０は、本発明における切り替え回路の一例である。
【００８５】
図５に示すＡ／Ｄコンバータでは、第６段目の変換ステージ２０−６が省電力モードにおいて停止される。
スイッチＳＷ３Ａは、省電力モードにおいて変換ステージ２０−６への電源供給を遮断する。スイッチＳＷ３Ａは、変換ステージ２０−６への電源供給ラインに設けられており、通常モードにおいてオンし、省電力モードにおいてオフする。
スイッチＳＷ２６Ａは、省電力モードにおいて変換ステージ２０−６に対するクロック信号の供給を停止する。すなわち、スイッチＳＷ２６Ａは、変換ステージ２０−６に対して、通常モードにおいてクロック信号ＣＫ２を入力し、省電力モードにおいてクロック信号ＣＫ２の替わりにローレベルの信号を入力する。
スイッチＳＷ１１Ａ及びＳＷ１２Ａは、省電力モードにおいて変換ステージ２０−５の出力信号が変換ステージ２０−６をバイパスして変換ステージ２０−７に入力されるようにする。スイッチＳＷ１１Ａは、変換ステージ２０−５の出力と変換ステージ２０−６の入力とを接続する経路に設けられており、通常モードにおいてオンし、省電力モードにおいてオフする。スイッチＳＷ１２Ａは、変換ステージ２０−５の出力と変換ステージ２０−７の入力とを接続する経路に設けられており、通常モードにおいてオフし、省電力モードにおいてオンする。
【００８６】
信号切り替え部８０は、省電力モードにおいて、停止状態の変換ステージ２０−６より下位の変換ステージ２０−７のデジタル信号Ｄｏ７が遅延部３０から出力されるタイミングと、停止状態の変換ステージ２０−６より上位の変換ステージ２０−１〜２０−５のデジタル信号Ｄｏ１〜Ｄｏ５が遅延部３０から出力されるタイミングとが一致するように、上位の変換ステージ２０−１〜２０−５と遅延回路３１〜３６との接続を切り替える。
すなわち、信号切り替え部８０は、通常モードにおいて変換ステージ２０−１〜２０−６と遅延回路３１〜３６とを接続し、省電力モードにおいて変換ステージ２０−１〜２０−５と遅延回路３２〜３６とを接続すると共に、変換ステージ２０−６を遅延部３０から切り離す。すなわち、省電力モードでは、通常モードと比較して、変換ステージ２０−１〜２０−５の接続先が下位側に１段シフトし、デジタル信号Ｄｏ１〜Ｄｏ５に与えられる遅延がクロック信号の半周期分だけ短くなる。
【００８７】
クロック切り替え部７０は、信号切り替え部８０による変換ステージ２０−１〜２０−５と遅延回路３１〜３６との接続の切り替えに合わせて、各変換ステージから出力されるデジタル信号が適切なタイミングで遅延回路のラッチ回路に保持されるように、遅延回路の各ラッチ回路に入力するクロック信号（ＣＫ１，ＣＫ２）を切り替える。通常モードでは、遅延回路３２，３４，３６の奇数番目のラッチ回路及び遅延回路３１，３３，３５の偶数番目のラッチ回路にクロック信号ＣＫ１が供給され、遅延回路３２，３４，３６の偶数番目のラッチ回路及び遅延回路３１，３３，３５の奇数番目のラッチ回路にクロック信号ＣＫ２が供給される。一方、省電力モードにおいては、クロック信号ＣＫ１，ＣＫ２の供給先が通常モードと反対になると共に、スイッチＳＷ４１，ＳＷ４２により、遅延回路３１へのクロック信号ＣＫ１，ＣＫ２の供給が停止される。
また、クロック切り替え部７０は、通常モードにおいて変換回路２０−７にクロック信号ＣＫ１を供給し、省電力モードにおいて変換回路２０−７にクロック信号ＣＫ２を供給する。
【００８８】
ここで、上述した構成を有するＡ／Ｄコンバータの動作について、図５及び図６を参照して説明する。図５は通常モード、図６は省電力モードにおけるＡ／Ｄコンバータの状態をそれぞれ示す。
【００８９】
［通常モード］
通常モードでは、図５に示すように、スイッチＳＷ３Ａを介して変換ステージ２０−６に電源が供給されるとともに、スイッチＳＷ２６Ａを介して変換ステージ２０−６にクロック信号ＣＫ２が入力され、変換ステージ２０−５の出力信号がスイッチＳＷ１１Ａを介して変換ステージ２０−６に入力される。これにより、Ａ／Ｄコンバータは７段の変換ステージ（２０−１〜２０−７）で動作する。
また、通常モードにおいては、上位の変換ステージ２０−１〜２０−６において生成されるデジタル信号Ｄｏ１〜Ｄｏ６が遅延回路３１〜３６に入力される。
これにより、図５に示すＡ／Ｄコンバータは、通常モードにおいて図１に示すＡ／Ｄコンバータと同様な接続状態となり、これと同様な動作によってアナログ−デジタル変換結果（Ｄｏｕｔ）を出力する。
【００９０】
［省電力モード］
省電力モードでは、図６に示すようにスイッチＳＷ３Ａがオフし、変換ステージ２０−６への電源供給が遮断されるため、変換ステージ２０−６が停止状態となる。このとき、停止状態の変換ステージ２０−６には、クロック信号ＣＫ２の替わりとしてローレベルレベルの信号がスイッチＳＷ２６Ａを介して入力される。また、スイッチＳＷ１１Ａがオフ、スイッチＳＷ１２Ａがオンすることにより、変換ステージ２０−５の出力信号が変換ステージ２０−６を迂回して変換ステージ２０−７に入力される。これにより、Ａ／Ｄコンバータは６段の変換ステージ（２０−１〜２０−５，２０−７）で動作する。
【００９１】
また省電力モードでは、変換ステージ２０−１〜２０−５で生成されるデジタル信号Ｄｏ１〜Ｄｏ５の入力先が遅延回路３２〜３６に変更され、デジタル信号Ｄｏ１〜Ｄｏ５に遅延を与えるラッチ回路の段数がそれぞれ１段ずつ少なくなる。これにより、Ｄｏ１，…，Ｄｏ５，Ｄｏ７の順にデジタル信号が生成され、最後のデジタル信号Ｄｏ７が遅延回路３７のラッチ回路Ｌ７１においてラッチされるとき、上位のデジタル信号Ｄｏ１〜Ｄｏ６も遅延回路３２〜３６の最終段のラッチ回路（Ｌ２６，Ｌ３５，Ｌ４４，Ｌ５３，Ｌ６２）に同一のタイミングでラッチされる。
【００９２】
更に、省電力モードへの移行により、遅延回路３２〜３７におけるデジタル信号のラッチのタイミングが変更することに合わせて、遅延回路３２〜３７の各ラッチ回路に入力されるクロック信号がクロック切り替え部７０により変更される。
すなわち、通常モードにおいて、ラッチ回路Ｌ１１，Ｌ３１，Ｌ５１，Ｌ７１にはクロック信号ＣＫ２のホールド期間に生成されるデジタル信号Ｄｏ１，Ｄｏ３，Ｄｏ５，Ｄｏ７が入力されるためクロック信号ＣＫ２が供給され、ラッチ回路Ｌ２１，Ｌ４１，Ｌ６１にはクロック信号ＣＫ１のホールド期間に生成されるデジタル信号Ｄｏ２，Ｄｏ４，Ｄｏ６が入力されるためクロック信号ＣＫ１が供給される。
一方、省電力モードにおいて、ラッチ回路Ｌ３１，Ｌ５１，Ｌ７１にはクロック信号ＣＫ１のホールド期間に生成されるデジタル信号Ｄｏ２，Ｄｏ４，Ｄｏ７が入力されるためクロック信号ＣＫ１が供給され、ラッチ回路Ｌ２１，Ｌ４１，Ｌ６１にはクロック信号ＣＫ２のホールド期間に生成されるデジタル信号Ｄｏ１，Ｄｏ３，Ｄｏ５が入力されるためクロック信号ＣＫ２が供給される。
【００９３】
遅延部３７から出力されるデジタル信号Ｄｏ１〜Ｄｏ５，Ｄｏ７の処理については、図１に示すＡ／Ｄコンバータの省電力モード時の処理と同様である。すなわち、デジタル信号Ｄｏ７の下位３ビットがビット信号Ｂ０〜Ｂ３としてレジスタ５０に出力され、最上位ビットが補正部４０に入力される。補正部４０において、下位からの桁上がり信号に応じて各デジタル信号（Ｄｏ１〜Ｄｏ５）が補正されることにより、ビット信号Ｂ４〜Ｂ１３が生成され、レジスタ５０に出力される。レジスタ５０には１６ビットのデータ（Ｂ０〜Ｂ１５）がラッチされるが、このうち上位２ビットを除いた１４ビット（Ｂ０〜Ｂ１３）が有効なデジタルデータＤｏｕｔとして出力される。尚、補正回路４２の桁上がり信号は、スイッチＳＷ５を介して、ビット信号Ｂ１３としてレジスタ５０に出力される。
【００９４】
以上説明したように、本実施形態に係るＡ／Ｄコンバータにおいても、省電力モードにおいて変換ステージの段数を減らすことにより、消費電力を効果的に削減できる。また、省電力モードにおいて使用されない遅延回路３１へのクロック信号（ＣＫ１，ＣＫ２）の供給が停止されるため、無駄な電力損失を低減できる。
【００９５】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。
【００９６】
図７は、本実施形態に係るＡ／Ｄコンバータの構成の一例を示す図である。
図７に示すＡ／Ｄコンバータは、図５に示すＡ／ＤコンバータにおけるスイッチＳＷ４１，ＳＷ４２、クロック切り替え部７０及び信号切り替え部８０を削除し、これらの替わりにスイッチＳＷ７１，ＳＷ７２，ＳＷ８１，ＳＷ８２，ＳＷ９１及び信号切り替え部９０を新たに設け、更に、遅延回路３７を遅延回路３７Ａに置き換えたものである。図７に示すＡ／Ｄコンバータの他の構成要素は、図５に示すＡ／Ｄコンバータと同じである。
【００９７】
スイッチＳＷ８１及びＳＷ８２を含む回路は、本発明における第２の停止制御回路の一例である。
スイッチＳＷ７１及びＳＷ７２を含む回路は、本発明における第２のバイパス回路の一例である。
【００９８】
遅延回路３７Ａは、省電力モードにおいて変換ステージ３０−６が停止状態になった場合に、変換ステージ３０−６より上位の変換ステージ２０−１〜２０−５において順次に生成されるデジタル信号Ｄｏ１〜Ｄｏ５と、変換ステージ３０−６より下位の変換ステージ２０−７においてデジタル信号Ｄｏ６に続けて生成されるデジタル信号Ｄｏ７とが遅延部３０から共通のタイミングで出力されるように、遅延回路３７Ａにおけるラッチ回路の段数を１つ増やす。
【００９９】
遅延回路３７Ａは、例えば図７に示すように、ラッチ回路Ｌ７１及びＬ７１ＡとスイッチＳＷ９を有する。
ラッチ回路Ｌ７１Ａは、クロック信号ＣＫ１の立ち上がりに同期してデジタル信号Ｄｏ７をラッチする。スイッチＳＷ９は、通常モードにおいてデジタル信号Ｄｏ７（変換ステージ２０−７の出力信号）を選択し、省電力モードにおいてラッチ回路Ｌ７１Ａの出力信号を選択する。ラッチ回路Ｌ７１は、クロック信号ＣＫ２の立ち上がりに同期して、スイッチＳＷ９により選択された信号をラッチする。
【０１００】
スイッチＳＷ８１，ＳＷ８２は、省電力モードにおいて遅延回路３６のラッチ回路Ｌ６１，Ｌ６２に対するクロック信号（ＣＫ１，ＣＫ２）の供給を停止する。スイッチＳＷ８１は、ラッチ回路Ｌ６１に対して、通常モードにおいてクロック信号ＣＫ１を入力し、省電力モードにおいてクロック信号ＣＫ１の替わりにローレベルの信号を入力する。スイッチＳＷ８２は、ラッチ回路Ｌ６２に対して、通常モードにおいてクロック信号ＣＫ２を入力し、省電力モードにおいてクロック信号ＣＫ２の替わりにローレベルの信号を入力する。
【０１０１】
スイッチＳＷ７１及びＳＷ７２は、省電力モードにおいて、補正対象のデジタル信号Ｄｏ６の生成が停止される補正回路４６を迂回して、下位からの桁上がり信号を補正回路４５に入力する。
すなわち、スイッチＳＷ７１及びＳＷ７２は、補正回路４６からの桁上がり信号又はラッチ回路Ｌ７１の最上位ビットの何れか一方を選択し、補正回路４５へ桁上がり信号として入力する。
スイッチＳＷ７１は、補正回路４６の桁上がり信号の入力と補正回路４５の桁上がり信号の入力とを接続する経路に設けられており、通常モードにおいてオフし、省電力モードにおいてオンする。
スイッチＳＷ７２は、補正回路４６の桁上がり信号の出力と補正回路４５の桁上がり信号の入力とを接続する経路に設けられており、通常モードにおいてオンし、省電力モードにおいてオフする。
【０１０２】
信号切り替え部９０は、補正部４０の出力とレジスタ５０の入力との接続を動作モードに応じて切り替える。すなわち、信号切り替え部８０は、通常モードにおいて、補正部４０の１３ビットの出力信号をビット信号Ｂ３〜Ｂ１５としてレジスタ５０に入力し、省電力モードにおいて、補正部４０の上位１１ビットの出力信号をビット信号Ｂ３〜Ｂ１３としてレジスタ５０に入力する。このとき、信号切り替え回路９０は、レジスタ５０のビット信号Ｂ１５，Ｂ１４に対してローレベル（値“０”）の信号を出力する。
【０１０３】
ここで、上述した構成を有するＡ／Ｄコンバータの動作について、図７及び図８を参照して説明する。図７は通常モード、図８は省電力モードにおけるＡ／Ｄコンバータの状態をそれぞれ示す。
【０１０４】
［通常モード］
通常モードにおいては、図７に示すように、スイッチＳＷ３Ａ及びＳＷ１１Ａがオン、スイッチＳＷ１２Ａがオフし、スイッチＳＷ２６Ａを介して変換ステージ２０−６にクロック信号ＣＫ２が供給されるため、Ａ／Ｄコンバータは７段の変換ステージ２０−１〜２０−７で動作する。
【０１０５】
また、通常モードにおいて、ラッチ回路Ｌ７１の入力がスイッチＳＷ９を介して変換ステージ２０−７の出力に接続され、スイッチＳＷ９１を介して変換ステージ２０−７にクロック信号ＣＫ１が供給されるため、デジタル信号Ｄｏ７は１段のラッチ回路により遅延される。
一方、遅延回路３６の各ラッチ回路（Ｌ６１，Ｌ６２）にはスイッチＳＷ８１，ＳＷ８２を介してクロック信号ＣＫ１，ＣＫ２が入力されるため、デジタル信号Ｄｏ６は２段のラッチ回路により遅延される。
【０１０６】
更に、通常モードにおいては、スイッチＳＷ７２がオン、スイッチＳＷ７１がオフするため、補正回路４５には補正回路４６で発生した桁上がり信号が入力される。補正部４０の各補正回路から出力される１３ビットの信号は、ビット信号Ｂ３〜Ｂ１５としてレジスタ５０に出力される。
【０１０７】
このように、図７に示すＡ／Ｄコンバータは、通常モードにおいて図１，図５に示すＡ／Ｄコンバータと同様な接続状態となり、これらと同様な動作によってアナログ−デジタル変換結果（Ｄｏｕｔ）を出力する。
【０１０８】
［省電力モード］
省電力モードでは、第２の実施形態（図６）と同様に変換ステージ２０−６が停止し、Ａ／Ｄコンバータは６段の変換ステージ（２０−１〜２０−５，２０−７）で動作する。変換ステージ２０−６が停止すると、スイッチＳＷ８１，ＳＷ８２によって遅延回路３６へのクロック信号（ＣＫ１，ＣＫ２）の供給が停止される。スイッチＳＷ２６Ａが切り替わり、変換ステージ２０−６へのクロック信号ＣＫ２の供給が停止されると共に、スイッチＳＷ９１が切り替わり、変換ステージ２０−７に対してクロック信号ＣＫ２が供給される。
【０１０９】
また、このとき、変換ステージ２０−５の出力信号が変換ステージ２０−６を迂回して変換ステージ２０−７に入力されるため、デジタル信号Ｄｏ７の生成タイミングが通常モード時と比較してクロック信号の半周期だけ早くなる。デジタル信号Ｄｏ７の生成タイミングが早くなる一方で、遅延回路３１〜３５がデジタル信号Ｄｏ１〜Ｄｏ５に与える遅延は通常モードと同じであることから、遅延回路３７の遅延が通常モードと同じ場合、デジタル信号Ｄｏ７だけが他のデジタル信号（Ｄｏ１〜Ｄｏ５）より早く遅延部３０において出力されてしまう。
【０１１０】
そこで、省電力モードでは、遅延回路３７Ａのラッチ回路の段数が２段に増加する。すなわち、デジタル信号Ｄｏ７が２段のラッチ回路Ｌ７１Ａ及びＬ７１によって遅延される。これにより、デジタル信号Ｄｏ７の遅延がクロック信号の半周期だけ長くなるので、デジタル信号Ｄｏ１〜Ｄｏ５とデジタル信号Ｄｏ７の出力タイミングが一致する。
【０１１１】
また、省電力モードでは、変換ステージ２０−６が停止するため、補正回路４６におけるデジタル信号Ｄｏ６の補正動作が無効になる。そのため、補正回路４５には、補正回路４６において発生する桁上がり信号の替わりに、補正回路４６へ入力される桁上がり信号（デジタル信号Ｄｏ７の最上位ビット）が入力される。この他、補正回路４１〜４５の動作は通常モードと同じである。
【０１１２】
補正回路４６の出力が無効になることから、補正回路４１〜４５による１１ビットの出力は下位側に２ビット分シフトされ、ビット信号Ｂ３〜Ｂ１３としてレジスタ５０に出力される。レジスタ５０には１６ビットのデータ（Ｂ０〜Ｂ１５）がラッチされ、このうち上位２ビットを除いた１４ビット（Ｂ０〜Ｂ１３）が有効なデジタルデータＤｏｕｔとして出力される。
【０１１３】
以上説明したように、本実施形態に係るＡ／Ｄコンバータにおいても、省電力モードにおいて変換ステージの段数を減らすことにより、消費電力を効果的に削減できる。また、省電力モードにおいて使用されない遅延回路３６へのクロック信号（ＣＫ１，ＣＫ２）の供給が停止されるため、無駄な電力損失を低減できる。
【０１１４】
なお、本発明は上述した実施形態のみに限定されるものではなく、更に種々のバリエーションを含んでいる。
【０１１５】
第１の実施形態では初段の変換ステージのみ停止されるが、本発明はこれに限定されない。例えば、初段を含む一連の複数の変換ステージを停止してもよい。上位の変換ステージを複数停止させることで、より効果的に消費電力を低減できる。
【０１１６】
また第２、第３の実施形態では、中間の１段の変換ステージを停止する例を挙げているが、本発明はこれに限定されない。例えば、中間の複数段の変換ステージ、初段及び中間の変換ステージを停止してもよい。複数の変換ステージを停止する場合、これらは連続していてもよいし、連続していなくてもよい。
【０１１７】
上述の実施形態では、省電力モードにおいて変換ステージに対する電源の供給を遮断しているが、本発明はこれに限定されない。即ち、上述の実施形態では、変換ステージ２０−１を停止させる際に電源電圧ＶＤＤの供給を停止しているが、この電源電圧ＶＤＤの停止の代わりに、クロック信号ＣＫＢ（ＣＫ２）の供給を停止するようにスイッチ等の回路を設けてもよい。更には、電源電圧ＶＤＤとクロック信号ＣＫＢの双方の供給を停止する回路を設けてもよい。
【０１１８】
本発明の他の実施形態では、省電力モードにおいて変換ステージが停止状態にある場合に、そのデジタル信号を入力する遅延回路へのクロック信号の供給を停止したり、遅延回路への電源供給を遮断する回路を設けたりすることによって、消費電力の削減を図ってもよい。また、クロック信号の供給は、必ずしも停止される必要はない。
【０１１９】
本発明においては、各変換ステージが生成するデジタル信号のビット数や、変換ステージの段数などは任意でよい。
【符号の説明】
【０１２０】
１０…サンプルホールド部、２０，２０−１〜２０−７…変換ステージ、３０…遅延部、３１〜３７，３７Ａ…遅延回路、４０…補正部、４１〜４６…補正回路、５０…レジスタ、６０…クロック生成部、７０…クロック切り替え部、８０，９０…信号切り替え部、ＳＷ１１，ＳＷ１１Ａ，ＳＷ１２，ＳＷ１２Ａ，ＳＷ２６Ａ，ＳＷ３，ＳＷ３Ａ，ＳＷ４，ＳＷ４１，ＳＷ４２，ＳＷ５，ＳＷ７１，ＳＷ７２，ＳＷ８１，ＳＷ８２，ＳＷ９１…スイッチ、Ｌ１１〜Ｌ１７，Ｌ２１〜Ｌ２６，Ｌ３１〜Ｌ３５，Ｌ４１〜Ｌ４４，Ｌ５１〜Ｌ５３，Ｌ６１〜Ｌ６２，Ｌ７１，Ｌ７１Ａ…ラッチ回路
【技術分野】
【０００１】
本発明は、複数の変換ステージによって上位ビットから下位ビットへ順次に変換を行うパイプライン型のアナログ−デジタル変換回路に関する。
【背景技術】
【０００２】
パイプライン型のアナログ−デジタル変換回路（以下、「アナログ−デジタル変換回路」を「Ａ／Ｄコンバータ」と記す場合がある。）は、フラッシュ型（並列比較型）に比べて低速であるが分解能が高く、デルタシグマ型に比べて低分解能であるが高速であることから、例えば映像や通信などの比較的中速度・中分解能が求められる分野の信号処理に広く用いられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−１６３８７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、信号処理部の電力消費を削減するために、クロック信号の周波数を切り替える方法が一般に用いられている。例えばデジタルカメラの場合、メモリに記録する画像を撮影するときは、画像の解像度が高いためクロック信号の周波数を高くし、ビューファインダに被写体を映すだけの期間は、画像の解像度が低いためクロック信号を低くする。このように、ユーザの使用状況等に応じてクロック信号の周波数を切り替えることにより、主としてロジック回路の消費電流を効果的に減らすことができる。
【０００５】
しかしながら、一般にパイプライン型のＡ／Ｄコンバータはアナログ部とデジタル部が組み合わされた回路であり、アナログ部の増幅器等で定常的に消費される電流がデジタル部の消費電流に比べて大きい。クロック信号の周波数を切り替える手法は、デジタル部において出力の論理値が変化する瞬間に流れる電流の削減には有効であるが、アナログ部において定常的に消費される電流の削減には全く効果がない。
【０００６】
そこで、アナログ部の回路定数を動作モードに応じて変更することにより消費電流を削減する方法も考えられるが、この方法では、変更の前後において所定の性能仕様を満たすように回路定数のバランスを保つのが難しいという問題がある。
【０００７】
本発明はかかる事情に鑑みてなされたものであり、その目的は、動作モードに合わせて消費電力を低減できるアナログ−デジタル変換回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の第１の観点に係るアナログ−デジタル変換回路は、入力信号をデジタル信号に変換し、上記デジタル信号に対応するアナログ信号と上記入力信号との差分を増幅し、当該増幅結果を後段に出力する複数の縦続接続された変換ステージと、所定の動作モードにおいて上記複数の変換ステージの一部を停止させる第１の停止制御回路と、上記所定の動作モードにおいて停止状態となる上記変換ステージへの入力信号を、当該停止状態の変換ステージの後段に入力する第１のバイパス回路とを有する。
【０００９】
上記アナログ−デジタル変換回路によれば、上記所定の動作モードにおいて上記複数の変換ステージが停止され、当該停止状態の変換ステージへの入力信号がその後段の変換ステージに入力される。これにより、上記アナログ−デジタル変換回路では、上記変換ステージの段数が削減された状態でアナログ−デジタル変換動作が行われる。
【００１０】
好適に、上記第１の停止制御回路は、停止させるべき上記変換ステージに対する電源の供給又はクロック信号の供給を停止する。
【００１１】
好適に、上記アナログ−デジタル変換回路は、上記複数の変換ステージの奇数段が入力信号をサンプリングするとともに上記デジタル信号を出力するとき偶数段がサンプリング結果を保持するとともに当該サンプリング結果に応じた出力信号を生成し、上記奇数段がサンプリング結果を保持するとともに当該サンプリング結果に応じた出力信号を生成するとき上記偶数段が入力信号をサンプリングするとともに上記デジタル信号を出力する。
この場合、上記アナログ−デジタル変換回路は、上記複数の変換ステージから出力される複数の上記デジタル信号を保持する複数のラッチ回路と、上記所定の動作モードにおいて、上記停止状態の変換ステージより下位の変換ステージにおける入力信号のサンプリングのタイミングとサンプリング結果の保持のタイミングとを反転させるタイミング制御回路とを有してよい。
また、上記タイミング制御回路は、上記所定の動作モードにおいて、上記変換ステージにおける上記タイミングの反転に合わせて、上記停止状態の変換ステージより下位の変換ステージの上記デジタル信号を保持するラッチ回路における当該保持のタイミングを変更してよい。
【００１２】
好適に、上記アナログ−デジタル変換回路は、初段の変換ステージへの入力信号に基づいて上位の変換ステージから下位の変換ステージに向かって順次に生成される複数の上記デジタル信号が共通のタイミングで出力されるように上記複数のデジタル信号それぞれに異なる遅延を与える複数の遅延回路を有する。
【００１３】
好適に、上記アナログデジタル変換回路は、上記所定の動作モードにおいて、上記停止状態の変換ステージの上記デジタル信号に遅延を与える上記遅延回路への電源の供給又はクロック信号の供給を停止する第２の停止制御回路を有する。
【００１４】
好適に、上記アナログデジタル変換回路は、初段の変換ステージへの入力信号に基づいて上位の変換ステージから下位の変換ステージに向かって順次に生成される複数の上記デジタル信号を補正する複数の補正回路を有する。上記補正回路は、補正対象のデジタル信号の生成元の変換ステージに対して下位の変換ステージで生成されたデジタル信号の補正に伴って生じる桁上がり信号を入力し、当該入力した桁上がり信号に基づいて当該補正対象のデジタル信号を補正し、当該補正の結果に応じて発生した桁上がり信号を上記生成元の変換ステージに対して上位の変換ステージで生成されたデジタル信号の補正用に出力する。
【００１５】
好適に、上記アナログ−デジタル変換回路は、上記所定の動作モードにおいて、上記初段若しくは上記初段を含む一連の変換ステージが停止状態となる場合、当該停止状態の変換ステージの上記デジタル信号を補正する上記補正回路に当該デジタル信号の替わりとして各ビットの値がゼロの信号を入力する信号入力回路を有する。
【００１６】
好適に、上記第１の停止制御回路は、初段若しくは初段を含む一連の変換ステージを上記所定の動作モードにおいて停止させる。
【００１７】
好適に、上記アナログ−デジタル変換回路は、上記所定の動作モードにおいて上記縦続接続された変換ステージに供給するクロック信号の周波数を低下させるクロック生成回路を有する。
【００１８】
好適に、上記アナログ−デジタル変換回路は、上記所定の動作モードにおいて、上記停止状態の変換ステージより下位の変換ステージの上記デジタル信号が上記遅延回路により遅延されて出力されるタイミングと、上記停止状態の変換ステージより上位の変換ステージの上記デジタル信号が上記遅延回路により遅延されて出力タイミングとが一致するように、当該上位の変換ステージと上記遅延回路との接続を切り替える切り替え回路を有する。
【００１９】
好適に、上記アナログデジタル変換回路は、上記所定の動作モードにおいて、停止状態の変換ステージのデジタル信号を補正対象とする第１の上記補正回路へ入力される桁上がり信号を選択し、当該停止状態の変換ステージに対して上位の変換ステージのデジタル信号を補正対象とする第２の上記補正回路へ当該選択した桁上がり信号を入力する第２のバイパス回路を有する。
【００２０】
また、本発明の第２の観点に係るアナログーデジタル変換回路は、半周期位相のずれた第１及び第２のクロック信号を供給するクロック信号供給回路と、上記第１のクロック信号に応答して入力アナログ信号をサンプルホールドして出力するサンプルホールド回路と、前段から入力するアナログ信号をデジタル変換してデジタル値を出力し、上記アナログ信号と上記デジタル値をアナログ変換したアダログ値との差を増幅して後段に出力する変換ステージが複数個直列接続されており、初段に上記サンプルホールド回路の出力を受け、奇数段の変換ステージが上記第２のクロック信号に応答して動作し、偶数段の変換ステージが上記第１のクロック信号に応答して動作する、変換部と、上記第１及び第２のクロック信号に応答して上記変換部の各変換ステージから出力される上記デジタル値を入力して各デジタル値に所定の遅延時間をそれぞれ与えて出力する遅延部と、上記遅延部から同時に出力される上記デジタル値を補正する補正部と、上記補正部から出力されるビット信号を受けるレジスタ部と、上記変換部の少なくとも１つの上記変換ステージをバイパスするように、バイパスされる変換ステージの入力端と出力端とを結合するバイパス回路と、バイパスされる上記変換ステージの個数が奇数であるときに上記第１のクロック信号と第２のクロック信号とを入れ替えてバイパスされた上記変換ステージ以降の変換ステージに供給するクロック切り替え回路とを含み、バイパスされる変換ステージの数に応じて上記レジスタ部から出力されるデジタル信号のビット数が変化する。
【発明の効果】
【００２１】
本発明によれば、所定の動作モードにおいて複数の変換ステージの一部を停止させた状態でアナログ−デジタル変換を行うことが可能であり、動作モードに合わせて消費電力を低減できる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施形態に係るアナログ−デジタル変換回路の構成の一例を示す図である。
【図２】変換ステージの構成の一例を示す図である。
【図３】変換ステージにおけるサンプリングとホールドのタイミングを規定する２つのクロック信号のタイミングを示す図である。
【図４】図１に示すアナログ−デジタル変換回路の省電力モード時の状態を示す図である。
【図５】第２の実施形態に係るアナログ−デジタル変換回路の構成の一例を示す図である。
【図６】図５に示すアナログ−デジタル変換回路の省電力モード時の状態を示す図である。
【図７】第３の実施形態に係るアナログ−デジタル変換回路の構成の一例を示す図である。
【図８】図７に示すアナログ−デジタル変換回路の省電力モード時の状態を示す図である。
【発明を実施するための形態】
【００２３】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るＡ／Ｄコンバータの構成の一例を示す図である。図１に示すＡ／Ｄコンバータは、サンプルホールド部１０と、変換ステージ２０−１〜２０−７と、遅延回路３１〜３７を含んだ遅延部３０と、補正回路４１〜４６を含んだ補正部４０と、レジスタ５０と、クロック生成部６０と、クロック切り替え部７０と、スイッチＳＷ１１，ＳＷ１２，ＳＷ３，ＳＷ４とを有する。
【００２４】
変換ステージ２０−１〜２０−６は、本発明における変換ステージの一例である。
スイッチＳＷ３は、本発明における第１の停止制御回路の一例である。
スイッチＳＷ１１及びＳＷ１２を含む回路は、本発明における第１のバイパス回路の一例である。
クロック切り替え部７０は、本発明におけるタイミング制御回路の一例である。
遅延回路３１〜３６は、本発明における遅延回路の一例である。
補正回路４１〜４６は、本発明における補正回路の一例である。
スイッチＳＷ４は、本発明における信号入力回路の一例である。
クロック生成部６０は、本発明におけるクロック生成回路の一例である。
【００２５】
クロック生成部６０は、位相が異なる２つのクロック信号ＣＫ１，ＣＫ２を生成するとともに、動作モードを示す制御信号Ｓｍｏｄに応じてこれらの周波数を変更する。例えば、クロック生成部６０は、通常モードにおいてクロック周波数を「ｆａ」に設定し、省電力モードにおいてクロック周波数を「ｆａ」より低い「ｆｂ」に設定する。
【００２６】
サンプルホールド部１０は、入力されるアナログの信号Ｓｉｎのサンプリングと保持をクロック信号ＣＫ１に同期して行う。
【００２７】
変換ステージ２０−１〜２０−７は、サンプルホールド部１０において保持されたアナログ信号Ｓｉｎを上位桁から下位桁に向かって順次にデジタル信号Ｄｏ１〜Ｄｏ７に変換する。
【００２８】
変換ステージ２０−１は、サンプルホールド部１０に保持された信号Ｓｉｎを３ビットのデジタル信号Ｄｏ１に変換し、このデジタル信号Ｄｏ１に対応するアナログ信号と入力のアナログ信号Ｓｉｎとの差分を増幅して後段（変換ステージ２０−２）に出力する。この増幅ゲインは、デジタル信号Ｄｏ１のビット長「３」に応じて８（２の３乗）倍に設定される。
変換ステージ２０−２〜２０−６は、変換ステージ２０−１と同様に、前段からの入力信号を３ビットのデジタル信号（Ｄｏ２〜Ｄｏ６）に変換し、このデジタル信号に対応するアナログ信号と前段からの入力信号との差分を増幅して後段に出力する。
【００２９】
変換ステージ２０−７は、例えばフラッシュ型のＡ／Ｄコンバータであり、前段（変換ステージ２０−６）からの入力信号を４ビットのデジタル信号Ｄｏ７に変換する。
【００３０】
図２は、変換ステージ２０−１〜２０−６（以下、変換ステージ２０−１〜２０−６の任意の１つを符号「２０」で示す場合がある。）の構成の一例を示す図である。
【００３１】
変換ステージ２０は、例えば図２に示すように、アナログ−デジタル変換回路２１と、デジタル−アナログ変換回路２２と、増幅回路２３とを有する。
アナログ−デジタル変換回路２１は、入力信号Ｖｉｎを３ビットのデジタル信号Ｄｏ（Ｄｏ１〜Ｄｏ６）に変換する。
デジタル−アナログ変換回路２２は、デジタル信号Ｄｏをアナログ信号に変換する。
増幅回路２３は、デジタル−アナログ変換回路２２から出力されるアナログ信号と入力信号Ｖｉｎとの差を８倍に増幅し、その増幅結果をアナログ信号Ｖｏｕｔとして出力する。
【００３２】
増幅回路２３は、例えば図２に示すように、サンプルホールド回路２４と、演算回路２５と、増幅器２６を有する。サンプルホールド回路２４は、クロック信号ＣＫ（ＣＫ１又はＣＫ２）に同期して入力信号Ｖｉｎのサンプリングと保持を行う。演算回路２５は、サンプリングホールド回路２４において保持された入力信号Ｖｉｎとデジタル−アナログ変換回路２２の出力信号との差分を生成する。増幅器２６は、演算回路２５において生成された差分を８倍のゲインで増幅する。
図２におけるサンプルホールド回路２４、演算回路２５及び増幅器２６は、それぞれ独立の回路で構成してもよいし、これらの機能が複合されたスイッチトキャパシタなどの回路で構成してもよい。
【００３３】
図３は、２つのクロック信号ＣＫ１，ＣＫ２（ＣＫＡ，ＣＫＢ）のタイミングを示す図である。図３に示すように、２つのクロック信号ＣＫ１，ＣＫ２は位相が１８０°ずれている。
サンプルホールド部１０は、入力するクロック信号（ＣＫ１又はＣＫ２）がハイレベルのとき入力信号Ｓｉｎをサンプリングし、クロック信号がローレベルのときサンプリング結果を保持する。
【００３４】
図１に戻る。
スイッチＳＷ３は、省電力モードにおいて初段の変換ステージ２０−１への電源供給を遮断する。スイッチＳＷ３は、変換ステージ２０−１への電源供給ラインに設けられており、通常モードにおいてオンし、省電力モードにおいてオフする。
【００３５】
スイッチＳＷ４は、省電力モードにおいて初段の変換ステージ２０−１から遅延回路３１へのデジタル信号の供給を停止する。すなわち、スイッチＳＷ４は、通常モードにおいて、変換ステージ２０−１から出力されるデジタル信号Ｄｏ１を遅延回路３１に供給し、省電力モードにおいて、遅延回路に対してローレベルの信号（各ビットの値が“０”の信号）を供給する。
【００３６】
スイッチＳＷ１１及びＳＷ１２は、省電力モードにおいてサンプルホールド部１０の出力信号が初段の変換ステージ２０−１をバイパスして第２段目の変換ステージ２０−１に入力されるようにする。
スイッチＳＷ１１は、サンプルホールド部１０の出力と変換ステージ２０−１の入力とを接続する経路に設けられており、通常モードにおいてオンし、省電力モードにおいてオフする。スイッチＳＷ１２は、サンプルホールド部１０の出力と変換ステージ２０−２の入力とを接続する経路に設けられており、通常モードにおいてオフし、省電力モードにおいてオンする。
【００３７】
遅延部３０は、変換ステージ２０−１〜２０−７で生成されたデジタル信号Ｄｏ１〜Ｄｏ７をそれぞれ遅延させる遅延回路３１〜３７を有する。遅延回路３１〜３７は、サンプルホールド部１０に保持される入力信号Ｓｉｎに基づいて変換ステージ２０−１から変換ステージ２０−７に向かって順次に生成される一組のデジタル信号Ｄｏ１〜Ｄｏ７が共通のタイミングで出力されるように、デジタル信号Ｄｏ１〜Ｄｏ７にそれぞれ異なる遅延を与える。
【００３８】
図１の例において、遅延回路３１はデジタル信号Ｄｏ１を７段のラッチ回路Ｌ１１〜Ｌ１７により遅延させ、遅延回路３２はデジタル信号Ｄｏ２を６段のラッチ回路Ｌ２１〜Ｌ２６により遅延させ、遅延回路３３はデジタル信号Ｄｏ３を５段のラッチ回路Ｌ３１〜Ｌ３５により遅延させ、遅延回路３４はデジタル信号Ｄｏ４を４段のラッチ回路Ｌ４１〜Ｌ４４により遅延させ、遅延回路３５はデジタル信号Ｄｏ５を３段のラッチ回路Ｌ５１〜Ｌ５３により遅延させ、遅延回路３６はデジタル信号Ｄｏ６を２段のラッチ回路Ｌ６１〜Ｌ６２により遅延させ、遅延回路３７はデジタル信号Ｄｏ７を１段のラッチ回路Ｌ７１により遅延させる。
【００３９】
遅延回路３１〜３６において縦続接続されたラッチ回路の奇数段と偶数段には、異なるクロック信号（ＣＫＡ又はＣＫＢ）が入力される。すなわち、一方のクロック信号が奇数段に共通に入力され、他方のクロック信号が偶数段に共通に入力される。各ラッチ回路は、クロック信号の立ち上がりに同期して入力信号を保持する。尚、図１の実施例においては、遅延回路３１〜３７の最終段のラッチ回路（Ｌ１７，Ｌ２６，Ｌ３５，Ｌ４４，Ｌ５３，Ｌ６２，Ｌ７１）には、常にクロック信号ＣＫ１が供給される構成となっているが、当該遅延回路の他のラッチ回路と同様に、動作モードに応じてクロック信号ＣＫＡ又はＣＫＢが選択的に供給される構成としてもよい。
クロック信号ＣＫＡとＣＫＢの位相が半周期ずれていることから（図３）、縦続接続されたラッチ回路をクロック信号の半周期ごとにデジタル信号がシフトする。すなわち、１段のラッチ回路によって半周期の遅延が生じる。この半周期の遅延が、変換ステージ２０−１〜２０−７においてデジタル信号Ｄｏ１〜Ｄｏ７が順次に生成される際の１段分の遅延に対応する。
【００４０】
また、遅延回路３１〜３７の初段のラッチ回路（Ｌ１１，Ｌ２１，Ｌ３１，Ｌ４１，Ｌ５１，Ｌ６１，Ｌ７１）は、ラッチすべきデジタル信号（Ｄｏ１〜Ｄｏ７）の出力元の変換ステージに対して前段の変換ステージ（又はサンプルホールド部１０）がホールド状態からサンプリング状態へ移行する時に、当該デジタル信号をラッチする。
【００４１】
例えば、３段目の変換ステージ２０−３のデジタル信号Ｄｏ３を入力するラッチ回路Ｌ３１は、変換ステージ２０−３に対して前段の変換ステージ２０ー２がホールド状態からサンプリング状態へ移行するときに、デジタル信号Ｄｏ３をラッチする。通常モードにおいて、変換ステージ２０−２はクロック信号ＣＫ１（ＣＫＡ）を入力するため（図１）、ラッチ回路Ｌ３１はクロック信号ＣＫ１（ＣＫＡ）の立ち上がり（図３（Ｂ））に同期してデジタル信号Ｄｏ３をラッチする。
デジタル信号Ｄｏ３は、変換ステージ２０−２の出力信号をＡ／Ｄ変換して得られる。その変換ステージ２０−２の出力信号は、変換ステージ２０−２の増幅部２３（図２）においてサンプリング結果を保持しつつ増幅動作を行うことにより得られる。変換ステージ２０−２の出力信号は、ホールド状態の終期において比較的安定なレベルとなる。従って、デジタル信号Ｄｏ３は、変換ステージ２０−２の出力信号が比較的安定しているホールド状態からサンプル状態への移行時、すなわちクロック信号ＣＫ１（ＣＫＡ）の立ち上がりにおいてラッチ回路Ｌ３１にラッチされる。
【００４２】
クロック切り替え部７０は、動作モードに応じて、変換ステージ２０と遅延部３０に供給されるクロック信号ＣＫ１，ＣＫ２を切り替える。即ち、通常モードにおいては、クロック切り替え部７０は、クロック信号ＣＫ１をクロック信号ＣＫＡとして出力し、クロック信号ＣＫ２をクロック信号ＣＫＢとして出力する。一方、省電力モードにおいては、クロック切り替え部７０は、クロック信号ＣＫ１をクロック信号ＣＫＢとして出力し、クロック信号ＣＫ２をクロック信号ＣＫＡとして出力する。
【００４３】
具体的には、クロック切り替え部７０は、通常モードにおいて、遅延回路３２，３４，３６の奇数段（第１段，第３段，…）のラッチ回路及び遅延回路３１，３３，３５の偶数段（第２段，第４段，…）のラッチ回路にクロック信号ＣＫ２を入力し、遅延回路３２，３４の偶数段のラッチ回路及び遅延回路３１，３３，３５の奇数段のラッチ回路にクロック信号ＣＫ１を入力する。
一方、クロック切り替え部７０は、省電力モードにおいて、遅延回路３２，３４，３６の奇数段のラッチ回路及び遅延回路３１，３３，３５の偶数段のラッチ回路にクロック信号ＣＫ１を入力し、遅延回路３２，３４の偶数段のラッチ回路及び遅延回路３１，３３，３５の奇数段のラッチ回路にクロック信号ＣＫ２を入力する。このとき、各遅延回路３１〜３７の最終段のラッチ回路（Ｌ１７，Ｌ２６，Ｌ３５，Ｌ４４，Ｌ５３，Ｌ６２，Ｌ７１）には、通常モードと同様に、クロック信号ＣＫ１が供給される。
クロック切り替え部７０がクロック信号ＣＫ１，ＣＫ２を切り替えることにより、省電力モードにおいて、停止状態の変換ステージ２０−１より下位の変換ステージ２０−２〜２０−６における入力信号のサンプリングのタイミングとサンプリング結果の保持のタイミングとが反転される。また、この変換ステージ２０−２〜２０−６におけるタイミングの反転に合わせて、停止状態の変換ステージ２０−１より下位の変換ステージ２０−２〜２０−６のデジタル信号Ｄｏ２〜Ｄｏ６を保持する遅延回路３２〜３６における信号保持タイミングも変更される。
【００４４】
尚、図１に示す実施例においては、バイパスされる変換ステージが１個の奇数であるから、クロック切り替え部７０がクロック信号ＣＫ１とクロック信号ＣＫ２とを切り替えて出力しているが、バイパスされる変換ステージが偶数の場合に、クロック信号ＣＫ１とクロック信号ＣＫ２とを切り替える必要はない。
【００４５】
補正部４０は、遅延部３０によって出力タイミングが揃えられたデジタル信号Ｄｏ１〜Ｄｏ６を入力し、それらの補正を行う。補正部４０は、入力信号Ｓｉｎの変換結果として得られる１６ビットのデジタル信号Ｄｏｕｔのうちの上位１３ビットを補正する。
【００４６】
補正部４０は、変換ステージ２０−１〜２０−６において生成されたデジタル信号Ｄｏ１〜Ｄｏ６の補正を行う補正回路４１〜４６を有する。
【００４７】
補正回路４６は、遅延回路３７から出力される４ビットのデジタル信号Ｄｏ７のうちの最上位ビットを桁上がり信号として入力する。
補正回路４６は、入力した桁上がり信号に基づいてデジタル信号Ｄｏ６を補正し、その補正結果として３ビットのデジタル信号を生成する。この補正では、例えば、入力した桁上がり信号と補正対象のデジタル信号Ｄｏ６とを加算して３ビットのデジタル信号を生成する。
補正回路４６は、生成した３ビットのデジタル信号における最上位のビットを桁上がり信号として補正回路４５に出力するとともに、下位の２ビットをデジタル信号Ｄｏｕｔの第４桁及び第５桁のビット信号Ｂ３，Ｂ４としてレジスタ５０に出力する。
【００４８】
補正回路４１〜４５は、その補正対象となるデジタル信号（Ｄｏ１〜Ｄｏ５）と、当該デジタル信号の生成元の変換ステージの下位の変換ステージで生成されたデジタル信号の補正に伴って生じる桁上がり信号とを入力する。
例えば補正回路４５の場合、その補正対象となるデジタル信号Ｄｏ５の生成元が変換ステージ２０−５であり、これに対する下位段が変換ステージ２０−６である。変換ステージ２０−６で生成されるデジタル信号Ｄｏ６が補正回路４６において補正され、補正回路４５は、補正回路４６から桁上がり信号を入力する。
そして、補正回路４１〜４５は、この入力した桁上がり信号に基づいて補正対象のデジタル信号を補正し、その補正結果として３ビットのデジタル信号を生成する。この補正では、例えば、下位から入力した桁上がり信号と補正対象のデジタル信号（Ｄｏ１〜Ｄｏ５）とを加算して３ビットのデジタル信号を生成する。
【００４９】
更に、補正回路４１〜４５は、上記の補正の結果に応じて発生した桁上がり信号を、補正対象となるデジタル信号（Ｄｏ１〜Ｄｏ５）の生成元の変換ステージの上位の変換ステージで生成されたデジタル信号の補正用に出力する。
例えば補正回路４５の場合、その補正対象となるデジタル信号Ｄｏ５の生成元の変換ステージ２０−５の上位段が変換ステージ２０−４である。この変換ステージ２０−４で生成されるデジタル信号Ｄｏ４が補正回路４４において補正されるので、補正回路４５は、補正回路４４へ桁上がり信号を出力する。
【００５０】
このとき、補正回路４１〜４５は、生成した３ビットのデジタル信号のうちの最上位ビットを桁上がり信号として上位に出力し、残りの２ビットをデジタル信号Ｄｏｕｔの一部としてレジスタ５０に出力する。
例えば補正回路４５は、生成した３ビットのデジタル信号の最上位ビットを桁上がり信号として補正回路４４に出力し、残りの２ビットをデジタル信号Ｄｏｕｔのビット信号Ｂ５，Ｂ６（第６桁，第７桁）としてレジスタ５０に出力する。
【００５１】
なお、最上位の補正回路４１は、デジタル信号Ｄｏ１の補正に伴って発生する桁上がり信号を、デジタル信号Ｄｏｕｔのビット信号Ｂ１５（第１６桁）としてレジスタ５０に出力する。
【００５２】
レジスタ５０は、遅延回路３７から出力される４ビットのデジタル信号Ｄｏ７の下位３ビットをデジタル信号Ｄｏｕｔのビット信号Ｂ０〜Ｂ２（第１桁〜第３桁）として入力するとともに、補正部４０から出力される１３ビットの信号をデジタル信号Ｄｏｕｔのビット信号Ｂ３〜Ｂ１５（第４桁〜第１６桁）として入力する。レジスタ５０は、入力したビット信号Ｂ０〜Ｂ１５をクロック信号ＣＫ１又はＣＫ２に同期して保持する。
【００５３】
ここで、上述した構成を有するＡ／Ｄコンバータの動作について、図１及び図４を参照して説明する。図１は通常モード、図４は省電力モードにおけるＡ／Ｄコンバータの状態をそれぞれ示す。
【００５４】
［通常モード］
通常モードでは、図１に示すように、スイッチＳＷ３を介して変換ステージ２０−１に電源が供給されるとともに、サンプルホールド部１０の出力信号がスイッチＳＷ１１を介して変換ステージ２０−１に入力される。これにより、Ａ／Ｄコンバータは、変換ステージ２０−１を初段とする７段の変換ステージ（２０−１〜２０−７）で動作する。
【００５５】
また、通常モードにおいては、奇数段の変換ステージ（２０−１，２０−３，２０−５）にクロック信号ＣＫ２が入力され、偶数段の変換ステージ（２０−２，２０−４，２０−６）にクロック信号ＣＫ１が入力されるように、クロック切り替え部７０が設定される。これにより、奇数段の変換ステージにおいてサンプリング結果が保持されるとき、偶数段の変換ステージにおいて入力信号がサンプリングされ、偶数段の変換ステージにおいてサンプリング結果が保持されるとき、奇数段の変換ステージにおいて入力信号がサンプリングされる。
【００５６】
サンプルホールド部１０において入力信号Ｓｉｎのサンプリング結果が保持されるとき、初段の変換ステージ２０−１においてその保持された入力信号Ｓｉｎがサンプリングされる。
変換ステージ２０−１では、サンプルホールド部１０からの入力信号が３ビットのデジタル信号Ｄｏ１に変換され、更にこのデジタル信号Ｄｏ１がアナログ信号に変換される。変換ステージ２０−１において入力信号のサンプリング結果が保持されるとき、デジタル信号Ｄｏ１から変換されたアナログ信号が当該サンプリング結果から減算され、その残渣のアナログ信号が増幅されて後段の変換ステージ２０−２に出力される。変換ステージ２０−１から出力される残渣のアナログ信号は、第２段目の変換ステージ２０−２においてサンプリングされる。
以下同様に、第２段〜第６段の変換ステージ（２０−２〜２０−６）においてデジタル信号（Ｄｏ２〜Ｄｏ７）が順次に生成され、増幅された残渣のアナログ信号が順次に後段へ出力される。第６段の変換ステージ２０−６から最終的に出力される残渣のアナログ信号は、変換ステージ２０−７において４ビットのデジタル信号Ｄｏ７に変換される。
【００５７】
サンプルホールド部１０でサンプリングされた入力信号Ｓｉｎに基づいて、クロック信号（ＣＫ１，ＣＫ２）の半周期ごとに、デジタル信号Ｄｏ１，Ｄｏ２，…，Ｄｏ７の順にデジタル信号が生成される。
【００５８】
変換ステージ２０−１〜２０−７において生成されたデジタル信号Ｄｏ１〜Ｄｏ７は、遅延回路３１〜３７に入力される。
【００５９】
サンプルホールド部１０及び変換ステージ２０−２，２０−４，２０−６がホールド状態にあるとき、これらの後段の変換ステージ（２０−１，２０−３，２０−５，２０−７）では、そのホールド状態にある前段（１０，２０−２，２０−４，２０−６）からの入力信号に応じてデジタル信号Ｄｏ１，Ｄｏ３，Ｄｏ５，Ｄｏ７が生成される。前段（１０，２０−２，２０−４，２０−６）がホールド状態からサンプル状態へ移行するとき、すなわちクロック信号ＣＫ１の立ち上がりにおいて（図３（Ａ））、後段の変換ステージ（２０−１，２０−３，２０−５，２０−７）で生成されたデジタル信号Ｄｏ１，Ｄｏ３，Ｄｏ５，Ｄｏ７が遅延回路３１，３３，３５，３７の初段のラッチ回路（Ｌ１１，Ｌ３１，Ｌ５１，Ｌ７１）にラッチされる。
【００６０】
他方、変換ステージ２０−１，２０−３，２０−５がホールド状態にあるとき、これらの後段の変換ステージ（２０−２，２０−４，２０−６）では、そのホールド状態にある前段（２０−１，２０−３，２０−５）からの入力信号に応じてデジタル信号Ｄｏ２，Ｄｏ４，Ｄｏ６が生成される。前段（２０−１，２０−３，２０−５）がホールド状態からサンプル状態へ移行するとき、すなわちクロック信号ＣＫ２の立ち上がりにおいて（図３（Ｂ））、後段の変換ステージ（２０−２，２０−４，２０−６）で生成されたデジタル信号Ｄｏ２，Ｄｏ４，Ｄｏ６が遅延回路３２，３４，３６の初段のラッチ回路（Ｌ２１，Ｌ４１，Ｌ６１）にラッチされる。
【００６１】
遅延回路３１〜３７の初段のラッチ回路にラッチされたデジタル信号Ｄｏ１〜Ｄｏ７は、クロック信号（ＣＫ１，ＣＫ２）の半周期ごとに、それぞれ後段のラッチ回路へシフトされる。
【００６２】
クロック信号に従い、Ｄｏ１，Ｄｏ２，…の順でデジタル信号が生成されるとき、先に生成されたデジタル信号は、後に生成される全てのデジタル信号が遅延回路に入力されるまでの間、縦続接続されたラッチ回路においてシフトされ続ける。そして、最後のデジタル信号Ｄｏ７が遅延回路３７の初段のラッチ回路Ｌ７１においてラッチされるとき、それより先に生成された上位のデジタル信号（Ｄｏ１〜Ｄｏ６）が各遅延回路の最終段のラッチ回路（Ｌ１７，Ｌ２６，Ｌ３５，Ｌ４４，Ｌ５３，Ｌ６２）において一斉にラッチされる。
【００６３】
このようにして、変換ステージ２０−１〜２０−７により順次に生成される７つのデジタル信号Ｄｏ１〜Ｄｏ７は、遅延回路３１〜３７から共通のタイミングで出力される。
【００６４】
遅延回路３７から出力される４ビットのデジタル信号Ｄｏ７のうち、下位３ビットがビット信号Ｂ０〜Ｂ２としてレジスタ５０に出力され、最上位ビットが桁上がり信号として補正回路４６に出力される。補正回路４６では、下位から入力される桁上がり信号と遅延回路３６から入力されるデジタル信号Ｄｏ６とが加算されて３ビットのデジタル信号が生成され、このうち下位２ビットがデジタル信号Ｂ３，Ｂ４としてレジスタ５０に出力されるとともに、最上位ビットが桁上がり信号として補正回路４５に出力される。以下同様に、補正回路４１〜４５では、下位からの桁上がり信号と遅延回路（３１〜３５）からのデジタル信号との和として３ビットのデジタル信号が生成され、そのうち下位２ビットがレジスタ５０に出力されるとともに、最上位ビットが桁上がり信号として上位の補正回路（補正回路４１の場合はレジスタ５０）に出力される。
【００６５】
レジスタ５０では、遅延回路３７から入力される下位３ビット（Ｂ０〜Ｂ２）と補正部４０から入力される上位１３ビット（Ｂ４〜Ｂ１５）がクロック信号ＣＫ１又はＣＫ２の立ち上がりに同期してラッチされる。レジスタ５０にラッチされた１６ビットのデジタル信号Ｄｏｕｔが、入力信号Ｓｉｎのデジタル変換結果として出力される。
【００６６】
［省電力モード］
通常モードから省電力モードへ移行すると、制御信号Ｓｍｏｄに応じてクロック生成回路６０のクロック信号ＣＫ１，ＣＫ２の周波数が低下する。
また、図４に示すようにスイッチＳＷ３がオフし、変換ステージ２０−１への電源供給が遮断されるため、変換ステージ２０−１が停止状態となる。このとき、スイッチＳＷ４が接地電位に接続される、即ち、遅延回路３１に入力する信号の各ビットが値“０”（ローレベル）となり、補正回路４１に入力される信号も各ビットが値“０”になるため、結果として、ビット信号Ｂ１５，Ｂ１４が“０”となる。また、スイッチＳＷ１１がオフ、スイッチＳＷ１２がオンすることにより、サンプルホールド部１０の出力信号が変換ステージ２０−１を迂回して変換ステージ２０−２に入力される。これにより、Ａ／Ｄコンバータは、変換ステージ２０−２を初段とする６段の変換ステージ（２０−２〜２０−７）で動作する。
【００６７】
省電力モードにおいて、クロック切り替え部７０がクロック信号ＣＫ１，ＣＫ２を入れ替えてクロック信号ＣＫＡ，ＣＫＢとして出力するため、後段の変換ステージ（２０−２〜２０−６）におけるサンプリングとホールドのタイミングが反転する。すなわち、省電力モードでは、偶数段の変換ステージ（２０−２，２０−４，２０−６）にクロック信号ＣＫ２が入力され、奇数段の変換ステージ（２０−１，２０−３，２０−５）にクロック信号ＣＫ１が入力されるように、クロック切り替え部７０が設定される。
これにより、サンプルホールド部１０において入力信号Ｓｉｎのサンプリング結果を保持して出力するとき、その出力信号が変換ステージ２０−２によってサンプリングされる。また、変換ステージ２０−２がサンプリング結果に応じて残渣のアナログ信号を出力するとき、その出力信号が変換ステージ２０−３によってサンプリングされる。以下同様に、変換ステージ２０−３〜２０−６においてデジタル信号（Ｄｏ３〜Ｄｏ６）が順次に生成され、変換ステージ２０−６から最終的に出力される残渣のアナログ信号が変換ステージ２０−７において４ビットのデジタル信号Ｄｏ７に変換される。
【００６８】
変換ステージ２０−２〜２０−７において生成されたデジタル信号Ｄｏ２〜Ｄｏ７は、遅延回路３２〜３７に入力される。
【００６９】
遅延回路３２〜３７の各ラッチ回路に入力されるクロック信号は、変換ステージ２０−２〜２０−７におけるサンプリング／ホールドのタイミングの反転に合わせて、クロック切り替え部７０により切り替えられる。すなわち、デジタル信号Ｄｏ２，Ｄｏ４，Ｄｏ６がクロック信号ＣＫ１の立ち上がりに同期して遅延回路３２，３４，３６の初段のラッチ回路（Ｌ２１，Ｌ４１，Ｌ６１）にラッチされ、デジタル信号Ｄｏ３，Ｄｏ５，Ｄｏ７がクロック信号ＣＫ２の立ち上がりに同期して遅延回路３３，３５，３７の初段のラッチ回路（Ｌ３１，Ｌ５１，Ｌ７１）にラッチされる。
【００７０】
遅延回路３２〜３７の初段のラッチ回路にラッチされたデジタル信号Ｄｏ２〜Ｄｏ７は、クロック信号（ＣＫ１，ＣＫ２）の半周期ごとに、それぞれ後段のラッチ回路へ順次にシフトされる。
【００７１】
クロック信号に従い、Ｄｏ２，Ｄｏ３，…の順に生成されるデジタル信号は、各遅延回路においてそれぞれ異なる遅延を与えられ、最終段のラッチ回路（Ｌ２６，Ｌ３５，Ｌ４４，Ｌ５３，Ｌ６２，Ｌ７１）から共通のタイミングで出力される。
【００７２】
遅延回路３２〜３７から共通のタイミングで出力されるデジタル信号Ｄｏ２〜Ｄｏ７は、通常モードとほぼ同様に処理される。すなわち、デジタル信号Ｄｏ７の下位３ビットがビット信号Ｂ０〜Ｂ２としてレジスタ５０に出力され、最上位ビットが桁上がり信号として補正回路４６に出力される。補正回路４２〜４６では、下位から入力される桁上がり信号と遅延回路から入力されるデジタル信号とが加算されて３ビットのデジタル信号が生成され、このうち下位２ビットがレジスタ５０に出力されるとともに、最上位ビットが桁上がり信号として上位の補正回路に出力される。
【００７３】
一方、省電力モードでは、変換ステージ２０−１からのデジタル信号Ｄｏ１がローレベルに固定される。
また、デジタル信号Ｄｏ１の補正を行う補正回路４１には、遅延回路３１からのローレベル（“０”）の３ビットの出力信号と、補正回路４２の桁上がり信号とが入力され、その加算結果がレジスタ５０に入力される。補正回路４１から出力されるビット信号Ｂ１３は、補正回路４２からの桁上がり信号に応じて、“０”又は“１”となる。
【００７４】
レジスタ５０では、遅延回路３７から入力される下位３ビット（Ｂ０〜Ｂ２）と補正部４０から入力される上位１３ビット（Ｂ４〜Ｂ１５）がクロック信号ＣＫ１又はＣＫ２の立ち上がりに同期してラッチされる。ただし、補正回路４１から出力される上位２ビット（Ｂ１４，Ｂ１５）を除いた１４ビット（Ｂ０〜Ｂ１３）が有効なデジタル変換結果として出力される。
【００７５】
以上説明したように、本実施形態に係るＡ／Ｄコンバータによれば、省電力モードにおいて変換ステージ２０−１が停止し、変換ステージ２０−１への入力信号が後段の変換ステージ２０−２に入力される。これにより、通常モードに比べて変換ステージの段数を減らした状態でアナログ−デジタル変換が行われることから、消費電力を効果的に削減できる。
【００７６】
また、本実施形態に係るＡ／Ｄコンバータによれば、省電力モードにおいて最上位の変換ステージが停止される。上位の変換ステージは、下位の変換ステージに比べて高い精度で信号を処理する必要があり、そのため上位の変換ステージほど内部のアナログ回路における消費電流が大きい。従って、最も消費電流の大きい最上位段の変換ステージ１０−１を停止させることにより、消費電力をより効果的に削減できる。
【００７７】
また、本実施形態に係るＡ／Ｄコンバータでは、省電力モードにおけるクロック信号（ＣＫ１，ＣＫ２）の周波数が通常モードに比べて低くなる。
クロック信号の周波数が低くなると、変換ステージにおいて要求される動作速度が遅くなることから、より小さい消費電流で必要な精度を満たすことができる。つまり、動作周波数の高い通常モードにおいては上位段で必要とされる精度を満たすことができない下位の変換ステージが、動作周波数の低い省電力モードにおいては上位段での精度を満たすことができるようになる。
従って、本実施形態に係るＡ／Ｄコンバータによれば、通常モード時における上位の変換ステージを省電力モードにおいて停止させ、下位の変換ステージを上位の変換ステージにシフトして使用する場合でも、下位の変換ステージの消費電流を通常モード時と同じにしたままで、必要な精度を満たすことができる。
これにより、下位の変換ステージの消費電流を動作モードに応じて変更・調整する必要がないため、回路を簡略化できる。また、省電力モード時の必要な精度を満たすように、下位の変換ステージに余分な消費電流を流す必要がないため、消費電力の削減効果が損なわれずに済む。
【００７８】
なお、省電力モードにおいて、停止状態となる変換ステージ２０−１及びデジタル信号Ｄｏ１の遅延回路３１に対するクロック信号（ＣＫ１，ＣＫ２）の供給を停止するように回路を構成してもよい。これにより、一層の省電力を実現できる。
【００７９】
また、本実施形態に係るＡ／Ｄコンバータでは、奇数段の変換ステージ（２０−１，２０−３，２０−５）において入力信号のサンプリングとデジタル信号の出力が行われるとき偶数段の変換ステージ（２０−２，２０−４，２０−６）においてサンプリング結果が保持されるとともに当該サンプリング結果に応じた出力信号が生成され、奇数段の変換ステージにおいてサンプリング結果が保持されるとともに当該サンプリング結果に応じた出力信号が生成されるとき偶数段の変換ステージにおいて入力信号のサンプリングとデジタル信号の出力が行われる。
そして、省電力モードへの移行により変換ステージ２０−１が停止する場合、その停止した変換ステージ２０−１より下位の変換ステージ（２０−２〜２０−６）における入力信号のサンプリングのタイミングとサンプリング結果の保持のタイミングとがクロック切り替え部７０により反転される。
従って、本実施形態に係るＡ／Ｄコンバータによれば、省電力モードへの移行により変換ステージの段数が変更しても、各変換ステージにおけるサンプリングとホールドのタイミングを適切に設定できる。
【００８０】
また、本実施形態に係るＡ／Ｄコンバータによれば、変換ステージ２０のタイミングの反転に合わせて、遅延部３０におけるラッチのタイミングがクロック切り替え部７０により反転される。これにより、サンプリングとホールドのタイミングが変更されることによって各変換ステージからのデジタル信号の出力タイミングが変更されても、遅延部３０において適切なタイミングでデジタル信号をラッチできる。
【００８１】
また、本実施形態に係るＡ／Ｄコンバータによれば、第２段目の変換ステージ２０−２が省電力モードにおいて実質的に最上位段となった場合に、そのデジタル信号Ｄｏ２の補正を行う補正回路４２で発生した桁上がり信号が、アナログ−デジタル変換結果（Ｄｏｕｔ）の最上位ビット（Ｂ１３）として補正回路４１からレジスタ５０に出力される。
通常モードから省電力モードへの移行に伴って上位の補正回路（４１）の入力がローレベルに固定されることで、省電力モード時のアナログ−デジタル変換結果（Ｄｏｕｔ）の上位ビットとなるべき下位の補正回路（４２）の桁上がり信号を適切にレジスタ５０に入力することができる。
【００８２】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
図１に示すＡ／Ｄコンバータでは、省電力モードにおいて初段の変換ステージ（２０−１）が停止される。これに対し、本実施形態に係るＡ／Ｄコンバータでは、省電力モードにおいて初段以外の変換ステージが停止される。
【００８３】
図５は、本実施形態に係るＡ／Ｄコンバータの構成の一例を示す図である。
図５に示すＡ／Ｄコンバータは、サンプルホールド回路１０と、変換ステージ２０−１〜２０−７と、遅延回路３１〜３７を含む遅延部３０と、補正回路４１〜４６を含む補正部４０と、レジスタ５０と、クロック生成部６０と、クロック切り替え部７０と、スイッチＳＷ１１Ａ，ＳＷ１２Ａ，ＳＷ３Ａ，ＳＷ５，ＳＷ２６Ａ，ＳＷ４１，ＳＷ４２と、信号切り替え部８０とを有する。図５に示すＡ／Ｄコンバータの各構成要素において、図１に示すＡ／Ｄコンバータと同じものについては、同一の符号が与えられている。
【００８４】
スイッチＳＷ３Ａは、本発明における第１の停止制御回路の一例である。
スイッチＳＷ１１Ａ及びＳＷ１２Ａを含む回路は、本発明における第１のバイパス回路の一例である。
信号切り替え部８０は、本発明における切り替え回路の一例である。
【００８５】
図５に示すＡ／Ｄコンバータでは、第６段目の変換ステージ２０−６が省電力モードにおいて停止される。
スイッチＳＷ３Ａは、省電力モードにおいて変換ステージ２０−６への電源供給を遮断する。スイッチＳＷ３Ａは、変換ステージ２０−６への電源供給ラインに設けられており、通常モードにおいてオンし、省電力モードにおいてオフする。
スイッチＳＷ２６Ａは、省電力モードにおいて変換ステージ２０−６に対するクロック信号の供給を停止する。すなわち、スイッチＳＷ２６Ａは、変換ステージ２０−６に対して、通常モードにおいてクロック信号ＣＫ２を入力し、省電力モードにおいてクロック信号ＣＫ２の替わりにローレベルの信号を入力する。
スイッチＳＷ１１Ａ及びＳＷ１２Ａは、省電力モードにおいて変換ステージ２０−５の出力信号が変換ステージ２０−６をバイパスして変換ステージ２０−７に入力されるようにする。スイッチＳＷ１１Ａは、変換ステージ２０−５の出力と変換ステージ２０−６の入力とを接続する経路に設けられており、通常モードにおいてオンし、省電力モードにおいてオフする。スイッチＳＷ１２Ａは、変換ステージ２０−５の出力と変換ステージ２０−７の入力とを接続する経路に設けられており、通常モードにおいてオフし、省電力モードにおいてオンする。
【００８６】
信号切り替え部８０は、省電力モードにおいて、停止状態の変換ステージ２０−６より下位の変換ステージ２０−７のデジタル信号Ｄｏ７が遅延部３０から出力されるタイミングと、停止状態の変換ステージ２０−６より上位の変換ステージ２０−１〜２０−５のデジタル信号Ｄｏ１〜Ｄｏ５が遅延部３０から出力されるタイミングとが一致するように、上位の変換ステージ２０−１〜２０−５と遅延回路３１〜３６との接続を切り替える。
すなわち、信号切り替え部８０は、通常モードにおいて変換ステージ２０−１〜２０−６と遅延回路３１〜３６とを接続し、省電力モードにおいて変換ステージ２０−１〜２０−５と遅延回路３２〜３６とを接続すると共に、変換ステージ２０−６を遅延部３０から切り離す。すなわち、省電力モードでは、通常モードと比較して、変換ステージ２０−１〜２０−５の接続先が下位側に１段シフトし、デジタル信号Ｄｏ１〜Ｄｏ５に与えられる遅延がクロック信号の半周期分だけ短くなる。
【００８７】
クロック切り替え部７０は、信号切り替え部８０による変換ステージ２０−１〜２０−５と遅延回路３１〜３６との接続の切り替えに合わせて、各変換ステージから出力されるデジタル信号が適切なタイミングで遅延回路のラッチ回路に保持されるように、遅延回路の各ラッチ回路に入力するクロック信号（ＣＫ１，ＣＫ２）を切り替える。通常モードでは、遅延回路３２，３４，３６の奇数番目のラッチ回路及び遅延回路３１，３３，３５の偶数番目のラッチ回路にクロック信号ＣＫ１が供給され、遅延回路３２，３４，３６の偶数番目のラッチ回路及び遅延回路３１，３３，３５の奇数番目のラッチ回路にクロック信号ＣＫ２が供給される。一方、省電力モードにおいては、クロック信号ＣＫ１，ＣＫ２の供給先が通常モードと反対になると共に、スイッチＳＷ４１，ＳＷ４２により、遅延回路３１へのクロック信号ＣＫ１，ＣＫ２の供給が停止される。
また、クロック切り替え部７０は、通常モードにおいて変換回路２０−７にクロック信号ＣＫ１を供給し、省電力モードにおいて変換回路２０−７にクロック信号ＣＫ２を供給する。
【００８８】
ここで、上述した構成を有するＡ／Ｄコンバータの動作について、図５及び図６を参照して説明する。図５は通常モード、図６は省電力モードにおけるＡ／Ｄコンバータの状態をそれぞれ示す。
【００８９】
［通常モード］
通常モードでは、図５に示すように、スイッチＳＷ３Ａを介して変換ステージ２０−６に電源が供給されるとともに、スイッチＳＷ２６Ａを介して変換ステージ２０−６にクロック信号ＣＫ２が入力され、変換ステージ２０−５の出力信号がスイッチＳＷ１１Ａを介して変換ステージ２０−６に入力される。これにより、Ａ／Ｄコンバータは７段の変換ステージ（２０−１〜２０−７）で動作する。
また、通常モードにおいては、上位の変換ステージ２０−１〜２０−６において生成されるデジタル信号Ｄｏ１〜Ｄｏ６が遅延回路３１〜３６に入力される。
これにより、図５に示すＡ／Ｄコンバータは、通常モードにおいて図１に示すＡ／Ｄコンバータと同様な接続状態となり、これと同様な動作によってアナログ−デジタル変換結果（Ｄｏｕｔ）を出力する。
【００９０】
［省電力モード］
省電力モードでは、図６に示すようにスイッチＳＷ３Ａがオフし、変換ステージ２０−６への電源供給が遮断されるため、変換ステージ２０−６が停止状態となる。このとき、停止状態の変換ステージ２０−６には、クロック信号ＣＫ２の替わりとしてローレベルレベルの信号がスイッチＳＷ２６Ａを介して入力される。また、スイッチＳＷ１１Ａがオフ、スイッチＳＷ１２Ａがオンすることにより、変換ステージ２０−５の出力信号が変換ステージ２０−６を迂回して変換ステージ２０−７に入力される。これにより、Ａ／Ｄコンバータは６段の変換ステージ（２０−１〜２０−５，２０−７）で動作する。
【００９１】
また省電力モードでは、変換ステージ２０−１〜２０−５で生成されるデジタル信号Ｄｏ１〜Ｄｏ５の入力先が遅延回路３２〜３６に変更され、デジタル信号Ｄｏ１〜Ｄｏ５に遅延を与えるラッチ回路の段数がそれぞれ１段ずつ少なくなる。これにより、Ｄｏ１，…，Ｄｏ５，Ｄｏ７の順にデジタル信号が生成され、最後のデジタル信号Ｄｏ７が遅延回路３７のラッチ回路Ｌ７１においてラッチされるとき、上位のデジタル信号Ｄｏ１〜Ｄｏ６も遅延回路３２〜３６の最終段のラッチ回路（Ｌ２６，Ｌ３５，Ｌ４４，Ｌ５３，Ｌ６２）に同一のタイミングでラッチされる。
【００９２】
更に、省電力モードへの移行により、遅延回路３２〜３７におけるデジタル信号のラッチのタイミングが変更することに合わせて、遅延回路３２〜３７の各ラッチ回路に入力されるクロック信号がクロック切り替え部７０により変更される。
すなわち、通常モードにおいて、ラッチ回路Ｌ１１，Ｌ３１，Ｌ５１，Ｌ７１にはクロック信号ＣＫ２のホールド期間に生成されるデジタル信号Ｄｏ１，Ｄｏ３，Ｄｏ５，Ｄｏ７が入力されるためクロック信号ＣＫ２が供給され、ラッチ回路Ｌ２１，Ｌ４１，Ｌ６１にはクロック信号ＣＫ１のホールド期間に生成されるデジタル信号Ｄｏ２，Ｄｏ４，Ｄｏ６が入力されるためクロック信号ＣＫ１が供給される。
一方、省電力モードにおいて、ラッチ回路Ｌ３１，Ｌ５１，Ｌ７１にはクロック信号ＣＫ１のホールド期間に生成されるデジタル信号Ｄｏ２，Ｄｏ４，Ｄｏ７が入力されるためクロック信号ＣＫ１が供給され、ラッチ回路Ｌ２１，Ｌ４１，Ｌ６１にはクロック信号ＣＫ２のホールド期間に生成されるデジタル信号Ｄｏ１，Ｄｏ３，Ｄｏ５が入力されるためクロック信号ＣＫ２が供給される。
【００９３】
遅延部３７から出力されるデジタル信号Ｄｏ１〜Ｄｏ５，Ｄｏ７の処理については、図１に示すＡ／Ｄコンバータの省電力モード時の処理と同様である。すなわち、デジタル信号Ｄｏ７の下位３ビットがビット信号Ｂ０〜Ｂ３としてレジスタ５０に出力され、最上位ビットが補正部４０に入力される。補正部４０において、下位からの桁上がり信号に応じて各デジタル信号（Ｄｏ１〜Ｄｏ５）が補正されることにより、ビット信号Ｂ４〜Ｂ１３が生成され、レジスタ５０に出力される。レジスタ５０には１６ビットのデータ（Ｂ０〜Ｂ１５）がラッチされるが、このうち上位２ビットを除いた１４ビット（Ｂ０〜Ｂ１３）が有効なデジタルデータＤｏｕｔとして出力される。尚、補正回路４２の桁上がり信号は、スイッチＳＷ５を介して、ビット信号Ｂ１３としてレジスタ５０に出力される。
【００９４】
以上説明したように、本実施形態に係るＡ／Ｄコンバータにおいても、省電力モードにおいて変換ステージの段数を減らすことにより、消費電力を効果的に削減できる。また、省電力モードにおいて使用されない遅延回路３１へのクロック信号（ＣＫ１，ＣＫ２）の供給が停止されるため、無駄な電力損失を低減できる。
【００９５】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。
【００９６】
図７は、本実施形態に係るＡ／Ｄコンバータの構成の一例を示す図である。
図７に示すＡ／Ｄコンバータは、図５に示すＡ／ＤコンバータにおけるスイッチＳＷ４１，ＳＷ４２、クロック切り替え部７０及び信号切り替え部８０を削除し、これらの替わりにスイッチＳＷ７１，ＳＷ７２，ＳＷ８１，ＳＷ８２，ＳＷ９１及び信号切り替え部９０を新たに設け、更に、遅延回路３７を遅延回路３７Ａに置き換えたものである。図７に示すＡ／Ｄコンバータの他の構成要素は、図５に示すＡ／Ｄコンバータと同じである。
【００９７】
スイッチＳＷ８１及びＳＷ８２を含む回路は、本発明における第２の停止制御回路の一例である。
スイッチＳＷ７１及びＳＷ７２を含む回路は、本発明における第２のバイパス回路の一例である。
【００９８】
遅延回路３７Ａは、省電力モードにおいて変換ステージ３０−６が停止状態になった場合に、変換ステージ３０−６より上位の変換ステージ２０−１〜２０−５において順次に生成されるデジタル信号Ｄｏ１〜Ｄｏ５と、変換ステージ３０−６より下位の変換ステージ２０−７においてデジタル信号Ｄｏ６に続けて生成されるデジタル信号Ｄｏ７とが遅延部３０から共通のタイミングで出力されるように、遅延回路３７Ａにおけるラッチ回路の段数を１つ増やす。
【００９９】
遅延回路３７Ａは、例えば図７に示すように、ラッチ回路Ｌ７１及びＬ７１ＡとスイッチＳＷ９を有する。
ラッチ回路Ｌ７１Ａは、クロック信号ＣＫ１の立ち上がりに同期してデジタル信号Ｄｏ７をラッチする。スイッチＳＷ９は、通常モードにおいてデジタル信号Ｄｏ７（変換ステージ２０−７の出力信号）を選択し、省電力モードにおいてラッチ回路Ｌ７１Ａの出力信号を選択する。ラッチ回路Ｌ７１は、クロック信号ＣＫ２の立ち上がりに同期して、スイッチＳＷ９により選択された信号をラッチする。
【０１００】
スイッチＳＷ８１，ＳＷ８２は、省電力モードにおいて遅延回路３６のラッチ回路Ｌ６１，Ｌ６２に対するクロック信号（ＣＫ１，ＣＫ２）の供給を停止する。スイッチＳＷ８１は、ラッチ回路Ｌ６１に対して、通常モードにおいてクロック信号ＣＫ１を入力し、省電力モードにおいてクロック信号ＣＫ１の替わりにローレベルの信号を入力する。スイッチＳＷ８２は、ラッチ回路Ｌ６２に対して、通常モードにおいてクロック信号ＣＫ２を入力し、省電力モードにおいてクロック信号ＣＫ２の替わりにローレベルの信号を入力する。
【０１０１】
スイッチＳＷ７１及びＳＷ７２は、省電力モードにおいて、補正対象のデジタル信号Ｄｏ６の生成が停止される補正回路４６を迂回して、下位からの桁上がり信号を補正回路４５に入力する。
すなわち、スイッチＳＷ７１及びＳＷ７２は、補正回路４６からの桁上がり信号又はラッチ回路Ｌ７１の最上位ビットの何れか一方を選択し、補正回路４５へ桁上がり信号として入力する。
スイッチＳＷ７１は、補正回路４６の桁上がり信号の入力と補正回路４５の桁上がり信号の入力とを接続する経路に設けられており、通常モードにおいてオフし、省電力モードにおいてオンする。
スイッチＳＷ７２は、補正回路４６の桁上がり信号の出力と補正回路４５の桁上がり信号の入力とを接続する経路に設けられており、通常モードにおいてオンし、省電力モードにおいてオフする。
【０１０２】
信号切り替え部９０は、補正部４０の出力とレジスタ５０の入力との接続を動作モードに応じて切り替える。すなわち、信号切り替え部８０は、通常モードにおいて、補正部４０の１３ビットの出力信号をビット信号Ｂ３〜Ｂ１５としてレジスタ５０に入力し、省電力モードにおいて、補正部４０の上位１１ビットの出力信号をビット信号Ｂ３〜Ｂ１３としてレジスタ５０に入力する。このとき、信号切り替え回路９０は、レジスタ５０のビット信号Ｂ１５，Ｂ１４に対してローレベル（値“０”）の信号を出力する。
【０１０３】
ここで、上述した構成を有するＡ／Ｄコンバータの動作について、図７及び図８を参照して説明する。図７は通常モード、図８は省電力モードにおけるＡ／Ｄコンバータの状態をそれぞれ示す。
【０１０４】
［通常モード］
通常モードにおいては、図７に示すように、スイッチＳＷ３Ａ及びＳＷ１１Ａがオン、スイッチＳＷ１２Ａがオフし、スイッチＳＷ２６Ａを介して変換ステージ２０−６にクロック信号ＣＫ２が供給されるため、Ａ／Ｄコンバータは７段の変換ステージ２０−１〜２０−７で動作する。
【０１０５】
また、通常モードにおいて、ラッチ回路Ｌ７１の入力がスイッチＳＷ９を介して変換ステージ２０−７の出力に接続され、スイッチＳＷ９１を介して変換ステージ２０−７にクロック信号ＣＫ１が供給されるため、デジタル信号Ｄｏ７は１段のラッチ回路により遅延される。
一方、遅延回路３６の各ラッチ回路（Ｌ６１，Ｌ６２）にはスイッチＳＷ８１，ＳＷ８２を介してクロック信号ＣＫ１，ＣＫ２が入力されるため、デジタル信号Ｄｏ６は２段のラッチ回路により遅延される。
【０１０６】
更に、通常モードにおいては、スイッチＳＷ７２がオン、スイッチＳＷ７１がオフするため、補正回路４５には補正回路４６で発生した桁上がり信号が入力される。補正部４０の各補正回路から出力される１３ビットの信号は、ビット信号Ｂ３〜Ｂ１５としてレジスタ５０に出力される。
【０１０７】
このように、図７に示すＡ／Ｄコンバータは、通常モードにおいて図１，図５に示すＡ／Ｄコンバータと同様な接続状態となり、これらと同様な動作によってアナログ−デジタル変換結果（Ｄｏｕｔ）を出力する。
【０１０８】
［省電力モード］
省電力モードでは、第２の実施形態（図６）と同様に変換ステージ２０−６が停止し、Ａ／Ｄコンバータは６段の変換ステージ（２０−１〜２０−５，２０−７）で動作する。変換ステージ２０−６が停止すると、スイッチＳＷ８１，ＳＷ８２によって遅延回路３６へのクロック信号（ＣＫ１，ＣＫ２）の供給が停止される。スイッチＳＷ２６Ａが切り替わり、変換ステージ２０−６へのクロック信号ＣＫ２の供給が停止されると共に、スイッチＳＷ９１が切り替わり、変換ステージ２０−７に対してクロック信号ＣＫ２が供給される。
【０１０９】
また、このとき、変換ステージ２０−５の出力信号が変換ステージ２０−６を迂回して変換ステージ２０−７に入力されるため、デジタル信号Ｄｏ７の生成タイミングが通常モード時と比較してクロック信号の半周期だけ早くなる。デジタル信号Ｄｏ７の生成タイミングが早くなる一方で、遅延回路３１〜３５がデジタル信号Ｄｏ１〜Ｄｏ５に与える遅延は通常モードと同じであることから、遅延回路３７の遅延が通常モードと同じ場合、デジタル信号Ｄｏ７だけが他のデジタル信号（Ｄｏ１〜Ｄｏ５）より早く遅延部３０において出力されてしまう。
【０１１０】
そこで、省電力モードでは、遅延回路３７Ａのラッチ回路の段数が２段に増加する。すなわち、デジタル信号Ｄｏ７が２段のラッチ回路Ｌ７１Ａ及びＬ７１によって遅延される。これにより、デジタル信号Ｄｏ７の遅延がクロック信号の半周期だけ長くなるので、デジタル信号Ｄｏ１〜Ｄｏ５とデジタル信号Ｄｏ７の出力タイミングが一致する。
【０１１１】
また、省電力モードでは、変換ステージ２０−６が停止するため、補正回路４６におけるデジタル信号Ｄｏ６の補正動作が無効になる。そのため、補正回路４５には、補正回路４６において発生する桁上がり信号の替わりに、補正回路４６へ入力される桁上がり信号（デジタル信号Ｄｏ７の最上位ビット）が入力される。この他、補正回路４１〜４５の動作は通常モードと同じである。
【０１１２】
補正回路４６の出力が無効になることから、補正回路４１〜４５による１１ビットの出力は下位側に２ビット分シフトされ、ビット信号Ｂ３〜Ｂ１３としてレジスタ５０に出力される。レジスタ５０には１６ビットのデータ（Ｂ０〜Ｂ１５）がラッチされ、このうち上位２ビットを除いた１４ビット（Ｂ０〜Ｂ１３）が有効なデジタルデータＤｏｕｔとして出力される。
【０１１３】
以上説明したように、本実施形態に係るＡ／Ｄコンバータにおいても、省電力モードにおいて変換ステージの段数を減らすことにより、消費電力を効果的に削減できる。また、省電力モードにおいて使用されない遅延回路３６へのクロック信号（ＣＫ１，ＣＫ２）の供給が停止されるため、無駄な電力損失を低減できる。
【０１１４】
なお、本発明は上述した実施形態のみに限定されるものではなく、更に種々のバリエーションを含んでいる。
【０１１５】
第１の実施形態では初段の変換ステージのみ停止されるが、本発明はこれに限定されない。例えば、初段を含む一連の複数の変換ステージを停止してもよい。上位の変換ステージを複数停止させることで、より効果的に消費電力を低減できる。
【０１１６】
また第２、第３の実施形態では、中間の１段の変換ステージを停止する例を挙げているが、本発明はこれに限定されない。例えば、中間の複数段の変換ステージ、初段及び中間の変換ステージを停止してもよい。複数の変換ステージを停止する場合、これらは連続していてもよいし、連続していなくてもよい。
【０１１７】
上述の実施形態では、省電力モードにおいて変換ステージに対する電源の供給を遮断しているが、本発明はこれに限定されない。即ち、上述の実施形態では、変換ステージ２０−１を停止させる際に電源電圧ＶＤＤの供給を停止しているが、この電源電圧ＶＤＤの停止の代わりに、クロック信号ＣＫＢ（ＣＫ２）の供給を停止するようにスイッチ等の回路を設けてもよい。更には、電源電圧ＶＤＤとクロック信号ＣＫＢの双方の供給を停止する回路を設けてもよい。
【０１１８】
本発明の他の実施形態では、省電力モードにおいて変換ステージが停止状態にある場合に、そのデジタル信号を入力する遅延回路へのクロック信号の供給を停止したり、遅延回路への電源供給を遮断する回路を設けたりすることによって、消費電力の削減を図ってもよい。また、クロック信号の供給は、必ずしも停止される必要はない。
【０１１９】
本発明においては、各変換ステージが生成するデジタル信号のビット数や、変換ステージの段数などは任意でよい。
【符号の説明】
【０１２０】
１０…サンプルホールド部、２０，２０−１〜２０−７…変換ステージ、３０…遅延部、３１〜３７，３７Ａ…遅延回路、４０…補正部、４１〜４６…補正回路、５０…レジスタ、６０…クロック生成部、７０…クロック切り替え部、８０，９０…信号切り替え部、ＳＷ１１，ＳＷ１１Ａ，ＳＷ１２，ＳＷ１２Ａ，ＳＷ２６Ａ，ＳＷ３，ＳＷ３Ａ，ＳＷ４，ＳＷ４１，ＳＷ４２，ＳＷ５，ＳＷ７１，ＳＷ７２，ＳＷ８１，ＳＷ８２，ＳＷ９１…スイッチ、Ｌ１１〜Ｌ１７，Ｌ２１〜Ｌ２６，Ｌ３１〜Ｌ３５，Ｌ４１〜Ｌ４４，Ｌ５１〜Ｌ５３，Ｌ６１〜Ｌ６２，Ｌ７１，Ｌ７１Ａ…ラッチ回路
【特許請求の範囲】
【請求項１】
入力信号をデジタル信号に変換し、上記デジタル信号に対応するアナログ信号と上記入力信号との差分を増幅し、当該増幅結果を後段に出力する複数の縦続接続された変換ステージと、
所定の動作モードにおいて上記複数の変換ステージの一部を停止させる第１の停止制御回路と、
上記所定の動作モードにおいて停止状態となる上記変換ステージへの入力信号を、当該停止状態の変換ステージの後段に入力する第１のバイパス回路と、
を有するアナログ−デジタル変換回路。
【請求項２】
上記第１の停止制御回路は、停止させるべき上記変換ステージに対する電源の供給又はクロック信号の供給を停止する、
請求項１に記載のアナログ−デジタル変換回路。
【請求項３】
上記複数の変換ステージから出力される複数の上記デジタル信号を保持する複数のラッチ回路と、
上記所定の動作モードにおいて、上記停止状態の変換ステージより下位の変換ステージにおける入力信号のサンプリングのタイミングとサンプリング結果の保持のタイミングとを反転させるタイミング制御回路と、
を更に有し、
上記複数の変換ステージの奇数段が入力信号をサンプリングするとともに上記デジタル信号を出力するときに上記複数の変換ステージの偶数段がサンプリング結果を保持するとともに当該サンプリング結果に応じた出力信号を生成し、上記複数の変換ステージの奇数段がサンプリング結果を保持するとともに当該サンプリング結果に応じた出力信号を生成するときに上記複数の変換ステージの偶数段が入力信号をサンプリングするとともに上記デジタル信号を出力する、
請求項１又は２に記載のアナログ−デジタル変換回路。
【請求項４】
上記タイミング制御回路は、上記所定の動作モードにおいて、上記変換ステージにおける上記タイミングの反転に合わせて、上記停止状態の変換ステージより下位の変換ステージの上記デジタル信号を保持するラッチ回路における当該保持のタイミングを変更する、
請求項３に記載のアナログ−デジタル変換回路。
【請求項５】
初段の上記変換ステージへの入力信号に基づいて上位の変換ステージから下位の変換ステージに向かって順次に生成される複数の上記デジタル信号が共通のタイミングで出力されるように上記複数のデジタル信号それぞれに異なる遅延を与える複数の遅延回路と、
上記所定の動作モードにおいて、上記停止状態の変換ステージの上記デジタル信号に遅延を与える上記遅延回路への電源の供給又はクロック信号の供給を停止する第２の停止制御回路と、
を更に有する、
請求項１又は２に記載のアナログ−デジタル変換回路。
【請求項６】
初段の上記変換ステージへの入力信号に基づいて上位の変換ステージから下位の変換ステージに向かって順次に生成される複数の上記デジタル信号を補正する複数の補正回路であって、補正対象のデジタル信号の生成元の変換ステージに対して下位の変換ステージで生成されたデジタル信号の補正に伴って生じる桁上がり信号を入力し、当該入力した桁上がり信号に基づいて当該補正対象のデジタル信号を補正し、当該補正の結果に応じて発生した桁上がり信号を上記生成元の変換ステージに対して上位の変換ステージで生成されたデジタル信号の補正用に出力する複数の補正回路と、
上記所定の動作モードにおいて、上記初段若しくは上記初段を含む一連の変換ステージが停止状態となる場合、当該停止状態の変換ステージの上記デジタル信号を補正する上記補正回路に当該デジタル信号の替わりとして各ビットの値がゼロの信号を入力する信号入力回路と、
を更に有する、
請求項１乃至５の何れか一項に記載のアナログ−デジタル変換回路。
【請求項７】
上記第１の停止制御回路は、初段若しくは初段を含む一連の変換ステージを上記所定の動作モードにおいて停止させる、
請求項１乃至５の何れか一項に記載のアナログ−デジタル変換回路。
【請求項８】
上記所定の動作モードにおいて上記縦続接続された変換ステージに供給するクロック信号の周波数を低下させるクロック生成回路を更に有する、
請求項７に記載のアナログ−デジタル変換回路。
【請求項９】
初段の上記変換ステージへの入力信号に基づいて上位の変換ステージから下位の変換ステージに向かって順次に生成される複数の上記デジタル信号が共通のタイミングで出力されるように上記複数のデジタル信号それぞれに異なる遅延を与える複数の遅延回路と、
上記所定の動作モードにおいて、上記停止状態の変換ステージより下位の変換ステージの上記デジタル信号が上記遅延回路により遅延されて出力されるタイミングと、上記停止状態の変換ステージより上位の変換ステージの上記デジタル信号が上記遅延回路により遅延されて出力タイミングとが一致するように、当該上位の変換ステージと上記遅延回路との接続を切り替える切り替え回路と、
を更に有する、
請求項１乃至５の何れか一項に記載のアナログ−デジタル変換回路。
【請求項１０】
初段の上記変換ステージへの入力信号に基づいて上位の変換ステージから下位の変換ステージに向かって順次に生成される複数の上記デジタル信号を補正する複数の補正回路であって、補正対象のデジタル信号の生成元の変換ステージに対して下位の変換ステージで生成されたデジタル信号の補正に伴って生じる桁上がり信号を入力し、当該入力した桁上がり信号に基づいて当該補正対象のデジタル信号を補正し、当該補正の結果に応じて発生した桁上がり信号を上記生成元の変換ステージに対して上位の変換ステージで生成されたデジタル信号の補正用に出力する複数の補正回路と、
上記所定の動作モードにおいて、停止状態の変換ステージのデジタル信号を補正対象とする第１の上記補正回路へ入力される桁上がり信号を選択し、当該停止状態の変換ステージに対して上位の変換ステージのデジタル信号を補正対象とする第２の上記補正回路へ当該選択した桁上がり信号を入力する第２のバイパス回路と、
を更に有する、
請求項１乃至５の何れか一項に記載のアナログ−デジタル変換回路。
【請求項１１】
半周期位相のずれた第１及び第２のクロック信号を供給するクロック信号供給回路と、
上記第１のクロック信号に応答して入力アナログ信号をサンプルホールドして出力するサンプルホールド回路と、
前段から入力するアナログ信号をデジタル変換してデジタル値を出力し、上記アナログ信号と上記デジタル値をアナログ変換したアダログ値との差を増幅して後段に出力する変換ステージが複数個直列接続されており、初段に上記サンプルホールド回路の出力を受け、奇数段の変換ステージが上記第２のクロック信号に応答して動作し、偶数段の変換ステージが上記第１のクロック信号に応答して動作する、変換部と、
上記第１及び第２のクロック信号に応答して上記変換部の各変換ステージから出力される上記デジタル値を入力して各デジタル値に所定の遅延時間をそれぞれ与えて出力する遅延部と、
上記遅延部から同時に出力される上記デジタル値を補正する補正部と、
上記補正部から出力されるビット信号を受けるレジスタ部と、
上記変換部の少なくとも１つの上記変換ステージをバイパスするように、バイパスされる変換ステージの入力端と出力端とを結合するバイパス回路と、
バイパスされる上記変換ステージの個数が奇数であるときに上記第１のクロック信号と第２のクロック信号とを入れ替えてバイパスされた上記変換ステージ以降の変換ステージに供給するクロック切り替え回路と、
を含み、
バイパスされる変換ステージの数に応じて上記レジスタ部から出力されるデジタル信号のビット数が変化する、
アナログーデジタル変換回路。
【請求項１２】
バイパスされる上記変換ステージへの電源電圧の供給が停止される、又はバイパスされる上記変換ステージへのクロック信号の供給が停止される、請求項１１に記載のアナログーデジタル変換回路。
【請求項１３】
少なくとも１つの上記変換ステージがバイパスされるときに、上記第１及び第２のクロック信号の周波数が低くなる、請求項１１又は１２に記載のアナログーデジタル変換回路。
【請求項１】
入力信号をデジタル信号に変換し、上記デジタル信号に対応するアナログ信号と上記入力信号との差分を増幅し、当該増幅結果を後段に出力する複数の縦続接続された変換ステージと、
所定の動作モードにおいて上記複数の変換ステージの一部を停止させる第１の停止制御回路と、
上記所定の動作モードにおいて停止状態となる上記変換ステージへの入力信号を、当該停止状態の変換ステージの後段に入力する第１のバイパス回路と、
を有するアナログ−デジタル変換回路。
【請求項２】
上記第１の停止制御回路は、停止させるべき上記変換ステージに対する電源の供給又はクロック信号の供給を停止する、
請求項１に記載のアナログ−デジタル変換回路。
【請求項３】
上記複数の変換ステージから出力される複数の上記デジタル信号を保持する複数のラッチ回路と、
上記所定の動作モードにおいて、上記停止状態の変換ステージより下位の変換ステージにおける入力信号のサンプリングのタイミングとサンプリング結果の保持のタイミングとを反転させるタイミング制御回路と、
を更に有し、
上記複数の変換ステージの奇数段が入力信号をサンプリングするとともに上記デジタル信号を出力するときに上記複数の変換ステージの偶数段がサンプリング結果を保持するとともに当該サンプリング結果に応じた出力信号を生成し、上記複数の変換ステージの奇数段がサンプリング結果を保持するとともに当該サンプリング結果に応じた出力信号を生成するときに上記複数の変換ステージの偶数段が入力信号をサンプリングするとともに上記デジタル信号を出力する、
請求項１又は２に記載のアナログ−デジタル変換回路。
【請求項４】
上記タイミング制御回路は、上記所定の動作モードにおいて、上記変換ステージにおける上記タイミングの反転に合わせて、上記停止状態の変換ステージより下位の変換ステージの上記デジタル信号を保持するラッチ回路における当該保持のタイミングを変更する、
請求項３に記載のアナログ−デジタル変換回路。
【請求項５】
初段の上記変換ステージへの入力信号に基づいて上位の変換ステージから下位の変換ステージに向かって順次に生成される複数の上記デジタル信号が共通のタイミングで出力されるように上記複数のデジタル信号それぞれに異なる遅延を与える複数の遅延回路と、
上記所定の動作モードにおいて、上記停止状態の変換ステージの上記デジタル信号に遅延を与える上記遅延回路への電源の供給又はクロック信号の供給を停止する第２の停止制御回路と、
を更に有する、
請求項１又は２に記載のアナログ−デジタル変換回路。
【請求項６】
初段の上記変換ステージへの入力信号に基づいて上位の変換ステージから下位の変換ステージに向かって順次に生成される複数の上記デジタル信号を補正する複数の補正回路であって、補正対象のデジタル信号の生成元の変換ステージに対して下位の変換ステージで生成されたデジタル信号の補正に伴って生じる桁上がり信号を入力し、当該入力した桁上がり信号に基づいて当該補正対象のデジタル信号を補正し、当該補正の結果に応じて発生した桁上がり信号を上記生成元の変換ステージに対して上位の変換ステージで生成されたデジタル信号の補正用に出力する複数の補正回路と、
上記所定の動作モードにおいて、上記初段若しくは上記初段を含む一連の変換ステージが停止状態となる場合、当該停止状態の変換ステージの上記デジタル信号を補正する上記補正回路に当該デジタル信号の替わりとして各ビットの値がゼロの信号を入力する信号入力回路と、
を更に有する、
請求項１乃至５の何れか一項に記載のアナログ−デジタル変換回路。
【請求項７】
上記第１の停止制御回路は、初段若しくは初段を含む一連の変換ステージを上記所定の動作モードにおいて停止させる、
請求項１乃至５の何れか一項に記載のアナログ−デジタル変換回路。
【請求項８】
上記所定の動作モードにおいて上記縦続接続された変換ステージに供給するクロック信号の周波数を低下させるクロック生成回路を更に有する、
請求項７に記載のアナログ−デジタル変換回路。
【請求項９】
初段の上記変換ステージへの入力信号に基づいて上位の変換ステージから下位の変換ステージに向かって順次に生成される複数の上記デジタル信号が共通のタイミングで出力されるように上記複数のデジタル信号それぞれに異なる遅延を与える複数の遅延回路と、
上記所定の動作モードにおいて、上記停止状態の変換ステージより下位の変換ステージの上記デジタル信号が上記遅延回路により遅延されて出力されるタイミングと、上記停止状態の変換ステージより上位の変換ステージの上記デジタル信号が上記遅延回路により遅延されて出力タイミングとが一致するように、当該上位の変換ステージと上記遅延回路との接続を切り替える切り替え回路と、
を更に有する、
請求項１乃至５の何れか一項に記載のアナログ−デジタル変換回路。
【請求項１０】
初段の上記変換ステージへの入力信号に基づいて上位の変換ステージから下位の変換ステージに向かって順次に生成される複数の上記デジタル信号を補正する複数の補正回路であって、補正対象のデジタル信号の生成元の変換ステージに対して下位の変換ステージで生成されたデジタル信号の補正に伴って生じる桁上がり信号を入力し、当該入力した桁上がり信号に基づいて当該補正対象のデジタル信号を補正し、当該補正の結果に応じて発生した桁上がり信号を上記生成元の変換ステージに対して上位の変換ステージで生成されたデジタル信号の補正用に出力する複数の補正回路と、
上記所定の動作モードにおいて、停止状態の変換ステージのデジタル信号を補正対象とする第１の上記補正回路へ入力される桁上がり信号を選択し、当該停止状態の変換ステージに対して上位の変換ステージのデジタル信号を補正対象とする第２の上記補正回路へ当該選択した桁上がり信号を入力する第２のバイパス回路と、
を更に有する、
請求項１乃至５の何れか一項に記載のアナログ−デジタル変換回路。
【請求項１１】
半周期位相のずれた第１及び第２のクロック信号を供給するクロック信号供給回路と、
上記第１のクロック信号に応答して入力アナログ信号をサンプルホールドして出力するサンプルホールド回路と、
前段から入力するアナログ信号をデジタル変換してデジタル値を出力し、上記アナログ信号と上記デジタル値をアナログ変換したアダログ値との差を増幅して後段に出力する変換ステージが複数個直列接続されており、初段に上記サンプルホールド回路の出力を受け、奇数段の変換ステージが上記第２のクロック信号に応答して動作し、偶数段の変換ステージが上記第１のクロック信号に応答して動作する、変換部と、
上記第１及び第２のクロック信号に応答して上記変換部の各変換ステージから出力される上記デジタル値を入力して各デジタル値に所定の遅延時間をそれぞれ与えて出力する遅延部と、
上記遅延部から同時に出力される上記デジタル値を補正する補正部と、
上記補正部から出力されるビット信号を受けるレジスタ部と、
上記変換部の少なくとも１つの上記変換ステージをバイパスするように、バイパスされる変換ステージの入力端と出力端とを結合するバイパス回路と、
バイパスされる上記変換ステージの個数が奇数であるときに上記第１のクロック信号と第２のクロック信号とを入れ替えてバイパスされた上記変換ステージ以降の変換ステージに供給するクロック切り替え回路と、
を含み、
バイパスされる変換ステージの数に応じて上記レジスタ部から出力されるデジタル信号のビット数が変化する、
アナログーデジタル変換回路。
【請求項１２】
バイパスされる上記変換ステージへの電源電圧の供給が停止される、又はバイパスされる上記変換ステージへのクロック信号の供給が停止される、請求項１１に記載のアナログーデジタル変換回路。
【請求項１３】
少なくとも１つの上記変換ステージがバイパスされるときに、上記第１及び第２のクロック信号の周波数が低くなる、請求項１１又は１２に記載のアナログーデジタル変換回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−２７８９８５（Ｐ２０１０−２７８９８５Ａ）
【公開日】平成２２年１２月９日（２０１０．１２．９）
【国際特許分類】
【出願番号】特願２００９−１３２３６０（Ｐ２００９−１３２３６０）
【出願日】平成２１年６月１日（２００９．６．１）
【出願人】（３９００２０２４８）日本テキサス・インスツルメンツ株式会社 (219)
【Ｆターム（参考）】
【公開日】平成２２年１２月９日（２０１０．１２．９）
【国際特許分類】
【出願日】平成２１年６月１日（２００９．６．１）
【出願人】（３９００２０２４８）日本テキサス・インスツルメンツ株式会社 (219)
【Ｆターム（参考）】
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