クロック制御回路およびマイクロコンピュータ
【課題】消費電力の低減を図る。
【解決手段】クロック補正回路３０に第１クロック信号の周波数の補正を実施させる補正間隔を計時する補正間隔タイマ８０と、クロック補正回路３０による第１クロック信号の周波数の補正に要する補正時間を計時する補正時間タイマ７０と、補正間隔タイマ８０により計時される補正間隔毎に、補正時間タイマ７０に補正時間の計時を開始させるとともに第２クロック発振回路２０を動作状態にさせてクロック補正回路３０に第１クロック信号の周波数の補正を実施させ、補正時間タイマ７０により補正時間の計時が通知されると第２クロック発振回路２０を停止状態にさせる制御手段４０、５０、６０を備える。
【解決手段】クロック補正回路３０に第１クロック信号の周波数の補正を実施させる補正間隔を計時する補正間隔タイマ８０と、クロック補正回路３０による第１クロック信号の周波数の補正に要する補正時間を計時する補正時間タイマ７０と、補正間隔タイマ８０により計時される補正間隔毎に、補正時間タイマ７０に補正時間の計時を開始させるとともに第２クロック発振回路２０を動作状態にさせてクロック補正回路３０に第１クロック信号の周波数の補正を実施させ、補正時間タイマ７０により補正時間の計時が通知されると第２クロック発振回路２０を停止状態にさせる制御手段４０、５０、６０を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１クロック信号よりも精度の高い第２クロック信号を用いて第１クロック信号の周波数を補正するクロック補正回路を有するクロック制御回路およびマイクロコンピュータに関するものである。
【背景技術】
【０００２】
従来、メインクロックを生成するメインクロック発振部と、サブクロックを生成するサブクロック発振部と、メインクロック発振部により生成されたメインクロックを用いてサブクロック発振部により生成されたサブクロックの発振周波数を補正するサブクロック補正部を備えたクロック制御回路がある（例えば、特許文献１参照）。
【０００３】
また、メインクロックを生成するメインクロック発振部と、メインクロックよりも周波数が低いサブクロックを生成するサブクロック発振部と、サブクロックの１周期に含まれるメインクロックのパルス数をカウントするパルスカウンタと、パルスカウンタがカウントしたパルス数と予め定められた基準パルス数とを用いて補正情報を算出する演算部と、補正情報に基づいてクロック補正信号を出力する休止信号カウンタと、クロック補正信号に基づいてメインクロックの出力を補正するゲートを備えたクロック補正回路もある（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２１３１９７号公報
【特許文献２】特開２００６−３０９４７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記特許文献１に記載されたような装置には、ＣＰＵがスリープモードになるとメインクロック発振部の動作を停止させて消費電力を低減するようにしたものがある。
【０００６】
しかし、このようなメインクロック発振部の動作を停止させる構成では、メインクロックを用いたサブクロックの発振周波数の補正ができなくなってしまうため、時間の経過に伴ってサブクロックの発振周波数が基準範囲を逸脱する可能性が高くなる。このため、予め設定された時間間隔（例えば、２０秒間隔）でＣＰＵのスリープモードを解除してウェイクアップさせ、このＣＰＵの指示により定期的にメインクロック発振部を間欠動作させて、サブクロック補正部にサブクロック信号の発振周波数を補正させるようにしている。
【０００７】
しかし、このように予め設定された時間間隔でＣＰＵをウェイクアップさせることは、消費電力の増加の要因となる。
【０００８】
また、上記特許文献２に記載された装置は、ＣＰＵを定期的にウェイクアップさせる構成とはなっていないものの、常時、メインクロック発振部とサブクロック発振部の両方を動作状態とする構成となっているため消費電力を低減するには限界がある。
【０００９】
本発明は上記問題に鑑みたもので、高精度クロック発振回路より出力される高精度クロックを用いて低精度クロック発振回路より出力される低精度クロックを定期的に補正する回路における消費電力の低減を図ることを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の発明は、第１クロック信号を生成する第１クロック発振回路（１０）と、第１クロック信号よりも周波数および精度の高い第２クロック信号を生成する第２クロック発振回路（２０）と、第２クロック信号を用いて第１クロック信号の周波数を補正するクロック補正回路（３０）と、を備えたクロック制御回路（１）であって、第１クロックに同期して動作するカウンタを有し、当該カウンタを用いてクロック補正回路（３０）に第１クロック信号の周波数の補正を実施させる補正間隔を計時する補正間隔タイマ（８０）と、第１クロックに同期して動作するカウンタを有し、当該カウンタを用いてクロック補正回路（３０）による第１クロック信号の周波数の補正に要する補正時間を計時する補正時間タイマ（７０）と、補正間隔タイマ（８０）により計時される補正間隔毎に、補正時間タイマ（７０）に補正時間の計時を開始させるとともに第２クロック発振回路（２０）を動作状態にさせてクロック補正回路（３０）に第１クロック信号の周波数の補正を実施させ、補正時間タイマ（７０）により補正時間の計時が通知されると第２クロック発振回路（２０）を停止状態にさせる制御手段（４０、５０、６０）と、を備えたことを特徴としている。
【００１１】
このような構成によれば、第１クロックに同期して動作するカウンタを用いてクロック補正回路（３０）に第１クロック信号の周波数の補正を実施させる補正間隔を計時する補正間隔タイマ（８０）と、第１クロックに同期して動作するカウンタを用いてクロック補正回路（３０）による第１クロック信号の周波数の補正に要する補正時間を計時する補正時間タイマ（７０）と、補正間隔タイマ（８０）により計時される補正間隔毎に、補正時間タイマ（７０）に補正時間の計時を開始させるとともに第２クロック発振回路（２０）を動作状態にさせてクロック補正回路（３０）に第１クロック信号の周波数の補正を実施させ、補正時間タイマ（７０）により補正時間の計時が通知されると第２クロック発振回路（２０）を停止状態にさせるので、ＣＰＵを定期的にウェイクアップさせることなく、また、第２クロック発振回路（２０）を常時動作状態とすることなく、クロック補正回路（３０）による第１クロック信号の周波数の補正を実施させることができ、消費電力の低減を図ることができる。
【００１２】
また、請求項２に記載の発明では、制御手段（４０、５０、６０）は、第２クロック信号をクロックとして動作するＣＰＵ（９０）が通常動作状態であるか低消費電力状態であるかを監視する動作状態制御部（４０）と、動作状態制御部（４０）よりＣＰＵ（９０）が通常動作状態から低消費電力状態に変化したことを示す信号が入力されると停止状態から動作状態となり、補正間隔タイマ（８０）により計時される補正間隔毎に、補正時間タイマ（７０）に補正時間の計時を開始させるとともに第２クロック発振回路（２０）を動作状態にさせてクロック補正回路（３０）に第１クロック信号の周波数の補正を実施させ、補正時間タイマ（７０）により補正時間の計時が通知されると第２クロック発振回路（２０）を停止状態にさせるとともに自身も停止状態となる動作制御回路（５０、６０）と、を備えたことを特徴としている。
【００１３】
このような構成によれば、動作状態制御部（４０）により第２クロック信号をクロックとして動作するＣＰＵ（９０）が通常動作状態であるか低消費電力状態であるかの監視が行われ、動作制御回路（５０、６０）は、ＣＰＵ（９０）が通常動作状態から低消費電力状態に変化したことを示す信号が入力されると停止状態から動作状態となり、補正間隔タイマ（８０）により計時される補正間隔毎に、補正時間タイマ（７０）に補正時間の計時を開始させるとともに第２クロック発振回路（２０）を動作状態にさせてクロック補正回路（３０）に第１クロック信号の周波数の補正を実施させ、補正時間タイマ（７０）により補正時間の計時が通知されると第２クロック発振回路（２０）を停止状態にさせるとともに自身も停止状態となる。すなわち、ＣＰＵ（９０）が低消費電力状態の場合、動作制御回路（５０、６０）は、停止状態となるので、更に、消費電力の低減を図ることができる。
【００１４】
また、請求項３に記載の発明は、動作状態制御部（４０）は、ＣＰＵ（９０）が低消費電力状態から通常動作状態に変化した場合、第２クロック発振回路（２０）を動作状態にさせることを特徴としている。
【００１５】
このような構成によれば、動作状態制御部（４０）は、ＣＰＵ（９０）が低消費電力状態から通常動作状態に変化した場合、第２クロック発振回路（２０）を動作状態にさせるので、ＣＰＵ（９０）が低消費電力状態から通常動作状態に変化した場合、瞬時に第２クロック発振回路（２０）により生成された第２クロック信号をＣＰＵへ供給することが可能である。
【００１６】
また、請求項４に記載の発明は、請求項１ないし３のいずれか１つに記載されたクロック制御回路により生成された第２クロック信号をクロックとして動作するＣＰＵ（９０）を備えたマイクロコンピュータであって、クロック制御回路おける制御手段（４０、５０、６０）、補正時間タイマ（７０）および補正間隔タイマ（８０）が、ＣＰＵ（９０）と同一のチップ内に形成されていることを特徴としている。
【００１７】
このような構成によれば、クロック制御回路おける制御手段（４０、５０、６０）、補正時間タイマ（７０）および補正間隔タイマ（８０）が、ＣＰＵ（９０）と同一のチップ内に形成されるので、製造コストをほとんど増加させることなく、クロック制御回路おける制御手段（４０、５０、６０）、補正時間タイマ（７０）および補正間隔タイマ（８０）を構成することができる。
【００１８】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態に係るクロック制御回路の構成を示す図である。
【図２】低精度クロック補正回路３０を中心とする詳細な構成を示す図である。
【図３】高精度クロック発振回路の動作を示すタイムチャートである。
【図４】動作状態コントロール部の動作を示すタイムチャートである。
【図５】補正間隔タイマの動作を示すタイムチャートである。
【図６】高精度クロック発振動作制御回路の動作を示すタイムチャートである。
【図７】補正時間タイマの動作を示すタイムチャートである。
【図８】低精度クロック補正動作制御回路の動作を示すタイムチャートである。
【図９】低精度クロック補正回路の動作を示すタイムチャートである。
【発明を実施するための形態】
【００２０】
本発明の一実施形態に係るクロック制御回路の構成を図１に示す。本クロック制御回路１は、低精度クロック発振回路（第１クロック発振回路）１０、高精度クロック発振回路（第２クロック発振回路）２０、低精度クロック補正回路３０、動作状態コントロール部（動作状態制御部）４０、低精度クロック補正動作制御回路５０、高精度クロック発振動作制御回路６０、補正時間タイマ７０、補正間隔タイマ８０を備えている。なお、動作状態コントロール部４０には、ＣＰＵ９０が接続されている。
【００２１】
なお、動作状態コントロール部４０、低精度クロック補正動作制御回路５０、高精度クロック発振動作制御回路６０、補正時間タイマ７０、補正間隔タイマ８０は、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、インバータ回路等の論理回路および各種フリップフロップ回路を用いて構成されている。
【００２２】
低精度クロック発振回路１０は、比較的精度の低い低精度クロック信号（第１クロック信号に相当する）を生成し、生成した低精度クロック信号を信号線１１より出力する。本実施形態における低精度クロック発振回路１０は、ＣＲ発振回路により構成されており、常時、低精度クロック信号を出力する。
【００２３】
また、低精度クロック発振回路１０は、低精度クロック補正回路３０より信号線３１を介して入力される制御信号により低精度クロック信号の発振周波数を補正することが可能となっている。なお、この発振周波数の補正の詳細については後述する。
【００２４】
高精度クロック発振回路２０は、精度の高い高精度クロック信号（第２クロック信号に相当する）を生成し、生成した高精度クロック信号を信号線２１より出力する。本実施形態における高精度クロック発振回路２０は、水晶発振回路により構成されている。なお、高精度クロック信号の周波数は、低精度クロック信号よりも高くなっている。
【００２５】
低精度クロック補正回路３０は、高精度クロック信号を用いて低精度クロックの発振周波数を補正する回路である。図２に、低精度クロック補正回路３０を中心とする詳細な構成を示す。低精度クロック補正回路３０は、エッジ検出回路３５ａ、パルスカウンタ３５ｂ、カウント数設定レジスタ３５ｃ、比較調整手段３５ｄ、抵抗調整回路３５ｅを備えている。なお、低精度クロック発振回路１０は、抵抗調整回路３５ｅから制御信号により抵抗値が可変な可変抵抗器としてのラダー抵抗１０ａ、コンデンサ１０ｂ、インバータ１０ｃおよびバッファ１０ｄを備えている。
【００２６】
低精度クロック補正回路３０のエッジ検出回路３５ａは、低精度クロック発振回路１０より出力される低精度クロックＳＣＬＫのエッジを検出して検出信号を出力する。パルスカウンタ３５ｂは、高精度クロック信号ＭＣＬＫの出力パルスを計数するデジタルカウンタである。また、カウント数設定レジスタ３５ｃは、低精度クロック信号ＳＣＬＫの一周期に相当すべきＭＣＬＫパルスの適正なカウント数が格納されるレジスタである。すなわち、カウント数設定レジスタ３５ｃに設定されるカウント数には、ＭＣＬＫパルスがそのカウント数だけ発生する時間に応じて低精度クロック信号ＳＣＬＫの発振周期が調整されるべき数値が設定される。
【００２７】
比較調整手段３５ｄは、エッジ検出回路３５ａからエッジ検出信号を受けると、パルスカウンタ３５ｂによるパルスのカウント数とカウント数設定レジスタ３５ｃに格納されたカウント数とを比較し、両カウント数の比較結果に基づいて、低精度クロック信号ＳＣＬＫの発振周期を調整するための調整信号を出力するように構成されている。
【００２８】
抵抗調整回路３５ｅは、比較調整手段３５ｄからの調整信号に基づいて制御信号を生成し、この制御信号をもって低精度クロック発振回路１０のラダー抵抗１０ａの抵抗値を調整する回路である。
【００２９】
なお、低精度クロック補正回路３０の動作については、特開２００１−１１１３８９に詳細に開示されているが、以下、その概略について述べる。低精度クロック信号ＳＣＬＫの一周期が経過して、そのクロックパルスのエッジがエッジ検出回路３５ａによって検出されると、検出信号が比較調整手段３５ｄに出力される。すると、比較調整手段３５ｄは、パルスカウンタ３５ｂで積算されている前回の検出信号から積算されたパルス数とカウント数設定レジスタ３５ｃに格納されているカウント数とを読み出して両者を比較する。
【００３０】
ここで、カウント数設定レジスタ３５ｃに設定されているカウント数は、低精度クロック信号ＳＣＬＫの一周期に相当すべきパルスの適正な積算値である。そこで、比較調整手段３５ｄは、高精度クロック信号ＭＣＬＫパルスが低精度クロック信号ＳＣＬＫの一周期のうちにいくつ積算されたかをもって、低精度クロック信号ＳＣＬＫの一周期が適正な設定値よりもどの程度大きいかあるいは小さいかを判定することができる。比較調整手段３５ｄは、その判定結果に基づいて、低精度クロック信号ＳＣＬＫの発振周期を調整するための調整信号を生成し、調整抵抗生成回路３５ｅは、この調整信号に基づいて制御信号を生成出力してラダー抵抗１０ａの抵抗値を調整する。
【００３１】
図１の説明に戻り、高精度クロック発振回路２０には、信号線４１を介して動作状態コントロール部４０より発振開始または発振停止を指示する信号が入力されるとともに、信号線６１を介して高精度クロック発振動作制御回路６０より発振開始または発振停止を指示する信号が入力されるようになっている。
【００３２】
高精度クロック発振回路２０は、図３に示すように、動作状態コントロール部４０より入力される発振開始または発振停止を指示する信号に応じて動作状態または停止状態となる。また、高精度クロック発振動作制御回路６０より入力される発振開始または発振停止を指示する信号によっても動作状態または停止状態となる。なお、高精度クロック発振回路２０は、動作状態コントロール部４０と高精度クロック発振動作制御回路６０のいずれかより発振開始を指示する信号が入力されていれば動作状態となる。
【００３３】
動作状態コントロール部４０は、低精度クロック発振回路１０により生成された低精度クロック信号に同期して動作するようになっている。また、動作状態コントロール部４０は、高精度クロック信号の周波数を逓倍した周波数で同期発振する信号を出力するＰＬＬ周波数逓倍回路（図示せず）を有しており、このＰＬＬ周波数逓倍回路より出力される信号はＣＰＵ９０のメインクロック端子（図示せず）へ入力される。
【００３４】
動作状態コントロール部４０は、信号線９１を介してＣＰＵ９０より入力されるウェイクアップ状態（通常動作状態）であるかスリープ状態（低消費電力状態）であるかを示す信号や、スリープ状態のＣＰＵ９０を間欠的にウェイクアップさせるためのウェイクアップタイマ（図示せず）より定期的に入力されるウェイクアップ要求等のウェイクアップ要因情報に基づいてＣＰＵ９０の動作状態（通常動作状態またはスリープ状態）を管理し、ＣＰＵ９０の動作状態に応じてＣＰＵ９０のメインクロック端子に入力するメインクロック信号の送出または停止を行う。
【００３５】
動作状態コントロール部４０は、信号線９１を介してＣＰＵ９０より入力される信号に基づいてＣＰＵ９０が通常動作状態であると認識すると、信号線４１を介して高精度クロック発振回路２０に発振開始を指示する信号を送出し、信号線２１を介して高精度クロック発振回路２０より入力される高精度クロック信号をＰＬＬ周波数逓倍回路（図示せず）により逓倍した信号を、信号線４２より出力する。また、信号線４３を介して低精度クロック補正回路３０に動作開始を指示する信号を送出し、信号線４４を介して高精度クロック発振動作制御回路６０へ動作停止を指示する信号を送出する。
【００３６】
また、動作状態コントロール部４０は、信号線９１を介してＣＰＵ９０より入力される信号に基づいてＣＰＵ９０の状態がスリープ状態であると認識すると、図４に示すように、信号線４１を介して高精度クロック発振回路２０に発振停止を指示する信号を送出し、信号線４２よりＣＰＵ９０へ出力するメインクロック信号を停止させる。更に、信号線４３を介して低精度クロック補正回路３０に動作停止を指示する信号を送出し、信号線４４を介して高精度クロック発振動作制御回路６０へ動作開始を指示する信号を送出する。
【００３７】
補正間隔タイマ８０は、ＣＰＵ９０がスリープ状態中に低精度クロック補正回路３０により間欠的に実施される低精度クロック信号の周波数の補正間隔（例えば、２０秒）を計時する。補正間隔タイマ８０は、低精度クロック信号に同期して動作する補正間隔カウンタ（図示せず）を有しており、この補正間隔カウンタを用いて低精度クロック補正回路３０により実施される低精度クロック信号の周波数の補正間隔を計時する。
【００３８】
補正間隔タイマ８０は、信号線６３を介して高精度クロック発振動作制御回路６０よりタイマ開始を指示する信号が入力されると、図５に示すように、補正間隔の計時を開始し、補正間隔カウンタのカウント値が補正間隔に相当するカウント数になると補正間隔タイマ満了信号を送出する。
【００３９】
また、補正間隔タイマ８０は、信号線６３を介して高精度クロック発振動作制御回路６０よりタイマ停止を指示する信号が入力されると、補正間隔の計時を停止するとともに補正間隔カウンタのカウント値が０に戻るようになっている。
【００４０】
高精度クロック発振動作制御回路６０は、低精度クロック発振回路１０により生成された低精度クロック信号に同期して動作するようになっている。また、高精度クロック発振動作制御回路６０は、信号線４４を介して動作状態コントロール部４０より動作開始を指示する信号を受信すると動作状態となり、動作停止を指示する信号を受信すると停止状態となる。
【００４１】
なお、本実施形態において、低精度クロック補正動作制御回路５０、高精度クロック発振動作制御回路６０、補正時間タイマ７０および補正間隔タイマ８０は、それぞれ低精度クロック信号の入力部にゲート回路を備えており、このゲート回路を制御することにより動作状態または停止状態が切り替わるようになっている。
【００４２】
高精度クロック発振動作制御回路６０が停止状態の場合、高精度クロック発振回路２０は発振停止となり、低精度クロック補正動作制御回路５０は停止状態となり、間隔補正タイマ８０も停止状態となる。
【００４３】
また、高精度クロック発振動作制御回路６０は、信号線４４を介して動作状態コントロール部４０より動作開始を指示する信号が入力され動作状態になると、図６に示すように、信号線６３を介して間隔補正タイマ８０へタイマ開始を指示する信号を送出する。
【００４４】
なお、間隔補正タイマ８０は、図５に示したように、このタイマ開始を指示する信号を受信すると補正間隔の計時を開始し、補正間隔が経過すると、信号線８１を介して高精度クロック発振動作制御回路６０へ補正間隔タイマ満了信号を送出する。
【００４５】
高精度クロック発振動作制御回路６０は、信号線８１を介してこの補正間隔タイマ満了信号が入力されると、図６に示したように、信号線６２を介して低精度クロック補正動作制御回路５０へ動作開始を指示する信号を送出する。
【００４６】
補正時間タイマ７０は、低精度クロック発振回路３０の補正に要する補正時間（例えば、２ミリ秒）を計時するためのものである。補正時間タイマ７０は、低精度クロック信号に同期して動作する補正時間カウンタ（図示せず）を有しており、この補正時間カウンタを用いて補正時間を計時し、補正時間カウンタのカウント値が補正時間に相当するカウント数になると補正時間タイマ満了信号を送出する。
【００４７】
補正時間タイマ７０は、信号線５３を介して低精度クロック補正動作制御回路５０よりタイマ開始を指示する信号を受信すると、図７に示すように、補正時間の計時を開始し、補正時間カウンタのカウント値が補正時間に相当するカウント数になると補正時間タイマ満了信号を送出する。
【００４８】
また、補正時間タイマ７０は、信号線５３を介して低精度クロック補正動作制御回路５０よりタイマ停止を指示する信号が入力されると、補正時間の計時を停止するとともに補正時間タイマのカウント値が０に戻るようになっている。
【００４９】
低精度クロック補正動作制御回路５０は、低精度クロック発振回路１０により生成された低精度クロック信号に同期して動作するようになっている。
【００５０】
低精度クロック補正動作制御回路５０は、信号線６２を介して高精度クロック発振動作制御回路６０より動作開始を指示する信号が入力され動作状態になると、図８に示すように、信号線５１を介して低精度クロック補正回路３０へ動作開始を示す信号を送出し、信号線５２を介して高精度クロック発振動作制御回路６０へ補正が未完了であることを示す信号を送出し、更に、信号線５３を介して補正時間タイマ７０へタイマ開始を指示する信号を送出する。
【００５１】
補正時間タイマ７０は、このタイマ開始を指示する信号を受信すると補正時間を計時し、補正時間が経過すると、信号線７１を介して低精度クロック補正動作制御回路５０へ補正時間タイマ満了信号を送出する。
【００５２】
低精度クロック補正動作制御回路５０は、信号線７１を介してこの補正時間タイマ満了信号を受信すると、信号線５１を介して低精度クロック補正回路３０に動作停止を示す信号を送出するとともに、信号線５２を介して高精度クロック発振動作制御回路６０へ補正が完了したことを示す信号を送出する。
【００５３】
低精度クロック補正回路３０は、図９に示すように、信号線５１を介して低精度クロック補正動作制御回路５０より動作停止を示す信号が入力されると停止状態となり、動作開始を示す信号が入力されると動作状態となる。また、信号線４３を介して低精度クロック補正回路３０に動作開始を指示する信号が入力されると動作状態となり、動作停止を示す信号が入力されると停止状態となる。
【００５４】
なお、高精度クロック発振動作制御回路６０は、図６に示したように、信号線５２を介して低精度クロック補正動作制御回路５０より補正が未完了であることを示す信号が入力されると、信号線６１を介して高精度クロック発振回路２０へ発振開始を指示する信号を送出し、信号線６３を介して補正間隔タイマ８０へ動作停止を指示する信号を送出する。
【００５５】
また、高精度クロック発振動作制御回路６０は、信号線５２を介して低精度クロック補正動作制御回路５０より補正が完了したことを示す信号が入力されると、信号線６１を介して高精度クロック発振回路２０へ発振停止を指示する信号を送出し、信号線６２を介して低精度クロック補正動作制御回路５０へ動作停止を指示する信号を送出し、更に、信号線６３を介して補正間隔タイマ８０へ動作開始を指示する信号を送出する。
【００５６】
次に、本クロック制御回路１の動作について説明する。ＣＰＵ９０が通常動作状態となっている場合、動作状態コントロール部４０は、信号線９１を介してＣＰＵ９０より入力される信号等に基づいてＣＰＵ９０が通常動作状態であると認識し、信号線４１を介して高精度クロック発振回路２０に発振開始を指示する信号を送出する。したがって、高精度クロック発振回路２０により高精度クロック信号が生成される。また、ＰＬＬ周波数逓倍回路により高精度クロック信号の周波数を逓倍して周波数で同期発振する信号がＣＰＵ９０のメインクロック端子（図示せず）へ入力される。
【００５７】
また、動作状態コントロール部４０は、信号線４３を介して低精度クロック補正回路３０に動作開始を指示する信号を送出し、低精度クロック補正回路３０に低精度クロック信号の周波数の補正を実施させる。
【００５８】
また、このようにＣＰＵ９０が通常動作状態となっている場合、動作状態コントロール部４０は、信号線４４を介して高精度クロック発振動作制御回路６０へ動作停止を指示する信号を送出する。この信号により、低精度クロック補正動作制御回路５０、高精度クロック発振動作制御回路６０、補正時間タイマ７０および補正間隔タイマ８０は停止状態となる。
【００５９】
次に、ＣＰＵ９０がスリープ状態となると、動作状態コントロール部４０は、信号線９１を介してＣＰＵ９０より入力される信号等に基づいてＣＰＵ９０がスリープ状態になったと認識し、信号線４１を介して高精度クロック発振回路２０に発振停止を指示する信号を送出するとともに、信号線４２よりＣＰＵ９０へ出力するメインクロック信号を停止させる。したがって、高精度クロック発振回路２０から高精度クロックは出力されなくなり、信号線４２よりＣＰＵ９０へメインクロック信号が出力されなくなる。
【００６０】
また、動作状態コントロール部４０は、信号線４３を介して低精度クロック補正回路３０に動作停止を指示する信号を送出し、信号線４４を介して高精度クロック発振動作制御回路６０へ動作開始を指示する信号を送出する。これにより、低精度クロック補正回路３０は停止状態を継続し、高精度クロック発振動作制御回路６０は動作状態となる。
【００６１】
高精度クロック発振動作制御回路６０は動作状態になると、補正間隔タイマ８０に補正間隔の計時開始を指示する信号を送出する。これにより、補正間隔タイマ８０は補正間隔の計時を開始する。
【００６２】
そして、補正間隔が経過して補正間隔タイマ８０より補正間隔タイマ満了信号を受信すると、信号線６２を介して低精度クロック補正動作制御回路５０へ動作開始を指示する信号を送出する。これにより、低精度クロック補正動作制御回路５０は動作状態となる。
【００６３】
低精度クロック補正動作制御回路５０は動作状態になると、信号線５１を介して低精度クロック補正回路５０へ動作開始を指示する信号を送出するとともに、補正時間タイマ７０に補正時間の計時の開始を指示する信号を送出する。これにより、低精度クロック補正回路５０は低精度クロック信号の周波数の補正を開始し、補正時間タイマ７０は補正時間の計時を開始する。
【００６４】
そして、低精度クロック補正回路５０による低精度クロック信号の周波数の補正が完了した後、補正時間タイマ７０より補正時間タイマ満了信号を受信すると、低精度クロック補正動作制御回路５０は、低精度クロック補正回路３０に動作停止を示す信号を送出するとともに、高精度クロック発振動作制御回路６０へ補正が完了したことを示す信号を送出する。これにより、低精度クロック補正回路３０は停止状態となり、高精度クロック発振動作制御回路６０は、高精度クロック発振回路２０へ発振停止を指示する信号を送出し、低精度クロック補正動作制御回路５０は停止状態となり、補正間隔タイマ８０は補正間隔の計時を開始する。
【００６５】
そして、再度、補正間隔が経過して補正間隔タイマ８０より補正間隔タイマ満了信号を受信すると、信号線６２を介して低精度クロック補正動作制御回路５０へ動作開始を指示する信号を送出する。これにより、低精度クロック補正動作制御回路５０は動作状態となる。
【００６６】
上記した処理を繰り返し実施し、低精度クロック補正回路３０による低精度クロック信号の周波数の補正が間欠的に実施される。
【００６７】
上記した構成によれば、第１クロックに同期して動作するカウンタを用いてクロック補正回路３０に第１クロック信号の周波数の補正を実施させる補正間隔を計時する補正間隔タイマ８０と、第１クロックに同期して動作するカウンタを用いてクロック補正回路３０による第１クロック信号の周波数の補正に要する補正時間を計時する補正時間タイマ７０と、補正間隔タイマ８０により計時される補正間隔毎に、補正時間タイマ７０に補正時間の計時を開始させるとともに高精度クロック発振回路２０を動作状態にさせてクロック補正回路３０に第１クロック信号の周波数の補正を実施させ、補正時間タイマ７０により補正時間の計時が通知されると第２クロック発振回路２０を停止状態にさせるので、ＣＰＵを定期的にウェイクアップさせることなく、また、第２クロック発振回路２０を常時動作状態とすることなく、クロック補正回路３０による第１クロック信号の周波数の補正を実施させることができ、消費電力の低減を図ることができる。なお、一般ユーザが所有する自動車の多くは一日の大半が駐車した状態であり、このような自動車に搭載される各車載機器に本クロック制御回路を適用することで、大きな電力量低減効果を得ることが可能である。
【００６８】
また、動作状態コントロール部４０により第２クロック信号をクロックとして動作するＣＰＵ９０が通常動作状態であるか低消費電力状態であるかの監視が行われ、高精度クロック発振動作制御回路５０および低精度クロック補正動作制御回路６０は、ＣＰＵ９０が通常動作状態から低消費電力状態に変化したことを示す信号が入力されると停止状態から動作状態となり、補正間隔タイマ８０により計時される補正間隔毎に、補正時間タイマ７０に補正時間の計時を開始させるとともに第２クロック発振回路２０を動作状態にさせてクロック補正回路３０に第１クロック信号の周波数の補正を実施させ、補正時間タイマ７０により補正時間の計時が通知されると第２クロック発振回路２０を停止状態にさせるとともに自身も停止状態となる。すなわち、ＣＰＵ９０が通常動作状態の場合、高精度クロック発振動作制御回路５０および低精度クロック補正動作制御回路６０は、停止状態となるので、更に、消費電力の低減を図ることができる。
【００６９】
また、動作状態コントロール部４０は、ＣＰＵ９０が低消費電力状態から通常動作状態に変化した場合、第２クロック発振回路２０を動作状態にさせるので、ＣＰＵ９０が低消費電力状態から通常動作状態に変化した場合、瞬時に第２クロック発振回路２０により生成された第２クロック信号をＣＰＵへ供給することが可能である。
【００７０】
なお、本発明は上記実施形態に限定されるものではなく、本発明の趣旨に基づいて種々なる形態で実施することができる。
【００７１】
例えば、上記実施形態では、本クロック制御回路における動作状態コントロール部４０、低精度クロック補正動作制御回路５０、高精度クロック発振動作制御回路６０、補正時間タイマ７０および補正間隔タイマ８０を、ＣＰＵ９０と別々に構成したが、例えば、各回路４０〜８０をＣＰＵ９０と同一チップ内に形成したマイクロコンピュータとして構成してもよい。このように、各回路４０〜８０をＣＰＵ９０と同一チップ内に形成することで、製造コストをほとんど増加させることなく、各回路４０〜８０を構成することができる。
【００７２】
また、上記実施形態では、可変抵抗器の抵抗値を可変させてクロック信号の周波数の補正を行う低精度クロック補正回路を用いて本クロック制御回路を構成したが、このような可変抵抗器を有するクロック補正回路を用いることなく、例えば、特許文献２に記載されたような、ゲートを用いてクロック信号のパルス数を補正するクロック補正回路を用いて本クロック制御回路を構成してもよい。
【符号の説明】
【００７３】
１ クロック制御回路
１０ 低精度クロック発振回路
２０ 高精度クロック発振回路
３０ 低精度クロック補正回路
４０ 動作状態コントロール部
５０ 低精度クロック補正動作制御回路
６０ 高精度クロック発振動作制御回路
７０ 補正時間タイマ
８０ 補正間隔タイマ
９０ ＣＰＵ
【技術分野】
【０００１】
本発明は、第１クロック信号よりも精度の高い第２クロック信号を用いて第１クロック信号の周波数を補正するクロック補正回路を有するクロック制御回路およびマイクロコンピュータに関するものである。
【背景技術】
【０００２】
従来、メインクロックを生成するメインクロック発振部と、サブクロックを生成するサブクロック発振部と、メインクロック発振部により生成されたメインクロックを用いてサブクロック発振部により生成されたサブクロックの発振周波数を補正するサブクロック補正部を備えたクロック制御回路がある（例えば、特許文献１参照）。
【０００３】
また、メインクロックを生成するメインクロック発振部と、メインクロックよりも周波数が低いサブクロックを生成するサブクロック発振部と、サブクロックの１周期に含まれるメインクロックのパルス数をカウントするパルスカウンタと、パルスカウンタがカウントしたパルス数と予め定められた基準パルス数とを用いて補正情報を算出する演算部と、補正情報に基づいてクロック補正信号を出力する休止信号カウンタと、クロック補正信号に基づいてメインクロックの出力を補正するゲートを備えたクロック補正回路もある（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２１３１９７号公報
【特許文献２】特開２００６−３０９４７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記特許文献１に記載されたような装置には、ＣＰＵがスリープモードになるとメインクロック発振部の動作を停止させて消費電力を低減するようにしたものがある。
【０００６】
しかし、このようなメインクロック発振部の動作を停止させる構成では、メインクロックを用いたサブクロックの発振周波数の補正ができなくなってしまうため、時間の経過に伴ってサブクロックの発振周波数が基準範囲を逸脱する可能性が高くなる。このため、予め設定された時間間隔（例えば、２０秒間隔）でＣＰＵのスリープモードを解除してウェイクアップさせ、このＣＰＵの指示により定期的にメインクロック発振部を間欠動作させて、サブクロック補正部にサブクロック信号の発振周波数を補正させるようにしている。
【０００７】
しかし、このように予め設定された時間間隔でＣＰＵをウェイクアップさせることは、消費電力の増加の要因となる。
【０００８】
また、上記特許文献２に記載された装置は、ＣＰＵを定期的にウェイクアップさせる構成とはなっていないものの、常時、メインクロック発振部とサブクロック発振部の両方を動作状態とする構成となっているため消費電力を低減するには限界がある。
【０００９】
本発明は上記問題に鑑みたもので、高精度クロック発振回路より出力される高精度クロックを用いて低精度クロック発振回路より出力される低精度クロックを定期的に補正する回路における消費電力の低減を図ることを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の発明は、第１クロック信号を生成する第１クロック発振回路（１０）と、第１クロック信号よりも周波数および精度の高い第２クロック信号を生成する第２クロック発振回路（２０）と、第２クロック信号を用いて第１クロック信号の周波数を補正するクロック補正回路（３０）と、を備えたクロック制御回路（１）であって、第１クロックに同期して動作するカウンタを有し、当該カウンタを用いてクロック補正回路（３０）に第１クロック信号の周波数の補正を実施させる補正間隔を計時する補正間隔タイマ（８０）と、第１クロックに同期して動作するカウンタを有し、当該カウンタを用いてクロック補正回路（３０）による第１クロック信号の周波数の補正に要する補正時間を計時する補正時間タイマ（７０）と、補正間隔タイマ（８０）により計時される補正間隔毎に、補正時間タイマ（７０）に補正時間の計時を開始させるとともに第２クロック発振回路（２０）を動作状態にさせてクロック補正回路（３０）に第１クロック信号の周波数の補正を実施させ、補正時間タイマ（７０）により補正時間の計時が通知されると第２クロック発振回路（２０）を停止状態にさせる制御手段（４０、５０、６０）と、を備えたことを特徴としている。
【００１１】
このような構成によれば、第１クロックに同期して動作するカウンタを用いてクロック補正回路（３０）に第１クロック信号の周波数の補正を実施させる補正間隔を計時する補正間隔タイマ（８０）と、第１クロックに同期して動作するカウンタを用いてクロック補正回路（３０）による第１クロック信号の周波数の補正に要する補正時間を計時する補正時間タイマ（７０）と、補正間隔タイマ（８０）により計時される補正間隔毎に、補正時間タイマ（７０）に補正時間の計時を開始させるとともに第２クロック発振回路（２０）を動作状態にさせてクロック補正回路（３０）に第１クロック信号の周波数の補正を実施させ、補正時間タイマ（７０）により補正時間の計時が通知されると第２クロック発振回路（２０）を停止状態にさせるので、ＣＰＵを定期的にウェイクアップさせることなく、また、第２クロック発振回路（２０）を常時動作状態とすることなく、クロック補正回路（３０）による第１クロック信号の周波数の補正を実施させることができ、消費電力の低減を図ることができる。
【００１２】
また、請求項２に記載の発明では、制御手段（４０、５０、６０）は、第２クロック信号をクロックとして動作するＣＰＵ（９０）が通常動作状態であるか低消費電力状態であるかを監視する動作状態制御部（４０）と、動作状態制御部（４０）よりＣＰＵ（９０）が通常動作状態から低消費電力状態に変化したことを示す信号が入力されると停止状態から動作状態となり、補正間隔タイマ（８０）により計時される補正間隔毎に、補正時間タイマ（７０）に補正時間の計時を開始させるとともに第２クロック発振回路（２０）を動作状態にさせてクロック補正回路（３０）に第１クロック信号の周波数の補正を実施させ、補正時間タイマ（７０）により補正時間の計時が通知されると第２クロック発振回路（２０）を停止状態にさせるとともに自身も停止状態となる動作制御回路（５０、６０）と、を備えたことを特徴としている。
【００１３】
このような構成によれば、動作状態制御部（４０）により第２クロック信号をクロックとして動作するＣＰＵ（９０）が通常動作状態であるか低消費電力状態であるかの監視が行われ、動作制御回路（５０、６０）は、ＣＰＵ（９０）が通常動作状態から低消費電力状態に変化したことを示す信号が入力されると停止状態から動作状態となり、補正間隔タイマ（８０）により計時される補正間隔毎に、補正時間タイマ（７０）に補正時間の計時を開始させるとともに第２クロック発振回路（２０）を動作状態にさせてクロック補正回路（３０）に第１クロック信号の周波数の補正を実施させ、補正時間タイマ（７０）により補正時間の計時が通知されると第２クロック発振回路（２０）を停止状態にさせるとともに自身も停止状態となる。すなわち、ＣＰＵ（９０）が低消費電力状態の場合、動作制御回路（５０、６０）は、停止状態となるので、更に、消費電力の低減を図ることができる。
【００１４】
また、請求項３に記載の発明は、動作状態制御部（４０）は、ＣＰＵ（９０）が低消費電力状態から通常動作状態に変化した場合、第２クロック発振回路（２０）を動作状態にさせることを特徴としている。
【００１５】
このような構成によれば、動作状態制御部（４０）は、ＣＰＵ（９０）が低消費電力状態から通常動作状態に変化した場合、第２クロック発振回路（２０）を動作状態にさせるので、ＣＰＵ（９０）が低消費電力状態から通常動作状態に変化した場合、瞬時に第２クロック発振回路（２０）により生成された第２クロック信号をＣＰＵへ供給することが可能である。
【００１６】
また、請求項４に記載の発明は、請求項１ないし３のいずれか１つに記載されたクロック制御回路により生成された第２クロック信号をクロックとして動作するＣＰＵ（９０）を備えたマイクロコンピュータであって、クロック制御回路おける制御手段（４０、５０、６０）、補正時間タイマ（７０）および補正間隔タイマ（８０）が、ＣＰＵ（９０）と同一のチップ内に形成されていることを特徴としている。
【００１７】
このような構成によれば、クロック制御回路おける制御手段（４０、５０、６０）、補正時間タイマ（７０）および補正間隔タイマ（８０）が、ＣＰＵ（９０）と同一のチップ内に形成されるので、製造コストをほとんど増加させることなく、クロック制御回路おける制御手段（４０、５０、６０）、補正時間タイマ（７０）および補正間隔タイマ（８０）を構成することができる。
【００１８】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態に係るクロック制御回路の構成を示す図である。
【図２】低精度クロック補正回路３０を中心とする詳細な構成を示す図である。
【図３】高精度クロック発振回路の動作を示すタイムチャートである。
【図４】動作状態コントロール部の動作を示すタイムチャートである。
【図５】補正間隔タイマの動作を示すタイムチャートである。
【図６】高精度クロック発振動作制御回路の動作を示すタイムチャートである。
【図７】補正時間タイマの動作を示すタイムチャートである。
【図８】低精度クロック補正動作制御回路の動作を示すタイムチャートである。
【図９】低精度クロック補正回路の動作を示すタイムチャートである。
【発明を実施するための形態】
【００２０】
本発明の一実施形態に係るクロック制御回路の構成を図１に示す。本クロック制御回路１は、低精度クロック発振回路（第１クロック発振回路）１０、高精度クロック発振回路（第２クロック発振回路）２０、低精度クロック補正回路３０、動作状態コントロール部（動作状態制御部）４０、低精度クロック補正動作制御回路５０、高精度クロック発振動作制御回路６０、補正時間タイマ７０、補正間隔タイマ８０を備えている。なお、動作状態コントロール部４０には、ＣＰＵ９０が接続されている。
【００２１】
なお、動作状態コントロール部４０、低精度クロック補正動作制御回路５０、高精度クロック発振動作制御回路６０、補正時間タイマ７０、補正間隔タイマ８０は、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、インバータ回路等の論理回路および各種フリップフロップ回路を用いて構成されている。
【００２２】
低精度クロック発振回路１０は、比較的精度の低い低精度クロック信号（第１クロック信号に相当する）を生成し、生成した低精度クロック信号を信号線１１より出力する。本実施形態における低精度クロック発振回路１０は、ＣＲ発振回路により構成されており、常時、低精度クロック信号を出力する。
【００２３】
また、低精度クロック発振回路１０は、低精度クロック補正回路３０より信号線３１を介して入力される制御信号により低精度クロック信号の発振周波数を補正することが可能となっている。なお、この発振周波数の補正の詳細については後述する。
【００２４】
高精度クロック発振回路２０は、精度の高い高精度クロック信号（第２クロック信号に相当する）を生成し、生成した高精度クロック信号を信号線２１より出力する。本実施形態における高精度クロック発振回路２０は、水晶発振回路により構成されている。なお、高精度クロック信号の周波数は、低精度クロック信号よりも高くなっている。
【００２５】
低精度クロック補正回路３０は、高精度クロック信号を用いて低精度クロックの発振周波数を補正する回路である。図２に、低精度クロック補正回路３０を中心とする詳細な構成を示す。低精度クロック補正回路３０は、エッジ検出回路３５ａ、パルスカウンタ３５ｂ、カウント数設定レジスタ３５ｃ、比較調整手段３５ｄ、抵抗調整回路３５ｅを備えている。なお、低精度クロック発振回路１０は、抵抗調整回路３５ｅから制御信号により抵抗値が可変な可変抵抗器としてのラダー抵抗１０ａ、コンデンサ１０ｂ、インバータ１０ｃおよびバッファ１０ｄを備えている。
【００２６】
低精度クロック補正回路３０のエッジ検出回路３５ａは、低精度クロック発振回路１０より出力される低精度クロックＳＣＬＫのエッジを検出して検出信号を出力する。パルスカウンタ３５ｂは、高精度クロック信号ＭＣＬＫの出力パルスを計数するデジタルカウンタである。また、カウント数設定レジスタ３５ｃは、低精度クロック信号ＳＣＬＫの一周期に相当すべきＭＣＬＫパルスの適正なカウント数が格納されるレジスタである。すなわち、カウント数設定レジスタ３５ｃに設定されるカウント数には、ＭＣＬＫパルスがそのカウント数だけ発生する時間に応じて低精度クロック信号ＳＣＬＫの発振周期が調整されるべき数値が設定される。
【００２７】
比較調整手段３５ｄは、エッジ検出回路３５ａからエッジ検出信号を受けると、パルスカウンタ３５ｂによるパルスのカウント数とカウント数設定レジスタ３５ｃに格納されたカウント数とを比較し、両カウント数の比較結果に基づいて、低精度クロック信号ＳＣＬＫの発振周期を調整するための調整信号を出力するように構成されている。
【００２８】
抵抗調整回路３５ｅは、比較調整手段３５ｄからの調整信号に基づいて制御信号を生成し、この制御信号をもって低精度クロック発振回路１０のラダー抵抗１０ａの抵抗値を調整する回路である。
【００２９】
なお、低精度クロック補正回路３０の動作については、特開２００１−１１１３８９に詳細に開示されているが、以下、その概略について述べる。低精度クロック信号ＳＣＬＫの一周期が経過して、そのクロックパルスのエッジがエッジ検出回路３５ａによって検出されると、検出信号が比較調整手段３５ｄに出力される。すると、比較調整手段３５ｄは、パルスカウンタ３５ｂで積算されている前回の検出信号から積算されたパルス数とカウント数設定レジスタ３５ｃに格納されているカウント数とを読み出して両者を比較する。
【００３０】
ここで、カウント数設定レジスタ３５ｃに設定されているカウント数は、低精度クロック信号ＳＣＬＫの一周期に相当すべきパルスの適正な積算値である。そこで、比較調整手段３５ｄは、高精度クロック信号ＭＣＬＫパルスが低精度クロック信号ＳＣＬＫの一周期のうちにいくつ積算されたかをもって、低精度クロック信号ＳＣＬＫの一周期が適正な設定値よりもどの程度大きいかあるいは小さいかを判定することができる。比較調整手段３５ｄは、その判定結果に基づいて、低精度クロック信号ＳＣＬＫの発振周期を調整するための調整信号を生成し、調整抵抗生成回路３５ｅは、この調整信号に基づいて制御信号を生成出力してラダー抵抗１０ａの抵抗値を調整する。
【００３１】
図１の説明に戻り、高精度クロック発振回路２０には、信号線４１を介して動作状態コントロール部４０より発振開始または発振停止を指示する信号が入力されるとともに、信号線６１を介して高精度クロック発振動作制御回路６０より発振開始または発振停止を指示する信号が入力されるようになっている。
【００３２】
高精度クロック発振回路２０は、図３に示すように、動作状態コントロール部４０より入力される発振開始または発振停止を指示する信号に応じて動作状態または停止状態となる。また、高精度クロック発振動作制御回路６０より入力される発振開始または発振停止を指示する信号によっても動作状態または停止状態となる。なお、高精度クロック発振回路２０は、動作状態コントロール部４０と高精度クロック発振動作制御回路６０のいずれかより発振開始を指示する信号が入力されていれば動作状態となる。
【００３３】
動作状態コントロール部４０は、低精度クロック発振回路１０により生成された低精度クロック信号に同期して動作するようになっている。また、動作状態コントロール部４０は、高精度クロック信号の周波数を逓倍した周波数で同期発振する信号を出力するＰＬＬ周波数逓倍回路（図示せず）を有しており、このＰＬＬ周波数逓倍回路より出力される信号はＣＰＵ９０のメインクロック端子（図示せず）へ入力される。
【００３４】
動作状態コントロール部４０は、信号線９１を介してＣＰＵ９０より入力されるウェイクアップ状態（通常動作状態）であるかスリープ状態（低消費電力状態）であるかを示す信号や、スリープ状態のＣＰＵ９０を間欠的にウェイクアップさせるためのウェイクアップタイマ（図示せず）より定期的に入力されるウェイクアップ要求等のウェイクアップ要因情報に基づいてＣＰＵ９０の動作状態（通常動作状態またはスリープ状態）を管理し、ＣＰＵ９０の動作状態に応じてＣＰＵ９０のメインクロック端子に入力するメインクロック信号の送出または停止を行う。
【００３５】
動作状態コントロール部４０は、信号線９１を介してＣＰＵ９０より入力される信号に基づいてＣＰＵ９０が通常動作状態であると認識すると、信号線４１を介して高精度クロック発振回路２０に発振開始を指示する信号を送出し、信号線２１を介して高精度クロック発振回路２０より入力される高精度クロック信号をＰＬＬ周波数逓倍回路（図示せず）により逓倍した信号を、信号線４２より出力する。また、信号線４３を介して低精度クロック補正回路３０に動作開始を指示する信号を送出し、信号線４４を介して高精度クロック発振動作制御回路６０へ動作停止を指示する信号を送出する。
【００３６】
また、動作状態コントロール部４０は、信号線９１を介してＣＰＵ９０より入力される信号に基づいてＣＰＵ９０の状態がスリープ状態であると認識すると、図４に示すように、信号線４１を介して高精度クロック発振回路２０に発振停止を指示する信号を送出し、信号線４２よりＣＰＵ９０へ出力するメインクロック信号を停止させる。更に、信号線４３を介して低精度クロック補正回路３０に動作停止を指示する信号を送出し、信号線４４を介して高精度クロック発振動作制御回路６０へ動作開始を指示する信号を送出する。
【００３７】
補正間隔タイマ８０は、ＣＰＵ９０がスリープ状態中に低精度クロック補正回路３０により間欠的に実施される低精度クロック信号の周波数の補正間隔（例えば、２０秒）を計時する。補正間隔タイマ８０は、低精度クロック信号に同期して動作する補正間隔カウンタ（図示せず）を有しており、この補正間隔カウンタを用いて低精度クロック補正回路３０により実施される低精度クロック信号の周波数の補正間隔を計時する。
【００３８】
補正間隔タイマ８０は、信号線６３を介して高精度クロック発振動作制御回路６０よりタイマ開始を指示する信号が入力されると、図５に示すように、補正間隔の計時を開始し、補正間隔カウンタのカウント値が補正間隔に相当するカウント数になると補正間隔タイマ満了信号を送出する。
【００３９】
また、補正間隔タイマ８０は、信号線６３を介して高精度クロック発振動作制御回路６０よりタイマ停止を指示する信号が入力されると、補正間隔の計時を停止するとともに補正間隔カウンタのカウント値が０に戻るようになっている。
【００４０】
高精度クロック発振動作制御回路６０は、低精度クロック発振回路１０により生成された低精度クロック信号に同期して動作するようになっている。また、高精度クロック発振動作制御回路６０は、信号線４４を介して動作状態コントロール部４０より動作開始を指示する信号を受信すると動作状態となり、動作停止を指示する信号を受信すると停止状態となる。
【００４１】
なお、本実施形態において、低精度クロック補正動作制御回路５０、高精度クロック発振動作制御回路６０、補正時間タイマ７０および補正間隔タイマ８０は、それぞれ低精度クロック信号の入力部にゲート回路を備えており、このゲート回路を制御することにより動作状態または停止状態が切り替わるようになっている。
【００４２】
高精度クロック発振動作制御回路６０が停止状態の場合、高精度クロック発振回路２０は発振停止となり、低精度クロック補正動作制御回路５０は停止状態となり、間隔補正タイマ８０も停止状態となる。
【００４３】
また、高精度クロック発振動作制御回路６０は、信号線４４を介して動作状態コントロール部４０より動作開始を指示する信号が入力され動作状態になると、図６に示すように、信号線６３を介して間隔補正タイマ８０へタイマ開始を指示する信号を送出する。
【００４４】
なお、間隔補正タイマ８０は、図５に示したように、このタイマ開始を指示する信号を受信すると補正間隔の計時を開始し、補正間隔が経過すると、信号線８１を介して高精度クロック発振動作制御回路６０へ補正間隔タイマ満了信号を送出する。
【００４５】
高精度クロック発振動作制御回路６０は、信号線８１を介してこの補正間隔タイマ満了信号が入力されると、図６に示したように、信号線６２を介して低精度クロック補正動作制御回路５０へ動作開始を指示する信号を送出する。
【００４６】
補正時間タイマ７０は、低精度クロック発振回路３０の補正に要する補正時間（例えば、２ミリ秒）を計時するためのものである。補正時間タイマ７０は、低精度クロック信号に同期して動作する補正時間カウンタ（図示せず）を有しており、この補正時間カウンタを用いて補正時間を計時し、補正時間カウンタのカウント値が補正時間に相当するカウント数になると補正時間タイマ満了信号を送出する。
【００４７】
補正時間タイマ７０は、信号線５３を介して低精度クロック補正動作制御回路５０よりタイマ開始を指示する信号を受信すると、図７に示すように、補正時間の計時を開始し、補正時間カウンタのカウント値が補正時間に相当するカウント数になると補正時間タイマ満了信号を送出する。
【００４８】
また、補正時間タイマ７０は、信号線５３を介して低精度クロック補正動作制御回路５０よりタイマ停止を指示する信号が入力されると、補正時間の計時を停止するとともに補正時間タイマのカウント値が０に戻るようになっている。
【００４９】
低精度クロック補正動作制御回路５０は、低精度クロック発振回路１０により生成された低精度クロック信号に同期して動作するようになっている。
【００５０】
低精度クロック補正動作制御回路５０は、信号線６２を介して高精度クロック発振動作制御回路６０より動作開始を指示する信号が入力され動作状態になると、図８に示すように、信号線５１を介して低精度クロック補正回路３０へ動作開始を示す信号を送出し、信号線５２を介して高精度クロック発振動作制御回路６０へ補正が未完了であることを示す信号を送出し、更に、信号線５３を介して補正時間タイマ７０へタイマ開始を指示する信号を送出する。
【００５１】
補正時間タイマ７０は、このタイマ開始を指示する信号を受信すると補正時間を計時し、補正時間が経過すると、信号線７１を介して低精度クロック補正動作制御回路５０へ補正時間タイマ満了信号を送出する。
【００５２】
低精度クロック補正動作制御回路５０は、信号線７１を介してこの補正時間タイマ満了信号を受信すると、信号線５１を介して低精度クロック補正回路３０に動作停止を示す信号を送出するとともに、信号線５２を介して高精度クロック発振動作制御回路６０へ補正が完了したことを示す信号を送出する。
【００５３】
低精度クロック補正回路３０は、図９に示すように、信号線５１を介して低精度クロック補正動作制御回路５０より動作停止を示す信号が入力されると停止状態となり、動作開始を示す信号が入力されると動作状態となる。また、信号線４３を介して低精度クロック補正回路３０に動作開始を指示する信号が入力されると動作状態となり、動作停止を示す信号が入力されると停止状態となる。
【００５４】
なお、高精度クロック発振動作制御回路６０は、図６に示したように、信号線５２を介して低精度クロック補正動作制御回路５０より補正が未完了であることを示す信号が入力されると、信号線６１を介して高精度クロック発振回路２０へ発振開始を指示する信号を送出し、信号線６３を介して補正間隔タイマ８０へ動作停止を指示する信号を送出する。
【００５５】
また、高精度クロック発振動作制御回路６０は、信号線５２を介して低精度クロック補正動作制御回路５０より補正が完了したことを示す信号が入力されると、信号線６１を介して高精度クロック発振回路２０へ発振停止を指示する信号を送出し、信号線６２を介して低精度クロック補正動作制御回路５０へ動作停止を指示する信号を送出し、更に、信号線６３を介して補正間隔タイマ８０へ動作開始を指示する信号を送出する。
【００５６】
次に、本クロック制御回路１の動作について説明する。ＣＰＵ９０が通常動作状態となっている場合、動作状態コントロール部４０は、信号線９１を介してＣＰＵ９０より入力される信号等に基づいてＣＰＵ９０が通常動作状態であると認識し、信号線４１を介して高精度クロック発振回路２０に発振開始を指示する信号を送出する。したがって、高精度クロック発振回路２０により高精度クロック信号が生成される。また、ＰＬＬ周波数逓倍回路により高精度クロック信号の周波数を逓倍して周波数で同期発振する信号がＣＰＵ９０のメインクロック端子（図示せず）へ入力される。
【００５７】
また、動作状態コントロール部４０は、信号線４３を介して低精度クロック補正回路３０に動作開始を指示する信号を送出し、低精度クロック補正回路３０に低精度クロック信号の周波数の補正を実施させる。
【００５８】
また、このようにＣＰＵ９０が通常動作状態となっている場合、動作状態コントロール部４０は、信号線４４を介して高精度クロック発振動作制御回路６０へ動作停止を指示する信号を送出する。この信号により、低精度クロック補正動作制御回路５０、高精度クロック発振動作制御回路６０、補正時間タイマ７０および補正間隔タイマ８０は停止状態となる。
【００５９】
次に、ＣＰＵ９０がスリープ状態となると、動作状態コントロール部４０は、信号線９１を介してＣＰＵ９０より入力される信号等に基づいてＣＰＵ９０がスリープ状態になったと認識し、信号線４１を介して高精度クロック発振回路２０に発振停止を指示する信号を送出するとともに、信号線４２よりＣＰＵ９０へ出力するメインクロック信号を停止させる。したがって、高精度クロック発振回路２０から高精度クロックは出力されなくなり、信号線４２よりＣＰＵ９０へメインクロック信号が出力されなくなる。
【００６０】
また、動作状態コントロール部４０は、信号線４３を介して低精度クロック補正回路３０に動作停止を指示する信号を送出し、信号線４４を介して高精度クロック発振動作制御回路６０へ動作開始を指示する信号を送出する。これにより、低精度クロック補正回路３０は停止状態を継続し、高精度クロック発振動作制御回路６０は動作状態となる。
【００６１】
高精度クロック発振動作制御回路６０は動作状態になると、補正間隔タイマ８０に補正間隔の計時開始を指示する信号を送出する。これにより、補正間隔タイマ８０は補正間隔の計時を開始する。
【００６２】
そして、補正間隔が経過して補正間隔タイマ８０より補正間隔タイマ満了信号を受信すると、信号線６２を介して低精度クロック補正動作制御回路５０へ動作開始を指示する信号を送出する。これにより、低精度クロック補正動作制御回路５０は動作状態となる。
【００６３】
低精度クロック補正動作制御回路５０は動作状態になると、信号線５１を介して低精度クロック補正回路５０へ動作開始を指示する信号を送出するとともに、補正時間タイマ７０に補正時間の計時の開始を指示する信号を送出する。これにより、低精度クロック補正回路５０は低精度クロック信号の周波数の補正を開始し、補正時間タイマ７０は補正時間の計時を開始する。
【００６４】
そして、低精度クロック補正回路５０による低精度クロック信号の周波数の補正が完了した後、補正時間タイマ７０より補正時間タイマ満了信号を受信すると、低精度クロック補正動作制御回路５０は、低精度クロック補正回路３０に動作停止を示す信号を送出するとともに、高精度クロック発振動作制御回路６０へ補正が完了したことを示す信号を送出する。これにより、低精度クロック補正回路３０は停止状態となり、高精度クロック発振動作制御回路６０は、高精度クロック発振回路２０へ発振停止を指示する信号を送出し、低精度クロック補正動作制御回路５０は停止状態となり、補正間隔タイマ８０は補正間隔の計時を開始する。
【００６５】
そして、再度、補正間隔が経過して補正間隔タイマ８０より補正間隔タイマ満了信号を受信すると、信号線６２を介して低精度クロック補正動作制御回路５０へ動作開始を指示する信号を送出する。これにより、低精度クロック補正動作制御回路５０は動作状態となる。
【００６６】
上記した処理を繰り返し実施し、低精度クロック補正回路３０による低精度クロック信号の周波数の補正が間欠的に実施される。
【００６７】
上記した構成によれば、第１クロックに同期して動作するカウンタを用いてクロック補正回路３０に第１クロック信号の周波数の補正を実施させる補正間隔を計時する補正間隔タイマ８０と、第１クロックに同期して動作するカウンタを用いてクロック補正回路３０による第１クロック信号の周波数の補正に要する補正時間を計時する補正時間タイマ７０と、補正間隔タイマ８０により計時される補正間隔毎に、補正時間タイマ７０に補正時間の計時を開始させるとともに高精度クロック発振回路２０を動作状態にさせてクロック補正回路３０に第１クロック信号の周波数の補正を実施させ、補正時間タイマ７０により補正時間の計時が通知されると第２クロック発振回路２０を停止状態にさせるので、ＣＰＵを定期的にウェイクアップさせることなく、また、第２クロック発振回路２０を常時動作状態とすることなく、クロック補正回路３０による第１クロック信号の周波数の補正を実施させることができ、消費電力の低減を図ることができる。なお、一般ユーザが所有する自動車の多くは一日の大半が駐車した状態であり、このような自動車に搭載される各車載機器に本クロック制御回路を適用することで、大きな電力量低減効果を得ることが可能である。
【００６８】
また、動作状態コントロール部４０により第２クロック信号をクロックとして動作するＣＰＵ９０が通常動作状態であるか低消費電力状態であるかの監視が行われ、高精度クロック発振動作制御回路５０および低精度クロック補正動作制御回路６０は、ＣＰＵ９０が通常動作状態から低消費電力状態に変化したことを示す信号が入力されると停止状態から動作状態となり、補正間隔タイマ８０により計時される補正間隔毎に、補正時間タイマ７０に補正時間の計時を開始させるとともに第２クロック発振回路２０を動作状態にさせてクロック補正回路３０に第１クロック信号の周波数の補正を実施させ、補正時間タイマ７０により補正時間の計時が通知されると第２クロック発振回路２０を停止状態にさせるとともに自身も停止状態となる。すなわち、ＣＰＵ９０が通常動作状態の場合、高精度クロック発振動作制御回路５０および低精度クロック補正動作制御回路６０は、停止状態となるので、更に、消費電力の低減を図ることができる。
【００６９】
また、動作状態コントロール部４０は、ＣＰＵ９０が低消費電力状態から通常動作状態に変化した場合、第２クロック発振回路２０を動作状態にさせるので、ＣＰＵ９０が低消費電力状態から通常動作状態に変化した場合、瞬時に第２クロック発振回路２０により生成された第２クロック信号をＣＰＵへ供給することが可能である。
【００７０】
なお、本発明は上記実施形態に限定されるものではなく、本発明の趣旨に基づいて種々なる形態で実施することができる。
【００７１】
例えば、上記実施形態では、本クロック制御回路における動作状態コントロール部４０、低精度クロック補正動作制御回路５０、高精度クロック発振動作制御回路６０、補正時間タイマ７０および補正間隔タイマ８０を、ＣＰＵ９０と別々に構成したが、例えば、各回路４０〜８０をＣＰＵ９０と同一チップ内に形成したマイクロコンピュータとして構成してもよい。このように、各回路４０〜８０をＣＰＵ９０と同一チップ内に形成することで、製造コストをほとんど増加させることなく、各回路４０〜８０を構成することができる。
【００７２】
また、上記実施形態では、可変抵抗器の抵抗値を可変させてクロック信号の周波数の補正を行う低精度クロック補正回路を用いて本クロック制御回路を構成したが、このような可変抵抗器を有するクロック補正回路を用いることなく、例えば、特許文献２に記載されたような、ゲートを用いてクロック信号のパルス数を補正するクロック補正回路を用いて本クロック制御回路を構成してもよい。
【符号の説明】
【００７３】
１ クロック制御回路
１０ 低精度クロック発振回路
２０ 高精度クロック発振回路
３０ 低精度クロック補正回路
４０ 動作状態コントロール部
５０ 低精度クロック補正動作制御回路
６０ 高精度クロック発振動作制御回路
７０ 補正時間タイマ
８０ 補正間隔タイマ
９０ ＣＰＵ
【特許請求の範囲】
【請求項１】
第１クロック信号を生成する第１クロック発振回路（１０）と、前記第１クロック信号よりも周波数および精度の高い第２クロック信号を生成する第２クロック発振回路（２０）と、前記第２クロック信号を用いて前記第１クロック信号の周波数を補正するクロック補正回路（３０）と、を備えたクロック制御回路（１）であって、
前記第１クロックに同期して動作するカウンタを有し、当該カウンタを用いて前記クロック補正回路（３０）に前記第１クロック信号の周波数の補正を実施させる補正間隔を計時する補正間隔タイマ（８０）と、
前記第１クロックに同期して動作するカウンタを有し、当該カウンタを用いて前記クロック補正回路（３０）による前記第１クロック信号の周波数の補正に要する補正時間を計時する補正時間タイマ（７０）と、
前記補正間隔タイマ（８０）により計時される前記補正間隔毎に、前記補正時間タイマ（７０）に前記補正時間の計時を開始させるとともに前記第２クロック発振回路（２０）を動作状態にさせて前記クロック補正回路（３０）に前記第１クロック信号の周波数の補正を実施させ、前記補正時間タイマ（７０）により前記補正時間の計時が通知されると前記第２クロック発振回路（２０）を停止状態にさせる制御手段（４０、５０、６０）と、を備えたことを特徴とするクロック制御回路。
【請求項２】
前記制御手段（４０、５０、６０）は、前記第２クロック信号をクロックとして動作するＣＰＵ（９０）が通常動作状態であるか低消費電力状態であるかを監視する動作状態制御部（４０）と、
前記動作状態制御部（４０）より前記ＣＰＵ（９０）が通常動作状態から低消費電力状態に変化したことを示す信号が入力されると停止状態から動作状態となり、前記補正間隔タイマ（８０）により計時される前記補正間隔毎に、前記補正時間タイマ（７０）に前記補正時間の計時を開始させるとともに前記第２クロック発振回路（２０）を動作状態にさせて前記クロック補正回路（３０）に前記第１クロック信号の周波数の補正を実施させ、前記補正時間タイマ（７０）により前記補正時間の計時が通知されると前記第２クロック発振回路（２０）を停止状態にさせるとともに自身も停止状態となる動作制御回路（５０、６０）と、を備えたことを特徴とする請求項１に記載のクロック制御回路。
【請求項３】
前記動作状態制御部（４０）は、前記ＣＰＵ（９０）が低消費電力状態から通常動作状態に変化した場合、前記第２クロック発振回路（２０）を動作状態にさせることを特徴とする請求項２に記載のクロック制御回路。
【請求項４】
請求項１ないし３のいずれか１つに記載された前記クロック制御回路により生成された前記第２クロック信号をクロックとして動作するＣＰＵ（９０）を備えたマイクロコンピュータであって、
前記クロック制御回路おける前記制御手段（４０、５０、６０）、前記補正時間タイマ（７０）および前記補正間隔タイマ（８０）が、前記ＣＰＵ（９０）と同一のチップ内に格納されていることを特徴とするマイクロコンピュータ。
【請求項１】
第１クロック信号を生成する第１クロック発振回路（１０）と、前記第１クロック信号よりも周波数および精度の高い第２クロック信号を生成する第２クロック発振回路（２０）と、前記第２クロック信号を用いて前記第１クロック信号の周波数を補正するクロック補正回路（３０）と、を備えたクロック制御回路（１）であって、
前記第１クロックに同期して動作するカウンタを有し、当該カウンタを用いて前記クロック補正回路（３０）に前記第１クロック信号の周波数の補正を実施させる補正間隔を計時する補正間隔タイマ（８０）と、
前記第１クロックに同期して動作するカウンタを有し、当該カウンタを用いて前記クロック補正回路（３０）による前記第１クロック信号の周波数の補正に要する補正時間を計時する補正時間タイマ（７０）と、
前記補正間隔タイマ（８０）により計時される前記補正間隔毎に、前記補正時間タイマ（７０）に前記補正時間の計時を開始させるとともに前記第２クロック発振回路（２０）を動作状態にさせて前記クロック補正回路（３０）に前記第１クロック信号の周波数の補正を実施させ、前記補正時間タイマ（７０）により前記補正時間の計時が通知されると前記第２クロック発振回路（２０）を停止状態にさせる制御手段（４０、５０、６０）と、を備えたことを特徴とするクロック制御回路。
【請求項２】
前記制御手段（４０、５０、６０）は、前記第２クロック信号をクロックとして動作するＣＰＵ（９０）が通常動作状態であるか低消費電力状態であるかを監視する動作状態制御部（４０）と、
前記動作状態制御部（４０）より前記ＣＰＵ（９０）が通常動作状態から低消費電力状態に変化したことを示す信号が入力されると停止状態から動作状態となり、前記補正間隔タイマ（８０）により計時される前記補正間隔毎に、前記補正時間タイマ（７０）に前記補正時間の計時を開始させるとともに前記第２クロック発振回路（２０）を動作状態にさせて前記クロック補正回路（３０）に前記第１クロック信号の周波数の補正を実施させ、前記補正時間タイマ（７０）により前記補正時間の計時が通知されると前記第２クロック発振回路（２０）を停止状態にさせるとともに自身も停止状態となる動作制御回路（５０、６０）と、を備えたことを特徴とする請求項１に記載のクロック制御回路。
【請求項３】
前記動作状態制御部（４０）は、前記ＣＰＵ（９０）が低消費電力状態から通常動作状態に変化した場合、前記第２クロック発振回路（２０）を動作状態にさせることを特徴とする請求項２に記載のクロック制御回路。
【請求項４】
請求項１ないし３のいずれか１つに記載された前記クロック制御回路により生成された前記第２クロック信号をクロックとして動作するＣＰＵ（９０）を備えたマイクロコンピュータであって、
前記クロック制御回路おける前記制御手段（４０、５０、６０）、前記補正時間タイマ（７０）および前記補正間隔タイマ（８０）が、前記ＣＰＵ（９０）と同一のチップ内に格納されていることを特徴とするマイクロコンピュータ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−１９７９１０（Ｐ２０１１−１９７９１０Ａ）
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願番号】特願２０１０−６２８００（Ｐ２０１０−６２８００）
【出願日】平成２２年３月１８日（２０１０．３．１８）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願日】平成２２年３月１８日（２０１０．３．１８）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
[ Back to top ]