ゲート駆動回路及びそれを利用した表示装置
【課題】出力信号を駆動する駆動トランジスタのゲート電極に連結されたノードがハイインピーダンス状態である時、漏れ電流を減少させてゲート駆動信号の歪曲を顕著に減少させるゲート駆動回路及びそれを利用した表示装置を提供する。
【解決手段】少なくとも一つの開始パルスに従属接続された複数のステージを備え、表示装置を駆動するように構成され、複数のステージそれぞれは、第１ノード、及び第１ノードと少なくとも一つのトランジスタを通じてカップリングされた第３ノードを備え、以前のステージの出力信号に応答して、第１ノードに駆動電圧を入力する入力回路部と、第１ノードの電圧によって、出力信号を生成する駆動回路部と、第１ノードがハイインピーダンス状態である時、第３ノードをハイインピーダンスに維持させて、第１ノードからの漏れ電流を遮断する漏れ遮断回路部と、を備えるゲート駆動回路である。
【解決手段】少なくとも一つの開始パルスに従属接続された複数のステージを備え、表示装置を駆動するように構成され、複数のステージそれぞれは、第１ノード、及び第１ノードと少なくとも一つのトランジスタを通じてカップリングされた第３ノードを備え、以前のステージの出力信号に応答して、第１ノードに駆動電圧を入力する入力回路部と、第１ノードの電圧によって、出力信号を生成する駆動回路部と、第１ノードがハイインピーダンス状態である時、第３ノードをハイインピーダンスに維持させて、第１ノードからの漏れ電流を遮断する漏れ遮断回路部と、を備えるゲート駆動回路である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、表示装置のゲート駆動回路及びそれを利用した表示装置に関する。
【背景技術】
【０００２】
表示装置は、データ駆動部で入力データをデータ信号に変換し、ゲート駆動部で各画素の走査を制御して、各画素の輝度を調節することによって、入力データに対応する映像を表示する。データ駆動部及びゲート駆動部は、タイミング制御部の制御信号により決定されるタイミングによって動作できる。
【０００３】
一方、液晶表示装置の各画素は、ゲートラインにカップリングされて、映像データ電圧が充電される液晶キャパシタと、液晶キャパシタとカップリングされて、液晶キャパシタに充電された電圧を維持させるストレージキャパシタとを備える。液晶キャパシタに充電された電圧によって、映像が表示される。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、ゲート駆動回路の出力信号を駆動する駆動トランジスタのゲート電極に連結されたノードがハイインピーダンス状態である時、漏れ電流を減少させてゲート駆動信号の歪曲を防止するためのものである。
【０００５】
また、非晶質シリコン薄膜トランジスタに形成されたゲート駆動回路の製造工程による散布及び動作環境による特性変化を減少させるゲート駆動回路及び表示装置を提供するためのものである。
【課題を解決するための手段】
【０００６】
本発明の一実施形態の一側面によるゲート駆動回路は、少なくとも一つの開始パルスに従属接続された複数のステージを備え、表示装置を駆動するように構成され、前記複数のステージそれぞれは、第１ノード及び前記第１ノードと少なくとも一つのトランジスタを通じてカップリングされた第３ノードを備え、以前のステージの出力信号に応答して、前記第１ノードに駆動電圧を入力する入力回路部と、前記第１ノードの電圧によって、出力信号を生成する駆動回路部と、前記第１ノードがハイインピーダンス状態である時、前記第３ノードをハイインピーダンスに維持させて、前記第１ノードからの漏れ電流を遮断する漏れ遮断回路部と、を備える。
【０００７】
前記駆動回路部は、該当ステージの出力信号を出力する出力端子と前記第１ノードとの間に連結されたブースティングキャパシタを備え、前記ブースティングキャパシタは、前記第１ノードがハイインピーダンス状態である時、前記該当ステージの出力端子の電圧によって、前記第１ノードの電圧をブースティングする。
【０００８】
前記複数のステージそれぞれは、二つ以前のステージの出力端子に連結された第１入力端子、及び第１制御信号に連結された第２入力端子を備え、前記入力回路部は、前記第１入力端子に連結されたゲート電極、前記第２入力端子に連結された第１電極、及び前記第３ノードに連結された第２電極を備える第２トランジスタと、前記第１入力端子に連結されたゲート電極、前記第３ノードに連結された第１電極、及び前記第１ノードに連結された第２電極を備える第２−１トランジスタと、を備える。前記第１制御信号は、一つ以前のステージの出力端子またはスキャン方向制御信号でありうる。
【０００９】
前記複数のステージそれぞれは、クロック端子、反転クロック端子、出力信号を出力する出力端子、及びゲートオフ電圧を入力されるオフ電圧端子を備え、前記駆動回路部は、第２ノードを備え、前記第１ノードに連結されたゲート電極、前記クロック端子に連結された第１電極、及び前記出力端子に連結された第２電極を備える第１トランジスタと、前記第２ノードに連結されたゲート電極、前記出力端子に連結された第１電極、及び前記オフ電圧端子に連結された第２電極を備える第５トランジスタと、前記反転クロック端子に連結されたゲート電極、前記出力端子に連結された第１電極、及び前記オフ電圧端子に連結された第２電極を備える第６トランジスタと、前記第１ノードに連結されたゲート電極、前記第２ノードに連結された第１電極、及び前記オフ電圧端子に連結された第２電極を備える第７トランジスタと、前記クロック端子と前記第２ノードとの間に連結されたカップリングキャパシタと、前記第１ノードと前記出力端子との間に連結されたブースティングキャパシタと、を備える。
【００１０】
前記複数のステージそれぞれは、第２制御信号に連結された第３入力端子、及び二つ以後のステージの出力端子に連結された第４入力端子を備え、前記漏れ遮断回路部は、前記第４入力端子に連結されたゲート電極、前記第３ノードに連結された第１電極、及び前記第３入力端子に連結された第２電極を備える第３トランジスタと、前記第４入力端子に連結されたゲート電極、前記第３ノードに連結された第１電極、及び前記第１ノードに連結された第２電極を備える第３−１トランジスタと、を備える。
【００１１】
また、前記複数のステージそれぞれは、第２制御信号に連結された第３入力端子、及び二つ以後のステージの出力端子に連結された第４入力端子を備え、前記漏れ遮断回路部は、前記第４入力端子に連結されたゲート電極、前記第３ノードに連結された第１電極、及び前記第３入力端子に連結された第２電極を備える第３トランジスタと、前記第４入力端子に連結されたゲート電極、前記第３ノードに連結された第１電極、及び前記第１ノードに連結された第２電極を備える第３−１トランジスタと、前記第２ノードに連結されたゲート電極、前記第３ノードに連結された第１電極、及び前記オフ電圧端子に連結された第２電極を備える第４トランジスタと、前記第２ノードに連結されたゲート電極、前記第３ノードに連結された第１電極、及び前記第１ノードに連結された第２電極を備える第４−１トランジスタと、を備える。
【００１２】
前記第２制御信号は、一つ以後のステージの出力信号または反転スキャン方向制御信号でありうる。
【００１３】
また、前記複数のステージそれぞれは、前記出力端子に連結されたゲート電極、前記クロック端子に連結された第１電極、及び前記第３ノードに連結された第２電極を備える第８トランジスタをさらに備える。
【００１４】
前記ゲート駆動回路は、第１及び第２クロック信号、第１及び第２反転クロック信号を利用して駆動され、第４ａ＋１ステージ（ａは、０以上、ｎ／４未満の整数）は、前記第１クロック信号を入力されるクロック端子、及び前記第１反転クロック信号を入力される反転クロック端子を備え、第４ａ＋２ステージは、前記第２クロック信号を入力されるクロック端子、及び前記第２反転クロック信号を入力される反転クロック端子を備え、第４ａ＋３ステージは、前記第１反転クロック信号を入力されるクロック端子、及び前記第１クロック信号を入力される反転クロック端子を備え、第４ａ＋４ステージは、前記第２反転クロック信号を入力されるクロック端子、及び前記第２クロック信号を入力される反転クロック端子を備える。
【００１５】
前記表示装置は、液晶表示装置であり、前記ゲート駆動回路は、非晶質シリコン薄膜トランジスタ（ＴＦＴ）に形成される。
【００１６】
本発明の他の側面によれば、データライン及びゲートラインの交差部に配置された複数の画素と、前記複数の画素それぞれに前記ゲートラインを通じてゲート駆動信号を出力するゲート駆動部と、入力映像に対応するデータ信号を生成して、前記データラインを通じて前記複数の画素それぞれに出力するデータ駆動部と、を備え、前記ゲート駆動部は、本発明の実施形態による少なくとも一つのゲート駆動回路を備える表示装置が提供される。
【発明の効果】
【００１７】
本発明によれば、ゲート駆動回路の出力信号を駆動する駆動トランジスタのゲート電極に連結されたノードがハイインピーダンス状態である時、漏れ電流を減少させてゲート駆動信号の歪曲を顕著に減少させることができる。
【００１８】
また、非晶質シリコン薄膜トランジスタに形成されたゲート駆動回路の製造工程による散布及び動作環境による特性変化を顕著に減少させることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態による表示装置の概略的な構造を示す図面である。
【図２】本発明の一実施形態による画素の構造を示す図面である。
【図３】本発明の一実施形態によるゲート駆動回路の構造を示す図面である。
【図４】本発明の一実施形態によるゲート駆動回路の任意のステージの構造を示す回路図である。
【図５】本発明の一実施形態によるゲート駆動回路の動作を示すタイミング図である。
【図６】ａ−Ｓｉ ＴＦＴに形成されたトランジスタの電流−電圧特性を示すグラフである。
【図７】第２−１、第３−１及び第４−１トランジスタが除去された本発明の比較例によるゲート駆動回路の任意のステージを示す図面である。
【図８】図７の比較例によるゲート駆動回路の動作を示すタイミング図である。
【図９】本発明の他の実施形態によるゲート駆動回路の構造を示す図面である。
【図１０】本発明の他の実施形態によるゲート駆動回路の任意のステージの構造を示す回路図である。
【図１１】本発明の比較例の第２、第３及び第４トランジスタのチャネル幅を変更しつつ、各チャネルの出力信号を示す図面である。
【図１２】本発明の比較例の第２、第３及び第４トランジスタのチャネル幅を変更しつつ、各チャネルの出力信号を示す図面である。
【図１３】本発明の比較例の第２、第３及び第４トランジスタのチャネル幅を変更しつつ、各チャネルの出力信号を示す図面である。
【図１４】本発明の比較例の第２、第３及び第４トランジスタのチャネル幅を変更しつつ、各チャネルの出力信号を示す図面である。
【図１５】本発明の比較例の第２、第３及び第４トランジスタのチャネル幅を変更しつつ、各チャネルの出力信号を示す図面である。
【図１６】本発明の比較例の第２、第３及び第４トランジスタのチャネル幅を変更しつつ、各チャネルの出力信号を示す図面である。
【図１７Ａ】本発明の比較例によるゲート駆動回路において、第１ステージ及び第１５ステージの出力端子の出力信号及び第１ノードの電圧を示すグラフである。
【図１７Ｂ】本発明の一実施形態によるゲート駆動回路において、第１ステージ及び第１５ステージの出力端子の出力信号及び第１ノードの電圧を示すグラフである。
【発明を実施するための形態】
【００２０】
本発明の利点及び特徴、それらを達成する方法は、添付される図面と共に詳細に後述されている実施形態を参照すれば明確になる。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現され、単に、本実施形態は、本発明の開示を完全にし、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の範疇により定義されるのである。下記の説明及び添付された図面は、本発明による動作を理解するためのものであり、当業者が容易に具現できる部分は省略する。
【００２１】
一つの素子が他の素子と“連結された（connected to）”または“カップリングされた（coupled to）”ということは、他の素子と直接連結またはカップリングされた場合、または中間に他の素子を介した場合をいずれも含む。
【００２２】
一方、一つの素子が他の素子と“直接連結された（directly connected to）”または“直接カップリングされた（directly coupled to）”ということは、中間に他の素子を介しないことを表す。明細書の全体にわたって、同じ参照符号は、同じ構成要素を指す。“及び／または”は、言及されたアイテムのそれぞれ及び一つ以上のあらゆる組み合わせを含む。
【００２３】
たとえ、第１、第２などが多様な素子、構成要素及び／またはセクションを述べるために使われるとしても、それらの素子、構成要素及び／またはセクションは、それらの用語により制限されないことはいうまでもない。それらの用語は、単に一つの素子、構成要素またはセクションを他の素子、構成要素またはセクションと区別するために使用するものである。したがって、以下で言及される第１素子、第１構成要素または第１セクションは、本発明の技術的思想内で第２素子、第２構成要素または第２セクションであることもあることはいうまでもない。
【００２４】
本明細書で使われた用語は、実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書において、単数型は、文句で特に言及しない限り複数型も含む。明細書で使われる“含む（comprises）”及び／または“含むところ（comprising）”は、言及された構成要素、ステップ、動作及び／または素子は、一つ以上の他の構成要素、ステップ、動作及び／または素子の存在または追加を排除しない。
【００２５】
とりたてての定義がないならば、本明細書で使われるあらゆる用語（技術及び科学的用語を含む）は、当業者に共通的に理解される意味として使われる。また、一般的に使われる事前に定義されている用語は、明白に特別に定義されていない限り、理想的にまたは過度に解釈されない。
【００２６】
以下、添付された図面を参照して、本発明の実施形態を説明する。
【００２７】
図１は、本発明の一実施形態による表示装置１００の概略的な構造を示す図面である。本発明の実施形態による表示装置１００は、液晶表示装置（Liquid Crystal Display：ＬＣＤ）、有機電界発光表示装置、プラズマディスプレイパネル、電界放出ディスプレイなど多様な種類の表示装置で具現される。以下、表示装置１００が液晶表示装置で具現された場合を中心に本発明の実施形態を記述する。しかし、本発明は、これにより限定されず、本発明の実施形態によるゲート駆動回路は、多様な種類の表示装置に適用されることはいうまでもない。
【００２８】
本発明の一実施形態による表示装置１００は、液晶パネル１１０、タイミング制御部１２０、クロック生成部１３０、ゲート駆動部１４０及び画素ＰＸを備える。
【００２９】
液晶パネル１１０は、映像が表示される表示部ＤＡと、映像が表示されていない非表示部ＰＡとに区分される。
【００３０】
表示部ＤＡは、複数のゲートラインＧ１乃至Ｇｎ、複数のストレージラインＳ１乃至Ｓｎ、複数のデータラインＤ１乃至Ｄｍ、画素スイッチング素子Ｑｐ（図２）及び画素電極ＰＥ（図２）が形成された第１基板２１０（図２）と、カラーフィルタＣＦ（図２）及び共通電極ＣＥ（図２）が形成された第２基板２２０（図２）と、第１基板２１０と第２基板２２０との間に介在された液晶層（図示せず）とを備えて映像を表示する。ゲートラインＧ１乃至Ｇｎは、第１方向に延びて互いに平行に配置され、ストレージラインＳ１乃至Ｓｎは、各ゲートラインＧ１乃至Ｇｎと対応して第１方向に延びる。データラインＤ１乃至Ｄｍは、第２方向に延びて互いに平行に配置される。ゲートラインＧ１乃至Ｇｎ及びストレージラインＳ１乃至Ｓｎが第２方向に延び、データラインＤ１乃至Ｄｍが第１方向に延びた実施形態ももちろん可能である。
【００３１】
図２は、本発明の一実施形態による画素ＰＸの構造を示す図面である。図２を参照して、図１の一つの画素ＰＸについて説明する。例えば、ｉ番目（ｉは、１以上、ｎ以下の自然数）のゲートラインＧｉ及びｊ番目（ｊは、１以上、ｍ以下の自然数）のデータラインＤｊに連結された画素ＰＸは、ゲートラインＧｉに連結されたゲート電極、データラインＤｊに連結された第１電極、及び画素電極ＰＥに連結された第２電極を備える画素スイッチング素子Ｑｐと、スイッチング素子Ｑｐの第２電極に画素電極ＰＥを通じてカップリングされた液晶キャパシタＣｌｃと、ストレージキャパシタＣｓｔとを備える。
【００３２】
液晶キャパシタＣｌｃは、第１基板２１０の画素電極ＰＥ、及び第２基板２２０の共通電極ＣＥを二つの電極として形成され、二つの電極間に誘電体として機能する液晶層を備える。共通電極ＣＥには、共通電圧Ｖｃｏｍが印加される。画素電極ＰＥに印加される電圧によって、液晶層の光透過度が調節されて、各画素ＰＸの輝度が調節される。
【００３３】
画素電極ＰＥは、画素スイッチング素子Ｑｐを通じて、データラインＤｊとカップリングされる。画素スイッチング素子Ｑｐは、ゲートラインＧｉにそのゲート電極が連結されて、ゲートラインＧｉにゲートオン電圧Ｖｏｎが印加されれば、データラインＤｊを通じて伝達されたデータ信号を画素電極ＰＥに印加する。
【００３４】
ストレージキャパシタＣｓｔの一端は、液晶キャパシタＣｌｃとカップリングされ、他端は、ストレージラインＳｉとカップリングされる。
【００３５】
第２基板２２０の共通電極ＣＥの一部領域に、カラーフィルタＣＦが形成される。ここで、画素スイッチング素子Ｑｐは、非晶質シリコンで形成された薄膜トランジスタ（Thin Film Transistor：ａ−Ｓｉ ＴＦＴ）でありうる。
【００３６】
非表示部ＰＡは、映像が表示されていない部分である。第１基板２１０は、第２基板２２０より広く形成されて、映像が表示されていない部分を含む。本発明の一実施形態によれば、非表示部ＰＡに該当する第１基板２１０の一部領域に、ゲート駆動部１４０が構成される。
【００３７】
タイミング制御部１２０は、外部のグラフィック制御器（図示せず）から入力映像信号Ｒ，Ｇ，Ｂ、及びその表示を制御する入力制御信号を受信し、映像データ信号ＤＡＴＡ及びデータ駆動部制御信号ＣＯＮＴ１を生成して、データ駆動部１５０に提供する。タイミング制御部１２０は、水平同期信号Ｈｓｙｎｃ、メインクロック信号Ｍｃｌｋ、データイネーブル信号ＤＥなどの入力制御信号を入力されて、データ駆動部制御信号ＣＯＮＴ１を出力する。ここで、データ駆動部制御信号ＣＯＮＴ１は、データ駆動部１５０の動作を制御する信号であって、データ駆動部１５０の動作を開始する水平開始信号、データ電圧の出力を指示するロード信号などを含む。
【００３８】
これによって、データ駆動部１５０は、映像データ信号ＤＡＴＡ、データ駆動部制御信号ＣＯＮＴ１を提供されて、映像データ信号ＤＡＴＡに対応するデータ信号を各データラインＤ１乃至Ｄｍに提供する。データ駆動部１５０は、ＩＣ（Integrated Circuit）であって、テープキャリアパッケージ（Tape Carrier Package：ＴＣＰ）の形態で液晶パネル１１０と連結されるか、または液晶パネル１１０の非表示部ＰＡ上に形成される。
【００３９】
また、タイミング制御部１２０は、クロック生成制御信号ＣＯＮＴ２をクロック生成部１３０に提供し、第１及び第２開始パルスＳＴＶＦ，ＳＴＶＦＲ及びスキャン方向制御信号ＤＩＲ，ＤＩＲＢをゲート駆動部１４０に提供する。ここで、クロック生成制御信号ＣＯＮＴ２は、ゲートオン電圧Ｖｏｎの出力時期を決定するゲートクロック信号、及びゲートオン電圧Ｖｏｎのパルス幅を決定する出力イネーブル信号などを含む。スキャン方向制御信号ＤＩＲ，ＤＩＲＢは、各ゲートラインＧ１乃至Ｇｎにゲートオン電圧Ｖｏｎが印加される区間、すなわち、ターンオン区間の順序を制御できる。例えば、第１スキャン方向制御信号ＤＩＲがハイレベルであり、第２スキャン方向制御信号ＤＩＲＢがローレベルであれば、第１ゲートラインＧ１にターンオン区間が先に提供され、順次に第２乃至第ｎゲートラインＧ２乃至Ｇｎにターンオン区間が提供される。かかる動作モードを以下で順方向スキャンモードという。または、第１スキャン方向制御信号ＤＩＲがローレベルであり、第２スキャン方向制御信号ＤＩＲＢがハイレベルであれば、第ｎゲートラインＧｎにターンオン区間が先に提供され、順次に第ｎ−１乃至第１ゲートラインＧｎ−１乃至Ｇ１にターンオン区間が提供される。かかる動作モードを以下で逆方向スキャンモードという。
【００４０】
クロック生成部１３０は、クロック生成制御信号ＣＯＮＴ２を利用して、第１クロック信号ＣＫＬ、第１反転クロック信号ＣＫＢＬ、第２クロック信号ＣＫＲ及び第２反転クロック信号ＣＫＢＲを出力できる。第１反転クロック信号ＣＫＢＬは、第１クロック信号ＣＫＬの反転信号、または１／２周期の遅延を有する信号でありうる。第２反転クロック信号ＣＫＢＲは、第２クロック信号ＣＫＲの反転信号、または１／２周期の遅延を有する信号でありうる。第１及び第２クロック信号ＣＫＬ，ＣＫＲの周期は、４水平周期４Ｈであり、第２クロック信号ＣＫＲは、第１クロック信号ＣＫＬから１水平周期１Ｈの遅延を有する。
【００４１】
ゲート駆動部１４０は、第１及び第２開始パルスＳＴＶＦ，ＳＴＶＦＲ、スキャン方向制御信号ＤＩＲ，ＤＩＲＢ、第１及び第２クロック信号ＣＫＬ，ＣＫＲ、第１及び第２反転クロック信号ＣＫＢＬ，ＣＫＢＲ、及びゲートオフ電圧Ｖｏｆｆを利用して、各ゲートラインＧ１乃至Ｇｎに各ゲート信号を提供する。
【００４２】
図１及び図２を参照して説明した表示装置１００の構造は例示的なものであり、本発明の実施形態は、多様な形態で具現され、図１及び図２に示した実施形態に限定されない。例えば、画素ＰＸの細部構造は、多様に変更される。また、実施形態によって、タイミング制御部１２０、クロック生成部１３０、ゲート駆動部１４０及びデータ駆動部１５０から入力されて出力する信号の種類が変わりうる。
【００４３】
図３は、本発明の一実施形態によるゲート駆動回路の構造を示す図面である。
【００４４】
ゲート駆動部１４０は、少なくとも一つのゲート駆動ＩＣを備えて構成され、各ゲート駆動ＩＣは、本発明の実施形態によるゲート駆動回路を備える。本実施形態によるゲート駆動回路は、複数のステージＳＴ１乃至ＳＴｎを備えるシフトレジスタで具現される。複数のステージの個数は、設計者により選択される。図３に示したように、複数のステージＳＴ１乃至ＳＴｎは、第１開始パルスＳＴＶＦ及び第２開始パルスＳＴＶＦＲに従属接続される。各ステージＳＴｉは、第１入力端子Ｇ−２、第２入力端子Ｇ−１、クロック端子ＣＫ、反転クロック端子ＣＫＢ、オフ電圧端子ＶｏｆｆＥ、第３入力端子Ｇ＋１、第４入力端子Ｇ＋２、及び出力端子ＯＵＴを備える。
【００４５】
第１入力端子Ｇ−２は、二つ以前のステージの出力端子ＯＵＴに連結され、第２入力端子Ｇ−１は、一つ以前のステージの出力端子ＯＵＴに連結される。第３入力端子Ｇ＋１は、一つ以後のステージの出力端子ＯＵＴに連結され、第４入力端子Ｇ＋２は、二つ以後のステージの出力端子ＯＵＴに連結される。オフ電圧端子ＶＯｆｆＥは、ゲートオフ電圧Ｖｏｆｆラインに連結される。
【００４６】
本発明の実施形態は、第１及び第２クロック信号ＣＫＬ，ＣＫＲ、第１及び第２反転クロック信号ＣＫＢＬ，ＣＫＢＲを利用するが、ステージの位置によって、異なるクロック信号及び反転クロック信号を入力される。例えば、図３に示したように、奇数番目のステージＳＴ１，ＳＴ３は、第１クロック信号ＣＫＬ及び第１反転クロック信号ＣＫＢＬを入力され、偶数番目のステージＳＴ２，ＳＴ４は、第２クロック信号ＣＫＲ及び第２反転クロック信号ＣＫＢＲを入力される。
【００４７】
また、４ａ＋１番目のステージ（ａは、０以上、ｎ／４未満の整数）は、クロック端子ＣＫに第１クロック信号ＣＫＬが入力され、反転クロック端子ＣＫＢに第１反転クロック信号ＣＫＢＬが入力され、４ａ＋３番目のステージは、クロック端子ＣＫに第１反転クロック信号ＣＫＢＬが入力され、反転クロック端子ＣＫＢに第１クロック信号ＣＫＬが入力される。４ａ＋２番目のステージは、クロック端子ＣＫに第２クロック信号ＣＫＲが入力され、反転クロック端子ＣＫＢに第２反転クロック信号ＣＫＢＲが入力され、４ａ＋４番目のステージは、クロック端子ＣＫに第２反転クロック信号ＣＫＢＲが入力され、反転クロック端子ＣＫＢに第２クロック信号ＣＫＲが入力される。
【００４８】
第１ステージＳＴ１の第１入力端子Ｇ−２には、第１開始パルスＳＴＶＦが入力され、第２入力端子Ｇ−１には、第２開始パルスＳＴＶＦＲが入力される。第２ステージＳＴ２の第１入力端子Ｇ−２には、第２開始パルスＳＴＶＦＲが入力され、第２入力端子Ｇ−１は、第１ステージＳＴ１の出力端子ＯＵＴに連結される。第１開始パルスＳＴＶＦ及び第２開始パルスＳＴＶＦＲは、約２水平周期のゲートオン電圧Ｖｏｎ区間を有し、第２開始パルスＳＴＶＦＲは、第１開始パルスＳＴＶＦから１水平周期の遅延を有する。
【００４９】
各ステージの出力端子ＯＵＴを通じて出力された出力信号Ｇｏｕｔ１乃至Ｇｏｕｔｎは、各画素ＰＸに出力されるゲート信号であり、ゲートラインＧ１乃至Ｇｎを通じて各画素ＰＸに出力される。他の例として、出力信号Ｇｏｕｔ１乃至Ｇｏｕｔｎは、各画素ＰＸに出力されるストレージ電圧であり、ストレージラインＳ１乃至Ｓｎを通じて各画素ＰＸに出力される。
【００５０】
図４は、本発明の一実施形態によるゲート駆動回路の任意のステージＳＴｉの構造を示す回路図である。
【００５１】
本実施形態によるゲート駆動回路のステージＳＴｉは、第１乃至第３ノードｎ１，ｎ２，ｎ３を備え、以前のステージの出力信号を入力されて、第１ノードｎ１に入力する入力回路部４１０ａ、第１ノードｎ１の電圧によって、出力信号Ｇｏｕｔｉを生成する駆動回路部４２０、及び第１ノードｎ１がハイインピーダンス（Ｈｉｇｈ−Ｚ）状態である時、第３ノードｎ３を一定な電圧レベル以上でハイインピーダンス状態に維持して、漏れ電流を遮断する漏れ遮断回路部４３０ａを備える。ハイインピーダンス状態は、あるノードにドレイン電極またはソース電極が連結されたトランジスタがいずれもターンオフされた状態を意味する。
【００５２】
また、第３ノードｎ３は、第１ノードｎ１と同じタイミングでハイインピーダンス状態となる。
【００５３】
本発明の実施形態によるゲート駆動回路は、ｎ型トランジスタ、ｐ型トランジスタ、またはＣＭＯＳ（complementary metal oxide semiconductor）を利用して具現される。以下、ｎ型トランジスタを利用して具現された本発明の実施形態によるゲート駆動回路を中心に説明する。しかし、本発明は、ｎ型トランジスタで具現された実施形態に限定されず、ｐ型トランジスタまたはＣＭＯＳを利用して具現された実施形態を含む。
【００５４】
本実施形態による入力回路部４１０ａは、第２トランジスタＴ２及び第２−１トランジスタＴ２−１を備える。第２トランジスタＴ２は、第１入力端子Ｇ−２に連結されたゲート電極、第２入力端子Ｇ−１に連結された第１電極、及び第３ノードｎ３に連結された第２電極を備える。第２−１トランジスタＴ２−１は、第１入力端子Ｇ−２に連結されたゲート電極、第３ノードｎ３に連結された第１電極、及び第１ノードｎ１に連結された第２電極を備える。
【００５５】
本実施形態による駆動回路部４２０は、第１トランジスタＴ１、第５乃至第７トランジスタＴ５，Ｔ６，Ｔ７、ブースティングキャパシタＣｂ、及びカップリングキャパシタＣｃを備える。第１トランジスタＴ１は、第１ノードｎ１に連結されたゲート電極、クロック端子ＣＫに連結された第１電極、及び出力端子ＯＵＴに連結された第２電極を備える。ブースティングキャパシタＣｂは、第１ノードｎ１と出力端子ＯＵＴとの間に連結される。第５トランジスタＴ５は、第２ノードに連結されたゲート電極、出力端子ＯＵＴに連結された第１電極、及びオフ電圧端子ＶｏｆｆＥに連結された第２電極を備える。第６トランジスタＴ６は、反転クロック端子ＣＫＢに連結されたゲート電極、出力端子ＯＵＴに連結された第１電極、及びオフ電圧端子ＶｏｆｆＥに連結された第２電極を備える。第７トランジスタＴ７は、第１ノードｎ１に連結されたゲート電極、第２ノードｎ２に連結された第１電極、及びオフ電圧端子ＶｏｆｆＥに連結された第２電極を備える。第１キャパシタＣｃは、クロック端子ＣＫと第２ノードｎ２との間に連結される。
【００５６】
第１トランジスタＴ１は、第１ノードｎ１の電圧によって、出力信号を生成して、出力端子ＯＵＴに出力する。ブースティングキャパシタＣｂは、出力信号がフルスイングするように、第１トランジスタＴ１のゲート電極と第２電極との電圧差を確保する。
【００５７】
漏れ遮断回路部４３０ａは、第３トランジスタＴ３、第３−１トランジスタＴ３−１、第４トランジスタＴ４、及び第４−１トランジスタＴ４−１を備える。第３トランジスタＴ３は、第４入力端子Ｇ＋２に連結されたゲート電極、第３ノードｎ３に連結された第１電極、及び第３入力端子Ｇ＋１に連結された第２電極を備える。第３−１トランジスタＴ３−１は、第４入力端子Ｇ＋２に連結されたゲート電極、第３ノードｎ３に連結された第１電極、及び第１ノードｎ１に連結された第２電極を備える。第４トランジスタＴ４は、第２ノードｎ２に連結されたゲート電極、第３ノードｎ３に連結された第１電極、及びオフ電圧端子ＶｏｆｆＥに連結された第２電極を備える。第４−１トランジスタＴ４−１は、第２ノードｎ２に連結されたゲート電極、第３ノードｎ３に連結された第１電極、及び第１ノードｎ１に連結された第２電極を備える。
【００５８】
図５は、本発明の一実施形態によるゲート駆動回路の動作を示すタイミング図である。図５のタイミング図を利用して、図４の回路の動作を説明する。図５は、任意のステージＳＴｉの各端子及びノードの電圧レベルを示す。Ｖｎ１乃至Ｖｎ３は、それぞれ第１乃至第３ノードｎ１乃至ｎ３の電圧を表す。
【００５９】
まず、Ｐ１区間で、第２ノードｎ２がカップリングキャパシタＣｃを通じてクロック端子ＣＫにカップリングされて、ゲートオフ電圧Ｖｏｆｆとなる。第１ノードｎ１及び第３ノードｎ３は、第２トランジスタＴ２及び第２−１トランジスタＴ２−１が第１入力端子Ｇ−２のゲートオン電圧Ｖｏｎによりターンオンされて、第１ノードｎ１及び第３ノードｎ３に第２入力端子Ｇ−１のゲートオフ電圧Ｖｏｆｆが印加されることによって、ゲートオフ電圧Ｖｏｆｆを有する。出力端子ＯＵＴは、第６トランジスタＴ６が反転クロック端子ＣＫＢのゲートオン電圧Ｖｏｎによりターンオンされて、出力端子ＯＵＴにオフ電圧端子ＶｏｆｆＥのゲートオフ電圧Ｖｏｆｆが印加されることによって、ゲートオフ電圧Ｖｏｆｆを有する。
【００６０】
Ｐ２区間では、第１ノードｎ１のプリチャージが行われる。Ｐ２区間で、第２及び第２−１トランジスタＴ２，Ｔ２−１のターンオン状態が維持されつつ、第２入力端子Ｇ−１がゲートオン電圧Ｖｏｎを有して、第１ノードｎ１及び第３ノードｎ３にゲートオン電圧Ｖｏｎが印加される。第１ノードｎ１は、第１または第２クロック信号のスイング幅から、第２及び第２−１トランジスタＴ２，Ｔ２−１のしきい電圧Ｖｔｈ＿Ｔ２＿２−１を差し引いたほどの電圧レベル△ＶＣＫ−Ｖｔｈ＿Ｔ２＿２−１までプリチャージされる。第１ノードｎ１の電圧レベルは、第１ノードｎ１での蓄電成分によって徐々に増加する。第３ノードｎ３は、第１または第２クロック信号のスイング幅から、第２トランジスタＴ２のしきい電圧Ｖｔｈ＿Ｔ２を差し引いたほどの電圧レベル△ＶＣＫ−Ｖｔｈ＿Ｔ２までチャージされる。第２ノードは、ゲートオフ電圧Ｖｏｆｆレベルに維持される。出力端子ＯＵＴは、第６トランジスタＴ６がターンオン状態に維持されて、ゲートオフ電圧Ｖｏｆｆレベルに維持される。
【００６１】
第３、第３−１、第４、第４−１トランジスタＴ３，Ｔ３−１，Ｔ４，Ｔ４−１は、Ｐ１及びＰ２区間でターンオフ状態に維持される。
【００６２】
Ｐ３区間では、第１入力端子Ｇ−２がゲートオフ電圧Ｖｏｆｆを有することによって、第２及び第２−１トランジスタＴ２，Ｔ２−１がターンオフされる。第２ノードｎ２は、第１ノードｎ１の電圧により、第７トランジスタＴ７がターンオンされることによって、ゲートオフ電圧Ｖｏｆｆに維持される。第２ノードｎ２がゲートオフ電圧Ｖｏｆｆを有することによって、第４及び第４−１トランジスタＴ４，Ｔ４−１は、ターンオフ状態に維持される。第３及び第３−１トランジスタＴ３，Ｔ３−１は、第４入力端子Ｇ＋２がゲートオフ電圧Ｖｏｆｆを有することによって、ターンオフ状態に維持される。第２、第２−１、第３、第３−１、第４及び第４−１トランジスタＴ２，Ｔ２−１，Ｔ３，Ｔ３−１，Ｔ４及びＴ４−１がいずれもターンオフ状態に維持されることによって、第１ノードｎ１は、フローティング状態となり、第３ノードｎ３の電圧は、Ｐ２区間での電圧レベル、すなわち、△ＶＣＫ−Ｖｔｈ＿Ｔ２レベルに維持される。第１トランジスタＴ１は、第１ノードｎ１の電圧によりターンオンされ、出力端子ＯＵＴは、ゲートオン電圧Ｖｏｎを有するクロック端子ＣＫの電圧を印加される。この時、第１ノードｎ１は、出力端子ＯＵＴの電圧により、ブースティングキャパシタＣｂを通じて△ＶＣＫ＋Ｖｂｏｏｓｔ電圧にブースティングされ、これによって、第１トランジスタＴ１が飽和領域で動作できるようにＶｇｓが維持される。ここで、Ｖｂｏｏｓｔは、ブースティングキャパシタＣｂによりブースティングされる電圧であって、数式１のように決定される。
【００６３】
［数１］
Ｖｂｏｏｓｔ＝（Ｃｂ／第１ノードでの蓄電成分）＊△ＶＯＵＴ
ここで、△ＶＯＵＴは、出力端子ＯＵＴの電圧変化量を意味する。
【００６４】
第１ノードｎ１の電圧がブースティングキャパシタＣｂを通じてブースティングされることによって、出力端子ＯＵＴの電圧は、フルスイングが可能になる。この時、第１ノードｎ１がハイインピーダンス状態を維持してはじめて、第１ノードｎ１の電圧がブースティング状態を維持できる。本発明の実施形態は、第１ノードｎ１がハイインピーダンス状態で漏れ電流が発生して、電圧が下降することを防止する。本発明の実施形態によれば、第３ノードｎ３は、Ｐ３区間で△ＶＣＫ−Ｖｔｈ＿Ｔ２レベルに維持されるが、これによって、第２−１、第３−１及び第４−１トランジスタＴ２−１，Ｔ３−１，Ｔ４−１のＶｇｓがマイナス値に減少する。したがって、Ｐ３区間で、第２−１、第３−１及び第４−１トランジスタＴ２−１，Ｔ３−１，Ｔ４−１を通じた漏れ電流は顕著に減少する。以下、図６乃至図８を参照して、漏れ電流の減少効果をさらに詳細に説明する。
【００６５】
図６は、ａ−Ｓｉ ＴＦＴに形成されたトランジスタの電流−電圧特性を示すグラフである。
【００６６】
本発明の実施形態によるゲート駆動回路は、ａ−Ｓｉ ＴＦＴによって形成される。しかし、ａ−Ｓｉ ＴＦＴは、回路内のトランジスタの特性偏差が工程及び使用環境によって大きい。特に、高温状態でゲート駆動回路の欠陥（Gate Block Defect：ＧＢＤ）が発生し、特に、回路内のトランジスタがターンオフ状態であるＶｇｓ＝０Ｖでロット間の特性散布が存在して、ターンオフ状態で漏れ電流が発生しうる。高温条件にバックライトからの光照射条件が加えられれば、Ｖｇｓ＝０Ｖ条件で漏れ電流はさらに増加する。これによって、ａ−Ｓｉ ＴＦＴによって形成されたゲート駆動回路は、Ｖｇｓ＝０Ｖで漏れ電流が発生して、ハイインピーダンス状態が維持されない。特に、ブースティングキャパシタを利用するゲート駆動回路の場合、ブースティングキャパシタの一端がハイインピーダンス状態でフローティングされる時、漏れ電流によりフローティングされたノードの電圧が正しくブースティングされない現象が発生する。
【００６７】
かかる不良のほとんどは、高温動作実験で初期状態（チャンバー投入後、１０時間以内）で発生するが、それを制御するためにＦＡＢ（fabrication）工程をセットアップして、トランジスタの初期電流−電圧特性を制御する方法に接近しているが、これは、工程マージンなどで制限的な要素として作用する。
【００６８】
図６は、ロット間にトランジスタの特性散布が存在し、トランジスタのチャネル幅Ｗが１０００ｎｍであり、高温、すなわち、７０℃で光照射が存在する場合（１条件）及び光照射が存在しない場合（２条件）で、ａ−Ｓｉ ＴＦＴ上に形成されたトランジスタの電流−電圧特性を示すグラフである。図６は、特に、光照射が存在する場合に、光照射が存在しない場合に比べて、Ｖｇｓ＝０Ｖ条件で漏れ電流が増加することを表す。本発明の実施形態は、第３ノードｎ３の電圧をステージ活性化区間で△ＶＣＫ−Ｖｔｈ＿Ｔ２レベルに維持させて、第２−１、第３−１及び第４−１トランジスタＴ２−１，Ｔ３−１，Ｔ４−１のＶｇｓがマイナス値を有させることによって、第１ノードｎ１がハイインピーダンス状態である間、漏れ電流を顕著に減少させる。例えば、ゲートオフ電圧Ｖｏｆｆが−１０Ｖであり、ゲートオン電圧Ｖｏｎが１５Ｖであり、Ｖｔｈ＿Ｔ２が３Ｖである場合、第２−１トランジスタＴ２−１のＶｇｓは、Ｖｇｓ＝Ｖｏｆｆ−（Ｖｏｎ−Ｖｔｈ＿Ｔ２）＝−１０Ｖ−（１５Ｖ−３Ｖ）＝−２２Ｖとなって、図６に表示されたように、第２−１トランジスタＴ２−１の動作点が移動して、光照射時、Ｖｇｓ＝０Ｖである場合に比べて漏れ電流が１／１００以上減少する。第３−１及び第４−１トランジスタＴ３−１，Ｔ４−１も同様に、Ｖｇｓが減少して、ハイインピーダンス状態の間に漏れ電流が１／１００以上減少する。したがって、本発明の実施形態によれば、第１ノードｎ１がハイインピーダンス状態でパネル散布及び環境変化に対して正常電圧を維持でき、安定したゲート駆動が行われる。
【００６９】
図７は、第２−１、第３−１及び第４−１トランジスタＴ２−１，Ｔ３−１，Ｔ４−１が除去された本発明の比較例によるゲート駆動回路の任意のステージを示す図面である。図８は、図７の比較例によるゲート駆動回路の動作を示すタイミング図である。
【００７０】
図７に示したように、比較例では、第２−１、第３−１及び第４−１トランジスタＴ２−１，Ｔ３−１，Ｔ４−１が存在せず、第３ノードｎ３も備えられていない。これによって、比較例では、Ｐ６区間で第１ノードｎ１がハイインピーダンス状態でフローティングされる時、第２乃至第４トランジスタＴ２，Ｔ３，Ｔ４を通じて漏れ電流が発生して、第１ノードｎ１の電圧Ｖｎ１が、Ｐ６区間で点線で表示されたようにハイインピーダンス状態に維持されず、実線で表示されたように電圧が下降する。第１ノードｎ１の電圧が漏れ電流によって下降することによって、出力端子ＯＵＴの電圧も、Ｐ６区間で点線で表示されたように維持されず、実線で表示されたように歪曲が発生する。本発明の実施形態は、前述したように、第２−１、第３−１及び第４−１トランジスタＴ２−１，Ｔ３−１，Ｔ４−１を導入して、ゲート駆動信号の歪曲を除去する。
【００７１】
図１１乃至図１６は、本発明の比較例の第２、第３及び第４トランジスタＴ２，Ｔ３，Ｔ４のチャネル幅Ｗを変更しつつ、各チャネルの出力信号Ｇｏｕｔ１乃至Ｇｏｕｔｎを示す図面である。図１１乃至図１６の実験結果において、第１トランジスタＴ１は、チャネル幅Ｗが２０５０μｍ、第５及び第６トランジスタＴ５，Ｔ６は、チャネル幅Ｗが５４０μｍ、第７トランジスタＴ７は、チャネル幅Ｗが１７０μｍに設定された。また、第１乃至第７トランジスタＴ１乃至Ｔ７のチャネル深さは、いずれも４μｍである。カップリングキャパシタＣｃの電気容量は１．５ｐＦ、ブースティングキャパシタＣｂの電気容量は２．５ｐＦである。図１１乃至図１６において、第２、第３及び第４トランジスタＴ２，Ｔ３，Ｔ４のチャネル幅Ｗは、表１に示す通りである。
【００７２】
【表１】
【００７３】
図１１乃至図１６の実験結果によれば、Ｔ３＞Ｔ２＞Ｔ４の順序で漏れ電流により出力信号Ｇｏｕｔ１乃至Ｇｏｕｔｎの波形に影響を及ぼすということが分かる。また、第２乃至第４トランジスタＴ２，Ｔ３，Ｔ４がいずれもチャネル幅を１００μｍに有するとしても、依然として出力端子ＯＵＴのゲート駆動信号の波形で歪曲が発生することが分かる。
【００７４】
図１７Ａ及び図１７Ｂは、本発明の比較例及び本発明の一実施形態によるゲート駆動回路において、第１ステージＳＴ１及び第１５ステージＳＴ１５の出力端子ＯＵＴの出力信号Ｇｏｕｔ１，Ｇｏｕｔ１５及び第１ノードｎ１の電圧を示すグラフである。
【００７５】
図１７Ａの本発明の比較例では、第１ステージＳＴ１の出力信号Ｇｏｕｔ１で歪曲が発生し、第１ノードｎ１の電圧Ｖｎ１＿ＳＴ１は、ステージ活性化区間でハイインピーダンス状態が維持されず、電圧降下が発生し続けるということが分かる。また、第１５ステージＳＴ１５では、出力信号が出力されなかった。一方、図１７Ｂの本発明の一実施形態では、第１ステージＳＴ１及び第１５ステージＳＴ１５でいずれも歪曲のない出力信号Ｇｏｕｔ１，Ｇｏｕｔ１５が出力され、第１ノードｎ１の電圧も、ステージ活性化区間で一定な電圧レベル以上に維持されるということが分かる。
【００７６】
図９は、本発明の他の実施形態によるゲート駆動回路の構造を示す図面であり、図１０は、本発明の他の実施形態によるゲート駆動回路の任意のステージの構造を示す回路図である。
【００７７】
本発明の他の実施形態によれば、ステージ活性化区間で、第３ノードｎ３の電圧を維持するための第８トランジスタＴ８がさらに備えられる。前述した本発明の一実施形態によれば、第３ノードｎ３がハイインピーダンス状態となる間に、第３ノードｎ３のハイインピーダンス状態を維持する第２、第３及び第４トランジスタＴ２，Ｔ３，Ｔ４は、Ｖｇｓ＝０Ｖとなる。本発明の他の実施形態では、出力端子ＯＵＴを第３ノードｎ３に連結する方式で、第２、第３及び第４トランジスタＴ２，Ｔ３，Ｔ４のＶｇｓ＝０Ｖとなることを回避する。すなわち、図１０に示したように、第８トランジスタは、出力端子ＯＵＴに連結されたゲート電極、クロック端子ＣＫに連結された第１電極、及び第３ノードｎ３に連結された第２電極を備え、出力端子ＯＵＴにゲートオン電圧Ｖｏｎが出力される間に、第３ノードｎ３の電圧が△ＶＣＫ−Ｖｔｈ＿Ｔ２以下に降下することを防止する。
【００７８】
本発明の他の実施形態では、図９に示したように、各ステージが第１入力端子Ｇ−２、第１スキャン方向制御信号端子ＤＩＲＥ、第２スキャン方向制御信号端子ＤＩＲＢＥ、及び第４入力端子Ｇ＋２を備える。これによって、スキャン方向制御信号ＤＩＲ，ＤＩＲＢによって設定されるスキャン方向によって、ゲート駆動信号Ｇ１乃至Ｇｎを生成して出力できる。各ステージも、図１０に示したように、スキャン方向制御信号ＤＩＲ，ＤＩＲＢに応答して動作する。
【００７９】
これまで、本発明について、望ましい実施形態を中心に述べた。当業者は、本発明の本質的な特性から逸脱しない範囲で、変形された形態に本発明を具現可能であるということを理解できるであろう。したがって、前記開示された実施形態は、限定的な観点ではなく、説明的な観点で考慮されねばならない。本発明の範囲は、前述した説明ではなく、特許請求の範囲に表れており、特許請求の範囲により請求された発明、及び請求された発明と均等な発明は、本発明に含まれていると解釈されねばならない。
【産業上の利用可能性】
【００８０】
本発明は、表示装置関連の技術分野に適用可能である。
【符号の説明】
【００８１】
１００ 表示装置
１１０ 液晶パネル
１２０ タイミング制御部
１３０ クロック生成部
１４０ ゲート駆動部
１５０ データ駆動部
２１０ 第１基板
２２０ 第２基板
４１０ａ，４１０ｂ 入力回路部
４２０ 駆動回路部
４３０ａ，４３０ｂ 漏れ遮断回路部
ＤＡ 表示部
ＰＡ 非表示部
ＰＥ 画素電極
ＣＥ 共通電極
ＣＦ カラーフィルタ
【技術分野】
【０００１】
本発明の実施形態は、表示装置のゲート駆動回路及びそれを利用した表示装置に関する。
【背景技術】
【０００２】
表示装置は、データ駆動部で入力データをデータ信号に変換し、ゲート駆動部で各画素の走査を制御して、各画素の輝度を調節することによって、入力データに対応する映像を表示する。データ駆動部及びゲート駆動部は、タイミング制御部の制御信号により決定されるタイミングによって動作できる。
【０００３】
一方、液晶表示装置の各画素は、ゲートラインにカップリングされて、映像データ電圧が充電される液晶キャパシタと、液晶キャパシタとカップリングされて、液晶キャパシタに充電された電圧を維持させるストレージキャパシタとを備える。液晶キャパシタに充電された電圧によって、映像が表示される。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、ゲート駆動回路の出力信号を駆動する駆動トランジスタのゲート電極に連結されたノードがハイインピーダンス状態である時、漏れ電流を減少させてゲート駆動信号の歪曲を防止するためのものである。
【０００５】
また、非晶質シリコン薄膜トランジスタに形成されたゲート駆動回路の製造工程による散布及び動作環境による特性変化を減少させるゲート駆動回路及び表示装置を提供するためのものである。
【課題を解決するための手段】
【０００６】
本発明の一実施形態の一側面によるゲート駆動回路は、少なくとも一つの開始パルスに従属接続された複数のステージを備え、表示装置を駆動するように構成され、前記複数のステージそれぞれは、第１ノード及び前記第１ノードと少なくとも一つのトランジスタを通じてカップリングされた第３ノードを備え、以前のステージの出力信号に応答して、前記第１ノードに駆動電圧を入力する入力回路部と、前記第１ノードの電圧によって、出力信号を生成する駆動回路部と、前記第１ノードがハイインピーダンス状態である時、前記第３ノードをハイインピーダンスに維持させて、前記第１ノードからの漏れ電流を遮断する漏れ遮断回路部と、を備える。
【０００７】
前記駆動回路部は、該当ステージの出力信号を出力する出力端子と前記第１ノードとの間に連結されたブースティングキャパシタを備え、前記ブースティングキャパシタは、前記第１ノードがハイインピーダンス状態である時、前記該当ステージの出力端子の電圧によって、前記第１ノードの電圧をブースティングする。
【０００８】
前記複数のステージそれぞれは、二つ以前のステージの出力端子に連結された第１入力端子、及び第１制御信号に連結された第２入力端子を備え、前記入力回路部は、前記第１入力端子に連結されたゲート電極、前記第２入力端子に連結された第１電極、及び前記第３ノードに連結された第２電極を備える第２トランジスタと、前記第１入力端子に連結されたゲート電極、前記第３ノードに連結された第１電極、及び前記第１ノードに連結された第２電極を備える第２−１トランジスタと、を備える。前記第１制御信号は、一つ以前のステージの出力端子またはスキャン方向制御信号でありうる。
【０００９】
前記複数のステージそれぞれは、クロック端子、反転クロック端子、出力信号を出力する出力端子、及びゲートオフ電圧を入力されるオフ電圧端子を備え、前記駆動回路部は、第２ノードを備え、前記第１ノードに連結されたゲート電極、前記クロック端子に連結された第１電極、及び前記出力端子に連結された第２電極を備える第１トランジスタと、前記第２ノードに連結されたゲート電極、前記出力端子に連結された第１電極、及び前記オフ電圧端子に連結された第２電極を備える第５トランジスタと、前記反転クロック端子に連結されたゲート電極、前記出力端子に連結された第１電極、及び前記オフ電圧端子に連結された第２電極を備える第６トランジスタと、前記第１ノードに連結されたゲート電極、前記第２ノードに連結された第１電極、及び前記オフ電圧端子に連結された第２電極を備える第７トランジスタと、前記クロック端子と前記第２ノードとの間に連結されたカップリングキャパシタと、前記第１ノードと前記出力端子との間に連結されたブースティングキャパシタと、を備える。
【００１０】
前記複数のステージそれぞれは、第２制御信号に連結された第３入力端子、及び二つ以後のステージの出力端子に連結された第４入力端子を備え、前記漏れ遮断回路部は、前記第４入力端子に連結されたゲート電極、前記第３ノードに連結された第１電極、及び前記第３入力端子に連結された第２電極を備える第３トランジスタと、前記第４入力端子に連結されたゲート電極、前記第３ノードに連結された第１電極、及び前記第１ノードに連結された第２電極を備える第３−１トランジスタと、を備える。
【００１１】
また、前記複数のステージそれぞれは、第２制御信号に連結された第３入力端子、及び二つ以後のステージの出力端子に連結された第４入力端子を備え、前記漏れ遮断回路部は、前記第４入力端子に連結されたゲート電極、前記第３ノードに連結された第１電極、及び前記第３入力端子に連結された第２電極を備える第３トランジスタと、前記第４入力端子に連結されたゲート電極、前記第３ノードに連結された第１電極、及び前記第１ノードに連結された第２電極を備える第３−１トランジスタと、前記第２ノードに連結されたゲート電極、前記第３ノードに連結された第１電極、及び前記オフ電圧端子に連結された第２電極を備える第４トランジスタと、前記第２ノードに連結されたゲート電極、前記第３ノードに連結された第１電極、及び前記第１ノードに連結された第２電極を備える第４−１トランジスタと、を備える。
【００１２】
前記第２制御信号は、一つ以後のステージの出力信号または反転スキャン方向制御信号でありうる。
【００１３】
また、前記複数のステージそれぞれは、前記出力端子に連結されたゲート電極、前記クロック端子に連結された第１電極、及び前記第３ノードに連結された第２電極を備える第８トランジスタをさらに備える。
【００１４】
前記ゲート駆動回路は、第１及び第２クロック信号、第１及び第２反転クロック信号を利用して駆動され、第４ａ＋１ステージ（ａは、０以上、ｎ／４未満の整数）は、前記第１クロック信号を入力されるクロック端子、及び前記第１反転クロック信号を入力される反転クロック端子を備え、第４ａ＋２ステージは、前記第２クロック信号を入力されるクロック端子、及び前記第２反転クロック信号を入力される反転クロック端子を備え、第４ａ＋３ステージは、前記第１反転クロック信号を入力されるクロック端子、及び前記第１クロック信号を入力される反転クロック端子を備え、第４ａ＋４ステージは、前記第２反転クロック信号を入力されるクロック端子、及び前記第２クロック信号を入力される反転クロック端子を備える。
【００１５】
前記表示装置は、液晶表示装置であり、前記ゲート駆動回路は、非晶質シリコン薄膜トランジスタ（ＴＦＴ）に形成される。
【００１６】
本発明の他の側面によれば、データライン及びゲートラインの交差部に配置された複数の画素と、前記複数の画素それぞれに前記ゲートラインを通じてゲート駆動信号を出力するゲート駆動部と、入力映像に対応するデータ信号を生成して、前記データラインを通じて前記複数の画素それぞれに出力するデータ駆動部と、を備え、前記ゲート駆動部は、本発明の実施形態による少なくとも一つのゲート駆動回路を備える表示装置が提供される。
【発明の効果】
【００１７】
本発明によれば、ゲート駆動回路の出力信号を駆動する駆動トランジスタのゲート電極に連結されたノードがハイインピーダンス状態である時、漏れ電流を減少させてゲート駆動信号の歪曲を顕著に減少させることができる。
【００１８】
また、非晶質シリコン薄膜トランジスタに形成されたゲート駆動回路の製造工程による散布及び動作環境による特性変化を顕著に減少させることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態による表示装置の概略的な構造を示す図面である。
【図２】本発明の一実施形態による画素の構造を示す図面である。
【図３】本発明の一実施形態によるゲート駆動回路の構造を示す図面である。
【図４】本発明の一実施形態によるゲート駆動回路の任意のステージの構造を示す回路図である。
【図５】本発明の一実施形態によるゲート駆動回路の動作を示すタイミング図である。
【図６】ａ−Ｓｉ ＴＦＴに形成されたトランジスタの電流−電圧特性を示すグラフである。
【図７】第２−１、第３−１及び第４−１トランジスタが除去された本発明の比較例によるゲート駆動回路の任意のステージを示す図面である。
【図８】図７の比較例によるゲート駆動回路の動作を示すタイミング図である。
【図９】本発明の他の実施形態によるゲート駆動回路の構造を示す図面である。
【図１０】本発明の他の実施形態によるゲート駆動回路の任意のステージの構造を示す回路図である。
【図１１】本発明の比較例の第２、第３及び第４トランジスタのチャネル幅を変更しつつ、各チャネルの出力信号を示す図面である。
【図１２】本発明の比較例の第２、第３及び第４トランジスタのチャネル幅を変更しつつ、各チャネルの出力信号を示す図面である。
【図１３】本発明の比較例の第２、第３及び第４トランジスタのチャネル幅を変更しつつ、各チャネルの出力信号を示す図面である。
【図１４】本発明の比較例の第２、第３及び第４トランジスタのチャネル幅を変更しつつ、各チャネルの出力信号を示す図面である。
【図１５】本発明の比較例の第２、第３及び第４トランジスタのチャネル幅を変更しつつ、各チャネルの出力信号を示す図面である。
【図１６】本発明の比較例の第２、第３及び第４トランジスタのチャネル幅を変更しつつ、各チャネルの出力信号を示す図面である。
【図１７Ａ】本発明の比較例によるゲート駆動回路において、第１ステージ及び第１５ステージの出力端子の出力信号及び第１ノードの電圧を示すグラフである。
【図１７Ｂ】本発明の一実施形態によるゲート駆動回路において、第１ステージ及び第１５ステージの出力端子の出力信号及び第１ノードの電圧を示すグラフである。
【発明を実施するための形態】
【００２０】
本発明の利点及び特徴、それらを達成する方法は、添付される図面と共に詳細に後述されている実施形態を参照すれば明確になる。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現され、単に、本実施形態は、本発明の開示を完全にし、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の範疇により定義されるのである。下記の説明及び添付された図面は、本発明による動作を理解するためのものであり、当業者が容易に具現できる部分は省略する。
【００２１】
一つの素子が他の素子と“連結された（connected to）”または“カップリングされた（coupled to）”ということは、他の素子と直接連結またはカップリングされた場合、または中間に他の素子を介した場合をいずれも含む。
【００２２】
一方、一つの素子が他の素子と“直接連結された（directly connected to）”または“直接カップリングされた（directly coupled to）”ということは、中間に他の素子を介しないことを表す。明細書の全体にわたって、同じ参照符号は、同じ構成要素を指す。“及び／または”は、言及されたアイテムのそれぞれ及び一つ以上のあらゆる組み合わせを含む。
【００２３】
たとえ、第１、第２などが多様な素子、構成要素及び／またはセクションを述べるために使われるとしても、それらの素子、構成要素及び／またはセクションは、それらの用語により制限されないことはいうまでもない。それらの用語は、単に一つの素子、構成要素またはセクションを他の素子、構成要素またはセクションと区別するために使用するものである。したがって、以下で言及される第１素子、第１構成要素または第１セクションは、本発明の技術的思想内で第２素子、第２構成要素または第２セクションであることもあることはいうまでもない。
【００２４】
本明細書で使われた用語は、実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書において、単数型は、文句で特に言及しない限り複数型も含む。明細書で使われる“含む（comprises）”及び／または“含むところ（comprising）”は、言及された構成要素、ステップ、動作及び／または素子は、一つ以上の他の構成要素、ステップ、動作及び／または素子の存在または追加を排除しない。
【００２５】
とりたてての定義がないならば、本明細書で使われるあらゆる用語（技術及び科学的用語を含む）は、当業者に共通的に理解される意味として使われる。また、一般的に使われる事前に定義されている用語は、明白に特別に定義されていない限り、理想的にまたは過度に解釈されない。
【００２６】
以下、添付された図面を参照して、本発明の実施形態を説明する。
【００２７】
図１は、本発明の一実施形態による表示装置１００の概略的な構造を示す図面である。本発明の実施形態による表示装置１００は、液晶表示装置（Liquid Crystal Display：ＬＣＤ）、有機電界発光表示装置、プラズマディスプレイパネル、電界放出ディスプレイなど多様な種類の表示装置で具現される。以下、表示装置１００が液晶表示装置で具現された場合を中心に本発明の実施形態を記述する。しかし、本発明は、これにより限定されず、本発明の実施形態によるゲート駆動回路は、多様な種類の表示装置に適用されることはいうまでもない。
【００２８】
本発明の一実施形態による表示装置１００は、液晶パネル１１０、タイミング制御部１２０、クロック生成部１３０、ゲート駆動部１４０及び画素ＰＸを備える。
【００２９】
液晶パネル１１０は、映像が表示される表示部ＤＡと、映像が表示されていない非表示部ＰＡとに区分される。
【００３０】
表示部ＤＡは、複数のゲートラインＧ１乃至Ｇｎ、複数のストレージラインＳ１乃至Ｓｎ、複数のデータラインＤ１乃至Ｄｍ、画素スイッチング素子Ｑｐ（図２）及び画素電極ＰＥ（図２）が形成された第１基板２１０（図２）と、カラーフィルタＣＦ（図２）及び共通電極ＣＥ（図２）が形成された第２基板２２０（図２）と、第１基板２１０と第２基板２２０との間に介在された液晶層（図示せず）とを備えて映像を表示する。ゲートラインＧ１乃至Ｇｎは、第１方向に延びて互いに平行に配置され、ストレージラインＳ１乃至Ｓｎは、各ゲートラインＧ１乃至Ｇｎと対応して第１方向に延びる。データラインＤ１乃至Ｄｍは、第２方向に延びて互いに平行に配置される。ゲートラインＧ１乃至Ｇｎ及びストレージラインＳ１乃至Ｓｎが第２方向に延び、データラインＤ１乃至Ｄｍが第１方向に延びた実施形態ももちろん可能である。
【００３１】
図２は、本発明の一実施形態による画素ＰＸの構造を示す図面である。図２を参照して、図１の一つの画素ＰＸについて説明する。例えば、ｉ番目（ｉは、１以上、ｎ以下の自然数）のゲートラインＧｉ及びｊ番目（ｊは、１以上、ｍ以下の自然数）のデータラインＤｊに連結された画素ＰＸは、ゲートラインＧｉに連結されたゲート電極、データラインＤｊに連結された第１電極、及び画素電極ＰＥに連結された第２電極を備える画素スイッチング素子Ｑｐと、スイッチング素子Ｑｐの第２電極に画素電極ＰＥを通じてカップリングされた液晶キャパシタＣｌｃと、ストレージキャパシタＣｓｔとを備える。
【００３２】
液晶キャパシタＣｌｃは、第１基板２１０の画素電極ＰＥ、及び第２基板２２０の共通電極ＣＥを二つの電極として形成され、二つの電極間に誘電体として機能する液晶層を備える。共通電極ＣＥには、共通電圧Ｖｃｏｍが印加される。画素電極ＰＥに印加される電圧によって、液晶層の光透過度が調節されて、各画素ＰＸの輝度が調節される。
【００３３】
画素電極ＰＥは、画素スイッチング素子Ｑｐを通じて、データラインＤｊとカップリングされる。画素スイッチング素子Ｑｐは、ゲートラインＧｉにそのゲート電極が連結されて、ゲートラインＧｉにゲートオン電圧Ｖｏｎが印加されれば、データラインＤｊを通じて伝達されたデータ信号を画素電極ＰＥに印加する。
【００３４】
ストレージキャパシタＣｓｔの一端は、液晶キャパシタＣｌｃとカップリングされ、他端は、ストレージラインＳｉとカップリングされる。
【００３５】
第２基板２２０の共通電極ＣＥの一部領域に、カラーフィルタＣＦが形成される。ここで、画素スイッチング素子Ｑｐは、非晶質シリコンで形成された薄膜トランジスタ（Thin Film Transistor：ａ−Ｓｉ ＴＦＴ）でありうる。
【００３６】
非表示部ＰＡは、映像が表示されていない部分である。第１基板２１０は、第２基板２２０より広く形成されて、映像が表示されていない部分を含む。本発明の一実施形態によれば、非表示部ＰＡに該当する第１基板２１０の一部領域に、ゲート駆動部１４０が構成される。
【００３７】
タイミング制御部１２０は、外部のグラフィック制御器（図示せず）から入力映像信号Ｒ，Ｇ，Ｂ、及びその表示を制御する入力制御信号を受信し、映像データ信号ＤＡＴＡ及びデータ駆動部制御信号ＣＯＮＴ１を生成して、データ駆動部１５０に提供する。タイミング制御部１２０は、水平同期信号Ｈｓｙｎｃ、メインクロック信号Ｍｃｌｋ、データイネーブル信号ＤＥなどの入力制御信号を入力されて、データ駆動部制御信号ＣＯＮＴ１を出力する。ここで、データ駆動部制御信号ＣＯＮＴ１は、データ駆動部１５０の動作を制御する信号であって、データ駆動部１５０の動作を開始する水平開始信号、データ電圧の出力を指示するロード信号などを含む。
【００３８】
これによって、データ駆動部１５０は、映像データ信号ＤＡＴＡ、データ駆動部制御信号ＣＯＮＴ１を提供されて、映像データ信号ＤＡＴＡに対応するデータ信号を各データラインＤ１乃至Ｄｍに提供する。データ駆動部１５０は、ＩＣ（Integrated Circuit）であって、テープキャリアパッケージ（Tape Carrier Package：ＴＣＰ）の形態で液晶パネル１１０と連結されるか、または液晶パネル１１０の非表示部ＰＡ上に形成される。
【００３９】
また、タイミング制御部１２０は、クロック生成制御信号ＣＯＮＴ２をクロック生成部１３０に提供し、第１及び第２開始パルスＳＴＶＦ，ＳＴＶＦＲ及びスキャン方向制御信号ＤＩＲ，ＤＩＲＢをゲート駆動部１４０に提供する。ここで、クロック生成制御信号ＣＯＮＴ２は、ゲートオン電圧Ｖｏｎの出力時期を決定するゲートクロック信号、及びゲートオン電圧Ｖｏｎのパルス幅を決定する出力イネーブル信号などを含む。スキャン方向制御信号ＤＩＲ，ＤＩＲＢは、各ゲートラインＧ１乃至Ｇｎにゲートオン電圧Ｖｏｎが印加される区間、すなわち、ターンオン区間の順序を制御できる。例えば、第１スキャン方向制御信号ＤＩＲがハイレベルであり、第２スキャン方向制御信号ＤＩＲＢがローレベルであれば、第１ゲートラインＧ１にターンオン区間が先に提供され、順次に第２乃至第ｎゲートラインＧ２乃至Ｇｎにターンオン区間が提供される。かかる動作モードを以下で順方向スキャンモードという。または、第１スキャン方向制御信号ＤＩＲがローレベルであり、第２スキャン方向制御信号ＤＩＲＢがハイレベルであれば、第ｎゲートラインＧｎにターンオン区間が先に提供され、順次に第ｎ−１乃至第１ゲートラインＧｎ−１乃至Ｇ１にターンオン区間が提供される。かかる動作モードを以下で逆方向スキャンモードという。
【００４０】
クロック生成部１３０は、クロック生成制御信号ＣＯＮＴ２を利用して、第１クロック信号ＣＫＬ、第１反転クロック信号ＣＫＢＬ、第２クロック信号ＣＫＲ及び第２反転クロック信号ＣＫＢＲを出力できる。第１反転クロック信号ＣＫＢＬは、第１クロック信号ＣＫＬの反転信号、または１／２周期の遅延を有する信号でありうる。第２反転クロック信号ＣＫＢＲは、第２クロック信号ＣＫＲの反転信号、または１／２周期の遅延を有する信号でありうる。第１及び第２クロック信号ＣＫＬ，ＣＫＲの周期は、４水平周期４Ｈであり、第２クロック信号ＣＫＲは、第１クロック信号ＣＫＬから１水平周期１Ｈの遅延を有する。
【００４１】
ゲート駆動部１４０は、第１及び第２開始パルスＳＴＶＦ，ＳＴＶＦＲ、スキャン方向制御信号ＤＩＲ，ＤＩＲＢ、第１及び第２クロック信号ＣＫＬ，ＣＫＲ、第１及び第２反転クロック信号ＣＫＢＬ，ＣＫＢＲ、及びゲートオフ電圧Ｖｏｆｆを利用して、各ゲートラインＧ１乃至Ｇｎに各ゲート信号を提供する。
【００４２】
図１及び図２を参照して説明した表示装置１００の構造は例示的なものであり、本発明の実施形態は、多様な形態で具現され、図１及び図２に示した実施形態に限定されない。例えば、画素ＰＸの細部構造は、多様に変更される。また、実施形態によって、タイミング制御部１２０、クロック生成部１３０、ゲート駆動部１４０及びデータ駆動部１５０から入力されて出力する信号の種類が変わりうる。
【００４３】
図３は、本発明の一実施形態によるゲート駆動回路の構造を示す図面である。
【００４４】
ゲート駆動部１４０は、少なくとも一つのゲート駆動ＩＣを備えて構成され、各ゲート駆動ＩＣは、本発明の実施形態によるゲート駆動回路を備える。本実施形態によるゲート駆動回路は、複数のステージＳＴ１乃至ＳＴｎを備えるシフトレジスタで具現される。複数のステージの個数は、設計者により選択される。図３に示したように、複数のステージＳＴ１乃至ＳＴｎは、第１開始パルスＳＴＶＦ及び第２開始パルスＳＴＶＦＲに従属接続される。各ステージＳＴｉは、第１入力端子Ｇ−２、第２入力端子Ｇ−１、クロック端子ＣＫ、反転クロック端子ＣＫＢ、オフ電圧端子ＶｏｆｆＥ、第３入力端子Ｇ＋１、第４入力端子Ｇ＋２、及び出力端子ＯＵＴを備える。
【００４５】
第１入力端子Ｇ−２は、二つ以前のステージの出力端子ＯＵＴに連結され、第２入力端子Ｇ−１は、一つ以前のステージの出力端子ＯＵＴに連結される。第３入力端子Ｇ＋１は、一つ以後のステージの出力端子ＯＵＴに連結され、第４入力端子Ｇ＋２は、二つ以後のステージの出力端子ＯＵＴに連結される。オフ電圧端子ＶＯｆｆＥは、ゲートオフ電圧Ｖｏｆｆラインに連結される。
【００４６】
本発明の実施形態は、第１及び第２クロック信号ＣＫＬ，ＣＫＲ、第１及び第２反転クロック信号ＣＫＢＬ，ＣＫＢＲを利用するが、ステージの位置によって、異なるクロック信号及び反転クロック信号を入力される。例えば、図３に示したように、奇数番目のステージＳＴ１，ＳＴ３は、第１クロック信号ＣＫＬ及び第１反転クロック信号ＣＫＢＬを入力され、偶数番目のステージＳＴ２，ＳＴ４は、第２クロック信号ＣＫＲ及び第２反転クロック信号ＣＫＢＲを入力される。
【００４７】
また、４ａ＋１番目のステージ（ａは、０以上、ｎ／４未満の整数）は、クロック端子ＣＫに第１クロック信号ＣＫＬが入力され、反転クロック端子ＣＫＢに第１反転クロック信号ＣＫＢＬが入力され、４ａ＋３番目のステージは、クロック端子ＣＫに第１反転クロック信号ＣＫＢＬが入力され、反転クロック端子ＣＫＢに第１クロック信号ＣＫＬが入力される。４ａ＋２番目のステージは、クロック端子ＣＫに第２クロック信号ＣＫＲが入力され、反転クロック端子ＣＫＢに第２反転クロック信号ＣＫＢＲが入力され、４ａ＋４番目のステージは、クロック端子ＣＫに第２反転クロック信号ＣＫＢＲが入力され、反転クロック端子ＣＫＢに第２クロック信号ＣＫＲが入力される。
【００４８】
第１ステージＳＴ１の第１入力端子Ｇ−２には、第１開始パルスＳＴＶＦが入力され、第２入力端子Ｇ−１には、第２開始パルスＳＴＶＦＲが入力される。第２ステージＳＴ２の第１入力端子Ｇ−２には、第２開始パルスＳＴＶＦＲが入力され、第２入力端子Ｇ−１は、第１ステージＳＴ１の出力端子ＯＵＴに連結される。第１開始パルスＳＴＶＦ及び第２開始パルスＳＴＶＦＲは、約２水平周期のゲートオン電圧Ｖｏｎ区間を有し、第２開始パルスＳＴＶＦＲは、第１開始パルスＳＴＶＦから１水平周期の遅延を有する。
【００４９】
各ステージの出力端子ＯＵＴを通じて出力された出力信号Ｇｏｕｔ１乃至Ｇｏｕｔｎは、各画素ＰＸに出力されるゲート信号であり、ゲートラインＧ１乃至Ｇｎを通じて各画素ＰＸに出力される。他の例として、出力信号Ｇｏｕｔ１乃至Ｇｏｕｔｎは、各画素ＰＸに出力されるストレージ電圧であり、ストレージラインＳ１乃至Ｓｎを通じて各画素ＰＸに出力される。
【００５０】
図４は、本発明の一実施形態によるゲート駆動回路の任意のステージＳＴｉの構造を示す回路図である。
【００５１】
本実施形態によるゲート駆動回路のステージＳＴｉは、第１乃至第３ノードｎ１，ｎ２，ｎ３を備え、以前のステージの出力信号を入力されて、第１ノードｎ１に入力する入力回路部４１０ａ、第１ノードｎ１の電圧によって、出力信号Ｇｏｕｔｉを生成する駆動回路部４２０、及び第１ノードｎ１がハイインピーダンス（Ｈｉｇｈ−Ｚ）状態である時、第３ノードｎ３を一定な電圧レベル以上でハイインピーダンス状態に維持して、漏れ電流を遮断する漏れ遮断回路部４３０ａを備える。ハイインピーダンス状態は、あるノードにドレイン電極またはソース電極が連結されたトランジスタがいずれもターンオフされた状態を意味する。
【００５２】
また、第３ノードｎ３は、第１ノードｎ１と同じタイミングでハイインピーダンス状態となる。
【００５３】
本発明の実施形態によるゲート駆動回路は、ｎ型トランジスタ、ｐ型トランジスタ、またはＣＭＯＳ（complementary metal oxide semiconductor）を利用して具現される。以下、ｎ型トランジスタを利用して具現された本発明の実施形態によるゲート駆動回路を中心に説明する。しかし、本発明は、ｎ型トランジスタで具現された実施形態に限定されず、ｐ型トランジスタまたはＣＭＯＳを利用して具現された実施形態を含む。
【００５４】
本実施形態による入力回路部４１０ａは、第２トランジスタＴ２及び第２−１トランジスタＴ２−１を備える。第２トランジスタＴ２は、第１入力端子Ｇ−２に連結されたゲート電極、第２入力端子Ｇ−１に連結された第１電極、及び第３ノードｎ３に連結された第２電極を備える。第２−１トランジスタＴ２−１は、第１入力端子Ｇ−２に連結されたゲート電極、第３ノードｎ３に連結された第１電極、及び第１ノードｎ１に連結された第２電極を備える。
【００５５】
本実施形態による駆動回路部４２０は、第１トランジスタＴ１、第５乃至第７トランジスタＴ５，Ｔ６，Ｔ７、ブースティングキャパシタＣｂ、及びカップリングキャパシタＣｃを備える。第１トランジスタＴ１は、第１ノードｎ１に連結されたゲート電極、クロック端子ＣＫに連結された第１電極、及び出力端子ＯＵＴに連結された第２電極を備える。ブースティングキャパシタＣｂは、第１ノードｎ１と出力端子ＯＵＴとの間に連結される。第５トランジスタＴ５は、第２ノードに連結されたゲート電極、出力端子ＯＵＴに連結された第１電極、及びオフ電圧端子ＶｏｆｆＥに連結された第２電極を備える。第６トランジスタＴ６は、反転クロック端子ＣＫＢに連結されたゲート電極、出力端子ＯＵＴに連結された第１電極、及びオフ電圧端子ＶｏｆｆＥに連結された第２電極を備える。第７トランジスタＴ７は、第１ノードｎ１に連結されたゲート電極、第２ノードｎ２に連結された第１電極、及びオフ電圧端子ＶｏｆｆＥに連結された第２電極を備える。第１キャパシタＣｃは、クロック端子ＣＫと第２ノードｎ２との間に連結される。
【００５６】
第１トランジスタＴ１は、第１ノードｎ１の電圧によって、出力信号を生成して、出力端子ＯＵＴに出力する。ブースティングキャパシタＣｂは、出力信号がフルスイングするように、第１トランジスタＴ１のゲート電極と第２電極との電圧差を確保する。
【００５７】
漏れ遮断回路部４３０ａは、第３トランジスタＴ３、第３−１トランジスタＴ３−１、第４トランジスタＴ４、及び第４−１トランジスタＴ４−１を備える。第３トランジスタＴ３は、第４入力端子Ｇ＋２に連結されたゲート電極、第３ノードｎ３に連結された第１電極、及び第３入力端子Ｇ＋１に連結された第２電極を備える。第３−１トランジスタＴ３−１は、第４入力端子Ｇ＋２に連結されたゲート電極、第３ノードｎ３に連結された第１電極、及び第１ノードｎ１に連結された第２電極を備える。第４トランジスタＴ４は、第２ノードｎ２に連結されたゲート電極、第３ノードｎ３に連結された第１電極、及びオフ電圧端子ＶｏｆｆＥに連結された第２電極を備える。第４−１トランジスタＴ４−１は、第２ノードｎ２に連結されたゲート電極、第３ノードｎ３に連結された第１電極、及び第１ノードｎ１に連結された第２電極を備える。
【００５８】
図５は、本発明の一実施形態によるゲート駆動回路の動作を示すタイミング図である。図５のタイミング図を利用して、図４の回路の動作を説明する。図５は、任意のステージＳＴｉの各端子及びノードの電圧レベルを示す。Ｖｎ１乃至Ｖｎ３は、それぞれ第１乃至第３ノードｎ１乃至ｎ３の電圧を表す。
【００５９】
まず、Ｐ１区間で、第２ノードｎ２がカップリングキャパシタＣｃを通じてクロック端子ＣＫにカップリングされて、ゲートオフ電圧Ｖｏｆｆとなる。第１ノードｎ１及び第３ノードｎ３は、第２トランジスタＴ２及び第２−１トランジスタＴ２−１が第１入力端子Ｇ−２のゲートオン電圧Ｖｏｎによりターンオンされて、第１ノードｎ１及び第３ノードｎ３に第２入力端子Ｇ−１のゲートオフ電圧Ｖｏｆｆが印加されることによって、ゲートオフ電圧Ｖｏｆｆを有する。出力端子ＯＵＴは、第６トランジスタＴ６が反転クロック端子ＣＫＢのゲートオン電圧Ｖｏｎによりターンオンされて、出力端子ＯＵＴにオフ電圧端子ＶｏｆｆＥのゲートオフ電圧Ｖｏｆｆが印加されることによって、ゲートオフ電圧Ｖｏｆｆを有する。
【００６０】
Ｐ２区間では、第１ノードｎ１のプリチャージが行われる。Ｐ２区間で、第２及び第２−１トランジスタＴ２，Ｔ２−１のターンオン状態が維持されつつ、第２入力端子Ｇ−１がゲートオン電圧Ｖｏｎを有して、第１ノードｎ１及び第３ノードｎ３にゲートオン電圧Ｖｏｎが印加される。第１ノードｎ１は、第１または第２クロック信号のスイング幅から、第２及び第２−１トランジスタＴ２，Ｔ２−１のしきい電圧Ｖｔｈ＿Ｔ２＿２−１を差し引いたほどの電圧レベル△ＶＣＫ−Ｖｔｈ＿Ｔ２＿２−１までプリチャージされる。第１ノードｎ１の電圧レベルは、第１ノードｎ１での蓄電成分によって徐々に増加する。第３ノードｎ３は、第１または第２クロック信号のスイング幅から、第２トランジスタＴ２のしきい電圧Ｖｔｈ＿Ｔ２を差し引いたほどの電圧レベル△ＶＣＫ−Ｖｔｈ＿Ｔ２までチャージされる。第２ノードは、ゲートオフ電圧Ｖｏｆｆレベルに維持される。出力端子ＯＵＴは、第６トランジスタＴ６がターンオン状態に維持されて、ゲートオフ電圧Ｖｏｆｆレベルに維持される。
【００６１】
第３、第３−１、第４、第４−１トランジスタＴ３，Ｔ３−１，Ｔ４，Ｔ４−１は、Ｐ１及びＰ２区間でターンオフ状態に維持される。
【００６２】
Ｐ３区間では、第１入力端子Ｇ−２がゲートオフ電圧Ｖｏｆｆを有することによって、第２及び第２−１トランジスタＴ２，Ｔ２−１がターンオフされる。第２ノードｎ２は、第１ノードｎ１の電圧により、第７トランジスタＴ７がターンオンされることによって、ゲートオフ電圧Ｖｏｆｆに維持される。第２ノードｎ２がゲートオフ電圧Ｖｏｆｆを有することによって、第４及び第４−１トランジスタＴ４，Ｔ４−１は、ターンオフ状態に維持される。第３及び第３−１トランジスタＴ３，Ｔ３−１は、第４入力端子Ｇ＋２がゲートオフ電圧Ｖｏｆｆを有することによって、ターンオフ状態に維持される。第２、第２−１、第３、第３−１、第４及び第４−１トランジスタＴ２，Ｔ２−１，Ｔ３，Ｔ３−１，Ｔ４及びＴ４−１がいずれもターンオフ状態に維持されることによって、第１ノードｎ１は、フローティング状態となり、第３ノードｎ３の電圧は、Ｐ２区間での電圧レベル、すなわち、△ＶＣＫ−Ｖｔｈ＿Ｔ２レベルに維持される。第１トランジスタＴ１は、第１ノードｎ１の電圧によりターンオンされ、出力端子ＯＵＴは、ゲートオン電圧Ｖｏｎを有するクロック端子ＣＫの電圧を印加される。この時、第１ノードｎ１は、出力端子ＯＵＴの電圧により、ブースティングキャパシタＣｂを通じて△ＶＣＫ＋Ｖｂｏｏｓｔ電圧にブースティングされ、これによって、第１トランジスタＴ１が飽和領域で動作できるようにＶｇｓが維持される。ここで、Ｖｂｏｏｓｔは、ブースティングキャパシタＣｂによりブースティングされる電圧であって、数式１のように決定される。
【００６３】
［数１］
Ｖｂｏｏｓｔ＝（Ｃｂ／第１ノードでの蓄電成分）＊△ＶＯＵＴ
ここで、△ＶＯＵＴは、出力端子ＯＵＴの電圧変化量を意味する。
【００６４】
第１ノードｎ１の電圧がブースティングキャパシタＣｂを通じてブースティングされることによって、出力端子ＯＵＴの電圧は、フルスイングが可能になる。この時、第１ノードｎ１がハイインピーダンス状態を維持してはじめて、第１ノードｎ１の電圧がブースティング状態を維持できる。本発明の実施形態は、第１ノードｎ１がハイインピーダンス状態で漏れ電流が発生して、電圧が下降することを防止する。本発明の実施形態によれば、第３ノードｎ３は、Ｐ３区間で△ＶＣＫ−Ｖｔｈ＿Ｔ２レベルに維持されるが、これによって、第２−１、第３−１及び第４−１トランジスタＴ２−１，Ｔ３−１，Ｔ４−１のＶｇｓがマイナス値に減少する。したがって、Ｐ３区間で、第２−１、第３−１及び第４−１トランジスタＴ２−１，Ｔ３−１，Ｔ４−１を通じた漏れ電流は顕著に減少する。以下、図６乃至図８を参照して、漏れ電流の減少効果をさらに詳細に説明する。
【００６５】
図６は、ａ−Ｓｉ ＴＦＴに形成されたトランジスタの電流−電圧特性を示すグラフである。
【００６６】
本発明の実施形態によるゲート駆動回路は、ａ−Ｓｉ ＴＦＴによって形成される。しかし、ａ−Ｓｉ ＴＦＴは、回路内のトランジスタの特性偏差が工程及び使用環境によって大きい。特に、高温状態でゲート駆動回路の欠陥（Gate Block Defect：ＧＢＤ）が発生し、特に、回路内のトランジスタがターンオフ状態であるＶｇｓ＝０Ｖでロット間の特性散布が存在して、ターンオフ状態で漏れ電流が発生しうる。高温条件にバックライトからの光照射条件が加えられれば、Ｖｇｓ＝０Ｖ条件で漏れ電流はさらに増加する。これによって、ａ−Ｓｉ ＴＦＴによって形成されたゲート駆動回路は、Ｖｇｓ＝０Ｖで漏れ電流が発生して、ハイインピーダンス状態が維持されない。特に、ブースティングキャパシタを利用するゲート駆動回路の場合、ブースティングキャパシタの一端がハイインピーダンス状態でフローティングされる時、漏れ電流によりフローティングされたノードの電圧が正しくブースティングされない現象が発生する。
【００６７】
かかる不良のほとんどは、高温動作実験で初期状態（チャンバー投入後、１０時間以内）で発生するが、それを制御するためにＦＡＢ（fabrication）工程をセットアップして、トランジスタの初期電流−電圧特性を制御する方法に接近しているが、これは、工程マージンなどで制限的な要素として作用する。
【００６８】
図６は、ロット間にトランジスタの特性散布が存在し、トランジスタのチャネル幅Ｗが１０００ｎｍであり、高温、すなわち、７０℃で光照射が存在する場合（１条件）及び光照射が存在しない場合（２条件）で、ａ−Ｓｉ ＴＦＴ上に形成されたトランジスタの電流−電圧特性を示すグラフである。図６は、特に、光照射が存在する場合に、光照射が存在しない場合に比べて、Ｖｇｓ＝０Ｖ条件で漏れ電流が増加することを表す。本発明の実施形態は、第３ノードｎ３の電圧をステージ活性化区間で△ＶＣＫ−Ｖｔｈ＿Ｔ２レベルに維持させて、第２−１、第３−１及び第４−１トランジスタＴ２−１，Ｔ３−１，Ｔ４−１のＶｇｓがマイナス値を有させることによって、第１ノードｎ１がハイインピーダンス状態である間、漏れ電流を顕著に減少させる。例えば、ゲートオフ電圧Ｖｏｆｆが−１０Ｖであり、ゲートオン電圧Ｖｏｎが１５Ｖであり、Ｖｔｈ＿Ｔ２が３Ｖである場合、第２−１トランジスタＴ２−１のＶｇｓは、Ｖｇｓ＝Ｖｏｆｆ−（Ｖｏｎ−Ｖｔｈ＿Ｔ２）＝−１０Ｖ−（１５Ｖ−３Ｖ）＝−２２Ｖとなって、図６に表示されたように、第２−１トランジスタＴ２−１の動作点が移動して、光照射時、Ｖｇｓ＝０Ｖである場合に比べて漏れ電流が１／１００以上減少する。第３−１及び第４−１トランジスタＴ３−１，Ｔ４−１も同様に、Ｖｇｓが減少して、ハイインピーダンス状態の間に漏れ電流が１／１００以上減少する。したがって、本発明の実施形態によれば、第１ノードｎ１がハイインピーダンス状態でパネル散布及び環境変化に対して正常電圧を維持でき、安定したゲート駆動が行われる。
【００６９】
図７は、第２−１、第３−１及び第４−１トランジスタＴ２−１，Ｔ３−１，Ｔ４−１が除去された本発明の比較例によるゲート駆動回路の任意のステージを示す図面である。図８は、図７の比較例によるゲート駆動回路の動作を示すタイミング図である。
【００７０】
図７に示したように、比較例では、第２−１、第３−１及び第４−１トランジスタＴ２−１，Ｔ３−１，Ｔ４−１が存在せず、第３ノードｎ３も備えられていない。これによって、比較例では、Ｐ６区間で第１ノードｎ１がハイインピーダンス状態でフローティングされる時、第２乃至第４トランジスタＴ２，Ｔ３，Ｔ４を通じて漏れ電流が発生して、第１ノードｎ１の電圧Ｖｎ１が、Ｐ６区間で点線で表示されたようにハイインピーダンス状態に維持されず、実線で表示されたように電圧が下降する。第１ノードｎ１の電圧が漏れ電流によって下降することによって、出力端子ＯＵＴの電圧も、Ｐ６区間で点線で表示されたように維持されず、実線で表示されたように歪曲が発生する。本発明の実施形態は、前述したように、第２−１、第３−１及び第４−１トランジスタＴ２−１，Ｔ３−１，Ｔ４−１を導入して、ゲート駆動信号の歪曲を除去する。
【００７１】
図１１乃至図１６は、本発明の比較例の第２、第３及び第４トランジスタＴ２，Ｔ３，Ｔ４のチャネル幅Ｗを変更しつつ、各チャネルの出力信号Ｇｏｕｔ１乃至Ｇｏｕｔｎを示す図面である。図１１乃至図１６の実験結果において、第１トランジスタＴ１は、チャネル幅Ｗが２０５０μｍ、第５及び第６トランジスタＴ５，Ｔ６は、チャネル幅Ｗが５４０μｍ、第７トランジスタＴ７は、チャネル幅Ｗが１７０μｍに設定された。また、第１乃至第７トランジスタＴ１乃至Ｔ７のチャネル深さは、いずれも４μｍである。カップリングキャパシタＣｃの電気容量は１．５ｐＦ、ブースティングキャパシタＣｂの電気容量は２．５ｐＦである。図１１乃至図１６において、第２、第３及び第４トランジスタＴ２，Ｔ３，Ｔ４のチャネル幅Ｗは、表１に示す通りである。
【００７２】
【表１】
【００７３】
図１１乃至図１６の実験結果によれば、Ｔ３＞Ｔ２＞Ｔ４の順序で漏れ電流により出力信号Ｇｏｕｔ１乃至Ｇｏｕｔｎの波形に影響を及ぼすということが分かる。また、第２乃至第４トランジスタＴ２，Ｔ３，Ｔ４がいずれもチャネル幅を１００μｍに有するとしても、依然として出力端子ＯＵＴのゲート駆動信号の波形で歪曲が発生することが分かる。
【００７４】
図１７Ａ及び図１７Ｂは、本発明の比較例及び本発明の一実施形態によるゲート駆動回路において、第１ステージＳＴ１及び第１５ステージＳＴ１５の出力端子ＯＵＴの出力信号Ｇｏｕｔ１，Ｇｏｕｔ１５及び第１ノードｎ１の電圧を示すグラフである。
【００７５】
図１７Ａの本発明の比較例では、第１ステージＳＴ１の出力信号Ｇｏｕｔ１で歪曲が発生し、第１ノードｎ１の電圧Ｖｎ１＿ＳＴ１は、ステージ活性化区間でハイインピーダンス状態が維持されず、電圧降下が発生し続けるということが分かる。また、第１５ステージＳＴ１５では、出力信号が出力されなかった。一方、図１７Ｂの本発明の一実施形態では、第１ステージＳＴ１及び第１５ステージＳＴ１５でいずれも歪曲のない出力信号Ｇｏｕｔ１，Ｇｏｕｔ１５が出力され、第１ノードｎ１の電圧も、ステージ活性化区間で一定な電圧レベル以上に維持されるということが分かる。
【００７６】
図９は、本発明の他の実施形態によるゲート駆動回路の構造を示す図面であり、図１０は、本発明の他の実施形態によるゲート駆動回路の任意のステージの構造を示す回路図である。
【００７７】
本発明の他の実施形態によれば、ステージ活性化区間で、第３ノードｎ３の電圧を維持するための第８トランジスタＴ８がさらに備えられる。前述した本発明の一実施形態によれば、第３ノードｎ３がハイインピーダンス状態となる間に、第３ノードｎ３のハイインピーダンス状態を維持する第２、第３及び第４トランジスタＴ２，Ｔ３，Ｔ４は、Ｖｇｓ＝０Ｖとなる。本発明の他の実施形態では、出力端子ＯＵＴを第３ノードｎ３に連結する方式で、第２、第３及び第４トランジスタＴ２，Ｔ３，Ｔ４のＶｇｓ＝０Ｖとなることを回避する。すなわち、図１０に示したように、第８トランジスタは、出力端子ＯＵＴに連結されたゲート電極、クロック端子ＣＫに連結された第１電極、及び第３ノードｎ３に連結された第２電極を備え、出力端子ＯＵＴにゲートオン電圧Ｖｏｎが出力される間に、第３ノードｎ３の電圧が△ＶＣＫ−Ｖｔｈ＿Ｔ２以下に降下することを防止する。
【００７８】
本発明の他の実施形態では、図９に示したように、各ステージが第１入力端子Ｇ−２、第１スキャン方向制御信号端子ＤＩＲＥ、第２スキャン方向制御信号端子ＤＩＲＢＥ、及び第４入力端子Ｇ＋２を備える。これによって、スキャン方向制御信号ＤＩＲ，ＤＩＲＢによって設定されるスキャン方向によって、ゲート駆動信号Ｇ１乃至Ｇｎを生成して出力できる。各ステージも、図１０に示したように、スキャン方向制御信号ＤＩＲ，ＤＩＲＢに応答して動作する。
【００７９】
これまで、本発明について、望ましい実施形態を中心に述べた。当業者は、本発明の本質的な特性から逸脱しない範囲で、変形された形態に本発明を具現可能であるということを理解できるであろう。したがって、前記開示された実施形態は、限定的な観点ではなく、説明的な観点で考慮されねばならない。本発明の範囲は、前述した説明ではなく、特許請求の範囲に表れており、特許請求の範囲により請求された発明、及び請求された発明と均等な発明は、本発明に含まれていると解釈されねばならない。
【産業上の利用可能性】
【００８０】
本発明は、表示装置関連の技術分野に適用可能である。
【符号の説明】
【００８１】
１００ 表示装置
１１０ 液晶パネル
１２０ タイミング制御部
１３０ クロック生成部
１４０ ゲート駆動部
１５０ データ駆動部
２１０ 第１基板
２２０ 第２基板
４１０ａ，４１０ｂ 入力回路部
４２０ 駆動回路部
４３０ａ，４３０ｂ 漏れ遮断回路部
ＤＡ 表示部
ＰＡ 非表示部
ＰＥ 画素電極
ＣＥ 共通電極
ＣＦ カラーフィルタ
【特許請求の範囲】
【請求項１】
少なくとも一つの開始パルスに従属接続された複数のステージを備え、表示装置を駆動するためのゲート駆動回路において、
前記複数のステージそれぞれは、
第１ノード、及び前記第１ノードと少なくとも一つのトランジスタを通じてカップリングされた第３ノードを備え、
以前のステージの出力信号に応答して、前記第１ノードに駆動電圧を入力する入力回路部と、
前記第１ノードの電圧によって出力信号を生成する駆動回路部と、
前記第１ノードがハイインピーダンス状態である時、前記第３ノードをハイインピーダンスに維持させて、前記第１ノードからの漏れ電流を遮断する漏れ遮断回路部と、を備えるゲート駆動回路。
【請求項２】
前記駆動回路部は、該当ステージの出力信号を出力する出力端子と前記第１ノードとの間に連結されたブースティングキャパシタを備え、
前記ブースティングキャパシタは、前記第１ノードがハイインピーダンス状態である時、前記該当ステージの出力端子の電圧によって、前記第１ノードの電圧をブースティングする請求項１に記載のゲート駆動回路。
【請求項３】
前記複数のステージそれぞれは、二つ以前のステージの出力端子に連結された第１入力端子、及び第１制御信号に連結された第２入力端子を備え、
前記入力回路部は、
前記第１入力端子に連結されたゲート電極、前記第２入力端子に連結された第１電極、及び前記第３ノードに連結された第２電極を備える第２トランジスタと、
前記第１入力端子に連結されたゲート電極、前記第３ノードに連結された第１電極、及び前記第１ノードに連結された第２電極を備える第２−１トランジスタと、を備える請求項１に記載のゲート駆動回路。
【請求項４】
前記第１制御信号は、一つ以前のステージの出力端子またはスキャン方向制御信号である請求項３に記載のゲート駆動回路。
【請求項５】
前記複数のステージそれぞれは、クロック端子、反転クロック端子、出力信号を出力する出力端子、及びゲートオフ電圧を入力されるオフ電圧端子を備え、
前記駆動回路部は、第２ノードを備え、
前記第１ノードに連結されたゲート電極、前記クロック端子に連結された第１電極、及び前記出力端子に連結された第２電極を備える第１トランジスタと、
前記第２ノードに連結されたゲート電極、前記出力端子に連結された第１電極、及び前記オフ電圧端子に連結された第２電極を備える第５トランジスタと、
前記反転クロック端子に連結されたゲート電極、前記出力端子に連結された第１電極、及び前記オフ電圧端子に連結された第２電極を備える第６トランジスタと、
前記第１ノードに連結されたゲート電極、前記第２ノードに連結された第１電極、及び前記オフ電圧端子に連結された第２電極を備える第７トランジスタと、
前記クロック端子と前記第２ノードとの間に連結されたカップリングキャパシタと、
前記第１ノードと前記出力端子との間に連結されたブースティングキャパシタと、を備える請求項１に記載のゲート駆動回路。
【請求項６】
前記複数のステージそれぞれは、第２制御信号に連結された第３入力端子、及び二つ以後のステージの出力端子に連結された第４入力端子を備え、
前記漏れ遮断回路部は、
前記第４入力端子に連結されたゲート電極、前記第３ノードに連結された第１電極、及び前記第３入力端子に連結された第２電極を備える第３トランジスタと、
前記第４入力端子に連結されたゲート電極、前記第３ノードに連結された第１電極、及び前記第１ノードに連結された第２電極を備える第３−１トランジスタと、を備える請求項１に記載のゲート駆動回路。
【請求項７】
前記第２制御信号は、一つ以後のステージの出力信号または反転スキャン方向制御信号である請求項６に記載のゲート駆動回路。
【請求項８】
前記複数のステージそれぞれは、前記出力端子に連結されたゲート電極、前記クロック端子に連結された第１電極、及び前記第３ノードに連結された第２電極を備える第８トランジスタをさらに備える請求項６に記載のゲート駆動回路。
【請求項９】
前記複数のステージそれぞれは、第２制御信号に連結された第３入力端子、及び二つ以後のステージの出力端子に連結された第４入力端子を備え、
前記漏れ遮断回路部は、
前記第４入力端子に連結されたゲート電極、前記第３ノードに連結された第１電極、及び前記第３入力端子に連結された第２電極を備える第３トランジスタと、
前記第４入力端子に連結されたゲート電極、前記第３ノードに連結された第１電極、及び前記第１ノードに連結された第２電極を備える第３−１トランジスタと、
前記第２ノードに連結されたゲート電極、前記第３ノードに連結された第１電極、及び前記オフ電圧端子に連結された第２電極を備える第４トランジスタと、
前記第２ノードに連結されたゲート電極、前記第３ノードに連結された第１電極、及び前記第１ノードに連結された第２電極を備える第４−１トランジスタと、を備える請求項５に記載のゲート駆動回路。
【請求項１０】
前記第２制御信号は、一つ以後のステージの出力信号または反転スキャン方向制御信号である請求項９に記載のゲート駆動回路。
【請求項１１】
前記複数のステージそれぞれは、前記出力端子に連結されたゲート電極、前記クロック端子に連結された第１電極、及び前記第３ノードに連結された第２電極を備える第８トランジスタをさらに備える請求項９に記載のゲート駆動回路。
【請求項１２】
前記ゲート駆動回路は、第１乃至第２クロック信号及び第１乃至第２反転クロック信号を利用して駆動され、
第４ａ＋１ステージ（ａは、０以上、ｎ／４未満の整数）は、前記第１クロック信号を入力されるクロック端子、及び前記第１反転クロック信号を入力される反転クロック端子を備え、
第４ａ＋２ステージは、前記第２クロック信号を入力されるクロック端子、及び前記第２反転クロック信号を入力される反転クロック端子を備え、
第４ａ＋３ステージは、前記第１反転クロック信号を入力されるクロック端子、及び前記第１クロック信号を入力される反転クロック端子を備え、
第４ａ＋４ステージは、前記第２反転クロック信号を入力されるクロック端子、及び前記第２クロック信号を入力される反転クロック端子を備える請求項１に記載のゲート駆動回路。
【請求項１３】
前記表示装置は、液晶表示装置であり、前記ゲート駆動回路は、非晶質シリコン薄膜トランジスタ（ａ−Ｓｉ ＴＦＴ）に形成された請求項１に記載のゲート駆動回路。
【請求項１４】
データライン及びゲートラインの交差部に配置された複数の画素と、
前記複数の画素それぞれに前記ゲートラインを通じてゲート駆動信号を出力するゲート駆動部と、
入力映像に対応するデータ信号を生成して、前記データラインを通じて前記複数の画素それぞれに出力するデータ駆動部と、を備え、
前記ゲート駆動部は、請求項１乃至１３のうちいずれか一項に記載の少なくとも一つのゲート駆動回路を備える表示装置。
【請求項１】
少なくとも一つの開始パルスに従属接続された複数のステージを備え、表示装置を駆動するためのゲート駆動回路において、
前記複数のステージそれぞれは、
第１ノード、及び前記第１ノードと少なくとも一つのトランジスタを通じてカップリングされた第３ノードを備え、
以前のステージの出力信号に応答して、前記第１ノードに駆動電圧を入力する入力回路部と、
前記第１ノードの電圧によって出力信号を生成する駆動回路部と、
前記第１ノードがハイインピーダンス状態である時、前記第３ノードをハイインピーダンスに維持させて、前記第１ノードからの漏れ電流を遮断する漏れ遮断回路部と、を備えるゲート駆動回路。
【請求項２】
前記駆動回路部は、該当ステージの出力信号を出力する出力端子と前記第１ノードとの間に連結されたブースティングキャパシタを備え、
前記ブースティングキャパシタは、前記第１ノードがハイインピーダンス状態である時、前記該当ステージの出力端子の電圧によって、前記第１ノードの電圧をブースティングする請求項１に記載のゲート駆動回路。
【請求項３】
前記複数のステージそれぞれは、二つ以前のステージの出力端子に連結された第１入力端子、及び第１制御信号に連結された第２入力端子を備え、
前記入力回路部は、
前記第１入力端子に連結されたゲート電極、前記第２入力端子に連結された第１電極、及び前記第３ノードに連結された第２電極を備える第２トランジスタと、
前記第１入力端子に連結されたゲート電極、前記第３ノードに連結された第１電極、及び前記第１ノードに連結された第２電極を備える第２−１トランジスタと、を備える請求項１に記載のゲート駆動回路。
【請求項４】
前記第１制御信号は、一つ以前のステージの出力端子またはスキャン方向制御信号である請求項３に記載のゲート駆動回路。
【請求項５】
前記複数のステージそれぞれは、クロック端子、反転クロック端子、出力信号を出力する出力端子、及びゲートオフ電圧を入力されるオフ電圧端子を備え、
前記駆動回路部は、第２ノードを備え、
前記第１ノードに連結されたゲート電極、前記クロック端子に連結された第１電極、及び前記出力端子に連結された第２電極を備える第１トランジスタと、
前記第２ノードに連結されたゲート電極、前記出力端子に連結された第１電極、及び前記オフ電圧端子に連結された第２電極を備える第５トランジスタと、
前記反転クロック端子に連結されたゲート電極、前記出力端子に連結された第１電極、及び前記オフ電圧端子に連結された第２電極を備える第６トランジスタと、
前記第１ノードに連結されたゲート電極、前記第２ノードに連結された第１電極、及び前記オフ電圧端子に連結された第２電極を備える第７トランジスタと、
前記クロック端子と前記第２ノードとの間に連結されたカップリングキャパシタと、
前記第１ノードと前記出力端子との間に連結されたブースティングキャパシタと、を備える請求項１に記載のゲート駆動回路。
【請求項６】
前記複数のステージそれぞれは、第２制御信号に連結された第３入力端子、及び二つ以後のステージの出力端子に連結された第４入力端子を備え、
前記漏れ遮断回路部は、
前記第４入力端子に連結されたゲート電極、前記第３ノードに連結された第１電極、及び前記第３入力端子に連結された第２電極を備える第３トランジスタと、
前記第４入力端子に連結されたゲート電極、前記第３ノードに連結された第１電極、及び前記第１ノードに連結された第２電極を備える第３−１トランジスタと、を備える請求項１に記載のゲート駆動回路。
【請求項７】
前記第２制御信号は、一つ以後のステージの出力信号または反転スキャン方向制御信号である請求項６に記載のゲート駆動回路。
【請求項８】
前記複数のステージそれぞれは、前記出力端子に連結されたゲート電極、前記クロック端子に連結された第１電極、及び前記第３ノードに連結された第２電極を備える第８トランジスタをさらに備える請求項６に記載のゲート駆動回路。
【請求項９】
前記複数のステージそれぞれは、第２制御信号に連結された第３入力端子、及び二つ以後のステージの出力端子に連結された第４入力端子を備え、
前記漏れ遮断回路部は、
前記第４入力端子に連結されたゲート電極、前記第３ノードに連結された第１電極、及び前記第３入力端子に連結された第２電極を備える第３トランジスタと、
前記第４入力端子に連結されたゲート電極、前記第３ノードに連結された第１電極、及び前記第１ノードに連結された第２電極を備える第３−１トランジスタと、
前記第２ノードに連結されたゲート電極、前記第３ノードに連結された第１電極、及び前記オフ電圧端子に連結された第２電極を備える第４トランジスタと、
前記第２ノードに連結されたゲート電極、前記第３ノードに連結された第１電極、及び前記第１ノードに連結された第２電極を備える第４−１トランジスタと、を備える請求項５に記載のゲート駆動回路。
【請求項１０】
前記第２制御信号は、一つ以後のステージの出力信号または反転スキャン方向制御信号である請求項９に記載のゲート駆動回路。
【請求項１１】
前記複数のステージそれぞれは、前記出力端子に連結されたゲート電極、前記クロック端子に連結された第１電極、及び前記第３ノードに連結された第２電極を備える第８トランジスタをさらに備える請求項９に記載のゲート駆動回路。
【請求項１２】
前記ゲート駆動回路は、第１乃至第２クロック信号及び第１乃至第２反転クロック信号を利用して駆動され、
第４ａ＋１ステージ（ａは、０以上、ｎ／４未満の整数）は、前記第１クロック信号を入力されるクロック端子、及び前記第１反転クロック信号を入力される反転クロック端子を備え、
第４ａ＋２ステージは、前記第２クロック信号を入力されるクロック端子、及び前記第２反転クロック信号を入力される反転クロック端子を備え、
第４ａ＋３ステージは、前記第１反転クロック信号を入力されるクロック端子、及び前記第１クロック信号を入力される反転クロック端子を備え、
第４ａ＋４ステージは、前記第２反転クロック信号を入力されるクロック端子、及び前記第２クロック信号を入力される反転クロック端子を備える請求項１に記載のゲート駆動回路。
【請求項１３】
前記表示装置は、液晶表示装置であり、前記ゲート駆動回路は、非晶質シリコン薄膜トランジスタ（ａ−Ｓｉ ＴＦＴ）に形成された請求項１に記載のゲート駆動回路。
【請求項１４】
データライン及びゲートラインの交差部に配置された複数の画素と、
前記複数の画素それぞれに前記ゲートラインを通じてゲート駆動信号を出力するゲート駆動部と、
入力映像に対応するデータ信号を生成して、前記データラインを通じて前記複数の画素それぞれに出力するデータ駆動部と、を備え、
前記ゲート駆動部は、請求項１乃至１３のうちいずれか一項に記載の少なくとも一つのゲート駆動回路を備える表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【公開番号】特開２０１１−１９２３７６（Ｐ２０１１−１９２３７６Ａ）
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願番号】特願２０１１−１２７６５（Ｐ２０１１−１２７６５）
【出願日】平成２３年１月２５日（２０１１．１．２５）
【出願人】（３０８０４０３５１）三星モバイルディスプレイ株式會社 (764)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｍｏｂｉｌｅ Ｄｉｓｐｌａｙ Ｃｏ．， Ｌｔｄ．
【住所又は居所原語表記】Ｓａｎ ＃２４ Ｎｏｎｇｓｅｏ−Ｄｏｎｇ，Ｇｉｈｅｕｎｇ−Ｇｕ，Ｙｏｎｇｉｎ−Ｃｉｔｙ，Ｇｙｅｏｎｇｇｉ−Ｄｏ ４４６−７１１ Ｒｅｐｕｂｌｉｃ ｏｆ ＫＯＲＥＡ
【Ｆターム（参考）】
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願日】平成２３年１月２５日（２０１１．１．２５）
【出願人】（３０８０４０３５１）三星モバイルディスプレイ株式會社 (764)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｍｏｂｉｌｅ Ｄｉｓｐｌａｙ Ｃｏ．， Ｌｔｄ．
【住所又は居所原語表記】Ｓａｎ ＃２４ Ｎｏｎｇｓｅｏ−Ｄｏｎｇ，Ｇｉｈｅｕｎｇ−Ｇｕ，Ｙｏｎｇｉｎ−Ｃｉｔｙ，Ｇｙｅｏｎｇｇｉ−Ｄｏ ４４６−７１１ Ｒｅｐｕｂｌｉｃ ｏｆ ＫＯＲＥＡ
【Ｆターム（参考）】
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