コンバータおよびコンバータ制御方法
ＰＬＬおよびパルス削除回路を含むコンバータの技法が全般的に説明される。パルス削除回路は、ＰＬＬのフィルタ処理済み出力が第１の基準レベルより下がり、ＰＬＬのロック解除状態が、第１および第２のパルス入力の一方の他方に対する位相遅れに応じて検出されたとき、ＰＬＬへの入力のうちの一方からパルスを削除するように構成される。パルス削除回路は、フィルタ処理済み出力が第２の基準レベルを超え、ＰＬＬのロック解除状態が、第１および第２のパルス入力の一方の他方に対する位相進みに応じて検出されたとき、第１および第２のパルス入力の他方の１つのパルスを削除するように構成することもできる。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に、コンバータおよびコンバータ制御方法に関する。
【背景技術】
【０００２】
本明細書で特に指示がない限り、この節で説明される手法はこの出願の特許請求の範囲に先行する技術ではなく、この節に含まれることによって先行する技術であると認めるものではない。
【０００３】
近年、インバータおよびコンバータを含む電力コンバータの大勢はいわゆる共振型電力変換装置に移ってきている。共振型電力変換装置は、一般に、電力損失、放射雑音、または伝導雑音を低減することによって変換効率を改善するためにＺＶＳ（ゼロ電圧スイッチング）またはＺＣＳ（ゼロ電流スイッチング）を使用する。
【０００４】
場合によっては、共振型電力変換装置は、共振型電力変換装置またはそのコンバータ回路の特性を表す共振インピーダンス曲線の一部を利用するために負帰還制御のためのＰＦＭ（パルス周波数変調）を使用することができる。しかし、そのようなＰＦＭ共振型電力変換装置は、比較的広い範囲で生じる電力供給変動または負荷の変化に対して十分な制御を行うことができない。
【０００５】
一方、ＰＷＭ（パルス幅変調）を負帰還制御に使用する共振型電力変換装置は、ＰＦＭ負帰還制御よりも容易な制御を行うことができる。しかし、わずかな不整合が共振型電力変換装置の共振周波数とスイッチング周波数との間に生じると、そのようなＰＷＭ共振型電力変換装置の出力が急激に減少することがあり、または共振型電力変換装置の変換効率が低下することがある。
【０００６】
ＰＬＬ（位相同期ループ）をＰＷＭ、ＰＦＭ、またはＰＤＭ（パルス密度変調）と組み合わせて利用することによって共振型電力変換装置のスイッチング周波数と共振周波数とを正確に整合させる様々な技法が提案されている。
【０００７】
しかし、ＰＬＬは、規則的で連続的な入力パルスがＰＦＤ（パルス周波数検出器）に入力されるという前提条件で動作することができる。そのようなＰＬＬでは、静電結合もしくは電磁結合によって引き起こされた誘導雑音、または電力供給変動もしくは負荷の変化によって引き起こされた入力パルスの不規則な不連続に応じて誤動作が生じることがある。誘導雑音は、リンギングまたはオーバーシュートによって引き起こされるサージパルスの混合を含むことがある。誤動作を中止させるのに比較的長い回復時間が必要とされる場合、共振型電力変換装置の出力は急激に減少することがある。
【０００８】
共振型電力変換装置が比較的大きい出力を生成するように構成され、ＰＬＬ部分および電力スイッチング部分が互いに比較的近くに配置されるか、または共振型電力変換装置のサイズを低減するために複数の電力スイッチング部分が単一の基板またはボードに配置される場合、共振型電力変換装置の誤動作が生じる可能性がある。
【０００９】
共振型電力変換装置のＰＦＤへの入力パルスにおける約数百μｓｅｃから約数ｍｓｅｃの程度の比較的短い不連続によって引き起こされる共振型電力変換装置の出力の減少は、ＰＦＤの出力端部に結合されたＬＰＦ（低域フィルタ）のサンプル−ホールド機能によって回復することができる。しかし、ＬＰＦを利用する回復は、ＰＦＤの入力パルスにおける不連続がより長い、すなわち約数十ｍｓｅｃ以上の程度である場合、可能でないことがある。比較的高価なデジタル信号処理回路が後者の事例での回復では必要とされることがある。
【発明の概要】
【課題を解決するための手段】
【００１０】
したがって、この開示は、電力供給変動、負荷の変化、または雑音にかかわらず比較的安定した出力を生成することができる新規で有用なコンバータおよびコンバータ制御方法を提供する例示の実施形態を全般的に説明する。
【００１１】
いくつかの例示の実施形態によれば、コンバータは、検出器回路、ロック検出回路、フィルタ回路、および発振器回路を含むＰＬＬ（位相同期ループ）回路であり、検出器回路が第１のパルス入力と第２のパルス入力との間の位相誤差を検出し、検出された位相誤差を示す誤差信号を生成するように構成され、フィルタ回路が誤差信号をフィルタ処理し、フィルタ処理済み誤差信号を供給するように構成され、ロック検出回路が誤差信号に応じてＰＬＬ回路のロック状態またはロック解除状態を検出するように構成され、発振器回路がフィルタ処理済み誤差信号に応じて発振器出力信号を生成するように構成される、ＰＬＬ回路と、発振器出力信号および帰還信号を受け取り、それに応じて駆動信号を生成するように構成されたパルス制御回路と、フィルタ処理済み誤差信号を受け取り評価して、いつフィルタ処理済み誤差信号が第１の基準レベルより下がるか、または第１の基準レベルよりも高い第２の基準レベルを超えるか判定するように構成されたコンパレータ回路と、駆動信号を受け取り、それに応じて第１のパルス入力を供給するように構成され、さらに、変成器回路の一次側からの共振電流測定値を受け取り、それに応じて第２のパルス入力を供給するように構成されたパルス削除回路とを含むことができ、フィルタ処理済み誤差信号が第１の基準レベルより下がるのをコンパレータ回路が検出し、ロック検出回路が、第１および第２のパルス入力の一方の、第１および第２のパルス入力の他方に対する位相遅れが検出器回路で検出されたことに応答してロック解除状態を検出したとき、第１および第２のパルス入力の一方の１つのパルスを削除するようにパルス削除回路が構成され、フィルタ処理済み誤差信号が第２の基準レベルを超えるのをコンパレータ回路が検出し、ロック検出回路が、第１および第２のパルス入力の一方の、第１および第２のパルス入力の他方に対する位相進みが検出器回路で検出されたことに応答してロック解除状態を検出したとき、第１および第２のパルス入力の他方の１つのパルスを削除するようにパルス削除回路が構成される。
【００１２】
いくつかの例示の実施形態によれば、コンバータを制御する方法は、パルス削除回路によってパルス制御回路からの駆動信号を受け取り、それに応じて第１のパルス入力を供給するステップと、パルス削除回路によって変成器回路の一次側からの共振電流を受け取り、それに応じて第２のパルス入力を供給するステップと、ＰＬＬ（位相同期ループ）回路のフィルタ処理済み誤差信号が第１の基準レベルより下がるときをコンパレータ回路によって検出し、それに応じて第１の制御信号をアサートするステップと、ＰＬＬ回路のフィルタ処理済み誤差信号が第１の基準レベルよりも高い第２の基準レベルを超えるときをコンパレータ回路によって検出し、それに応じて第２の制御信号をアサートするステップと、第１および第２のパルス入力の一方の、第１および第２のパルス入力の他方に対する位相遅れまたは位相進みに応じてＰＬＬ回路のロック解除状態をＰＬＬ回路のロック検出回路によって検出し、それに応じてロック解除検出信号をアサートするステップと、第１の制御信号およびロック解除検出信号が共にアサートされるとき、制御信号とＰＬＬ回路からのロック解除検出信号とに基づいて第１および第２のパルス入力の一方の１つのパルスをパルス削除回路によって削除するステップと、第２の制御信号およびロック解除検出信号が共にアサートされるとき、制御信号とＰＬＬ回路からのロック解除検出信号とに基づいて第１および第２のパルス入力の他方の１つのパルスをパルス削除回路によって削除するステップとを含む。
【００１３】
いくつかの例示の実施形態によれば、ＰＬＬ（位相同期ループ）を含むコンバータを制御する方法は、ＰＬＬの位相検出により得られたフィルタ処理済み出力が第１の基準レベルより下がり、ＰＬＬのロック解除状態が、第１および第２のパルス入力の一方の他方に対する位相遅れに応じて検出されたとき、ＰＬＬへの第１および第２のパルス入力の一方の１つのパルスを削除するステップと、フィルタ処理済み出力が第２の基準レベルを超え、ＰＬＬのロック解除状態が、第１および第２のパルス入力の一方の他方に対する位相進みに応じて検出されたとき、第１および第２のパルス入力の他方の１つのパルスを削除するステップとを含むことができる。
【００１４】
前述の発明の概要は例示であり、決して限定するものではない。上述の例示的な態様、実施形態、および特徴に加えて、さらなる態様、実施形態、およびさらなる特徴が、添付図面と関連して読まれるとき以下の詳細な説明から明らかになるであろう。
【図面の簡単な説明】
【００１５】
【図１】電力コンバータの一例を示すブロック図である。
【図２】共振電流と駆動電圧との関係を示す図である。
【図３】ＰＬＬ回路の信号波形を示す図である。
【図４】パルス入力Ｖｉｎ１とＶｉｎ２との間の位相誤差を説明するための図である。
【図５】コンバータのインピーダンス特性および位相特性を示す図である。
【図６】共振周波数が±２０％だけ変化する場合のＰＬＬ回路の動作を説明するための図である。
【図７】パルス挿入または削除回路の例を説明するための回路図である。
【図８】コンバータの出力電力が５００Ｗである一例について回復の効果を説明するための図である。
【図９】コンバータの比較例を説明するための図である。
【図１０】パルス入力のパルスがコンバータでドロップアウトするときの回復を説明するための図である。
【図１１】コンバータの比較例を説明するための図である。
【図１２】雑音がコンバータでパルス入力に混合するときの回復を説明するための図である。
【図１３】コンバータの比較例を説明するための図である。
【図１４】軽負荷状態および２５Ｗの出力電力でのコンバータの動作を説明するための図である。
【図１５】軽負荷状態および５Ｗの出力電力でのコンバータの動作を説明するための図である。
【図１６】図１４と同等の条件下であるが、回復機能が抑制された場合の軽負荷状態でのコンバータの比較例の動作を説明するための図である。
【図１７】図１５と同等の条件下であるが、回復機能が抑制された場合の軽負荷状態でのコンバータの比較例の動作を説明するための図である。
【図１８】重負荷状態、５００Ｗの出力電力、および１００ＶのＡＣ電圧でのコンバータの共振動作を説明するための図である。
【図１９】重負荷状態、５００Ｗの出力電力、および２２０ＶのＡＣ電圧でのコンバータの共振動作を説明するための図である。
【図２０】図１８と同様の条件下における重負荷状態でのコンバータの非共振動作を説明するための図である。
【図２１】図１９と同様の条件下における重負荷状態でのコンバータの非共振動作を説明するための図である。
【図２２】パルス挿入または削除回路の他の例を説明するための回路図である。
【図２３】図１８と同じ動作条件下であるが、図２２に示されたパルス挿入または削除回路を使用する、重負荷状態でのコンバータの動作を説明するための図である。
【図２４】電力コンバータの一例を示すブロック図である。
【図２５】パルス入力のパルスがインバータでドロップアウトするときの回復を説明するための図である。
【図２６】インバータの比較例を説明するための図である。
【図２７】パルスの削除および挿入を説明するための図である。
【図２８】図８と同等な一例について回復の効果を説明するための図である。
【図２９】図１０と同等の一例について回復を説明するための図である。すべての図は、本開示の少なくともいくつかの実施形態に基づいて配置される。
【発明を実施するための形態】
【００１６】
以下の詳細な説明において、その一部を形成する添付図面が参照される。図面において、文脈上特に指示されない限り、同様の記号は一般に同様の構成要素を特定する。詳細な説明、図面、および特許請求の範囲で説明される例示的な例または実施形態は限定することが目的ではない。他の例または実施形態を利用することができ、ここで示される内容の趣旨または範囲から逸脱することなく他の変更を行うことができる。全体的に本明細書で説明され、図で示されるようなこの開示の態様は、すべてが明確に意図されたものであり、この開示の一部となる多種多様な異なる構成に配置、置き換え、組み合わせ、および設計することができることを容易に理解することができる。
【００１７】
この開示は、特に、コンバータおよびコンバータ制御方法、すなわちコンバータを制御する方法に関連する方法、デバイス、および／またはシステムに関する。
【００１８】
簡潔に言うと、ＰＬＬおよびパルス削除回路を含むコンバータの技法が本明細書で全般的に説明される。パルス削除回路は、ＰＬＬのフィルタ処理済み出力が第１の基準レベルより下がり、ＰＬＬのロック解除状態が、第１および第２のパルス入力の一方の他方に対する位相遅れに応じて検出されたとき、ＰＬＬへの入力のうちの一方からパルスを削除するように構成される。パルス削除回路は、フィルタ処理済み出力が第２の基準レベルを超え、ＰＬＬのロック解除状態が、第１および第２のパルス入力の一方の他方に対する位相進みに応じて検出されたとき、第１および第２のパルス入力の他方の１つのパルスを削除するように構成することもできる。
【００１９】
図１は、本開示の少なくともいくつかの実施形態による、コンバータ制御方法の一例を使用する電力コンバータの一例を示すブロック図である。この例では、電力コンバータはハーフブリッジ共振ＡＣ／ＤＣコンバータ１−１で形成することができる。
【００２０】
図１に示されたコンバータ１−１は、一次整流器回路１１、ハーフブリッジ駆動回路１２、スイッチング素子Ｑ１およびＱ２、共振コイル（または漏れインダクタンス）Ｌｒ、共振キャパシタＣｒ、絶縁変成器回路（絶縁トランス回路）１３、二次整流器回路１４、二次平滑キャパシタＣ１およびＣ２、帰還回路１５、電流検出器１６、ＰＷＭ（パルス幅変調）制御回路１７、ＰＬＬ（位相同期ループ）回路２０、コンパレータ回路２１、パルス挿入または削除回路２２および２３、ならびにレベルコンパレータ２４および２５を含む、スイッチング素子Ｑ１およびＱ２はスイッチング回路を形成することができる。レベルコンパレータ２４および２５はコンパレータ回路を形成することができる。ＰＷＭ制御回路１７はパルス制御回路を形成することができる。コンバータ１−１の共振周波数ｆ０は１／２π［（Ｌｒ・Ｃｒ）］１／２とすることができ、ここで、Ｌｒは共振コイルＬｒのインダクタンスを表し、Ｃｒは共振キャパシタＣｒのキャパシタンスを表す。絶縁変成器回路１３の巻数比は、例えば１：１とすることができる。
【００２１】
図１において、コンパレータ回路２１ならびにコンパレータ２４および２５の各々の反転入力端子は記号「−」で示され、コンパレータ回路２１ならびにコンパレータ２４および２５の各々の非反転入力端子は記号「＋」で示される。
【００２２】
ＡＣ電源（図示せず）からＡＣ電圧ＡＣＩＮを受け取るように構成される一次整流器１１に任意の既知の好適な回路構造を使用することができる。一次整流器１１は図１に示された回路構造に限定されない。ＡＣ電源（図示せず）は、例えば１００Ｖ／５０ＨｚのＡＣ電圧ＡＣＩＮを供給することができる。スイッチング素子Ｑ１およびＱ２は、電界効果トランジスタ（ＦＥＴ）またはバイポーラ接合トランジスタ（ＢＪＴ）などのトランジスタで形成することができる。例示のＦＥＴは、ＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）、ＣＭＯＳＦＥＴ（相補型ＭＯＳＦＥＴ）、ＪＦＥＴ（接合型ＦＥＴ）、ＭＥＳＦＥＴ（金属半導体ＦＥＴ）などを含む。例示のＢＪＴはＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、ＨＢＴ（ヘテロ接合バイポーラトランジスタ）などを含む。
【００２３】
電流検出回路１６はコンパレータ回路２１の入力部に供給することができる検出電圧Ｖｄｅｔを出力するように構成され、コンパレータ回路２１の他の入力部は地電位ＧＮＤに接地することができる。電流検出回路１６は絶縁変成器回路１３の一次側から共振電流測定を行う。いくつかの例では、電流検出回路１６は、電流変成器、抵抗器回路などで形成することができる。
【００２４】
共振コイルＬｒおよび共振キャパシタＣｒは、絶縁変成器回路１３の二次側に配置された共振回路として構成することができる。いくつかの例では、共振コイルＬｒは、絶縁変成器回路１３の漏れインダクタンスで形成することができる。
【００２５】
コンバータ１−１は、ある特定のインピーダンスを有する負荷３１にＤＣ電圧±Ｖｏを結合するように構成することができる。
【００２６】
ＰＬＬ回路２０は、ＶＣＯ（電圧制御発振器）回路２０１、ループフィルタ回路（またはＬＰＦ（低域フィルタ））回路２０２、ＰＦＤ（位相周波数検出器）回路２０３、およびロック検出回路２０４を含む。以下で説明されるように、ＰＦＤ回路２０３は、その入力端子ＩＮ−１およびＩＮ−２に入力されるパルス入力Ｖｉｎ１とＶｉｎ２との間の位相誤差を検出するように構成され、ロック検出回路２０４は、ＰＦＤ回路２０３で検出された位相誤差に応じてＰＬＬ回路２０のロック状態またはロック解除状態を検出するように構成される。
【００２７】
コンパレータ２４は基準電圧Ｖ１を受け取るように構成され、コンパレータ２５は基準電圧Ｖ２（Ｖ２＞Ｖ１）を受け取るように構成される。オープンコレクタコンパレータがコンパレータ２４および２５に使用される場合には、パルス挿入または削除回路２２および２３は抵抗器回路で形成することができる。
【００２８】
ＰＷＭ制御回路１７はＩＣ（集積回路）チップ内に設けることができる。この場合、ＩＣチップの内部発振器をＰＬＬ回路２０のＶＣＯ回路２０１に使用することができる。
【００２９】
コンバータ１−１はハーフブリッジ構造を使用し、ハーフブリッジ駆動回路１２を備える。しかし、コンバータ１−１はフルブリッジ構造を使用し、ハーフブリッジ駆動回路１２の代わりにフルブリッジ駆動回路を備えることができる。
【００３０】
整流済みＤＣ電圧Ｖｄｃはハーフブリッジ駆動回路１２およびスイッチング素子Ｑ１に供給することができ、スイッチング周波数ｆｓｗでスイッチング素子Ｑ１およびＱ２のオン／オフ状態を交互に切り替えることによって高周波電力を絶縁変成器回路１３の二次側に伝達することができる。したがって、二次整流器回路１４ならびに二次平滑キャパシタＣ１およびＣ２は、負荷３１に変換済み電圧、すなわちＤＣ電圧±Ｖｏを印加するように構成される。帰還回路１５は二次平滑キャパシタＣ１およびＣ２の出力に応じて帰還信号による負帰還をＰＷＭ制御回路１７に与えるように構成され、さらに、負荷３１のサイズにかかわらずＤＣ電圧±Ｖｏをほぼ一定値に維持するためにパルス幅を調整するように構成することができる。
【００３１】
コンバータ１−１の電力伝達効率は、スイッチング周波数ｆｓｗが共振周波数ｆ０に等しいとき最大値に達することができる。一方、スイッチング周波数ｆｓｗと共振周波数ｆ０との間の数％の程度のわずかな差（または誤差）は、電力伝達効率を例えば２分の１に悪化させることがある。したがって、ＰＬＬ回路２０は、共振コイルＬｒのインダクタンスおよび共振キャパシタＣｒのキャパシタンスに不整合がある場合でもスイッチング周波数ｆｓｗを調整してこのわずかな差をゼロ（０）に収束させるように構成される。そのような不整合、すなわち設計値からの偏差は共振コイルＬｒおよび共振キャパシタＣｒの製造段階中に生成されることがある。
【００３２】
ロック状態が達成された後、ＰＦＤ回路２０３への２つのパルス入力Ｖｉｎ１およびＶｉｎ２が規則的で連続的であれば、ＰＬＬ回路２０は、スイッチング周波数ｆｓｗが共振周波数ｆ０と実質的に等しくなるようにモニタし調整するように構成される。２つのパルス入力Ｖｉｎ１およびＶｉｎ２のうちの一方が不連続になるか、または異常なもしくは過剰な雑音パルスが２つのパルス入力Ｖｉｎ１およびＶｉｎ２の少なくとも一方に混合して交互入力の順序を切り替える場合、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆが変化する（すなわち、振幅が増大または減少する）方向がそのような擾乱によって反転させられることがあり、それによって、ＰＬＬ回路２０がロック状態からロック解除され、コンバータ１−１の出力が急激に減少する。ループフィルタ回路２０２のＤＣ出力（フィルタ処理済み誤差信号、またはフィルタ処理済み出力とも呼ばれる）Ｖ１ｆは、パルス入力Ｖｉｎ１とＶｉｎ２との間の位相誤差を検出し、位相誤差を示す出力ＶＰＦＤを供給するように構成されるＰＦＤ回路２０３の出力（または誤差信号）ＶＰＦＤの平均に対応する。急激に減少した後のコンバータ１−１の出力は、回復プロセスが擾乱に対して実行されるか、またはさらなる擾乱が前の擾乱を実質的に相殺しない限り、元のレベルを取り戻す可能性はない。
【００３３】
したがって、この例では、スイッチング素子Ｑ１およびＱ２の出力と実質的に同じ位相を有する立ち上がりエッジトリガパルス信号を、ノードＮ１からパルス挿入または削除回路２２に入力することができる。一方、一次側共振電流Ｉｏｒのゼロ交差時間の近くで生じる立ち上がりエッジを有する立ち上がりエッジトリガパルス信号を、コンパレータ回路２１からパルス挿入または削除回路２３に入力することができる。パルス入力Ｖｉｎ２の位相がパルス入力Ｖｉｎ１に対して進んでいる場合、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆの振幅は増加し、その結果、スイッチング周波数ｆｓｗの増加をもたらすことができる。パルス入力Ｖｉｎ２の位相がパルス入力Ｖｉｎ１に対して遅れている場合、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆの振幅は減少し、その結果、スイッチング周波数ｆｓｗの減少をもたらすことができる。
【００３４】
位相誤差を調整してパルス入力Ｖｉｎ１とＶｉｎ２との間で実質的にゼロ（０）になるように制御を実行することができるので、共振周波数ｆ０が負荷３１に応じて変化する場合でも、共振周波数ｆ０およびスイッチング周波数ｆｓｗは実質的に一致するように調整することができる。その結果、正方向への共振電流Ｉｏｒのゼロ交差が実質的に生じる時点は、図２に示されるように、ＺＣＳ（ゼロ電流スイッチング）動作を達成するように電圧上昇がノードＮ１で生じる時点に一致する。図２は、共振電流Ｉｏｒと、ハーフブリッジ駆動回路１２に入力されるノードＮ１における駆動電圧Ｖｄｒｖとの関係を示す図である。図２において、縦軸はＡ．Ｕ．（任意単位）での電圧または電流振幅を示し、横軸はＡ．Ｕ．での時間を示す。スイッチング周波数ｆｓｗは、共振周波数ｆ０に例えば約２０％から約３０％を加えた変化範囲で変化することができる。
【００３５】
いくつかの例では、雑音パルスは、パルス入力Ｖｉｎ１の２つの連続するパルスの間でパルス入力Ｖｉｎ１に混合することがある。この場合、ＰＦＤ回路２０３は瞬間的に誤ってパルス入力Ｖｉｎ２の位相遅れを決定することがあり、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆの変化する方向が逆転し、それによりＰＬＬ回路２０がロック状態からロック解除されることがある。このロック解除状態では、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆは振幅が減少し、ＰＦＤ回路２０３の低電力供給限界（例えば０Ｖ）に近づき、その結果、スイッチング周波数ｆｓｗがその下限に近づくことがある。この限界は、主に、ＰＦＤ回路２０３の動作の限定された範囲に起因するものであり、それによりループフィルタ回路２０２のＤＣ出力Ｖ１ｆは電力供給範囲（例えば、約０Ｖから約５Ｖの範囲）内に制限される。したがって、基準電圧Ｖ１が０．５Ｖから１Ｖとなり得る基準電圧Ｖ１以下の値にＤＣ出力Ｖ１ｆが近づく場合、パルス挿入または削除回路２２は、ＰＦＤ回路２０３に供給されるパルス入力Ｖｉｎ１から１つのパルスを削除する（または、それにゼロパルスまたは低レベルパルスを挿入する）ことができる。コンパレータ２４は、ループフィルタ回路２０２のＤＣ出力（またはフィルタ処理済み誤差信号）Ｖ１ｆを受け取り評価して、いつＤＣ出力Ｖ１ｆが第１の基準電圧Ｖ１以下になるか判定するように構成される。パルス挿入または削除回路２２は、ＰＬＬ回路２０のロック解除状態を検出するロック検出回路２０４の出力（またはロック解除検出信号）Ｖｌｏｃｋによって作動することができるコンパレータ２４の出力に応じて１つのパルスを削除することができる。実質的に同時に、パルス挿入または削除回路２３はこの時間の間非作動（または抑制）とすることができる。パルス挿入または削除回路２３は、ＰＬＬ回路２０のロック解除状態を検出するロック検出回路２０４の出力Ｖｌｏｃｋによって抑制することができるコンパレータ２５の出力に応じて非作動とすることができる。上述のように１つのパルスを削除する結果として、ＰＦＤ回路２０３は迅速に回復することができ、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆは振幅減少の前の振幅に戻り、それによってＰＬＬ回路２０はロック状態に戻ることができる。ループフィルタ回路２０２の応答が迅速であるほど、ＰＬＬ回路２０の回復時間は短い。
【００３６】
いくつかの例では、パルス入力Ｖｉｎ１の１つのパルスが、電力供給変動、雑音、または他の外部的に生成された擾乱によりドロップアウトすることがある。この場合、ＰＦＤ回路２０３は瞬間的に誤ってパルス入力Ｖｉｎ２の位相の進みを決定することがあり、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆの変化する方向が逆転してＰＬＬ回路２０をロック状態からロック解除することがある。このロック解除状態では、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆは振幅が増加し、ＰＦＤ回路２０３の電力供給電圧（例えば５Ｖ）に近づき、その結果、スイッチング周波数ｆｓｗがその上限に近づくことがある。やはり、それは、主に、ＰＦＤ回路２０３の動作の限定された範囲に起因するものであり、それによりループフィルタ回路２０２のＤＣ出力Ｖ１ｆは電力供給範囲（例えば、約０Ｖから約５Ｖの範囲）内に制限される。したがって、ＤＣ出力Ｖ１ｆが基準電圧Ｖ２以上の値（例えば、基準電圧Ｖ２は約３．５Ｖから約４Ｖの範囲とすることができる）に近づくと、パルス挿入または削除回路２３は、ＰＦＤ回路２０３に供給されるパルス入力Ｖｉｎ２から１つのパルスを削除する（または、それにゼロパルスまたは低レベルパルスを挿入する）ことができる。コンパレータ２５は、ループフィルタ回路２０２のＤＣ出力（またはフィルタ処理済み誤差信号）Ｖ１ｆを受け取り評価して、いつフィルタ処理済み誤差信号が第２の基準電圧Ｖ２以上になるか判定するように構成される。パルス挿入または削除回路２３は、ＰＬＬ回路２０のロック解除状態を検出するロック検出回路２０４の出力Ｖｌｏｃｋによって作動することができるコンパレータ２５の出力に応じて１つのパルスを削除することができる。実質的に同時に、ロック検出回路２０４の出力ＶｌｏｃｋはＰＬＬ回路２０のロック解除状態を検出し、次に、コンパレータ２４の出力を抑制し、その結果、パルス挿入または削除回路２２は非作動となり得る（または抑制され得る）。上述のように１つのパルスを削除する結果として、ＰＦＤ回路２０３は迅速に回復することができ、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆは振幅増加の前の振幅に戻り、それによってＰＬＬ回路２０はロック状態に戻ることができる。やはり、ループフィルタ回路２０２の応答が迅速であるほど、ＰＬＬ回路２０の回復時間は短い。
【００３７】
当然、雑音パルスがパルス入力Ｖｉｎ２の２つの連続するパルス間でパルス入力Ｖｉｎ２に混合するか、またはパルス入力Ｖｉｎ２の１つのパルスがドロップアウトする場合、上述の動作と同様の動作を実行することができる。
【００３８】
いくつかの例では、便宜上、ＶＣＯ回路２０１の振動周波数ｆｏｓｃはスイッチング周波数ｆｓｗと実質的に等しいと仮定される。しかし、ＶＣＯ回路２０１の振動周波数ｆｏｓｃはスイッチング周波数ｆｓｗの倍数（例えば、スイッチング周波数ｆｓｗのｎ倍）とすることができる。この場合、ＶＣＯ回路２０１の発振器出力信号をＰＷＭ制御回路１７に供給する前に１／ｎ周波数分割を実行することができる。
【００３９】
図３は、ＰＬＬ回路２０の信号波形を示す図である。図３において、縦軸はＡ．Ｕ．での電圧を示し、横軸はＡ．Ｕ．での時間を示す。ＺＨはハイインピーダンスオフ状態を示す。図３は、ＰＦＤ回路２０３へのパルス入力Ｖｉｎ２およびＶｉｎ１、ループフィルタ回路２０２に供給されるＰＦＤ回路２０３の出力ＶＰＦＤ、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆ、ならびにロック検出回路２０４に供給されるＰＦＤ回路２０３の出力ＶＬＤを示す。図３のＸ１で示されるように、パルス入力Ｖｉｎ２（または共振電流Ｉｏｒ）の位相がパルス入力Ｖｉｎ１に対して進む場合、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆは振幅が増大することができ、ロック検出回路２０４はそれに応答することができる。一方、図３のＸ２で示されるように、パルス入力Ｖｉｎ１（または駆動電圧Ｖｄｒｖ）の位相がパルス入力Ｖｉｎ２に対して進む場合、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆは振幅が減少し、ロック検出回路２０４はそれに応答することができる。
【００４０】
図４は、パルス入力Ｖｉｎ１とＶｉｎ２との間の位相誤差を説明するための図である。図４において、縦軸はＡ．Ｕ．でのＤＣ出力Ｖ１ｆを示し、横軸はパルス入力Ｖｉｎ１とＶｉｎ２との間の位相誤差φＶｉｎ２−φＶｉｎ１を示す。図４は、ＤＣ出力Ｖ１ｆが１／２電力供給電圧Ｖｃｃである場合、位相誤差φＶｉｎ２−φＶｉｎ１はゼロ（０）であり、ＤＣ出力Ｖ１ｆが基準電圧Ｖ１から基準電圧Ｖ２まで変化するとき、スイッチング周波数ｆｓｗは、最大で３０％を引いた最小値から最大で３０％を加えた最大値まで増加することができることを示す。
【００４１】
言い換えれば、図４は、パルス入力Ｖｉｎ２（または共振電流Ｉｏｒ）の位相がパルス入力Ｖｉｎ１（または駆動電圧Ｖｄｒｖ）に対して進む場合に、ＤＣ出力Ｖ１ｆは振幅が増大し、スイッチング周波数ｆｓｗは増大することができることを示す。この場合は、スイッチング周波数ｆｓｗが共振コイルＬｒおよび共振キャパシタＣｒの共振周波数ｆ０よりも瞬間的に低くなる状態に対応する。一方、図４は、パルス入力Ｖｉｎ２（または共振電流Ｉｏｒ）の位相がパルス入力Ｖｉｎ１（または駆動電圧Ｖｄｒｖ）に対して遅れる場合に、ＤＣ出力Ｖ１ｆは振幅が減少し、スイッチング周波数ｆｓｗは減少することができることも示す。後者の場合は、スイッチング周波数ｆｓｗが共振コイルＬｒおよび共振キャパシタＣｒの共振周波数ｆ０よりも瞬間的に高くなる状態に対応する。
【００４２】
したがって、帰還ループはパルス入力Ｖｉｎ１およびＶｉｎ２の立ち上がりエッジを一致させるように機能し、それらの間の位相誤差φＶｉｎ２−φＶｉｎ１をゼロ（０）にし、ＰＬＬ回路２０をロック状態に制御することができる。このロック状態では、正方向の共振電流Ｉｏｒのゼロ交差と、ノードＮ１の駆動電圧Ｖｄｒｖの立ち上がりエッジとは実質的に一致することができる。
【００４３】
図５は、コンバータ１−１のインピーダンス（Ｌｒ、Ｃｒ）特性ｉｍｐおよび位相特性φを示す図である。図５において、左の縦軸はインピーダンス（ｄＢΩ）を示し、右の縦軸は位相（度）を示し、横軸は周波数（Ｈｚ）を示す。図５は、スイッチング周波数ｆｓｗが共振周波数ｆ０と一致し、パルス入力Ｖｉｎ１とＶｉｎ２との間の位相誤差φＶｉｎ２−φＶｉｎ１がゼロ（０）であり、インピーダンス特性ｉｍｐが実質的に最小であるとき、電力伝達効率が実質的に最大になることを示す。共振電流Ｉｏｒの位相遅れはｆｓｗ＞ｆ０のとき生じることがあり、共振電流Ｉｏｒの位相の進み（または前進）はｆｓｗ＜ｆ０のとき生じることがある。したがって、別の方法で考察すると、ＰＬＬ回路２０は、パルス入力Ｖｉｎ１とＶｉｎ２との間の位相誤差φＶｉｎ２−φＶｉｎ１をゼロ（０）にするようにロック状態に制御することができると見なすことができる。
【００４４】
図６は、共振周波数ｆ０が±２０％だけ変化する場合のＰＬＬ回路２０の動作を説明するための図である。図６において、縦軸は電圧または電流振幅を示し、横軸は時間を示す。図６は、パルス入力Ｖｉｎ１およびＶｉｎ２、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆ、ならびにノードＮ２から共振コイルＬｒの方に流れる共振電流Ｉｏｒを示し、五角形形状の先端は各々の対応する信号波形のゼロレベル（または基準レベル）を示す。信号波形のゼロレベル（または基準レベル）のそのような表示を図面で使用することができる。電圧Ｖｉｎ１、Ｖｉｎ２、およびＶ１ｆの縦軸は１目盛当たり５Ｖ（５Ｖ／ｄｉｖ）を示し、共振電流Ｉｏｒの縦軸は１目盛当たり２０Ａ（２０Ａ／ｄｉｖ）を示す。図６の横軸は１目盛当たり５０μｓｅｃ（５０μｓ／ｄｉｖ）を示す。図６に示された例では、共振周波数ｆ０は、共振コイルＬｒのインダクタンスを４７μＨ→６８μＨ→３０μＨに変化させることによって８１ｋＨｚ→６５ｋＨｚ→９７ｋＨｚに変化することができる。ＰＦＤ回路２０３に供給されるパルス入力Ｖｉｎ１およびＶｉｎ２が連続性を維持される限り、共振周波数ｆ０が急激に変化する場合でさえＰＬＬ回路２０は追従することができることを図６から確認することができる。
【００４５】
図７は、パルス挿入または削除回路２２および２３の例を説明するための回路図である。便宜上、図７に示されたコンパレータ回路２１ならびにコンパレータ２４および２５はオープンコレクタコンパレータで形成されることが仮定されているが、コンパレータ回路２１ならびにコンパレータ２４および２５はオープンドレインコンパレータで形成することができる。この例では、パルス挿入または削除回路２２は抵抗器Ｒｓ１で形成することができ、パルス挿入または削除回路２３は抵抗器Ｒｐｕで形成することができる。
【００４６】
さらに、この例では、抵抗器Ｒｓ２およびキャパシタＣｓ２を含む雑音フィルタが図７に示されるようにコンパレータ回路２１に結合され、コンパレータ回路２１にヒステリシス特性を与えることができる。例えば、抵抗器Ｒｓ２の抵抗は１ｋΩとすることができ、キャパシタＣｓ２のキャパシタンスは１０００ｐＦとすることができる。雑音フィルタを利用して、共振電流Ｉｏｒのゼロ交差時間の近くで生じる雑音または歪みにコンパレータ回路２１が応答しないようにすることができる。コンパレータ回路２１のヒステリシス特性は、負荷３１が比較的小さい場合、ＰＬＬ動作の限界を決定することができる。ＰＬＬ回路２０がこの限界の下で動作し、負荷３１が比較的小さい場合、パルス入力Ｖｉｎ１を低レベルに、パルス入力Ｖｉｎ２を高レベルに、ＤＣ出力Ｖ１ｆを低レベルに自動的に設定することによってスイッチング周波数ｆｓｗを最小値の方に制御することができる。
【００４７】
さらに、この例では、電流検出回路１６から出力され、コンパレータ回路２１に入力される検出電圧Ｖｄｅｔ出力のダイナミックレンジが数ｍＶから数Ｖで、比較的大きい場合にコンパレータ回路２１が飽和しないように、リミッタＤｓ１をコンパレータ回路２１に結合することができる。
【００４８】
さらに、この例では、抵抗器Ｒｓ１およびキャパシタＣｓ１を含む雑音フィルタはノードＮ１に結合することができる。駆動電圧Ｖｄｒｖの位相および共振電流Ｉｏｒのゼロ交差の位相は、抵抗器Ｒｓ２およびキャパシタＣｓ２を設けたため図２とはわずかに異なることがある。しかし、駆動電圧Ｖｄｒｖの位相と共振電流Ｉｏｒのゼロ交差とのそのようなわずかな差は、それぞれ抵抗器Ｒｓ１およびキャパシタＣｓ１の抵抗およびキャパシタンスを調整することによって相殺することができる。
【００４９】
図７は、挿入される回復パルスがゼロパルス（または低レベルパルス）である一例を示す。パルス挿入または削除回路２２および２３の結合は、回復パルスとして高レベルパルスを挿入するために逆転することができる。ＤＣ出力Ｖ１ｆが図４の約０Ｖから約Ｖ１または約Ｖ２から約Ｖｃｃまでの範囲にあるとき、回復パルス挿入動作を実行することができ、他の場合、ＰＬＬ回路２０がロック状態で動作するＶ１を超えおよびＶ２未満の範囲では回復パルス挿入動作を抑制することができる。駆動電圧ＶｄｒｖはノードＮ２の電圧Ｖｏｒに比例することができ、検出電圧Ｖｄｅｔは共振電流Ｉｏｒに比例することができる。
【００５０】
図８は、コンバータ１−１の出力電力を５００Ｗ（±Ｖｏ＝８０Ｖおよび負荷３１＝１２．８Ω）とすることができ、共振コイルＬｒのインダクタンスを４７μＨとすることができ、共振キャパシタＣｒのキャパシタンスを０．０８２μＦとすることができる一例での回復の効果を説明するための図である。図８において、縦軸は電圧または電流振幅を示し、横軸は時間を示す。図８は、パルス入力Ｖｉｎ１およびＶｉｎ２、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆ、ノードＮ２から共振コイルＬｒの方に流れる共振電流Ｉｏｒ、コンバータ１−１の出力ＤＣ電圧±Ｖｏ、ならびにロック検出回路２０４の出力Ｖｌｏｃｋを示す。電圧Ｖｉｎ１、Ｖｉｎ２、Ｖ１ｆ、およびＶｌｏｃｋの縦軸は１目盛当たり５Ｖ（５Ｖ／ｄｉｖ）を示し、出力ＤＣ電圧±Ｖｏの縦軸は１目盛当たり５０Ｖ（５０Ｖ／ｄｉｖ）を示し、共振電流Ｉｏｒの縦軸は１目盛当たり２０Ａ（２０Ａ／ｄｉｖ）を示す。図８の横軸は１目盛当たり２０μｓｅｃ（２０μｓ／ｄｉｖ）を示す。
【００５１】
図８において、Ｐ１は、パルス入力Ｖｉｎ１の位相がパルス入力Ｖｉｎ２の位相に対して大幅に進んでいると決定されるか、またはパルス入力Ｖｉｎ２の位相がパルス入力Ｖｉｎ１の位相に対して大幅に遅れていると決定され、かつＤＣ出力Ｖ１ｆが急激に減少する時間を示す。Ｄｉ１は、パルス入力Ｖｉｎ１に対して挿入されたゼロパルスを示す。Ｐ２は、パルス入力Ｖｉｎ２の立ち上がりエッジに応じてＤＣ出力Ｖ１ｆが元のレベルに回復し始める時間を示す。
【００５２】
スイッチング周波数が８０ｋＨｚである場合、二次平滑キャパシタＣ１およびＣ２のキャパシタンスが１００μＦであるとき、ＰＦＤ回路２０３の回復時間ＴＲは３０μｓｅｃ以下とすることができ、出力ＤＣ電圧±Ｖｏの減少は約６％以下とすることができる。同等の従来のコンバータでは、出力の減少は、同等の従来のコンバータの二次平滑キャパシタＣ１およびＣ２のキャパシタンスを１０００μＦ以上とすることができるので６％よりかなり小さくすることができる。
【００５３】
図９は、コンバータ１−１の比較例を説明するための図である。便宜上、コンバータ１−１の比較例は、図８と同等の動作条件下で動作するが、回復を実行しない（すなわち、回復機能は抑制される）ことが仮定される。図９は、回復が実行されない場合のパルス入力Ｖｉｎ１およびＶｉｎ２、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆ、ノードＬ２から共振コイルＬｒの方に流れる共振電流Ｉｏｒ、およびコンバータ１−１の比較例の出力ＤＣ電圧±Ｖｏを示す。回復が実行されないので、ＤＣ出力Ｖ１ｆは減少したレベルに留まることがあり、コンバータ１−１の比較例の出力ＤＣ電圧±Ｖｏに相当な減少が生じることがあることが図９から分かる。
【００５４】
図１０は、パルス入力Ｖｉｎ１のパルスがコンバータ１−１でドロップアウトするときの回復を説明するための図である。図１０において、図８と同じ記号および同等の動作条件が使用される。
【００５５】
図１０において、Ｄｐはドロップアウトしたパルス入力Ｖｉｎ１のパルスを示し、Ｄｉ２はパルス入力Ｖｉｎ２に対して挿入されるパルスを示す。さらに、Ｐ３は、パルス入力Ｖｉｎ２の位相がパルス入力Ｖｉｎ１の位相に対して大幅に進んでいると決定されるか、またはパルス入力Ｖｉｎ１の位相がパルス入力Ｖｉｎ２の位相に対して大幅に遅れていると決定され、かつＤＣ出力Ｖ１ｆが急激に増加する時間を示す。Ｐ４は、パルス入力Ｖｉｎ１の立ち上がりエッジに応じてＤＣ出力Ｖ１ｆが元のレベルに回復し始める時間を示す。
【００５６】
図１１は、コンバータ１−１の比較例を説明するための図である。便宜上、コンバータ１−１の比較例は、図１０と同等の動作条件下で動作するが、回復を実行しないことが仮定される。図１１において、図９と同じ記号が使用される。回復が実行されないので、ＤＣ出力Ｖ１ｆは増加したレベルに留まることがあり、コンバータ１−１の比較例の出力ＤＣ電圧±Ｖｏに相当な減少が生じることがあることが図１１から分かる。
【００５７】
図１２は、雑音がコンバータ１−１のパルス入力Ｖｉｎ１に混合するときの回復を説明するための図である。図１２において、縦軸は電圧または電流振幅を示し、横軸は時間を示す。図１２は、パルス入力Ｖｉｎ１およびＶｉｎ２、ノードＮ２から共振コイルＬｒの方に流れる共振電流Ｉｏｒ、ならびにノードＮ２の電圧Ｖｏｒを示す。電圧Ｖｉｎ１およびＶｉｎ２の縦軸は１目盛当たり５Ｖ（５Ｖ／ｄｉｖ）を示し、共振電流Ｉｏｒの縦軸は１目盛当たり２０Ａ（２０Ａ／ｄｉｖ）を示し、電圧Ｖｏｒの縦軸は１目盛当たり１００Ｖ（１００Ｖ／ｄｉｖ）を示す。図１２の横軸は１目盛当たり２０μｓｅｃ（２０μｓ／ｄｉｖ）を示す。
【００５８】
図１２の動作条件は図８および１０のものと実質的に同じである。しかし、図１２では、図１のノードＮ２とパルス挿入または削除回路２２の出力部との間に結合キャパシタＣｆ（図示せず）を瞬間的に接続することによって雑音の混合をシミュレートすることができる。例えば、結合キャパシタＣｆのキャパシタンスは１０ｐＦとすることができる。結合キャパシタＣｆは、反復不能な（または再現不能な）雑音または歪みをシミュレートするために瞬間的に接続し、恒久的には接続しないようにできる。
【００５９】
図１２において、Ｐ５は、結合キャパシタＣｆの瞬間的接続によりパルス入力Ｖｉｎ１に加えられたスパイク雑音を示し、Ｄｉ１は、パルス入力Ｖｉｎ１に対して挿入されたゼロパルスを示す。共振電流Ｉｏｒは、Ｄｉ１で示されるようなゼロパルスの挿入の後、迅速に回復することができることが図１２から分かる。
【００６０】
図１３は、コンバータ１−１の比較例を説明するための図である。便宜上、コンバータ１−１の比較例は、図１２と同等の動作条件下で動作するが、回復を実行しないことが仮定される。図１３において、図１２と同じ記号が使用される。結合キャパシタＣｆの瞬間的接続によりスパイク雑音がパルス入力Ｖｉｎ１に加えられた後、共振電流Ｉｏｒは元のレベルに回復しないことがあることが図１３から分かる。
【００６１】
図１４は、軽負荷状態でのコンバータ１−１の動作を説明するための図であり、コンバータ１−１の出力電力を２５Ｗとすることができ、共振コイルＬｒのインダクタンスを２０μＨとすることができ、共振キャパシタＣｒのキャパシタンスを１０μＦとすることができる場合にＰＬＬ回路２０はスイッチング周波数ｆｓｗの最小値の近くでロック状態にある。図１４において、縦軸は電圧または電流振幅を示し、横軸は時間を示す。図１４は、パルス入力Ｖｉｎ１およびＶｉｎ２、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆ、ノードＮ２から共振コイルＬｒの方に流れる共振電流Ｉｏｒ、ならびにコンバータ１−１の出力ＤＣ電圧±Ｖｏを示す。電圧Ｖｉｎ１、Ｖｉｎ２、およびＶ１ｆの縦軸は１目盛当たり５Ｖ（５Ｖ／ｄｉｖ）を示し、共振電流Ｉｏｒの縦軸は１目盛当たり５Ａ（５Ａ／ｄｉｖ）を示し、出力ＤＣ電圧±Ｖｏの縦軸は１目盛当たり５０Ｖ（５０Ｖ／ｄｉｖ）を示す。図１４の横軸は１目盛当たり２０μｓｅｃ（２０μｓ／ｄｉｖ）を示す。
【００６２】
図１５は、軽負荷状態でのコンバータ１−１の動作を説明するための図であり、コンバータ１−１の出力電力を５Ｗとすることができ、共振コイルＬｒのインダクタンスを２５μＨとすることができ、共振キャパシタＣｒのキャパシタンスを１０μＦとすることができる場合にＰＬＬ回路２０はスイッチング周波数ｆｓｗの最小値の近くでロック状態にある。図１５において、縦軸は電圧または電流振幅を示し、横軸は時間を示す。図１５は、パルス入力Ｖｉｎ１およびＶｉｎ２、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆ、ノードＮ２から共振コイルＬｒの方に流れる共振電流Ｉｏｒ、駆動電圧Ｖｄｒｖ、ならびにロック検出回路２０４の出力Ｖｌｏｃｋを示す。電圧Ｖｉｎ１、Ｖｉｎ２、Ｖ１ｆ、およびＶｌｏｃｋの縦軸は１目盛当たり５Ｖ（５Ｖ／ｄｉｖ）を示し、共振電流Ｉｏｒの縦軸は１目盛当たり５Ａ（５Ａ／ｄｉｖ）を示し、駆動電圧Ｖｄｒｖの縦軸は１目盛当たり２００Ｖ（２００Ｖ／ｄｉｖ）を示す。図１５の横軸は１目盛当たり２０μｓｅｃ（２０μｓ／ｄｉｖ）を示す。駆動電圧Ｖｄｒｖが示されているが、それは、パルス入力Ｖｉｎ１がこの例では低レベルを維持しており、駆動電圧Ｖｄｒｖが、低レベルで維持される前のパルス入力Ｖｉｎ１の波形と類似の波形および同様の位相を有するからである。便宜上、スイッチング素子Ｑ１のゲート電圧は駆動電圧Ｖｄｒｖと見なすことができる。
【００６３】
図１６は、図１４と同等の条件下であるが、回復機能が抑制された場合の軽負荷状態でのコンバータ１−１の比較例の動作を説明するための図である。図１６において、図１４と同じ記号が使用される。便宜上、図１６は共振電流Ｉｏｒおよび駆動電圧Ｖｄｒｖを示す。駆動電圧Ｖｄｒｖの縦軸は１目盛当たり２００Ｖ（５０Ｖ／ｄｉｖ）を示す。
【００６４】
図１７は、図１５と同等の条件下であるが、回復機能が抑制された場合の軽負荷状態でのコンバータ１−１の比較例の動作を説明するための図である。図１７において、図１５と同じ記号が使用される。便宜上、図１７は共振電流Ｉｏｒおよび駆動電圧Ｖｄｒｖを示す。駆動電圧Ｖｄｒｖの縦軸は１目盛当たり２００Ｖ（５０Ｖ／ｄｉｖ）を示す。
【００６５】
図１４と１６との比較および図１５と１７との比較から分かるように、回復機能を使用しない図１５および１７と比較して回復機能を使用する図１４および１５では、共振電流Ｉｏｒのピーク値をより低くすることができ、雑音をより低くすることができる。
【００６６】
さらに、コンバータ１−１の出力電力が約５Ｗ以下になり、コンパレータ回路２１がそのヒステリシス特性のために動作を停止することがある例では、図１５に示されるように、パルス入力Ｖｉｎ２は高レベルに調整することができ、出力Ｖｌｏｃｋは低レベルに調整することができ、ＤＣ出力Ｖ１ｆは基準電圧Ｖ１以下に下がることがある。その結果、パルス挿入または削除回路２３は、コンパレータ２４の出力に応じてパルス入力Ｖｉｎ１を低レベルに調整することができる。言い換えれば、ＰＬＬ動作を強制的に停止させることができ、スイッチング周波数ｆｓｗはスイッチング損失を低減するために最小値に調整することができる。したがって、コンバータ１−１の出力は、出力が最大出力の１／１００となることがある軽負荷状態下でさえ十分に制御される。
【００６７】
図１８は、重負荷状態でのコンバータ１−１の共振動作を説明するための図であり、コンバータ１−１の出力電力を５００Ｗとすることができ、共振コイルＬｒのインダクタンスを４７μＨとすることができ、共振キャパシタＣｒのキャパシタンスを０．０８２μＦとすることができる場合に、ＰＬＬ回路２０はロック状態にある。例えば、ＡＣ電源は１００Ｖ／５０ＨｚのＡＣ電圧ＡＣＩＮを供給することができ、電圧Ｖｄｃは１４０Ｖとすることができる。図１８において、縦軸は電圧または電流振幅を示し、横軸は時間を示す。図１８は、スイッチング素子Ｑ１のゲート電圧Ｖｇ１、スイッチング素子Ｑ１のドレイン電流Ｉｄ１、スイッチング素子Ｑ２のゲート電圧Ｖｇ２、およびスイッチング素子Ｑ２のドレイン電流Ｉｄ２を示す。ゲート電圧Ｖｇ１の縦軸は１目盛当たり１００Ｖ（１００Ｖ／ｄｉｖ）を示し、ドレイン電流Ｉｄ１およびＩｄ２の縦軸は１目盛当たり２０Ａ（２０Ａ／ｄｉｖ）を示し、ゲート電圧Ｖｇ２の縦軸は１目盛当たり１０Ｖ（１０Ｖ／ｄｉｖ）を示す。図１８の横軸は１目盛当たり２０μｓｅｃ（２０μｓ／ｄｉｖ）を示す。
【００６８】
ゲート電圧Ｖｇ１およびＶｇ２がスイッチング素子Ｑ１およびＱ２のドレイン−ソース電圧の代わりに図１８に示されるが、それは、ドレイン−ソース電圧は雑音を含むより複雑な波形を有し、ゲート電圧Ｖｇ１およびＶｇ２はスイッチング素子Ｑ１およびＱ２のドレイン−ソース電圧の波形と類似の波形を有するからである。共振電流ＩｏｒはＩｄ１−Ｉｄ２で表すことができる。
【００６９】
図１９は、重負荷状態でのコンバータ１−１の共振動作を説明するための図であり、コンバータ１−１の出力電力を５００Ｗとすることができ、共振コイルＬｒのインダクタンスを４７μＨとすることができ、共振キャパシタＣｒのキャパシタンスを０．０８２μＦとすることができる場合に、ＰＬＬ回路２０はロック状態にある。例えば、ＡＣ電源は２２０Ｖ／５０ＨｚのＡＣ電圧ＡＣＩＮを供給することができ、電圧Ｖｄｃは３１０Ｖとすることができる。図１９において、図１８と同じ記号が使用される。
【００７０】
図２０は、図１８と同様の条件下であるが、共振コイルＬｒのインダクタンスを５μＨとすることができ、共振キャパシタＣｒのキャパシタンスを１００μＦとすることができる場合の重負荷状態でのコンバータ１−１の非共振動作を説明するための図である。
【００７１】
図２１は、図１９と同様の条件下であるが、共振コイルＬｒのインダクタンスを５μＨとすることができ、共振キャパシタＣｒのキャパシタンスを１００μＦとすることができる場合の重負荷状態でのコンバータ１−１の非共振動作を説明するための図である。
【００７２】
図１８と２０との比較および図１９と２１との比較から分かるように、非共振動作の図２０および２１と比較して共振動作の図１８および１９では、ドレイン電流Ｉｄ１およびＩｄ２のピーク値をより低くすることができ、雑音をより低くすることができる。デューティ比が小さいほどおよびピーク値が高いほど、ドレイン電流Ｉｄ１およびＩｄ２の各々の実効値は大きくなり、電力損失を増加させる。図１８および１９の電力損失は図２０および２１の電力損失と比較して低くなり得ることが分かる。さらに、図１８および１９のスイッチング損失は図２０および２１のものと比較して小さくなり得る。
【００７３】
図１９のスイッチング損失は図１８のものよりもわずかに高いことがあるが、ドレイン電流Ｉｄ１およびＩｄ２のピーク値はほぼ一定に維持される。したがって、図１８の場合と同様に、図１９のスイッチング損失および雑音は急激に増加しないであろう。一方、図２１のスイッチング損失は、ドレイン電流Ｉｄ１およびＩｄ２のピークが５０Ａに達することがあるのでかなり高いことがある。図２１のかなり高いスイッチング損失により、好適なスイッチング素子Ｑ１およびＱ２ならびに変成器回路１３を適切に選択することが困難になることがある。
【００７４】
ゲート電圧波形（Ｖｇ１およびＶｇ２）およびドレイン電流波形（Ｉｄ１およびＩｄ２）間の不要なオーバラップを低減するために、共振周波数ｆ０は、例えば８０ｋＨｚから９５ｋＨｚに上昇させることができる。しかし、変化することがある負荷３１に応じてコンバータ１−１の動作条件を最適化するのは困難なことがある。
【００７５】
図２２は、パルス挿入または削除回路２２および２３の他の例を説明するための回路図である。図２２において、図７の対応する部分と同じである部分は同じ参照番号で示され、その説明は省略される。
【００７６】
図２２において、コンパレータ２４と、抵抗器Ｒｓ１およびキャパシタＣｓ１を結合するノードとの間にインバータ回路２５０を設けることができる。さらに、コンパレータ回路２１の反転入力端子および非反転入力端子の結合は図７のものと逆にすることができる。言い換えれば、図２２において、抵抗器Ｒｓ２、キャパシタＣｓ２、およびリミッタＤｓ１を結合するノードは、コンパレータ回路２１の反転入力端子に結合することができる。一方、図２２に示されたコンパレータ回路２１の非反転入力端子は接地することができる。
【００７７】
図２２によれば、駆動電圧Ｖｄｒｖの立ち下がりエッジおよび共振電流Ｉｏｒの負方向のゼロ交差に応じて、ＰＬＬ動作を実行して、ＰＬＬ回路２０をロックすることができる。
【００７８】
図２３は、図２２に示されたパルス挿入または削除回路２２および２３が図７に示されたパルス挿入または削除回路２２および２３の代わりに使用されることを除いて図１８と実質的に同じ動作条件下における重負荷状態でのコンバータ１−１の動作を説明するための図である。図２３において、図１８と同じ記号が使用される。図１８に示された場合と同様に低い電力損失および低いスイッチング損失を達成することができることが図２３から分かる。
【００７９】
図２４は、本開示の少なくともいくつかの実施形態により構成される電力コンバータの別の例を示すブロック図である。この例では、電力コンバータはハーフブリッジ共振型高周波誘導加熱インバータ１−２で形成される。図２４において、図１の対応する部分と同じである部分は同じ参照番号で示され、その説明は省略される。
【００８０】
図２４では、高周波ＡＣ出力を二次側で生成することができ、負荷３２は共振コイルＬｒおよび共振抵抗器Ｒｒを含むことができる。さらに、帰還回路１５１は、負荷３２のサイズにかかわらず高周波ＡＣ出力を一定に維持するために、電流検出回路１６から出力された検出電圧Ｖｄｅｔに応じて帰還信号による負帰還をＰＷＭ制御回路１７に与え、それによって、パルス幅を調整するように構成することができる。帰還回路１５１は、外部レベル制御信号（または電圧）Ｖｃｏｎｔに応じてＰＷＭ制御回路１７への負帰還を変化させるように構成される出力可変機能を含むことができる。さらに、ＡＣ電源の力率を改善するために、一次整流器回路１１内の一次平滑キャパシタＣｐのキャパシタンスは、図１に示されたコンバータ１−１のものと比べて比較的小さく設定することができる。ＰＷＭ制御回路１７への可変負帰還を調整するために整流済みＤＣ電圧Ｖｄｃの一部を帰還回路１５１に供給することができ、その結果、共振電流Ｉｏｒの包絡線は整流済みＤＣ電圧Ｖｄｃのものと同様になり得る。負荷３２を流れる出力電流Ｉｏ１は共振電流Ｉｏｒと等しくなり得る。
【００８１】
インバータ１−２はハーフブリッジ構造を使用し、ハーフブリッジ駆動回路１２を備える。しかし、インバータ１−２はフルブリッジ構造を使用し、ハーフブリッジ駆動回路１２の代わりにフルブリッジ駆動回路を備えることができる。
【００８２】
図２５は、パルス入力Ｖｉｎ２のパルスがインバータ１−２でドロップアウトするときの回復を説明するための図である。例えば、ＡＣ電源は１００Ｖ／５０ＨｚのＡＣ電圧ＡＣＩＮを供給することができ、スイッチング周波数ｆｓｗは約８０ｋＨｚとすることができ、一次平滑キャパシタＣｐのキャパシタンスは１μＦとすることができ、共振抵抗器Ｒｒの抵抗は１Ωとすることができる。図２５において、縦軸は電圧または電流振幅を示し、横軸は時間を示す。図２５は、整流済みＤＣ電圧Ｖｄｃ、一次整流器回路１１を流れる電流Ｉａｃ、パルス入力Ｖｉｎ２、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆ、およびノードＮ２から共振コイルＬｒの方に流れる共振電流Ｉｏｒを示す。電圧Ｖｄｃ、Ｖｉｎ２、およびＶ１ｆの縦軸は１目盛当たり５Ｖ（５Ｖ／ｄｉｖ）を示し、電流Ｉａｃの縦軸は１目盛当たり１０Ａ（１０Ａ／ｄｉｖ）を示し、共振電流Ｉｏｒの縦軸は１目盛当たり２０Ａ（２０Ａ／ｄｉｖ）を示す。図２５の横軸は１目盛当たり２ｍｓｅｃ（２ｍｓ／ｄｉｖ）を示す。
【００８３】
ＤＣ出力Ｖ１ｆおよび共振電流Ｉｏｒは、パルス入力Ｖｉｎ２のパルスのドロップアウトに応じて減少することがあるが、回復プロセスはＤＣ出力Ｖ１ｆおよび共振電流Ｉｏｒを元のレベルに迅速に戻すことができることが図２５から分かる。回復時間は１ｍｓｅｃ以下とすることができる。力率は約１とすることができ、インバータ１−２の電流Ｉａｃは小さい高調波を含むことがある。
【００８４】
図２６は、インバータ１−２の比較例を説明するための図である。便宜上、インバータ１−２の比較例は、図２５と同等の動作条件下で動作するが、回復を実行しないことが仮定される。図２６において、図２５と同じ記号が使用される。回復プロセスが実行されないので、パルス入力Ｖｉｎ２のパルスのドロップアウトが生じた後、ＤＣ出力Ｖ１ｆおよび共振電流Ｉｏｒは減少したレベルのままとなることがあることが図２６から分かる。その結果、図２６と図２５との比較から分かるように、出力電流Ｉｏ１が共振電流Ｉｏｒと等しくなることがあるので、インバータ１−２のこの比較例の出力は相当な減少が生じることがある。
【００８５】
いくつかの例示の実施形態では、ＰＬＬの位相検出により得られたフィルタ処理済み出力が第１の基準レベルより下がり、ＰＬＬのロック解除状態が、第１および第２のパルス入力の一方の他方に対する位相遅れに応じて検出されたとき、ＰＬＬへの第１および第２のパルス入力の一方の１つのパルスを削除することができる。一方、フィルタ処理済み出力が第２の基準レベルを超え、ＰＬＬのロック解除状態が、第１および第２のパルス入力の一方の他方に対する位相進みに応じて検出されたとき、第１および第２のパルス入力の他方の１つのパルスを削除することができる。しかし、ＰＬＬの位相検出により得られたフィルタ処理済み出力が第１の基準レベルより下がり、ＰＬＬのロック解除状態が、第１および第２のパルス入力の一方の他方に対する位相遅れに応じて検出されたとき、ＰＬＬへの第１および第２のパルス入力の一方の２つ以上のパルスを削除することができる。この場合、フィルタ処理済み出力が第２の基準レベルを超え、ＰＬＬのロック解除状態が、第１および第２のパルス入力の一方の他方に対する位相進みに応じて検出されたとき、第１および第２のパルス入力の他方の２つ以上のパルスを削除することができる。
【００８６】
さらに、いくつかの例示の実施形態では、ＰＬＬの位相検出により得られたフィルタ処理済み出力が第１の基準レベルより下がり、ＰＬＬのロック解除状態が、第１および第２のパルス入力の一方の他方に対する位相遅れに応じて検出されたとき、ＰＬＬへの第１および第２のパルス入力の一方に１つまたは複数のパルスを挿入することができる。一方、フィルタ処理済み出力が第２の基準レベルを超え、ＰＬＬのロック解除状態が、第１および第２のパルス入力の一方の他方に対する位相進みに応じて検出されたとき、第１および第２のパルス入力の他方に１つまたは複数のパルスを挿入することができる。
【００８７】
言い換えれば、パルス挿入または削除回路２２および２３は、ＰＦＤ２０３の入力端子ＩＮ−１およびＩＮ−２に入力されるパルス入力Ｖｉｎ１およびＶｉｎ２に対して１つまたは複数のパルスを削除または挿入することができる。したがって、パルス入力Ｖｉｎ１またはＶｉｎ２に対する１つまたは複数のパルスの挿入は、１つまたは複数の非ゼロパルスまたは高レベルのパルスを挿入することを含むことができ、パルス入力Ｖｉｎ１またはＶｉｎ２から１つまたは複数のパルスを実質的に相殺または削除するためにパルス入力Ｖｉｎ１またはＶｉｎ２に１つまたは複数のゼロパルスまたは低レベルのパルスを挿入することに限定されない。
【００８８】
図２７は、パルス挿入または削除回路２２および２３によるパルスの削除および挿入を説明するための図である。図２７において、便宜上、１つのパルスがパルス入力に対して削除または挿入されることが仮定される。図２７に示されるように、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆが基準電圧Ｖ１よりも低い場合、ＰＦＤ２０３の入力端子ＩＮ−１へのパルス入力の１つのパルスを削除することができ、その結果、ＰＦＤ回路２０３は、ＰＦＤ２０３の入力端子ＩＮ−２への次のパルス入力の立ち上がりエッジにおいてＰＬＬ回路２０をロック状態に回復し戻すことができる。ループフィルタ回路２０２のＤＣ出力Ｖ１ｆが基準電圧Ｖ２よりも大きい場合、ＰＦＤ２０３の入力端子ＩＮ−２へのパルス入力の１つのパルスを削除することができ、その結果、ＰＦＤ回路２０３は、ＰＦＤ２０３の入力端子ＩＮ−１への次のパルス入力の立ち上がりエッジにおいてＰＬＬ回路２０をロック状態に回復し戻すことができる。
【００８９】
一方、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆが基準電圧Ｖ１よりも低い場合、ＰＦＤ２０３の入力端子ＩＮ−２へのパルス入力の２つの連続するパルス間で連続するパルスのデューティ比が変化する場所に１つのパルスを挿入（または付加）することができ、その結果、ＰＦＤ回路２０３は、挿入されたパルスの直後のパルスの立ち上がりエッジにおいてＰＬＬ回路２０をロック状態に回復し戻すことができる。ループフィルタ回路２０２のＤＣ出力Ｖ１ｆが基準電圧Ｖ２よりも大きい場合、ＰＦＤ２０３の入力端子ＩＮ−１へのパルス入力の２つの連続するパルス間で連続するパルスのデューティ比が変化する場所に１つのパルスを挿入（または付加）することができ、その結果、ＰＦＤ回路２０３は、挿入されたパルスの直後のパルスの立ち上がりエッジにおいてＰＬＬ回路２０をロック状態に回復し戻すことができる。
【００９０】
図２８は、図８と同等の一例での回復の効果を説明するための図である。図２８において、図８と同じ記号が使用される。連続するパルスのデューティ比が変化する、点線で示された場所Ａｐ１に非ゼロパルスを挿入すると、比較的短い回復時間でＰＬＬ回路２０をロック状態に戻すことができることが図２８から分かる。
【００９１】
図２９は、図１０と同等の一例での回復を説明するための図である。図２９において、図１０と同じ記号が使用される。連続するパルスのデューティ比が変化する、点線で示された場所Ａｐ２に非ゼロパルスを挿入すると、比較的短い回復時間でＰＬＬ回路２０をロック状態に戻すことができることが図２９から分かる。
【００９２】
「に応じた」または「に応じて」という用語への本開示における言及は特定のフィーチャおよび／または構造への反応に限定されない。あるフィーチャは別のフィーチャおよび／または構造に応じることもでき、そのフィーチャおよび／または構造内にあることもできる。さらに、「結合された」または「応じた」または「に応じて」または「連通して」などの用語または句が本明細書または後続の特許請求の範囲で使用されるとき、これらの用語は広義に解釈されるべきである。例えば、「に結合された」という句は、その句が使用される文脈に応じて、伝達的に、電気的に、および／または動作可能に結合されることを意味することができる。
【００９３】
本明細書で述べられた様式でデバイスおよび／またはプロセスを説明し、その後、エンジニアリング方式を使用してそのような説明されたデバイス（例えば、送信機、受信機、無線デバイス、コンピューティングプラットフォーム、コンピューティングデバイスなど）および／または方法をデータ処理システムに統合することは当技術分野において一般的であることが当業者なら認識するであろう。すなわち、本明細書で説明されたデバイスおよび／または方法の少なくとも一部は、妥当な量の実験を介してデータ処理システムに統合することができる。典型的なデータ処理システムは、一般に、システムユニットハウジングと、ビデオディスプレイデバイスと、揮発性および不揮発性メモリなどのメモリと、マイクロプロセッサおよびデジタル信号プロセッサなどのプロセッサと、オペレーティングシステム、ドライバ、グラフィカルユーザーインターフェース、およびアプリケーションプログラムなどの計算エンティティと、タッチパッドまたはスクリーンなどの１つまたは複数の対話デバイスと、および／または帰還ループおよび制御モータ（例えば、位置および／または速さを感知するための帰還、構成要素および／または量を移動および／または調整するための制御モータ）を含む制御システムとのうちの１つまたは複数を含むことを当業者なら認識するであろう。典型的なデータ処理システムは、データコンピューティング／通信および／またはネットワークコンピューティング／通信システムで一般に見いだされるものなどの任意の好適な市販の構成要素を利用して実施することができる。
【００９４】
本明細書で説明した内容は、時には、様々な他の構成要素または要素に含まれる、またはそれらに接続される様々な構成要素または要素を示している。そのような示された構成は単に例であり、事実上、同じ機能を達成する他の多くの構成を実施することができることが理解されるべきである。概念的な意味で、同じ機能を達成するための構成要素の任意の構成は所望の機能が達成されるように効果的に「関連づけ」られる。したがって、特定の機能を達成するために組み合わされた本明細書の任意の２つの構成要素は、構成または中間構成要素には関係なく所望の機能が達成されるように互いに「関連づけられる」と見なすことができる。同様に、そのように関連づけられた任意の２つの構成要素は、所望の機能を達成するように互いに「動作可能に接続されている」または「動作可能に結合されている」と見なすこともでき、そのように関連づけることができる任意の２つの構成要素は、所望の機能を達成するように互いに「動作可能に結合可能である」と見なすこともできる。動作可能に結合可能である特定の例は、限定はしないが、物理的に嵌合可能なおよび／または物理的に相互作用する構成要素、および／または無線で相互作用可能なおよび／または無線で相互作用する構成要素、および／または論理的に相互作用するおよび／または論理的に相互作用可能な構成要素を含む。
【００９５】
本明細書における実質的に任意の複数形および／または単数形の用語の使用に関して、当業者は、文脈および／または用途に応じて、複数形から単数形および／または単数形から複数形に変換することができる。様々な単数形／複数形入替を、明暸にするために本明細書では明確に述べることがある。
【００９６】
一般に、本明細書で、特に添付の特許請求の範囲（例えば、添付の特許請求の範囲の本体）で使用される用語は全体的に「オープン」な用語として意図されている（例えば、「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語は「限定はしないが、含んでいる（ｉｎｃｌｕｄｉｎｇ ｂｕｔ ｎｏｔ ｌｉｍｉｔｅｄ ｔｏ）」と解釈されるべきであり、「有する」という用語は「少なくとも有する」と解釈されるべきであり、「含む（ｉｎｃｌｕｄｅｓ）」という用語は「限定はしないが、含む（ｉｎｃｌｕｄｅｓ ｂｕｔ ｎｏｔ ｌｉｍｉｔｅｄ ｔｏ）」と解釈されるべきであるなど）ことが当業者なら理解されるであろう。導入された請求項詳述に関して特定の数が意図される場合、そのような意図は請求項に明確に詳述されることになり、そのような詳述がない状態ではそのような意図は存在しないことが当業者ならさらに理解されるであろう。例えば、理解への助けとして、以下の添付の特許請求の範囲は、請求項詳述を導入するために「少なくとも１つの」および「１つまたは複数の」という導入句の使用を含むことができる。そのような句の使用は、同じ請求項が「１つまたは複数の」または「少なくとも１つの」という導入句、および「ａ」または「ａｎ」などの不定詞を含む（例えば、「ａ」および／または「ａｎ」は一般に「少なくとも１つの」または「１つまたは複数の」と解釈されるべきである）ときでさえ「ａ」または「ａｎ」という不定冠詞による請求項詳述の導入は、そのような導入された請求項詳述を含む任意の特定の請求項を１つだけそのような詳述を含む発明に制限することを意味するように解釈されるべきでなく、同じことは、請求項詳述を導入するのに使用される定冠詞の使用に当てはまる。さらに、導入された請求項詳述に関して特定の数が詳述される場合、そのような詳述は少なくとも詳述された数を意味する（例えば、他の修飾語句なしの「２つの詳述」というむき出しの詳述は一般に少なくとも２つの詳述、または２つ以上の詳述を意味する）ように一般に解釈されるべきであることを当業者なら認識するであろう。さらに、「Ａ、Ｂ、およびＣのうちの少なくとも１つなど」に類似する慣例が使用される例では、一般に、そのような解釈は当業者がその慣例を理解する意味で与えられる（例えば、「Ａ、Ｂ、およびＣのうちの少なくとも１つを有するシステム」は、限定はしないが、Ａだけ、Ｂだけ、Ｃだけ、ＡおよびＢともに、ＡおよびＣともに、ＢおよびＣともに、および／またはＡ、Ｂ、およびＣともに、などを含むことになる）。「Ａ、Ｂ、またはＣのうちの少なくとも１つ、など」に類似する慣例が使用される例では、一般に、そのような解釈は当業者がその慣例を理解する意味で与えられる（例えば、「Ａ、Ｂ、またはＣのうちの少なくとも１つを有するシステム」は、限定はしないが、Ａだけ、Ｂだけ、Ｃだけ、ＡおよびＢともに、ＡおよびＣともに、ＢおよびＣともに、および／またはＡ、Ｂ、およびＣともに、などを含むことになる）。実質的には、説明、請求項、または図面であるかにかかわらず２つ以上の代替用語を表す任意の離接的な単語および／または句は、用語のうちの１つ、用語のいずれか、または両方の用語を含む可能性を意図すると理解されるべきであることが当業者ならさらに理解されるであろう。例えば、「ＡまたはＢ」という句は、「Ａ」または「Ｂ」または「ＡおよびＢ」の可能性を含むと理解されることになる。
【００９７】
様々な態様および実施形態が本明細書で開示されたが、他の態様および実施形態が当業者に明らかであろう。本明細書で開示された様々な態様および実施形態は説明の目的のためであり、限定するものではなく、真の範囲および趣旨は以下の特許請求の範囲によって示される。
【符号の説明】
【００９８】
１−１ ハーフブリッジ共振ＡＣ／ＤＣコンバータ
１−２ ハーフブリッジ共振型高周波誘導加熱インバータ
１１ 一次整流器回路
１２ ハーフブリッジ駆動回路
１３ 絶縁変成器回路
１４ 二次整流器回路
１５ 帰還回路
１６ 電流検出回路
１７ ＰＷＭ（パルス幅変調）制御回路
２０ ＰＬＬ（位相同期ループ）回路
２１ コンパレータ回路
２２、２３ パルス挿入または削除回路
２４、２５ レベルコンパレータ
３１、３２ 負荷
１５１ 帰還回路
２０１ ＶＣＯ（電圧制御発振器）回路
２０２ ループフィルタ回路
２０３ ＰＦＤ（位相周波数検出器）回路
２０４ ロック検出回路
２５０ インバータ回路
【技術分野】
【０００１】
本開示は、一般に、コンバータおよびコンバータ制御方法に関する。
【背景技術】
【０００２】
本明細書で特に指示がない限り、この節で説明される手法はこの出願の特許請求の範囲に先行する技術ではなく、この節に含まれることによって先行する技術であると認めるものではない。
【０００３】
近年、インバータおよびコンバータを含む電力コンバータの大勢はいわゆる共振型電力変換装置に移ってきている。共振型電力変換装置は、一般に、電力損失、放射雑音、または伝導雑音を低減することによって変換効率を改善するためにＺＶＳ（ゼロ電圧スイッチング）またはＺＣＳ（ゼロ電流スイッチング）を使用する。
【０００４】
場合によっては、共振型電力変換装置は、共振型電力変換装置またはそのコンバータ回路の特性を表す共振インピーダンス曲線の一部を利用するために負帰還制御のためのＰＦＭ（パルス周波数変調）を使用することができる。しかし、そのようなＰＦＭ共振型電力変換装置は、比較的広い範囲で生じる電力供給変動または負荷の変化に対して十分な制御を行うことができない。
【０００５】
一方、ＰＷＭ（パルス幅変調）を負帰還制御に使用する共振型電力変換装置は、ＰＦＭ負帰還制御よりも容易な制御を行うことができる。しかし、わずかな不整合が共振型電力変換装置の共振周波数とスイッチング周波数との間に生じると、そのようなＰＷＭ共振型電力変換装置の出力が急激に減少することがあり、または共振型電力変換装置の変換効率が低下することがある。
【０００６】
ＰＬＬ（位相同期ループ）をＰＷＭ、ＰＦＭ、またはＰＤＭ（パルス密度変調）と組み合わせて利用することによって共振型電力変換装置のスイッチング周波数と共振周波数とを正確に整合させる様々な技法が提案されている。
【０００７】
しかし、ＰＬＬは、規則的で連続的な入力パルスがＰＦＤ（パルス周波数検出器）に入力されるという前提条件で動作することができる。そのようなＰＬＬでは、静電結合もしくは電磁結合によって引き起こされた誘導雑音、または電力供給変動もしくは負荷の変化によって引き起こされた入力パルスの不規則な不連続に応じて誤動作が生じることがある。誘導雑音は、リンギングまたはオーバーシュートによって引き起こされるサージパルスの混合を含むことがある。誤動作を中止させるのに比較的長い回復時間が必要とされる場合、共振型電力変換装置の出力は急激に減少することがある。
【０００８】
共振型電力変換装置が比較的大きい出力を生成するように構成され、ＰＬＬ部分および電力スイッチング部分が互いに比較的近くに配置されるか、または共振型電力変換装置のサイズを低減するために複数の電力スイッチング部分が単一の基板またはボードに配置される場合、共振型電力変換装置の誤動作が生じる可能性がある。
【０００９】
共振型電力変換装置のＰＦＤへの入力パルスにおける約数百μｓｅｃから約数ｍｓｅｃの程度の比較的短い不連続によって引き起こされる共振型電力変換装置の出力の減少は、ＰＦＤの出力端部に結合されたＬＰＦ（低域フィルタ）のサンプル−ホールド機能によって回復することができる。しかし、ＬＰＦを利用する回復は、ＰＦＤの入力パルスにおける不連続がより長い、すなわち約数十ｍｓｅｃ以上の程度である場合、可能でないことがある。比較的高価なデジタル信号処理回路が後者の事例での回復では必要とされることがある。
【発明の概要】
【課題を解決するための手段】
【００１０】
したがって、この開示は、電力供給変動、負荷の変化、または雑音にかかわらず比較的安定した出力を生成することができる新規で有用なコンバータおよびコンバータ制御方法を提供する例示の実施形態を全般的に説明する。
【００１１】
いくつかの例示の実施形態によれば、コンバータは、検出器回路、ロック検出回路、フィルタ回路、および発振器回路を含むＰＬＬ（位相同期ループ）回路であり、検出器回路が第１のパルス入力と第２のパルス入力との間の位相誤差を検出し、検出された位相誤差を示す誤差信号を生成するように構成され、フィルタ回路が誤差信号をフィルタ処理し、フィルタ処理済み誤差信号を供給するように構成され、ロック検出回路が誤差信号に応じてＰＬＬ回路のロック状態またはロック解除状態を検出するように構成され、発振器回路がフィルタ処理済み誤差信号に応じて発振器出力信号を生成するように構成される、ＰＬＬ回路と、発振器出力信号および帰還信号を受け取り、それに応じて駆動信号を生成するように構成されたパルス制御回路と、フィルタ処理済み誤差信号を受け取り評価して、いつフィルタ処理済み誤差信号が第１の基準レベルより下がるか、または第１の基準レベルよりも高い第２の基準レベルを超えるか判定するように構成されたコンパレータ回路と、駆動信号を受け取り、それに応じて第１のパルス入力を供給するように構成され、さらに、変成器回路の一次側からの共振電流測定値を受け取り、それに応じて第２のパルス入力を供給するように構成されたパルス削除回路とを含むことができ、フィルタ処理済み誤差信号が第１の基準レベルより下がるのをコンパレータ回路が検出し、ロック検出回路が、第１および第２のパルス入力の一方の、第１および第２のパルス入力の他方に対する位相遅れが検出器回路で検出されたことに応答してロック解除状態を検出したとき、第１および第２のパルス入力の一方の１つのパルスを削除するようにパルス削除回路が構成され、フィルタ処理済み誤差信号が第２の基準レベルを超えるのをコンパレータ回路が検出し、ロック検出回路が、第１および第２のパルス入力の一方の、第１および第２のパルス入力の他方に対する位相進みが検出器回路で検出されたことに応答してロック解除状態を検出したとき、第１および第２のパルス入力の他方の１つのパルスを削除するようにパルス削除回路が構成される。
【００１２】
いくつかの例示の実施形態によれば、コンバータを制御する方法は、パルス削除回路によってパルス制御回路からの駆動信号を受け取り、それに応じて第１のパルス入力を供給するステップと、パルス削除回路によって変成器回路の一次側からの共振電流を受け取り、それに応じて第２のパルス入力を供給するステップと、ＰＬＬ（位相同期ループ）回路のフィルタ処理済み誤差信号が第１の基準レベルより下がるときをコンパレータ回路によって検出し、それに応じて第１の制御信号をアサートするステップと、ＰＬＬ回路のフィルタ処理済み誤差信号が第１の基準レベルよりも高い第２の基準レベルを超えるときをコンパレータ回路によって検出し、それに応じて第２の制御信号をアサートするステップと、第１および第２のパルス入力の一方の、第１および第２のパルス入力の他方に対する位相遅れまたは位相進みに応じてＰＬＬ回路のロック解除状態をＰＬＬ回路のロック検出回路によって検出し、それに応じてロック解除検出信号をアサートするステップと、第１の制御信号およびロック解除検出信号が共にアサートされるとき、制御信号とＰＬＬ回路からのロック解除検出信号とに基づいて第１および第２のパルス入力の一方の１つのパルスをパルス削除回路によって削除するステップと、第２の制御信号およびロック解除検出信号が共にアサートされるとき、制御信号とＰＬＬ回路からのロック解除検出信号とに基づいて第１および第２のパルス入力の他方の１つのパルスをパルス削除回路によって削除するステップとを含む。
【００１３】
いくつかの例示の実施形態によれば、ＰＬＬ（位相同期ループ）を含むコンバータを制御する方法は、ＰＬＬの位相検出により得られたフィルタ処理済み出力が第１の基準レベルより下がり、ＰＬＬのロック解除状態が、第１および第２のパルス入力の一方の他方に対する位相遅れに応じて検出されたとき、ＰＬＬへの第１および第２のパルス入力の一方の１つのパルスを削除するステップと、フィルタ処理済み出力が第２の基準レベルを超え、ＰＬＬのロック解除状態が、第１および第２のパルス入力の一方の他方に対する位相進みに応じて検出されたとき、第１および第２のパルス入力の他方の１つのパルスを削除するステップとを含むことができる。
【００１４】
前述の発明の概要は例示であり、決して限定するものではない。上述の例示的な態様、実施形態、および特徴に加えて、さらなる態様、実施形態、およびさらなる特徴が、添付図面と関連して読まれるとき以下の詳細な説明から明らかになるであろう。
【図面の簡単な説明】
【００１５】
【図１】電力コンバータの一例を示すブロック図である。
【図２】共振電流と駆動電圧との関係を示す図である。
【図３】ＰＬＬ回路の信号波形を示す図である。
【図４】パルス入力Ｖｉｎ１とＶｉｎ２との間の位相誤差を説明するための図である。
【図５】コンバータのインピーダンス特性および位相特性を示す図である。
【図６】共振周波数が±２０％だけ変化する場合のＰＬＬ回路の動作を説明するための図である。
【図７】パルス挿入または削除回路の例を説明するための回路図である。
【図８】コンバータの出力電力が５００Ｗである一例について回復の効果を説明するための図である。
【図９】コンバータの比較例を説明するための図である。
【図１０】パルス入力のパルスがコンバータでドロップアウトするときの回復を説明するための図である。
【図１１】コンバータの比較例を説明するための図である。
【図１２】雑音がコンバータでパルス入力に混合するときの回復を説明するための図である。
【図１３】コンバータの比較例を説明するための図である。
【図１４】軽負荷状態および２５Ｗの出力電力でのコンバータの動作を説明するための図である。
【図１５】軽負荷状態および５Ｗの出力電力でのコンバータの動作を説明するための図である。
【図１６】図１４と同等の条件下であるが、回復機能が抑制された場合の軽負荷状態でのコンバータの比較例の動作を説明するための図である。
【図１７】図１５と同等の条件下であるが、回復機能が抑制された場合の軽負荷状態でのコンバータの比較例の動作を説明するための図である。
【図１８】重負荷状態、５００Ｗの出力電力、および１００ＶのＡＣ電圧でのコンバータの共振動作を説明するための図である。
【図１９】重負荷状態、５００Ｗの出力電力、および２２０ＶのＡＣ電圧でのコンバータの共振動作を説明するための図である。
【図２０】図１８と同様の条件下における重負荷状態でのコンバータの非共振動作を説明するための図である。
【図２１】図１９と同様の条件下における重負荷状態でのコンバータの非共振動作を説明するための図である。
【図２２】パルス挿入または削除回路の他の例を説明するための回路図である。
【図２３】図１８と同じ動作条件下であるが、図２２に示されたパルス挿入または削除回路を使用する、重負荷状態でのコンバータの動作を説明するための図である。
【図２４】電力コンバータの一例を示すブロック図である。
【図２５】パルス入力のパルスがインバータでドロップアウトするときの回復を説明するための図である。
【図２６】インバータの比較例を説明するための図である。
【図２７】パルスの削除および挿入を説明するための図である。
【図２８】図８と同等な一例について回復の効果を説明するための図である。
【図２９】図１０と同等の一例について回復を説明するための図である。すべての図は、本開示の少なくともいくつかの実施形態に基づいて配置される。
【発明を実施するための形態】
【００１６】
以下の詳細な説明において、その一部を形成する添付図面が参照される。図面において、文脈上特に指示されない限り、同様の記号は一般に同様の構成要素を特定する。詳細な説明、図面、および特許請求の範囲で説明される例示的な例または実施形態は限定することが目的ではない。他の例または実施形態を利用することができ、ここで示される内容の趣旨または範囲から逸脱することなく他の変更を行うことができる。全体的に本明細書で説明され、図で示されるようなこの開示の態様は、すべてが明確に意図されたものであり、この開示の一部となる多種多様な異なる構成に配置、置き換え、組み合わせ、および設計することができることを容易に理解することができる。
【００１７】
この開示は、特に、コンバータおよびコンバータ制御方法、すなわちコンバータを制御する方法に関連する方法、デバイス、および／またはシステムに関する。
【００１８】
簡潔に言うと、ＰＬＬおよびパルス削除回路を含むコンバータの技法が本明細書で全般的に説明される。パルス削除回路は、ＰＬＬのフィルタ処理済み出力が第１の基準レベルより下がり、ＰＬＬのロック解除状態が、第１および第２のパルス入力の一方の他方に対する位相遅れに応じて検出されたとき、ＰＬＬへの入力のうちの一方からパルスを削除するように構成される。パルス削除回路は、フィルタ処理済み出力が第２の基準レベルを超え、ＰＬＬのロック解除状態が、第１および第２のパルス入力の一方の他方に対する位相進みに応じて検出されたとき、第１および第２のパルス入力の他方の１つのパルスを削除するように構成することもできる。
【００１９】
図１は、本開示の少なくともいくつかの実施形態による、コンバータ制御方法の一例を使用する電力コンバータの一例を示すブロック図である。この例では、電力コンバータはハーフブリッジ共振ＡＣ／ＤＣコンバータ１−１で形成することができる。
【００２０】
図１に示されたコンバータ１−１は、一次整流器回路１１、ハーフブリッジ駆動回路１２、スイッチング素子Ｑ１およびＱ２、共振コイル（または漏れインダクタンス）Ｌｒ、共振キャパシタＣｒ、絶縁変成器回路（絶縁トランス回路）１３、二次整流器回路１４、二次平滑キャパシタＣ１およびＣ２、帰還回路１５、電流検出器１６、ＰＷＭ（パルス幅変調）制御回路１７、ＰＬＬ（位相同期ループ）回路２０、コンパレータ回路２１、パルス挿入または削除回路２２および２３、ならびにレベルコンパレータ２４および２５を含む、スイッチング素子Ｑ１およびＱ２はスイッチング回路を形成することができる。レベルコンパレータ２４および２５はコンパレータ回路を形成することができる。ＰＷＭ制御回路１７はパルス制御回路を形成することができる。コンバータ１−１の共振周波数ｆ０は１／２π［（Ｌｒ・Ｃｒ）］１／２とすることができ、ここで、Ｌｒは共振コイルＬｒのインダクタンスを表し、Ｃｒは共振キャパシタＣｒのキャパシタンスを表す。絶縁変成器回路１３の巻数比は、例えば１：１とすることができる。
【００２１】
図１において、コンパレータ回路２１ならびにコンパレータ２４および２５の各々の反転入力端子は記号「−」で示され、コンパレータ回路２１ならびにコンパレータ２４および２５の各々の非反転入力端子は記号「＋」で示される。
【００２２】
ＡＣ電源（図示せず）からＡＣ電圧ＡＣＩＮを受け取るように構成される一次整流器１１に任意の既知の好適な回路構造を使用することができる。一次整流器１１は図１に示された回路構造に限定されない。ＡＣ電源（図示せず）は、例えば１００Ｖ／５０ＨｚのＡＣ電圧ＡＣＩＮを供給することができる。スイッチング素子Ｑ１およびＱ２は、電界効果トランジスタ（ＦＥＴ）またはバイポーラ接合トランジスタ（ＢＪＴ）などのトランジスタで形成することができる。例示のＦＥＴは、ＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）、ＣＭＯＳＦＥＴ（相補型ＭＯＳＦＥＴ）、ＪＦＥＴ（接合型ＦＥＴ）、ＭＥＳＦＥＴ（金属半導体ＦＥＴ）などを含む。例示のＢＪＴはＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、ＨＢＴ（ヘテロ接合バイポーラトランジスタ）などを含む。
【００２３】
電流検出回路１６はコンパレータ回路２１の入力部に供給することができる検出電圧Ｖｄｅｔを出力するように構成され、コンパレータ回路２１の他の入力部は地電位ＧＮＤに接地することができる。電流検出回路１６は絶縁変成器回路１３の一次側から共振電流測定を行う。いくつかの例では、電流検出回路１６は、電流変成器、抵抗器回路などで形成することができる。
【００２４】
共振コイルＬｒおよび共振キャパシタＣｒは、絶縁変成器回路１３の二次側に配置された共振回路として構成することができる。いくつかの例では、共振コイルＬｒは、絶縁変成器回路１３の漏れインダクタンスで形成することができる。
【００２５】
コンバータ１−１は、ある特定のインピーダンスを有する負荷３１にＤＣ電圧±Ｖｏを結合するように構成することができる。
【００２６】
ＰＬＬ回路２０は、ＶＣＯ（電圧制御発振器）回路２０１、ループフィルタ回路（またはＬＰＦ（低域フィルタ））回路２０２、ＰＦＤ（位相周波数検出器）回路２０３、およびロック検出回路２０４を含む。以下で説明されるように、ＰＦＤ回路２０３は、その入力端子ＩＮ−１およびＩＮ−２に入力されるパルス入力Ｖｉｎ１とＶｉｎ２との間の位相誤差を検出するように構成され、ロック検出回路２０４は、ＰＦＤ回路２０３で検出された位相誤差に応じてＰＬＬ回路２０のロック状態またはロック解除状態を検出するように構成される。
【００２７】
コンパレータ２４は基準電圧Ｖ１を受け取るように構成され、コンパレータ２５は基準電圧Ｖ２（Ｖ２＞Ｖ１）を受け取るように構成される。オープンコレクタコンパレータがコンパレータ２４および２５に使用される場合には、パルス挿入または削除回路２２および２３は抵抗器回路で形成することができる。
【００２８】
ＰＷＭ制御回路１７はＩＣ（集積回路）チップ内に設けることができる。この場合、ＩＣチップの内部発振器をＰＬＬ回路２０のＶＣＯ回路２０１に使用することができる。
【００２９】
コンバータ１−１はハーフブリッジ構造を使用し、ハーフブリッジ駆動回路１２を備える。しかし、コンバータ１−１はフルブリッジ構造を使用し、ハーフブリッジ駆動回路１２の代わりにフルブリッジ駆動回路を備えることができる。
【００３０】
整流済みＤＣ電圧Ｖｄｃはハーフブリッジ駆動回路１２およびスイッチング素子Ｑ１に供給することができ、スイッチング周波数ｆｓｗでスイッチング素子Ｑ１およびＱ２のオン／オフ状態を交互に切り替えることによって高周波電力を絶縁変成器回路１３の二次側に伝達することができる。したがって、二次整流器回路１４ならびに二次平滑キャパシタＣ１およびＣ２は、負荷３１に変換済み電圧、すなわちＤＣ電圧±Ｖｏを印加するように構成される。帰還回路１５は二次平滑キャパシタＣ１およびＣ２の出力に応じて帰還信号による負帰還をＰＷＭ制御回路１７に与えるように構成され、さらに、負荷３１のサイズにかかわらずＤＣ電圧±Ｖｏをほぼ一定値に維持するためにパルス幅を調整するように構成することができる。
【００３１】
コンバータ１−１の電力伝達効率は、スイッチング周波数ｆｓｗが共振周波数ｆ０に等しいとき最大値に達することができる。一方、スイッチング周波数ｆｓｗと共振周波数ｆ０との間の数％の程度のわずかな差（または誤差）は、電力伝達効率を例えば２分の１に悪化させることがある。したがって、ＰＬＬ回路２０は、共振コイルＬｒのインダクタンスおよび共振キャパシタＣｒのキャパシタンスに不整合がある場合でもスイッチング周波数ｆｓｗを調整してこのわずかな差をゼロ（０）に収束させるように構成される。そのような不整合、すなわち設計値からの偏差は共振コイルＬｒおよび共振キャパシタＣｒの製造段階中に生成されることがある。
【００３２】
ロック状態が達成された後、ＰＦＤ回路２０３への２つのパルス入力Ｖｉｎ１およびＶｉｎ２が規則的で連続的であれば、ＰＬＬ回路２０は、スイッチング周波数ｆｓｗが共振周波数ｆ０と実質的に等しくなるようにモニタし調整するように構成される。２つのパルス入力Ｖｉｎ１およびＶｉｎ２のうちの一方が不連続になるか、または異常なもしくは過剰な雑音パルスが２つのパルス入力Ｖｉｎ１およびＶｉｎ２の少なくとも一方に混合して交互入力の順序を切り替える場合、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆが変化する（すなわち、振幅が増大または減少する）方向がそのような擾乱によって反転させられることがあり、それによって、ＰＬＬ回路２０がロック状態からロック解除され、コンバータ１−１の出力が急激に減少する。ループフィルタ回路２０２のＤＣ出力（フィルタ処理済み誤差信号、またはフィルタ処理済み出力とも呼ばれる）Ｖ１ｆは、パルス入力Ｖｉｎ１とＶｉｎ２との間の位相誤差を検出し、位相誤差を示す出力ＶＰＦＤを供給するように構成されるＰＦＤ回路２０３の出力（または誤差信号）ＶＰＦＤの平均に対応する。急激に減少した後のコンバータ１−１の出力は、回復プロセスが擾乱に対して実行されるか、またはさらなる擾乱が前の擾乱を実質的に相殺しない限り、元のレベルを取り戻す可能性はない。
【００３３】
したがって、この例では、スイッチング素子Ｑ１およびＱ２の出力と実質的に同じ位相を有する立ち上がりエッジトリガパルス信号を、ノードＮ１からパルス挿入または削除回路２２に入力することができる。一方、一次側共振電流Ｉｏｒのゼロ交差時間の近くで生じる立ち上がりエッジを有する立ち上がりエッジトリガパルス信号を、コンパレータ回路２１からパルス挿入または削除回路２３に入力することができる。パルス入力Ｖｉｎ２の位相がパルス入力Ｖｉｎ１に対して進んでいる場合、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆの振幅は増加し、その結果、スイッチング周波数ｆｓｗの増加をもたらすことができる。パルス入力Ｖｉｎ２の位相がパルス入力Ｖｉｎ１に対して遅れている場合、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆの振幅は減少し、その結果、スイッチング周波数ｆｓｗの減少をもたらすことができる。
【００３４】
位相誤差を調整してパルス入力Ｖｉｎ１とＶｉｎ２との間で実質的にゼロ（０）になるように制御を実行することができるので、共振周波数ｆ０が負荷３１に応じて変化する場合でも、共振周波数ｆ０およびスイッチング周波数ｆｓｗは実質的に一致するように調整することができる。その結果、正方向への共振電流Ｉｏｒのゼロ交差が実質的に生じる時点は、図２に示されるように、ＺＣＳ（ゼロ電流スイッチング）動作を達成するように電圧上昇がノードＮ１で生じる時点に一致する。図２は、共振電流Ｉｏｒと、ハーフブリッジ駆動回路１２に入力されるノードＮ１における駆動電圧Ｖｄｒｖとの関係を示す図である。図２において、縦軸はＡ．Ｕ．（任意単位）での電圧または電流振幅を示し、横軸はＡ．Ｕ．での時間を示す。スイッチング周波数ｆｓｗは、共振周波数ｆ０に例えば約２０％から約３０％を加えた変化範囲で変化することができる。
【００３５】
いくつかの例では、雑音パルスは、パルス入力Ｖｉｎ１の２つの連続するパルスの間でパルス入力Ｖｉｎ１に混合することがある。この場合、ＰＦＤ回路２０３は瞬間的に誤ってパルス入力Ｖｉｎ２の位相遅れを決定することがあり、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆの変化する方向が逆転し、それによりＰＬＬ回路２０がロック状態からロック解除されることがある。このロック解除状態では、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆは振幅が減少し、ＰＦＤ回路２０３の低電力供給限界（例えば０Ｖ）に近づき、その結果、スイッチング周波数ｆｓｗがその下限に近づくことがある。この限界は、主に、ＰＦＤ回路２０３の動作の限定された範囲に起因するものであり、それによりループフィルタ回路２０２のＤＣ出力Ｖ１ｆは電力供給範囲（例えば、約０Ｖから約５Ｖの範囲）内に制限される。したがって、基準電圧Ｖ１が０．５Ｖから１Ｖとなり得る基準電圧Ｖ１以下の値にＤＣ出力Ｖ１ｆが近づく場合、パルス挿入または削除回路２２は、ＰＦＤ回路２０３に供給されるパルス入力Ｖｉｎ１から１つのパルスを削除する（または、それにゼロパルスまたは低レベルパルスを挿入する）ことができる。コンパレータ２４は、ループフィルタ回路２０２のＤＣ出力（またはフィルタ処理済み誤差信号）Ｖ１ｆを受け取り評価して、いつＤＣ出力Ｖ１ｆが第１の基準電圧Ｖ１以下になるか判定するように構成される。パルス挿入または削除回路２２は、ＰＬＬ回路２０のロック解除状態を検出するロック検出回路２０４の出力（またはロック解除検出信号）Ｖｌｏｃｋによって作動することができるコンパレータ２４の出力に応じて１つのパルスを削除することができる。実質的に同時に、パルス挿入または削除回路２３はこの時間の間非作動（または抑制）とすることができる。パルス挿入または削除回路２３は、ＰＬＬ回路２０のロック解除状態を検出するロック検出回路２０４の出力Ｖｌｏｃｋによって抑制することができるコンパレータ２５の出力に応じて非作動とすることができる。上述のように１つのパルスを削除する結果として、ＰＦＤ回路２０３は迅速に回復することができ、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆは振幅減少の前の振幅に戻り、それによってＰＬＬ回路２０はロック状態に戻ることができる。ループフィルタ回路２０２の応答が迅速であるほど、ＰＬＬ回路２０の回復時間は短い。
【００３６】
いくつかの例では、パルス入力Ｖｉｎ１の１つのパルスが、電力供給変動、雑音、または他の外部的に生成された擾乱によりドロップアウトすることがある。この場合、ＰＦＤ回路２０３は瞬間的に誤ってパルス入力Ｖｉｎ２の位相の進みを決定することがあり、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆの変化する方向が逆転してＰＬＬ回路２０をロック状態からロック解除することがある。このロック解除状態では、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆは振幅が増加し、ＰＦＤ回路２０３の電力供給電圧（例えば５Ｖ）に近づき、その結果、スイッチング周波数ｆｓｗがその上限に近づくことがある。やはり、それは、主に、ＰＦＤ回路２０３の動作の限定された範囲に起因するものであり、それによりループフィルタ回路２０２のＤＣ出力Ｖ１ｆは電力供給範囲（例えば、約０Ｖから約５Ｖの範囲）内に制限される。したがって、ＤＣ出力Ｖ１ｆが基準電圧Ｖ２以上の値（例えば、基準電圧Ｖ２は約３．５Ｖから約４Ｖの範囲とすることができる）に近づくと、パルス挿入または削除回路２３は、ＰＦＤ回路２０３に供給されるパルス入力Ｖｉｎ２から１つのパルスを削除する（または、それにゼロパルスまたは低レベルパルスを挿入する）ことができる。コンパレータ２５は、ループフィルタ回路２０２のＤＣ出力（またはフィルタ処理済み誤差信号）Ｖ１ｆを受け取り評価して、いつフィルタ処理済み誤差信号が第２の基準電圧Ｖ２以上になるか判定するように構成される。パルス挿入または削除回路２３は、ＰＬＬ回路２０のロック解除状態を検出するロック検出回路２０４の出力Ｖｌｏｃｋによって作動することができるコンパレータ２５の出力に応じて１つのパルスを削除することができる。実質的に同時に、ロック検出回路２０４の出力ＶｌｏｃｋはＰＬＬ回路２０のロック解除状態を検出し、次に、コンパレータ２４の出力を抑制し、その結果、パルス挿入または削除回路２２は非作動となり得る（または抑制され得る）。上述のように１つのパルスを削除する結果として、ＰＦＤ回路２０３は迅速に回復することができ、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆは振幅増加の前の振幅に戻り、それによってＰＬＬ回路２０はロック状態に戻ることができる。やはり、ループフィルタ回路２０２の応答が迅速であるほど、ＰＬＬ回路２０の回復時間は短い。
【００３７】
当然、雑音パルスがパルス入力Ｖｉｎ２の２つの連続するパルス間でパルス入力Ｖｉｎ２に混合するか、またはパルス入力Ｖｉｎ２の１つのパルスがドロップアウトする場合、上述の動作と同様の動作を実行することができる。
【００３８】
いくつかの例では、便宜上、ＶＣＯ回路２０１の振動周波数ｆｏｓｃはスイッチング周波数ｆｓｗと実質的に等しいと仮定される。しかし、ＶＣＯ回路２０１の振動周波数ｆｏｓｃはスイッチング周波数ｆｓｗの倍数（例えば、スイッチング周波数ｆｓｗのｎ倍）とすることができる。この場合、ＶＣＯ回路２０１の発振器出力信号をＰＷＭ制御回路１７に供給する前に１／ｎ周波数分割を実行することができる。
【００３９】
図３は、ＰＬＬ回路２０の信号波形を示す図である。図３において、縦軸はＡ．Ｕ．での電圧を示し、横軸はＡ．Ｕ．での時間を示す。ＺＨはハイインピーダンスオフ状態を示す。図３は、ＰＦＤ回路２０３へのパルス入力Ｖｉｎ２およびＶｉｎ１、ループフィルタ回路２０２に供給されるＰＦＤ回路２０３の出力ＶＰＦＤ、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆ、ならびにロック検出回路２０４に供給されるＰＦＤ回路２０３の出力ＶＬＤを示す。図３のＸ１で示されるように、パルス入力Ｖｉｎ２（または共振電流Ｉｏｒ）の位相がパルス入力Ｖｉｎ１に対して進む場合、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆは振幅が増大することができ、ロック検出回路２０４はそれに応答することができる。一方、図３のＸ２で示されるように、パルス入力Ｖｉｎ１（または駆動電圧Ｖｄｒｖ）の位相がパルス入力Ｖｉｎ２に対して進む場合、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆは振幅が減少し、ロック検出回路２０４はそれに応答することができる。
【００４０】
図４は、パルス入力Ｖｉｎ１とＶｉｎ２との間の位相誤差を説明するための図である。図４において、縦軸はＡ．Ｕ．でのＤＣ出力Ｖ１ｆを示し、横軸はパルス入力Ｖｉｎ１とＶｉｎ２との間の位相誤差φＶｉｎ２−φＶｉｎ１を示す。図４は、ＤＣ出力Ｖ１ｆが１／２電力供給電圧Ｖｃｃである場合、位相誤差φＶｉｎ２−φＶｉｎ１はゼロ（０）であり、ＤＣ出力Ｖ１ｆが基準電圧Ｖ１から基準電圧Ｖ２まで変化するとき、スイッチング周波数ｆｓｗは、最大で３０％を引いた最小値から最大で３０％を加えた最大値まで増加することができることを示す。
【００４１】
言い換えれば、図４は、パルス入力Ｖｉｎ２（または共振電流Ｉｏｒ）の位相がパルス入力Ｖｉｎ１（または駆動電圧Ｖｄｒｖ）に対して進む場合に、ＤＣ出力Ｖ１ｆは振幅が増大し、スイッチング周波数ｆｓｗは増大することができることを示す。この場合は、スイッチング周波数ｆｓｗが共振コイルＬｒおよび共振キャパシタＣｒの共振周波数ｆ０よりも瞬間的に低くなる状態に対応する。一方、図４は、パルス入力Ｖｉｎ２（または共振電流Ｉｏｒ）の位相がパルス入力Ｖｉｎ１（または駆動電圧Ｖｄｒｖ）に対して遅れる場合に、ＤＣ出力Ｖ１ｆは振幅が減少し、スイッチング周波数ｆｓｗは減少することができることも示す。後者の場合は、スイッチング周波数ｆｓｗが共振コイルＬｒおよび共振キャパシタＣｒの共振周波数ｆ０よりも瞬間的に高くなる状態に対応する。
【００４２】
したがって、帰還ループはパルス入力Ｖｉｎ１およびＶｉｎ２の立ち上がりエッジを一致させるように機能し、それらの間の位相誤差φＶｉｎ２−φＶｉｎ１をゼロ（０）にし、ＰＬＬ回路２０をロック状態に制御することができる。このロック状態では、正方向の共振電流Ｉｏｒのゼロ交差と、ノードＮ１の駆動電圧Ｖｄｒｖの立ち上がりエッジとは実質的に一致することができる。
【００４３】
図５は、コンバータ１−１のインピーダンス（Ｌｒ、Ｃｒ）特性ｉｍｐおよび位相特性φを示す図である。図５において、左の縦軸はインピーダンス（ｄＢΩ）を示し、右の縦軸は位相（度）を示し、横軸は周波数（Ｈｚ）を示す。図５は、スイッチング周波数ｆｓｗが共振周波数ｆ０と一致し、パルス入力Ｖｉｎ１とＶｉｎ２との間の位相誤差φＶｉｎ２−φＶｉｎ１がゼロ（０）であり、インピーダンス特性ｉｍｐが実質的に最小であるとき、電力伝達効率が実質的に最大になることを示す。共振電流Ｉｏｒの位相遅れはｆｓｗ＞ｆ０のとき生じることがあり、共振電流Ｉｏｒの位相の進み（または前進）はｆｓｗ＜ｆ０のとき生じることがある。したがって、別の方法で考察すると、ＰＬＬ回路２０は、パルス入力Ｖｉｎ１とＶｉｎ２との間の位相誤差φＶｉｎ２−φＶｉｎ１をゼロ（０）にするようにロック状態に制御することができると見なすことができる。
【００４４】
図６は、共振周波数ｆ０が±２０％だけ変化する場合のＰＬＬ回路２０の動作を説明するための図である。図６において、縦軸は電圧または電流振幅を示し、横軸は時間を示す。図６は、パルス入力Ｖｉｎ１およびＶｉｎ２、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆ、ならびにノードＮ２から共振コイルＬｒの方に流れる共振電流Ｉｏｒを示し、五角形形状の先端は各々の対応する信号波形のゼロレベル（または基準レベル）を示す。信号波形のゼロレベル（または基準レベル）のそのような表示を図面で使用することができる。電圧Ｖｉｎ１、Ｖｉｎ２、およびＶ１ｆの縦軸は１目盛当たり５Ｖ（５Ｖ／ｄｉｖ）を示し、共振電流Ｉｏｒの縦軸は１目盛当たり２０Ａ（２０Ａ／ｄｉｖ）を示す。図６の横軸は１目盛当たり５０μｓｅｃ（５０μｓ／ｄｉｖ）を示す。図６に示された例では、共振周波数ｆ０は、共振コイルＬｒのインダクタンスを４７μＨ→６８μＨ→３０μＨに変化させることによって８１ｋＨｚ→６５ｋＨｚ→９７ｋＨｚに変化することができる。ＰＦＤ回路２０３に供給されるパルス入力Ｖｉｎ１およびＶｉｎ２が連続性を維持される限り、共振周波数ｆ０が急激に変化する場合でさえＰＬＬ回路２０は追従することができることを図６から確認することができる。
【００４５】
図７は、パルス挿入または削除回路２２および２３の例を説明するための回路図である。便宜上、図７に示されたコンパレータ回路２１ならびにコンパレータ２４および２５はオープンコレクタコンパレータで形成されることが仮定されているが、コンパレータ回路２１ならびにコンパレータ２４および２５はオープンドレインコンパレータで形成することができる。この例では、パルス挿入または削除回路２２は抵抗器Ｒｓ１で形成することができ、パルス挿入または削除回路２３は抵抗器Ｒｐｕで形成することができる。
【００４６】
さらに、この例では、抵抗器Ｒｓ２およびキャパシタＣｓ２を含む雑音フィルタが図７に示されるようにコンパレータ回路２１に結合され、コンパレータ回路２１にヒステリシス特性を与えることができる。例えば、抵抗器Ｒｓ２の抵抗は１ｋΩとすることができ、キャパシタＣｓ２のキャパシタンスは１０００ｐＦとすることができる。雑音フィルタを利用して、共振電流Ｉｏｒのゼロ交差時間の近くで生じる雑音または歪みにコンパレータ回路２１が応答しないようにすることができる。コンパレータ回路２１のヒステリシス特性は、負荷３１が比較的小さい場合、ＰＬＬ動作の限界を決定することができる。ＰＬＬ回路２０がこの限界の下で動作し、負荷３１が比較的小さい場合、パルス入力Ｖｉｎ１を低レベルに、パルス入力Ｖｉｎ２を高レベルに、ＤＣ出力Ｖ１ｆを低レベルに自動的に設定することによってスイッチング周波数ｆｓｗを最小値の方に制御することができる。
【００４７】
さらに、この例では、電流検出回路１６から出力され、コンパレータ回路２１に入力される検出電圧Ｖｄｅｔ出力のダイナミックレンジが数ｍＶから数Ｖで、比較的大きい場合にコンパレータ回路２１が飽和しないように、リミッタＤｓ１をコンパレータ回路２１に結合することができる。
【００４８】
さらに、この例では、抵抗器Ｒｓ１およびキャパシタＣｓ１を含む雑音フィルタはノードＮ１に結合することができる。駆動電圧Ｖｄｒｖの位相および共振電流Ｉｏｒのゼロ交差の位相は、抵抗器Ｒｓ２およびキャパシタＣｓ２を設けたため図２とはわずかに異なることがある。しかし、駆動電圧Ｖｄｒｖの位相と共振電流Ｉｏｒのゼロ交差とのそのようなわずかな差は、それぞれ抵抗器Ｒｓ１およびキャパシタＣｓ１の抵抗およびキャパシタンスを調整することによって相殺することができる。
【００４９】
図７は、挿入される回復パルスがゼロパルス（または低レベルパルス）である一例を示す。パルス挿入または削除回路２２および２３の結合は、回復パルスとして高レベルパルスを挿入するために逆転することができる。ＤＣ出力Ｖ１ｆが図４の約０Ｖから約Ｖ１または約Ｖ２から約Ｖｃｃまでの範囲にあるとき、回復パルス挿入動作を実行することができ、他の場合、ＰＬＬ回路２０がロック状態で動作するＶ１を超えおよびＶ２未満の範囲では回復パルス挿入動作を抑制することができる。駆動電圧ＶｄｒｖはノードＮ２の電圧Ｖｏｒに比例することができ、検出電圧Ｖｄｅｔは共振電流Ｉｏｒに比例することができる。
【００５０】
図８は、コンバータ１−１の出力電力を５００Ｗ（±Ｖｏ＝８０Ｖおよび負荷３１＝１２．８Ω）とすることができ、共振コイルＬｒのインダクタンスを４７μＨとすることができ、共振キャパシタＣｒのキャパシタンスを０．０８２μＦとすることができる一例での回復の効果を説明するための図である。図８において、縦軸は電圧または電流振幅を示し、横軸は時間を示す。図８は、パルス入力Ｖｉｎ１およびＶｉｎ２、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆ、ノードＮ２から共振コイルＬｒの方に流れる共振電流Ｉｏｒ、コンバータ１−１の出力ＤＣ電圧±Ｖｏ、ならびにロック検出回路２０４の出力Ｖｌｏｃｋを示す。電圧Ｖｉｎ１、Ｖｉｎ２、Ｖ１ｆ、およびＶｌｏｃｋの縦軸は１目盛当たり５Ｖ（５Ｖ／ｄｉｖ）を示し、出力ＤＣ電圧±Ｖｏの縦軸は１目盛当たり５０Ｖ（５０Ｖ／ｄｉｖ）を示し、共振電流Ｉｏｒの縦軸は１目盛当たり２０Ａ（２０Ａ／ｄｉｖ）を示す。図８の横軸は１目盛当たり２０μｓｅｃ（２０μｓ／ｄｉｖ）を示す。
【００５１】
図８において、Ｐ１は、パルス入力Ｖｉｎ１の位相がパルス入力Ｖｉｎ２の位相に対して大幅に進んでいると決定されるか、またはパルス入力Ｖｉｎ２の位相がパルス入力Ｖｉｎ１の位相に対して大幅に遅れていると決定され、かつＤＣ出力Ｖ１ｆが急激に減少する時間を示す。Ｄｉ１は、パルス入力Ｖｉｎ１に対して挿入されたゼロパルスを示す。Ｐ２は、パルス入力Ｖｉｎ２の立ち上がりエッジに応じてＤＣ出力Ｖ１ｆが元のレベルに回復し始める時間を示す。
【００５２】
スイッチング周波数が８０ｋＨｚである場合、二次平滑キャパシタＣ１およびＣ２のキャパシタンスが１００μＦであるとき、ＰＦＤ回路２０３の回復時間ＴＲは３０μｓｅｃ以下とすることができ、出力ＤＣ電圧±Ｖｏの減少は約６％以下とすることができる。同等の従来のコンバータでは、出力の減少は、同等の従来のコンバータの二次平滑キャパシタＣ１およびＣ２のキャパシタンスを１０００μＦ以上とすることができるので６％よりかなり小さくすることができる。
【００５３】
図９は、コンバータ１−１の比較例を説明するための図である。便宜上、コンバータ１−１の比較例は、図８と同等の動作条件下で動作するが、回復を実行しない（すなわち、回復機能は抑制される）ことが仮定される。図９は、回復が実行されない場合のパルス入力Ｖｉｎ１およびＶｉｎ２、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆ、ノードＬ２から共振コイルＬｒの方に流れる共振電流Ｉｏｒ、およびコンバータ１−１の比較例の出力ＤＣ電圧±Ｖｏを示す。回復が実行されないので、ＤＣ出力Ｖ１ｆは減少したレベルに留まることがあり、コンバータ１−１の比較例の出力ＤＣ電圧±Ｖｏに相当な減少が生じることがあることが図９から分かる。
【００５４】
図１０は、パルス入力Ｖｉｎ１のパルスがコンバータ１−１でドロップアウトするときの回復を説明するための図である。図１０において、図８と同じ記号および同等の動作条件が使用される。
【００５５】
図１０において、Ｄｐはドロップアウトしたパルス入力Ｖｉｎ１のパルスを示し、Ｄｉ２はパルス入力Ｖｉｎ２に対して挿入されるパルスを示す。さらに、Ｐ３は、パルス入力Ｖｉｎ２の位相がパルス入力Ｖｉｎ１の位相に対して大幅に進んでいると決定されるか、またはパルス入力Ｖｉｎ１の位相がパルス入力Ｖｉｎ２の位相に対して大幅に遅れていると決定され、かつＤＣ出力Ｖ１ｆが急激に増加する時間を示す。Ｐ４は、パルス入力Ｖｉｎ１の立ち上がりエッジに応じてＤＣ出力Ｖ１ｆが元のレベルに回復し始める時間を示す。
【００５６】
図１１は、コンバータ１−１の比較例を説明するための図である。便宜上、コンバータ１−１の比較例は、図１０と同等の動作条件下で動作するが、回復を実行しないことが仮定される。図１１において、図９と同じ記号が使用される。回復が実行されないので、ＤＣ出力Ｖ１ｆは増加したレベルに留まることがあり、コンバータ１−１の比較例の出力ＤＣ電圧±Ｖｏに相当な減少が生じることがあることが図１１から分かる。
【００５７】
図１２は、雑音がコンバータ１−１のパルス入力Ｖｉｎ１に混合するときの回復を説明するための図である。図１２において、縦軸は電圧または電流振幅を示し、横軸は時間を示す。図１２は、パルス入力Ｖｉｎ１およびＶｉｎ２、ノードＮ２から共振コイルＬｒの方に流れる共振電流Ｉｏｒ、ならびにノードＮ２の電圧Ｖｏｒを示す。電圧Ｖｉｎ１およびＶｉｎ２の縦軸は１目盛当たり５Ｖ（５Ｖ／ｄｉｖ）を示し、共振電流Ｉｏｒの縦軸は１目盛当たり２０Ａ（２０Ａ／ｄｉｖ）を示し、電圧Ｖｏｒの縦軸は１目盛当たり１００Ｖ（１００Ｖ／ｄｉｖ）を示す。図１２の横軸は１目盛当たり２０μｓｅｃ（２０μｓ／ｄｉｖ）を示す。
【００５８】
図１２の動作条件は図８および１０のものと実質的に同じである。しかし、図１２では、図１のノードＮ２とパルス挿入または削除回路２２の出力部との間に結合キャパシタＣｆ（図示せず）を瞬間的に接続することによって雑音の混合をシミュレートすることができる。例えば、結合キャパシタＣｆのキャパシタンスは１０ｐＦとすることができる。結合キャパシタＣｆは、反復不能な（または再現不能な）雑音または歪みをシミュレートするために瞬間的に接続し、恒久的には接続しないようにできる。
【００５９】
図１２において、Ｐ５は、結合キャパシタＣｆの瞬間的接続によりパルス入力Ｖｉｎ１に加えられたスパイク雑音を示し、Ｄｉ１は、パルス入力Ｖｉｎ１に対して挿入されたゼロパルスを示す。共振電流Ｉｏｒは、Ｄｉ１で示されるようなゼロパルスの挿入の後、迅速に回復することができることが図１２から分かる。
【００６０】
図１３は、コンバータ１−１の比較例を説明するための図である。便宜上、コンバータ１−１の比較例は、図１２と同等の動作条件下で動作するが、回復を実行しないことが仮定される。図１３において、図１２と同じ記号が使用される。結合キャパシタＣｆの瞬間的接続によりスパイク雑音がパルス入力Ｖｉｎ１に加えられた後、共振電流Ｉｏｒは元のレベルに回復しないことがあることが図１３から分かる。
【００６１】
図１４は、軽負荷状態でのコンバータ１−１の動作を説明するための図であり、コンバータ１−１の出力電力を２５Ｗとすることができ、共振コイルＬｒのインダクタンスを２０μＨとすることができ、共振キャパシタＣｒのキャパシタンスを１０μＦとすることができる場合にＰＬＬ回路２０はスイッチング周波数ｆｓｗの最小値の近くでロック状態にある。図１４において、縦軸は電圧または電流振幅を示し、横軸は時間を示す。図１４は、パルス入力Ｖｉｎ１およびＶｉｎ２、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆ、ノードＮ２から共振コイルＬｒの方に流れる共振電流Ｉｏｒ、ならびにコンバータ１−１の出力ＤＣ電圧±Ｖｏを示す。電圧Ｖｉｎ１、Ｖｉｎ２、およびＶ１ｆの縦軸は１目盛当たり５Ｖ（５Ｖ／ｄｉｖ）を示し、共振電流Ｉｏｒの縦軸は１目盛当たり５Ａ（５Ａ／ｄｉｖ）を示し、出力ＤＣ電圧±Ｖｏの縦軸は１目盛当たり５０Ｖ（５０Ｖ／ｄｉｖ）を示す。図１４の横軸は１目盛当たり２０μｓｅｃ（２０μｓ／ｄｉｖ）を示す。
【００６２】
図１５は、軽負荷状態でのコンバータ１−１の動作を説明するための図であり、コンバータ１−１の出力電力を５Ｗとすることができ、共振コイルＬｒのインダクタンスを２５μＨとすることができ、共振キャパシタＣｒのキャパシタンスを１０μＦとすることができる場合にＰＬＬ回路２０はスイッチング周波数ｆｓｗの最小値の近くでロック状態にある。図１５において、縦軸は電圧または電流振幅を示し、横軸は時間を示す。図１５は、パルス入力Ｖｉｎ１およびＶｉｎ２、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆ、ノードＮ２から共振コイルＬｒの方に流れる共振電流Ｉｏｒ、駆動電圧Ｖｄｒｖ、ならびにロック検出回路２０４の出力Ｖｌｏｃｋを示す。電圧Ｖｉｎ１、Ｖｉｎ２、Ｖ１ｆ、およびＶｌｏｃｋの縦軸は１目盛当たり５Ｖ（５Ｖ／ｄｉｖ）を示し、共振電流Ｉｏｒの縦軸は１目盛当たり５Ａ（５Ａ／ｄｉｖ）を示し、駆動電圧Ｖｄｒｖの縦軸は１目盛当たり２００Ｖ（２００Ｖ／ｄｉｖ）を示す。図１５の横軸は１目盛当たり２０μｓｅｃ（２０μｓ／ｄｉｖ）を示す。駆動電圧Ｖｄｒｖが示されているが、それは、パルス入力Ｖｉｎ１がこの例では低レベルを維持しており、駆動電圧Ｖｄｒｖが、低レベルで維持される前のパルス入力Ｖｉｎ１の波形と類似の波形および同様の位相を有するからである。便宜上、スイッチング素子Ｑ１のゲート電圧は駆動電圧Ｖｄｒｖと見なすことができる。
【００６３】
図１６は、図１４と同等の条件下であるが、回復機能が抑制された場合の軽負荷状態でのコンバータ１−１の比較例の動作を説明するための図である。図１６において、図１４と同じ記号が使用される。便宜上、図１６は共振電流Ｉｏｒおよび駆動電圧Ｖｄｒｖを示す。駆動電圧Ｖｄｒｖの縦軸は１目盛当たり２００Ｖ（５０Ｖ／ｄｉｖ）を示す。
【００６４】
図１７は、図１５と同等の条件下であるが、回復機能が抑制された場合の軽負荷状態でのコンバータ１−１の比較例の動作を説明するための図である。図１７において、図１５と同じ記号が使用される。便宜上、図１７は共振電流Ｉｏｒおよび駆動電圧Ｖｄｒｖを示す。駆動電圧Ｖｄｒｖの縦軸は１目盛当たり２００Ｖ（５０Ｖ／ｄｉｖ）を示す。
【００６５】
図１４と１６との比較および図１５と１７との比較から分かるように、回復機能を使用しない図１５および１７と比較して回復機能を使用する図１４および１５では、共振電流Ｉｏｒのピーク値をより低くすることができ、雑音をより低くすることができる。
【００６６】
さらに、コンバータ１−１の出力電力が約５Ｗ以下になり、コンパレータ回路２１がそのヒステリシス特性のために動作を停止することがある例では、図１５に示されるように、パルス入力Ｖｉｎ２は高レベルに調整することができ、出力Ｖｌｏｃｋは低レベルに調整することができ、ＤＣ出力Ｖ１ｆは基準電圧Ｖ１以下に下がることがある。その結果、パルス挿入または削除回路２３は、コンパレータ２４の出力に応じてパルス入力Ｖｉｎ１を低レベルに調整することができる。言い換えれば、ＰＬＬ動作を強制的に停止させることができ、スイッチング周波数ｆｓｗはスイッチング損失を低減するために最小値に調整することができる。したがって、コンバータ１−１の出力は、出力が最大出力の１／１００となることがある軽負荷状態下でさえ十分に制御される。
【００６７】
図１８は、重負荷状態でのコンバータ１−１の共振動作を説明するための図であり、コンバータ１−１の出力電力を５００Ｗとすることができ、共振コイルＬｒのインダクタンスを４７μＨとすることができ、共振キャパシタＣｒのキャパシタンスを０．０８２μＦとすることができる場合に、ＰＬＬ回路２０はロック状態にある。例えば、ＡＣ電源は１００Ｖ／５０ＨｚのＡＣ電圧ＡＣＩＮを供給することができ、電圧Ｖｄｃは１４０Ｖとすることができる。図１８において、縦軸は電圧または電流振幅を示し、横軸は時間を示す。図１８は、スイッチング素子Ｑ１のゲート電圧Ｖｇ１、スイッチング素子Ｑ１のドレイン電流Ｉｄ１、スイッチング素子Ｑ２のゲート電圧Ｖｇ２、およびスイッチング素子Ｑ２のドレイン電流Ｉｄ２を示す。ゲート電圧Ｖｇ１の縦軸は１目盛当たり１００Ｖ（１００Ｖ／ｄｉｖ）を示し、ドレイン電流Ｉｄ１およびＩｄ２の縦軸は１目盛当たり２０Ａ（２０Ａ／ｄｉｖ）を示し、ゲート電圧Ｖｇ２の縦軸は１目盛当たり１０Ｖ（１０Ｖ／ｄｉｖ）を示す。図１８の横軸は１目盛当たり２０μｓｅｃ（２０μｓ／ｄｉｖ）を示す。
【００６８】
ゲート電圧Ｖｇ１およびＶｇ２がスイッチング素子Ｑ１およびＱ２のドレイン−ソース電圧の代わりに図１８に示されるが、それは、ドレイン−ソース電圧は雑音を含むより複雑な波形を有し、ゲート電圧Ｖｇ１およびＶｇ２はスイッチング素子Ｑ１およびＱ２のドレイン−ソース電圧の波形と類似の波形を有するからである。共振電流ＩｏｒはＩｄ１−Ｉｄ２で表すことができる。
【００６９】
図１９は、重負荷状態でのコンバータ１−１の共振動作を説明するための図であり、コンバータ１−１の出力電力を５００Ｗとすることができ、共振コイルＬｒのインダクタンスを４７μＨとすることができ、共振キャパシタＣｒのキャパシタンスを０．０８２μＦとすることができる場合に、ＰＬＬ回路２０はロック状態にある。例えば、ＡＣ電源は２２０Ｖ／５０ＨｚのＡＣ電圧ＡＣＩＮを供給することができ、電圧Ｖｄｃは３１０Ｖとすることができる。図１９において、図１８と同じ記号が使用される。
【００７０】
図２０は、図１８と同様の条件下であるが、共振コイルＬｒのインダクタンスを５μＨとすることができ、共振キャパシタＣｒのキャパシタンスを１００μＦとすることができる場合の重負荷状態でのコンバータ１−１の非共振動作を説明するための図である。
【００７１】
図２１は、図１９と同様の条件下であるが、共振コイルＬｒのインダクタンスを５μＨとすることができ、共振キャパシタＣｒのキャパシタンスを１００μＦとすることができる場合の重負荷状態でのコンバータ１−１の非共振動作を説明するための図である。
【００７２】
図１８と２０との比較および図１９と２１との比較から分かるように、非共振動作の図２０および２１と比較して共振動作の図１８および１９では、ドレイン電流Ｉｄ１およびＩｄ２のピーク値をより低くすることができ、雑音をより低くすることができる。デューティ比が小さいほどおよびピーク値が高いほど、ドレイン電流Ｉｄ１およびＩｄ２の各々の実効値は大きくなり、電力損失を増加させる。図１８および１９の電力損失は図２０および２１の電力損失と比較して低くなり得ることが分かる。さらに、図１８および１９のスイッチング損失は図２０および２１のものと比較して小さくなり得る。
【００７３】
図１９のスイッチング損失は図１８のものよりもわずかに高いことがあるが、ドレイン電流Ｉｄ１およびＩｄ２のピーク値はほぼ一定に維持される。したがって、図１８の場合と同様に、図１９のスイッチング損失および雑音は急激に増加しないであろう。一方、図２１のスイッチング損失は、ドレイン電流Ｉｄ１およびＩｄ２のピークが５０Ａに達することがあるのでかなり高いことがある。図２１のかなり高いスイッチング損失により、好適なスイッチング素子Ｑ１およびＱ２ならびに変成器回路１３を適切に選択することが困難になることがある。
【００７４】
ゲート電圧波形（Ｖｇ１およびＶｇ２）およびドレイン電流波形（Ｉｄ１およびＩｄ２）間の不要なオーバラップを低減するために、共振周波数ｆ０は、例えば８０ｋＨｚから９５ｋＨｚに上昇させることができる。しかし、変化することがある負荷３１に応じてコンバータ１−１の動作条件を最適化するのは困難なことがある。
【００７５】
図２２は、パルス挿入または削除回路２２および２３の他の例を説明するための回路図である。図２２において、図７の対応する部分と同じである部分は同じ参照番号で示され、その説明は省略される。
【００７６】
図２２において、コンパレータ２４と、抵抗器Ｒｓ１およびキャパシタＣｓ１を結合するノードとの間にインバータ回路２５０を設けることができる。さらに、コンパレータ回路２１の反転入力端子および非反転入力端子の結合は図７のものと逆にすることができる。言い換えれば、図２２において、抵抗器Ｒｓ２、キャパシタＣｓ２、およびリミッタＤｓ１を結合するノードは、コンパレータ回路２１の反転入力端子に結合することができる。一方、図２２に示されたコンパレータ回路２１の非反転入力端子は接地することができる。
【００７７】
図２２によれば、駆動電圧Ｖｄｒｖの立ち下がりエッジおよび共振電流Ｉｏｒの負方向のゼロ交差に応じて、ＰＬＬ動作を実行して、ＰＬＬ回路２０をロックすることができる。
【００７８】
図２３は、図２２に示されたパルス挿入または削除回路２２および２３が図７に示されたパルス挿入または削除回路２２および２３の代わりに使用されることを除いて図１８と実質的に同じ動作条件下における重負荷状態でのコンバータ１−１の動作を説明するための図である。図２３において、図１８と同じ記号が使用される。図１８に示された場合と同様に低い電力損失および低いスイッチング損失を達成することができることが図２３から分かる。
【００７９】
図２４は、本開示の少なくともいくつかの実施形態により構成される電力コンバータの別の例を示すブロック図である。この例では、電力コンバータはハーフブリッジ共振型高周波誘導加熱インバータ１−２で形成される。図２４において、図１の対応する部分と同じである部分は同じ参照番号で示され、その説明は省略される。
【００８０】
図２４では、高周波ＡＣ出力を二次側で生成することができ、負荷３２は共振コイルＬｒおよび共振抵抗器Ｒｒを含むことができる。さらに、帰還回路１５１は、負荷３２のサイズにかかわらず高周波ＡＣ出力を一定に維持するために、電流検出回路１６から出力された検出電圧Ｖｄｅｔに応じて帰還信号による負帰還をＰＷＭ制御回路１７に与え、それによって、パルス幅を調整するように構成することができる。帰還回路１５１は、外部レベル制御信号（または電圧）Ｖｃｏｎｔに応じてＰＷＭ制御回路１７への負帰還を変化させるように構成される出力可変機能を含むことができる。さらに、ＡＣ電源の力率を改善するために、一次整流器回路１１内の一次平滑キャパシタＣｐのキャパシタンスは、図１に示されたコンバータ１−１のものと比べて比較的小さく設定することができる。ＰＷＭ制御回路１７への可変負帰還を調整するために整流済みＤＣ電圧Ｖｄｃの一部を帰還回路１５１に供給することができ、その結果、共振電流Ｉｏｒの包絡線は整流済みＤＣ電圧Ｖｄｃのものと同様になり得る。負荷３２を流れる出力電流Ｉｏ１は共振電流Ｉｏｒと等しくなり得る。
【００８１】
インバータ１−２はハーフブリッジ構造を使用し、ハーフブリッジ駆動回路１２を備える。しかし、インバータ１−２はフルブリッジ構造を使用し、ハーフブリッジ駆動回路１２の代わりにフルブリッジ駆動回路を備えることができる。
【００８２】
図２５は、パルス入力Ｖｉｎ２のパルスがインバータ１−２でドロップアウトするときの回復を説明するための図である。例えば、ＡＣ電源は１００Ｖ／５０ＨｚのＡＣ電圧ＡＣＩＮを供給することができ、スイッチング周波数ｆｓｗは約８０ｋＨｚとすることができ、一次平滑キャパシタＣｐのキャパシタンスは１μＦとすることができ、共振抵抗器Ｒｒの抵抗は１Ωとすることができる。図２５において、縦軸は電圧または電流振幅を示し、横軸は時間を示す。図２５は、整流済みＤＣ電圧Ｖｄｃ、一次整流器回路１１を流れる電流Ｉａｃ、パルス入力Ｖｉｎ２、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆ、およびノードＮ２から共振コイルＬｒの方に流れる共振電流Ｉｏｒを示す。電圧Ｖｄｃ、Ｖｉｎ２、およびＶ１ｆの縦軸は１目盛当たり５Ｖ（５Ｖ／ｄｉｖ）を示し、電流Ｉａｃの縦軸は１目盛当たり１０Ａ（１０Ａ／ｄｉｖ）を示し、共振電流Ｉｏｒの縦軸は１目盛当たり２０Ａ（２０Ａ／ｄｉｖ）を示す。図２５の横軸は１目盛当たり２ｍｓｅｃ（２ｍｓ／ｄｉｖ）を示す。
【００８３】
ＤＣ出力Ｖ１ｆおよび共振電流Ｉｏｒは、パルス入力Ｖｉｎ２のパルスのドロップアウトに応じて減少することがあるが、回復プロセスはＤＣ出力Ｖ１ｆおよび共振電流Ｉｏｒを元のレベルに迅速に戻すことができることが図２５から分かる。回復時間は１ｍｓｅｃ以下とすることができる。力率は約１とすることができ、インバータ１−２の電流Ｉａｃは小さい高調波を含むことがある。
【００８４】
図２６は、インバータ１−２の比較例を説明するための図である。便宜上、インバータ１−２の比較例は、図２５と同等の動作条件下で動作するが、回復を実行しないことが仮定される。図２６において、図２５と同じ記号が使用される。回復プロセスが実行されないので、パルス入力Ｖｉｎ２のパルスのドロップアウトが生じた後、ＤＣ出力Ｖ１ｆおよび共振電流Ｉｏｒは減少したレベルのままとなることがあることが図２６から分かる。その結果、図２６と図２５との比較から分かるように、出力電流Ｉｏ１が共振電流Ｉｏｒと等しくなることがあるので、インバータ１−２のこの比較例の出力は相当な減少が生じることがある。
【００８５】
いくつかの例示の実施形態では、ＰＬＬの位相検出により得られたフィルタ処理済み出力が第１の基準レベルより下がり、ＰＬＬのロック解除状態が、第１および第２のパルス入力の一方の他方に対する位相遅れに応じて検出されたとき、ＰＬＬへの第１および第２のパルス入力の一方の１つのパルスを削除することができる。一方、フィルタ処理済み出力が第２の基準レベルを超え、ＰＬＬのロック解除状態が、第１および第２のパルス入力の一方の他方に対する位相進みに応じて検出されたとき、第１および第２のパルス入力の他方の１つのパルスを削除することができる。しかし、ＰＬＬの位相検出により得られたフィルタ処理済み出力が第１の基準レベルより下がり、ＰＬＬのロック解除状態が、第１および第２のパルス入力の一方の他方に対する位相遅れに応じて検出されたとき、ＰＬＬへの第１および第２のパルス入力の一方の２つ以上のパルスを削除することができる。この場合、フィルタ処理済み出力が第２の基準レベルを超え、ＰＬＬのロック解除状態が、第１および第２のパルス入力の一方の他方に対する位相進みに応じて検出されたとき、第１および第２のパルス入力の他方の２つ以上のパルスを削除することができる。
【００８６】
さらに、いくつかの例示の実施形態では、ＰＬＬの位相検出により得られたフィルタ処理済み出力が第１の基準レベルより下がり、ＰＬＬのロック解除状態が、第１および第２のパルス入力の一方の他方に対する位相遅れに応じて検出されたとき、ＰＬＬへの第１および第２のパルス入力の一方に１つまたは複数のパルスを挿入することができる。一方、フィルタ処理済み出力が第２の基準レベルを超え、ＰＬＬのロック解除状態が、第１および第２のパルス入力の一方の他方に対する位相進みに応じて検出されたとき、第１および第２のパルス入力の他方に１つまたは複数のパルスを挿入することができる。
【００８７】
言い換えれば、パルス挿入または削除回路２２および２３は、ＰＦＤ２０３の入力端子ＩＮ−１およびＩＮ−２に入力されるパルス入力Ｖｉｎ１およびＶｉｎ２に対して１つまたは複数のパルスを削除または挿入することができる。したがって、パルス入力Ｖｉｎ１またはＶｉｎ２に対する１つまたは複数のパルスの挿入は、１つまたは複数の非ゼロパルスまたは高レベルのパルスを挿入することを含むことができ、パルス入力Ｖｉｎ１またはＶｉｎ２から１つまたは複数のパルスを実質的に相殺または削除するためにパルス入力Ｖｉｎ１またはＶｉｎ２に１つまたは複数のゼロパルスまたは低レベルのパルスを挿入することに限定されない。
【００８８】
図２７は、パルス挿入または削除回路２２および２３によるパルスの削除および挿入を説明するための図である。図２７において、便宜上、１つのパルスがパルス入力に対して削除または挿入されることが仮定される。図２７に示されるように、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆが基準電圧Ｖ１よりも低い場合、ＰＦＤ２０３の入力端子ＩＮ−１へのパルス入力の１つのパルスを削除することができ、その結果、ＰＦＤ回路２０３は、ＰＦＤ２０３の入力端子ＩＮ−２への次のパルス入力の立ち上がりエッジにおいてＰＬＬ回路２０をロック状態に回復し戻すことができる。ループフィルタ回路２０２のＤＣ出力Ｖ１ｆが基準電圧Ｖ２よりも大きい場合、ＰＦＤ２０３の入力端子ＩＮ−２へのパルス入力の１つのパルスを削除することができ、その結果、ＰＦＤ回路２０３は、ＰＦＤ２０３の入力端子ＩＮ−１への次のパルス入力の立ち上がりエッジにおいてＰＬＬ回路２０をロック状態に回復し戻すことができる。
【００８９】
一方、ループフィルタ回路２０２のＤＣ出力Ｖ１ｆが基準電圧Ｖ１よりも低い場合、ＰＦＤ２０３の入力端子ＩＮ−２へのパルス入力の２つの連続するパルス間で連続するパルスのデューティ比が変化する場所に１つのパルスを挿入（または付加）することができ、その結果、ＰＦＤ回路２０３は、挿入されたパルスの直後のパルスの立ち上がりエッジにおいてＰＬＬ回路２０をロック状態に回復し戻すことができる。ループフィルタ回路２０２のＤＣ出力Ｖ１ｆが基準電圧Ｖ２よりも大きい場合、ＰＦＤ２０３の入力端子ＩＮ−１へのパルス入力の２つの連続するパルス間で連続するパルスのデューティ比が変化する場所に１つのパルスを挿入（または付加）することができ、その結果、ＰＦＤ回路２０３は、挿入されたパルスの直後のパルスの立ち上がりエッジにおいてＰＬＬ回路２０をロック状態に回復し戻すことができる。
【００９０】
図２８は、図８と同等の一例での回復の効果を説明するための図である。図２８において、図８と同じ記号が使用される。連続するパルスのデューティ比が変化する、点線で示された場所Ａｐ１に非ゼロパルスを挿入すると、比較的短い回復時間でＰＬＬ回路２０をロック状態に戻すことができることが図２８から分かる。
【００９１】
図２９は、図１０と同等の一例での回復を説明するための図である。図２９において、図１０と同じ記号が使用される。連続するパルスのデューティ比が変化する、点線で示された場所Ａｐ２に非ゼロパルスを挿入すると、比較的短い回復時間でＰＬＬ回路２０をロック状態に戻すことができることが図２９から分かる。
【００９２】
「に応じた」または「に応じて」という用語への本開示における言及は特定のフィーチャおよび／または構造への反応に限定されない。あるフィーチャは別のフィーチャおよび／または構造に応じることもでき、そのフィーチャおよび／または構造内にあることもできる。さらに、「結合された」または「応じた」または「に応じて」または「連通して」などの用語または句が本明細書または後続の特許請求の範囲で使用されるとき、これらの用語は広義に解釈されるべきである。例えば、「に結合された」という句は、その句が使用される文脈に応じて、伝達的に、電気的に、および／または動作可能に結合されることを意味することができる。
【００９３】
本明細書で述べられた様式でデバイスおよび／またはプロセスを説明し、その後、エンジニアリング方式を使用してそのような説明されたデバイス（例えば、送信機、受信機、無線デバイス、コンピューティングプラットフォーム、コンピューティングデバイスなど）および／または方法をデータ処理システムに統合することは当技術分野において一般的であることが当業者なら認識するであろう。すなわち、本明細書で説明されたデバイスおよび／または方法の少なくとも一部は、妥当な量の実験を介してデータ処理システムに統合することができる。典型的なデータ処理システムは、一般に、システムユニットハウジングと、ビデオディスプレイデバイスと、揮発性および不揮発性メモリなどのメモリと、マイクロプロセッサおよびデジタル信号プロセッサなどのプロセッサと、オペレーティングシステム、ドライバ、グラフィカルユーザーインターフェース、およびアプリケーションプログラムなどの計算エンティティと、タッチパッドまたはスクリーンなどの１つまたは複数の対話デバイスと、および／または帰還ループおよび制御モータ（例えば、位置および／または速さを感知するための帰還、構成要素および／または量を移動および／または調整するための制御モータ）を含む制御システムとのうちの１つまたは複数を含むことを当業者なら認識するであろう。典型的なデータ処理システムは、データコンピューティング／通信および／またはネットワークコンピューティング／通信システムで一般に見いだされるものなどの任意の好適な市販の構成要素を利用して実施することができる。
【００９４】
本明細書で説明した内容は、時には、様々な他の構成要素または要素に含まれる、またはそれらに接続される様々な構成要素または要素を示している。そのような示された構成は単に例であり、事実上、同じ機能を達成する他の多くの構成を実施することができることが理解されるべきである。概念的な意味で、同じ機能を達成するための構成要素の任意の構成は所望の機能が達成されるように効果的に「関連づけ」られる。したがって、特定の機能を達成するために組み合わされた本明細書の任意の２つの構成要素は、構成または中間構成要素には関係なく所望の機能が達成されるように互いに「関連づけられる」と見なすことができる。同様に、そのように関連づけられた任意の２つの構成要素は、所望の機能を達成するように互いに「動作可能に接続されている」または「動作可能に結合されている」と見なすこともでき、そのように関連づけることができる任意の２つの構成要素は、所望の機能を達成するように互いに「動作可能に結合可能である」と見なすこともできる。動作可能に結合可能である特定の例は、限定はしないが、物理的に嵌合可能なおよび／または物理的に相互作用する構成要素、および／または無線で相互作用可能なおよび／または無線で相互作用する構成要素、および／または論理的に相互作用するおよび／または論理的に相互作用可能な構成要素を含む。
【００９５】
本明細書における実質的に任意の複数形および／または単数形の用語の使用に関して、当業者は、文脈および／または用途に応じて、複数形から単数形および／または単数形から複数形に変換することができる。様々な単数形／複数形入替を、明暸にするために本明細書では明確に述べることがある。
【００９６】
一般に、本明細書で、特に添付の特許請求の範囲（例えば、添付の特許請求の範囲の本体）で使用される用語は全体的に「オープン」な用語として意図されている（例えば、「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語は「限定はしないが、含んでいる（ｉｎｃｌｕｄｉｎｇ ｂｕｔ ｎｏｔ ｌｉｍｉｔｅｄ ｔｏ）」と解釈されるべきであり、「有する」という用語は「少なくとも有する」と解釈されるべきであり、「含む（ｉｎｃｌｕｄｅｓ）」という用語は「限定はしないが、含む（ｉｎｃｌｕｄｅｓ ｂｕｔ ｎｏｔ ｌｉｍｉｔｅｄ ｔｏ）」と解釈されるべきであるなど）ことが当業者なら理解されるであろう。導入された請求項詳述に関して特定の数が意図される場合、そのような意図は請求項に明確に詳述されることになり、そのような詳述がない状態ではそのような意図は存在しないことが当業者ならさらに理解されるであろう。例えば、理解への助けとして、以下の添付の特許請求の範囲は、請求項詳述を導入するために「少なくとも１つの」および「１つまたは複数の」という導入句の使用を含むことができる。そのような句の使用は、同じ請求項が「１つまたは複数の」または「少なくとも１つの」という導入句、および「ａ」または「ａｎ」などの不定詞を含む（例えば、「ａ」および／または「ａｎ」は一般に「少なくとも１つの」または「１つまたは複数の」と解釈されるべきである）ときでさえ「ａ」または「ａｎ」という不定冠詞による請求項詳述の導入は、そのような導入された請求項詳述を含む任意の特定の請求項を１つだけそのような詳述を含む発明に制限することを意味するように解釈されるべきでなく、同じことは、請求項詳述を導入するのに使用される定冠詞の使用に当てはまる。さらに、導入された請求項詳述に関して特定の数が詳述される場合、そのような詳述は少なくとも詳述された数を意味する（例えば、他の修飾語句なしの「２つの詳述」というむき出しの詳述は一般に少なくとも２つの詳述、または２つ以上の詳述を意味する）ように一般に解釈されるべきであることを当業者なら認識するであろう。さらに、「Ａ、Ｂ、およびＣのうちの少なくとも１つなど」に類似する慣例が使用される例では、一般に、そのような解釈は当業者がその慣例を理解する意味で与えられる（例えば、「Ａ、Ｂ、およびＣのうちの少なくとも１つを有するシステム」は、限定はしないが、Ａだけ、Ｂだけ、Ｃだけ、ＡおよびＢともに、ＡおよびＣともに、ＢおよびＣともに、および／またはＡ、Ｂ、およびＣともに、などを含むことになる）。「Ａ、Ｂ、またはＣのうちの少なくとも１つ、など」に類似する慣例が使用される例では、一般に、そのような解釈は当業者がその慣例を理解する意味で与えられる（例えば、「Ａ、Ｂ、またはＣのうちの少なくとも１つを有するシステム」は、限定はしないが、Ａだけ、Ｂだけ、Ｃだけ、ＡおよびＢともに、ＡおよびＣともに、ＢおよびＣともに、および／またはＡ、Ｂ、およびＣともに、などを含むことになる）。実質的には、説明、請求項、または図面であるかにかかわらず２つ以上の代替用語を表す任意の離接的な単語および／または句は、用語のうちの１つ、用語のいずれか、または両方の用語を含む可能性を意図すると理解されるべきであることが当業者ならさらに理解されるであろう。例えば、「ＡまたはＢ」という句は、「Ａ」または「Ｂ」または「ＡおよびＢ」の可能性を含むと理解されることになる。
【００９７】
様々な態様および実施形態が本明細書で開示されたが、他の態様および実施形態が当業者に明らかであろう。本明細書で開示された様々な態様および実施形態は説明の目的のためであり、限定するものではなく、真の範囲および趣旨は以下の特許請求の範囲によって示される。
【符号の説明】
【００９８】
１−１ ハーフブリッジ共振ＡＣ／ＤＣコンバータ
１−２ ハーフブリッジ共振型高周波誘導加熱インバータ
１１ 一次整流器回路
１２ ハーフブリッジ駆動回路
１３ 絶縁変成器回路
１４ 二次整流器回路
１５ 帰還回路
１６ 電流検出回路
１７ ＰＷＭ（パルス幅変調）制御回路
２０ ＰＬＬ（位相同期ループ）回路
２１ コンパレータ回路
２２、２３ パルス挿入または削除回路
２４、２５ レベルコンパレータ
３１、３２ 負荷
１５１ 帰還回路
２０１ ＶＣＯ（電圧制御発振器）回路
２０２ ループフィルタ回路
２０３ ＰＦＤ（位相周波数検出器）回路
２０４ ロック検出回路
２５０ インバータ回路
【特許請求の範囲】
【請求項１】
検出器回路、ロック検出回路、フィルタ回路、および発振器回路を含むＰＬＬ（位相同期ループ）回路であり、前記検出器が第１のパルス入力と第２のパルス入力との間の位相誤差を検出し、前記検出された位相誤差を示す誤差信号を生成するように構成され、前記フィルタ回路が前記誤差信号をフィルタ処理し、フィルタ処理済み誤差信号を供給するように構成され、前記ロック検出回路が前記誤差信号に応じて前記ＰＬＬ回路のロック状態またはロック解除状態を検出するように構成され、前記発振器回路が前記フィルタ処理済み誤差信号に応じて発振器出力信号を生成するように構成される、ＰＬＬ回路と、
前記発振器出力信号および帰還信号を受け取り、それに応じて駆動信号を生成するように構成されたパルス制御回路と、
前記フィルタ処理済み誤差信号を受け取り評価して、いつ前記フィルタ処理済み誤差信号が第１の基準レベルより下がるか、または前記第１の基準レベルよりも高い第２の基準レベルを超えるか判定するように構成されたコンパレータ回路と、
前記駆動信号を受け取り、それに応じて前記第１のパルス入力を供給するように構成され、さらに、変成器回路の一次側からの共振電流測定値を受け取り、それに応じて前記第２のパルス入力を供給するように構成されたパルス削除回路と
を含むコンバータであって、
前記フィルタ処理済み誤差信号が前記第１の基準レベルより下がるのを前記コンパレータ回路が検出し、前記ロック検出回路が、前記第１および第２のパルス入力の一方の、前記第１および第２のパルス入力の他方に対する位相遅れが前記検出器で検出されたことに応答して前記ロック解除状態を検出したとき、前記第１および第２のパルス入力の一方の１つのパルスを削除するように前記パルス削除回路が構成され、
前記フィルタ処理済み誤差信号が前記第２の基準レベルを超えるのを前記コンパレータ回路が検出し、前記ロック検出回路が、前記第１および第２のパルス入力の一方の、前記第１および第２のパルス入力の他方に対する位相進みが前記検出器で検出されたことに応答して前記ロック解除状態を検出したとき、前記第１および第２のパルス入力の他方の１つのパルスを削除するように前記パルス削除回路が構成される、コンバータ。
【請求項２】
前記共振電流測定値の共振電流のゼロ交差時間の近くで生じるエッジを有するエッジトリガパルス信号を前記パルス削除回路に供給するように構成された第２のコンパレータ回路をさらに含む、請求項１に記載のコンバータ。
【請求項３】
前記変成器回路の二次側からの出力に応じて前記帰還信号を前記パルス制御回路に供給するように構成された帰還回路をさらに含む、請求項１に記載のコンバータ。
【請求項４】
前記共振電流測定値に応じて前記帰還信号を前記パルス制御回路に供給するように構成された帰還回路をさらに含む、請求項１に記載のコンバータ。
【請求項５】
前記帰還回路が、外部信号に応じて前記帰還信号を変化させる出力可変機能を含む、請求項４に記載のコンバータ。
【請求項６】
前記変成器回路の前記二次側が、負荷に印加されるＤＣ出力に対応する、請求項１に記載のコンバータ。
【請求項７】
前記変成器回路の前記二次側が、負荷に印加されるＡＣ出力に対応する、請求項１に記載のコンバータ。
【請求項８】
前記駆動信号のスイッチング周波数で交互に切り替えることによって前記変成器回路の前記一次側を駆動して、前記二次側に電力を伝達するように構成されるスイッチング回路をさらに含み、
前記ＰＬＬ回路が、前記ＰＬＬ動作を適応して前記スイッチング周波数を前記コンバータの共振周波数に実質的に一致させるように構成される、請求項１に記載のコンバータ。
【請求項９】
前記共振電流測定値の共振電流のゼロ交差時間の近くで生じるエッジを有する第１のエッジトリガパルス信号を前記パルス削除回路に供給するように構成された第２のコンパレータ回路をさらに含み、
前記パルス制御回路が、前記第１のエッジトリガパルス信号の位相と実質的に一致する位相を有する第２のエッジトリガパルス信号を前記駆動信号として生成する、請求項８に記載のコンバータ。
【請求項１０】
コンバータを制御する方法であって、
パルス削除回路によってパルス制御回路からの駆動信号を受け取り、それに応じて第１のパルス入力を供給するステップと、
前記パルス削除回路によって変成器回路の一次側からの共振電流を受け取り、それに応じて第２のパルス入力を供給するステップと、
ＰＬＬ（位相同期ループ）回路のフィルタ処理済み誤差信号が第１の基準レベルより下がるときをコンパレータ回路によって検出し、それに応じて第１の制御信号をアサートするステップと、
前記ＰＬＬ回路の前記フィルタ処理済み誤差信号が前記第１の基準レベルよりも高い第２の基準レベルを超えるときを前記コンパレータ回路によって検出し、それに応じて第２の制御信号をアサートするステップと、
前記第１および第２のパルス入力の一方の、前記第１および第２のパルス入力の他方に対する位相遅れまたは位相進みに応じて前記ＰＬＬ回路のロック解除状態を前記ＰＬＬ回路のロック検出回路によって検出し、それに応じてロック解除検出信号をアサートするステップと、
前記第１の制御信号および前記ロック解除検出信号が共にアサートされるとき、前記制御信号と前記ＰＬＬ回路からの前記ロック解除検出信号とに基づいて前記第１および第２のパルス入力の一方の１つのパルスを前記パルス削除回路によって削除するステップと、
前記第２の制御信号および前記ロック解除検出信号が共にアサートされるとき、前記制御信号と前記ＰＬＬ回路からの前記ロック解除検出信号とに基づいて前記第１および第２のパルス入力の他方の１つのパルスを前記パルス削除回路によって削除するステップと
を含む、方法。
【請求項１１】
前記共振電流のゼロ交差時間の近くで生じるエッジを有するエッジトリガパルス信号を、第２のコンパレータ回路から前記パルス削除回路に供給するステップをさらに含む、請求項１０に記載の方法。
【請求項１２】
前記変成器回路の二次側からの出力に応じて帰還信号を帰還回路から前記パルス制御回路に供給するステップをさらに含む、請求項１０に記載の方法。
【請求項１３】
前記共振電流に応じて帰還信号を帰還回路から前記パルス制御回路に供給するステップをさらに含む、請求項１０に記載の方法。
【請求項１４】
前記帰還信号を供給する前記ステップが、外部信号に応じて前記帰還回路の出力可変機能によって前記帰還信号を変化させるステップを含む、請求項１３に記載の方法。
【請求項１５】
前記変成器回路の二次側に対応するＤＣ出力を負荷に印加するステップをさらに含む、請求項１０に記載の方法。
【請求項１６】
前記変成器回路の二次側に対応するＡＣ出力を負荷に印加するステップをさらに含む、請求項１０に記載の方法。
【請求項１７】
前記パルス制御回路からの駆動信号に応じてスイッチング回路を選択的に動作させることによって前記変成器回路の二次側に電力を伝達するステップと、
前記スイッチング回路のスイッチング周波数を前記コンバータの共振周波数に実質的に一致させるように前記ＰＬＬ回路によってＰＬＬ動作を適応させるステップとをさらに含む、請求項１０に記載の方法。
【請求項１８】
前記共振電流のゼロ交差時間の近くで生じるエッジを有する第１のエッジトリガパルス信号を、第２のコンパレータ回路から前記パルス削除回路に供給するステップと、
前記第１のエッジトリガパルス信号の位相と実質的に一致する位相を有する第２のエッジトリガパルス信号を前記パルス制御回路からの前記駆動信号として生成するステップとをさらに含む、請求項１７に記載の方法。
【請求項１９】
ＰＬＬ（位相同期ループ）を含むコンバータを制御する方法であって、
前記ＰＬＬの位相検出により得られたフィルタ処理済み出力が第１の基準レベルより下がり、前記ＰＬＬのロック解除状態が、第１および第２のパルス入力の一方の他方に対する位相遅れに応じて検出されたとき、前記ＰＬＬへの前記第１および第２のパルス入力の一方の１つのパルスを削除するステップと、
前記フィルタ処理済み出力が第２の基準レベルを超え、前記ＰＬＬの前記ロック解除状態が、前記第１および第２のパルス入力の一方の他方に対する位相進みに応じて検出されたとき、前記第１および第２のパルス入力の他方の１つのパルスを削除するステップとを含む、方法。
【請求項２０】
前記第１および第２のパルス入力の一方の１つのパルスを削除する前記ステップ、および前記第１および第２のパルス入力の他方の１つのパルスを削除する前記ステップのうちの少なくとも１つが、前記第１および第２のパルス入力の一方または他方にゼロパルスまたは低レベルパルスを挿入することによって１つのパルスを削除する、請求項１９に記載の方法。
【請求項１】
検出器回路、ロック検出回路、フィルタ回路、および発振器回路を含むＰＬＬ（位相同期ループ）回路であり、前記検出器が第１のパルス入力と第２のパルス入力との間の位相誤差を検出し、前記検出された位相誤差を示す誤差信号を生成するように構成され、前記フィルタ回路が前記誤差信号をフィルタ処理し、フィルタ処理済み誤差信号を供給するように構成され、前記ロック検出回路が前記誤差信号に応じて前記ＰＬＬ回路のロック状態またはロック解除状態を検出するように構成され、前記発振器回路が前記フィルタ処理済み誤差信号に応じて発振器出力信号を生成するように構成される、ＰＬＬ回路と、
前記発振器出力信号および帰還信号を受け取り、それに応じて駆動信号を生成するように構成されたパルス制御回路と、
前記フィルタ処理済み誤差信号を受け取り評価して、いつ前記フィルタ処理済み誤差信号が第１の基準レベルより下がるか、または前記第１の基準レベルよりも高い第２の基準レベルを超えるか判定するように構成されたコンパレータ回路と、
前記駆動信号を受け取り、それに応じて前記第１のパルス入力を供給するように構成され、さらに、変成器回路の一次側からの共振電流測定値を受け取り、それに応じて前記第２のパルス入力を供給するように構成されたパルス削除回路と
を含むコンバータであって、
前記フィルタ処理済み誤差信号が前記第１の基準レベルより下がるのを前記コンパレータ回路が検出し、前記ロック検出回路が、前記第１および第２のパルス入力の一方の、前記第１および第２のパルス入力の他方に対する位相遅れが前記検出器で検出されたことに応答して前記ロック解除状態を検出したとき、前記第１および第２のパルス入力の一方の１つのパルスを削除するように前記パルス削除回路が構成され、
前記フィルタ処理済み誤差信号が前記第２の基準レベルを超えるのを前記コンパレータ回路が検出し、前記ロック検出回路が、前記第１および第２のパルス入力の一方の、前記第１および第２のパルス入力の他方に対する位相進みが前記検出器で検出されたことに応答して前記ロック解除状態を検出したとき、前記第１および第２のパルス入力の他方の１つのパルスを削除するように前記パルス削除回路が構成される、コンバータ。
【請求項２】
前記共振電流測定値の共振電流のゼロ交差時間の近くで生じるエッジを有するエッジトリガパルス信号を前記パルス削除回路に供給するように構成された第２のコンパレータ回路をさらに含む、請求項１に記載のコンバータ。
【請求項３】
前記変成器回路の二次側からの出力に応じて前記帰還信号を前記パルス制御回路に供給するように構成された帰還回路をさらに含む、請求項１に記載のコンバータ。
【請求項４】
前記共振電流測定値に応じて前記帰還信号を前記パルス制御回路に供給するように構成された帰還回路をさらに含む、請求項１に記載のコンバータ。
【請求項５】
前記帰還回路が、外部信号に応じて前記帰還信号を変化させる出力可変機能を含む、請求項４に記載のコンバータ。
【請求項６】
前記変成器回路の前記二次側が、負荷に印加されるＤＣ出力に対応する、請求項１に記載のコンバータ。
【請求項７】
前記変成器回路の前記二次側が、負荷に印加されるＡＣ出力に対応する、請求項１に記載のコンバータ。
【請求項８】
前記駆動信号のスイッチング周波数で交互に切り替えることによって前記変成器回路の前記一次側を駆動して、前記二次側に電力を伝達するように構成されるスイッチング回路をさらに含み、
前記ＰＬＬ回路が、前記ＰＬＬ動作を適応して前記スイッチング周波数を前記コンバータの共振周波数に実質的に一致させるように構成される、請求項１に記載のコンバータ。
【請求項９】
前記共振電流測定値の共振電流のゼロ交差時間の近くで生じるエッジを有する第１のエッジトリガパルス信号を前記パルス削除回路に供給するように構成された第２のコンパレータ回路をさらに含み、
前記パルス制御回路が、前記第１のエッジトリガパルス信号の位相と実質的に一致する位相を有する第２のエッジトリガパルス信号を前記駆動信号として生成する、請求項８に記載のコンバータ。
【請求項１０】
コンバータを制御する方法であって、
パルス削除回路によってパルス制御回路からの駆動信号を受け取り、それに応じて第１のパルス入力を供給するステップと、
前記パルス削除回路によって変成器回路の一次側からの共振電流を受け取り、それに応じて第２のパルス入力を供給するステップと、
ＰＬＬ（位相同期ループ）回路のフィルタ処理済み誤差信号が第１の基準レベルより下がるときをコンパレータ回路によって検出し、それに応じて第１の制御信号をアサートするステップと、
前記ＰＬＬ回路の前記フィルタ処理済み誤差信号が前記第１の基準レベルよりも高い第２の基準レベルを超えるときを前記コンパレータ回路によって検出し、それに応じて第２の制御信号をアサートするステップと、
前記第１および第２のパルス入力の一方の、前記第１および第２のパルス入力の他方に対する位相遅れまたは位相進みに応じて前記ＰＬＬ回路のロック解除状態を前記ＰＬＬ回路のロック検出回路によって検出し、それに応じてロック解除検出信号をアサートするステップと、
前記第１の制御信号および前記ロック解除検出信号が共にアサートされるとき、前記制御信号と前記ＰＬＬ回路からの前記ロック解除検出信号とに基づいて前記第１および第２のパルス入力の一方の１つのパルスを前記パルス削除回路によって削除するステップと、
前記第２の制御信号および前記ロック解除検出信号が共にアサートされるとき、前記制御信号と前記ＰＬＬ回路からの前記ロック解除検出信号とに基づいて前記第１および第２のパルス入力の他方の１つのパルスを前記パルス削除回路によって削除するステップと
を含む、方法。
【請求項１１】
前記共振電流のゼロ交差時間の近くで生じるエッジを有するエッジトリガパルス信号を、第２のコンパレータ回路から前記パルス削除回路に供給するステップをさらに含む、請求項１０に記載の方法。
【請求項１２】
前記変成器回路の二次側からの出力に応じて帰還信号を帰還回路から前記パルス制御回路に供給するステップをさらに含む、請求項１０に記載の方法。
【請求項１３】
前記共振電流に応じて帰還信号を帰還回路から前記パルス制御回路に供給するステップをさらに含む、請求項１０に記載の方法。
【請求項１４】
前記帰還信号を供給する前記ステップが、外部信号に応じて前記帰還回路の出力可変機能によって前記帰還信号を変化させるステップを含む、請求項１３に記載の方法。
【請求項１５】
前記変成器回路の二次側に対応するＤＣ出力を負荷に印加するステップをさらに含む、請求項１０に記載の方法。
【請求項１６】
前記変成器回路の二次側に対応するＡＣ出力を負荷に印加するステップをさらに含む、請求項１０に記載の方法。
【請求項１７】
前記パルス制御回路からの駆動信号に応じてスイッチング回路を選択的に動作させることによって前記変成器回路の二次側に電力を伝達するステップと、
前記スイッチング回路のスイッチング周波数を前記コンバータの共振周波数に実質的に一致させるように前記ＰＬＬ回路によってＰＬＬ動作を適応させるステップとをさらに含む、請求項１０に記載の方法。
【請求項１８】
前記共振電流のゼロ交差時間の近くで生じるエッジを有する第１のエッジトリガパルス信号を、第２のコンパレータ回路から前記パルス削除回路に供給するステップと、
前記第１のエッジトリガパルス信号の位相と実質的に一致する位相を有する第２のエッジトリガパルス信号を前記パルス制御回路からの前記駆動信号として生成するステップとをさらに含む、請求項１７に記載の方法。
【請求項１９】
ＰＬＬ（位相同期ループ）を含むコンバータを制御する方法であって、
前記ＰＬＬの位相検出により得られたフィルタ処理済み出力が第１の基準レベルより下がり、前記ＰＬＬのロック解除状態が、第１および第２のパルス入力の一方の他方に対する位相遅れに応じて検出されたとき、前記ＰＬＬへの前記第１および第２のパルス入力の一方の１つのパルスを削除するステップと、
前記フィルタ処理済み出力が第２の基準レベルを超え、前記ＰＬＬの前記ロック解除状態が、前記第１および第２のパルス入力の一方の他方に対する位相進みに応じて検出されたとき、前記第１および第２のパルス入力の他方の１つのパルスを削除するステップとを含む、方法。
【請求項２０】
前記第１および第２のパルス入力の一方の１つのパルスを削除する前記ステップ、および前記第１および第２のパルス入力の他方の１つのパルスを削除する前記ステップのうちの少なくとも１つが、前記第１および第２のパルス入力の一方または他方にゼロパルスまたは低レベルパルスを挿入することによって１つのパルスを削除する、請求項１９に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公表番号】特表２０１２−５２３２０８（Ｐ２０１２−５２３２０８Ａ）
【公表日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願番号】特願２０１０−５４９９５５（Ｐ２０１０−５４９９５５）
【出願日】平成２２年８月１６日（２０１０．８．１６）
【国際出願番号】ＰＣＴ／ＪＰ２０１０／００５０７２
【国際公開番号】ＷＯ２０１２／０２３１５４
【国際公開日】平成２４年２月２３日（２０１２．２．２３）
【出願人】（５０９３４８７８６）エンパイア テクノロジー ディベロップメント エルエルシー (117)
【Ｆターム（参考）】
【公表日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願日】平成２２年８月１６日（２０１０．８．１６）
【国際出願番号】ＰＣＴ／ＪＰ２０１０／００５０７２
【国際公開番号】ＷＯ２０１２／０２３１５４
【国際公開日】平成２４年２月２３日（２０１２．２．２３）
【出願人】（５０９３４８７８６）エンパイア テクノロジー ディベロップメント エルエルシー (117)
【Ｆターム（参考）】
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