コンパレータ回路
【課題】定電流型ヒステリシスコンパレータと電圧型ヒステリシスコンパレータの２つの機能を有し、回路規模を削減できるコンパレータ回路を提供する。
【解決手段】定電流の供給可能な定電流源１２と、入力端子ＩＮ１及びＩＮ２から与えられる信号を比較するコンパレータ１１と、一端が接地された抵抗Ｒ１と、一端が抵抗Ｒ１の他端、定電流源１２及び入力端子ＩＮ２に接続された抵抗Ｒ２と、抵抗Ｒ２の他端に電源電圧ＶＤＤを印加可能なスイッチＳ１と、一端が定電流源１２に接続され、他端が出力ドライバ１３に接続された抵抗Ｒ３と、コンパレータ１１の出力に基づいて抵抗Ｒ３の前記他端を接地するか否か切り替えるスイッチＳ２と、スイッチＳ１及び定電流源１２のオン・オフ制御を行い、定電流源１２をオンさせる時はスイッチＳ１をオフし、スイッチＳ１をオンする時は定電流源１２をオフする制御部１０と、を備える。
【解決手段】定電流の供給可能な定電流源１２と、入力端子ＩＮ１及びＩＮ２から与えられる信号を比較するコンパレータ１１と、一端が接地された抵抗Ｒ１と、一端が抵抗Ｒ１の他端、定電流源１２及び入力端子ＩＮ２に接続された抵抗Ｒ２と、抵抗Ｒ２の他端に電源電圧ＶＤＤを印加可能なスイッチＳ１と、一端が定電流源１２に接続され、他端が出力ドライバ１３に接続された抵抗Ｒ３と、コンパレータ１１の出力に基づいて抵抗Ｒ３の前記他端を接地するか否か切り替えるスイッチＳ２と、スイッチＳ１及び定電流源１２のオン・オフ制御を行い、定電流源１２をオンさせる時はスイッチＳ１をオフし、スイッチＳ１をオンする時は定電流源１２をオフする制御部１０と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンパレータ回路に関するものである。
【背景技術】
【０００２】
通常のコンパレータは、入力電圧を基準電圧と比較し、比較結果に応じた電圧を出力する。これに対して、ヒステリシスコンパレータは、入力電圧がローレベルからハイレベルに変化するときは高い基準電圧を有し、ハイレベルからローレベルに変化するときは低い基準電圧を有している。このようなヒステリシス特性を持たせることで、入力電圧が基準電圧に近くなったときに、入力電圧に混入しているノイズによりコンパレータ出力が頻繁に変化することを防止することができる。
【０００３】
ヒステリシスコンパレータには、定電流型ヒステリシスコンパレータと、電圧型ヒステリシスコンパレータとが知られている。定電流型ヒステリシスコンパレータは、コンパレータの出力信号を分岐し、分岐した信号に応じて定電流源からの電流をオン・オフ制御することにより、基準電圧にヒステリシス幅を持たせている（例えば特許文献１参照）。
【０００４】
一方、電圧型ヒステリシスコンパレータは、電源電圧を抵抗による分圧回路で分圧して基準電圧を発生させ、コンパレータの出力信号を用いて分圧回路の抵抗値を調整することで基準電圧にヒステリシス幅を持たせている。
【０００５】
従って、定電流型ヒステリシスコンパレータのヒステリシス幅は電源電圧によらず一定であり、電圧型ヒステリシスコンパレータのヒステリシス幅は電源電圧依存性を有する。
【０００６】
従来、定電流型ヒステリシスコンパレータと電圧型ヒステリシスコンパレータの２つの機能を持たせる場合、定電流型ヒステリシスコンパレータ回路と電圧型ヒステリシスコンパレータ回路とを搭載し、スイッチにより出力を切り替えていた。このような構成は、２つのコンパレータ回路が必要となるため、回路規模が増大するという問題を有していた。
【特許文献１】特開平１０−５４８５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は定電流型ヒステリシスコンパレータと電圧型ヒステリシスコンパレータの２つの機能を有し、回路規模を削減できるコンパレータ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様によるコンパレータ回路は、入力端子を介して与えられる入力信号と基準電圧とを比較し、比較結果に応じた電圧を出力端子から出力するコンパレータ回路であって、オン時は定電流の供給を行い、オフ時は供給を停止する定電流源と、反転入力端子及び非反転入力端子を有し、前記非反転入力端子から与えられる前記入力信号と前記反転入力端子から与えられる前記基準電圧とを比較し比較結果に応じた電圧を有する信号を出力するコンパレータと、一端が接地された第１の抵抗と、一端が前記第１の抵抗の他端、前記定電流源及び前記反転入力端子に接続された第２の抵抗と、オン時は前記第２の抵抗の他端に電源電圧を印加し、オフ時は印加しない第１のスイッチ部と、一端が前記定電流源、前記第１の抵抗の他端、前記第２の抵抗の一端、及び前記反転入力端子に接続され、他端が前記出力端子に接続された第３の抵抗と、前記コンパレータの出力が与えられ、この出力に基づいて前記第３の抵抗の前記他端を接地するか否か切り替える第２のスイッチ部と、前記第１のスイッチ部及び前記定電流源のオン・オフ制御を行い、前記定電流源をオンさせる時は前記第１のスイッチ部をオフし、前記第１のスイッチ部をオンする時は前記定電流源をオフする制御部と、を備えるものである。
【発明の効果】
【０００９】
本発明によれば、定電流型ヒステリシスコンパレータと電圧型ヒステリシスコンパレータの２つの機能を有し、回路規模を削減できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態によるコンパレータ回路を図面に基づいて説明する。
【００１１】
（第１の実施形態）図１に本発明の第１の実施形態に係るコンパレータ回路の概略構成を示す。コンパレータ回路は制御部１０、コンパレータ１１、定電流源１２、出力ドライバ１３、スイッチＳ０〜Ｓ２、抵抗Ｒ１〜Ｒ３を備える。抵抗Ｒ１〜Ｒ３の抵抗値はそれぞれｒ１〜ｒ３とする。
【００１２】
コンパレータ１１は非反転入力端子ＩＮ１、反転入力端子ＩＮ２、及び出力端子ＯＵＴ１を有し、非反転入力端子ＩＮ１から入力される信号と反転入力端子ＩＮ２から入力される信号（以下この信号を基準電圧と称する）とを比較し、比較結果に応じた電圧値を有する信号を出力端子ＯＵＴ１から出力する。
【００１３】
例えば、入力端子１４を介して非反転入力端子ＩＮ１に入力される信号（以下この信号を入力信号と称する）が基準電圧より大きい場合、出力端子ＯＵＴ１からはハイレベルの信号が出力され、入力信号が基準電圧より小さい場合、出力端子ＯＵＴ１からはローレベルの信号が出力される。
【００１４】
抵抗Ｒ２の一端はスイッチＳ１を介して電源電圧ＶＤＤが印加される。スイッチＳ１がオン時は抵抗Ｒ２に電源電圧ＶＤＤが印加され、スイッチＳ１がオフ時は抵抗Ｒ２に電源電圧ＶＤＤは印加されない。
【００１５】
抵抗Ｒ１の一端は接地され、他端は抵抗Ｒ２の他端と接続される。抵抗Ｒ３は一端が抵抗Ｒ１の他端及び抵抗Ｒ２の他端に接続され、他端が出力ドライバ１３及びスイッチＳ２に接続される。
【００１６】
定電流源１２はスイッチＳ０のオン時は定電流Ｉを供給し、スイッチＳ０のオフ時は低電流Ｉの供給を停止する。
【００１７】
スイッチＳ２はコンパレータ１１の出力に基づいてオン・オフ制御され、抵抗Ｒ３の他端を接地するか否か切り替える。スイッチＳ２の構成例を図２に示す。スイッチＳ２はＮＭＯＳトランジスタｎ１、ＰＭＯＳトランジスタｐ１、及び抵抗Ｒ４を有する。
【００１８】
制御部１０はスイッチＳ０、Ｓ１のオン・オフ制御を行い、コンパレータ回路を定電流型ヒステリシスコンパレータとして動作させるか、又は電圧型ヒステリシスコンパレータとして動作させるかを切り替える。コンパレータ回路を定電流型ヒステリシスコンパレータとして動作させる場合はスイッチＳ０をオン、スイッチＳ１をオフする。また、コンパレータ回路を電圧型ヒステリシスコンパレータとして動作させる場合はスイッチＳ０をオフ、スイッチＳ１をオンする。
【００１９】
電圧型ヒステリシスコンパレータとしての動作を説明する。このときスイッチＳ０はオフ、スイッチＳ１はオンとなっている。つまり、定電流源１２からの定電流の供給は停止され、抵抗Ｒ１に電源電圧ＶＤＤが印加されるので、このコンパレータ回路は図３に示す回路と等価となる。
【００２０】
入力信号が基準電圧より小さいとき、コンパレータ１１の出力信号はローレベルとなり、トランジスタｎ１、ｐ１はオフする。スイッチＳ２と抵抗Ｒ３との接続点（以下Ｖａ点と称する）がオープン状態となり、抵抗Ｒ３にはほとんど電流が流れず、Ｖａ点電位と抵抗Ｒ１、Ｒ２、及びＲ３の接続点（以下Ｖｂ点と称する）の電位はほぼ同電位となる。
【００２１】
Ｖｂ点電位は電源電圧ＶＤＤを抵抗Ｒ１及びＲ２で分圧したものとなるため、Ｖｂ点電位＝ＶＤＤ×ｒ１／（ｒ１＋ｒ２）≒Ｖａ点電位となる。なお、このＶｂ点電位は基準電圧でもある。
【００２２】
入力信号が基準電圧より大きくなると、コンパレータ１１の出力信号はハイレベルとなる。これにより、トランジスタｎ１、ｐ１がオンし、Ｖａ点電位はグランドレベル（接地電位）となる。
【００２３】
このとき、Ｖｂ点電位（基準電圧）は抵抗Ｒ２と、抵抗Ｒ１及び抵抗Ｒ３の合成抵抗とで電源電圧ＶＤＤを分圧したものとなる。従って、Ｖｂ点電位＝ＶＤＤ×ｒ１×ｒ３／（ｒ１×ｒ２＋ｒ１×ｒ３＋ｒ２×ｒ３）となる。
【００２４】
入力信号が基準電圧より小さいときの基準電圧の方が、入力信号が基準電圧より大きいときの基準電圧より大きくなるため、基準電圧がヒステリシスを有することが分かる。また、この基準電圧は電源電圧ＶＤＤに応じて変化する。このように、スイッチＳ０をオフ、スイッチＳ１をオンすることで、コンパレータ回路は電圧型ヒステリシスコンパレータとして動作することができる。
【００２５】
続いて、定電流型ヒステリシスコンパレータとしての動作を説明する。このときスイッチＳ０はオン、スイッチＳ１はオフとなっている。つまり、定電流源１２からの定電流Ｉが供給され、抵抗Ｒ２に電源電圧が印加されないので、このコンパレータ回路は図４に示す回路と等価となる。
【００２６】
入力信号が基準電圧より小さいとき、コンパレータ１１の出力信号はローレベルとなり、トランジスタｎ１、ｐ１はオフする。Ｖａ点がオープン状態となり、Ｖａ点電位とＶｂ点電位はほぼ同電位となる。
【００２７】
定電流Ｉは抵抗Ｒ３には流れず、抵抗Ｒ１に流れるため、Ｖｂ点電位＝Ｉ×ｒ１となる。
【００２８】
入力信号が基準電圧より大きくなると、コンパレータ１１の出力信号はハイレベルとなる。これにより、トランジスタｎ１、ｐ１がオンし、Ｖａ点電位はグランドレベル（接地電位）となる。
【００２９】
このとき、定電流Ｉは抵抗Ｒ１及びＲ３を流れるため、Ｖｂ点電位（基準電圧）は定電流Ｉと、抵抗Ｒ１及び抵抗Ｒ３の合成抵抗との積となる。従って、Ｖｂ点電位＝Ｉ×ｒ１×ｒ３／（ｒ２＋ｒ３）となる。
【００３０】
入力信号が基準電圧より小さいときの基準電圧の方が、入力信号が基準電圧より大きいときの基準電圧より大きくなるため、基準電圧がヒステリシスを有することが分かる。また、この基準電圧は定電流Ｉと抵抗Ｒ１、Ｒ３の抵抗値とで定まるため、電源電圧ＶＤＤによらず一定である。このように、スイッチＳ０をオン、スイッチＳ１をオフすることで、コンパレータ回路は定電流型ヒステリシスコンパレータとして動作することができる。
【００３１】
なお、出力ドライバ１３はＶａ点電位がローレベルかハイレベルかを判別し、反転して出力する。例えば、入力信号が基準電圧より大きいとき、Ｖａ点電位はグランドレベル、すなわちローレベルである。このとき、出力ドライバ１３からはハイレベルの信号が出力される。従って、入力信号が基準電圧より大きいとき、コンパレータ回路の出力端子１５からはハイレベルの信号が出力される。
【００３２】
このように、本実施形態によるコンパレータ回路は、定電流型ヒステリシスコンパレータと電圧型ヒステリシスコンパレータとを切り替えて動作することができる。また、コンパレータは１つで良いため、回路規模を削減し、消費電力を低減することができる。
【００３３】
（第２の実施形態）本発明の第２の実施形態に係るコンパレータ回路の概略構成図を図５に示す。上記第１の実施形態に係るコンパレータ回路と同一の部分には同一の参照番号を付して説明を省略する。本実施形態によるコンパレータ回路は上記第１の実施形態に係るコンパレータ回路にさらにスイッチＳ３及び抵抗Ｒ５を備えた構成になっている。なお、抵抗Ｒ５の抵抗値はｒ５とする。
【００３４】
抵抗Ｒ５は抵抗Ｒ１に直列に接続され、一端が接地される。スイッチＳ３は制御部１０から出力される切り替え制御信号及びコンパレータ１１の反転出力端子ＯＵＴ２からの出力信号に基づいて、抵抗Ｒ１の一端が抵抗Ｒ５を介して接地するか、又は抵抗Ｒ５を介さずに接地するかを切り替える。
【００３５】
スイッチＳ３の構成例を図６に示す。スイッチＳ３はＮＭＯＳトランジスタｎ２〜ｎ４及び抵抗Ｒ６を有する。トランジスタｎ２はコンパレータ１１の反転出力端子ＯＵＴ２からの出力信号に基づいてオン・オフが切り替えられる。また、トランジスタｎ３は制御部１０から出力される切り替え制御信号に基づいてオン・オフが切り替えられる。
【００３６】
コンパレータ回路が電圧型ヒステリシスコンパレータとして動作する場合を例に説明する。このときコンパレータ回路は図７に示す回路と等価となる。
【００３７】
まず、切り替え制御信号によりトランジスタｎ３をオンし、トランジスタｎ４のゲート電極にローレベルの電位を印加して、トランジスタｎ４をオフする場合を説明する。
【００３８】
ここで、入力信号が基準電圧より小さい場合、コンパレータ１１の出力端子ＯＵＴ１からの出力信号はローレベルとなり、トランジスタｎ１、ｐ１はオフする。Ｖａ点がオープン状態となり、Ｖａ点電位とＶｂ点電位はほぼ同電位となる。
【００３９】
Ｖｂ点電位は抵抗Ｒ２と、抵抗Ｒ１及び抵抗Ｒ５とで電源電圧ＶＤＤを分圧したものとなる。従って、Ｖｂ点電位（基準電圧）＝ＶＤＤ×（ｒ１＋ｒ５）／（ｒ１＋ｒ２＋ｒ５）となる。
【００４０】
入力信号が基準電圧より大きくなると、コンパレータ１１の出力端子ＯＵＴ１からの出力信号はハイレベルとなる。これにより、トランジスタｎ１、ｐ１がオンし、Ｖａ点電位はグランドレベル（接地電位）となる。
【００４１】
このとき、Ｖｂ点電位（基準電圧）は抵抗Ｒ２と、抵抗Ｒ１、Ｒ３及びＲ５の合成抵抗とで電源電圧ＶＤＤを分圧したものとなる。従って、Ｖｂ点電位＝ＶＤＤ×（ｒ１＋ｒ５）×ｒ３／（ｒ２×（ｒ１＋ｒ５）＋ｒ２×ｒ３＋（ｒ１＋ｒ５）×ｒ３）となる。
【００４２】
次に、切り替え制御信号によりトランジスタｎ３をオフする場合を説明する。入力信号が基準電圧より小さい場合、コンパレータ１１の反転出力端子ＯＵＴ２からの出力信号はハイレベルとなり、トランジスタｎ２はオンする。これにより、トランジスタｎ４のゲート電極にはローレベルの電位が印加され、トランジスタｎ４はオフする。
【００４３】
このとき、上記と同様にＶｂ点電位（基準電圧）＝ＶＤＤ×（ｒ１＋ｒ５）／（ｒ１＋ｒ２＋ｒ５）となる。
【００４４】
入力信号が基準電圧より大きくなると、コンパレータ１１の反転出力端子ＯＵＴ２からの出力信号はローレベルとなり、トランジスタｎ２はオフする。トランジスタｎ４のゲート電極にはハイレベルの電位が印加されるため、トランジスタｎ４はオンする。
【００４５】
抵抗Ｒ１は抵抗Ｒ５を介さず接地されることになるので、Ｖｂ点電位＝ＶＤＤ×ｒ１×ｒ３／（ｒ１×ｒ２＋ｒ１×ｒ３＋ｒ２×ｒ３）となる。
【００４６】
このように、制御部１０が出力する切り替え制御信号でトランジスタｎ３のオン・オフを切り替えることで、入力信号が基準電圧より大きくなる場合の基準電圧（閾値電圧）を調整することが出来る。
【００４７】
ここでは電圧型ヒステリシスコンパレータとしての動作を例に説明したが、定電流型ヒステリシスコンパレータとして動作させる際にも同様のことを行ってもよい。また、コンパレータ１１の出力端子ＯＵＴ１からの出力信号を用いてトランジスタｎ２のオン・オフ制御を行うようにしてもよい。
【００４８】
本実施形態によるコンパレータ回路は、上記第１の実施形態と同様に、定電流型ヒステリシスコンパレータと電圧型ヒステリシスコンパレータとを切り替えて動作することができる。また、コンパレータは１つで良いため、回路規模を削減し、消費電力を低減することができる。また、回路インピーダンスを変えることで基準電圧を調整できる。
【００４９】
上述した実施の形態はいずれも一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施形態によるコンパレータ回路の概略構成図である。
【図２】スイッチ回路の構成例を示す図である。
【図３】電圧型ヒステリシスコンパレータとしての動作時の等価回路図である。
【図４】定電流型ヒステリシスコンパレータとしての動作時の等価回路図である。
【図５】本発明の第２の実施形態によるコンパレータ回路の概略構成図である。
【図６】スイッチ回路の構成例を示す図である。
【図７】電圧型ヒステリシスコンパレータとしての動作時の等価回路図である。
【符号の説明】
【００５１】
１０ 制御部
１１ コンパレータ
１２ 定電流源
Ｓ０〜Ｓ３ スイッチ
Ｒ１〜Ｒ５ 抵抗
ｎ１〜ｎ４ ＮＭＯＳトランジスタ
ｐ１ ＰＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、コンパレータ回路に関するものである。
【背景技術】
【０００２】
通常のコンパレータは、入力電圧を基準電圧と比較し、比較結果に応じた電圧を出力する。これに対して、ヒステリシスコンパレータは、入力電圧がローレベルからハイレベルに変化するときは高い基準電圧を有し、ハイレベルからローレベルに変化するときは低い基準電圧を有している。このようなヒステリシス特性を持たせることで、入力電圧が基準電圧に近くなったときに、入力電圧に混入しているノイズによりコンパレータ出力が頻繁に変化することを防止することができる。
【０００３】
ヒステリシスコンパレータには、定電流型ヒステリシスコンパレータと、電圧型ヒステリシスコンパレータとが知られている。定電流型ヒステリシスコンパレータは、コンパレータの出力信号を分岐し、分岐した信号に応じて定電流源からの電流をオン・オフ制御することにより、基準電圧にヒステリシス幅を持たせている（例えば特許文献１参照）。
【０００４】
一方、電圧型ヒステリシスコンパレータは、電源電圧を抵抗による分圧回路で分圧して基準電圧を発生させ、コンパレータの出力信号を用いて分圧回路の抵抗値を調整することで基準電圧にヒステリシス幅を持たせている。
【０００５】
従って、定電流型ヒステリシスコンパレータのヒステリシス幅は電源電圧によらず一定であり、電圧型ヒステリシスコンパレータのヒステリシス幅は電源電圧依存性を有する。
【０００６】
従来、定電流型ヒステリシスコンパレータと電圧型ヒステリシスコンパレータの２つの機能を持たせる場合、定電流型ヒステリシスコンパレータ回路と電圧型ヒステリシスコンパレータ回路とを搭載し、スイッチにより出力を切り替えていた。このような構成は、２つのコンパレータ回路が必要となるため、回路規模が増大するという問題を有していた。
【特許文献１】特開平１０−５４８５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は定電流型ヒステリシスコンパレータと電圧型ヒステリシスコンパレータの２つの機能を有し、回路規模を削減できるコンパレータ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様によるコンパレータ回路は、入力端子を介して与えられる入力信号と基準電圧とを比較し、比較結果に応じた電圧を出力端子から出力するコンパレータ回路であって、オン時は定電流の供給を行い、オフ時は供給を停止する定電流源と、反転入力端子及び非反転入力端子を有し、前記非反転入力端子から与えられる前記入力信号と前記反転入力端子から与えられる前記基準電圧とを比較し比較結果に応じた電圧を有する信号を出力するコンパレータと、一端が接地された第１の抵抗と、一端が前記第１の抵抗の他端、前記定電流源及び前記反転入力端子に接続された第２の抵抗と、オン時は前記第２の抵抗の他端に電源電圧を印加し、オフ時は印加しない第１のスイッチ部と、一端が前記定電流源、前記第１の抵抗の他端、前記第２の抵抗の一端、及び前記反転入力端子に接続され、他端が前記出力端子に接続された第３の抵抗と、前記コンパレータの出力が与えられ、この出力に基づいて前記第３の抵抗の前記他端を接地するか否か切り替える第２のスイッチ部と、前記第１のスイッチ部及び前記定電流源のオン・オフ制御を行い、前記定電流源をオンさせる時は前記第１のスイッチ部をオフし、前記第１のスイッチ部をオンする時は前記定電流源をオフする制御部と、を備えるものである。
【発明の効果】
【０００９】
本発明によれば、定電流型ヒステリシスコンパレータと電圧型ヒステリシスコンパレータの２つの機能を有し、回路規模を削減できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態によるコンパレータ回路を図面に基づいて説明する。
【００１１】
（第１の実施形態）図１に本発明の第１の実施形態に係るコンパレータ回路の概略構成を示す。コンパレータ回路は制御部１０、コンパレータ１１、定電流源１２、出力ドライバ１３、スイッチＳ０〜Ｓ２、抵抗Ｒ１〜Ｒ３を備える。抵抗Ｒ１〜Ｒ３の抵抗値はそれぞれｒ１〜ｒ３とする。
【００１２】
コンパレータ１１は非反転入力端子ＩＮ１、反転入力端子ＩＮ２、及び出力端子ＯＵＴ１を有し、非反転入力端子ＩＮ１から入力される信号と反転入力端子ＩＮ２から入力される信号（以下この信号を基準電圧と称する）とを比較し、比較結果に応じた電圧値を有する信号を出力端子ＯＵＴ１から出力する。
【００１３】
例えば、入力端子１４を介して非反転入力端子ＩＮ１に入力される信号（以下この信号を入力信号と称する）が基準電圧より大きい場合、出力端子ＯＵＴ１からはハイレベルの信号が出力され、入力信号が基準電圧より小さい場合、出力端子ＯＵＴ１からはローレベルの信号が出力される。
【００１４】
抵抗Ｒ２の一端はスイッチＳ１を介して電源電圧ＶＤＤが印加される。スイッチＳ１がオン時は抵抗Ｒ２に電源電圧ＶＤＤが印加され、スイッチＳ１がオフ時は抵抗Ｒ２に電源電圧ＶＤＤは印加されない。
【００１５】
抵抗Ｒ１の一端は接地され、他端は抵抗Ｒ２の他端と接続される。抵抗Ｒ３は一端が抵抗Ｒ１の他端及び抵抗Ｒ２の他端に接続され、他端が出力ドライバ１３及びスイッチＳ２に接続される。
【００１６】
定電流源１２はスイッチＳ０のオン時は定電流Ｉを供給し、スイッチＳ０のオフ時は低電流Ｉの供給を停止する。
【００１７】
スイッチＳ２はコンパレータ１１の出力に基づいてオン・オフ制御され、抵抗Ｒ３の他端を接地するか否か切り替える。スイッチＳ２の構成例を図２に示す。スイッチＳ２はＮＭＯＳトランジスタｎ１、ＰＭＯＳトランジスタｐ１、及び抵抗Ｒ４を有する。
【００１８】
制御部１０はスイッチＳ０、Ｓ１のオン・オフ制御を行い、コンパレータ回路を定電流型ヒステリシスコンパレータとして動作させるか、又は電圧型ヒステリシスコンパレータとして動作させるかを切り替える。コンパレータ回路を定電流型ヒステリシスコンパレータとして動作させる場合はスイッチＳ０をオン、スイッチＳ１をオフする。また、コンパレータ回路を電圧型ヒステリシスコンパレータとして動作させる場合はスイッチＳ０をオフ、スイッチＳ１をオンする。
【００１９】
電圧型ヒステリシスコンパレータとしての動作を説明する。このときスイッチＳ０はオフ、スイッチＳ１はオンとなっている。つまり、定電流源１２からの定電流の供給は停止され、抵抗Ｒ１に電源電圧ＶＤＤが印加されるので、このコンパレータ回路は図３に示す回路と等価となる。
【００２０】
入力信号が基準電圧より小さいとき、コンパレータ１１の出力信号はローレベルとなり、トランジスタｎ１、ｐ１はオフする。スイッチＳ２と抵抗Ｒ３との接続点（以下Ｖａ点と称する）がオープン状態となり、抵抗Ｒ３にはほとんど電流が流れず、Ｖａ点電位と抵抗Ｒ１、Ｒ２、及びＲ３の接続点（以下Ｖｂ点と称する）の電位はほぼ同電位となる。
【００２１】
Ｖｂ点電位は電源電圧ＶＤＤを抵抗Ｒ１及びＲ２で分圧したものとなるため、Ｖｂ点電位＝ＶＤＤ×ｒ１／（ｒ１＋ｒ２）≒Ｖａ点電位となる。なお、このＶｂ点電位は基準電圧でもある。
【００２２】
入力信号が基準電圧より大きくなると、コンパレータ１１の出力信号はハイレベルとなる。これにより、トランジスタｎ１、ｐ１がオンし、Ｖａ点電位はグランドレベル（接地電位）となる。
【００２３】
このとき、Ｖｂ点電位（基準電圧）は抵抗Ｒ２と、抵抗Ｒ１及び抵抗Ｒ３の合成抵抗とで電源電圧ＶＤＤを分圧したものとなる。従って、Ｖｂ点電位＝ＶＤＤ×ｒ１×ｒ３／（ｒ１×ｒ２＋ｒ１×ｒ３＋ｒ２×ｒ３）となる。
【００２４】
入力信号が基準電圧より小さいときの基準電圧の方が、入力信号が基準電圧より大きいときの基準電圧より大きくなるため、基準電圧がヒステリシスを有することが分かる。また、この基準電圧は電源電圧ＶＤＤに応じて変化する。このように、スイッチＳ０をオフ、スイッチＳ１をオンすることで、コンパレータ回路は電圧型ヒステリシスコンパレータとして動作することができる。
【００２５】
続いて、定電流型ヒステリシスコンパレータとしての動作を説明する。このときスイッチＳ０はオン、スイッチＳ１はオフとなっている。つまり、定電流源１２からの定電流Ｉが供給され、抵抗Ｒ２に電源電圧が印加されないので、このコンパレータ回路は図４に示す回路と等価となる。
【００２６】
入力信号が基準電圧より小さいとき、コンパレータ１１の出力信号はローレベルとなり、トランジスタｎ１、ｐ１はオフする。Ｖａ点がオープン状態となり、Ｖａ点電位とＶｂ点電位はほぼ同電位となる。
【００２７】
定電流Ｉは抵抗Ｒ３には流れず、抵抗Ｒ１に流れるため、Ｖｂ点電位＝Ｉ×ｒ１となる。
【００２８】
入力信号が基準電圧より大きくなると、コンパレータ１１の出力信号はハイレベルとなる。これにより、トランジスタｎ１、ｐ１がオンし、Ｖａ点電位はグランドレベル（接地電位）となる。
【００２９】
このとき、定電流Ｉは抵抗Ｒ１及びＲ３を流れるため、Ｖｂ点電位（基準電圧）は定電流Ｉと、抵抗Ｒ１及び抵抗Ｒ３の合成抵抗との積となる。従って、Ｖｂ点電位＝Ｉ×ｒ１×ｒ３／（ｒ２＋ｒ３）となる。
【００３０】
入力信号が基準電圧より小さいときの基準電圧の方が、入力信号が基準電圧より大きいときの基準電圧より大きくなるため、基準電圧がヒステリシスを有することが分かる。また、この基準電圧は定電流Ｉと抵抗Ｒ１、Ｒ３の抵抗値とで定まるため、電源電圧ＶＤＤによらず一定である。このように、スイッチＳ０をオン、スイッチＳ１をオフすることで、コンパレータ回路は定電流型ヒステリシスコンパレータとして動作することができる。
【００３１】
なお、出力ドライバ１３はＶａ点電位がローレベルかハイレベルかを判別し、反転して出力する。例えば、入力信号が基準電圧より大きいとき、Ｖａ点電位はグランドレベル、すなわちローレベルである。このとき、出力ドライバ１３からはハイレベルの信号が出力される。従って、入力信号が基準電圧より大きいとき、コンパレータ回路の出力端子１５からはハイレベルの信号が出力される。
【００３２】
このように、本実施形態によるコンパレータ回路は、定電流型ヒステリシスコンパレータと電圧型ヒステリシスコンパレータとを切り替えて動作することができる。また、コンパレータは１つで良いため、回路規模を削減し、消費電力を低減することができる。
【００３３】
（第２の実施形態）本発明の第２の実施形態に係るコンパレータ回路の概略構成図を図５に示す。上記第１の実施形態に係るコンパレータ回路と同一の部分には同一の参照番号を付して説明を省略する。本実施形態によるコンパレータ回路は上記第１の実施形態に係るコンパレータ回路にさらにスイッチＳ３及び抵抗Ｒ５を備えた構成になっている。なお、抵抗Ｒ５の抵抗値はｒ５とする。
【００３４】
抵抗Ｒ５は抵抗Ｒ１に直列に接続され、一端が接地される。スイッチＳ３は制御部１０から出力される切り替え制御信号及びコンパレータ１１の反転出力端子ＯＵＴ２からの出力信号に基づいて、抵抗Ｒ１の一端が抵抗Ｒ５を介して接地するか、又は抵抗Ｒ５を介さずに接地するかを切り替える。
【００３５】
スイッチＳ３の構成例を図６に示す。スイッチＳ３はＮＭＯＳトランジスタｎ２〜ｎ４及び抵抗Ｒ６を有する。トランジスタｎ２はコンパレータ１１の反転出力端子ＯＵＴ２からの出力信号に基づいてオン・オフが切り替えられる。また、トランジスタｎ３は制御部１０から出力される切り替え制御信号に基づいてオン・オフが切り替えられる。
【００３６】
コンパレータ回路が電圧型ヒステリシスコンパレータとして動作する場合を例に説明する。このときコンパレータ回路は図７に示す回路と等価となる。
【００３７】
まず、切り替え制御信号によりトランジスタｎ３をオンし、トランジスタｎ４のゲート電極にローレベルの電位を印加して、トランジスタｎ４をオフする場合を説明する。
【００３８】
ここで、入力信号が基準電圧より小さい場合、コンパレータ１１の出力端子ＯＵＴ１からの出力信号はローレベルとなり、トランジスタｎ１、ｐ１はオフする。Ｖａ点がオープン状態となり、Ｖａ点電位とＶｂ点電位はほぼ同電位となる。
【００３９】
Ｖｂ点電位は抵抗Ｒ２と、抵抗Ｒ１及び抵抗Ｒ５とで電源電圧ＶＤＤを分圧したものとなる。従って、Ｖｂ点電位（基準電圧）＝ＶＤＤ×（ｒ１＋ｒ５）／（ｒ１＋ｒ２＋ｒ５）となる。
【００４０】
入力信号が基準電圧より大きくなると、コンパレータ１１の出力端子ＯＵＴ１からの出力信号はハイレベルとなる。これにより、トランジスタｎ１、ｐ１がオンし、Ｖａ点電位はグランドレベル（接地電位）となる。
【００４１】
このとき、Ｖｂ点電位（基準電圧）は抵抗Ｒ２と、抵抗Ｒ１、Ｒ３及びＲ５の合成抵抗とで電源電圧ＶＤＤを分圧したものとなる。従って、Ｖｂ点電位＝ＶＤＤ×（ｒ１＋ｒ５）×ｒ３／（ｒ２×（ｒ１＋ｒ５）＋ｒ２×ｒ３＋（ｒ１＋ｒ５）×ｒ３）となる。
【００４２】
次に、切り替え制御信号によりトランジスタｎ３をオフする場合を説明する。入力信号が基準電圧より小さい場合、コンパレータ１１の反転出力端子ＯＵＴ２からの出力信号はハイレベルとなり、トランジスタｎ２はオンする。これにより、トランジスタｎ４のゲート電極にはローレベルの電位が印加され、トランジスタｎ４はオフする。
【００４３】
このとき、上記と同様にＶｂ点電位（基準電圧）＝ＶＤＤ×（ｒ１＋ｒ５）／（ｒ１＋ｒ２＋ｒ５）となる。
【００４４】
入力信号が基準電圧より大きくなると、コンパレータ１１の反転出力端子ＯＵＴ２からの出力信号はローレベルとなり、トランジスタｎ２はオフする。トランジスタｎ４のゲート電極にはハイレベルの電位が印加されるため、トランジスタｎ４はオンする。
【００４５】
抵抗Ｒ１は抵抗Ｒ５を介さず接地されることになるので、Ｖｂ点電位＝ＶＤＤ×ｒ１×ｒ３／（ｒ１×ｒ２＋ｒ１×ｒ３＋ｒ２×ｒ３）となる。
【００４６】
このように、制御部１０が出力する切り替え制御信号でトランジスタｎ３のオン・オフを切り替えることで、入力信号が基準電圧より大きくなる場合の基準電圧（閾値電圧）を調整することが出来る。
【００４７】
ここでは電圧型ヒステリシスコンパレータとしての動作を例に説明したが、定電流型ヒステリシスコンパレータとして動作させる際にも同様のことを行ってもよい。また、コンパレータ１１の出力端子ＯＵＴ１からの出力信号を用いてトランジスタｎ２のオン・オフ制御を行うようにしてもよい。
【００４８】
本実施形態によるコンパレータ回路は、上記第１の実施形態と同様に、定電流型ヒステリシスコンパレータと電圧型ヒステリシスコンパレータとを切り替えて動作することができる。また、コンパレータは１つで良いため、回路規模を削減し、消費電力を低減することができる。また、回路インピーダンスを変えることで基準電圧を調整できる。
【００４９】
上述した実施の形態はいずれも一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施形態によるコンパレータ回路の概略構成図である。
【図２】スイッチ回路の構成例を示す図である。
【図３】電圧型ヒステリシスコンパレータとしての動作時の等価回路図である。
【図４】定電流型ヒステリシスコンパレータとしての動作時の等価回路図である。
【図５】本発明の第２の実施形態によるコンパレータ回路の概略構成図である。
【図６】スイッチ回路の構成例を示す図である。
【図７】電圧型ヒステリシスコンパレータとしての動作時の等価回路図である。
【符号の説明】
【００５１】
１０ 制御部
１１ コンパレータ
１２ 定電流源
Ｓ０〜Ｓ３ スイッチ
Ｒ１〜Ｒ５ 抵抗
ｎ１〜ｎ４ ＮＭＯＳトランジスタ
ｐ１ ＰＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
入力端子を介して与えられる入力信号と基準電圧とを比較し、比較結果に応じた電圧を出力端子から出力するコンパレータ回路であって、
オン時は定電流の供給を行い、オフ時は供給を停止する定電流源と、
反転入力端子及び非反転入力端子を有し、前記非反転入力端子から与えられる前記入力信号と前記反転入力端子から与えられる前記基準電圧とを比較し、比較結果に応じた電圧を有する信号を出力するコンパレータと、
一端が接地された第１の抵抗と、
一端が前記第１の抵抗の他端、前記定電流源及び前記反転入力端子に接続された第２の抵抗と、
オン時は前記第２の抵抗の他端に電源電圧を印加し、オフ時は印加しない第１のスイッチ部と、
一端が前記定電流源、前記第１の抵抗の他端、前記第２の抵抗の一端、及び前記反転入力端子に接続され、他端が前記出力端子に接続された第３の抵抗と、
前記コンパレータの出力が与えられ、この出力に基づいて前記第３の抵抗の前記他端を接地するか否か切り替える第２のスイッチ部と、
前記第１のスイッチ部及び前記定電流源のオン・オフ制御を行い、前記定電流源をオンさせる時は前記第１のスイッチ部をオフし、前記第１のスイッチ部をオンする時は前記定電流源をオフする制御部と、
を備えることを特徴とするコンパレータ回路。
【請求項２】
前記第３の抵抗の前記他端と前記出力端子との間に接続された出力ドライバをさらに備え、
前記出力ドライバは前記第３の抵抗の前記他端の論理レベルを反転した論理レベルを前記出力端子へ出力することを特徴とする請求項１に記載のコンパレータ回路。
【請求項３】
前記第２のスイッチ部は、
一端に電源電圧が印加される第４の抵抗と、
ソース・ドレインの一方が前記第４の抵抗の他端に接続され、ソース・ドレインの他方が接地され、ゲート電極に前記コンパレータの出力が与えられる第１のＮＭＯＳトランジスタと、
ソース・ドレインの一方が接地され、ゲート電極が前記第４の抵抗の前記他端及び前記ＮＭＯＳトランジスタのソース・ドレインの一方に接続され、ソース・ドレインの他方が前記第３の抵抗の前記他端に接続されたＰＭＯＳトランジスタと、
を有することを特徴とする請求項１又は２に記載のコンパレータ回路。
【請求項４】
一端が接地され、他端が前記第１の抵抗の前記一端に接続された第５の抵抗と、
前記コンパレータの出力及び前記制御部から出力される切り替え制御信号が与えられ、前記コンパレータの出力及び前記切り替え制御信号に基づいて前記第１の抵抗の前記一端を前記第５の抵抗を介して接地するか、又は前記第５の抵抗を介さずに接地するかを切り替える第３のスイッチ部と、
をさらに有することを特徴とする請求項１乃至３のいずれかに記載のコンパレータ回路。
【請求項５】
前記第３のスイッチ部は、
一端に電源電圧が印加される第６の抵抗と、
ソース・ドレインの一方が前記第６の抵抗の他端に接続され、ソース・ドレインの他方が接地され、ゲート電極に前記コンパレータの出力が与えられる第２のＮＭＯＳトランジスタと、
ソース・ドレインの一方が接地され、ゲート電極に前記切り替え制御信号が与えられ、ソース・ドレインの他方が前記第６の抵抗の前記他端及び前記第２のＮＭＯＳトランジスタのソース・ドレインの前記一方に接続された第３のＮＭＯＳトランジスタと、
ソース・ドレインの一方が接地され、ゲート電極が前記第６の抵抗の前記他端、前記第２のＮＭＯＳトランジスタのソース・ドレインの前記一方及び前記第３のＮＭＯＳトランジスタのソース・ドレインの前記他方に接続され、ソース・ドレインの他方が前記第１の抵抗の前記一端及び前記第５の抵抗の前記他端に接続された第４のＮＭＯＳトランジスタと、
を有することを特徴とする請求項４に記載のコンパレータ回路。
【請求項１】
入力端子を介して与えられる入力信号と基準電圧とを比較し、比較結果に応じた電圧を出力端子から出力するコンパレータ回路であって、
オン時は定電流の供給を行い、オフ時は供給を停止する定電流源と、
反転入力端子及び非反転入力端子を有し、前記非反転入力端子から与えられる前記入力信号と前記反転入力端子から与えられる前記基準電圧とを比較し、比較結果に応じた電圧を有する信号を出力するコンパレータと、
一端が接地された第１の抵抗と、
一端が前記第１の抵抗の他端、前記定電流源及び前記反転入力端子に接続された第２の抵抗と、
オン時は前記第２の抵抗の他端に電源電圧を印加し、オフ時は印加しない第１のスイッチ部と、
一端が前記定電流源、前記第１の抵抗の他端、前記第２の抵抗の一端、及び前記反転入力端子に接続され、他端が前記出力端子に接続された第３の抵抗と、
前記コンパレータの出力が与えられ、この出力に基づいて前記第３の抵抗の前記他端を接地するか否か切り替える第２のスイッチ部と、
前記第１のスイッチ部及び前記定電流源のオン・オフ制御を行い、前記定電流源をオンさせる時は前記第１のスイッチ部をオフし、前記第１のスイッチ部をオンする時は前記定電流源をオフする制御部と、
を備えることを特徴とするコンパレータ回路。
【請求項２】
前記第３の抵抗の前記他端と前記出力端子との間に接続された出力ドライバをさらに備え、
前記出力ドライバは前記第３の抵抗の前記他端の論理レベルを反転した論理レベルを前記出力端子へ出力することを特徴とする請求項１に記載のコンパレータ回路。
【請求項３】
前記第２のスイッチ部は、
一端に電源電圧が印加される第４の抵抗と、
ソース・ドレインの一方が前記第４の抵抗の他端に接続され、ソース・ドレインの他方が接地され、ゲート電極に前記コンパレータの出力が与えられる第１のＮＭＯＳトランジスタと、
ソース・ドレインの一方が接地され、ゲート電極が前記第４の抵抗の前記他端及び前記ＮＭＯＳトランジスタのソース・ドレインの一方に接続され、ソース・ドレインの他方が前記第３の抵抗の前記他端に接続されたＰＭＯＳトランジスタと、
を有することを特徴とする請求項１又は２に記載のコンパレータ回路。
【請求項４】
一端が接地され、他端が前記第１の抵抗の前記一端に接続された第５の抵抗と、
前記コンパレータの出力及び前記制御部から出力される切り替え制御信号が与えられ、前記コンパレータの出力及び前記切り替え制御信号に基づいて前記第１の抵抗の前記一端を前記第５の抵抗を介して接地するか、又は前記第５の抵抗を介さずに接地するかを切り替える第３のスイッチ部と、
をさらに有することを特徴とする請求項１乃至３のいずれかに記載のコンパレータ回路。
【請求項５】
前記第３のスイッチ部は、
一端に電源電圧が印加される第６の抵抗と、
ソース・ドレインの一方が前記第６の抵抗の他端に接続され、ソース・ドレインの他方が接地され、ゲート電極に前記コンパレータの出力が与えられる第２のＮＭＯＳトランジスタと、
ソース・ドレインの一方が接地され、ゲート電極に前記切り替え制御信号が与えられ、ソース・ドレインの他方が前記第６の抵抗の前記他端及び前記第２のＮＭＯＳトランジスタのソース・ドレインの前記一方に接続された第３のＮＭＯＳトランジスタと、
ソース・ドレインの一方が接地され、ゲート電極が前記第６の抵抗の前記他端、前記第２のＮＭＯＳトランジスタのソース・ドレインの前記一方及び前記第３のＮＭＯＳトランジスタのソース・ドレインの前記他方に接続され、ソース・ドレインの他方が前記第１の抵抗の前記一端及び前記第５の抵抗の前記他端に接続された第４のＮＭＯＳトランジスタと、
を有することを特徴とする請求項４に記載のコンパレータ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００９−１７１１０２（Ｐ２００９−１７１１０２Ａ）
【公開日】平成２１年７月３０日（２００９．７．３０）
【国際特許分類】
【出願番号】特願２００８−５６２１（Ｐ２００８−５６２１）
【出願日】平成２０年１月１５日（２００８．１．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２１年７月３０日（２００９．７．３０）
【国際特許分類】
【出願日】平成２０年１月１５日（２００８．１．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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