コンピュータシステム装置における全光高速分散アービトレーション
本発明の種々の実施形態は、コンピュータシステム装置においてフォトニック相互接続を介して通信可能に結合されたコンピュータシステムの構成要素(1801-1804)に対する全光分散アービトレーションのためのシステム及び方法に向けられている。コンピュータシステムにおける光アービトレーションの実施形態は、固定された優先順位(2000)及び非固定の優先順位(1830,2200)を有するアービトレーション方式を提供する。非固定の優先順位方式の実施形態は、アービトレーションに公平さをもたらすことができる。いくつかの実施形態では、光パワーの配送とアービトレーションが結合される(1830,2001)。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、コンピュータシステム装置内のリソースに対するアービトレーションに関し、特に、コンピュータシステム装置内のコンピュータシステムの構成要素間の通信を提供するフォトニック相互接続（光相互接続ともいう）における光チャンネルに対するアービトレーションに関する。
【背景技術】
【０００２】
１９６０年代中頃、半導体メーカーは、集積回路上に作製されるトランジスタなどの回路の密度がおよそ１８ヶ月毎に２倍になることに気付いた。この傾向はその後も継続し、現在、「ムーアの法則」と呼ばれている。トランジスタの密度は、コンピュータの処理能力（これは、データ処理速度に対応する）の大まかな尺度と見なされている。ムーアの法則は、元々は、観察から得られたものであるが、時が経つにつれて、コンピュータ処理能力を高める根本的な推進力として半導体業界によって広く受け入れられるようになってきた。結果として、半導体メーカーは、チップ構成要素のサイズをマイクロスケール、さらには、ナノスケールの寸法にまで小さくするための技術を開発してきた。コンピュータシステム（いくつかの例は、メモリモジュールシステム、単一のコアプロセッサデバイス、マルチコアプロセッサデバイスである）のコンピュータシステムアーキテクチャは、ムーアの法則に遅れずについて行こうとする一方で、いくつかの制約に遭遇している。
【０００３】
マルチコアシステムの例は、遭遇した問題のいくつかを例示する。近年、半導体業界は、「コアズ（cores）」と呼ばれる２つ以上のサブプロセッサからなるプロセッサを開発した。たとえば、デュアルコアプロセッサは２つのコアを含み、クワッドコアプロセッサは４つのコアを含んでいる。典型的には、それらのコアは、一体化されており、システムの残りの部分への同じ相互接続を共用し、独立して動作することができる。半導体メーカーは、単一コアのトランジスタ密度を大きくすることができるが、電力消費の効率が悪いために、半導体メーカーは、その方向には向かっていない。他の選択肢は、単一のダイにパッケージ化されるコアの数を増やすことである。ダイは、半導体材料の単一の層であり、該層の上に集積回路（「チップ」）が作製される。しかしながら、オンチップ（チップ上）とオフチップ（チップ外）との通信が、これらのマルチコアチップが必要とされる、要求がきびしく、データ集約型の用途に対して性能の向上を持続することに対する重大な問題として現れてきた。計算（またはコンピュータ）帯域幅は、コアの数の増加に対して直線的に大きくなるが、最上級の金属線を用いてマルチコアチップを横断して通信することができるデータレート（データ転送速度）の向上のペースはそれよりはるかに遅い。さらに、チップエッジに沿って配置されたピンを通じてチップ外へデータを通信することができるデータレートの高速化のペースは計算帯域幅の拡大のペースよりも遅く、オンチップとオフチップの通信のエネルギーコストは、利用可能な帯域幅を大きく制限する。その結果、コンピュータアーキテクチャは今や交差路にあり、物理学者やエンジニアは、オンチップとオフチップとの通信用に金属線を使用することに代わるものを探し求めている。
【０００４】
チップ上のコアなどのコンピュータシステムの構成要素は、共通の相互接続を介して互いに通信し、及び、リソース（資源）を共用している。衝突を回避するための１つのメカニズムは、アービトレーションメカニズム（または調停機構）を使用することであり、該メカニズムによって、それらの構成要素は、任意の所与の時間にどの構成要素がリソースにアクセスできるかを決定することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
共用されているリソース に対するアービトレーションは、多くのシステムの性能にとって重要であるが、それにもかかわらず、リソースに対する多くの要求者間の効率的なアービトレーションは、プロセッサのクロックサイクルに比べて非常に遅い場合が多い。さらに、プロセッサのクロック周波数が高い場合に、中程度に複雑な電気的実施では、アービトレーションは大量の電力を消費する可能性がある。
【０００６】
唯一のセンダー（送信側）を各出力ポートに割り当てるためにＮ入力、Ｎ出力のクロスバーを制御することは、コンピュータネットワーキングの標準的な問題である。通常のハードウエアソリューションは、仮想出力キュー（VOQ）を有するシステム用に設計されており、この場合、各センダーは、１つの受信機に１つのVOQを有している。可能性のある最良のソリューションを、２つの部分に分かれたグラフの最大マッチングを求めるHopcroft-KarpアルゴリズムによるＯ（Ｎ２．５）時間のオフライン順序アルゴリズム（またはオフライン逐次型アルゴリズム）によって計算することができるが、これは、クロスバーアービトレーション方式として使用するにはあまりに遅すぎる。代わりに、電子制御式ネットワークスイッチファブリックに対して、オンライン−並列−繰り返し方式が用いられる。多数回の繰り返しプロセスの各回において、センダーは、受信機に送信する権利を要求し、アービター（調停手段）は、これらの要求のうちのいくつかに応答して（要求された権利の）認可を送信し戻し、これらの認可のいくつかが受け取られる。最大マッチングはＯ（ｌｏｇ２（Ｎ））回で達成される。必要な時間は、典型的には、数十マイクロ秒である。
【０００７】
システムと同じ速度でタスクを実行できるアービトレーション方式であって、該システム内でボトルネックになることを回避するように動作し、かつ、電力が小さいアービトレーション方式が望ましい。複雑度が低いこともアービトレーションシステムにとって望ましい特徴である。
【課題を解決するための手段】
【０００８】
本発明の種々の実施形態は、コンピュータシステム装置においてフォトニック相互接続を介して通信可能に結合されたコンピュータシステムの構成要素に対する全光分散アービトレーションのためのシステム及び方法に向けられている。コンピュータシステムにおける光アービトレーションの実施形態は、アービトレーション方式に、固定された優先順位と固定されていない優先順位を提供する。固定されていない優先順位方式による実施形態は、アービトレーションに公平さをもたらすことができる。いくつかの実施形態では、光パワーの配送とアービトレーションが組み合わされる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態にしたがうスタックされた（積み重ねられた）コンピュータ装置の断面図である。
【図２】本発明の実施形態にしたがうコンピュータ装置の構成要素の略図である。
【図３】本発明の実施形態にしたがう、図１に示すコンピュータ装置の４つのダイ層の組立分解等角図である。
【図４Ａ】本発明の実施形態にしたがうプロセッサダイのクラスター（集団）を示す。
【図４Ｂ】本発明の実施形態にしたがう、タイル状に区切られたメモリダイを示す。
【図５】本発明の実施形態にしたがう、図４Ａに示すクラスターの構成要素と図４Ｂに示すタイルの構成要素との間の相互作用を表す略図である。
【図６】本発明の実施形態にしたがう、図１に示すコンピュータ装置の４つのダイ層の拡大組立分解等角図である。
【図７Ａ】本発明の実施形態にしたがう光学（optical die）ダイの略図である。
【図７Ｂ】本発明の実施形態にしたがう、図７Ａに示す光学ダイのある領域の拡大図である。
【図７Ｃ】本発明の実施形態にしたがう、図７Ｂに示す線７Ｃ−７Ｃに沿ったオンチップリッジ導波路の一部の断面図である。
【図７Ｄ】本発明の実施形態にしたがう、２つのほぼ平行なフォトニック結晶導波路の一部の上面図である。
【図８】本発明の実施形態にしたがう電磁放射源の略図である。
【図９Ａ】本発明の実施形態にしたがう２つの光電子変換器の一方の略図である。
【図９Ｂ】本発明の実施形態にしたがう２つの光電子変換器の他方の略図である。
【図１０】本発明の実施形態にしたがう光電子変換器の変換器ブロックの構成要素の略図である。
【図１１】本発明の実施形態にしたがう光電子変換器のデータ／制御ブロックの略図である。
【図１２】発明の実施形態にしたがう３つのデータ／制御ブロックの略図である。
【図１３】発明の実施形態にしたがう、拡張されて束にされた導波路変調器／検出器の略図である。
【図１４】発明の実施形態にしたがうオフチップ通信ハブを示す。
【図１５】発明の実施形態にしたがう同報通信（一斉送信）を示す。
【図１６Ａ】本発明の実施形態にしたがう、符号化されていないチャンネルのデータを符号化するために使用される導波路−マイクロリングシステムを示す。
【図１６Ｂ】本発明の実施形態にしたがう、導波路から符号化されたチャンネルを抽出するために使用される導波路−マイクロリングシステムを示す。
【図１７】本発明の実施形態にしたがうマイクロリングの略図である。
【図１８Ａ】本発明の実施形態にしたがう、例示的な４クラスタ型のスタックされたコンピュータ装置の略図である。
【図１８Ｂ】本発明の実施形態にしたがう、図１８Ａに示すアービトレーションシステムの略図である。
【図１９】本発明の実施形態にしたがうアービトレーションシステムを示す。
【図２０Ａ】優先準位付け方式が固定された（公平ではない）本発明の別の実施形態にしたがう全光アービトレーションシステムの略図である。
【図２０Ｂ】アービトレーションシステムの実施形態の別の変形形態であって、データ転送などのフォトニック相互接続の別の機能部への光パワーの配送がアービトレーションと結合されるか組み合わされる変形形態を示す。
【図２１】アービトレーション方式を利用できるアービトレーションシステムの略図であり、このアービトレーション方式は、使用される導波路の数を増やすことなく、複数のコンピュータシステムの構成要素に、複数の受信構成要素へのアクセスを与えることができる。
【図２２】本発明の１実施形態にしたがう別のアービトレーションシステムの略図である。
【発明を実施するための形態】
【００１０】
本発明の種々の実施形態は、コンピュータシステムの構成要素間に通信を提供するフォトニック相互接続という面において全光アービトレーションシステム及びその方法に向けられている。これらのフォトニック相互接続は、電気的な対応物よりも高速であるので、アービトレーションシステムがボトルネックとなる必要がない。全光アービトレーションシステムは、通信速度と同等の（または同じ）速度でアービトレーションを実行できるのが望ましい。例示を目的として、コンピュータシステム装置の実施形態は、本発明のアービトレーションシステムの種々の側面を例示するためのコンテキスト（場面や状況など）を提供するために記述される。しかしながら、本発明にしたがう全光アービトレーションシステムは、記述されているフォトニック相互接続の実施形態の特定の細部には限定されない。
【００１１】
フォトニック相互接続
これらのフォトニック相互接続は、コンピュータシステムの構成要素（たとえば、コア、クラスター、メモリコントローラ）間のオンチップフォトニック相互接続を提供する。さらに、フォトニック相互接続のいくつかの実施形態は、外部の装置（またはデバイス）にあるコンピュータシステムの構成要素に対するオフチップフォトニック相互接続も提供する。本発明のいくつかの実施形態は、典型的には、寸法が、１波長より小さい、または、１ミクロンより小さい構成要素を含むナノフォトニック構成要素を有するフォトニック相互接続も含む。
【００１２】
これらのフォトニック相互接続は、チップエッジに沿って配置された従来のピンよりも速い速度でオフチップ（すなわちチップ外）とのデータ通信を行うことができ、より大きな計算帯域幅を提供でき、従来の金属線よりも低いエネルギーコストでオンチップ及びオフチップ通信を提供でき、及び、追加の構成要素（たとえば、任意の数のコアを有するプロセッサ）を収容するために拡張または縮小されることができる。フォトニック相互接続のアーキテクチャを、無閉塞で待ち時間の短い再構成可能なナノフォトニックマイクロリングで実施することができ、高帯域幅、適度な待ち時間、及び、非常に小さな電力消費を（計算帯域幅が最大のときにおいても）提供することができる。さらに、全てのメモリがメモリコントローラまたはプロセッサに近接するように、コンピュータシステム装置のアーキテクチャを構成することができる。本発明の実施形態にしたがって構成された光学ダイを利用するマルチコアベースのコンピュータ装置は、約２０テラバイト／秒で動作することができる。
【００１３】
以下の説明では、「フォトニック」及び「フォトニック的に」という用語は、電磁スペクトルの可視部分だけに限定されない波長を有する古典及び／または量子化ＥＲで動作する装置を指している。下記の種々のフォトニックスイッチ及びスイッチ構成の実施形態では、同じ材料から構成されるいくつかの構造的に類似した構成要素には同じ参照番号が付されており、簡潔にするために、それらの構造及び機能の説明は繰り返されない。
【００１４】
マルチコア型スタック構成コンピュータ装置
図１は、本発明の実施形態にしたがう、フォトニック相互接続を利用するマルチコア型スタック構成のコンピュータ装置である例示的なコンピュータシステム装置（「コンピュータ装置」）１００の断面図である。コンピュータ装置１００は、プロセッサダイ１０２、メモリコントローラ／ディレクトリ／Ｌ２ダイ（「メモリコントローラダイ」）１０４、アナログ電子ダイ１０６、光学ダイ１０８、及び、パッケージ１１６内にスタックされた（すなわち、積み重ねられた）４つのスタック構成メモリダイ１１０〜１１３を備える。スタック構成メモリダイ１１０〜１１３を、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）などの揮発性メモリ、または、不揮発性メモリ、または、揮発性メモリと不揮発性メモリの任意の組み合わせとすることができる。具体的には、スタック構成メモリダイ１１０〜１１３を８ギガバイト（ＧＢ）ＤＲＡＭとすることができる。コンピュータ装置１００はまた、プロセッサダイ１０２の上面に配置されたヒートシンク１１８、及び、４つのスルーバイア（through via：貫通ビア）１２０〜１２３によって表されている多数（たとえば数百個の）バイアを有し、これらのバイアは、メモリコントローラダイ１０４からアナログ電子ダイ１０６及び光学ダイ１０８を通って４つのメモリダイ１１０〜１１３まで延在する。
【００１５】
ダイ１０２、１０４、１０６、１０８、１１０〜１１３の厚さは、約２５ミクロン〜約５０ミクロンの範囲をとることができる。ヒートシンク１１８は、プロセッサダイ１０２の計算（または演算）処理によって生成される熱を消散し、スルーバイア１２０〜１２３を、メモリダイ内のメモリコントローラを４つのメモリダイ１１０〜１１３の各々に電気的に相互接続する、金属製の（または金属で被膜された）バイアまたはシリコンが充填されたバイアとすることができる。メモリコントローラダイ１０４内に配置されたメモリコントローラは、メモリダイ１１０〜１１３に対して出入りするデータの流れと外部装置（不図示）に対して出入りするデータの流れを管理する。光学ダイ１０８は、外部フォトニック相互接続１２４及び１２６などの外部フォトニック相互接続を含むようにするために他のダイよりも大きい。この外部フォトニック相互接続は、データ符号化された電磁放射をコンピュータ装置１００へと及びコンピュータ１００から送信するために使用されることができる。光学ダイを約２４ｍｍ×２４ｍｍのサイズとすることができるが、これらの寸法を実施例に応じて変更することができる。光学ダイ１０８の底面とメモリダイ１１０の上面との間にダイヤモンド層１３０を含めることもできる。ダイヤモンド層１３０を、約１〜１０μｍ（マイクロメートル）の厚さとすることができ、プロセッサダイ１０２及びメモリコントローラダイ１０４によって生成される熱を拡散して消散するために使用することができる。
【００１６】
図１に示す３次元ダイスタック構成は、光学ダイ１０８を電子ダイ１０２及び１０４に密接に結合（または密結合）することができ、短い待ち時間でのメモリダイ１１０〜１１３のアクセスを提供し、クラスターロジック及びメモリをスタックされた隣接するダイ１０２、１０４、及び１１０〜１１３上に広く分布させることにより、クラスター内の電気配線が従来の装置（またはデバイス）よりも短くなる。具体的には、メモリダイをメモリコントローラに近接してスタックし、及び、メモリ層を貫通するバイアを使用することによって、従来のメモリをメモリコントローラに接続するために使用される長さがかなり長く、抵抗がかなり高い相互接続よりも、長さが短く抵抗が小さい相互接続が提供される。その結果、コンピュータ装置１００のダイ間で電気信号を伝送するために必要な電力、すなわち負荷が、従来のメモリ−メモリコントローラが必要とする電力よりも大幅に小さい。
【００１７】
図２は、本発明の実施形態にしたがって相互接続されたコンピュータ装置１００のダイ１０２、１０４、１０８の構成要素の略図である。プロセッサダイ１０２はマルチコアプロセッサであり、それらのコアを、クラスター２０２〜２０４によって表されているように、各々が４つのコアからなるクラスター（集団）に配置することができる。各々のコアは、図４を参照して後述する、専用の第１レベル（「Ｌ１」）命令キャッシュ（不図示）と専用のＬ１データキャッシュ（不図示）を有する。クラスター２０２〜２０４の各々は、Ｌ２キャッシュ２０６〜２０８によって表されている専用の共用の第２レベル（「Ｌ２」）キャッシュと、メモリコントローラ２１０〜２１２によって表されている関連するメモリコントローラを有する。メモリコントローラ２１０〜２１２は、それぞれ、クラスター２０２〜２０４へのデータの流れ及びクラスター２０２〜２０４からのデータの流れを制御する。Ｌ２キャッシュ及びメモリコントローラは、プロセッサダイ１０２に隣接するメモリコントローラダイ１０４に配置されている。図２に示すように、光学ダイ１０８のフォトニック相互接続２１４は、クラスター２０２〜２０４に関連するＬ２キャッシュ２０６〜２０８が、互いに、及び、メモリコントローラ２１０〜２１２とフォトニック的に通信（すなわちフォトニック通信。光子通信または光通信ともいう）できるようにするフォトニック相互接続を提供する。図２は、また、メモリコントローラ２１０〜２１１が、オフチップ（すなわちチップ外）のデュアルインラインメモリモジュール（「ＤＩＭＭ」）２１６〜２１８などの外部のメモリモジュールとフォトニック通信できることを明らかにしている。クラスター２０２〜２０４は、それぞれ、ＤＩＭＭ２１６〜２１８と電子的通信またはフォトニック通信を行うことができる。
【００１８】
プロセッサダイ１０２の各クラスターは、メモリコントローラダイ１０４に配置された対応するメモリコントローラを有しており、各メモリコントローラは、スタック構成のメモリダイ１１０〜１１３にインターフェース（または接続）するか、または、オフチップメモリへのフォトニック接続を駆動して、プロセッサダイ１０２の性能に応じて拡大または縮小する帯域幅を提供する。クラスターはまた、光学ダイ１０８を介して互いにフォトニック的に結合（すなわちフォトニック結合）し、高帯域幅、適度な（またはそれほど長くない）待ち時間、及び、非常に小さな電力消費を提供する。したがって、自由に使えるスタック構成コンピュータ装置１００を有するプログラマーは、並列処理を高レベルで表現することができ、局在性の問題によって悩まされることはなく、これによって、並列プログラム開発の難しさが大きく軽減される。さらに、コンピュータ装置１００のアーキテクチャは、フロップ（浮動小数点演算）毎に１バイトの帯域幅をＤＲＡＭに提供することができる。
【００１９】
メモリダイ１１０〜１１３の各々に対して８ＧＢ（ギガバイト）ＤＲＡＭが選択された場合には、オンスタックメモリは３２ギガバイトのＤＲＡＭを提供し、該ＤＲＡＭは、該ＤＲＡＭを貫通するバイア１２０〜１２３などの複数のバイアを介してメモリコントローラに直接接続される。ＤＲＡＭは、４つのメモリスタック層によって提供され、バイアの負荷（ローディング）を最小にするために、すなわち、バイアを使用するために必要な電力量を最小にするために、約２５〜５０ミクロンの薄さにされる。ＤＲＡＭスタックの各層は、上にあるプロセッサダイ１０２内のクラスターにマッピングする（位置付けられる）６４のほぼ同じ領域を含む。各ＤＲＡＭ領域を、行アクセス時間（row access time）を短くする複数のバンクにさらに細かく分割することができ、複数の同時アクセスを可能にする。たとえば、２０ｎｍＤＲＡＭ技術を用いて、各領域が、誤り訂正符号によって保護された１Ｇビット（ギガビット）の記憶装置を提供することができ、これにより、メモリ−コントローラダイ１０４内の各メモリコントローラは、０５Ｇバイト（ギガバイト）のメモリに電子的に接続する。複数のチャンネルによってメモリへの帯域幅が大きくなる。帯域幅を大きくすることによって、ＤＲＡＭ内のバンクコンフリクト（バンク衝突）が低減される。各メモリチャンネルは、７２のデータビットと、約３０のアドレス及び制御ビットとからなる。２５ミクロンピッチ（間隔）のスルーバイアを使用すると、各メモリコントローラに４チャンネルがある場合には、スルーバイアの面積オーバーヘッドをメモリ層の３％より少なくすることができる。ピッチが微小なスルーバイア（ファインピッチのスルーバイア）は、単一の行アクセスから１つのキャッシュライン全体を供給するようにＤＲＡＭを構成することを可能にする。
【００２０】
５１２ＧＢ（ギガバイト）のＤＲＡＭが所望されるときには、該ＤＲＡＭを６４個の光学的に接続された個別のメモリモジュール（「ＯＣＭ」）をなすように配列することができる。ＯＣＭは、上述した８ＧＢＤＲＡＭと同じ基本技術を利用する。光学ダイ１０８は２つの機能を実行する。第１に、光学ダイ１０８は、外部フォトニック相互接続１２４及び１２６などの光ファイバー接続へのインターフェースを提供する。第２に、光学ダイ１０８は、ＤＲＡＭのスタックに対して低電力のグローバル相互接続を提供する。ＯＣＭとプロセッサは光ファイバーを介して接続され、これによって、コマンドや他のアプリケーション固有のデータ交換に使用することができる４８ものチャンネルが提供される。
【００２１】
マルチコア型スタック構成コンピュータ装置の全体動作
簡単にするために、本発明のフォトニック相互接続の実施形態を、プロセッサダイ１０２が６４個のクワッドコアクラスターからなるコンピュータ装置１００を参照して説明する。本発明のフォトニック相互接続の実施形態がそのような装置に限定されないこと、及び、種々の配列をなす任意の数のコアを具備する任意の数のクラスターを有するマルチコア型コンピュータ装置にフォトニック相互接続を提供するために、これらの実施形態を変更して実施できることは当業者には明らかであろう。
【００２２】
図３は、本発明の実施形態にしたがう、フォトニックダイ１０２、メモリコントローラダイ１０４、アナログ電子ダイ１０６、及び光学ダイ１０８の組立分解等角図である。図３に示すように、プロセッサダイ１０２とメモリコントローラダイ１０４は６４個のタイルに分割されている。プロセッサダイ１０２内の各タイルは、「クラスター」と呼ばれる４つのコアを表しており、メモリコントローラダイ１０４内の各タイルは、Ｌ２キャッシュ、ハブ、メモリコントローラ、及び、プロセッサダイ１０２においてほぼ真上に配置された対応するクラスターと電子的に通信する他の装置を表している。たとえば、メモリコントローラダイ１０４のタイル３０２は、Ｌ２キャッシュ、ハブ、メモリコントローラ、及び、関連するクラスター３０４の真下（または下方）に配置されて、該クラスター３０４と電子的に通信する他の装置を表している。クラスター及びタイルは約３ｍｍ×３ｍｍのサイズとすることができるが、実施例に応じてより大きくまたはより小さくすることができる。本発明の実施形態は４つのコアを有するクラスターには限定されない。他の実施形態では、クラスターを、２つ、３つ、４つ、または５つ以上のコアから構成することができる。クラスター及びタイルの例については図４Ａ及び４Ｂを参照して後述する。光学ダイ１０８は、光電子変換器３０６などの、ほぼ一定間隔で配置された１６個の光電子変換器と、ストリップ３０８によって表されている蛇行構成を有する２７０の個別のほぼ平行な（交差しない）導波路であって、一定間隔で配置された光電子変換器の各々を通って曲がりくねって進む導波路と、ほぼ平行な８個の導波路からなる１６個のバンドル（束）を備える。各バンドルは、対応する光電子変換器から生じ、たとえば、バンドル３１０は光電子変換器３０６から生じている。２７０個の蛇行する導波路は、「オンチップ導波路」と呼ばれ、光電子変換器間にフォトニック通信を提供する。導波路の１６個のバンドルからなる導波路は、「オフチップ導波路」と呼ばれ、コンピュータ装置１００の外部に配置された装置とのフォトニック通信を提供する。１６個の光電子変換器の各々は、４つの光電子変換器ブロック（不図示）から構成される。光電子変換器ブロックの各々（「変換器ブロック」）は、メモリコントローラダイ１０４内の４つの関連するタイルのうちの１つと電子通信を行う。変換器ブロックについては、図６及び図７を参照してより詳細に後述する。アナログ電子ダイ１０６は１６個のパッチを含み、各パッチは、メモリコントローラダイ１０４内の４つのタイルと光学ダイ１０８内の光電子変換器との間に配置されている。各パッチは、複数の金属製の（または金属皮膜された）スルーバイアまたはシリコンが充填されたスルーバイアを備え、該スルーバイアは、メモリコントローラダイ１０４内の４つのタイルと対応する光電子変換器との間のアナログ電子通信を提供する。データは、電子アナログ信号（「電気信号」）の形態でパッチを通って伝送される。というのは、アナログ信号を生成することは、通常、ディジタル電気信号を生成することよりも電力の消費が大幅に小さいからである。
【００２３】
以下の説明は、光学ダイ１０８を使用して、プロセッサダイ１０２上のクラスター間でデータを伝送する方法、及び、クラスターと外部装置との間でデータを伝送する方法の概説である。プロセッサダイ１０２のクラスター（クラスター３０４など）によって生成されたデータ、または、メモリコントローラダイ１０４のタイル（タイル３０２など）から抽出されたデータは、データ符号化された電気信号としてパッチ３１２内のバイアを通って、光電子変換器３０６の対応する変換器ブロック（不図示）に伝送される。変換器ブロックは、この電気信号を、オンチップ導波路３０８のうちの１つ以上の導波路内を伝搬する「チャンネル」と呼ばれる、電磁放射の１つ以上の波長に符号化する。変調されていないチャンネルへのデータの符号化は、チャンネルの強度を変調することによって実施することができるが、これについては、図１４を参照してさらに詳細に後述する。データを運搬するチャンネルは、「符号化されたチャンネル」と呼ばれる。符号化されたチャンネルを、（１）同じ光電子変換器３０６とも電子通信を行う近傍クラスター３１４、または、（２）プロセッサダイ１０２内の他の場所に配置されたクラスター（クラスター３１５など）、または、（３）外部装置（不図示）、に向けて送ることができる。符号化されたチャンネルが近傍クラスター３１４に向けて送られると、光電子変換器３０６内に配置された対応する変換器ブロックが、その符号化されたチャンネルを受け取って、該チャンネルを、パッチ３１２を通ってクラスター３１４に送り戻される符号化された電気信号に変換し戻す。データ符号化されたチャンネルがクラスター３１５に向けて送られると、符号化されたチャンネルは、適切なオンチップ導波路に沿って、光電子変換器３１６と共に配置されたクラスター３１５に対応する変換器ブロックへと送られる。符号化されたチャンネルは、パッチ３１８を通ってクラスター３１５に送られる符号化された電気信号に変換し戻される。符号化されたチャンネルが外部装置に向けて送られると、光電子変換器３０６の変換器ブロックは、その符号化されたチャンネルをバンドル３１０のオフチップ導波路に配置し（オフチップ導波路に入力し）、該導波路において、該符号化されたチャンネルは光学ダイ１０８を出る。外部装置が４つのクラスター３１４のうちの１つに向けて送られる符号化されたチャンネルを生成すると、この符号化されたチャンネルを、バンドル３１０内のオフチップ導波路に沿って光電子変換器３０６に送ることができ、該変換器３０６において、この符号化されたチャンネルは、処理のために、パッチ３１２を通って４つのクラスター３１４に送られる符号化された電気信号に変換される。光学ダイ１０８の動作及び構成要素については、図７を参照してより詳細に後述する。
【００２４】
クラスター及びメモリコントローラ
図４Ａは、本発明の実施形態にしたがうプロセッサダイ１０２のクラスター４０２を示す。クラスター４０２は４つのコアを備える。各コアは、Ｌ１命令キャッシュ及びＬ１データキャッシュと電気通信を行う。Ｌ１命令キャッシュ及びＬ１データキャッシュは、頻繁にまたは最近アクセスされた命令及びデータを一次的に格納する高速ランダムアクセスメモリである。図４Ｂは、本発明の実施形態にしたがうメモリコントローラダイ１０４のタイル４０４を示す。タイル４０４は、Ｌ２キャッシュ、並びに、ハブ、メモリコントローラ、ディレクトリ、ネットワークインターフェース、マイクロスバー接続（自身のクロスバー接続）、ピアクロスバー接続（相手方とのクロスバー接続）を含む構成要素領域４０６を備える。これらのクロスバー接続を、光電子変換器の対応する部分とインターフェースするように構成することができる。Ｌ２キャッシュは、クラスター４０２の４つのコアによって共用される。Ｌ１−Ｌ２インターフェース４０８は、クラスター４０２とタイル４０４のほぼ中央に配置されて、クラスター４０２とタイル４０４との間の電子通信を提供する。
【００２５】
小さく、電力効率の良いコア及びキャッシュは、エネルギーの単位あたり、ほぼ最適な可能な性能を達成する。したがって、本発明用に選択されたコアは５ＧＨｚ（ギガヘルツ）クロックを使用することができ、該コアを、dual-issue（２命令同時発行）、in-order（インオーダー）、及び、マルチスレッド対応のものとすることができ、及び、４つの乗累算演算及び４ワード幅のロード／ストア（記憶）演算が可能なシングル・インストラクション・マルチ・データ（「ＳＩＭＤ」）命令を提供するように構成することができる。ＳＩＭＤを、浮動小数点演算性能を向上させるために設計された低レベル機能の集合とすることができる。ＳＩＭＤプロセスは、１つの命令によって、複数のデータに対して同じ関数（または機能）を実行することができ、これによって、データを操作するために必要なループの回数を少なくすることができる。図３を参照して上述した、５ＧＨｚクロックにしたがって動作するちょうど６４個のクワッドクラスターの場合は、コンピュータ装置１００の計算帯域幅はたとえば１０TFLOP/S（テラフロップス）である。各クラスターは、「エポック（epochs）」と呼ばれる２４クロックサイクルの間に、少なくとも１つのキャッシュライン（たとえば６４バイト〜１２８バイト）を送ることができる。
【００２６】
図５は、本発明の実施形態にしたがう、図４Ａ及び図４Ｂに示すクラスターとタイルの構成要素間の相互作用を示す略図である。ハブ５０２は、符号化された電気信号を、Ｌ２キャッシュ５０４、ディレクトリ５０６、メモリコントローラ５０８、及びネットワークインターフェース５１０に配信する。ハブ５０２は、図３を参照して上述したように、符号化された電気信号を、光学ダイ１０８の光電子変換器へと及び該光電子変換器から送信する役目もある。ネットワークインターフェース５１０は外部ネットワークへの接続を提供し、メモリコントローラ５０８は、Ｌ２キャッシュ５０４、図１に示すメモリ１１０〜１１３、及び、図２に示すＤＩＭＭ２１６〜２１８などの外部メモリへと向かう、及び、それらから出てくるデータの流れを管理（または制御）する。
【００２７】
図６は、本発明の実施形態にしたがって配列された、プロセッサダイ１０２の４つのクラスター６０２、メモリコントローラダイ１０４の４つの対応するタイル６０４、アナログ電子ダイ１０６のパッチ６０６、及び、光学ダイ１０８の光電子変換器６０８の拡大組立分解等角図である。図６に示すように、光電子変換器６０８は、４つの個別の光電子変換器ブロック６１０〜６１３から構成される。各変換器ブロックは、パッチ６０６を介して４つのタイル６０４の１つと電子通信を行う。具体的には、タイル６１５は変換器ブロック６１０と電子通信を行い、タイル６１６は変換器ブロック６１１と電子通信を行い、タイル６１７は変換器ブロック６１２と電子通信を行い、タイル６１８は変換器ブロック６１３と電子通信を行う。変換器ブロック６１０〜６１３は、タイル６１５〜６１８から出力された符号化された電気信号を、それぞれ、符号化されたチャンネルに変換する。この符号化されたチャンネルを、他のクラスターによる処理のためにオンチップ導波路３０８の一部で伝送することができ、または、処理のために、導波路６２０のバンドルで外部装置へと伝送することができる。変換器ブロック６１０〜６１３はまた、バンドル６２０及びオンチップ導波路３０８内を伝送された符号化されたチャンネルを、４つのクラスター６０２によって別々に処理できる符号化された電気信号に変換する。
【００２８】
光学ダイ
図７Ａは、本発明の実施形態にしたがう光学ダイ１０８の略図である。図７Ａに示すように、及び、図３を参照して上述したように、光学ダイ１０８は、２７０個の個別のほぼ平行で交差しないオンチップ導波路３０８と、１６個のほぼ一定間隔で配置された光電子変換器と、各々が８個のオフチップ導波路からなる１６個のバンドルを備える。オンチップ導波路３０８を蛇行構造をなすように配置して、２７０個の全てのオンチップ導波路３０８が、１６個の光電子変換器の各々にフォトニック結合できるようにすることができる。図７Ａは、光電子変換器の各々が４つの変換器ブロックから構成されることを明らかにしている。すなわち、光学ダイ１０８は、各々の変換器ブロックが、メモリコントローラダイ１０４の６４個のタイルの１つと通信するところの６４個の変換器ブロックを備える。図７Ａはまた、蛇行するオンチップ導波路３０８の対向する端部に配置された２つの実質的に（またはほぼ）同一のチャンネルソース７０２及び７０４を明らかにしている。これらのソース７０２と７０４は、それぞれ、６４個の異なるチャンネルからなる同じ組をオンチップ導波路の各々において反対方向に出力するように構成されている。方向を示す矢印７０６は、ソース７０２から出力されたチャンネルが伝送される方向を表し、方向を示す矢印７０８は、ソース７０４から出力されたチャンネルが伝送される方向を表す。蛇行するオンチップ導波路３０８の幅は約１９００μｍである。
【００２９】
本発明の実施形態は、図７Ａに示す蛇行形状を有するオンチップ導波路には限定されない。オンチップ導波路の構成（または構造）は任意の適切な形状を取ることができ、これらの形状は、光電子変換器の数、光電子変換器のレイアウト（構成や配置）、及び、光学ダイ上で利用可能な空間の大きさに依存しうる。
【００３０】
図７Ｂは、本発明の実施形態にしたがう、光学ダイ１０８の図７Ａに示す領域７１０の拡大図である。図を簡潔にするために、図７Ｂに示すように、２７０個の蛇行するオンチップ導波路３０８のうちの８個だけを表示している。図７Ｂは、導波路は、導波路７１４と７１６のように、交差せず、ほぼ平行であることを明らかにしている。
【００３１】
オンチップ導波路３０８を、断面積が約０．２５〜約０．５ミクロンの範囲であるリッジ導波路またはフォトニック結晶導波路とすることができる。図７Ｃは、本発明の実施形態にしたがう、図７Ｂに示す線７Ｃ−７Ｃに沿ったオンチップリッジ導波路３０８の一部分である７１８の断面図である。図を簡潔にするために、オンチップリッジ導波路の一部７１８は、光学ダイ１０８の表面に配置された２７０個のオンチップリッジ導波路のうちの２０個を示している。図７Ｃに示すように、リッジ導波路はバンドル（束）をなして配置されており、各バンドルは、バンドル７２０などのように、４個の導波路を有する。
【００３２】
図７Ｄは、本発明の実施形態にしたがう、２つのほぼ平行なフォトニック結晶導波路の一部の上面図である。図７Ｄにおいて、円７２２などの円は、光学ダイ１０８の誘電体層または半導体基板層内の規則的格子（regular lattice）をなす開口を表している。開口部のない領域は、フォトニック結晶導波路７２４及び７２６である。開口部を、空気、または、基板層の屈折率よりも小さい屈折率を有する適切な誘電体材料で充填することができる。規則的格子をなす開口部は、導波路７２４及び７２６を囲む２次元ブラッグ格子を形成する。この２次元ブラッグ格子は、適切な波長のＥＲを導波路７２４及び７２６に閉じこめる。フォトニック結晶導波路は周知であり、「Fundamentals of Optical Waveguides」（KatsunariOkamoto著、Elsevier Inc. 2005）、「OpticalWaveguide Theory」（Snyder and Love著, Chapman and Hall, London, 1983）、「PhotonicCrystals」（Jean_Michel Lourtioz著、Springer-Verlag, Berlin, 2005）は、この分野における多くの文献のうちのわずか３つの教本である。
【００３３】
図８は、本発明の実施形態にしたがうソース７０２の略図である。ソース７０２は、１つのレーザー８０２と、２つのスターカプラ８０４及び８０６を備える。レーザー８０２を、変調されていない電磁放射の６４個の異なる波長を放射するレーストラック型のモードロック式レーザーとすることができる。各波長すなわち「チャンネル」は、λ１、λ２、λ３、…、λ６４によって表され、各チャンネルは、比較的一定の強度（または輝度）を有する。スターカブラ８０４及び８０６の各々は、図８に示すように、６４個のチャンネルを２７０個のオンチップ導波路３０８のうちの２５８個の導波路の各々に配置する木構造をなすように構成されたビームスプリッタを備える。本発明のいくつかの実施形態では、レーザー８０２を、（Ｍ＋１）個のレーザー波長を生成するハイブリッドIII−V半導体／Siモードロック式レーザーとすることができる（たとえば、A. W. Fang 他による「Integrated AlGalnAs-silicon evanescent race track laser and photodetectors」（Optics Express 15,2315 (2007)）参照）。
【００３４】
光学ダイ１０８は、２４クロックサイクルのエポックにおいて同期して動作する。利用可能な符号化されていないチャンネルは、単一のエポックにおいて、キャッシュライン、または同報メッセージ、または、制御メッセージのいずれかを送信することができる論理チャンネルにグループ化（またはグループ分け）される。１つの論理チャンネルは、１エポックにおいて、１つのキャッシュラインまたは制御メッセージをやりとりすることができる。チャンネルの論理チャンネルへのグループ化は、クラスターが、４つのクロックサイクル（２４クロックサイクル／６チャンネル）毎に１つのキャッシュラインまでを受信し及び送信して、全部で１０テラバイト／秒（６４クラスター×（１２８バイト／４クロック）×５ＧＨｚ）の帯域幅を生じることができるようにするやり方で行われる。
【００３５】
光電子変換器
図９Ａ及び図９Ｂは、本発明の実施形態にしたがう２つのタイプの光電子変換器の略図である。図９Ａにおいて、第１の光電子変換器９００は、４つのオフチップ通信ハブ９０５〜９０８にフォトニック結合された４つの変換器ブロック９０１〜９０４を備える。通信ハブ９０５〜９０８の各々はバンドル９１１〜９１４にフォトニック結合され、各バンドルは８個のオフチップ導波路から構成される。図９Ｂにおいて、第２の光電子変換器９２０は、単一のデバイス（または装置）９２２にグループ化されたオフチップ通信ハブにフォトニック結合された同じ４つの変換器ブロック９０１〜９０４を備える。バンドル９１１〜９１４は、シリアライゼーション（または直列化）／デシリアライゼーション（または非直列化）装置９２４を介してデバイス９２２にフォトニック結合されている。
【００３６】
図１０は、本発明の実施形態にしたがう変換器ブロック１０００の構成要素の略図である。変換器ブロック１０００は、同報システム１００２、データ／制御ブロック１００４、アービトレーションシステム１００６、及び、オフチップ通信ハブ１００８を備える。アービトレーションシステム１００６の動作及びアーキテクチャについては、図１８及び図１９を参照してより詳細に後述する。同報システム１００２は、関連するクラスターが、ほぼ同時に、他の全てのクラスターにデータを送ることができるようにする。データ／制御ブロック１００４は、メモリコントローラダイ１０４の特定のタイル専用のものであって、符号化されたチャンネルを該特定のタイルに送られる符号化された電気信号に変換し、及び、該タイルから出力された符号化された電気信号を、コンピュータ装置内の他のクラスターに送られる符号化されたチャンネルに変換する。データ／制御ブロック１００４のアーキテクチャの（構造的な）実施形態については、図１１〜図１３を参照してより詳細に後述する。アービトレーションシステム１００６は、所与のエポックにおいて、クラスターに、クラスターまたは導波路のバンドルを使用する権利を付与する。図１０に示すように、２７０個のオンチップ導波路３０８のうちの２つは同報システム１００２専用であり、オンチップ導波路３０８のうちの１２個はアービトレーションシステム１００６専用であり、オンチップ導波路３０８のうちの２５６個はデータ／制御ブロック１００４専用である。２５６個のオンチップ導波路は６４個のバンドルに配列される。６４個のバンドルの各々は、メモリダイ１０２内の特定のタイル専用の４個のオンチップ導波路から構成される。
【００３７】
図１０はまた、変換器ブロック１０００の構成要素の寸法を表すパラメータｗ１、ｗ２、ｗ３、ｗ４、及びｗ５を含んでいる。いくつかの実施形態では、ｗ１は、約２１００〜２４００μｍの範囲をとることができ、ｗ２は、約１７００〜２１００μｍの範囲をとることができ、ｗ３は、約３２〜４４μｍの範囲をとることができ、ｗ４は、約８０〜１２０μｍの範囲をとることができ、ｗ５は、約５００〜６００μｍの範囲をとることができる。好ましくは、ｗ１を約２２９０μｍとすることができ、ｗ２を約１９００μｍとすることができ、ｗ３を約３８μｍとすることができ、ｗ４を約１００μｍとすることができ、ｗ５を約５３０μｍとすることができるが、これらの寸法及び範囲を実施例に応じて変更することができる。
【００３８】
図１１は、本発明の実施形態にしたがうデータ／制御ブロック１１００の略図である。データ／制御ブロック１１００は、光学ダイ１０８内の６４個のデータ／制御ブロックのＮ番目のブロックを表す。水平線１１０１〜１１０９は、６４個のデータ／制御ブロックの各々に関連付けられている、各々が４個のオンチップ導波路からなる６４個のバンドルのうちの９個のみを表している（残りの５５個のバンドルは図示されていない）。バンドルにはまた一番上から順に一番下まで１〜６４のラベルが付されており、各ラベルは、特定のデータ／制御ブロックに対応する。各データ／制御ブロックは、他の６３個のデータ／制御ブロックからの符号化されたチャンネル出力を受け取るために特定のバンドルを使用する。残りの６３個のバンドルは、符号化されたチャンネルを該他の６３個のデータ／制御ブロックに送るために、該データ／制御ブロックによって使用される。たとえば、図１１に示すように、データ／制御ブロック１１００は、バンドル１〜Ｎ−１、及び、バンドルＮ＋１〜６４にフォトニック結合された６３個の束ねられた（すなわちバンドルにされた）導波路変調器（たとえば、束ねられた導波路変調器１１１０）を有する。データ／制御ブロック１１００はまた、Ｎ番目のバンドル１１０５にフォトニック結合された２つの束ねられた導波路検出器１１１２及び１１１４を有する。データ／制御ブロック１１００は、１番目〜Ｎ−１番目のバンドル、及び、Ｎ＋１番目から６４番目のバンドルのオンチップ導波路の各々において、６４個の符号化されていない（すなわち、変調されていない）チャンネルをソース７０２及び７０４から受け取る。
【００３９】
図１１に示すように、データ／制御ブロック１１００は、ソース７０２によって提供された符号化されていないチャンネルを使用して、データ／制御ブロックのＮ＋１番目〜６４番目に向けて送られる符号化されたチャンネルを生成し、及び、ソース７０４によって提供された符号化されていないチャンネルを使用して、データ／制御ブロックの１〜Ｎ−１番目に向けて送られる符号化されたチャンネルを生成するように構成されている。たとえば、図１１に示すように、データ／制御ブロック１１００は、方向を示す矢印１１１６〜１１２０によって示すように、ソース７０４起源のバンドル１１０１〜１１０４において符号化されていないチャンネルを受け取り、バンドル１１０１〜１１０４にフォトニック結合された、束ねられた（以下、「束ねられた」を「バンドル化された」という）導波路変調器を用いて、データ／制御ブロックの１〜Ｎ−１に向けて送られるこれらの符号化されていないチャンネル１１１６〜１１２０内のデータを符号化する。一方、データ／制御ブロック１１００はまた、方向を示す矢印１１２１〜１１２５によって示すように、ソース７０２起源のバンドル１１０６〜１１０９において符号化されていないチャンネルを受け取り、バンドル１１０６〜１１０９にフォトニック結合された、バンドル化された導波路変調器を用いて、データ／制御ブロックのＮ＋１〜６４に向けて送られる符号化されていないチャンネル１１１２〜１１２５内のデータを符号化する。データ／制御ブロック１１００は、バンドル化された導波路検出器１１１２及び１１１４を用いて、他の６３個のデータ／制御ブロックによって送られた符号化されたチャンネル１１２０及び１１２１を受け取る。
【００４０】
図１２は、本発明の実施形態にしたがう３つのデータ／制御ブロックの略図である。図１２に示すように、２番目のデータ／制御ブロック１２０２は、２番目のバンドル１１０２で符号化されたチャンネルを受け取るように構成されており、６３番目のデータ／制御ブロック１２０４は、６３番目のバンドル１１０８で符号化されたチャンネルを受け取るように構成されている。データ／制御ブロック１１００及び１２０４、及び、図示されていない他のデータ／制御ブロックは、バンドル１１０２を使用して、符号化されたチャンネルを２番目のデータ／制御ブロック１２０２に送る。これらの符号化されたチャンネルは、それらの間に配置されているデータ／制御ブロックを邪魔されずに（そのまま）通過する。データ／制御ブロック１１００及び１２０２、及び、図示されていない他のデータ／制御ブロックは、バンドル１１０８を用いて、符号化されたチャンネルを６３番目のデータ／制御ブロック１２０４に送る。これらの符号化されたチャンネルは、それらの間に配置されているデータ／制御ブロックを邪魔されずに（そのまま）通過する。バンドル化された導波路変調器及び検出器のアーキテクチャ及び動作については、図１３及び図１４を参照してより詳細に後述する。
【００４１】
本発明の他の実施形態では、データ／制御ブロック１１００を、ソース７０２によって提供された符号化されていないチャンネルを用いて、データ／制御ブロック１〜Ｎ−１に向けて送られる符号化されたチャンネルを生成し、ソース７０４によって提供された符号化されていないチャンネルを用いて、データ／制御ブロックＮ＋１〜６４に向けて送られる符号化されたチャンネルを生成するように構成することができるということに留意されたい。
【００４２】
バンドル化された導波路変調器とバンドル化された導波路検出器はほぼ同じように構成された装置である。図１３は、本発明の実施形態にしたがうバンドル化された変調器／検出器１３００を拡大したものの略図である。図１１及び図１２を参照して上述したように、バンドル化された導波路変調器／検出器１３００は、４つのオンチップ導波路１３０１〜１３０４からなるバンドルにおいてチャンネルを受け取る。バンドル化された導波路変調器／検出器１３００は４つの導波路−マイクロリングシステム（たとえば、導波路−マイクロリングシステム１３０６）を備える。４つの導波路−マイクロリングシステムは、ほぼ平行な導波路１３０１〜１３０４を含んでいるが、導波路１３０１〜１３０４の間の分離距離は、約１０〜１４μｍの範囲をとることができ、この距離は、バンドル化された導波路変調器／検出器１３００の外部にあるバンドル化された導波路１３０１〜１３０４の間の分離距離よりも大きい。導波路−マイクロリングシステムの各々は６４個のマイクロリング（たとえばマイクロリング１３０８）を含む。６４個のマイクロリングは、各導波路の両側に長さ方向に沿って隣接して分布している。マイクロリングの各々は、フォトニック結合された導波路に沿って伝送される６４個のチャンネルの１つと共鳴（または共振）するように構成されている。マイクロリングの構成については、図１７を参照して後述する。
【００４３】
図１３はまた、導波路−マイクロリングシステム１３００の構成要素の寸法を表すパラメータｔ１、ｔ２、ｔ３、及びｔ４を含んでいる。いくつかの実施形態では、ｔ１は約４５〜６５μｍの範囲をとることができ、ｔ２は約２００〜３００μｍの範囲をとることができ、ｔ３は約０．５〜５μｍの範囲をとることができ、ｔ４は約１〜１０μｍの範囲をとることができる。好ましくは、ｔ１を約５７．５μｍとすることができ、ｔ２を約２５５μｍとすることができ、ｔ３を約２μｍとすることができ、ｔ４を約５μｍとすることができるが、本発明は、これらの寸法や寸法の範囲には限定されない。これらの寸法及び寸法の範囲を実施例に応じて変更することができる。
【００４４】
図１４は、本発明の実施形態にしたがうオフチップ通信ハブ１４００を示す。オフチップ通信ハブ１４００は、オフチップ導波路変調器１４０１とオフチップ導波路検出器１４０２を備え、全体の寸法が、約２００〜３００μｍ×約１００〜２００μｍであるが、これらの寸法を実施例に応じて変更することができる。オフチップ導波路変調器１４０１は４つの導波路−マイクロリングシステム１４０３〜１４０６から構成される。導波路−マイクロリングシステム１４０３〜１４０６の各々は、１つのオフチップ導波路及び６４個のマイクロリングの一部を含んでいる。導波路−マイクロリングシステム１４０３〜１４０６の導波路は、それぞれ、４つのビームスプリッタ１４０８〜１４１１を介してオンチップ導波路１４０７にフォトニック結合されている。導波路１４０７は６４個の符号化されていないチャンネルを伝送し、これらのチャンネルは、ビームスプリッタ１４０８〜１４１１によって導波路−マイクロリングシステム１４０３〜１４０６に配置され、次に、該導波路−マイクロリングシステム１４０３〜１４０６を用いて、図１５Ａを参照して後述するように、４つの対応するタイルによって生成された６４個の符号化されていないチャンネルにデータを符号化する。オフチップ導波路検出器１４０２は、符号化されたチャンネルをオフチップメモリ（チップ外のメモリ）などの外部装置から受け取るための４つのオフチップ導波路をさらに含む４つの導波路−マイクロリングシステム１４１２〜１４１５を備える。導波路−マイクロリングシステム１４１２〜１４１５を用いて、符号化されたチャンネルを、４つの電子的に結合されたタイルに伝送される、対応する符号化された電気信号に変換する。
【００４５】
図１５は、本発明の実施形態にしたがう同報システム１５００を示す。同報システム１５００は、約４００〜６００μｍ×２０〜４０μｍの面積寸法を有する、同報変調器１５０２及び同報検出器１５０４を備えるが、これらの寸法を実施例に応じて変更することができる。同報変調器１５０２は、２つのオンチップ導波路１５１０及び１５１２にそれぞれフォトニック結合された２つの導波路−マイクロリングシステム１５０６及び１５０８を備える。同報検出器１５０４は、ビームスプリッタ１５１８及び１５２０を介して、導波路１５１０と１５１２にそれぞれフォトニック結合された２つの導波路−マイクロリングシステム１５１４と１５１６を備える。同報システム１５００は、他の全てのクラスターに対してほぼ同時にデータを送受信するために使用される。
【００４６】
本発明の光電子変換器の実施形態を、６４個のクラスターを備えるコンピュータ装置について図９〜図１５を参照して説明したが、本発明の実施形態はそれらには限定されないということに留意されたい。任意の数のクラスターを有するコンピュータ装置を収容するために、これらの実施形態のスケールアップ（大きくする）やスケールダウン（小さくする）ができることは当業者には直ちに理解されよう。
【００４７】
導波路−マイクロリングシステムの動作
図１６Ａは、本発明の実施形態にしたがう、６４個の符号化されていないチャンネル内のデータを符号化するために使用することができる導波路−マイクロリングシステムを示す。図１６Ａにおいて、６４個の符号化されていない（すなわち、変調されていない）チャンネルλ１、λ２、λ３…、λ６４は導波路１６０２によって伝送される。６４個のマイクロリングの各々は、これらのチャンネルのうちの１つと共鳴（または共振）するように構成されており、これによって、各チャンネルを、関連付けられた隣接するマイクロリングへのエバネセント結合（または一時的な結合）によって取り出すことができる。たとえば、マイクロリング１６０４はチャンネルλ１と共鳴するように構成されている。チャンネルλ１は導波路１６０２に沿って伝送されるので、チャンネルλ１の大部分はマイクロリング１６０４にエバネセント結合（または一時的に結合）される。「オン」電圧と「オフ」電圧のパターンをマイクロリングに印加することによって、情報をチャンネルの強度で符号化することができる。この電圧は、マイクロリングの屈折率を変化させ、その結果、導波路１６０２に沿って伝送されるチャンネルの強度を変調する。電圧のパターンを、メモリコントローラダイ１０４の対応するタイルから出力されるデータ列に対応付けることができる。たとえば、メモリコントローラダイ１０４の１つのタイルによって生成された適切な「オン」電圧を２進数の「１」に対応付け、「オフ」電圧を２進数の「０」に対応付けることができる。「オン」電圧がマイクロリングに印加されると、マイクロリングの共鳴（または共振）がシフト（または変化）して、隣接する導波路に沿って伝送される対応するチャンネルはマイクロリングにはエバネセント結合されない（または一時的な結合を生じない）。換言すれば、「オン」電圧が印加されている間、チャンネルの強度は、チャンネルがマイクロリングを通過するときに比較的変化のない状態を維持する。しかしながら、電圧が「オフ」になるやいなや、該チャンネルはマイクロリングにエバネセント結合（または一時的に結合）され、該マイクロリングを通過するチャンネルの強度は小さくなる。その結果、「オン」と「オフ」の電圧パターンで符号化された同じデータをチャンネルの強度で符号化することができ、この場合、相対的に大きな強度が２進数の「１」に対応し、相対的に小さな強度が２進数の「０」に対応する。
【００４８】
図１６Ｂは、本発明の実施形態にしたがう、６４個の符号化されたチャンネルを導波路から取り出すために使用することができる導波路−マイクロリングシステムを示す。図１６Ｂにおいて、６４個の符号化されたチャンネル
【数１】
が、検出器ブロックの導波路１６０６に入力される。６４個のマイクロリングの各々は６４個のチャンネルのうちの１つと共鳴（または共振）するように構成されており、これによって、各チャンネルを、隣接するマイクロリングへのエバネセント結合（または一時的に結合）によって取り出すことができる。たとえば、符号化されたチャンネル
【数２】
が導波路１６０６に沿って伝送されるときに、該チャンネル
【数３】
に関連付けられた高と低の強度がマイクロリング１６０８にエバネセント結合（または一時的に結合）される。チャンネル
【数４】
に関連付けられた相対的に高い強度と相対的に低い強度のパターンは、マイクロリング１６０８（の両端）に、対応する高電圧と低電圧のパターンを生成する。次に、この電圧パターンは、同じ情報を符号化する電気信号としてメモリ−コントローラダイ１０４内の関連するタイルに送られる。
【００４９】
マイクロリング
図１７は、本発明の実施形態にしたがうマイクロリング１７００の略図である。マイクロリング１７００は導波路１７０２に近接して配置されている。いくつかの実施形態では、マイクロリング１７００は、該マイクロリング１７００内部の半導体基板に形成されたｐ型半導体領域１７０４と、該マイクロリング１７００の外側を囲み、導波路１７０２の反対側にある半導体基板に形成されたｎ型半導体領域１７０６を有する真性半導体から構成される。領域１７０４、１７０６、及び、マイクロリング１７００は、図１６を参照して説明したように、フォトダイオードまたは変調器として使用できるｐ−ｉ−ｎ接合を形成する。導波路１７０２を、図１３〜図１５を参照して説明したように、オンチップ導波路またはオフチップ導波路とすることができる。導波路１７０２の伝送能力はチャンネル導波路に影響を受けやすい場合があり、チャンネルがマイクロリング１７００と共鳴しているときには、大幅に低減する場合がある。これは、該チャンネルがマイクロリング１７００にエバネセント結合（または一時的に結合）するからである。適切な電圧または電流を領域１７０４及び１７０６に印加することによって、マイクロリング１７００の共鳴（または共振）を電子的に変調することができる。マイクロリング１７００を、該マイクロリングに電圧または電流が印加されていないときには、特定のチャンネルが、マイクロリング１７００と共鳴（または共振）して、該マイクロリング１７００にエバネセント結合（または一時的に結合）するように構成することができる。適切な電圧または電流がマイクロリング１７００に印加されているときは、マイクロリング１７００の共鳴（または共振）は変化（シフト）して、同じチャンネルが、邪魔されずに導波路１７０２を通って伝搬する。一方、マイクロリング１７００を、ある電圧または電流がマイクロリング１７００に印加されているときに、特定のチャンネルがマイクロリング１７００と共鳴（または共振）して、該マイクロリング１７００にエバネセント結合（または一時的に結合）するように構成することもできる。電圧または電流が「オフ」になると、マイクロリング１７００の共鳴（または共振）が変化（シフト）して、同じチャンネルが、邪魔されずに導波路１７０２を通って伝搬する。マイクロリング変調器の例については、Q. Xu他による「12.5 Gbit/s carrier-injection-based silicon microringsilicon modulators」（Optics Express 15, 430 (2007)）を参照されたい。
【００５０】
アービトレーション（調停）
クラスターは、リソースとしてだけではなく、他のリソースへのリクエスタ（要求者）としても動作することができる。しかしながら、２つ以上のクラスターが、特定のクラスターなどの同じリソースに、同じエポック中にアクセスを要求する場合がありうる。本発明のクラスターの各々は、これらの種類の衝突を回避するために対応するアービトレーションシステムに電気的に結合されている。簡潔かつ単純にするために、以下では、アービトレーションの実行を、本発明の実施形態にしたがうクラスターのうち４つだけを備える例示的なコンピュータ装置の略図を用いて説明する。その後で、アービトレーションシステムの実施形態を図１９を参照して説明する。
【００５１】
図１８Ａは、本発明の実施形態にしたがう、例示的な４クラスター及びスタック構成のコンピュータ装置１８００の略図である。コンピュータ装置１８００は、４つのクラスター１８０１〜１８０４を備え、これらのクラスターは、４つの対応するデータ／制御ブロック１８０５〜１８０８と電子通信を行う。コンピュータ装置１８００はまた、第１のソース１８１０と第２のソース１８１２を備える。図８を参照して説明した６４個の符号化されていないチャンネルλ１、λ２、λ３、…、λ６４を、導波路の４つのバンドル１８１４〜１８１７の各導波路に放出するように、ソース１８１０及び１８１２を構成することができる。データ／制御ブロックの各々は、特定のバンドルにおいてデータ及び制御チャンネルを受け取り、残りのチャンネルを用いて、データ及び制御チャンネルを他のクラスターに送る。たとえば、データ／制御ブロック１８０６は、１つのバンドル化された導波路復調器１８２０と、図１１及び図１２を参照して説明したように構成されて動作する３つのバンドル化された導波路変調器１８２１〜１８２３を備える。クラスター１８０１〜１８０４の各々は、アービトレーションシステム１８３０と電子通信を行う。
【００５２】
図１８Ｂは、本発明の実施形態にしたがうアービトレーションシステム１８３０の略図である。アービトレーションシステム１８３０は、ソース１８３４にフォトニック結合された電力導波路１８３２、該電力導波路１８３２とフォトニック通信を行うループ導波路１８３６、及び、この実施形態では波長選択要素１８３７〜１８４０である４つの光ダイバーター（または光分流加減器）を備える、この例示的な説明では、波長選択要素はマイクロリングとして実施される。ソース１８３４は光源である。光源の例には、レーザー光源、光ダイオード（または発光ダイオード）、別のシステムから受光された光などがある。アービトレーションシステム１８３０はまた、ループ導波路１８３６内に配置された、各グループが４つの内部マイクロリングからなる４つのグループ１８４１〜１８４４を含む。ソース１８３４は、４つの変調されていないチャンネルλ'１、λ'２、λ'３、及びλ'４を電力導波路１８３２に放出する。マイクロリングのグループ１８４１〜１８４４の各々は、４つのクラスター１８０１〜１８０４のうちの１つと電子通信を行う。具体的には、マイクロリングのグループ１８４１のマイクロリングはクラスター１（１８０１）と電子通信を行い、マイクロリングのグループ１８４２のマイクロリングはクラスター２（１８０２）と電子通信を行い、マイクロリングのグループ１８４３のマイクロリングはクラスター３（１８０３）と電子通信を行い、マイクロリングのグループ１８４４のマイクロリングはクラスター４（１８０４）と電子通信を行う。内部マイクロリングは、図１７を参照して説明したように、ｐ−ｉ−ｎ接合フォトダイオードとして構成されている。図１９を参照して後述するように、６４クラスターコンピュータ装置１００の場合は、別個のソース１８３４は必要ではないということに留意されたい。
【００５３】
図１８Ｂに示すように、４つのマイクロリング１８３７〜１８４０及び内部マイクロリング１８４１〜１８４４の各々には、チャンネル名λ'１、λ'２、λ'３、及びλ'４がラベル付けされている。これらのチャンネル名は、各マイクロリングが、共鳴（または共振）を行い、かつ、エバネセント結合（または一時的に結合）することができる隣接する導波路からのチャンネルを識別する。たとえが、マイクロリング１８３７〜１８４４の各々は、チャンネルλ'１、λ'２、λ'３、及びλ'４のうちの１つだけとそれぞれ共鳴（または共振）をするように個別に構成されている。具体的には、マイクロリング１８３７〜１８４０は、電力導波路１８３２における時計回り方向１８４６から、ループ導波路１８３６における反時計回り方向１８４８へと、チャンネルλ'１、λ'２、λ'３、λ'４とそれぞれエバネセント結合（または一時的に結合）する。
【００５４】
同じ様にして、内部マイクロリング１８４１〜１８４４もまた、ループ導波路１８３６からの特定のチャンネルとエバネセント結合（または一時的に結合）する。しかし、これらの内部マイクロリングは、対応するクラスターによって活性化、すなわち「オン」にされなければならない。たとえば、マイクロリング１８４１を全て、チャンネルλ'１、λ'２、λ'３、λ'４の共鳴（または共振）周波数から１／２だけモードずれるように構成することができる。その結果、チャンネルλ'１、λ'２、λ'３、λ'４は、ループ導波路１８３６に沿って邪魔さらずに（そのまま）マイクロリング１８４１を通過する。しかしながら、対応するクラスター１（１８０１）は、適切な電流を送ることにより、特定のマイクロリングをシフト（変化）させて該マイクロリングを関連するチャンネルと共鳴（または共振）させることができる。次にこのマイクロリングは、このチャンネルをループ導波路１８３６からエバネセント結合（または一時的に結合）して該マイクロリング内で共鳴（または共振）することができる。たとえば、クラスター１（１８０１）はマイクロリング１８５０を「オン」にすることができ、これによって、チャンネルλ'３をループ導波路１８３６からエバネセント結合（または一時的に結合）して該マイクロリング１８５０内で共振させることができる。グループ１８４１内の他のマイクロリングが「オン」にされていない場合には、チャンネルλ'１、λ'２、λ'４は、邪魔されずに（そのまま）通過する。
【００５５】
次に、アービトレーションシステム１８３０を用いて４つのクラスター１８０１〜１８０４のうちの１つがデータの受信に利用可能か否かを判定する方法を、図１８Ａ及び図１８Ｂを参照して説明する。各エポックの直前に、各クラスターはソース１８３４から放出された４つのチャンネルの１つに割り当てられ、クラスター１８０１〜１８０４はクラスター対チャンネルの割り当て状態を知っている。これらの割り当ては、ランダムなものとすることができ、または、クラスターの公平な利用を確保する方法に基づくものとすることができ、かつ、新たなエポックが始まる前のエポック中（例示的な実施例ではエポックの１／３の期間中）に行うことができる。これらのクラスター対チャンネル割り当てはクラスターによって使用されて、さらなる処理のためにどのクラスターがデータの受信に利用できるかが決定される。１実施形態では、エポック毎のチャンネル割り当てを最初に予め決定して、各クラスターにおいてアクセスできるルックアップテーブルに格納することができ、コンピュータロジックを用いて、あるスキーム（計画または方式）にしたがってエポック毎のクラスター対チャンネル割り当てを更新することができる。そのようなスキームの例はラウンドロビン方式である。
【００５６】
１実施形態では、アービター（調停器）はいくつかのダイにわたって存在する。メモリコントローラダイ１０４におけるｘバー（クロスバー）接続は、アービターから要求すべきものを決定する。この要求はアナログダイ１０６を通って、リング変調器と導波路が存在する光学ダイ１０８に伝達される。光学ダイ１０８においてチャンネルをダイバート、すなわち、チャンネルの進路を変えようとする試みがなされ、そのチャンネルは、ダイバートされてすなわち進路を変更されて検出されるか、あるいは、ダイバートされずすなわち進路は変更されずに検出されない。結果として生じた電気信号はｘバー接続まで戻り、該ｘバー接続は、次のエポックでデータを変調器に送ることによって論理チャンネルを使用するのに有用なものとしてまたは有用ではないものとして電気信号を解釈する。
【００５７】
たとえば、あるエポックが始まる前の表Ｉに示すクラスター対チャンネル割り当てについて検討する。
【００５８】
【表１】
【００５９】
表Ｉに示されているように、クラスター１（１８０１）はチャンネルλ’１に割り当てられており、クラスター２（１８０２）はチャンネルλ’２に割り当てられており、以下同様である。クラスター１（１８０１）及びクラスター４（１８０４）が両方とも、データを処理するためにクラスター３（１８０３）を使用することを望んでいると仮定する。図１８Ｂに戻って、クラスター１（１８０１）はマイクロリング１８５０を「オン」にし、クラスター４（１８０４）はマイクロリング１８５２をオンにする。チャンネルλ'３は、マイクロリング１８３９を介して電力導波路１８３２からループ導波路１８３６にエバネセント結合（または一時的に結合）され、次に、チャンネルλ'３は、マイクロリング１８３９の直後にあるループ導波路１８３６に沿って反時計方向１８４８に伝搬する。マイクロリング１８５０は、チャンネルλ'３がマイクロリング１８５２に到達できる前に、ループ導波路１８３６からチャンネルλ'３を取り出す。マイクロリング１８５０と共鳴（または共振）しているチャンネルλ'３は、クラスター１（１８０１）に送られる電気信号を生成する。図１８Ａに戻って、この電気信号がある閾値を超えると、該信号はクラスター１（１８０１）において検出される。クラスター１（１８０１）は、この信号を検出すると、続くエポックの間にデータを変調器１８５６に送り、該変調器１８５６は、該データを符号化してソース１８１０から出力される変調されていないチャンネルに入れる。図１２を参照して説明したように、これらの符号化された（すなわち変調された）チャンネルは次に、バンドル１８１６に沿って検出器１８５８へと伝送されて、クラスター３（１８０３）によって処理される。この特定のエポックにおいて、クラスター１（１８０１）はクラスター３（１８０３）へのアクセス権を取得するので、クラスター４（１８０４）は、次のエポックを待たなければならない。
【００６０】
ここで、クラスター１（１８０１）及びクラスター４（１８０４）が両方とも、データを処理するためにこの場合もクラスター３（１８０３）を使用することを望んでいると仮定する。しかしながら、この場合には、あるエポックの開始前におけるクラスター対チャンネル割り当ては表IIに示されるものであると仮定する。
【００６１】
【表２】
【００６２】
表IIに示すように、クラスター３（１８０３）は現在チャンネルλ'４に割り当てられている。図１８Ｂに戻って、クラスター１（１８０１）はマイクロリング１８６０を「オン」にし、クラスター４（１８０４）はマイクロリング１８６２を「オン」にする。チャンネルλ'４は、マイクロリング１８４０を介して電力導波路１８３２からループ導波路１８３６にエバネセント結合（または一時的に結合）され、次に、チャンネルλ'４は、マイクロリング１８４０の直後にあるループ導波路１８３６に沿って反時計方向１８４８に伝搬する。しかしながら、このエポックの前に、マイクロリング１８６２は、チャンネルλ'４がマイクロリング１８６０に到達できる前に、ループ導波路１８３６からチャンネルλ'４を取り出す。チャンネルλ'４は、マイクロリング１８６２において共鳴（または共振）して、クラスター４（１８０４）に送られる電気信号を生成する。ここで、図１８Ａに戻って、この電気信号がある閾値を超えると、クラスター４（１８０４）がこの信号を検出する。クラスター４（１８０４）は、この信号を検出すると、上述したように、処理のために続くエポックの間にデータをクラスター３（１８０３）に送る。この特定のエポックにおいて、クラスター４（１８０４）はクラスター３（１８０３）へのアクセス権を取得するので、クラスター１（１８０１）は、次のエポックを待たなければならない。
【００６３】
図１９は、本発明の実施形態にしたがう、関連するクラスターＮに対応するアービトレーションシステム１９００を示す。このアービトレーションシステムは８個のアービター１９０１〜１９０８を備える。アービターの各々は、導波路−マイクロリングシステムと、４つの中央導波路１９１１〜１９１４の１つにフォトニック結合された１つのマイクロリングを備える。たとえば、アービター１９０１は、１つの導波路−マイクロリングシステム１９１６と、中央導波路１９１１にフォトニック結合された１つのマイクロリング１９１８を備える。アービター１９０１をクラスターＮによって用いて、要求されたクラスターＭがデータを受信するのに利用できるか否かを決定することができ、同じ導波路１９２０に接続された他のアービター（不図示）も、それらに関連するクラスターについて同じことを行うことができる。
【００６４】
単純にするために、アービトレーションシステム１９００は、コンピュータ装置１００の６４個のアービトレーションシステムのうちの１つ（たとえば、図１０に示すアービトレーションシステム１００６）を表すものとする。６４個の全てのクラスターが、導波路１９２０に接続されたアービターを用いて、どのクラスターがデータを受信するのに利用できるかを決定するものとする。ソース７０２または７０４などのソースが、６４個のチャンネルλ１、λ２、λ３、…、λ６４を導波路１９１１に１９２２で示す方向に配置する。アービターの各々は、マイクロリング１９１８などのマイクロリングを有し、該マイクロリングは、電力導波路１９１１からチャンネルλ１、λ２、λ３、…、λ６４の１つを取り出して、導波路１９２０に対応するチャンネルを配置して、１９２４で示す方向に伝送する。たとえば、マイクロリング１９１８を、電力導波路１９１１からチャンネルλＮを取り出すように構成することができる。導波路−マイクロリングシステム１９１６の６４個のマイクロリングの各々は、適切な電流が印加されると、導波路１９２０によって伝送される６４個の変調されていないチャンネルλ１、λ２、λ３、…、λ６４のうちの１つを取り出すように構成されている。ここで、クラスターＮが、次のエポック中に処理されることになるデータをクラスターＭに送ることを望んでいるとする。前のエポックの最後の１／３の期間の間に、クラスターＮは、クラスター対チャンネル割り当てにおいてクラスターＭにチャンネルλ６３が割り当てられたということを決定（判定）する。クラスターＮは、マイクロリング１９２２を「オン」にすることによって応答する。マイクロリング１９１８はチャンネルλＮだけを取り出すように構成されているので、チャンネルλ６３は、導波路１９２０に接続された異なるアービター（不図示）によって電力導波路１９１１から取り出され、チャンネルλ６３は、導波路１９２０に沿って１９２４で示される方向に送られる。チャンネルλ６３が、データを処理するためにクラスターＭを使用することを望んでいるかもしれないクラスターのアービターによって妨害されないと仮定すると、チャンネルλ６３は、閾値を超える電気信号を生成するマイクロリング１９２２へのエバネセント結合（または一時的に結合）によって取り出される。クラスターＮは、図１２を参照して説明したように、クラスターＭにデータを送ることによって応答する。チャンネルλ６３がマイクロリング１９２２に到達する前に、該チャンネルλ６３が別のクラスターＫによって取り出される場合には、クラスターＫは、処理のためにデータをクラスターＭに送ることができ、クラスターＮは、次のクラスター対チャンネル割り当て及び次のエポックを待つ。
【００６５】
８個のアービター１９０１〜１９０８の１つの動作を説明したが、いくつかの他のアービターを用いて、他のクラスターが利用できるか否か、及び、外部装置（または外部デバイス）が利用できるか否か、を決定できることに留意されたい。ある１つのエポック中のそれぞれの時刻でこれらの決定を行うことができる。
【００６６】
上述したように、例示したマルチコアコンピュータ装置に加えて、フォトニック相互接続及びアービトレーションシステムの実施形態を、３次元スタック構成及び複数のメモリコントローラを有することができる他のコンピュータシステム装置（たとえば、メモリシステム装置）において実施することができる。
【００６７】
図１８Ａ〜図１９に関連して説明した全光アービトレーションシステムの実施形態は、アービトレーション（調停）を電力配送と組み合わせたシステムを例示しており、また、異なるリソース（たとえば、コンピュータシステム装置内のクラスター）に関連する論理光チャンネルの割り当てが変更されること、または、該割り当てが固定されていないことを例示している。上述したように、これは公平さをもたらす。
【００６８】
図２０Ａは、本発明の別の実施形態にしたがう、優先順位付け方式が固定された（すなわち公平ではない）全光アービトレーションシステムの略図である。アービトレーションシステム２０００を、フォトニック相互接続の一部とすることができ、または、光相互接続の全部分に適用することができる。例示的なアービトレーション光学部２００２が、データ経路光学部２００４と共に図示されており、データ経路光学部２００４は、受信側のコンピュータシステムの構成要素（該構成要素に対して、データがある時間期間のウインドウ（たとえばエポック）で送られるように要求される）に関連付けられている光受信機２０１６の相対的な位置を示すためにも図示されている。この例では、データ部分はそれ自体の光入力を有しており、該光入力は、アービトレーションで勝利を収めた関連するコンピュータシステムの構成要素から２１６に関連する所望の受信構成要素に送られるデータで変調されることになる。光入力２００３を、レーザー光源２００６によって生成された信号から進路を変更された光の一部、または、レーザー光源２００６から生成された信号から分離された光の一部とすることができ、この場合、該光入力は変調されていない（場合がある）。しかしながら。データ経路光学部２００４に対する光パワー（または光出力）２００３は、受け取られないか、または、アービトレーションシステムに関連する光ダイバータ（たとえば、「０ａ」または「１ａ」または「２ａ」）からは送られない。
【００６９】
レーザー光源２００６は、電力導波路２００８に沿って光として電力を提供する。光ダイバータ０ａ、１ａ、１ｂの各々は、あるアービトレーション方式またはプロトコルにしたがって許可されたときに電力導波路２００８からの光と結合する。この例では、ゼロ番目の光ダイバータ０ａがレーザー光源２００６からの光路に一番近く、１番目の光ダイバータ１ａがレーザー光源２００６の光路に次に近く、２番目の光ダイバータ２ａがレーザー光源２００６から光学的に一番遠い。アービトレーションシステム２０００は、光ダイバータ０ａ、１ａ、及び２ａ、並びに、それぞれの検出器を含むアービトレーション部２００２によって表されている。該検出器は、ゼロ番目の光ダイバータ０ａとアービター０ロジックとの間に結合されたゼロ番目の検出器２０１８、１番目の光ダイバータ１ａとアービター１ロジックとの間に結合された１番目の検出器２０２２、２番目の光ダイバータ２ａとアービター２ロジックとの間に結合された２番目の検出器２０２６を含む。アービターロジックユニットの各々は、コンピュータシステム装置のコンピュータシステム構成要素に関連付けられている。１実施形態では、光ダイバータ（０ａ、１ａ、２ａ）を、それぞれの光検出器（２０１８、２０２２、２０２６）が任意のダイバートされた（すなわち、進路を変えられ、または、分岐された）光を受け取るために結合されている、受動性の光タップまたは受動性の光スプリッタとすることができる。
【００７０】
光ダイバータの各々を、上記のマルチコアの例のように、リング変調器などの波長選択要素として実施することもできる。追加の検出器２０１８，２０２２、２０２６は、光ダイバータリング変調器が、それ自体の電気通知信号を生成できるときには必要でない場合がある。光ダイバータ０ａ、１ａ、及び２ａに関連するコンピュータシステムの構成要素のいずれかが、受信機２１６に関連する構成要素に信号を送る要求を有している場合には、関連するコンピュータシステムの構成要素のアービターロジック（０、１、２）が、活性化信号（または起動信号）を、それのそれぞれのリング変調器光ダイバータ０ａ、１ａ、及び２ａに送る。図示の例では、アービター１が光ダイバータ１ａを起動し、該光ダイバータ１ａは、レーザー光源２００６からの光を第１の検出器２０２２にダイバートし、該第１の検出器２０２２は、ダイバータ１ａが電力導波路２００８からの光を正常にダイバートしたこと、及び、構成要素１が、それのデータを次の指定された時間期間（たとえばエポック）で、光受信機２０１６に関連する構成要素に送ることができることを、アービター１ロジックに知らせる電気信号を送る。使用可能な他のタイプの変調器はチャンネルアジャイル（agile）変調器である。
【００７１】
アービター１ロジックは、要求している構成要素（たとえば、メモリコントローラまたはコアまたはネットワークインターフェース）に、それの要求を次に満たすことができることを知らせることができる。アービター１ロジックは、変調器１ｂを起動して、その要求または要求されたデータを光入力２００３の光信号に符号化して、光受信機２０１６によって受信されることができる論理チャンネルを構成可能な１つ以上の波長チャンネル（または波長チャネル）でデータ導波路２０３０に送ることができる。この例では、レーザーソース２００６がアービトレーションシステム部２００２の外部の電力源として使用されないので、レーザーソース２００６からの光を変調することができる（たとえば、アービトレーションに勝利したことを通知することができる）。電力の配送がアービトレーション光源と結合していない独立型のアービトレーションは、１つのアービトレーションが、使用されている複数の導波路または論理チャンネルをもたらすことができる場合をサポートすることができる。アービトレーション信号用に使用される１つまたは複数の特定の導波路は、論理チャンネルが利用可能であることを表しているが、受信構成要素が、同じそれらの特定の導波路において通信する必要があることは表していない。
【００７２】
この例では、コンピュータシステムの構成要素１がアービトレーションに勝利している（すなわち、アービトレーションにおいて優先権を獲得した）。光ダイバータ１ａによる光のダイバート（すなわち進路変更）によって、レーザー光源２００６からの光が光ダイバータ２ａに到達するのが阻止される。アービター２ロジックは、それが依然としてアクセス権を付与されていないので、それのデータを送るためには少なくとも次の指定された時間期間を待たなければならないことを決定する。この例は、アービトレーションシステム２０００が、固定された優先順位付けアービトレーション方式を有していて、構成要素０が構成要素１よりも常に優先し、そしてまた、光受信機２０１６に関連する構成要素へのアクセス権が与えられる際に、構成要素１が構成要素２よりも常に優先するという点で必ずしも公平ではないということを例証している。
【００７３】
図２０Ａ（及び後述する図２０Ｂ）は、光アービトレーションモジュールを含むアービトレーションモジュールの３つの例を示す。アービトレーションモジュールの各々は、アービターロジックユニット（アービター０、１、２）及び関連する光アービトレーションモジュールを備え、これらのアービターロジックユニットを通じて、一組のコンピュータシステムの構成要素は、フォトニック相互接続へのアクセスに影響を及ぼすことができ、該関連する光アービトレーションモジュールは、電力導波路２００８からの光をダイバートして（すなわち、該光の進行方向を変えて、あるいは、該光を分岐させて）、アービトレーション方式にしたがってアクセスが認められたことを示すことができる。
【００７４】
図２０Ｂは、アービトレーションシステムの実施形態の別のバージョン２００１を示しており、該実施形態では、データ転送などのフォトニック相互接続の別の機能部への光パワーの配送が、アービトレーションと結合または組み合わされる。この実施形態では、変調器「０ｂ」、「１ｂ」、「２ｂ」は、光ダイバータ０ａ、１ａ、２ａによってそれぞれ配送される、レーザー２００６からの変調されていない光パワーを受け取るように位置決めされている。アクセスが認められたコンピュータシステムの構成要素からのデータまたは要求は、導波路２０３０に対するアービトレーションに勝利した１または複数の割り当て済みのフォトニック相互接続データチャンネルにおける伝送のために、変調されていない光上に符号化される。
【００７５】
説明を簡単にするために、１つまたは複数のアービトレーションチャンネルは、フォトニック相互接続のデータチャンネル部からの個別の導波路を横断するものとして図示されている。しかしながら、アービトレーションチャンネル及びデータチャンネルを構成する波長を、波長分割多重することができ、及び、同じ光導波路によって伝送することができる。
【００７６】
図２１は、アービトレーション方式を利用することができるアービトレーションシステム２００１の略図であり、該システムは、使用する導波路の数を増やすことなく、コンピュータシステムの複数の構成要素に複数の受信構成要素へのアクセスを付与することができる。
【００７７】
この例では、レーザー光源２００６は、図２０Ｂに関して説明したように変調されていない光パワーを配送するだけでなく、波長分割多重（ＷＤＭ）された、または、高密度波長分割多重（ＤＷＤＭ）された個別の波長の変調されていない光を出力する。ゼロ番目の光ダイバータ０ａ、１番目の光ダイバータ１ａ、２番目の光ダイバータ２ａの各々を、調整可能な変調器（たとえば、チャンネルアジャイル変調器）、または、列状に配列された固定式変調器（fixed modulator）（たとえば、リング変調器）で実施することができる。同様に、ゼロ番目の変調器０ｂ、１番目の変調器１ｂ、２番目の変調器２ｂの各々を、調整可能な変調器または列状に配列された固定式変調器で実施することができる。受信機２０１６は好ましくは固定周波数受信機である。
【００７８】
この例で、ある構成要素が特定の受信機との通信を望んでいる場合には、それぞれのアービターロジックが、該アービターロジックのぞれぞれのダイバータと変調器とを、速度が重要であれば同時（または並列）に、あるいは、電力または信頼性に制約がある場合には逐次的に、該受信機に対応する波長に合うように調整する（または同調させる）。この方式は、導波路の数を増やすことなく、構成要素が、複数の受信機に対するアービトレーション（調停）を行うことを可能にする。
【００７９】
この例をより詳細に説明すると、ゼロ番目の光ダイバータ０ａは、電力導波路２００８からのゼロ番目の波長の変調されていない光２１０２をダイバートし、１番目の光ダイバータ１ａは、１番目の波長の変調されていない光２１０４をダイバートする。ゼロ番目の検出器２０１８及び１番目の検出器２０２２は、それらのそれぞれの関連する構成要素に対するアービトレーションを正常に検出する。ゼロ番目の変調器０ｂ及び１番目の変調器１ｂは、それぞれ、ゼロ番目の波長の変調されていない光２１０２と１番目の波長の変調されていない光２１０４を受け取り、それぞれ、ゼロ番目の波長の変調された光２１０６と１番目の波長の変調された光２１０８をデータ導波路２０３０へと出力することができる。
【００８０】
図２２は、本発明の１実施形態にしたがう別のアービトレーションシステム２２００の略図である。アービトレーションプロトコルは、トレードオフ及び最適化を行うことができるいくつかの特性（たとえば、単純さ、速度、集中か分散か、公平さ、及び優先順位付け）を有している。図２０Ａに関して説明したように、図２０Ａのアービトレーションシステム２０００は、固定された優先順位を有し、それゆえ、公平ではない。
【００８１】
アービトレーションシステムは、光学的に実施されるトークンプロトコルを提供する。この例では、単一のリソースに対するアービトレーションを行うことを試みる１０個のモジュール０〜９がある。トークンの概念は、それらのモジュールが、電力導波路２２０４からの光をアービトレーション導波路２２０６にダイバートする能力を有し、それらのモジュールのうちのどの１つのモジュールが光をダイバートするかをアービトレーション毎に変更することができる、という事実によって表される。優先順位を毎回変更することによって、モジュールのどれもが、同じ平均優先順位を有し、これによって、公平なアービトレーションメカニズムが得られるにように、アービトレーションが行われる。
【００８２】
アービトレーションシステム２２００において、１番目のモジュール２２０８は、「１ａ」で示されている１番目の光ダイバータ２２１０を用いて電力導波路２２０４からの光をアービトレーション導波路２２０６へとダイバートする。１番目の光ダイバータ２２１０をリング変調器で実施することができる。アービトレーション導波路２２０６に対するアービトレーションは、図２０Ａに関して説明したのと同様のやり方で行われる。
【００８３】
この例では、３番目のモジュール２２１２、４番目のモジュール２２１４、７番目のモジュール２２１６、８番目のモジュール２２１８が、それぞれ、モジュール３、４、７、８として示されており、アービトレーション導波路２２０６からの光をダイバートすることを試みる。８番目のモジュール２２１８は、その光が最初に該モジュールのそばを通るので、該光を正常にダイバートして検出し、これによって、アービトレーションに勝利してリソースを使用するための権利を得る。１番目、３番目、４番目、７番目、及び８番目という表記は、電力導波路２２０４を駆動するレーザー光源２２２０に対するモジュール２２０２の近接度を表しており、番号が小さいほど、レーザー光源２２２０に光学的に近い。
【００８４】
次のアービトレーション段階の始めに、１番目のモジュール２２０８（すなわちモジュール１）以外のモジュールが、その光をアービトレーション導波路２２０６にダイバートし、これによって、その回の優先順位が変化することになる。次にどのモジュールがその光をダイバートするかは所望のプロトコルに依存する。１つの可能性のあるアービトレーション方式は、最高の優先順位が単に各モジュールを順に巡回する単純なラウンドロビン方式である。
【００８５】
ラウンドロビン方式では、次の段階において、モジュール２として示されている２番目のモジュール２２２２がその光をダイバートし、その次の段階で、３番目のモジュール２２１２が続き、以下同様である。複数の波長が電力導波路２２０６に多重化されると、各モジュールにおいて、特定の波長または波長のグループを同様にラウンドロビン方式でダイバートすることができる。たとえば、１０個の波長が存在する場合には、第１の波長を、最初の１番目のエポックでモジュール０ａによってダイバートすることができる。次のエポックでは、モジュール２２０８（１ａ）だけがそれの光ダイバータを起動して、その第１の波長をダイバートすることができる。各モジュールは、同期クロック信号を経由したのはどのエポックであるかを知っているだけでよく、それらのエポック中に、アービターロジックによって局所的に記憶することができる異なる波長にアクセスすることができるので、この場合も、アービトレーションを分配することができる。アービトレーションモジュールは、前にどのモジュールにアクセス権が付与されていたかを知っている必要はなく、したがって、コンピュータシステム装置内のグローバルな通信を要求するのではなく、アービトレーションが分散された状態を維持する。このように毎回優先順位を変更することによって、図２０Ａのアービトレーションシステム２０００に関して説明した固定された優先順位方式に比べて公平さを大幅に改善することができる。アービトレーションシステム２２００用の別のアービトレーション方式は、リソースの現在の保持者（リソースを現在保持しているモジュール）が次のアービトレーションサイクルでは優先順位が一番低いモジュールになるように優先順位を割り当てることを含むことができる。しかしながら、これは、グローバルな（すなわちシステム全体におよぶ）情報交換要件を導入する。
【００８６】
光は瞬時には伝わらないため、これらの方式において考慮しなければならないタイミングに関する事項がある。新しい段階が始まると、新たなダイバータは、光が電力導波路に到着するのを待たなければならない場合がある。さらに、あるモジュールは、前の段階からの使い残しの光ではなく、現在のダイバータからの光を該モジュールが使用することを確保しておく必要がある。
【００８７】
各段階において、次のより番号が大きいモジュールがダイバータになる（及び、一番大きな番号のモジュールから０の番号のモジュールに戻る）ラウンドロビン方式では、モジュールは、光が電力導波路２２０４上を次のダイバータに伝わるのを待たなければならず、その後、（アービトレーションの）勝利者が該ダイバータから最大限遠くに離れている場合には、リング全体を１回通過する時間（またはリングを完全に一巡する時間）待たなければならない。リング全体の１回の通過時間は、モジュール２２０２の各々が、前の段階ではなく新たな段階からの光を確実に認識するのに必要な時間量でもある。
【００８８】
（レプリケーションまたはＷＤＭによって実施される）Ｎ個のモジュールとＮ個のアービターがあり、かつ、すべての段階において、全てのＮ個のモジュールが、均一かつランダムに分配されるように選択される受信機に送信することを望む場合には、この方式は、Ｎが大きくなるにつれて、１−ｅ−１（約０．６３２）の利用度に近付くであろう。我々は、アービトレーションを数回（すなわち数ラウンド）実行することによってこの利用度を改善することができるが、この場合、各回において、前回の敗者間でアービトレーションが行われる。Ｒ個の回数（ラウンド）がある場合には、利用度はＮが増えるにしたがい１−ｅ−Ｒに近づくだろう。
【００８９】
上述したように、トークンプロトコルは、電力配送とアービトレーションを組み合わせない。電力導波路２２０４とアービトレーション導波路２２０６の間の中間にある別の組の変調器及び別の導波路を追加することによって、かかる組み合わせを行うことができる。図２２のアービトレーション導波路２２０６が、図２０Ｂの電力導波路２００８として機能し、図２０Ｂのデータ導波路２０３０に光を伝送するための各検出器を伴うリング変調器がある場合には、かかる組み合わせは、電力配送とトークンアービトレーションを組み合わせたプロトコルを生じるであろう。
【００９０】
これらのアービトレーションプロトコルを実施するために必要な光パワーを、電気的に実施する場合、特に、長い距離にわたって行われる場合または非常に速い速度で行われる場合、に比べて大幅に小さくすることができるであろう。さらに、アービトレーション導波路２２０６のリングのサイズに依存して、このソリューションは、非常に短い時間で決定を下す可能性を有している。オンチップリングは、わずか数ナノ秒で決定を下すことができるが、これに比べて、電気的ソリューションは多くの場合１０倍以上遅い。
【００９１】
以上の記述は、説明のためのものであり、本発明を十分に理解できるようにするために特定の用語を使用した。しかしながら、当業者には、本発明を実施するために特定の細部は必要ではないことは明らかであろう。本発明の特定の実施形態についての上記記述は例示と説明のために提示されたものである。上記記述は、本発明を網羅することも、本発明を開示した形態そのものに限定することも意図していない。上記の教示に照らして多くの変更及び変形が可能であることは明らかである。それらの実施形態は、本発明の原理及びその実際の適用を最もよく説明し、これによって、当業者が、検討している特定の用途に適した種々の変更を加えて本発明及び種々の実施形態を最大限利用することができるようにするために、図示及び説明されている。本発明の範囲は、特許請求の範囲及びそれの等価物によって画定されることが意図されている。
【技術分野】
【０００１】
本発明の実施形態は、コンピュータシステム装置内のリソースに対するアービトレーションに関し、特に、コンピュータシステム装置内のコンピュータシステムの構成要素間の通信を提供するフォトニック相互接続（光相互接続ともいう）における光チャンネルに対するアービトレーションに関する。
【背景技術】
【０００２】
１９６０年代中頃、半導体メーカーは、集積回路上に作製されるトランジスタなどの回路の密度がおよそ１８ヶ月毎に２倍になることに気付いた。この傾向はその後も継続し、現在、「ムーアの法則」と呼ばれている。トランジスタの密度は、コンピュータの処理能力（これは、データ処理速度に対応する）の大まかな尺度と見なされている。ムーアの法則は、元々は、観察から得られたものであるが、時が経つにつれて、コンピュータ処理能力を高める根本的な推進力として半導体業界によって広く受け入れられるようになってきた。結果として、半導体メーカーは、チップ構成要素のサイズをマイクロスケール、さらには、ナノスケールの寸法にまで小さくするための技術を開発してきた。コンピュータシステム（いくつかの例は、メモリモジュールシステム、単一のコアプロセッサデバイス、マルチコアプロセッサデバイスである）のコンピュータシステムアーキテクチャは、ムーアの法則に遅れずについて行こうとする一方で、いくつかの制約に遭遇している。
【０００３】
マルチコアシステムの例は、遭遇した問題のいくつかを例示する。近年、半導体業界は、「コアズ（cores）」と呼ばれる２つ以上のサブプロセッサからなるプロセッサを開発した。たとえば、デュアルコアプロセッサは２つのコアを含み、クワッドコアプロセッサは４つのコアを含んでいる。典型的には、それらのコアは、一体化されており、システムの残りの部分への同じ相互接続を共用し、独立して動作することができる。半導体メーカーは、単一コアのトランジスタ密度を大きくすることができるが、電力消費の効率が悪いために、半導体メーカーは、その方向には向かっていない。他の選択肢は、単一のダイにパッケージ化されるコアの数を増やすことである。ダイは、半導体材料の単一の層であり、該層の上に集積回路（「チップ」）が作製される。しかしながら、オンチップ（チップ上）とオフチップ（チップ外）との通信が、これらのマルチコアチップが必要とされる、要求がきびしく、データ集約型の用途に対して性能の向上を持続することに対する重大な問題として現れてきた。計算（またはコンピュータ）帯域幅は、コアの数の増加に対して直線的に大きくなるが、最上級の金属線を用いてマルチコアチップを横断して通信することができるデータレート（データ転送速度）の向上のペースはそれよりはるかに遅い。さらに、チップエッジに沿って配置されたピンを通じてチップ外へデータを通信することができるデータレートの高速化のペースは計算帯域幅の拡大のペースよりも遅く、オンチップとオフチップの通信のエネルギーコストは、利用可能な帯域幅を大きく制限する。その結果、コンピュータアーキテクチャは今や交差路にあり、物理学者やエンジニアは、オンチップとオフチップとの通信用に金属線を使用することに代わるものを探し求めている。
【０００４】
チップ上のコアなどのコンピュータシステムの構成要素は、共通の相互接続を介して互いに通信し、及び、リソース（資源）を共用している。衝突を回避するための１つのメカニズムは、アービトレーションメカニズム（または調停機構）を使用することであり、該メカニズムによって、それらの構成要素は、任意の所与の時間にどの構成要素がリソースにアクセスできるかを決定することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
共用されているリソース に対するアービトレーションは、多くのシステムの性能にとって重要であるが、それにもかかわらず、リソースに対する多くの要求者間の効率的なアービトレーションは、プロセッサのクロックサイクルに比べて非常に遅い場合が多い。さらに、プロセッサのクロック周波数が高い場合に、中程度に複雑な電気的実施では、アービトレーションは大量の電力を消費する可能性がある。
【０００６】
唯一のセンダー（送信側）を各出力ポートに割り当てるためにＮ入力、Ｎ出力のクロスバーを制御することは、コンピュータネットワーキングの標準的な問題である。通常のハードウエアソリューションは、仮想出力キュー（VOQ）を有するシステム用に設計されており、この場合、各センダーは、１つの受信機に１つのVOQを有している。可能性のある最良のソリューションを、２つの部分に分かれたグラフの最大マッチングを求めるHopcroft-KarpアルゴリズムによるＯ（Ｎ２．５）時間のオフライン順序アルゴリズム（またはオフライン逐次型アルゴリズム）によって計算することができるが、これは、クロスバーアービトレーション方式として使用するにはあまりに遅すぎる。代わりに、電子制御式ネットワークスイッチファブリックに対して、オンライン−並列−繰り返し方式が用いられる。多数回の繰り返しプロセスの各回において、センダーは、受信機に送信する権利を要求し、アービター（調停手段）は、これらの要求のうちのいくつかに応答して（要求された権利の）認可を送信し戻し、これらの認可のいくつかが受け取られる。最大マッチングはＯ（ｌｏｇ２（Ｎ））回で達成される。必要な時間は、典型的には、数十マイクロ秒である。
【０００７】
システムと同じ速度でタスクを実行できるアービトレーション方式であって、該システム内でボトルネックになることを回避するように動作し、かつ、電力が小さいアービトレーション方式が望ましい。複雑度が低いこともアービトレーションシステムにとって望ましい特徴である。
【課題を解決するための手段】
【０００８】
本発明の種々の実施形態は、コンピュータシステム装置においてフォトニック相互接続を介して通信可能に結合されたコンピュータシステムの構成要素に対する全光分散アービトレーションのためのシステム及び方法に向けられている。コンピュータシステムにおける光アービトレーションの実施形態は、アービトレーション方式に、固定された優先順位と固定されていない優先順位を提供する。固定されていない優先順位方式による実施形態は、アービトレーションに公平さをもたらすことができる。いくつかの実施形態では、光パワーの配送とアービトレーションが組み合わされる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態にしたがうスタックされた（積み重ねられた）コンピュータ装置の断面図である。
【図２】本発明の実施形態にしたがうコンピュータ装置の構成要素の略図である。
【図３】本発明の実施形態にしたがう、図１に示すコンピュータ装置の４つのダイ層の組立分解等角図である。
【図４Ａ】本発明の実施形態にしたがうプロセッサダイのクラスター（集団）を示す。
【図４Ｂ】本発明の実施形態にしたがう、タイル状に区切られたメモリダイを示す。
【図５】本発明の実施形態にしたがう、図４Ａに示すクラスターの構成要素と図４Ｂに示すタイルの構成要素との間の相互作用を表す略図である。
【図６】本発明の実施形態にしたがう、図１に示すコンピュータ装置の４つのダイ層の拡大組立分解等角図である。
【図７Ａ】本発明の実施形態にしたがう光学（optical die）ダイの略図である。
【図７Ｂ】本発明の実施形態にしたがう、図７Ａに示す光学ダイのある領域の拡大図である。
【図７Ｃ】本発明の実施形態にしたがう、図７Ｂに示す線７Ｃ−７Ｃに沿ったオンチップリッジ導波路の一部の断面図である。
【図７Ｄ】本発明の実施形態にしたがう、２つのほぼ平行なフォトニック結晶導波路の一部の上面図である。
【図８】本発明の実施形態にしたがう電磁放射源の略図である。
【図９Ａ】本発明の実施形態にしたがう２つの光電子変換器の一方の略図である。
【図９Ｂ】本発明の実施形態にしたがう２つの光電子変換器の他方の略図である。
【図１０】本発明の実施形態にしたがう光電子変換器の変換器ブロックの構成要素の略図である。
【図１１】本発明の実施形態にしたがう光電子変換器のデータ／制御ブロックの略図である。
【図１２】発明の実施形態にしたがう３つのデータ／制御ブロックの略図である。
【図１３】発明の実施形態にしたがう、拡張されて束にされた導波路変調器／検出器の略図である。
【図１４】発明の実施形態にしたがうオフチップ通信ハブを示す。
【図１５】発明の実施形態にしたがう同報通信（一斉送信）を示す。
【図１６Ａ】本発明の実施形態にしたがう、符号化されていないチャンネルのデータを符号化するために使用される導波路−マイクロリングシステムを示す。
【図１６Ｂ】本発明の実施形態にしたがう、導波路から符号化されたチャンネルを抽出するために使用される導波路−マイクロリングシステムを示す。
【図１７】本発明の実施形態にしたがうマイクロリングの略図である。
【図１８Ａ】本発明の実施形態にしたがう、例示的な４クラスタ型のスタックされたコンピュータ装置の略図である。
【図１８Ｂ】本発明の実施形態にしたがう、図１８Ａに示すアービトレーションシステムの略図である。
【図１９】本発明の実施形態にしたがうアービトレーションシステムを示す。
【図２０Ａ】優先準位付け方式が固定された（公平ではない）本発明の別の実施形態にしたがう全光アービトレーションシステムの略図である。
【図２０Ｂ】アービトレーションシステムの実施形態の別の変形形態であって、データ転送などのフォトニック相互接続の別の機能部への光パワーの配送がアービトレーションと結合されるか組み合わされる変形形態を示す。
【図２１】アービトレーション方式を利用できるアービトレーションシステムの略図であり、このアービトレーション方式は、使用される導波路の数を増やすことなく、複数のコンピュータシステムの構成要素に、複数の受信構成要素へのアクセスを与えることができる。
【図２２】本発明の１実施形態にしたがう別のアービトレーションシステムの略図である。
【発明を実施するための形態】
【００１０】
本発明の種々の実施形態は、コンピュータシステムの構成要素間に通信を提供するフォトニック相互接続という面において全光アービトレーションシステム及びその方法に向けられている。これらのフォトニック相互接続は、電気的な対応物よりも高速であるので、アービトレーションシステムがボトルネックとなる必要がない。全光アービトレーションシステムは、通信速度と同等の（または同じ）速度でアービトレーションを実行できるのが望ましい。例示を目的として、コンピュータシステム装置の実施形態は、本発明のアービトレーションシステムの種々の側面を例示するためのコンテキスト（場面や状況など）を提供するために記述される。しかしながら、本発明にしたがう全光アービトレーションシステムは、記述されているフォトニック相互接続の実施形態の特定の細部には限定されない。
【００１１】
フォトニック相互接続
これらのフォトニック相互接続は、コンピュータシステムの構成要素（たとえば、コア、クラスター、メモリコントローラ）間のオンチップフォトニック相互接続を提供する。さらに、フォトニック相互接続のいくつかの実施形態は、外部の装置（またはデバイス）にあるコンピュータシステムの構成要素に対するオフチップフォトニック相互接続も提供する。本発明のいくつかの実施形態は、典型的には、寸法が、１波長より小さい、または、１ミクロンより小さい構成要素を含むナノフォトニック構成要素を有するフォトニック相互接続も含む。
【００１２】
これらのフォトニック相互接続は、チップエッジに沿って配置された従来のピンよりも速い速度でオフチップ（すなわちチップ外）とのデータ通信を行うことができ、より大きな計算帯域幅を提供でき、従来の金属線よりも低いエネルギーコストでオンチップ及びオフチップ通信を提供でき、及び、追加の構成要素（たとえば、任意の数のコアを有するプロセッサ）を収容するために拡張または縮小されることができる。フォトニック相互接続のアーキテクチャを、無閉塞で待ち時間の短い再構成可能なナノフォトニックマイクロリングで実施することができ、高帯域幅、適度な待ち時間、及び、非常に小さな電力消費を（計算帯域幅が最大のときにおいても）提供することができる。さらに、全てのメモリがメモリコントローラまたはプロセッサに近接するように、コンピュータシステム装置のアーキテクチャを構成することができる。本発明の実施形態にしたがって構成された光学ダイを利用するマルチコアベースのコンピュータ装置は、約２０テラバイト／秒で動作することができる。
【００１３】
以下の説明では、「フォトニック」及び「フォトニック的に」という用語は、電磁スペクトルの可視部分だけに限定されない波長を有する古典及び／または量子化ＥＲで動作する装置を指している。下記の種々のフォトニックスイッチ及びスイッチ構成の実施形態では、同じ材料から構成されるいくつかの構造的に類似した構成要素には同じ参照番号が付されており、簡潔にするために、それらの構造及び機能の説明は繰り返されない。
【００１４】
マルチコア型スタック構成コンピュータ装置
図１は、本発明の実施形態にしたがう、フォトニック相互接続を利用するマルチコア型スタック構成のコンピュータ装置である例示的なコンピュータシステム装置（「コンピュータ装置」）１００の断面図である。コンピュータ装置１００は、プロセッサダイ１０２、メモリコントローラ／ディレクトリ／Ｌ２ダイ（「メモリコントローラダイ」）１０４、アナログ電子ダイ１０６、光学ダイ１０８、及び、パッケージ１１６内にスタックされた（すなわち、積み重ねられた）４つのスタック構成メモリダイ１１０〜１１３を備える。スタック構成メモリダイ１１０〜１１３を、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）などの揮発性メモリ、または、不揮発性メモリ、または、揮発性メモリと不揮発性メモリの任意の組み合わせとすることができる。具体的には、スタック構成メモリダイ１１０〜１１３を８ギガバイト（ＧＢ）ＤＲＡＭとすることができる。コンピュータ装置１００はまた、プロセッサダイ１０２の上面に配置されたヒートシンク１１８、及び、４つのスルーバイア（through via：貫通ビア）１２０〜１２３によって表されている多数（たとえば数百個の）バイアを有し、これらのバイアは、メモリコントローラダイ１０４からアナログ電子ダイ１０６及び光学ダイ１０８を通って４つのメモリダイ１１０〜１１３まで延在する。
【００１５】
ダイ１０２、１０４、１０６、１０８、１１０〜１１３の厚さは、約２５ミクロン〜約５０ミクロンの範囲をとることができる。ヒートシンク１１８は、プロセッサダイ１０２の計算（または演算）処理によって生成される熱を消散し、スルーバイア１２０〜１２３を、メモリダイ内のメモリコントローラを４つのメモリダイ１１０〜１１３の各々に電気的に相互接続する、金属製の（または金属で被膜された）バイアまたはシリコンが充填されたバイアとすることができる。メモリコントローラダイ１０４内に配置されたメモリコントローラは、メモリダイ１１０〜１１３に対して出入りするデータの流れと外部装置（不図示）に対して出入りするデータの流れを管理する。光学ダイ１０８は、外部フォトニック相互接続１２４及び１２６などの外部フォトニック相互接続を含むようにするために他のダイよりも大きい。この外部フォトニック相互接続は、データ符号化された電磁放射をコンピュータ装置１００へと及びコンピュータ１００から送信するために使用されることができる。光学ダイを約２４ｍｍ×２４ｍｍのサイズとすることができるが、これらの寸法を実施例に応じて変更することができる。光学ダイ１０８の底面とメモリダイ１１０の上面との間にダイヤモンド層１３０を含めることもできる。ダイヤモンド層１３０を、約１〜１０μｍ（マイクロメートル）の厚さとすることができ、プロセッサダイ１０２及びメモリコントローラダイ１０４によって生成される熱を拡散して消散するために使用することができる。
【００１６】
図１に示す３次元ダイスタック構成は、光学ダイ１０８を電子ダイ１０２及び１０４に密接に結合（または密結合）することができ、短い待ち時間でのメモリダイ１１０〜１１３のアクセスを提供し、クラスターロジック及びメモリをスタックされた隣接するダイ１０２、１０４、及び１１０〜１１３上に広く分布させることにより、クラスター内の電気配線が従来の装置（またはデバイス）よりも短くなる。具体的には、メモリダイをメモリコントローラに近接してスタックし、及び、メモリ層を貫通するバイアを使用することによって、従来のメモリをメモリコントローラに接続するために使用される長さがかなり長く、抵抗がかなり高い相互接続よりも、長さが短く抵抗が小さい相互接続が提供される。その結果、コンピュータ装置１００のダイ間で電気信号を伝送するために必要な電力、すなわち負荷が、従来のメモリ−メモリコントローラが必要とする電力よりも大幅に小さい。
【００１７】
図２は、本発明の実施形態にしたがって相互接続されたコンピュータ装置１００のダイ１０２、１０４、１０８の構成要素の略図である。プロセッサダイ１０２はマルチコアプロセッサであり、それらのコアを、クラスター２０２〜２０４によって表されているように、各々が４つのコアからなるクラスター（集団）に配置することができる。各々のコアは、図４を参照して後述する、専用の第１レベル（「Ｌ１」）命令キャッシュ（不図示）と専用のＬ１データキャッシュ（不図示）を有する。クラスター２０２〜２０４の各々は、Ｌ２キャッシュ２０６〜２０８によって表されている専用の共用の第２レベル（「Ｌ２」）キャッシュと、メモリコントローラ２１０〜２１２によって表されている関連するメモリコントローラを有する。メモリコントローラ２１０〜２１２は、それぞれ、クラスター２０２〜２０４へのデータの流れ及びクラスター２０２〜２０４からのデータの流れを制御する。Ｌ２キャッシュ及びメモリコントローラは、プロセッサダイ１０２に隣接するメモリコントローラダイ１０４に配置されている。図２に示すように、光学ダイ１０８のフォトニック相互接続２１４は、クラスター２０２〜２０４に関連するＬ２キャッシュ２０６〜２０８が、互いに、及び、メモリコントローラ２１０〜２１２とフォトニック的に通信（すなわちフォトニック通信。光子通信または光通信ともいう）できるようにするフォトニック相互接続を提供する。図２は、また、メモリコントローラ２１０〜２１１が、オフチップ（すなわちチップ外）のデュアルインラインメモリモジュール（「ＤＩＭＭ」）２１６〜２１８などの外部のメモリモジュールとフォトニック通信できることを明らかにしている。クラスター２０２〜２０４は、それぞれ、ＤＩＭＭ２１６〜２１８と電子的通信またはフォトニック通信を行うことができる。
【００１８】
プロセッサダイ１０２の各クラスターは、メモリコントローラダイ１０４に配置された対応するメモリコントローラを有しており、各メモリコントローラは、スタック構成のメモリダイ１１０〜１１３にインターフェース（または接続）するか、または、オフチップメモリへのフォトニック接続を駆動して、プロセッサダイ１０２の性能に応じて拡大または縮小する帯域幅を提供する。クラスターはまた、光学ダイ１０８を介して互いにフォトニック的に結合（すなわちフォトニック結合）し、高帯域幅、適度な（またはそれほど長くない）待ち時間、及び、非常に小さな電力消費を提供する。したがって、自由に使えるスタック構成コンピュータ装置１００を有するプログラマーは、並列処理を高レベルで表現することができ、局在性の問題によって悩まされることはなく、これによって、並列プログラム開発の難しさが大きく軽減される。さらに、コンピュータ装置１００のアーキテクチャは、フロップ（浮動小数点演算）毎に１バイトの帯域幅をＤＲＡＭに提供することができる。
【００１９】
メモリダイ１１０〜１１３の各々に対して８ＧＢ（ギガバイト）ＤＲＡＭが選択された場合には、オンスタックメモリは３２ギガバイトのＤＲＡＭを提供し、該ＤＲＡＭは、該ＤＲＡＭを貫通するバイア１２０〜１２３などの複数のバイアを介してメモリコントローラに直接接続される。ＤＲＡＭは、４つのメモリスタック層によって提供され、バイアの負荷（ローディング）を最小にするために、すなわち、バイアを使用するために必要な電力量を最小にするために、約２５〜５０ミクロンの薄さにされる。ＤＲＡＭスタックの各層は、上にあるプロセッサダイ１０２内のクラスターにマッピングする（位置付けられる）６４のほぼ同じ領域を含む。各ＤＲＡＭ領域を、行アクセス時間（row access time）を短くする複数のバンクにさらに細かく分割することができ、複数の同時アクセスを可能にする。たとえば、２０ｎｍＤＲＡＭ技術を用いて、各領域が、誤り訂正符号によって保護された１Ｇビット（ギガビット）の記憶装置を提供することができ、これにより、メモリ−コントローラダイ１０４内の各メモリコントローラは、０５Ｇバイト（ギガバイト）のメモリに電子的に接続する。複数のチャンネルによってメモリへの帯域幅が大きくなる。帯域幅を大きくすることによって、ＤＲＡＭ内のバンクコンフリクト（バンク衝突）が低減される。各メモリチャンネルは、７２のデータビットと、約３０のアドレス及び制御ビットとからなる。２５ミクロンピッチ（間隔）のスルーバイアを使用すると、各メモリコントローラに４チャンネルがある場合には、スルーバイアの面積オーバーヘッドをメモリ層の３％より少なくすることができる。ピッチが微小なスルーバイア（ファインピッチのスルーバイア）は、単一の行アクセスから１つのキャッシュライン全体を供給するようにＤＲＡＭを構成することを可能にする。
【００２０】
５１２ＧＢ（ギガバイト）のＤＲＡＭが所望されるときには、該ＤＲＡＭを６４個の光学的に接続された個別のメモリモジュール（「ＯＣＭ」）をなすように配列することができる。ＯＣＭは、上述した８ＧＢＤＲＡＭと同じ基本技術を利用する。光学ダイ１０８は２つの機能を実行する。第１に、光学ダイ１０８は、外部フォトニック相互接続１２４及び１２６などの光ファイバー接続へのインターフェースを提供する。第２に、光学ダイ１０８は、ＤＲＡＭのスタックに対して低電力のグローバル相互接続を提供する。ＯＣＭとプロセッサは光ファイバーを介して接続され、これによって、コマンドや他のアプリケーション固有のデータ交換に使用することができる４８ものチャンネルが提供される。
【００２１】
マルチコア型スタック構成コンピュータ装置の全体動作
簡単にするために、本発明のフォトニック相互接続の実施形態を、プロセッサダイ１０２が６４個のクワッドコアクラスターからなるコンピュータ装置１００を参照して説明する。本発明のフォトニック相互接続の実施形態がそのような装置に限定されないこと、及び、種々の配列をなす任意の数のコアを具備する任意の数のクラスターを有するマルチコア型コンピュータ装置にフォトニック相互接続を提供するために、これらの実施形態を変更して実施できることは当業者には明らかであろう。
【００２２】
図３は、本発明の実施形態にしたがう、フォトニックダイ１０２、メモリコントローラダイ１０４、アナログ電子ダイ１０６、及び光学ダイ１０８の組立分解等角図である。図３に示すように、プロセッサダイ１０２とメモリコントローラダイ１０４は６４個のタイルに分割されている。プロセッサダイ１０２内の各タイルは、「クラスター」と呼ばれる４つのコアを表しており、メモリコントローラダイ１０４内の各タイルは、Ｌ２キャッシュ、ハブ、メモリコントローラ、及び、プロセッサダイ１０２においてほぼ真上に配置された対応するクラスターと電子的に通信する他の装置を表している。たとえば、メモリコントローラダイ１０４のタイル３０２は、Ｌ２キャッシュ、ハブ、メモリコントローラ、及び、関連するクラスター３０４の真下（または下方）に配置されて、該クラスター３０４と電子的に通信する他の装置を表している。クラスター及びタイルは約３ｍｍ×３ｍｍのサイズとすることができるが、実施例に応じてより大きくまたはより小さくすることができる。本発明の実施形態は４つのコアを有するクラスターには限定されない。他の実施形態では、クラスターを、２つ、３つ、４つ、または５つ以上のコアから構成することができる。クラスター及びタイルの例については図４Ａ及び４Ｂを参照して後述する。光学ダイ１０８は、光電子変換器３０６などの、ほぼ一定間隔で配置された１６個の光電子変換器と、ストリップ３０８によって表されている蛇行構成を有する２７０の個別のほぼ平行な（交差しない）導波路であって、一定間隔で配置された光電子変換器の各々を通って曲がりくねって進む導波路と、ほぼ平行な８個の導波路からなる１６個のバンドル（束）を備える。各バンドルは、対応する光電子変換器から生じ、たとえば、バンドル３１０は光電子変換器３０６から生じている。２７０個の蛇行する導波路は、「オンチップ導波路」と呼ばれ、光電子変換器間にフォトニック通信を提供する。導波路の１６個のバンドルからなる導波路は、「オフチップ導波路」と呼ばれ、コンピュータ装置１００の外部に配置された装置とのフォトニック通信を提供する。１６個の光電子変換器の各々は、４つの光電子変換器ブロック（不図示）から構成される。光電子変換器ブロックの各々（「変換器ブロック」）は、メモリコントローラダイ１０４内の４つの関連するタイルのうちの１つと電子通信を行う。変換器ブロックについては、図６及び図７を参照してより詳細に後述する。アナログ電子ダイ１０６は１６個のパッチを含み、各パッチは、メモリコントローラダイ１０４内の４つのタイルと光学ダイ１０８内の光電子変換器との間に配置されている。各パッチは、複数の金属製の（または金属皮膜された）スルーバイアまたはシリコンが充填されたスルーバイアを備え、該スルーバイアは、メモリコントローラダイ１０４内の４つのタイルと対応する光電子変換器との間のアナログ電子通信を提供する。データは、電子アナログ信号（「電気信号」）の形態でパッチを通って伝送される。というのは、アナログ信号を生成することは、通常、ディジタル電気信号を生成することよりも電力の消費が大幅に小さいからである。
【００２３】
以下の説明は、光学ダイ１０８を使用して、プロセッサダイ１０２上のクラスター間でデータを伝送する方法、及び、クラスターと外部装置との間でデータを伝送する方法の概説である。プロセッサダイ１０２のクラスター（クラスター３０４など）によって生成されたデータ、または、メモリコントローラダイ１０４のタイル（タイル３０２など）から抽出されたデータは、データ符号化された電気信号としてパッチ３１２内のバイアを通って、光電子変換器３０６の対応する変換器ブロック（不図示）に伝送される。変換器ブロックは、この電気信号を、オンチップ導波路３０８のうちの１つ以上の導波路内を伝搬する「チャンネル」と呼ばれる、電磁放射の１つ以上の波長に符号化する。変調されていないチャンネルへのデータの符号化は、チャンネルの強度を変調することによって実施することができるが、これについては、図１４を参照してさらに詳細に後述する。データを運搬するチャンネルは、「符号化されたチャンネル」と呼ばれる。符号化されたチャンネルを、（１）同じ光電子変換器３０６とも電子通信を行う近傍クラスター３１４、または、（２）プロセッサダイ１０２内の他の場所に配置されたクラスター（クラスター３１５など）、または、（３）外部装置（不図示）、に向けて送ることができる。符号化されたチャンネルが近傍クラスター３１４に向けて送られると、光電子変換器３０６内に配置された対応する変換器ブロックが、その符号化されたチャンネルを受け取って、該チャンネルを、パッチ３１２を通ってクラスター３１４に送り戻される符号化された電気信号に変換し戻す。データ符号化されたチャンネルがクラスター３１５に向けて送られると、符号化されたチャンネルは、適切なオンチップ導波路に沿って、光電子変換器３１６と共に配置されたクラスター３１５に対応する変換器ブロックへと送られる。符号化されたチャンネルは、パッチ３１８を通ってクラスター３１５に送られる符号化された電気信号に変換し戻される。符号化されたチャンネルが外部装置に向けて送られると、光電子変換器３０６の変換器ブロックは、その符号化されたチャンネルをバンドル３１０のオフチップ導波路に配置し（オフチップ導波路に入力し）、該導波路において、該符号化されたチャンネルは光学ダイ１０８を出る。外部装置が４つのクラスター３１４のうちの１つに向けて送られる符号化されたチャンネルを生成すると、この符号化されたチャンネルを、バンドル３１０内のオフチップ導波路に沿って光電子変換器３０６に送ることができ、該変換器３０６において、この符号化されたチャンネルは、処理のために、パッチ３１２を通って４つのクラスター３１４に送られる符号化された電気信号に変換される。光学ダイ１０８の動作及び構成要素については、図７を参照してより詳細に後述する。
【００２４】
クラスター及びメモリコントローラ
図４Ａは、本発明の実施形態にしたがうプロセッサダイ１０２のクラスター４０２を示す。クラスター４０２は４つのコアを備える。各コアは、Ｌ１命令キャッシュ及びＬ１データキャッシュと電気通信を行う。Ｌ１命令キャッシュ及びＬ１データキャッシュは、頻繁にまたは最近アクセスされた命令及びデータを一次的に格納する高速ランダムアクセスメモリである。図４Ｂは、本発明の実施形態にしたがうメモリコントローラダイ１０４のタイル４０４を示す。タイル４０４は、Ｌ２キャッシュ、並びに、ハブ、メモリコントローラ、ディレクトリ、ネットワークインターフェース、マイクロスバー接続（自身のクロスバー接続）、ピアクロスバー接続（相手方とのクロスバー接続）を含む構成要素領域４０６を備える。これらのクロスバー接続を、光電子変換器の対応する部分とインターフェースするように構成することができる。Ｌ２キャッシュは、クラスター４０２の４つのコアによって共用される。Ｌ１−Ｌ２インターフェース４０８は、クラスター４０２とタイル４０４のほぼ中央に配置されて、クラスター４０２とタイル４０４との間の電子通信を提供する。
【００２５】
小さく、電力効率の良いコア及びキャッシュは、エネルギーの単位あたり、ほぼ最適な可能な性能を達成する。したがって、本発明用に選択されたコアは５ＧＨｚ（ギガヘルツ）クロックを使用することができ、該コアを、dual-issue（２命令同時発行）、in-order（インオーダー）、及び、マルチスレッド対応のものとすることができ、及び、４つの乗累算演算及び４ワード幅のロード／ストア（記憶）演算が可能なシングル・インストラクション・マルチ・データ（「ＳＩＭＤ」）命令を提供するように構成することができる。ＳＩＭＤを、浮動小数点演算性能を向上させるために設計された低レベル機能の集合とすることができる。ＳＩＭＤプロセスは、１つの命令によって、複数のデータに対して同じ関数（または機能）を実行することができ、これによって、データを操作するために必要なループの回数を少なくすることができる。図３を参照して上述した、５ＧＨｚクロックにしたがって動作するちょうど６４個のクワッドクラスターの場合は、コンピュータ装置１００の計算帯域幅はたとえば１０TFLOP/S（テラフロップス）である。各クラスターは、「エポック（epochs）」と呼ばれる２４クロックサイクルの間に、少なくとも１つのキャッシュライン（たとえば６４バイト〜１２８バイト）を送ることができる。
【００２６】
図５は、本発明の実施形態にしたがう、図４Ａ及び図４Ｂに示すクラスターとタイルの構成要素間の相互作用を示す略図である。ハブ５０２は、符号化された電気信号を、Ｌ２キャッシュ５０４、ディレクトリ５０６、メモリコントローラ５０８、及びネットワークインターフェース５１０に配信する。ハブ５０２は、図３を参照して上述したように、符号化された電気信号を、光学ダイ１０８の光電子変換器へと及び該光電子変換器から送信する役目もある。ネットワークインターフェース５１０は外部ネットワークへの接続を提供し、メモリコントローラ５０８は、Ｌ２キャッシュ５０４、図１に示すメモリ１１０〜１１３、及び、図２に示すＤＩＭＭ２１６〜２１８などの外部メモリへと向かう、及び、それらから出てくるデータの流れを管理（または制御）する。
【００２７】
図６は、本発明の実施形態にしたがって配列された、プロセッサダイ１０２の４つのクラスター６０２、メモリコントローラダイ１０４の４つの対応するタイル６０４、アナログ電子ダイ１０６のパッチ６０６、及び、光学ダイ１０８の光電子変換器６０８の拡大組立分解等角図である。図６に示すように、光電子変換器６０８は、４つの個別の光電子変換器ブロック６１０〜６１３から構成される。各変換器ブロックは、パッチ６０６を介して４つのタイル６０４の１つと電子通信を行う。具体的には、タイル６１５は変換器ブロック６１０と電子通信を行い、タイル６１６は変換器ブロック６１１と電子通信を行い、タイル６１７は変換器ブロック６１２と電子通信を行い、タイル６１８は変換器ブロック６１３と電子通信を行う。変換器ブロック６１０〜６１３は、タイル６１５〜６１８から出力された符号化された電気信号を、それぞれ、符号化されたチャンネルに変換する。この符号化されたチャンネルを、他のクラスターによる処理のためにオンチップ導波路３０８の一部で伝送することができ、または、処理のために、導波路６２０のバンドルで外部装置へと伝送することができる。変換器ブロック６１０〜６１３はまた、バンドル６２０及びオンチップ導波路３０８内を伝送された符号化されたチャンネルを、４つのクラスター６０２によって別々に処理できる符号化された電気信号に変換する。
【００２８】
光学ダイ
図７Ａは、本発明の実施形態にしたがう光学ダイ１０８の略図である。図７Ａに示すように、及び、図３を参照して上述したように、光学ダイ１０８は、２７０個の個別のほぼ平行で交差しないオンチップ導波路３０８と、１６個のほぼ一定間隔で配置された光電子変換器と、各々が８個のオフチップ導波路からなる１６個のバンドルを備える。オンチップ導波路３０８を蛇行構造をなすように配置して、２７０個の全てのオンチップ導波路３０８が、１６個の光電子変換器の各々にフォトニック結合できるようにすることができる。図７Ａは、光電子変換器の各々が４つの変換器ブロックから構成されることを明らかにしている。すなわち、光学ダイ１０８は、各々の変換器ブロックが、メモリコントローラダイ１０４の６４個のタイルの１つと通信するところの６４個の変換器ブロックを備える。図７Ａはまた、蛇行するオンチップ導波路３０８の対向する端部に配置された２つの実質的に（またはほぼ）同一のチャンネルソース７０２及び７０４を明らかにしている。これらのソース７０２と７０４は、それぞれ、６４個の異なるチャンネルからなる同じ組をオンチップ導波路の各々において反対方向に出力するように構成されている。方向を示す矢印７０６は、ソース７０２から出力されたチャンネルが伝送される方向を表し、方向を示す矢印７０８は、ソース７０４から出力されたチャンネルが伝送される方向を表す。蛇行するオンチップ導波路３０８の幅は約１９００μｍである。
【００２９】
本発明の実施形態は、図７Ａに示す蛇行形状を有するオンチップ導波路には限定されない。オンチップ導波路の構成（または構造）は任意の適切な形状を取ることができ、これらの形状は、光電子変換器の数、光電子変換器のレイアウト（構成や配置）、及び、光学ダイ上で利用可能な空間の大きさに依存しうる。
【００３０】
図７Ｂは、本発明の実施形態にしたがう、光学ダイ１０８の図７Ａに示す領域７１０の拡大図である。図を簡潔にするために、図７Ｂに示すように、２７０個の蛇行するオンチップ導波路３０８のうちの８個だけを表示している。図７Ｂは、導波路は、導波路７１４と７１６のように、交差せず、ほぼ平行であることを明らかにしている。
【００３１】
オンチップ導波路３０８を、断面積が約０．２５〜約０．５ミクロンの範囲であるリッジ導波路またはフォトニック結晶導波路とすることができる。図７Ｃは、本発明の実施形態にしたがう、図７Ｂに示す線７Ｃ−７Ｃに沿ったオンチップリッジ導波路３０８の一部分である７１８の断面図である。図を簡潔にするために、オンチップリッジ導波路の一部７１８は、光学ダイ１０８の表面に配置された２７０個のオンチップリッジ導波路のうちの２０個を示している。図７Ｃに示すように、リッジ導波路はバンドル（束）をなして配置されており、各バンドルは、バンドル７２０などのように、４個の導波路を有する。
【００３２】
図７Ｄは、本発明の実施形態にしたがう、２つのほぼ平行なフォトニック結晶導波路の一部の上面図である。図７Ｄにおいて、円７２２などの円は、光学ダイ１０８の誘電体層または半導体基板層内の規則的格子（regular lattice）をなす開口を表している。開口部のない領域は、フォトニック結晶導波路７２４及び７２６である。開口部を、空気、または、基板層の屈折率よりも小さい屈折率を有する適切な誘電体材料で充填することができる。規則的格子をなす開口部は、導波路７２４及び７２６を囲む２次元ブラッグ格子を形成する。この２次元ブラッグ格子は、適切な波長のＥＲを導波路７２４及び７２６に閉じこめる。フォトニック結晶導波路は周知であり、「Fundamentals of Optical Waveguides」（KatsunariOkamoto著、Elsevier Inc. 2005）、「OpticalWaveguide Theory」（Snyder and Love著, Chapman and Hall, London, 1983）、「PhotonicCrystals」（Jean_Michel Lourtioz著、Springer-Verlag, Berlin, 2005）は、この分野における多くの文献のうちのわずか３つの教本である。
【００３３】
図８は、本発明の実施形態にしたがうソース７０２の略図である。ソース７０２は、１つのレーザー８０２と、２つのスターカプラ８０４及び８０６を備える。レーザー８０２を、変調されていない電磁放射の６４個の異なる波長を放射するレーストラック型のモードロック式レーザーとすることができる。各波長すなわち「チャンネル」は、λ１、λ２、λ３、…、λ６４によって表され、各チャンネルは、比較的一定の強度（または輝度）を有する。スターカブラ８０４及び８０６の各々は、図８に示すように、６４個のチャンネルを２７０個のオンチップ導波路３０８のうちの２５８個の導波路の各々に配置する木構造をなすように構成されたビームスプリッタを備える。本発明のいくつかの実施形態では、レーザー８０２を、（Ｍ＋１）個のレーザー波長を生成するハイブリッドIII−V半導体／Siモードロック式レーザーとすることができる（たとえば、A. W. Fang 他による「Integrated AlGalnAs-silicon evanescent race track laser and photodetectors」（Optics Express 15,2315 (2007)）参照）。
【００３４】
光学ダイ１０８は、２４クロックサイクルのエポックにおいて同期して動作する。利用可能な符号化されていないチャンネルは、単一のエポックにおいて、キャッシュライン、または同報メッセージ、または、制御メッセージのいずれかを送信することができる論理チャンネルにグループ化（またはグループ分け）される。１つの論理チャンネルは、１エポックにおいて、１つのキャッシュラインまたは制御メッセージをやりとりすることができる。チャンネルの論理チャンネルへのグループ化は、クラスターが、４つのクロックサイクル（２４クロックサイクル／６チャンネル）毎に１つのキャッシュラインまでを受信し及び送信して、全部で１０テラバイト／秒（６４クラスター×（１２８バイト／４クロック）×５ＧＨｚ）の帯域幅を生じることができるようにするやり方で行われる。
【００３５】
光電子変換器
図９Ａ及び図９Ｂは、本発明の実施形態にしたがう２つのタイプの光電子変換器の略図である。図９Ａにおいて、第１の光電子変換器９００は、４つのオフチップ通信ハブ９０５〜９０８にフォトニック結合された４つの変換器ブロック９０１〜９０４を備える。通信ハブ９０５〜９０８の各々はバンドル９１１〜９１４にフォトニック結合され、各バンドルは８個のオフチップ導波路から構成される。図９Ｂにおいて、第２の光電子変換器９２０は、単一のデバイス（または装置）９２２にグループ化されたオフチップ通信ハブにフォトニック結合された同じ４つの変換器ブロック９０１〜９０４を備える。バンドル９１１〜９１４は、シリアライゼーション（または直列化）／デシリアライゼーション（または非直列化）装置９２４を介してデバイス９２２にフォトニック結合されている。
【００３６】
図１０は、本発明の実施形態にしたがう変換器ブロック１０００の構成要素の略図である。変換器ブロック１０００は、同報システム１００２、データ／制御ブロック１００４、アービトレーションシステム１００６、及び、オフチップ通信ハブ１００８を備える。アービトレーションシステム１００６の動作及びアーキテクチャについては、図１８及び図１９を参照してより詳細に後述する。同報システム１００２は、関連するクラスターが、ほぼ同時に、他の全てのクラスターにデータを送ることができるようにする。データ／制御ブロック１００４は、メモリコントローラダイ１０４の特定のタイル専用のものであって、符号化されたチャンネルを該特定のタイルに送られる符号化された電気信号に変換し、及び、該タイルから出力された符号化された電気信号を、コンピュータ装置内の他のクラスターに送られる符号化されたチャンネルに変換する。データ／制御ブロック１００４のアーキテクチャの（構造的な）実施形態については、図１１〜図１３を参照してより詳細に後述する。アービトレーションシステム１００６は、所与のエポックにおいて、クラスターに、クラスターまたは導波路のバンドルを使用する権利を付与する。図１０に示すように、２７０個のオンチップ導波路３０８のうちの２つは同報システム１００２専用であり、オンチップ導波路３０８のうちの１２個はアービトレーションシステム１００６専用であり、オンチップ導波路３０８のうちの２５６個はデータ／制御ブロック１００４専用である。２５６個のオンチップ導波路は６４個のバンドルに配列される。６４個のバンドルの各々は、メモリダイ１０２内の特定のタイル専用の４個のオンチップ導波路から構成される。
【００３７】
図１０はまた、変換器ブロック１０００の構成要素の寸法を表すパラメータｗ１、ｗ２、ｗ３、ｗ４、及びｗ５を含んでいる。いくつかの実施形態では、ｗ１は、約２１００〜２４００μｍの範囲をとることができ、ｗ２は、約１７００〜２１００μｍの範囲をとることができ、ｗ３は、約３２〜４４μｍの範囲をとることができ、ｗ４は、約８０〜１２０μｍの範囲をとることができ、ｗ５は、約５００〜６００μｍの範囲をとることができる。好ましくは、ｗ１を約２２９０μｍとすることができ、ｗ２を約１９００μｍとすることができ、ｗ３を約３８μｍとすることができ、ｗ４を約１００μｍとすることができ、ｗ５を約５３０μｍとすることができるが、これらの寸法及び範囲を実施例に応じて変更することができる。
【００３８】
図１１は、本発明の実施形態にしたがうデータ／制御ブロック１１００の略図である。データ／制御ブロック１１００は、光学ダイ１０８内の６４個のデータ／制御ブロックのＮ番目のブロックを表す。水平線１１０１〜１１０９は、６４個のデータ／制御ブロックの各々に関連付けられている、各々が４個のオンチップ導波路からなる６４個のバンドルのうちの９個のみを表している（残りの５５個のバンドルは図示されていない）。バンドルにはまた一番上から順に一番下まで１〜６４のラベルが付されており、各ラベルは、特定のデータ／制御ブロックに対応する。各データ／制御ブロックは、他の６３個のデータ／制御ブロックからの符号化されたチャンネル出力を受け取るために特定のバンドルを使用する。残りの６３個のバンドルは、符号化されたチャンネルを該他の６３個のデータ／制御ブロックに送るために、該データ／制御ブロックによって使用される。たとえば、図１１に示すように、データ／制御ブロック１１００は、バンドル１〜Ｎ−１、及び、バンドルＮ＋１〜６４にフォトニック結合された６３個の束ねられた（すなわちバンドルにされた）導波路変調器（たとえば、束ねられた導波路変調器１１１０）を有する。データ／制御ブロック１１００はまた、Ｎ番目のバンドル１１０５にフォトニック結合された２つの束ねられた導波路検出器１１１２及び１１１４を有する。データ／制御ブロック１１００は、１番目〜Ｎ−１番目のバンドル、及び、Ｎ＋１番目から６４番目のバンドルのオンチップ導波路の各々において、６４個の符号化されていない（すなわち、変調されていない）チャンネルをソース７０２及び７０４から受け取る。
【００３９】
図１１に示すように、データ／制御ブロック１１００は、ソース７０２によって提供された符号化されていないチャンネルを使用して、データ／制御ブロックのＮ＋１番目〜６４番目に向けて送られる符号化されたチャンネルを生成し、及び、ソース７０４によって提供された符号化されていないチャンネルを使用して、データ／制御ブロックの１〜Ｎ−１番目に向けて送られる符号化されたチャンネルを生成するように構成されている。たとえば、図１１に示すように、データ／制御ブロック１１００は、方向を示す矢印１１１６〜１１２０によって示すように、ソース７０４起源のバンドル１１０１〜１１０４において符号化されていないチャンネルを受け取り、バンドル１１０１〜１１０４にフォトニック結合された、束ねられた（以下、「束ねられた」を「バンドル化された」という）導波路変調器を用いて、データ／制御ブロックの１〜Ｎ−１に向けて送られるこれらの符号化されていないチャンネル１１１６〜１１２０内のデータを符号化する。一方、データ／制御ブロック１１００はまた、方向を示す矢印１１２１〜１１２５によって示すように、ソース７０２起源のバンドル１１０６〜１１０９において符号化されていないチャンネルを受け取り、バンドル１１０６〜１１０９にフォトニック結合された、バンドル化された導波路変調器を用いて、データ／制御ブロックのＮ＋１〜６４に向けて送られる符号化されていないチャンネル１１１２〜１１２５内のデータを符号化する。データ／制御ブロック１１００は、バンドル化された導波路検出器１１１２及び１１１４を用いて、他の６３個のデータ／制御ブロックによって送られた符号化されたチャンネル１１２０及び１１２１を受け取る。
【００４０】
図１２は、本発明の実施形態にしたがう３つのデータ／制御ブロックの略図である。図１２に示すように、２番目のデータ／制御ブロック１２０２は、２番目のバンドル１１０２で符号化されたチャンネルを受け取るように構成されており、６３番目のデータ／制御ブロック１２０４は、６３番目のバンドル１１０８で符号化されたチャンネルを受け取るように構成されている。データ／制御ブロック１１００及び１２０４、及び、図示されていない他のデータ／制御ブロックは、バンドル１１０２を使用して、符号化されたチャンネルを２番目のデータ／制御ブロック１２０２に送る。これらの符号化されたチャンネルは、それらの間に配置されているデータ／制御ブロックを邪魔されずに（そのまま）通過する。データ／制御ブロック１１００及び１２０２、及び、図示されていない他のデータ／制御ブロックは、バンドル１１０８を用いて、符号化されたチャンネルを６３番目のデータ／制御ブロック１２０４に送る。これらの符号化されたチャンネルは、それらの間に配置されているデータ／制御ブロックを邪魔されずに（そのまま）通過する。バンドル化された導波路変調器及び検出器のアーキテクチャ及び動作については、図１３及び図１４を参照してより詳細に後述する。
【００４１】
本発明の他の実施形態では、データ／制御ブロック１１００を、ソース７０２によって提供された符号化されていないチャンネルを用いて、データ／制御ブロック１〜Ｎ−１に向けて送られる符号化されたチャンネルを生成し、ソース７０４によって提供された符号化されていないチャンネルを用いて、データ／制御ブロックＮ＋１〜６４に向けて送られる符号化されたチャンネルを生成するように構成することができるということに留意されたい。
【００４２】
バンドル化された導波路変調器とバンドル化された導波路検出器はほぼ同じように構成された装置である。図１３は、本発明の実施形態にしたがうバンドル化された変調器／検出器１３００を拡大したものの略図である。図１１及び図１２を参照して上述したように、バンドル化された導波路変調器／検出器１３００は、４つのオンチップ導波路１３０１〜１３０４からなるバンドルにおいてチャンネルを受け取る。バンドル化された導波路変調器／検出器１３００は４つの導波路−マイクロリングシステム（たとえば、導波路−マイクロリングシステム１３０６）を備える。４つの導波路−マイクロリングシステムは、ほぼ平行な導波路１３０１〜１３０４を含んでいるが、導波路１３０１〜１３０４の間の分離距離は、約１０〜１４μｍの範囲をとることができ、この距離は、バンドル化された導波路変調器／検出器１３００の外部にあるバンドル化された導波路１３０１〜１３０４の間の分離距離よりも大きい。導波路−マイクロリングシステムの各々は６４個のマイクロリング（たとえばマイクロリング１３０８）を含む。６４個のマイクロリングは、各導波路の両側に長さ方向に沿って隣接して分布している。マイクロリングの各々は、フォトニック結合された導波路に沿って伝送される６４個のチャンネルの１つと共鳴（または共振）するように構成されている。マイクロリングの構成については、図１７を参照して後述する。
【００４３】
図１３はまた、導波路−マイクロリングシステム１３００の構成要素の寸法を表すパラメータｔ１、ｔ２、ｔ３、及びｔ４を含んでいる。いくつかの実施形態では、ｔ１は約４５〜６５μｍの範囲をとることができ、ｔ２は約２００〜３００μｍの範囲をとることができ、ｔ３は約０．５〜５μｍの範囲をとることができ、ｔ４は約１〜１０μｍの範囲をとることができる。好ましくは、ｔ１を約５７．５μｍとすることができ、ｔ２を約２５５μｍとすることができ、ｔ３を約２μｍとすることができ、ｔ４を約５μｍとすることができるが、本発明は、これらの寸法や寸法の範囲には限定されない。これらの寸法及び寸法の範囲を実施例に応じて変更することができる。
【００４４】
図１４は、本発明の実施形態にしたがうオフチップ通信ハブ１４００を示す。オフチップ通信ハブ１４００は、オフチップ導波路変調器１４０１とオフチップ導波路検出器１４０２を備え、全体の寸法が、約２００〜３００μｍ×約１００〜２００μｍであるが、これらの寸法を実施例に応じて変更することができる。オフチップ導波路変調器１４０１は４つの導波路−マイクロリングシステム１４０３〜１４０６から構成される。導波路−マイクロリングシステム１４０３〜１４０６の各々は、１つのオフチップ導波路及び６４個のマイクロリングの一部を含んでいる。導波路−マイクロリングシステム１４０３〜１４０６の導波路は、それぞれ、４つのビームスプリッタ１４０８〜１４１１を介してオンチップ導波路１４０７にフォトニック結合されている。導波路１４０７は６４個の符号化されていないチャンネルを伝送し、これらのチャンネルは、ビームスプリッタ１４０８〜１４１１によって導波路−マイクロリングシステム１４０３〜１４０６に配置され、次に、該導波路−マイクロリングシステム１４０３〜１４０６を用いて、図１５Ａを参照して後述するように、４つの対応するタイルによって生成された６４個の符号化されていないチャンネルにデータを符号化する。オフチップ導波路検出器１４０２は、符号化されたチャンネルをオフチップメモリ（チップ外のメモリ）などの外部装置から受け取るための４つのオフチップ導波路をさらに含む４つの導波路−マイクロリングシステム１４１２〜１４１５を備える。導波路−マイクロリングシステム１４１２〜１４１５を用いて、符号化されたチャンネルを、４つの電子的に結合されたタイルに伝送される、対応する符号化された電気信号に変換する。
【００４５】
図１５は、本発明の実施形態にしたがう同報システム１５００を示す。同報システム１５００は、約４００〜６００μｍ×２０〜４０μｍの面積寸法を有する、同報変調器１５０２及び同報検出器１５０４を備えるが、これらの寸法を実施例に応じて変更することができる。同報変調器１５０２は、２つのオンチップ導波路１５１０及び１５１２にそれぞれフォトニック結合された２つの導波路−マイクロリングシステム１５０６及び１５０８を備える。同報検出器１５０４は、ビームスプリッタ１５１８及び１５２０を介して、導波路１５１０と１５１２にそれぞれフォトニック結合された２つの導波路−マイクロリングシステム１５１４と１５１６を備える。同報システム１５００は、他の全てのクラスターに対してほぼ同時にデータを送受信するために使用される。
【００４６】
本発明の光電子変換器の実施形態を、６４個のクラスターを備えるコンピュータ装置について図９〜図１５を参照して説明したが、本発明の実施形態はそれらには限定されないということに留意されたい。任意の数のクラスターを有するコンピュータ装置を収容するために、これらの実施形態のスケールアップ（大きくする）やスケールダウン（小さくする）ができることは当業者には直ちに理解されよう。
【００４７】
導波路−マイクロリングシステムの動作
図１６Ａは、本発明の実施形態にしたがう、６４個の符号化されていないチャンネル内のデータを符号化するために使用することができる導波路−マイクロリングシステムを示す。図１６Ａにおいて、６４個の符号化されていない（すなわち、変調されていない）チャンネルλ１、λ２、λ３…、λ６４は導波路１６０２によって伝送される。６４個のマイクロリングの各々は、これらのチャンネルのうちの１つと共鳴（または共振）するように構成されており、これによって、各チャンネルを、関連付けられた隣接するマイクロリングへのエバネセント結合（または一時的な結合）によって取り出すことができる。たとえば、マイクロリング１６０４はチャンネルλ１と共鳴するように構成されている。チャンネルλ１は導波路１６０２に沿って伝送されるので、チャンネルλ１の大部分はマイクロリング１６０４にエバネセント結合（または一時的に結合）される。「オン」電圧と「オフ」電圧のパターンをマイクロリングに印加することによって、情報をチャンネルの強度で符号化することができる。この電圧は、マイクロリングの屈折率を変化させ、その結果、導波路１６０２に沿って伝送されるチャンネルの強度を変調する。電圧のパターンを、メモリコントローラダイ１０４の対応するタイルから出力されるデータ列に対応付けることができる。たとえば、メモリコントローラダイ１０４の１つのタイルによって生成された適切な「オン」電圧を２進数の「１」に対応付け、「オフ」電圧を２進数の「０」に対応付けることができる。「オン」電圧がマイクロリングに印加されると、マイクロリングの共鳴（または共振）がシフト（または変化）して、隣接する導波路に沿って伝送される対応するチャンネルはマイクロリングにはエバネセント結合されない（または一時的な結合を生じない）。換言すれば、「オン」電圧が印加されている間、チャンネルの強度は、チャンネルがマイクロリングを通過するときに比較的変化のない状態を維持する。しかしながら、電圧が「オフ」になるやいなや、該チャンネルはマイクロリングにエバネセント結合（または一時的に結合）され、該マイクロリングを通過するチャンネルの強度は小さくなる。その結果、「オン」と「オフ」の電圧パターンで符号化された同じデータをチャンネルの強度で符号化することができ、この場合、相対的に大きな強度が２進数の「１」に対応し、相対的に小さな強度が２進数の「０」に対応する。
【００４８】
図１６Ｂは、本発明の実施形態にしたがう、６４個の符号化されたチャンネルを導波路から取り出すために使用することができる導波路−マイクロリングシステムを示す。図１６Ｂにおいて、６４個の符号化されたチャンネル
【数１】
が、検出器ブロックの導波路１６０６に入力される。６４個のマイクロリングの各々は６４個のチャンネルのうちの１つと共鳴（または共振）するように構成されており、これによって、各チャンネルを、隣接するマイクロリングへのエバネセント結合（または一時的に結合）によって取り出すことができる。たとえば、符号化されたチャンネル
【数２】
が導波路１６０６に沿って伝送されるときに、該チャンネル
【数３】
に関連付けられた高と低の強度がマイクロリング１６０８にエバネセント結合（または一時的に結合）される。チャンネル
【数４】
に関連付けられた相対的に高い強度と相対的に低い強度のパターンは、マイクロリング１６０８（の両端）に、対応する高電圧と低電圧のパターンを生成する。次に、この電圧パターンは、同じ情報を符号化する電気信号としてメモリ−コントローラダイ１０４内の関連するタイルに送られる。
【００４９】
マイクロリング
図１７は、本発明の実施形態にしたがうマイクロリング１７００の略図である。マイクロリング１７００は導波路１７０２に近接して配置されている。いくつかの実施形態では、マイクロリング１７００は、該マイクロリング１７００内部の半導体基板に形成されたｐ型半導体領域１７０４と、該マイクロリング１７００の外側を囲み、導波路１７０２の反対側にある半導体基板に形成されたｎ型半導体領域１７０６を有する真性半導体から構成される。領域１７０４、１７０６、及び、マイクロリング１７００は、図１６を参照して説明したように、フォトダイオードまたは変調器として使用できるｐ−ｉ−ｎ接合を形成する。導波路１７０２を、図１３〜図１５を参照して説明したように、オンチップ導波路またはオフチップ導波路とすることができる。導波路１７０２の伝送能力はチャンネル導波路に影響を受けやすい場合があり、チャンネルがマイクロリング１７００と共鳴しているときには、大幅に低減する場合がある。これは、該チャンネルがマイクロリング１７００にエバネセント結合（または一時的に結合）するからである。適切な電圧または電流を領域１７０４及び１７０６に印加することによって、マイクロリング１７００の共鳴（または共振）を電子的に変調することができる。マイクロリング１７００を、該マイクロリングに電圧または電流が印加されていないときには、特定のチャンネルが、マイクロリング１７００と共鳴（または共振）して、該マイクロリング１７００にエバネセント結合（または一時的に結合）するように構成することができる。適切な電圧または電流がマイクロリング１７００に印加されているときは、マイクロリング１７００の共鳴（または共振）は変化（シフト）して、同じチャンネルが、邪魔されずに導波路１７０２を通って伝搬する。一方、マイクロリング１７００を、ある電圧または電流がマイクロリング１７００に印加されているときに、特定のチャンネルがマイクロリング１７００と共鳴（または共振）して、該マイクロリング１７００にエバネセント結合（または一時的に結合）するように構成することもできる。電圧または電流が「オフ」になると、マイクロリング１７００の共鳴（または共振）が変化（シフト）して、同じチャンネルが、邪魔されずに導波路１７０２を通って伝搬する。マイクロリング変調器の例については、Q. Xu他による「12.5 Gbit/s carrier-injection-based silicon microringsilicon modulators」（Optics Express 15, 430 (2007)）を参照されたい。
【００５０】
アービトレーション（調停）
クラスターは、リソースとしてだけではなく、他のリソースへのリクエスタ（要求者）としても動作することができる。しかしながら、２つ以上のクラスターが、特定のクラスターなどの同じリソースに、同じエポック中にアクセスを要求する場合がありうる。本発明のクラスターの各々は、これらの種類の衝突を回避するために対応するアービトレーションシステムに電気的に結合されている。簡潔かつ単純にするために、以下では、アービトレーションの実行を、本発明の実施形態にしたがうクラスターのうち４つだけを備える例示的なコンピュータ装置の略図を用いて説明する。その後で、アービトレーションシステムの実施形態を図１９を参照して説明する。
【００５１】
図１８Ａは、本発明の実施形態にしたがう、例示的な４クラスター及びスタック構成のコンピュータ装置１８００の略図である。コンピュータ装置１８００は、４つのクラスター１８０１〜１８０４を備え、これらのクラスターは、４つの対応するデータ／制御ブロック１８０５〜１８０８と電子通信を行う。コンピュータ装置１８００はまた、第１のソース１８１０と第２のソース１８１２を備える。図８を参照して説明した６４個の符号化されていないチャンネルλ１、λ２、λ３、…、λ６４を、導波路の４つのバンドル１８１４〜１８１７の各導波路に放出するように、ソース１８１０及び１８１２を構成することができる。データ／制御ブロックの各々は、特定のバンドルにおいてデータ及び制御チャンネルを受け取り、残りのチャンネルを用いて、データ及び制御チャンネルを他のクラスターに送る。たとえば、データ／制御ブロック１８０６は、１つのバンドル化された導波路復調器１８２０と、図１１及び図１２を参照して説明したように構成されて動作する３つのバンドル化された導波路変調器１８２１〜１８２３を備える。クラスター１８０１〜１８０４の各々は、アービトレーションシステム１８３０と電子通信を行う。
【００５２】
図１８Ｂは、本発明の実施形態にしたがうアービトレーションシステム１８３０の略図である。アービトレーションシステム１８３０は、ソース１８３４にフォトニック結合された電力導波路１８３２、該電力導波路１８３２とフォトニック通信を行うループ導波路１８３６、及び、この実施形態では波長選択要素１８３７〜１８４０である４つの光ダイバーター（または光分流加減器）を備える、この例示的な説明では、波長選択要素はマイクロリングとして実施される。ソース１８３４は光源である。光源の例には、レーザー光源、光ダイオード（または発光ダイオード）、別のシステムから受光された光などがある。アービトレーションシステム１８３０はまた、ループ導波路１８３６内に配置された、各グループが４つの内部マイクロリングからなる４つのグループ１８４１〜１８４４を含む。ソース１８３４は、４つの変調されていないチャンネルλ'１、λ'２、λ'３、及びλ'４を電力導波路１８３２に放出する。マイクロリングのグループ１８４１〜１８４４の各々は、４つのクラスター１８０１〜１８０４のうちの１つと電子通信を行う。具体的には、マイクロリングのグループ１８４１のマイクロリングはクラスター１（１８０１）と電子通信を行い、マイクロリングのグループ１８４２のマイクロリングはクラスター２（１８０２）と電子通信を行い、マイクロリングのグループ１８４３のマイクロリングはクラスター３（１８０３）と電子通信を行い、マイクロリングのグループ１８４４のマイクロリングはクラスター４（１８０４）と電子通信を行う。内部マイクロリングは、図１７を参照して説明したように、ｐ−ｉ−ｎ接合フォトダイオードとして構成されている。図１９を参照して後述するように、６４クラスターコンピュータ装置１００の場合は、別個のソース１８３４は必要ではないということに留意されたい。
【００５３】
図１８Ｂに示すように、４つのマイクロリング１８３７〜１８４０及び内部マイクロリング１８４１〜１８４４の各々には、チャンネル名λ'１、λ'２、λ'３、及びλ'４がラベル付けされている。これらのチャンネル名は、各マイクロリングが、共鳴（または共振）を行い、かつ、エバネセント結合（または一時的に結合）することができる隣接する導波路からのチャンネルを識別する。たとえが、マイクロリング１８３７〜１８４４の各々は、チャンネルλ'１、λ'２、λ'３、及びλ'４のうちの１つだけとそれぞれ共鳴（または共振）をするように個別に構成されている。具体的には、マイクロリング１８３７〜１８４０は、電力導波路１８３２における時計回り方向１８４６から、ループ導波路１８３６における反時計回り方向１８４８へと、チャンネルλ'１、λ'２、λ'３、λ'４とそれぞれエバネセント結合（または一時的に結合）する。
【００５４】
同じ様にして、内部マイクロリング１８４１〜１８４４もまた、ループ導波路１８３６からの特定のチャンネルとエバネセント結合（または一時的に結合）する。しかし、これらの内部マイクロリングは、対応するクラスターによって活性化、すなわち「オン」にされなければならない。たとえば、マイクロリング１８４１を全て、チャンネルλ'１、λ'２、λ'３、λ'４の共鳴（または共振）周波数から１／２だけモードずれるように構成することができる。その結果、チャンネルλ'１、λ'２、λ'３、λ'４は、ループ導波路１８３６に沿って邪魔さらずに（そのまま）マイクロリング１８４１を通過する。しかしながら、対応するクラスター１（１８０１）は、適切な電流を送ることにより、特定のマイクロリングをシフト（変化）させて該マイクロリングを関連するチャンネルと共鳴（または共振）させることができる。次にこのマイクロリングは、このチャンネルをループ導波路１８３６からエバネセント結合（または一時的に結合）して該マイクロリング内で共鳴（または共振）することができる。たとえば、クラスター１（１８０１）はマイクロリング１８５０を「オン」にすることができ、これによって、チャンネルλ'３をループ導波路１８３６からエバネセント結合（または一時的に結合）して該マイクロリング１８５０内で共振させることができる。グループ１８４１内の他のマイクロリングが「オン」にされていない場合には、チャンネルλ'１、λ'２、λ'４は、邪魔されずに（そのまま）通過する。
【００５５】
次に、アービトレーションシステム１８３０を用いて４つのクラスター１８０１〜１８０４のうちの１つがデータの受信に利用可能か否かを判定する方法を、図１８Ａ及び図１８Ｂを参照して説明する。各エポックの直前に、各クラスターはソース１８３４から放出された４つのチャンネルの１つに割り当てられ、クラスター１８０１〜１８０４はクラスター対チャンネルの割り当て状態を知っている。これらの割り当ては、ランダムなものとすることができ、または、クラスターの公平な利用を確保する方法に基づくものとすることができ、かつ、新たなエポックが始まる前のエポック中（例示的な実施例ではエポックの１／３の期間中）に行うことができる。これらのクラスター対チャンネル割り当てはクラスターによって使用されて、さらなる処理のためにどのクラスターがデータの受信に利用できるかが決定される。１実施形態では、エポック毎のチャンネル割り当てを最初に予め決定して、各クラスターにおいてアクセスできるルックアップテーブルに格納することができ、コンピュータロジックを用いて、あるスキーム（計画または方式）にしたがってエポック毎のクラスター対チャンネル割り当てを更新することができる。そのようなスキームの例はラウンドロビン方式である。
【００５６】
１実施形態では、アービター（調停器）はいくつかのダイにわたって存在する。メモリコントローラダイ１０４におけるｘバー（クロスバー）接続は、アービターから要求すべきものを決定する。この要求はアナログダイ１０６を通って、リング変調器と導波路が存在する光学ダイ１０８に伝達される。光学ダイ１０８においてチャンネルをダイバート、すなわち、チャンネルの進路を変えようとする試みがなされ、そのチャンネルは、ダイバートされてすなわち進路を変更されて検出されるか、あるいは、ダイバートされずすなわち進路は変更されずに検出されない。結果として生じた電気信号はｘバー接続まで戻り、該ｘバー接続は、次のエポックでデータを変調器に送ることによって論理チャンネルを使用するのに有用なものとしてまたは有用ではないものとして電気信号を解釈する。
【００５７】
たとえば、あるエポックが始まる前の表Ｉに示すクラスター対チャンネル割り当てについて検討する。
【００５８】
【表１】
【００５９】
表Ｉに示されているように、クラスター１（１８０１）はチャンネルλ’１に割り当てられており、クラスター２（１８０２）はチャンネルλ’２に割り当てられており、以下同様である。クラスター１（１８０１）及びクラスター４（１８０４）が両方とも、データを処理するためにクラスター３（１８０３）を使用することを望んでいると仮定する。図１８Ｂに戻って、クラスター１（１８０１）はマイクロリング１８５０を「オン」にし、クラスター４（１８０４）はマイクロリング１８５２をオンにする。チャンネルλ'３は、マイクロリング１８３９を介して電力導波路１８３２からループ導波路１８３６にエバネセント結合（または一時的に結合）され、次に、チャンネルλ'３は、マイクロリング１８３９の直後にあるループ導波路１８３６に沿って反時計方向１８４８に伝搬する。マイクロリング１８５０は、チャンネルλ'３がマイクロリング１８５２に到達できる前に、ループ導波路１８３６からチャンネルλ'３を取り出す。マイクロリング１８５０と共鳴（または共振）しているチャンネルλ'３は、クラスター１（１８０１）に送られる電気信号を生成する。図１８Ａに戻って、この電気信号がある閾値を超えると、該信号はクラスター１（１８０１）において検出される。クラスター１（１８０１）は、この信号を検出すると、続くエポックの間にデータを変調器１８５６に送り、該変調器１８５６は、該データを符号化してソース１８１０から出力される変調されていないチャンネルに入れる。図１２を参照して説明したように、これらの符号化された（すなわち変調された）チャンネルは次に、バンドル１８１６に沿って検出器１８５８へと伝送されて、クラスター３（１８０３）によって処理される。この特定のエポックにおいて、クラスター１（１８０１）はクラスター３（１８０３）へのアクセス権を取得するので、クラスター４（１８０４）は、次のエポックを待たなければならない。
【００６０】
ここで、クラスター１（１８０１）及びクラスター４（１８０４）が両方とも、データを処理するためにこの場合もクラスター３（１８０３）を使用することを望んでいると仮定する。しかしながら、この場合には、あるエポックの開始前におけるクラスター対チャンネル割り当ては表IIに示されるものであると仮定する。
【００６１】
【表２】
【００６２】
表IIに示すように、クラスター３（１８０３）は現在チャンネルλ'４に割り当てられている。図１８Ｂに戻って、クラスター１（１８０１）はマイクロリング１８６０を「オン」にし、クラスター４（１８０４）はマイクロリング１８６２を「オン」にする。チャンネルλ'４は、マイクロリング１８４０を介して電力導波路１８３２からループ導波路１８３６にエバネセント結合（または一時的に結合）され、次に、チャンネルλ'４は、マイクロリング１８４０の直後にあるループ導波路１８３６に沿って反時計方向１８４８に伝搬する。しかしながら、このエポックの前に、マイクロリング１８６２は、チャンネルλ'４がマイクロリング１８６０に到達できる前に、ループ導波路１８３６からチャンネルλ'４を取り出す。チャンネルλ'４は、マイクロリング１８６２において共鳴（または共振）して、クラスター４（１８０４）に送られる電気信号を生成する。ここで、図１８Ａに戻って、この電気信号がある閾値を超えると、クラスター４（１８０４）がこの信号を検出する。クラスター４（１８０４）は、この信号を検出すると、上述したように、処理のために続くエポックの間にデータをクラスター３（１８０３）に送る。この特定のエポックにおいて、クラスター４（１８０４）はクラスター３（１８０３）へのアクセス権を取得するので、クラスター１（１８０１）は、次のエポックを待たなければならない。
【００６３】
図１９は、本発明の実施形態にしたがう、関連するクラスターＮに対応するアービトレーションシステム１９００を示す。このアービトレーションシステムは８個のアービター１９０１〜１９０８を備える。アービターの各々は、導波路−マイクロリングシステムと、４つの中央導波路１９１１〜１９１４の１つにフォトニック結合された１つのマイクロリングを備える。たとえば、アービター１９０１は、１つの導波路−マイクロリングシステム１９１６と、中央導波路１９１１にフォトニック結合された１つのマイクロリング１９１８を備える。アービター１９０１をクラスターＮによって用いて、要求されたクラスターＭがデータを受信するのに利用できるか否かを決定することができ、同じ導波路１９２０に接続された他のアービター（不図示）も、それらに関連するクラスターについて同じことを行うことができる。
【００６４】
単純にするために、アービトレーションシステム１９００は、コンピュータ装置１００の６４個のアービトレーションシステムのうちの１つ（たとえば、図１０に示すアービトレーションシステム１００６）を表すものとする。６４個の全てのクラスターが、導波路１９２０に接続されたアービターを用いて、どのクラスターがデータを受信するのに利用できるかを決定するものとする。ソース７０２または７０４などのソースが、６４個のチャンネルλ１、λ２、λ３、…、λ６４を導波路１９１１に１９２２で示す方向に配置する。アービターの各々は、マイクロリング１９１８などのマイクロリングを有し、該マイクロリングは、電力導波路１９１１からチャンネルλ１、λ２、λ３、…、λ６４の１つを取り出して、導波路１９２０に対応するチャンネルを配置して、１９２４で示す方向に伝送する。たとえば、マイクロリング１９１８を、電力導波路１９１１からチャンネルλＮを取り出すように構成することができる。導波路−マイクロリングシステム１９１６の６４個のマイクロリングの各々は、適切な電流が印加されると、導波路１９２０によって伝送される６４個の変調されていないチャンネルλ１、λ２、λ３、…、λ６４のうちの１つを取り出すように構成されている。ここで、クラスターＮが、次のエポック中に処理されることになるデータをクラスターＭに送ることを望んでいるとする。前のエポックの最後の１／３の期間の間に、クラスターＮは、クラスター対チャンネル割り当てにおいてクラスターＭにチャンネルλ６３が割り当てられたということを決定（判定）する。クラスターＮは、マイクロリング１９２２を「オン」にすることによって応答する。マイクロリング１９１８はチャンネルλＮだけを取り出すように構成されているので、チャンネルλ６３は、導波路１９２０に接続された異なるアービター（不図示）によって電力導波路１９１１から取り出され、チャンネルλ６３は、導波路１９２０に沿って１９２４で示される方向に送られる。チャンネルλ６３が、データを処理するためにクラスターＭを使用することを望んでいるかもしれないクラスターのアービターによって妨害されないと仮定すると、チャンネルλ６３は、閾値を超える電気信号を生成するマイクロリング１９２２へのエバネセント結合（または一時的に結合）によって取り出される。クラスターＮは、図１２を参照して説明したように、クラスターＭにデータを送ることによって応答する。チャンネルλ６３がマイクロリング１９２２に到達する前に、該チャンネルλ６３が別のクラスターＫによって取り出される場合には、クラスターＫは、処理のためにデータをクラスターＭに送ることができ、クラスターＮは、次のクラスター対チャンネル割り当て及び次のエポックを待つ。
【００６５】
８個のアービター１９０１〜１９０８の１つの動作を説明したが、いくつかの他のアービターを用いて、他のクラスターが利用できるか否か、及び、外部装置（または外部デバイス）が利用できるか否か、を決定できることに留意されたい。ある１つのエポック中のそれぞれの時刻でこれらの決定を行うことができる。
【００６６】
上述したように、例示したマルチコアコンピュータ装置に加えて、フォトニック相互接続及びアービトレーションシステムの実施形態を、３次元スタック構成及び複数のメモリコントローラを有することができる他のコンピュータシステム装置（たとえば、メモリシステム装置）において実施することができる。
【００６７】
図１８Ａ〜図１９に関連して説明した全光アービトレーションシステムの実施形態は、アービトレーション（調停）を電力配送と組み合わせたシステムを例示しており、また、異なるリソース（たとえば、コンピュータシステム装置内のクラスター）に関連する論理光チャンネルの割り当てが変更されること、または、該割り当てが固定されていないことを例示している。上述したように、これは公平さをもたらす。
【００６８】
図２０Ａは、本発明の別の実施形態にしたがう、優先順位付け方式が固定された（すなわち公平ではない）全光アービトレーションシステムの略図である。アービトレーションシステム２０００を、フォトニック相互接続の一部とすることができ、または、光相互接続の全部分に適用することができる。例示的なアービトレーション光学部２００２が、データ経路光学部２００４と共に図示されており、データ経路光学部２００４は、受信側のコンピュータシステムの構成要素（該構成要素に対して、データがある時間期間のウインドウ（たとえばエポック）で送られるように要求される）に関連付けられている光受信機２０１６の相対的な位置を示すためにも図示されている。この例では、データ部分はそれ自体の光入力を有しており、該光入力は、アービトレーションで勝利を収めた関連するコンピュータシステムの構成要素から２１６に関連する所望の受信構成要素に送られるデータで変調されることになる。光入力２００３を、レーザー光源２００６によって生成された信号から進路を変更された光の一部、または、レーザー光源２００６から生成された信号から分離された光の一部とすることができ、この場合、該光入力は変調されていない（場合がある）。しかしながら。データ経路光学部２００４に対する光パワー（または光出力）２００３は、受け取られないか、または、アービトレーションシステムに関連する光ダイバータ（たとえば、「０ａ」または「１ａ」または「２ａ」）からは送られない。
【００６９】
レーザー光源２００６は、電力導波路２００８に沿って光として電力を提供する。光ダイバータ０ａ、１ａ、１ｂの各々は、あるアービトレーション方式またはプロトコルにしたがって許可されたときに電力導波路２００８からの光と結合する。この例では、ゼロ番目の光ダイバータ０ａがレーザー光源２００６からの光路に一番近く、１番目の光ダイバータ１ａがレーザー光源２００６の光路に次に近く、２番目の光ダイバータ２ａがレーザー光源２００６から光学的に一番遠い。アービトレーションシステム２０００は、光ダイバータ０ａ、１ａ、及び２ａ、並びに、それぞれの検出器を含むアービトレーション部２００２によって表されている。該検出器は、ゼロ番目の光ダイバータ０ａとアービター０ロジックとの間に結合されたゼロ番目の検出器２０１８、１番目の光ダイバータ１ａとアービター１ロジックとの間に結合された１番目の検出器２０２２、２番目の光ダイバータ２ａとアービター２ロジックとの間に結合された２番目の検出器２０２６を含む。アービターロジックユニットの各々は、コンピュータシステム装置のコンピュータシステム構成要素に関連付けられている。１実施形態では、光ダイバータ（０ａ、１ａ、２ａ）を、それぞれの光検出器（２０１８、２０２２、２０２６）が任意のダイバートされた（すなわち、進路を変えられ、または、分岐された）光を受け取るために結合されている、受動性の光タップまたは受動性の光スプリッタとすることができる。
【００７０】
光ダイバータの各々を、上記のマルチコアの例のように、リング変調器などの波長選択要素として実施することもできる。追加の検出器２０１８，２０２２、２０２６は、光ダイバータリング変調器が、それ自体の電気通知信号を生成できるときには必要でない場合がある。光ダイバータ０ａ、１ａ、及び２ａに関連するコンピュータシステムの構成要素のいずれかが、受信機２１６に関連する構成要素に信号を送る要求を有している場合には、関連するコンピュータシステムの構成要素のアービターロジック（０、１、２）が、活性化信号（または起動信号）を、それのそれぞれのリング変調器光ダイバータ０ａ、１ａ、及び２ａに送る。図示の例では、アービター１が光ダイバータ１ａを起動し、該光ダイバータ１ａは、レーザー光源２００６からの光を第１の検出器２０２２にダイバートし、該第１の検出器２０２２は、ダイバータ１ａが電力導波路２００８からの光を正常にダイバートしたこと、及び、構成要素１が、それのデータを次の指定された時間期間（たとえばエポック）で、光受信機２０１６に関連する構成要素に送ることができることを、アービター１ロジックに知らせる電気信号を送る。使用可能な他のタイプの変調器はチャンネルアジャイル（agile）変調器である。
【００７１】
アービター１ロジックは、要求している構成要素（たとえば、メモリコントローラまたはコアまたはネットワークインターフェース）に、それの要求を次に満たすことができることを知らせることができる。アービター１ロジックは、変調器１ｂを起動して、その要求または要求されたデータを光入力２００３の光信号に符号化して、光受信機２０１６によって受信されることができる論理チャンネルを構成可能な１つ以上の波長チャンネル（または波長チャネル）でデータ導波路２０３０に送ることができる。この例では、レーザーソース２００６がアービトレーションシステム部２００２の外部の電力源として使用されないので、レーザーソース２００６からの光を変調することができる（たとえば、アービトレーションに勝利したことを通知することができる）。電力の配送がアービトレーション光源と結合していない独立型のアービトレーションは、１つのアービトレーションが、使用されている複数の導波路または論理チャンネルをもたらすことができる場合をサポートすることができる。アービトレーション信号用に使用される１つまたは複数の特定の導波路は、論理チャンネルが利用可能であることを表しているが、受信構成要素が、同じそれらの特定の導波路において通信する必要があることは表していない。
【００７２】
この例では、コンピュータシステムの構成要素１がアービトレーションに勝利している（すなわち、アービトレーションにおいて優先権を獲得した）。光ダイバータ１ａによる光のダイバート（すなわち進路変更）によって、レーザー光源２００６からの光が光ダイバータ２ａに到達するのが阻止される。アービター２ロジックは、それが依然としてアクセス権を付与されていないので、それのデータを送るためには少なくとも次の指定された時間期間を待たなければならないことを決定する。この例は、アービトレーションシステム２０００が、固定された優先順位付けアービトレーション方式を有していて、構成要素０が構成要素１よりも常に優先し、そしてまた、光受信機２０１６に関連する構成要素へのアクセス権が与えられる際に、構成要素１が構成要素２よりも常に優先するという点で必ずしも公平ではないということを例証している。
【００７３】
図２０Ａ（及び後述する図２０Ｂ）は、光アービトレーションモジュールを含むアービトレーションモジュールの３つの例を示す。アービトレーションモジュールの各々は、アービターロジックユニット（アービター０、１、２）及び関連する光アービトレーションモジュールを備え、これらのアービターロジックユニットを通じて、一組のコンピュータシステムの構成要素は、フォトニック相互接続へのアクセスに影響を及ぼすことができ、該関連する光アービトレーションモジュールは、電力導波路２００８からの光をダイバートして（すなわち、該光の進行方向を変えて、あるいは、該光を分岐させて）、アービトレーション方式にしたがってアクセスが認められたことを示すことができる。
【００７４】
図２０Ｂは、アービトレーションシステムの実施形態の別のバージョン２００１を示しており、該実施形態では、データ転送などのフォトニック相互接続の別の機能部への光パワーの配送が、アービトレーションと結合または組み合わされる。この実施形態では、変調器「０ｂ」、「１ｂ」、「２ｂ」は、光ダイバータ０ａ、１ａ、２ａによってそれぞれ配送される、レーザー２００６からの変調されていない光パワーを受け取るように位置決めされている。アクセスが認められたコンピュータシステムの構成要素からのデータまたは要求は、導波路２０３０に対するアービトレーションに勝利した１または複数の割り当て済みのフォトニック相互接続データチャンネルにおける伝送のために、変調されていない光上に符号化される。
【００７５】
説明を簡単にするために、１つまたは複数のアービトレーションチャンネルは、フォトニック相互接続のデータチャンネル部からの個別の導波路を横断するものとして図示されている。しかしながら、アービトレーションチャンネル及びデータチャンネルを構成する波長を、波長分割多重することができ、及び、同じ光導波路によって伝送することができる。
【００７６】
図２１は、アービトレーション方式を利用することができるアービトレーションシステム２００１の略図であり、該システムは、使用する導波路の数を増やすことなく、コンピュータシステムの複数の構成要素に複数の受信構成要素へのアクセスを付与することができる。
【００７７】
この例では、レーザー光源２００６は、図２０Ｂに関して説明したように変調されていない光パワーを配送するだけでなく、波長分割多重（ＷＤＭ）された、または、高密度波長分割多重（ＤＷＤＭ）された個別の波長の変調されていない光を出力する。ゼロ番目の光ダイバータ０ａ、１番目の光ダイバータ１ａ、２番目の光ダイバータ２ａの各々を、調整可能な変調器（たとえば、チャンネルアジャイル変調器）、または、列状に配列された固定式変調器（fixed modulator）（たとえば、リング変調器）で実施することができる。同様に、ゼロ番目の変調器０ｂ、１番目の変調器１ｂ、２番目の変調器２ｂの各々を、調整可能な変調器または列状に配列された固定式変調器で実施することができる。受信機２０１６は好ましくは固定周波数受信機である。
【００７８】
この例で、ある構成要素が特定の受信機との通信を望んでいる場合には、それぞれのアービターロジックが、該アービターロジックのぞれぞれのダイバータと変調器とを、速度が重要であれば同時（または並列）に、あるいは、電力または信頼性に制約がある場合には逐次的に、該受信機に対応する波長に合うように調整する（または同調させる）。この方式は、導波路の数を増やすことなく、構成要素が、複数の受信機に対するアービトレーション（調停）を行うことを可能にする。
【００７９】
この例をより詳細に説明すると、ゼロ番目の光ダイバータ０ａは、電力導波路２００８からのゼロ番目の波長の変調されていない光２１０２をダイバートし、１番目の光ダイバータ１ａは、１番目の波長の変調されていない光２１０４をダイバートする。ゼロ番目の検出器２０１８及び１番目の検出器２０２２は、それらのそれぞれの関連する構成要素に対するアービトレーションを正常に検出する。ゼロ番目の変調器０ｂ及び１番目の変調器１ｂは、それぞれ、ゼロ番目の波長の変調されていない光２１０２と１番目の波長の変調されていない光２１０４を受け取り、それぞれ、ゼロ番目の波長の変調された光２１０６と１番目の波長の変調された光２１０８をデータ導波路２０３０へと出力することができる。
【００８０】
図２２は、本発明の１実施形態にしたがう別のアービトレーションシステム２２００の略図である。アービトレーションプロトコルは、トレードオフ及び最適化を行うことができるいくつかの特性（たとえば、単純さ、速度、集中か分散か、公平さ、及び優先順位付け）を有している。図２０Ａに関して説明したように、図２０Ａのアービトレーションシステム２０００は、固定された優先順位を有し、それゆえ、公平ではない。
【００８１】
アービトレーションシステムは、光学的に実施されるトークンプロトコルを提供する。この例では、単一のリソースに対するアービトレーションを行うことを試みる１０個のモジュール０〜９がある。トークンの概念は、それらのモジュールが、電力導波路２２０４からの光をアービトレーション導波路２２０６にダイバートする能力を有し、それらのモジュールのうちのどの１つのモジュールが光をダイバートするかをアービトレーション毎に変更することができる、という事実によって表される。優先順位を毎回変更することによって、モジュールのどれもが、同じ平均優先順位を有し、これによって、公平なアービトレーションメカニズムが得られるにように、アービトレーションが行われる。
【００８２】
アービトレーションシステム２２００において、１番目のモジュール２２０８は、「１ａ」で示されている１番目の光ダイバータ２２１０を用いて電力導波路２２０４からの光をアービトレーション導波路２２０６へとダイバートする。１番目の光ダイバータ２２１０をリング変調器で実施することができる。アービトレーション導波路２２０６に対するアービトレーションは、図２０Ａに関して説明したのと同様のやり方で行われる。
【００８３】
この例では、３番目のモジュール２２１２、４番目のモジュール２２１４、７番目のモジュール２２１６、８番目のモジュール２２１８が、それぞれ、モジュール３、４、７、８として示されており、アービトレーション導波路２２０６からの光をダイバートすることを試みる。８番目のモジュール２２１８は、その光が最初に該モジュールのそばを通るので、該光を正常にダイバートして検出し、これによって、アービトレーションに勝利してリソースを使用するための権利を得る。１番目、３番目、４番目、７番目、及び８番目という表記は、電力導波路２２０４を駆動するレーザー光源２２２０に対するモジュール２２０２の近接度を表しており、番号が小さいほど、レーザー光源２２２０に光学的に近い。
【００８４】
次のアービトレーション段階の始めに、１番目のモジュール２２０８（すなわちモジュール１）以外のモジュールが、その光をアービトレーション導波路２２０６にダイバートし、これによって、その回の優先順位が変化することになる。次にどのモジュールがその光をダイバートするかは所望のプロトコルに依存する。１つの可能性のあるアービトレーション方式は、最高の優先順位が単に各モジュールを順に巡回する単純なラウンドロビン方式である。
【００８５】
ラウンドロビン方式では、次の段階において、モジュール２として示されている２番目のモジュール２２２２がその光をダイバートし、その次の段階で、３番目のモジュール２２１２が続き、以下同様である。複数の波長が電力導波路２２０６に多重化されると、各モジュールにおいて、特定の波長または波長のグループを同様にラウンドロビン方式でダイバートすることができる。たとえば、１０個の波長が存在する場合には、第１の波長を、最初の１番目のエポックでモジュール０ａによってダイバートすることができる。次のエポックでは、モジュール２２０８（１ａ）だけがそれの光ダイバータを起動して、その第１の波長をダイバートすることができる。各モジュールは、同期クロック信号を経由したのはどのエポックであるかを知っているだけでよく、それらのエポック中に、アービターロジックによって局所的に記憶することができる異なる波長にアクセスすることができるので、この場合も、アービトレーションを分配することができる。アービトレーションモジュールは、前にどのモジュールにアクセス権が付与されていたかを知っている必要はなく、したがって、コンピュータシステム装置内のグローバルな通信を要求するのではなく、アービトレーションが分散された状態を維持する。このように毎回優先順位を変更することによって、図２０Ａのアービトレーションシステム２０００に関して説明した固定された優先順位方式に比べて公平さを大幅に改善することができる。アービトレーションシステム２２００用の別のアービトレーション方式は、リソースの現在の保持者（リソースを現在保持しているモジュール）が次のアービトレーションサイクルでは優先順位が一番低いモジュールになるように優先順位を割り当てることを含むことができる。しかしながら、これは、グローバルな（すなわちシステム全体におよぶ）情報交換要件を導入する。
【００８６】
光は瞬時には伝わらないため、これらの方式において考慮しなければならないタイミングに関する事項がある。新しい段階が始まると、新たなダイバータは、光が電力導波路に到着するのを待たなければならない場合がある。さらに、あるモジュールは、前の段階からの使い残しの光ではなく、現在のダイバータからの光を該モジュールが使用することを確保しておく必要がある。
【００８７】
各段階において、次のより番号が大きいモジュールがダイバータになる（及び、一番大きな番号のモジュールから０の番号のモジュールに戻る）ラウンドロビン方式では、モジュールは、光が電力導波路２２０４上を次のダイバータに伝わるのを待たなければならず、その後、（アービトレーションの）勝利者が該ダイバータから最大限遠くに離れている場合には、リング全体を１回通過する時間（またはリングを完全に一巡する時間）待たなければならない。リング全体の１回の通過時間は、モジュール２２０２の各々が、前の段階ではなく新たな段階からの光を確実に認識するのに必要な時間量でもある。
【００８８】
（レプリケーションまたはＷＤＭによって実施される）Ｎ個のモジュールとＮ個のアービターがあり、かつ、すべての段階において、全てのＮ個のモジュールが、均一かつランダムに分配されるように選択される受信機に送信することを望む場合には、この方式は、Ｎが大きくなるにつれて、１−ｅ−１（約０．６３２）の利用度に近付くであろう。我々は、アービトレーションを数回（すなわち数ラウンド）実行することによってこの利用度を改善することができるが、この場合、各回において、前回の敗者間でアービトレーションが行われる。Ｒ個の回数（ラウンド）がある場合には、利用度はＮが増えるにしたがい１−ｅ−Ｒに近づくだろう。
【００８９】
上述したように、トークンプロトコルは、電力配送とアービトレーションを組み合わせない。電力導波路２２０４とアービトレーション導波路２２０６の間の中間にある別の組の変調器及び別の導波路を追加することによって、かかる組み合わせを行うことができる。図２２のアービトレーション導波路２２０６が、図２０Ｂの電力導波路２００８として機能し、図２０Ｂのデータ導波路２０３０に光を伝送するための各検出器を伴うリング変調器がある場合には、かかる組み合わせは、電力配送とトークンアービトレーションを組み合わせたプロトコルを生じるであろう。
【００９０】
これらのアービトレーションプロトコルを実施するために必要な光パワーを、電気的に実施する場合、特に、長い距離にわたって行われる場合または非常に速い速度で行われる場合、に比べて大幅に小さくすることができるであろう。さらに、アービトレーション導波路２２０６のリングのサイズに依存して、このソリューションは、非常に短い時間で決定を下す可能性を有している。オンチップリングは、わずか数ナノ秒で決定を下すことができるが、これに比べて、電気的ソリューションは多くの場合１０倍以上遅い。
【００９１】
以上の記述は、説明のためのものであり、本発明を十分に理解できるようにするために特定の用語を使用した。しかしながら、当業者には、本発明を実施するために特定の細部は必要ではないことは明らかであろう。本発明の特定の実施形態についての上記記述は例示と説明のために提示されたものである。上記記述は、本発明を網羅することも、本発明を開示した形態そのものに限定することも意図していない。上記の教示に照らして多くの変更及び変形が可能であることは明らかである。それらの実施形態は、本発明の原理及びその実際の適用を最もよく説明し、これによって、当業者が、検討している特定の用途に適した種々の変更を加えて本発明及び種々の実施形態を最大限利用することができるようにするために、図示及び説明されている。本発明の範囲は、特許請求の範囲及びそれの等価物によって画定されることが意図されている。
【特許請求の範囲】
【請求項１】
コンピュータシステムにおける通信を提供するフォトニック相互接続と共に使用する光アービトレーションシステム（１８３０、２００１）であって、
第１の導波路（１８３２、２００８）と、
前記第１の導波路（１８３２、２００１）で光を送るための光源（１８３４，２００６）と、
前記光をダイバートするために前記第１の導波路に結合された第１の光ダイバータ（１８３７、１８３８、１８３９、１８４０、２０１０、２０１２、２０１４）と、
前記光を検出するために前記第１の光ダイバータに結合された第１の検出器（１８４１、１８４２、１８４３、１８４４、２０１８、２０２２、２０２６）と、
前記第１の検出器による前記光の検出に応答してデータを伝送するために光を変調するための第１の変調器（１８４１、１８４２、１８４３、１８４４、０ｂ、１ｂ、２ｂ）と、
前記変調された光を伝送するために前記第１の変調器に結合されたデータ導波路（１８１４、１８１５、１８１６、１８１７、２０３０）
を備えるシステム。
【請求項２】
前記第１の導波路が、変調されていない光を伝送する電力導波路（１８３２、２００８）であり、前記第１の変調器が、前記変調されていない光を変調するために前記第１の検出器に結合される、請求項１のシステム。
【請求項３】
前記第１の光ダイバータがリング変調器（１７００）を備える、請求項１のシステム。
【請求項４】
前記電力導波路（１８３２、２００８）に結合された第２の光ダイバータ（１８３８、２０１２）をさらに備え、前記第１の光ダイバータ（１８３７、２０１０）が、前記光源と前記第２の光ダイバータの間にある、請求項２のシステム。
【請求項５】
前記光源（１８３４、２００６）が第１の波長の変調されていない光と第２の波長の変調されていない光を送るためのものであり、
前記第１の光ダイバータ（１８３７、２０１０）が、前記第１の波長の変調されていない光をダイバートするためのものであり、
さらに、前記第２の波長の変調されていない光をダイバートするために前記電力導波路に結合された第２の光ダイバータ（１８３８、２０１２）を備える、請求項１のシステム。
【請求項６】
前記システムが、優先順位が固定されたアービトレーション方式（２０００）を提供する、請求項１の光アービトレーションシステム。
【請求項７】
前記システムが、優先順位が固定されていないアービトレーション方式（１８３０、２２００）を提供する、請求項１の光アービトレーションシステム。
【請求項１】
コンピュータシステムにおける通信を提供するフォトニック相互接続と共に使用する光アービトレーションシステム（１８３０、２００１）であって、
第１の導波路（１８３２、２００８）と、
前記第１の導波路（１８３２、２００１）で光を送るための光源（１８３４，２００６）と、
前記光をダイバートするために前記第１の導波路に結合された第１の光ダイバータ（１８３７、１８３８、１８３９、１８４０、２０１０、２０１２、２０１４）と、
前記光を検出するために前記第１の光ダイバータに結合された第１の検出器（１８４１、１８４２、１８４３、１８４４、２０１８、２０２２、２０２６）と、
前記第１の検出器による前記光の検出に応答してデータを伝送するために光を変調するための第１の変調器（１８４１、１８４２、１８４３、１８４４、０ｂ、１ｂ、２ｂ）と、
前記変調された光を伝送するために前記第１の変調器に結合されたデータ導波路（１８１４、１８１５、１８１６、１８１７、２０３０）
を備えるシステム。
【請求項２】
前記第１の導波路が、変調されていない光を伝送する電力導波路（１８３２、２００８）であり、前記第１の変調器が、前記変調されていない光を変調するために前記第１の検出器に結合される、請求項１のシステム。
【請求項３】
前記第１の光ダイバータがリング変調器（１７００）を備える、請求項１のシステム。
【請求項４】
前記電力導波路（１８３２、２００８）に結合された第２の光ダイバータ（１８３８、２０１２）をさらに備え、前記第１の光ダイバータ（１８３７、２０１０）が、前記光源と前記第２の光ダイバータの間にある、請求項２のシステム。
【請求項５】
前記光源（１８３４、２００６）が第１の波長の変調されていない光と第２の波長の変調されていない光を送るためのものであり、
前記第１の光ダイバータ（１８３７、２０１０）が、前記第１の波長の変調されていない光をダイバートするためのものであり、
さらに、前記第２の波長の変調されていない光をダイバートするために前記電力導波路に結合された第２の光ダイバータ（１８３８、２０１２）を備える、請求項１のシステム。
【請求項６】
前記システムが、優先順位が固定されたアービトレーション方式（２０００）を提供する、請求項１の光アービトレーションシステム。
【請求項７】
前記システムが、優先順位が固定されていないアービトレーション方式（１８３０、２２００）を提供する、請求項１の光アービトレーションシステム。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６Ａ】
【図１６Ｂ】
【図１７】
【図１８Ａ】
【図１８Ｂ】
【図１９】
【図２０Ａ】
【図２０Ｂ】
【図２１】
【図２２】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６Ａ】
【図１６Ｂ】
【図１７】
【図１８Ａ】
【図１８Ｂ】
【図１９】
【図２０Ａ】
【図２０Ｂ】
【図２１】
【図２２】
【公表番号】特表２０１１−５０１６１７（Ｐ２０１１−５０１６１７Ａ）
【公表日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願番号】特願２０１０−５３１０４９（Ｐ２０１０−５３１０４９）
【出願日】平成２０年１０月２３日（２００８．１０．２３）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０１２１１９
【国際公開番号】ＷＯ２００９／０５５０３２
【国際公開日】平成２１年４月３０日（２００９．４．３０）
【出願人】（５０３００３８５４）ヒューレット−パッカード デベロップメント カンパニー エル．ピー． (1,145)
【Ｆターム（参考）】
【公表日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願日】平成２０年１０月２３日（２００８．１０．２３）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０１２１１９
【国際公開番号】ＷＯ２００９／０５５０３２
【国際公開日】平成２１年４月３０日（２００９．４．３０）
【出願人】（５０３００３８５４）ヒューレット−パッカード デベロップメント カンパニー エル．ピー． (1,145)
【Ｆターム（参考）】
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