サンプル・ホールド回路
【課題】サンプリング精度を向上できるサンプル・ホールド回路をを提供する。
【解決手段】第１の動作モードにおいて、キャパシタ１には、入力端子Ｔｉｎに入力される信号電圧ＶＩＮからオフセット電圧ＶＯＦＳＴを差し引いた電圧が印加される。第２の動作モードになると、演算増幅器ＯＰ１には、キャパシタ１に保持される電圧ＶＳＭＰが入力される。そのため、第２の動作モードでは、キャパシタ１に保持される電圧ＶＳＭＰにオフセット電圧ＶＯＦＳＴを足し合わせた電圧が、演算増幅器ＯＰ１から出力される。このとき、キャパシタ１には、信号電圧ＶＩＮからオフセット電圧ＶＯＦＳＴを差し引いた電圧ＶＳＭＰが保持されているため、これにオフセット電圧ＶＯＦＳＴを足し合わせた電圧は、第１の動作モードにおいて入力端子Ｔｉｎに入力される信号電圧ＶＩＮとほぼ等しくなる。
【解決手段】第１の動作モードにおいて、キャパシタ１には、入力端子Ｔｉｎに入力される信号電圧ＶＩＮからオフセット電圧ＶＯＦＳＴを差し引いた電圧が印加される。第２の動作モードになると、演算増幅器ＯＰ１には、キャパシタ１に保持される電圧ＶＳＭＰが入力される。そのため、第２の動作モードでは、キャパシタ１に保持される電圧ＶＳＭＰにオフセット電圧ＶＯＦＳＴを足し合わせた電圧が、演算増幅器ＯＰ１から出力される。このとき、キャパシタ１には、信号電圧ＶＩＮからオフセット電圧ＶＯＦＳＴを差し引いた電圧ＶＳＭＰが保持されているため、これにオフセット電圧ＶＯＦＳＴを足し合わせた電圧は、第１の動作モードにおいて入力端子Ｔｉｎに入力される信号電圧ＶＩＮとほぼ等しくなる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号の電圧をサンプリングして保持するサンプル・ホールド回路に関するものである。
【背景技術】
【０００２】
サンプリング・ホールド回路は、例えばＡ／Ｄコンバータ、撮像デバイスの信号転送回路、ピーク検出器など、アナログ信号を所望のタイミングでサンプリングして保持する用途に幅広く用いられている回路である。
【０００３】
図６は、そのサンプリング・ホールド回路の一般的な構成の一例を示す図である。
図６に示すサンプリング・ホールド回路は、ｎチャンネルＭＯＳ型のトランジスタＱ１，Ｑ２，Ｑ３と、キャパシタＣ１と、演算増幅器ＯＰＡとを有している。
【０００４】
サンプリング対象の信号を入力するための入力端子Ｔｉｎと演算増幅器ＯＰＡの正入力端子との間には、トランジスタＱ１とＱ２が直列に接続される。
そのトランジスタＱ１およびＱ２の接続点と基準電圧ＶＲＥＦの供給線との間には、入力信号の電圧をサンプリングするためのキャパシタＣ１が接続される。また、演算増幅器ＯＰＡの正入力端子と基準電圧ＶＲＥＦとの間には、トランジスタＱ３が接続される。
演算増幅器ＯＰＡの出力は、その負入力端子に接続されるとともに、サンプリングした信号電圧を出力するための出力端子Ｔｏｕｔに接続される。
【０００５】
出力信号を負入力端子にフィードバックした構成を有する演算増幅器ＯＰＡは、増幅率が１倍の非反転型の電圧増幅器、すなわち電圧バッファ回路として機能する。正入力端子に電圧を入力すると、これとほぼ等しい電圧が演算増幅器ＯＰＡから出力される。
【０００６】
図７は、図６に示すサンプリング・ホールド回路の動作を説明するための信号波形図である。
【０００７】
入力信号をサンプリングする期間において、図７（Ａ），（Ｂ）に示すように、トランジスタＱ１およびＱ３のゲート電圧Ｖｇ１がハイレベルに設定され、トランジスタＱ２のゲート電圧Ｖｇ２がローレベルに設定される。これにより、トランジスタＱ１およびＱ３がオンし、トランジスタＱ２がオフする。
【０００８】
サンプリング期間においてトランジスタＱ１がオンすると、キャパシタＣ１には、入力端子Ｔｉｎからの入力信号の電圧ＶＩＮが印加される。また、この期間においてトランジスタＱ３がオンすると、演算増幅器ＯＰＡの正入力端子に基準電圧ＶＲＥＦが入力される。これにより、演算増幅器ＯＰＡの出力電圧ＶＯＵＴは、基準電圧ＶＲＥＦとほぼ等しくなる。
【０００９】
サンプリング期間が終了すると、ゲート電圧Ｖｇ１がローレベルに変化し、トランジスタＱ１およびＱ３がオフする。トランジスタＱ１がオフすると、キャパシタＣ１には、オフした時点における入力信号の電圧ＶＩＮが保持される。
【００１０】
次に、入力信号を保持するホールディング期間へ移行すると、ゲート電圧Ｖｇ２がハイレベルに設定される。これによりトランジスタＱ２がオンし、キャパシタＣ１がトランジスタＱ２を介して演算増幅器ＯＰＡの正入力端子に接続される。演算増幅器ＯＰＡの入力インピーダンスは非常に大きいため、トランジスタＱ２に流れる電流は微小であり、トランジスタＱ２による電圧降下はほとんどない。また、正入力端子への接続後も、キャパシタＣ１の電圧はほぼ一定に保持される。したがって、演算増幅器ＯＰＡの正入力端子には、基準電圧ＶＲＥＦにキャパシタＣ１の保持電圧を足し合わせた電圧が入力され、これとほぼ等しい電圧が演算増幅器ＯＰＡから出力される。
【００１１】
【特許文献１】特開２００２−３０５４４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、一般に電圧型の演算増幅器は、正入力端子と負入力端子との間の電圧差を非常に高いゲインで増幅して出力する差動増幅器とみなすことができる。理想的な差動増幅器では、正入力端子と負入力端子との間の電圧差をゼロにした場合、その出力電圧もゼロになるはずであるが、実際に製造される回路では通常ゼロにならない。これは、主としてトランジスタの特性のバラツキによって、正入力の回路系と負入力の回路系とが完全に対称的に動作しないことによる。
このような回路動作のアンバランスな状態は、理想的な差動増幅器の入力端子に擬似的な電圧源を介して外部から信号を入力している状態と等価である。
この電圧源によって本来の入力電圧に擬似的に足し合わされる電圧は、一般にオフセット電圧と呼ばれている。
【００１３】
演算増幅器ＯＰＡの出力電圧ＶＯＵＴをその負入力端子にフィードバックして構成されたバッファ回路でも、実際の回路では、このオフセット電圧による誤差が生じる。仮に、演算増幅器ＯＰＡのゲインが極めて大きく、出力電圧ＶＯＵＴをこのゲインで割った電圧がほとんどゼロにみなせる場合でも、演算増幅器ＯＰＡの負入力端子と正入力端子との間には、固定的なオフセット電圧ＶＯＦＳＴが生じる。
【００１４】
サンプリング期間においてキャパシタＣ１に充電される電圧Ｖｃ１は、次の式で表される。
【００１５】
Ｖｃ１ ＝ ＶＩＮ − ＶＲＥＦ ・・・（１）
【００１６】
他方、ホールディング期間において演算増幅器ＯＰＡから出力される電圧ＶＯＵＴは、概ね次の式で表される。
【００１７】
ＶＯＵＴ ＝ Ｖｃ１ ＋ ＶＲＥＦ ＋ ＶＯＦＳＴ
＝ ＶＩＮ ＋ ＶＯＦＳＴ ・・・（２）
【００１８】
式（２）に示すように、図６に示すサンプル・ホールド回路の出力電圧ＶＯＵＴは、サンプリングした本来の入力信号の電圧ＶＩＮにオフセット電圧ＶＯＦＳＴが足し合わされたものとなる。このオフセット電圧は、一般に数ｍＶ〜数十ｍＶあり、個体ごとにバラつくほか、温度によって変化する。したがって、サンプリング結果に精度が要求される場合、このオフセット電圧による誤差が問題となる。
【００１９】
本発明はかかる事情に鑑みてなされたものであり、その目的は、サンプリング結果の誤差を低減することができるサンプル・ホールド回路を提供することにある。
【課題を解決するための手段】
【００２０】
上記の目的を達成するため、本発明のサンプル・ホールド回路は、キャパシタと、入力電圧にオフセット電圧が足し合わされた電圧を出力するバッファ回路と、サンプリング対象の信号を入力するための入力端子と、第１の動作モードにおいて、上記入力端子に入力される信号電圧から上記オフセット電圧を差し引いた電圧が上記キャパシタに印加され、上記第１の動作モードに続く第２の動作モードにおいて、上記キャパシタに保持される電圧が上記バッファ回路に入力されるように、上記キャパシタと、上記バッファ回路と、上記入力端子との間の接続状態を設定するスイッチ回路とを有する。
【００２１】
上記本発明によると、上記第１の動作モードにおいて、上記キャパシタには、上記入力端子に入力される信号電圧から上記オフセット電圧を差し引いた電圧が印加される。上記第２の動作モードになると、上記バッファ回路には、上記キャパシタに保持される電圧が入力される。そのため、上記第２の動作モードでは、上記キャパシタに保持される電圧に上記オフセット電圧を足し合わせた電圧が、上記バッファ回路から出力される。このとき、上記キャパシタには、上記入力端子に入力される信号電圧から上記オフセット電圧を差し引いた電圧が保持されているため、これに上記オフセット電圧を足し合わせた電圧は、上記第１の動作モードにおいて上記入力端子に入力される信号電圧とほぼ等しくなる。したがって、上記第２の動作モードにおいて上記バッファ回路から出力される電圧は、上記第１の動作モードにおいて上記入力端子に入力される信号電圧とほぼ等しくなる。
【００２２】
好適には、上記スイッチ回路は、上記第１の動作モードにおいて、上記入力端子に入力される信号電圧から上記バッファ回路の出力電圧を差し引いた第１の電圧が上記キャパシタに印加され、所定の基準電圧が上記バッファ回路に入力され、上記第２の動作モードにおいて、上記キャパシタに保持される上記第１の電圧と上記基準電圧とを足し合わせた電圧が上記バッファ回路に入力されるように、上記キャパシタと、上記バッファ回路と、上記入力端子と、上記基準電圧の供給線との間の接続状態を設定する。
【００２３】
また、好適には、上記スイッチ回路は、上記第１の動作モードにおいて、上記キャパシタの第１端子と上記バッファ回路の出力とを接続し、上記キャパシタの第２端子と上記入力端子とを接続し、上記バッファ回路の入力と所定の基準電圧の供給線とを接続し、上記第２の動作モードにおいて、上記キャパシタの第２端子と上記バッファ回路の入力とを接続し、上記キャパシタの第１端子と上記基準電圧の供給線とを接続する。
【００２４】
また、上記スイッチ回路は、上記キャパシタの第１端子と上記バッファ回路の出力との間に接続され、上記第１の動作モードにおいてオンし、上記第２の動作モードにおいてオフする第１のスイッチと、上記キャパシタの第２端子と上記入力端子との間に接続され、上記第１の動作モードにおいてオンし、上記第２の動作モードにおいてオフする第２のスイッチと、上記バッファ回路の入力と所定の基準電圧の供給線との間に接続され、上記第１の動作モードにおいてオンし、上記第２の動作モードにおいてオフする第３のスイッチと、上記キャパシタの第２端子と上記バッファ回路の入力との間に接続され、上記第１の動作モードにおいてオフし、上記第２の動作モードにおいてオンする第４のスイッチと、上記キャパシタの第１端子と上記基準電圧の供給線との間に接続され、上記第１の動作モードにおいてオフし、上記第２の動作モードにおいてオンする第５のスイッチとを有しても良い。
この場合、上記第１の動作モードから上記第２の動作モードへ移行するとき、上記第１のスイッチおよび上記第２のスイッチの少なくとも一方より後に上記第３のスイッチがオンからオフへ変化しても良い。
【発明の効果】
【００２５】
本発明によれば、バッファ回路のオフセット電圧を入力信号の電圧から差し引いてキャパシタに保持させることにより、オフセット電圧によるサンプリング結果の誤差を低減することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の２つの実施形態について、図面を参照して説明する。
【００２７】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るサンプル・ホールド回路の構成を示す図である。
図１に示すサンプル・ホールド回路は、キャパシタ１と、バッファ回路２と、スイッチ回路３と、入力端子Ｔｉｎと、出力端子Ｔｏｕｔとを有する。
キャパシタ１は、本発明のキャパシタの一実施形態である。
バッファ回路２は、本発明のバッファ回路の一実施形態である。
スイッチ回路３は、本発明のスイッチ回路の一実施形態である。
入力端子Ｔｉｎは、本発明の入力端子の一実施形態である。
【００２８】
入力端子Ｔｉｎは、サンプリング対象の信号を入力するための端子であり、スイッチ回路３に接続される。図１では、入力端子Ｔｉｎに入力される電圧を記号‘ＶＩＮ’で表している。
出力端子Ｔｏｕｔは、サンプリングされた信号を出力するための端子であり、バッファ回路２の出力に接続される。図１では、出力端子Ｔｏｕｔから出力される電圧を記号‘ＶＯＵＴ’で表している。
【００２９】
バッファ回路２は、その入力電圧にオフセット電圧ＶＯＦＳＴが足し合わされた電圧を出力する回路である。入力インピーダンスが高く出力インピーダンスが低いため、インピーダンス変換回路として動作する。
【００３０】
スイッチ回路３は、キャパシタ１と、バッファ回路２と、入力端子Ｔｉｎとの間の接続状態を、動作モード（第１の動作モード、第２の動作モード）に応じて設定する。
【００３１】
（第１の動作モード）
第１の動作モードは、入力端子Ｔｉｎから入力される信号をサンプリングするモードである。
第１の動作モードにおいて、スイッチ回路３は、入力端子Ｔｉｎに入力される信号電圧ＶＩＮからバッファ回路２のオフセット電圧ＶＯＦＳＴを差し引いた電圧がキャパシタ１に印加されるように、キャパシタ１と、バッファ回路２と、入力端子Ｔｉｎとの間の接続状態を設定する。
【００３２】
例えば、スイッチ回路３は、第１の動作モードにおいて、入力端子Ｔｉｎに入力される信号電圧ＶＩＮからバッファ回路２の出力電圧ＶＯＵＴを差し引いた電圧ＶＳＭＰがキャパシタに印加され、かつ、基準電圧ＶＲＥＦがバッファ回路２に入力されるように、上記の接続状態を設定する。
この場合、スイッチ回路３は、キャパシタ１の第１端子Ｔ１とバッファ回路２の出力とを接続し、キャパシタ１の第２端子Ｔ２と入力端子Ｔｉｎとを接続し、バッファ回路２の入力と基準電圧ＶＲＥＦの供給線とを接続しても良い。
【００３３】
（第２の動作モード）
第２の動作モードは、第１の動作モードでサンプリングした入力信号を保持し、その信号電圧を出力端子Ｔｏｕｔから出力するモードである。
第２の動作モードにおいて、スイッチ回路３は、キャパシタ１に保持される電圧ＶＳＭＰがバッファ回路２に入力されるように、上記の接続状態を設定する。
【００３４】
例えば、スイッチ回路３は、第２の動作モードにおいて、キャパシタ１に保持される電圧ＶＳＭＰと基準電圧ＶＲＥＦとを足し合わせた電圧がバッファ回路２に入力されるように、上記の接続状態を設定する。
この場合、スイッチ回路３は、キャパシタ１の第２端子Ｔ２とバッファ回路２の入力とを接続し、キャパシタ１の第１端子Ｔ１と基準電圧ＶＲＥＦの供給線とを接続しても良い。
【００３５】
上述した構成を有する本実施形態に係るサンプル・ホールド回路の動作を説明する。
【００３６】
第１の動作モードにおいて、キャパシタＣ１には、入力端子Ｔｉｎに入力される信号電圧ＶＩＮからバッファ回路２のオフセット電圧ＶＯＦＳＴを差し引いた電圧が印加される。
第１の動作モードに続いて第２の動作モードになると、キャパシタ１に保持される電圧ＶＳＭＰは、バッファ回路２に入力される。これにより、バッファ回路２の出力電圧は、キャパシタ１に保持される電圧ＶＳＭＰにオフセット電圧ＶＯＦＳＴが足し合わされた電圧となる。このとき、キャパシタに保持される電圧ＶＳＭＰは、信号電圧ＶＩＮからオフセット電圧ＶＯＦＳＴを差し引いた電圧であるため、これにオフセット電圧ＶＯＦＳＴが足し合わされた電圧は、信号電圧ＶＩＮとほぼ等しくなる。
【００３７】
例えば、第１の動作モードにおいて、キャパシタ１には、信号電圧ＶＩＮから出力電圧ＶＯＵＴを差し引いた電圧‘ＶＩＮ−ＶＯＵＴ’が印加される。他方、バッファ回路２には、基準電圧ＶＲＥＦが入力され、バッファ回路２から電圧‘ＶＲＥＦ＋ＶＯＦＳＴ’が出力される。その結果、キャパシタＣ１には、電圧‘ＶＩＮ−ＶＲＥＦ−ＶＯＦＳＴ’が電圧ＶＳＭＰとして印加される。
第１の動作モードに続いて第２の動作モードになると、バッファ回路２には、キャパシタ１に保持される電圧ＶＳＭＰと基準電圧ＶＲＥＦとを足し合わせた電圧‘ＶＳＭＰ＋ＶＲＥＦ’が入力される。このときキャパシタ１には、電圧ＶＳＭＰとして電圧‘ＶＩＮ−ＶＲＥＦ−ＶＯＦＳＴ’が保持されているため、バッファ回路２には、電圧‘ＶＩＮ−ＶＯＦＳＴ’が入力される。したがって、バッファ回路２の出力電圧ＶＯＵＴは、電圧‘ＶＩＮ−ＶＯＦＳＴ’にオフセット電圧ＶＯＦＳＴを足し合わせたもの、すなわちサンプリングされた信号の電圧ＶＩＮとほぼ等しくなる。
【００３８】
以上のように、本実施形態に係るサンプル・ホールド回路によると、第１の動作モードにおいて、入力端子Ｔｉｎの入力信号の電圧ＶＩＮからオフセット電圧ＶＯＦＳＴを差し引いた電圧がキャパシタ１に印加され、第１の動作モードに続く第２の動作モードにおいて、キャパシタＣ１に保持される電圧がバッファ回路２に入力される。そのため、第２の動作モードでは、キャパシタ１に保持される電圧ＶＳＭＰにオフセット電圧ＶＯＦＳＴを足し合わせた電圧が、バッファ回路２から出力される。このとき、キャパシタ１には、サンプリングした信号の電圧ＶＩＮからオフセット電圧ＶＯＦＳＴを差し引いた電圧が保持されているため、これにオフセット電圧ＶＯＦＳＴを足し合わせた電圧は、第１の動作モードにおいてサンプリングされた信号の電圧ＶＩＮとほぼ等しくなる。したがって、第２の動作モードにおいてバッファ回路２から出力される電圧ＶＯＵＴは、第１の動作モードにおいてサンプリングされた信号の電圧ＶＩＮとほぼ等しくなる。
したがって、本実施形態に係るサンプル・ホールド回路によれば、オフセット電圧ＶＯＦＳＴによる誤差を低減した精度の高いサンプリング結果を得ることができる。
【００３９】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。第２の実施形態は、第１の実施形態におけるスイッチ回路３の構成をより具体化したものである。
【００４０】
図２は、本発明の第２の実施形態に係るサンプル・ホールド回路の構成の一例を示す図である。
図２に示すサンプル・ホールド回路は、キャパシタ１と、演算増幅器ＯＰ１と、スイッチＳＷ１，…，ＳＷ５と、入力端子Ｔｉｎと、出力端子Ｔｏｕｔとを有する。ただし、図１と図２の同一符号は同一の構成要素を示す。
演算増幅器ＯＰ１で構成されるバッファ回路は、本発明のバッファ回路の一実施形態である。
スイッチＳＷ１は、本発明の第１のスイッチの一実施形態である。
スイッチＳＷ２は、本発明の第２のスイッチの一実施形態である。
スイッチＳＷ３は、本発明の第３のスイッチの一実施形態である。
スイッチＳＷ４は、本発明の第４のスイッチの一実施形態である。
スイッチＳＷ５は、本発明の第５のスイッチの一実施形態である。
【００４１】
演算増幅器ＯＰ１は、その出力電圧ＶＯＵＴが負入力端子にフィードバックされており、バッファ回路を構成する。
演算増幅器ＯＰ１の出力には、正入力端子への入力電圧にオフセット電圧ＶＯＦＳＴを足し合わせた電圧ＶＯＵＴが発生する。
【００４２】
スイッチＳＷ１は、キャパシタ１の第１端子Ｔ１と演算増幅器ＯＰ１の出力との間に接続される。入力される制御信号φ１に応じて、第１の動作モード時にオンし、第２の動作モード時にオフする。
【００４３】
スイッチＳＷ２は、キャパシタ１の第２端子Ｔ２と入力端子Ｔｉｎとの間に接続される。入力される制御信号φ１に応じて、第１の動作モード時にオンし、第２の動作モード時にオフする。
【００４４】
スイッチＳＷ３は、演算増幅器ＯＰ１の正入力端子と基準電圧ＶＲＥＦの供給線との間に接続される。入力される制御信号φ１に応じて、第１の動作モード時にオンし、第２の動作モード時にオフする。
【００４５】
スイッチＳＷ４は、キャパシタ１の第２端子Ｔ２と演算増幅器ＯＰ１の正入力端子との間に接続される。入力される制御信号φ２に応じて、第１の動作モードにおいてオフし、上記第２の動作モードにおいてオンする。
【００４６】
スイッチＳＷ５は、キャパシタ１の第１端子Ｔ１と基準電圧ＶＲＥＦの供給線との間に接続される。入力される制御信号φ２に応じて、第１の動作モードにおいてオフし、第２の動作モードにおいてオンする。
【００４７】
上述した構成を有する第２の実施形態に係るサンプル・ホールド回路の動作について、図３に示す波形図を参照して説明する。
【００４８】
図３（Ａ）は、制御信号φ１の波形を示す。この図の例において、スイッチＳＷ１〜ＳＷ３は、制御信号φ１がハイレベルのときにオンし、ローレベルのときにオフする。
図３（Ｂ）は、制御信号φ２の波形を示す。この図の例において、スイッチＳＷ４，ＳＷ５は、制御信号φ２がハイレベルのときにオンし、ローレベルのときにオフする。
図３（Ｃ）は、入力端子Ｔｉｎに入力される電圧ＶＩＮと、出力端子Ｔｏｕｔから出力される電圧ＶＯＵＴの波形を示す。
【００４９】
サンプリングを行う第１の動作モードにおいて、スイッチＳＷ１〜ＳＷ３がオンに設定され、スイッチＳＷ４，ＳＷ５がオフに設定される。この場合、図４の等価回路に示すように、キャパシタ１の第２端子Ｔ２と入力端子Ｔｉｎ、キャパシタ１の第１端子Ｔ１と演算増幅器ＯＰ１の出力、並びに、演算増幅器ＯＰ１の正入力端子と基準電圧ＶＲＥＦの供給線とがそれぞれ接続される。
このとき、キャパシタ１には、次の式で表される電圧ＶＳＭＰが印加される。
【００５０】
ＶＳＭＰ ＝ ＶＩＮ − ＶＯＵＴ ・・・（３）
【００５１】
また、演算増幅器ＯＰ１の正入力端子に基準電圧ＶＲＥＦが入力されるため、演算増幅器ＯＰ１の出力には、次の式で表される電圧ＶＯＵＴが発生する。
【００５２】
ＶＯＵＴ ＝ ＶＲＥＦ ＋ ＶＯＦＳＴ ・・・・（４）
【００５３】
式（４）を式（３）に代入すると、次の式が得られる。
【００５４】
ＶＳＭＰ ＝ ＶＩＮ − ＶＲＥＦ − ＶＯＦＳＴ ・・・（５）
【００５５】
図６に示す従来回路の式（１）と比較して分かるように、キャパシタ１に印加される電圧ＶＳＭＰからは、オフセット電圧ＶＯＦＳＴが予め差し引かれている。
【００５６】
次に、サンプリング結果を保持して出力する第２の動作モードになると、スイッチＳＷ１〜ＳＷ３がオフに設定され、スイッチＳＷ４，ＳＷ５がオンに設定される。この場合、図５の等価回路に示すように、キャパシタ１の第２端子Ｔ２と演算増幅器の正入力端子、並びに、キャパシタ１の第１端子と基準電位ＶＲＥＦの供給線とが接続される。
演算増幅器ＯＰ１の正入力端子は非常に高いインピーダンスを有しているため、スイッチＳＷ４，ＳＷ５に流れる電流は微小であり、これらのスイッチによる電圧降下は無視し得る。また、正入力端子への接続後も、キャパシタ１の電圧ＶＳＭＰはほぼ一定に保持される。したがって、この場合、演算増幅器ＯＰ１の正入力端子には、基準電圧ＶＲＥＦにキャパシタ１の保持電圧ＶＳＭＰを足し合わせた電圧が入力される。
この場合、演算増幅器ＯＰ１の出力には、次の式で表される電圧ＶＯＵＴが発生する。
【００５７】
ＶＯＵＴ ＝ ＶＳＭＰ ＋ ＶＲＥＦ ＋ ＶＯＦＳＴ
＝ ＶＩＮ ・・・（６）
【００５８】
式（６）から分かるように、演算増幅器ＯＰ１の出力電圧ＶＯＵＴからは、誤差となるオフセット電圧ＶＯＦＳＴがキャンセルされており、第１の動作モードにおいてサンプリングされた信号の電圧ＶＩＮとほぼ等しい出力電圧ＶＯＵＴが得られる。
【００５９】
以上説明したように、本実施形態に係るサンプル・ホールド回路によると、第２の動作モードにおいて演算増幅器ＯＰ１から出力される電圧ＶＯＵＴが、オフセット電圧ＶＯＦＳＴをキャンセルされた電圧となり、第１の動作モードにおいてサンプリングされた信号の電圧ＶＩＮとほぼ等しくなる。したがって、オフセット電圧ＶＯＦＳＴによる誤差を低減した精度の高いサンプリング結果を得ることができる。
【００６０】
本発明の発明者が行ったシミュレーションによれば、１６ｍＶ程度のオフセット電圧を持つ演算増幅器を使って図２に示すサンプル・ホールド回路を構成した場合、サンプリング結果として出力される電圧ＶＯＵＴの誤差は０．６ｍＶ程度であり、図６に示す従来の回路に比べてサンプリング誤差を劇的に減少できることが確認された。
【００６１】
また、図６に示す従来の方式によって本実施形態と同様な精度を持つサンプル・ホールド回路を構成するためには、演算増幅器ＯＰＡのオフセット電圧を大幅に低減する必要がある。演算増幅器のオフセット電圧は、主としてトランジスタのサイズのバラツキに起因するため、オフセット電圧を低減するためには、演算増幅器の入力段にかなり大きなサイズのトランジスタを用いる必要がある。
例えば、図６に示すサンプル・ホールド回路において０．６ｍＶ程度の誤差まで精度を高めるには、演算増幅器ＯＰＡの入力段のトランジスタ・サイズを数百倍に拡大する必要がある。更に、演算増幅器ＯＰＡのトランジスタ・サイズが大きくなると、入力オフセット電流が増大するため、キャパシタＣ１の容量も大きくする必要があり、この点でも回路面積の増大が避けられない。
したがって、本実施形態に係るサンプル・ホールド回路によれば、同等のサンプリング精度で比較した場合に、従来のサンプル・ホールド回路に比べて回路面積を大幅に削減することができるという優れた効果がある。
【００６２】
また、トランジスタ・サイズが大きくなると、消費電力の増加や周波数特性の低下といった不利益も発生する。したがって、本実施形態に係るサンプル・ホールド回路は、これらの性能の向上を図る上でも効果的である。
【００６３】
以上、本発明の幾つかの実施形態について説明したが、本発明は上記の形態にのみ限定されるものではなく、種々のバリエーションを含んでいる。
【００６４】
スイッチ回路に用いるスイッチ（ＳＷ１〜ＳＷ５）は、例えばｎチャンネルやｐチャンネルのＭＯＳ型トランジスタを用いても良いし、両者を並列に接続したトランスファーゲート型のスイッチを用いても良い。また、スイッチに用いるトランジスタは、ＭＯＳ型に限定されるものではなく、例えばバイポーラ型やその他のトランジスタを用いても良い。更には、トランジスタ等の半導体素子によるスイッチの他にも、例えばメカニカル・リレー等を用いてスイッチを構成しても良い。
【００６５】
上述の実施形態では、第１の動作モードでオンするスイッチ群（ＳＷ１，ＳＷ２，ＳＷ３）と第２の動作モードでオンするスイッチ群（ＳＷ４，ＳＷ５）とを、それぞれ共通の制御信号φ１、φ２によって同時に制御しているが、本発明はこれに限定されない。
例えば、第１の動作モードから第２の動作モードへ移行するとき、スイッチＳＷ１およびＳＷ２の少なくとも一方より後にスイッチＳＷ３がオンからオフへ変化するように、これらのスイッチを制御しても良い。
スイッチＳＷ３がオフすると、演算増幅器ＯＰ１の正入力端子が高インピーダンス状態になるため、正入力端子の電位がノイズ等の影響を受けて変動し易くなる。正入力端子の電位が変動すると、出力電圧ＶＯＵＴもこれに応じて変動する。そのため、スイッチＳＷ３がオフするときにスイッチＳＷ１およびＳＷ２が両方オンのままになっていると、出力電圧ＶＯＵＴの変動によってキャパシタ１の保持電圧が変動してしまい、サンプリング結果の誤差になる。したがって、スイッチＳＷ３がオフする際に、スイッチＳＷ１およびＳＷ２の少なくとも一方が既にオフしているように、これらのスイッチを制御することが望ましい。
そのほか、上述した各スイッチのオンオフの制御タイミングは、適用される回路の具体的な構成に応じて適宜調節して良い。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施形態に係るサンプル・ホールド回路の構成を示す図である。
【図２】本発明の第２の実施形態に係るサンプル・ホールド回路の構成の一例を示す図である。
【図３】図２に示すサンプル・ホールド回路の動作を説明するための波形図である。
【図４】図２に示すサンプル・ホールド回路の第１の動作モードにおける等価回路を示す図である。
【図５】図２に示すサンプル・ホールド回路の第２の動作モードにおける等価回路を示す図である。
【図６】サンプリング・ホールド回路の一般的な構成の一例を示す図である。
【図７】図６に示すサンプル・ホールド回路の動作を説明するための図である。
【符号の説明】
【００６７】
１…キャパシタ、２…バッファ回路、３…スイッチ回路、ＳＷ１〜ＳＷ５…スイッチ、ＯＰ１…演算増幅器、Ｔｉｎ…入力端子、Ｔｏｕｔ…出力端子。
【技術分野】
【０００１】
本発明は、入力信号の電圧をサンプリングして保持するサンプル・ホールド回路に関するものである。
【背景技術】
【０００２】
サンプリング・ホールド回路は、例えばＡ／Ｄコンバータ、撮像デバイスの信号転送回路、ピーク検出器など、アナログ信号を所望のタイミングでサンプリングして保持する用途に幅広く用いられている回路である。
【０００３】
図６は、そのサンプリング・ホールド回路の一般的な構成の一例を示す図である。
図６に示すサンプリング・ホールド回路は、ｎチャンネルＭＯＳ型のトランジスタＱ１，Ｑ２，Ｑ３と、キャパシタＣ１と、演算増幅器ＯＰＡとを有している。
【０００４】
サンプリング対象の信号を入力するための入力端子Ｔｉｎと演算増幅器ＯＰＡの正入力端子との間には、トランジスタＱ１とＱ２が直列に接続される。
そのトランジスタＱ１およびＱ２の接続点と基準電圧ＶＲＥＦの供給線との間には、入力信号の電圧をサンプリングするためのキャパシタＣ１が接続される。また、演算増幅器ＯＰＡの正入力端子と基準電圧ＶＲＥＦとの間には、トランジスタＱ３が接続される。
演算増幅器ＯＰＡの出力は、その負入力端子に接続されるとともに、サンプリングした信号電圧を出力するための出力端子Ｔｏｕｔに接続される。
【０００５】
出力信号を負入力端子にフィードバックした構成を有する演算増幅器ＯＰＡは、増幅率が１倍の非反転型の電圧増幅器、すなわち電圧バッファ回路として機能する。正入力端子に電圧を入力すると、これとほぼ等しい電圧が演算増幅器ＯＰＡから出力される。
【０００６】
図７は、図６に示すサンプリング・ホールド回路の動作を説明するための信号波形図である。
【０００７】
入力信号をサンプリングする期間において、図７（Ａ），（Ｂ）に示すように、トランジスタＱ１およびＱ３のゲート電圧Ｖｇ１がハイレベルに設定され、トランジスタＱ２のゲート電圧Ｖｇ２がローレベルに設定される。これにより、トランジスタＱ１およびＱ３がオンし、トランジスタＱ２がオフする。
【０００８】
サンプリング期間においてトランジスタＱ１がオンすると、キャパシタＣ１には、入力端子Ｔｉｎからの入力信号の電圧ＶＩＮが印加される。また、この期間においてトランジスタＱ３がオンすると、演算増幅器ＯＰＡの正入力端子に基準電圧ＶＲＥＦが入力される。これにより、演算増幅器ＯＰＡの出力電圧ＶＯＵＴは、基準電圧ＶＲＥＦとほぼ等しくなる。
【０００９】
サンプリング期間が終了すると、ゲート電圧Ｖｇ１がローレベルに変化し、トランジスタＱ１およびＱ３がオフする。トランジスタＱ１がオフすると、キャパシタＣ１には、オフした時点における入力信号の電圧ＶＩＮが保持される。
【００１０】
次に、入力信号を保持するホールディング期間へ移行すると、ゲート電圧Ｖｇ２がハイレベルに設定される。これによりトランジスタＱ２がオンし、キャパシタＣ１がトランジスタＱ２を介して演算増幅器ＯＰＡの正入力端子に接続される。演算増幅器ＯＰＡの入力インピーダンスは非常に大きいため、トランジスタＱ２に流れる電流は微小であり、トランジスタＱ２による電圧降下はほとんどない。また、正入力端子への接続後も、キャパシタＣ１の電圧はほぼ一定に保持される。したがって、演算増幅器ＯＰＡの正入力端子には、基準電圧ＶＲＥＦにキャパシタＣ１の保持電圧を足し合わせた電圧が入力され、これとほぼ等しい電圧が演算増幅器ＯＰＡから出力される。
【００１１】
【特許文献１】特開２００２−３０５４４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、一般に電圧型の演算増幅器は、正入力端子と負入力端子との間の電圧差を非常に高いゲインで増幅して出力する差動増幅器とみなすことができる。理想的な差動増幅器では、正入力端子と負入力端子との間の電圧差をゼロにした場合、その出力電圧もゼロになるはずであるが、実際に製造される回路では通常ゼロにならない。これは、主としてトランジスタの特性のバラツキによって、正入力の回路系と負入力の回路系とが完全に対称的に動作しないことによる。
このような回路動作のアンバランスな状態は、理想的な差動増幅器の入力端子に擬似的な電圧源を介して外部から信号を入力している状態と等価である。
この電圧源によって本来の入力電圧に擬似的に足し合わされる電圧は、一般にオフセット電圧と呼ばれている。
【００１３】
演算増幅器ＯＰＡの出力電圧ＶＯＵＴをその負入力端子にフィードバックして構成されたバッファ回路でも、実際の回路では、このオフセット電圧による誤差が生じる。仮に、演算増幅器ＯＰＡのゲインが極めて大きく、出力電圧ＶＯＵＴをこのゲインで割った電圧がほとんどゼロにみなせる場合でも、演算増幅器ＯＰＡの負入力端子と正入力端子との間には、固定的なオフセット電圧ＶＯＦＳＴが生じる。
【００１４】
サンプリング期間においてキャパシタＣ１に充電される電圧Ｖｃ１は、次の式で表される。
【００１５】
Ｖｃ１ ＝ ＶＩＮ − ＶＲＥＦ ・・・（１）
【００１６】
他方、ホールディング期間において演算増幅器ＯＰＡから出力される電圧ＶＯＵＴは、概ね次の式で表される。
【００１７】
ＶＯＵＴ ＝ Ｖｃ１ ＋ ＶＲＥＦ ＋ ＶＯＦＳＴ
＝ ＶＩＮ ＋ ＶＯＦＳＴ ・・・（２）
【００１８】
式（２）に示すように、図６に示すサンプル・ホールド回路の出力電圧ＶＯＵＴは、サンプリングした本来の入力信号の電圧ＶＩＮにオフセット電圧ＶＯＦＳＴが足し合わされたものとなる。このオフセット電圧は、一般に数ｍＶ〜数十ｍＶあり、個体ごとにバラつくほか、温度によって変化する。したがって、サンプリング結果に精度が要求される場合、このオフセット電圧による誤差が問題となる。
【００１９】
本発明はかかる事情に鑑みてなされたものであり、その目的は、サンプリング結果の誤差を低減することができるサンプル・ホールド回路を提供することにある。
【課題を解決するための手段】
【００２０】
上記の目的を達成するため、本発明のサンプル・ホールド回路は、キャパシタと、入力電圧にオフセット電圧が足し合わされた電圧を出力するバッファ回路と、サンプリング対象の信号を入力するための入力端子と、第１の動作モードにおいて、上記入力端子に入力される信号電圧から上記オフセット電圧を差し引いた電圧が上記キャパシタに印加され、上記第１の動作モードに続く第２の動作モードにおいて、上記キャパシタに保持される電圧が上記バッファ回路に入力されるように、上記キャパシタと、上記バッファ回路と、上記入力端子との間の接続状態を設定するスイッチ回路とを有する。
【００２１】
上記本発明によると、上記第１の動作モードにおいて、上記キャパシタには、上記入力端子に入力される信号電圧から上記オフセット電圧を差し引いた電圧が印加される。上記第２の動作モードになると、上記バッファ回路には、上記キャパシタに保持される電圧が入力される。そのため、上記第２の動作モードでは、上記キャパシタに保持される電圧に上記オフセット電圧を足し合わせた電圧が、上記バッファ回路から出力される。このとき、上記キャパシタには、上記入力端子に入力される信号電圧から上記オフセット電圧を差し引いた電圧が保持されているため、これに上記オフセット電圧を足し合わせた電圧は、上記第１の動作モードにおいて上記入力端子に入力される信号電圧とほぼ等しくなる。したがって、上記第２の動作モードにおいて上記バッファ回路から出力される電圧は、上記第１の動作モードにおいて上記入力端子に入力される信号電圧とほぼ等しくなる。
【００２２】
好適には、上記スイッチ回路は、上記第１の動作モードにおいて、上記入力端子に入力される信号電圧から上記バッファ回路の出力電圧を差し引いた第１の電圧が上記キャパシタに印加され、所定の基準電圧が上記バッファ回路に入力され、上記第２の動作モードにおいて、上記キャパシタに保持される上記第１の電圧と上記基準電圧とを足し合わせた電圧が上記バッファ回路に入力されるように、上記キャパシタと、上記バッファ回路と、上記入力端子と、上記基準電圧の供給線との間の接続状態を設定する。
【００２３】
また、好適には、上記スイッチ回路は、上記第１の動作モードにおいて、上記キャパシタの第１端子と上記バッファ回路の出力とを接続し、上記キャパシタの第２端子と上記入力端子とを接続し、上記バッファ回路の入力と所定の基準電圧の供給線とを接続し、上記第２の動作モードにおいて、上記キャパシタの第２端子と上記バッファ回路の入力とを接続し、上記キャパシタの第１端子と上記基準電圧の供給線とを接続する。
【００２４】
また、上記スイッチ回路は、上記キャパシタの第１端子と上記バッファ回路の出力との間に接続され、上記第１の動作モードにおいてオンし、上記第２の動作モードにおいてオフする第１のスイッチと、上記キャパシタの第２端子と上記入力端子との間に接続され、上記第１の動作モードにおいてオンし、上記第２の動作モードにおいてオフする第２のスイッチと、上記バッファ回路の入力と所定の基準電圧の供給線との間に接続され、上記第１の動作モードにおいてオンし、上記第２の動作モードにおいてオフする第３のスイッチと、上記キャパシタの第２端子と上記バッファ回路の入力との間に接続され、上記第１の動作モードにおいてオフし、上記第２の動作モードにおいてオンする第４のスイッチと、上記キャパシタの第１端子と上記基準電圧の供給線との間に接続され、上記第１の動作モードにおいてオフし、上記第２の動作モードにおいてオンする第５のスイッチとを有しても良い。
この場合、上記第１の動作モードから上記第２の動作モードへ移行するとき、上記第１のスイッチおよび上記第２のスイッチの少なくとも一方より後に上記第３のスイッチがオンからオフへ変化しても良い。
【発明の効果】
【００２５】
本発明によれば、バッファ回路のオフセット電圧を入力信号の電圧から差し引いてキャパシタに保持させることにより、オフセット電圧によるサンプリング結果の誤差を低減することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の２つの実施形態について、図面を参照して説明する。
【００２７】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るサンプル・ホールド回路の構成を示す図である。
図１に示すサンプル・ホールド回路は、キャパシタ１と、バッファ回路２と、スイッチ回路３と、入力端子Ｔｉｎと、出力端子Ｔｏｕｔとを有する。
キャパシタ１は、本発明のキャパシタの一実施形態である。
バッファ回路２は、本発明のバッファ回路の一実施形態である。
スイッチ回路３は、本発明のスイッチ回路の一実施形態である。
入力端子Ｔｉｎは、本発明の入力端子の一実施形態である。
【００２８】
入力端子Ｔｉｎは、サンプリング対象の信号を入力するための端子であり、スイッチ回路３に接続される。図１では、入力端子Ｔｉｎに入力される電圧を記号‘ＶＩＮ’で表している。
出力端子Ｔｏｕｔは、サンプリングされた信号を出力するための端子であり、バッファ回路２の出力に接続される。図１では、出力端子Ｔｏｕｔから出力される電圧を記号‘ＶＯＵＴ’で表している。
【００２９】
バッファ回路２は、その入力電圧にオフセット電圧ＶＯＦＳＴが足し合わされた電圧を出力する回路である。入力インピーダンスが高く出力インピーダンスが低いため、インピーダンス変換回路として動作する。
【００３０】
スイッチ回路３は、キャパシタ１と、バッファ回路２と、入力端子Ｔｉｎとの間の接続状態を、動作モード（第１の動作モード、第２の動作モード）に応じて設定する。
【００３１】
（第１の動作モード）
第１の動作モードは、入力端子Ｔｉｎから入力される信号をサンプリングするモードである。
第１の動作モードにおいて、スイッチ回路３は、入力端子Ｔｉｎに入力される信号電圧ＶＩＮからバッファ回路２のオフセット電圧ＶＯＦＳＴを差し引いた電圧がキャパシタ１に印加されるように、キャパシタ１と、バッファ回路２と、入力端子Ｔｉｎとの間の接続状態を設定する。
【００３２】
例えば、スイッチ回路３は、第１の動作モードにおいて、入力端子Ｔｉｎに入力される信号電圧ＶＩＮからバッファ回路２の出力電圧ＶＯＵＴを差し引いた電圧ＶＳＭＰがキャパシタに印加され、かつ、基準電圧ＶＲＥＦがバッファ回路２に入力されるように、上記の接続状態を設定する。
この場合、スイッチ回路３は、キャパシタ１の第１端子Ｔ１とバッファ回路２の出力とを接続し、キャパシタ１の第２端子Ｔ２と入力端子Ｔｉｎとを接続し、バッファ回路２の入力と基準電圧ＶＲＥＦの供給線とを接続しても良い。
【００３３】
（第２の動作モード）
第２の動作モードは、第１の動作モードでサンプリングした入力信号を保持し、その信号電圧を出力端子Ｔｏｕｔから出力するモードである。
第２の動作モードにおいて、スイッチ回路３は、キャパシタ１に保持される電圧ＶＳＭＰがバッファ回路２に入力されるように、上記の接続状態を設定する。
【００３４】
例えば、スイッチ回路３は、第２の動作モードにおいて、キャパシタ１に保持される電圧ＶＳＭＰと基準電圧ＶＲＥＦとを足し合わせた電圧がバッファ回路２に入力されるように、上記の接続状態を設定する。
この場合、スイッチ回路３は、キャパシタ１の第２端子Ｔ２とバッファ回路２の入力とを接続し、キャパシタ１の第１端子Ｔ１と基準電圧ＶＲＥＦの供給線とを接続しても良い。
【００３５】
上述した構成を有する本実施形態に係るサンプル・ホールド回路の動作を説明する。
【００３６】
第１の動作モードにおいて、キャパシタＣ１には、入力端子Ｔｉｎに入力される信号電圧ＶＩＮからバッファ回路２のオフセット電圧ＶＯＦＳＴを差し引いた電圧が印加される。
第１の動作モードに続いて第２の動作モードになると、キャパシタ１に保持される電圧ＶＳＭＰは、バッファ回路２に入力される。これにより、バッファ回路２の出力電圧は、キャパシタ１に保持される電圧ＶＳＭＰにオフセット電圧ＶＯＦＳＴが足し合わされた電圧となる。このとき、キャパシタに保持される電圧ＶＳＭＰは、信号電圧ＶＩＮからオフセット電圧ＶＯＦＳＴを差し引いた電圧であるため、これにオフセット電圧ＶＯＦＳＴが足し合わされた電圧は、信号電圧ＶＩＮとほぼ等しくなる。
【００３７】
例えば、第１の動作モードにおいて、キャパシタ１には、信号電圧ＶＩＮから出力電圧ＶＯＵＴを差し引いた電圧‘ＶＩＮ−ＶＯＵＴ’が印加される。他方、バッファ回路２には、基準電圧ＶＲＥＦが入力され、バッファ回路２から電圧‘ＶＲＥＦ＋ＶＯＦＳＴ’が出力される。その結果、キャパシタＣ１には、電圧‘ＶＩＮ−ＶＲＥＦ−ＶＯＦＳＴ’が電圧ＶＳＭＰとして印加される。
第１の動作モードに続いて第２の動作モードになると、バッファ回路２には、キャパシタ１に保持される電圧ＶＳＭＰと基準電圧ＶＲＥＦとを足し合わせた電圧‘ＶＳＭＰ＋ＶＲＥＦ’が入力される。このときキャパシタ１には、電圧ＶＳＭＰとして電圧‘ＶＩＮ−ＶＲＥＦ−ＶＯＦＳＴ’が保持されているため、バッファ回路２には、電圧‘ＶＩＮ−ＶＯＦＳＴ’が入力される。したがって、バッファ回路２の出力電圧ＶＯＵＴは、電圧‘ＶＩＮ−ＶＯＦＳＴ’にオフセット電圧ＶＯＦＳＴを足し合わせたもの、すなわちサンプリングされた信号の電圧ＶＩＮとほぼ等しくなる。
【００３８】
以上のように、本実施形態に係るサンプル・ホールド回路によると、第１の動作モードにおいて、入力端子Ｔｉｎの入力信号の電圧ＶＩＮからオフセット電圧ＶＯＦＳＴを差し引いた電圧がキャパシタ１に印加され、第１の動作モードに続く第２の動作モードにおいて、キャパシタＣ１に保持される電圧がバッファ回路２に入力される。そのため、第２の動作モードでは、キャパシタ１に保持される電圧ＶＳＭＰにオフセット電圧ＶＯＦＳＴを足し合わせた電圧が、バッファ回路２から出力される。このとき、キャパシタ１には、サンプリングした信号の電圧ＶＩＮからオフセット電圧ＶＯＦＳＴを差し引いた電圧が保持されているため、これにオフセット電圧ＶＯＦＳＴを足し合わせた電圧は、第１の動作モードにおいてサンプリングされた信号の電圧ＶＩＮとほぼ等しくなる。したがって、第２の動作モードにおいてバッファ回路２から出力される電圧ＶＯＵＴは、第１の動作モードにおいてサンプリングされた信号の電圧ＶＩＮとほぼ等しくなる。
したがって、本実施形態に係るサンプル・ホールド回路によれば、オフセット電圧ＶＯＦＳＴによる誤差を低減した精度の高いサンプリング結果を得ることができる。
【００３９】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。第２の実施形態は、第１の実施形態におけるスイッチ回路３の構成をより具体化したものである。
【００４０】
図２は、本発明の第２の実施形態に係るサンプル・ホールド回路の構成の一例を示す図である。
図２に示すサンプル・ホールド回路は、キャパシタ１と、演算増幅器ＯＰ１と、スイッチＳＷ１，…，ＳＷ５と、入力端子Ｔｉｎと、出力端子Ｔｏｕｔとを有する。ただし、図１と図２の同一符号は同一の構成要素を示す。
演算増幅器ＯＰ１で構成されるバッファ回路は、本発明のバッファ回路の一実施形態である。
スイッチＳＷ１は、本発明の第１のスイッチの一実施形態である。
スイッチＳＷ２は、本発明の第２のスイッチの一実施形態である。
スイッチＳＷ３は、本発明の第３のスイッチの一実施形態である。
スイッチＳＷ４は、本発明の第４のスイッチの一実施形態である。
スイッチＳＷ５は、本発明の第５のスイッチの一実施形態である。
【００４１】
演算増幅器ＯＰ１は、その出力電圧ＶＯＵＴが負入力端子にフィードバックされており、バッファ回路を構成する。
演算増幅器ＯＰ１の出力には、正入力端子への入力電圧にオフセット電圧ＶＯＦＳＴを足し合わせた電圧ＶＯＵＴが発生する。
【００４２】
スイッチＳＷ１は、キャパシタ１の第１端子Ｔ１と演算増幅器ＯＰ１の出力との間に接続される。入力される制御信号φ１に応じて、第１の動作モード時にオンし、第２の動作モード時にオフする。
【００４３】
スイッチＳＷ２は、キャパシタ１の第２端子Ｔ２と入力端子Ｔｉｎとの間に接続される。入力される制御信号φ１に応じて、第１の動作モード時にオンし、第２の動作モード時にオフする。
【００４４】
スイッチＳＷ３は、演算増幅器ＯＰ１の正入力端子と基準電圧ＶＲＥＦの供給線との間に接続される。入力される制御信号φ１に応じて、第１の動作モード時にオンし、第２の動作モード時にオフする。
【００４５】
スイッチＳＷ４は、キャパシタ１の第２端子Ｔ２と演算増幅器ＯＰ１の正入力端子との間に接続される。入力される制御信号φ２に応じて、第１の動作モードにおいてオフし、上記第２の動作モードにおいてオンする。
【００４６】
スイッチＳＷ５は、キャパシタ１の第１端子Ｔ１と基準電圧ＶＲＥＦの供給線との間に接続される。入力される制御信号φ２に応じて、第１の動作モードにおいてオフし、第２の動作モードにおいてオンする。
【００４７】
上述した構成を有する第２の実施形態に係るサンプル・ホールド回路の動作について、図３に示す波形図を参照して説明する。
【００４８】
図３（Ａ）は、制御信号φ１の波形を示す。この図の例において、スイッチＳＷ１〜ＳＷ３は、制御信号φ１がハイレベルのときにオンし、ローレベルのときにオフする。
図３（Ｂ）は、制御信号φ２の波形を示す。この図の例において、スイッチＳＷ４，ＳＷ５は、制御信号φ２がハイレベルのときにオンし、ローレベルのときにオフする。
図３（Ｃ）は、入力端子Ｔｉｎに入力される電圧ＶＩＮと、出力端子Ｔｏｕｔから出力される電圧ＶＯＵＴの波形を示す。
【００４９】
サンプリングを行う第１の動作モードにおいて、スイッチＳＷ１〜ＳＷ３がオンに設定され、スイッチＳＷ４，ＳＷ５がオフに設定される。この場合、図４の等価回路に示すように、キャパシタ１の第２端子Ｔ２と入力端子Ｔｉｎ、キャパシタ１の第１端子Ｔ１と演算増幅器ＯＰ１の出力、並びに、演算増幅器ＯＰ１の正入力端子と基準電圧ＶＲＥＦの供給線とがそれぞれ接続される。
このとき、キャパシタ１には、次の式で表される電圧ＶＳＭＰが印加される。
【００５０】
ＶＳＭＰ ＝ ＶＩＮ − ＶＯＵＴ ・・・（３）
【００５１】
また、演算増幅器ＯＰ１の正入力端子に基準電圧ＶＲＥＦが入力されるため、演算増幅器ＯＰ１の出力には、次の式で表される電圧ＶＯＵＴが発生する。
【００５２】
ＶＯＵＴ ＝ ＶＲＥＦ ＋ ＶＯＦＳＴ ・・・・（４）
【００５３】
式（４）を式（３）に代入すると、次の式が得られる。
【００５４】
ＶＳＭＰ ＝ ＶＩＮ − ＶＲＥＦ − ＶＯＦＳＴ ・・・（５）
【００５５】
図６に示す従来回路の式（１）と比較して分かるように、キャパシタ１に印加される電圧ＶＳＭＰからは、オフセット電圧ＶＯＦＳＴが予め差し引かれている。
【００５６】
次に、サンプリング結果を保持して出力する第２の動作モードになると、スイッチＳＷ１〜ＳＷ３がオフに設定され、スイッチＳＷ４，ＳＷ５がオンに設定される。この場合、図５の等価回路に示すように、キャパシタ１の第２端子Ｔ２と演算増幅器の正入力端子、並びに、キャパシタ１の第１端子と基準電位ＶＲＥＦの供給線とが接続される。
演算増幅器ＯＰ１の正入力端子は非常に高いインピーダンスを有しているため、スイッチＳＷ４，ＳＷ５に流れる電流は微小であり、これらのスイッチによる電圧降下は無視し得る。また、正入力端子への接続後も、キャパシタ１の電圧ＶＳＭＰはほぼ一定に保持される。したがって、この場合、演算増幅器ＯＰ１の正入力端子には、基準電圧ＶＲＥＦにキャパシタ１の保持電圧ＶＳＭＰを足し合わせた電圧が入力される。
この場合、演算増幅器ＯＰ１の出力には、次の式で表される電圧ＶＯＵＴが発生する。
【００５７】
ＶＯＵＴ ＝ ＶＳＭＰ ＋ ＶＲＥＦ ＋ ＶＯＦＳＴ
＝ ＶＩＮ ・・・（６）
【００５８】
式（６）から分かるように、演算増幅器ＯＰ１の出力電圧ＶＯＵＴからは、誤差となるオフセット電圧ＶＯＦＳＴがキャンセルされており、第１の動作モードにおいてサンプリングされた信号の電圧ＶＩＮとほぼ等しい出力電圧ＶＯＵＴが得られる。
【００５９】
以上説明したように、本実施形態に係るサンプル・ホールド回路によると、第２の動作モードにおいて演算増幅器ＯＰ１から出力される電圧ＶＯＵＴが、オフセット電圧ＶＯＦＳＴをキャンセルされた電圧となり、第１の動作モードにおいてサンプリングされた信号の電圧ＶＩＮとほぼ等しくなる。したがって、オフセット電圧ＶＯＦＳＴによる誤差を低減した精度の高いサンプリング結果を得ることができる。
【００６０】
本発明の発明者が行ったシミュレーションによれば、１６ｍＶ程度のオフセット電圧を持つ演算増幅器を使って図２に示すサンプル・ホールド回路を構成した場合、サンプリング結果として出力される電圧ＶＯＵＴの誤差は０．６ｍＶ程度であり、図６に示す従来の回路に比べてサンプリング誤差を劇的に減少できることが確認された。
【００６１】
また、図６に示す従来の方式によって本実施形態と同様な精度を持つサンプル・ホールド回路を構成するためには、演算増幅器ＯＰＡのオフセット電圧を大幅に低減する必要がある。演算増幅器のオフセット電圧は、主としてトランジスタのサイズのバラツキに起因するため、オフセット電圧を低減するためには、演算増幅器の入力段にかなり大きなサイズのトランジスタを用いる必要がある。
例えば、図６に示すサンプル・ホールド回路において０．６ｍＶ程度の誤差まで精度を高めるには、演算増幅器ＯＰＡの入力段のトランジスタ・サイズを数百倍に拡大する必要がある。更に、演算増幅器ＯＰＡのトランジスタ・サイズが大きくなると、入力オフセット電流が増大するため、キャパシタＣ１の容量も大きくする必要があり、この点でも回路面積の増大が避けられない。
したがって、本実施形態に係るサンプル・ホールド回路によれば、同等のサンプリング精度で比較した場合に、従来のサンプル・ホールド回路に比べて回路面積を大幅に削減することができるという優れた効果がある。
【００６２】
また、トランジスタ・サイズが大きくなると、消費電力の増加や周波数特性の低下といった不利益も発生する。したがって、本実施形態に係るサンプル・ホールド回路は、これらの性能の向上を図る上でも効果的である。
【００６３】
以上、本発明の幾つかの実施形態について説明したが、本発明は上記の形態にのみ限定されるものではなく、種々のバリエーションを含んでいる。
【００６４】
スイッチ回路に用いるスイッチ（ＳＷ１〜ＳＷ５）は、例えばｎチャンネルやｐチャンネルのＭＯＳ型トランジスタを用いても良いし、両者を並列に接続したトランスファーゲート型のスイッチを用いても良い。また、スイッチに用いるトランジスタは、ＭＯＳ型に限定されるものではなく、例えばバイポーラ型やその他のトランジスタを用いても良い。更には、トランジスタ等の半導体素子によるスイッチの他にも、例えばメカニカル・リレー等を用いてスイッチを構成しても良い。
【００６５】
上述の実施形態では、第１の動作モードでオンするスイッチ群（ＳＷ１，ＳＷ２，ＳＷ３）と第２の動作モードでオンするスイッチ群（ＳＷ４，ＳＷ５）とを、それぞれ共通の制御信号φ１、φ２によって同時に制御しているが、本発明はこれに限定されない。
例えば、第１の動作モードから第２の動作モードへ移行するとき、スイッチＳＷ１およびＳＷ２の少なくとも一方より後にスイッチＳＷ３がオンからオフへ変化するように、これらのスイッチを制御しても良い。
スイッチＳＷ３がオフすると、演算増幅器ＯＰ１の正入力端子が高インピーダンス状態になるため、正入力端子の電位がノイズ等の影響を受けて変動し易くなる。正入力端子の電位が変動すると、出力電圧ＶＯＵＴもこれに応じて変動する。そのため、スイッチＳＷ３がオフするときにスイッチＳＷ１およびＳＷ２が両方オンのままになっていると、出力電圧ＶＯＵＴの変動によってキャパシタ１の保持電圧が変動してしまい、サンプリング結果の誤差になる。したがって、スイッチＳＷ３がオフする際に、スイッチＳＷ１およびＳＷ２の少なくとも一方が既にオフしているように、これらのスイッチを制御することが望ましい。
そのほか、上述した各スイッチのオンオフの制御タイミングは、適用される回路の具体的な構成に応じて適宜調節して良い。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施形態に係るサンプル・ホールド回路の構成を示す図である。
【図２】本発明の第２の実施形態に係るサンプル・ホールド回路の構成の一例を示す図である。
【図３】図２に示すサンプル・ホールド回路の動作を説明するための波形図である。
【図４】図２に示すサンプル・ホールド回路の第１の動作モードにおける等価回路を示す図である。
【図５】図２に示すサンプル・ホールド回路の第２の動作モードにおける等価回路を示す図である。
【図６】サンプリング・ホールド回路の一般的な構成の一例を示す図である。
【図７】図６に示すサンプル・ホールド回路の動作を説明するための図である。
【符号の説明】
【００６７】
１…キャパシタ、２…バッファ回路、３…スイッチ回路、ＳＷ１〜ＳＷ５…スイッチ、ＯＰ１…演算増幅器、Ｔｉｎ…入力端子、Ｔｏｕｔ…出力端子。
【特許請求の範囲】
【請求項１】
キャパシタと、
入力電圧にオフセット電圧が足し合わされた電圧を出力するバッファ回路と、
サンプリング対象の信号を入力するための入力端子と、
第１の動作モードにおいて、上記入力端子に入力される信号電圧から上記オフセット電圧を差し引いた電圧が上記キャパシタに印加され、上記第１の動作モードに続く第２の動作モードにおいて、上記キャパシタに保持される電圧が上記バッファ回路に入力されるように、上記キャパシタと、上記バッファ回路と、上記入力端子との間の接続状態を設定するスイッチ回路と
を有するサンプル・ホールド回路。
【請求項２】
上記スイッチ回路は、上記第１の動作モードにおいて、上記入力端子に入力される信号電圧から上記バッファ回路の出力電圧を差し引いた第１の電圧が上記キャパシタに印加され、所定の基準電圧が上記バッファ回路に入力され、上記第２の動作モードにおいて、上記キャパシタに保持される上記第１の電圧と上記基準電圧とを足し合わせた電圧が上記バッファ回路に入力されるように、上記キャパシタと、上記バッファ回路と、上記入力端子と、上記基準電圧の供給線との間の接続状態を設定する、
請求項１に記載のサンプル・ホールド回路。
【請求項３】
上記スイッチ回路は、上記第１の動作モードにおいて、上記キャパシタの第１端子と上記バッファ回路の出力とを接続し、上記キャパシタの第２端子と上記入力端子とを接続し、上記バッファ回路の入力と所定の基準電圧の供給線とを接続し、上記第２の動作モードにおいて、上記キャパシタの第２端子と上記バッファ回路の入力とを接続し、上記キャパシタの第１端子と上記基準電圧の供給線とを接続する、
請求項１に記載のサンプル・ホールド回路。
【請求項４】
上記スイッチ回路は、
上記キャパシタの第１端子と上記バッファ回路の出力との間に接続され、上記第１の動作モードにおいてオンし、上記第２の動作モードにおいてオフする第１のスイッチと、
上記キャパシタの第２端子と上記入力端子との間に接続され、上記第１の動作モードにおいてオンし、上記第２の動作モードにおいてオフする第２のスイッチと、
上記バッファ回路の入力と所定の基準電圧の供給線との間に接続され、上記第１の動作モードにおいてオンし、上記第２の動作モードにおいてオフする第３のスイッチと、
上記キャパシタの第２端子と上記バッファ回路の入力との間に接続され、上記第１の動作モードにおいてオフし、上記第２の動作モードにおいてオンする第４のスイッチと、
上記キャパシタの第１端子と上記基準電圧の供給線との間に接続され、上記第１の動作モードにおいてオフし、上記第２の動作モードにおいてオンする第５のスイッチとを有する、
請求項１に記載のサンプル・ホールド回路。
【請求項５】
上記第１の動作モードから上記第２の動作モードへ移行するとき、上記第１のスイッチおよび上記第２のスイッチの少なくとも一方より後に上記第３のスイッチがオンからオフへ変化する、
請求項４に記載のサンプル・ホールド回路。
【請求項１】
キャパシタと、
入力電圧にオフセット電圧が足し合わされた電圧を出力するバッファ回路と、
サンプリング対象の信号を入力するための入力端子と、
第１の動作モードにおいて、上記入力端子に入力される信号電圧から上記オフセット電圧を差し引いた電圧が上記キャパシタに印加され、上記第１の動作モードに続く第２の動作モードにおいて、上記キャパシタに保持される電圧が上記バッファ回路に入力されるように、上記キャパシタと、上記バッファ回路と、上記入力端子との間の接続状態を設定するスイッチ回路と
を有するサンプル・ホールド回路。
【請求項２】
上記スイッチ回路は、上記第１の動作モードにおいて、上記入力端子に入力される信号電圧から上記バッファ回路の出力電圧を差し引いた第１の電圧が上記キャパシタに印加され、所定の基準電圧が上記バッファ回路に入力され、上記第２の動作モードにおいて、上記キャパシタに保持される上記第１の電圧と上記基準電圧とを足し合わせた電圧が上記バッファ回路に入力されるように、上記キャパシタと、上記バッファ回路と、上記入力端子と、上記基準電圧の供給線との間の接続状態を設定する、
請求項１に記載のサンプル・ホールド回路。
【請求項３】
上記スイッチ回路は、上記第１の動作モードにおいて、上記キャパシタの第１端子と上記バッファ回路の出力とを接続し、上記キャパシタの第２端子と上記入力端子とを接続し、上記バッファ回路の入力と所定の基準電圧の供給線とを接続し、上記第２の動作モードにおいて、上記キャパシタの第２端子と上記バッファ回路の入力とを接続し、上記キャパシタの第１端子と上記基準電圧の供給線とを接続する、
請求項１に記載のサンプル・ホールド回路。
【請求項４】
上記スイッチ回路は、
上記キャパシタの第１端子と上記バッファ回路の出力との間に接続され、上記第１の動作モードにおいてオンし、上記第２の動作モードにおいてオフする第１のスイッチと、
上記キャパシタの第２端子と上記入力端子との間に接続され、上記第１の動作モードにおいてオンし、上記第２の動作モードにおいてオフする第２のスイッチと、
上記バッファ回路の入力と所定の基準電圧の供給線との間に接続され、上記第１の動作モードにおいてオンし、上記第２の動作モードにおいてオフする第３のスイッチと、
上記キャパシタの第２端子と上記バッファ回路の入力との間に接続され、上記第１の動作モードにおいてオフし、上記第２の動作モードにおいてオンする第４のスイッチと、
上記キャパシタの第１端子と上記基準電圧の供給線との間に接続され、上記第１の動作モードにおいてオフし、上記第２の動作モードにおいてオンする第５のスイッチとを有する、
請求項１に記載のサンプル・ホールド回路。
【請求項５】
上記第１の動作モードから上記第２の動作モードへ移行するとき、上記第１のスイッチおよび上記第２のスイッチの少なくとも一方より後に上記第３のスイッチがオンからオフへ変化する、
請求項４に記載のサンプル・ホールド回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００６−１９６１０５（Ｐ２００６−１９６１０５Ａ）
【公開日】平成１８年７月２７日（２００６．７．２７）
【国際特許分類】
【出願番号】特願２００５−７５５１（Ｐ２００５−７５５１）
【出願日】平成１７年１月１４日（２００５．１．１４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成１８年７月２７日（２００６．７．２７）
【国際特許分類】
【出願日】平成１７年１月１４日（２００５．１．１４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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