シリアルインターフェイス回路
【課題】シリアルインターフェイス回路の消費電力を低減する。
【解決手段】物理層２より特定信号の送信中に、パワーセーブ制御回路４よりプロトコル制御回路３の状態を判断し、物理層２及びプロトコル制御回路３を選択的にパワーセーブモードに遷移させることにより、パワーセーブモードへのシーケンスを必要とせず自ら消費電力の低減を図る。
【解決手段】物理層２より特定信号の送信中に、パワーセーブ制御回路４よりプロトコル制御回路３の状態を判断し、物理層２及びプロトコル制御回路３を選択的にパワーセーブモードに遷移させることにより、パワーセーブモードへのシーケンスを必要とせず自ら消費電力の低減を図る。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルインターフェイス回路におけるパワーセーブ方法に関するものである。
【背景技術】
【０００２】
情報記録再生装置として、光ディスクや磁気ディスク等の様々な形態のメディアを使用する装置が知られている。その中でも、ハードディスクドライブ（以下、ＨＤＤという。）や光ディスクドライブ（以下、ＯＤＤという。）は記憶装置として幅広く普及し、現在のコンピュータシステム等においては欠かすことのできない記憶装置となっている。
【０００３】
ホストとＨＤＤやＯＤＤとの間のデータ伝送のためのインターフェイスとして、パラレル転送方式によるＳＣＳＩインターフェイス、ＡＴＡインターフェイス等が一般的に使用されている。特にＡＴＡインターフェイスは、インターフェイス機能の向上と低コストの点から、多くのコンピュータにおいて利用されている。そして、記憶媒体の記録密度の向上及びパフォーマンス向上への要求から、ＡＴＡインターフェイスのデータ転送速度に対する要求は、ますます厳しいものになっている。
【０００４】
このため、従来のパラレル伝送による伝送方式に代えて、シリアル伝送によるＡＴＡインターフェイスが提案されている。シリアルＡＴＡの規格はシリアルＡＴＡワーキンググループによって策定が進められ、仕様文書に詳しく記載されている。
【０００５】
一方、インターフェイス装置における消費電力を低減するための、様々なパワーマネージメントの手法が提案されている。シリアルＡＴＡにおいては、復帰に必要とされる時間によって２つのモードが提案されており、復帰時間の短いパーシャル（Partial）と復帰時間の長いスランバ（Slumber）とが提案されている。
【０００６】
また、ある従来技術によれば、シリアルＡＴＡのようなシリアルインターフェイス装置において、シリアルインターフェイス部の消費電力を低減させるように、ホストからのコマンドを受信し、コマンド実行完了後又はコマンド実行中にホストとの特定のハンドシェイクを行うことでパワーセーブモードへ推移する（特許文献１参照）。
【０００７】
更に、他の従来技術によれば、伝送信号の状態において消費電力を低減させるように、特定パターン発生回路から特定パターンを送信し無意状態を通告することによりスクランブラを停止しパワーセーブモードへ推移する（特許文献２参照）。
【特許文献１】特開２００６−９９６６５号公報
【特許文献２】特開昭６２−２６８２３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、特許文献１のような技術では、パワーセーブモードへの移行にハンドシェイクによる特定シーケンスを必要としており、パワーマネージメントに対応していない通信相手との接続においてはパワーセーブモードへの移行ができず、消費電力の低減を図れない。また、パワーマネージメントを行うためにハンドシェイクによる特定のシーケンスを要するため、長い時間を要する。
【０００９】
また、特許文献２のような技術では、スクランブラ・デスクランブラ及びそれより後段の回路を停止させるために常に出現頻度の低いパターンを発生し、そのパターンを相手側の機器の受信回路に確実に認識させることが必要である。そのため、送信される伝送信号の特性を下げることにより相手側の機器に特定パターンが正しく認識できないと、ランダム化パターン列と解釈してスクランブラ・デスクランブラ及びそれより後段の回路が動作し、誤動作の原因となる。
【００１０】
本発明は上記のような従来技術における問題点を解決するものであり、シリアルインターフェイス回路の消費電力を低減することを目的とする。
【課題を解決するための手段】
【００１１】
上記問題を解決するために、本発明の請求項１に係るシリアルインターフェイス回路は、物理層を構成するトランスミッタ回路又はレシーバ回路と、インターフェイスプロトコルの制御及びデータの符号化・復号化を行うプロトコル制御回路と、前記の回路群のパワーセーブを制御するパワーセーブ制御回路とを有し、なおかつ前記トランスミッタ回路又はレシーバ回路のいずれかは電気的特性を調整する構造を有し、前記プロトコル制御回路の前記トランスミッタ回路に対する出力が、接続される相手方の機器に対し無意通信状態に入ることを宣言する特定パターンを前記パワーセーブ制御回路によって検出することによって、前記特定パターン以降のデータ送信時において前記物理層の電気的特性を低消費電力に向いた値に変更する機能を有することを特徴とする。
【００１２】
また、本発明の請求項２に係るシリアルインターフェイス回路は、請求項１記載のシリアルインターフェイス回路において、前記パワーセーブ制御回路は、前記プロトコル制御回路の前記トランスミッタ回路に対する出力が、接続される相手方の機器に対し有意通信状態に戻ることを宣言する特定パターンを検出する機能を有し、前記物理層を構成する回路の電気的特性を通常動作に適した特性に戻す機能を有することを特徴とする。
【００１３】
また、本発明の請求項３に係るシリアルインターフェイス回路は、物理層を構成するトランスミッタ回路又はレシーバ回路と、インターフェイスプロトコルの制御及びデータの符号化・復号化を行うプロトコル制御回路と、前記の回路群のパワーセーブを制御するパワーセーブ制御回路とを有し、前記パワーセーブ制御回路は、前記プロトコル制御回路のシーケンスの状態を監視する機能を有し、特定シーケンスの状態に移行することを検出した場合において前記プロトコル制御回路の一部を選択的に停止させる機能を有することを特徴とする。
【００１４】
また、本発明の請求項４に係るシリアルインターフェイス回路は、請求項３記載のシリアルインターフェイス回路において、前記パワーセーブ制御回路は、特定シーケンスから復帰したことを検出することによって、前記プロトコル制御回路を復帰させる機能を有することを特徴とするシリアルインターフェイス回路。
【００１５】
また、本発明の請求項５に係るシリアルインターフェイス回路は、物理層を構成するトランスミッタ回路又はレシーバ回路と、インターフェイスプロトコルの制御及びデータの符号化・復号化を行うプロトコル制御回路と、前記の回路群のパワーセーブを制御するパワーセーブ制御回路とを有し、前記パワーセーブ制御回路は、前記プロトコル制御回路のシーケンスの状態を監視する機能を有し、なおかつ前記物理層を構成する回路の電気的特性を調整する構造を有し、特定シーケンスの状態に移行することを検出した場合において前記パワーセーブ制御回路によって前記電気的特性を調整する機能を有することを特徴とする。
【００１６】
また、本発明の請求項６に係るシリアルインターフェイス回路は、請求項５記載のシリアルインターフェイス回路において、前記パワーセーブ制御回路は、特定シーケンスから復帰したことを検出することによって、前記物理層を構成する回路の電気的特性を通常動作に復帰させる機能を有することを特徴とする。
【００１７】
また、本発明の請求項７に係るシリアルインターフェイス回路は、請求項３及び請求項５の双方に記載の機能を兼ね備えたことを特徴とする。
【００１８】
また、本発明の請求項８に係る集積回路は、請求項１〜７のいずれか１項に記載の特徴を備えたシリアルインターフェイス回路を内蔵したことを特徴とする。
【００１９】
また、本発明の請求項９に係る電子機器は、請求項８に記載の集積回路を用いたことを特徴とする。
【００２０】
また、本発明の請求項１０に係る電子機器は、請求項１〜７のいずれか１項に記載の特徴を複数の部品によって構成したシリアルインターフェイス回路を持つことを特徴とする。
【発明の効果】
【００２１】
本発明によって、特許文献１の従来技術によるパワーセーブモードに対応していない機器との接続においても、パワーセーブモードと同様に消費電力を最小限に抑えることが可能になる。更に、パワーセーブモードに移行するためにハンドシェイクを行う必要がなく、通信の遮断を行うための時間を要しない。
【００２２】
また、特許文献２の従来技術による無意通信状態においても、伝送信号の信号特性を下げることにより、消費電力を最小限に抑えることが可能になる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態の一例として、シリアルＡＴＡインターフェイスを持つＯＤＤを例に挙げて図面に基づいて説明する。
【００２４】
図１は、本発明の実施の形態によるシリアルインターフェイス回路を示すブロック図である。以下、各ブロックについて説明する。
【００２５】
図１において、１は本発明の実施の形態によるシリアルインターフェイス回路であり、物理層２、プロトコル制御回路３、パワーセーブ制御回路４によって構成される。
【００２６】
物理層２は、送信側のシリアルデータ信号ＴｘＤａｔａを差動信号Ｔｘ＋，Ｔｘ−に変換して出力を行い電気的特性の調整が可能であるトランスミッタ回路５と、受信した差動信号Ｒｘ＋，Ｒｘ−を受信側のシリアルデータ信号ＲｘＤａｔａに変換して出力を行い電気的特性の調整が可能であるレシーバ回路６とを有しており、これらのシリアルデータ信号を介してプロトコル制御回路３と接続されている。
【００２７】
プロトコル制御回路３は、受信側は、レシーバ回路６からのシリアルデータであるＲｘＤａｔａをパラレルデータに変換するデシリアライザ１２と、１０ｂ／８ｂ変換を行うデコード回路１３と、フレームに対して復号化を行うアンスクランブル回路１４とで構成され、送信側は、パラレルデータをシリアルデータであるＴｘＤａｔａに変換するシリアライザ９と、８ｂ／１０ｂ変換を行うエンコード回路１０と、フレームに対して符号化を行うスクランブル回路１１とで構成され、フレームの送受信や通信を制御するためのプリミティブと呼ばれる制御キャラクタの制御等を行うリンク層７と、ホストとのデータ・コマンドのやり取りを行うＦＩＳ（Frame Information Structure）と呼ばれるフレーム・ペイロードの構築や、受信したＦＩＳ内の構成要素の解析を行うトランスポート層８とを有しており、物理層２からの信号変換、シリアルインターフェイスの制御を行っている。
【００２８】
パワーセーブ制御回路４は、プロトコル制御回路３中のリンク層７の制御状態、又はプロトコル制御回路３中のトランスポート層８の制御状態、又はプロトコル制御回路３やトランスミッタ回路５から出力されるデータパターンが特定のパターンであることを検出し、プロトコル制御回路３を選択的に停止し、又は物理層２を電気的に調整する機能を有しており、物理層２及びプロトコル制御回路３と接続されている。
【００２９】
以上のように構成されたシリアルインターフェイス回路１でシリアルＡＴＡインターフェイスとしてのパワーセーブ方法について、その動作を説明する。
【００３０】
まず、シリアルＡＴＡでの伝送方法について説明する。図２はホストとＯＤＤとの間の起動シーケンスを示し、図３はシリアルＡＴＡの伝送シーケンスにおける伝送信号の構成例を説明する図である。
【００３１】
図３に示すように、伝送信号は、フレームとプリミティブとから構成されている。フレームは、多数のＤワード（Double Word：３２ビット）からなる。フレームは、通常、ＳＯＦ（Start Of Frame）プリミティブで開始し、ＦＩＳ（Frame Information Structure）と呼ばれるユーザー・ペイロードが続き、ＣＲＣ、ＥＯＦ（End Of Frame）で終了する。ＦＩＳが連続する場合には、データフローの速度調整の目的で、ＨＯＬＤプリミティブ、ＨＯＬＤＡプリミティブ等のいくつかのフロー制御プリミティブが、ＳＯＦとＥＯＦとの間に許可される。
【００３２】
図２は、ホストとデバイスとのパワーオンシーケンスを示し、ホストはデバイスに対し初期化信号であるＣＯＭＲＥＳＥＴを発行し、その後デバイスから初期化信号ＣＯＭＩＮＩＴをホストに発行し、ホストはキャリブレーションした後、バースト信号形式の起動信号ＣＯＭＷＡＫＥをデバイスに発行し、デバイスがＣＯＭＷＡＫＥを発行し、ホストからのＡＬＩＧＮプリミティブを受信することで、通信が確立する。ホストとの間でシリアル通信が確立されると、データ及びコマンド等はＦＩＳによってやり取りするほか、ホストとの間のシリアル通信維持のため、ホストとの間にてプリミティブのやり取り（プリミティブ・ハンドシェイク）を行う。したがって、ホストとの間にてデータの書き込み又は読み出しのためのユーザ・データ、コマンド等のやりとりがない場合であってもプリミティブのやり取りを行うために常に動作状態にあり、電力を消費する。
【００３３】
また、プリミティブは図４で示すように４バイトで構成され、１バイト目であるバイト０におけるコントロールキャラクタと呼ばれるＫ２８．５又はＫ２８．３と、３バイトのデータとで構成される。なお、プリミティブにはＡＬＩＧＮ（Phy layer control）、ＣＯＮＴ（Continue repeating previous primitive）、ＤＭＡＴ（DMA terminate）、ＥＯＦ（End of frame）、ＨＯＬＤ（Hold data transmission）、ＨＯＬＤＡ（Hold acknowledge）、ＰＭＡＣＫ（Power management acknowledge）、ＰＭＮＡＫ（Power management denial）、ＰＭＲＥＱ＿Ｐ（Power management request to Partial）、ＰＭＲＥＱ＿Ｓ（Power management request to Slumber）、Ｒ＿ＥＲＲ（Reception error）、Ｒ＿ＩＰ（Reception in Progress）、Ｒ＿ＯＫ（Reception with no error）、Ｒ＿ＲＤＹ（Receiver ready）、ＳＯＦ（Start of frame）、ＳＹＮＣ（Synchronization）、ＷＴＲＭ（Wait for frame termination）、Ｘ＿ＲＤＹ（Transmission data ready）がある。
【００３４】
次に、本発明でのパワーセーブ方法についてその動作を説明する。まず、相手方の機器との通信時に、送信伝送路にＣＯＮＴプリミティブを送信した後の相手方に対して意味を持たないデータを送信中である場合において、パワーセーブ制御回路４がプロトコル制御回路３のトランスミッタ回路５に対する出力がＣＯＮＴプリミティブであることを検出することで、消費電力を低減するためにパワーセーブ制御回路４が物理層２に対しトランスミッタ回路５の出力特性の振幅、又はスルーレート、又は送信周波数の低減、又はその組み合わせを相手側の機器が信号と判断できる最小の値か、規格内の範囲で低減させることにより消費電力の低減を図る。
【００３５】
なおかつ、ＣＯＮＴプリミティブ送信後の相手側に対して意味を持たないデータを送信中である場合においてプロトコル制御回路３がトランスミッタ回路５に対する出力が、Ｋ２８．５又はＫ２８．３であることを検出することで、通常状態に復帰させるためにパワーセーブ制御回路４が物理層２に対しトランスミッタ回路５の出力特性を通常状態に復帰させることにより送信伝送路を通常状態に復帰させることができる。
【００３６】
また、パワーセーブ制御回路４によってプロトコル制御回路３のシーケンスがホストからのコマンドに応答するＦＩＳの送信待機の状態や、ＦＩＳ転送中のＨＯＬＤプリミティブ送信状態であることを検出し、デシリアライザ１２、デコード回路１３、アンスクランブル回路１４及び物理層２のレシーバ回路６に対するクロック信号又は電源の供給の停止を行い、消費電力の削減を図る。
【００３７】
なおかつ、パワーセーブ制御回路４によってプロトコル制御回路３のシーケンスがホストからのコマンドに対するＦＩＳの送信開始や、ＦＩＳ送信中のＨＯＬＤプリミティブ送信状態の解除等を検出し、デシリアライザ１２、デコード回路１３、アンスクランブル回路１４及び物理層２のレシーバ回路６を通常状態に復帰させることにより、送信伝送路を通常状態に復帰させることができる。
【００３８】
以上のようにして不要な消費電力を抑制することが可能であり、消費電力を抑制した状態においてもパワーセーブ制御回路４は動作し続けるようにすることによって、通常の動作に復帰した場合においてクロック信号又は電源の供給を再開させることが可能である。
【００３９】
また、図５は本発明の実施の形態によるシリアルインターフェイス回路１８を内蔵する集積回路１７を用いた電子機器１６のブロック図であり、図６は本発明の実施の形態によるシリアルインターフェイス回路を複数の部品２５，２７，２９によって構成した電子機器２３のブロック図である。
【産業上の利用可能性】
【００４０】
本発明に係るシリアルインターフェイス回路のパワーセーブ方法は、通信相手とのパワーセーブ用のシーケンスや、通信の遮断を行わず定常状態において、シリアルインターフェイス回路をパワーセーブモードにし、消費電力の低減を図ることができ、更に無意状態においても伝送信号特性を下げることができ、シリアルインターフェイス回路の低消費電力化に有用である。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態に係るシリアルインターフェイス回路の概略構成を示すブロック図である。
【図２】シリアルＡＴＡにおける初期化シーケンスの概略を示した図である。
【図３】シリアルＡＴＡにおける伝送信号の構成例を示した図である。
【図４】シリアルＡＴＡにおけるプリミティブの構成を示した図である。
【図５】本発明の実施の形態に係るシリアルインターフェイス回路を内蔵した集積回路を持つ電子機器の概略構成を示すブロック図である。
【図６】本発明の実施の形態に係る複数の部品によってシリアルインターフェイス回路を構成した電子機器の概略構成を示すブロック図である。
【符号の説明】
【００４２】
１ シリアルインターフェイス回路
２ 物理層
３ プロトコル制御回路
４ パワーセーブ制御回路
５ トランスミッタ回路
６ レシーバ回路
７ リンク層
８ トランスポート層
９ シリアライザ
１０ エンコード回路
１１ スクランブル回路
１２ デシリアライザ
１３ デコード回路
１４ アンスクランブル回路
１６ 当該発明を用いた電子機器
１７ 当該発明を用いた集積回路
１８ シリアルインターフェイス回路
１９ 物理層
２０ プロトコル制御回路
２１ パワーセーブ制御回路
２３ 当該発明を用いた電子機器
２５ 物理層を構成するブロック
２７ パワーセーブ制御回路を構成するブロック
２９ プロトコル制御回路を構成するブロック
【技術分野】
【０００１】
本発明は、シリアルインターフェイス回路におけるパワーセーブ方法に関するものである。
【背景技術】
【０００２】
情報記録再生装置として、光ディスクや磁気ディスク等の様々な形態のメディアを使用する装置が知られている。その中でも、ハードディスクドライブ（以下、ＨＤＤという。）や光ディスクドライブ（以下、ＯＤＤという。）は記憶装置として幅広く普及し、現在のコンピュータシステム等においては欠かすことのできない記憶装置となっている。
【０００３】
ホストとＨＤＤやＯＤＤとの間のデータ伝送のためのインターフェイスとして、パラレル転送方式によるＳＣＳＩインターフェイス、ＡＴＡインターフェイス等が一般的に使用されている。特にＡＴＡインターフェイスは、インターフェイス機能の向上と低コストの点から、多くのコンピュータにおいて利用されている。そして、記憶媒体の記録密度の向上及びパフォーマンス向上への要求から、ＡＴＡインターフェイスのデータ転送速度に対する要求は、ますます厳しいものになっている。
【０００４】
このため、従来のパラレル伝送による伝送方式に代えて、シリアル伝送によるＡＴＡインターフェイスが提案されている。シリアルＡＴＡの規格はシリアルＡＴＡワーキンググループによって策定が進められ、仕様文書に詳しく記載されている。
【０００５】
一方、インターフェイス装置における消費電力を低減するための、様々なパワーマネージメントの手法が提案されている。シリアルＡＴＡにおいては、復帰に必要とされる時間によって２つのモードが提案されており、復帰時間の短いパーシャル（Partial）と復帰時間の長いスランバ（Slumber）とが提案されている。
【０００６】
また、ある従来技術によれば、シリアルＡＴＡのようなシリアルインターフェイス装置において、シリアルインターフェイス部の消費電力を低減させるように、ホストからのコマンドを受信し、コマンド実行完了後又はコマンド実行中にホストとの特定のハンドシェイクを行うことでパワーセーブモードへ推移する（特許文献１参照）。
【０００７】
更に、他の従来技術によれば、伝送信号の状態において消費電力を低減させるように、特定パターン発生回路から特定パターンを送信し無意状態を通告することによりスクランブラを停止しパワーセーブモードへ推移する（特許文献２参照）。
【特許文献１】特開２００６−９９６６５号公報
【特許文献２】特開昭６２−２６８２３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、特許文献１のような技術では、パワーセーブモードへの移行にハンドシェイクによる特定シーケンスを必要としており、パワーマネージメントに対応していない通信相手との接続においてはパワーセーブモードへの移行ができず、消費電力の低減を図れない。また、パワーマネージメントを行うためにハンドシェイクによる特定のシーケンスを要するため、長い時間を要する。
【０００９】
また、特許文献２のような技術では、スクランブラ・デスクランブラ及びそれより後段の回路を停止させるために常に出現頻度の低いパターンを発生し、そのパターンを相手側の機器の受信回路に確実に認識させることが必要である。そのため、送信される伝送信号の特性を下げることにより相手側の機器に特定パターンが正しく認識できないと、ランダム化パターン列と解釈してスクランブラ・デスクランブラ及びそれより後段の回路が動作し、誤動作の原因となる。
【００１０】
本発明は上記のような従来技術における問題点を解決するものであり、シリアルインターフェイス回路の消費電力を低減することを目的とする。
【課題を解決するための手段】
【００１１】
上記問題を解決するために、本発明の請求項１に係るシリアルインターフェイス回路は、物理層を構成するトランスミッタ回路又はレシーバ回路と、インターフェイスプロトコルの制御及びデータの符号化・復号化を行うプロトコル制御回路と、前記の回路群のパワーセーブを制御するパワーセーブ制御回路とを有し、なおかつ前記トランスミッタ回路又はレシーバ回路のいずれかは電気的特性を調整する構造を有し、前記プロトコル制御回路の前記トランスミッタ回路に対する出力が、接続される相手方の機器に対し無意通信状態に入ることを宣言する特定パターンを前記パワーセーブ制御回路によって検出することによって、前記特定パターン以降のデータ送信時において前記物理層の電気的特性を低消費電力に向いた値に変更する機能を有することを特徴とする。
【００１２】
また、本発明の請求項２に係るシリアルインターフェイス回路は、請求項１記載のシリアルインターフェイス回路において、前記パワーセーブ制御回路は、前記プロトコル制御回路の前記トランスミッタ回路に対する出力が、接続される相手方の機器に対し有意通信状態に戻ることを宣言する特定パターンを検出する機能を有し、前記物理層を構成する回路の電気的特性を通常動作に適した特性に戻す機能を有することを特徴とする。
【００１３】
また、本発明の請求項３に係るシリアルインターフェイス回路は、物理層を構成するトランスミッタ回路又はレシーバ回路と、インターフェイスプロトコルの制御及びデータの符号化・復号化を行うプロトコル制御回路と、前記の回路群のパワーセーブを制御するパワーセーブ制御回路とを有し、前記パワーセーブ制御回路は、前記プロトコル制御回路のシーケンスの状態を監視する機能を有し、特定シーケンスの状態に移行することを検出した場合において前記プロトコル制御回路の一部を選択的に停止させる機能を有することを特徴とする。
【００１４】
また、本発明の請求項４に係るシリアルインターフェイス回路は、請求項３記載のシリアルインターフェイス回路において、前記パワーセーブ制御回路は、特定シーケンスから復帰したことを検出することによって、前記プロトコル制御回路を復帰させる機能を有することを特徴とするシリアルインターフェイス回路。
【００１５】
また、本発明の請求項５に係るシリアルインターフェイス回路は、物理層を構成するトランスミッタ回路又はレシーバ回路と、インターフェイスプロトコルの制御及びデータの符号化・復号化を行うプロトコル制御回路と、前記の回路群のパワーセーブを制御するパワーセーブ制御回路とを有し、前記パワーセーブ制御回路は、前記プロトコル制御回路のシーケンスの状態を監視する機能を有し、なおかつ前記物理層を構成する回路の電気的特性を調整する構造を有し、特定シーケンスの状態に移行することを検出した場合において前記パワーセーブ制御回路によって前記電気的特性を調整する機能を有することを特徴とする。
【００１６】
また、本発明の請求項６に係るシリアルインターフェイス回路は、請求項５記載のシリアルインターフェイス回路において、前記パワーセーブ制御回路は、特定シーケンスから復帰したことを検出することによって、前記物理層を構成する回路の電気的特性を通常動作に復帰させる機能を有することを特徴とする。
【００１７】
また、本発明の請求項７に係るシリアルインターフェイス回路は、請求項３及び請求項５の双方に記載の機能を兼ね備えたことを特徴とする。
【００１８】
また、本発明の請求項８に係る集積回路は、請求項１〜７のいずれか１項に記載の特徴を備えたシリアルインターフェイス回路を内蔵したことを特徴とする。
【００１９】
また、本発明の請求項９に係る電子機器は、請求項８に記載の集積回路を用いたことを特徴とする。
【００２０】
また、本発明の請求項１０に係る電子機器は、請求項１〜７のいずれか１項に記載の特徴を複数の部品によって構成したシリアルインターフェイス回路を持つことを特徴とする。
【発明の効果】
【００２１】
本発明によって、特許文献１の従来技術によるパワーセーブモードに対応していない機器との接続においても、パワーセーブモードと同様に消費電力を最小限に抑えることが可能になる。更に、パワーセーブモードに移行するためにハンドシェイクを行う必要がなく、通信の遮断を行うための時間を要しない。
【００２２】
また、特許文献２の従来技術による無意通信状態においても、伝送信号の信号特性を下げることにより、消費電力を最小限に抑えることが可能になる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態の一例として、シリアルＡＴＡインターフェイスを持つＯＤＤを例に挙げて図面に基づいて説明する。
【００２４】
図１は、本発明の実施の形態によるシリアルインターフェイス回路を示すブロック図である。以下、各ブロックについて説明する。
【００２５】
図１において、１は本発明の実施の形態によるシリアルインターフェイス回路であり、物理層２、プロトコル制御回路３、パワーセーブ制御回路４によって構成される。
【００２６】
物理層２は、送信側のシリアルデータ信号ＴｘＤａｔａを差動信号Ｔｘ＋，Ｔｘ−に変換して出力を行い電気的特性の調整が可能であるトランスミッタ回路５と、受信した差動信号Ｒｘ＋，Ｒｘ−を受信側のシリアルデータ信号ＲｘＤａｔａに変換して出力を行い電気的特性の調整が可能であるレシーバ回路６とを有しており、これらのシリアルデータ信号を介してプロトコル制御回路３と接続されている。
【００２７】
プロトコル制御回路３は、受信側は、レシーバ回路６からのシリアルデータであるＲｘＤａｔａをパラレルデータに変換するデシリアライザ１２と、１０ｂ／８ｂ変換を行うデコード回路１３と、フレームに対して復号化を行うアンスクランブル回路１４とで構成され、送信側は、パラレルデータをシリアルデータであるＴｘＤａｔａに変換するシリアライザ９と、８ｂ／１０ｂ変換を行うエンコード回路１０と、フレームに対して符号化を行うスクランブル回路１１とで構成され、フレームの送受信や通信を制御するためのプリミティブと呼ばれる制御キャラクタの制御等を行うリンク層７と、ホストとのデータ・コマンドのやり取りを行うＦＩＳ（Frame Information Structure）と呼ばれるフレーム・ペイロードの構築や、受信したＦＩＳ内の構成要素の解析を行うトランスポート層８とを有しており、物理層２からの信号変換、シリアルインターフェイスの制御を行っている。
【００２８】
パワーセーブ制御回路４は、プロトコル制御回路３中のリンク層７の制御状態、又はプロトコル制御回路３中のトランスポート層８の制御状態、又はプロトコル制御回路３やトランスミッタ回路５から出力されるデータパターンが特定のパターンであることを検出し、プロトコル制御回路３を選択的に停止し、又は物理層２を電気的に調整する機能を有しており、物理層２及びプロトコル制御回路３と接続されている。
【００２９】
以上のように構成されたシリアルインターフェイス回路１でシリアルＡＴＡインターフェイスとしてのパワーセーブ方法について、その動作を説明する。
【００３０】
まず、シリアルＡＴＡでの伝送方法について説明する。図２はホストとＯＤＤとの間の起動シーケンスを示し、図３はシリアルＡＴＡの伝送シーケンスにおける伝送信号の構成例を説明する図である。
【００３１】
図３に示すように、伝送信号は、フレームとプリミティブとから構成されている。フレームは、多数のＤワード（Double Word：３２ビット）からなる。フレームは、通常、ＳＯＦ（Start Of Frame）プリミティブで開始し、ＦＩＳ（Frame Information Structure）と呼ばれるユーザー・ペイロードが続き、ＣＲＣ、ＥＯＦ（End Of Frame）で終了する。ＦＩＳが連続する場合には、データフローの速度調整の目的で、ＨＯＬＤプリミティブ、ＨＯＬＤＡプリミティブ等のいくつかのフロー制御プリミティブが、ＳＯＦとＥＯＦとの間に許可される。
【００３２】
図２は、ホストとデバイスとのパワーオンシーケンスを示し、ホストはデバイスに対し初期化信号であるＣＯＭＲＥＳＥＴを発行し、その後デバイスから初期化信号ＣＯＭＩＮＩＴをホストに発行し、ホストはキャリブレーションした後、バースト信号形式の起動信号ＣＯＭＷＡＫＥをデバイスに発行し、デバイスがＣＯＭＷＡＫＥを発行し、ホストからのＡＬＩＧＮプリミティブを受信することで、通信が確立する。ホストとの間でシリアル通信が確立されると、データ及びコマンド等はＦＩＳによってやり取りするほか、ホストとの間のシリアル通信維持のため、ホストとの間にてプリミティブのやり取り（プリミティブ・ハンドシェイク）を行う。したがって、ホストとの間にてデータの書き込み又は読み出しのためのユーザ・データ、コマンド等のやりとりがない場合であってもプリミティブのやり取りを行うために常に動作状態にあり、電力を消費する。
【００３３】
また、プリミティブは図４で示すように４バイトで構成され、１バイト目であるバイト０におけるコントロールキャラクタと呼ばれるＫ２８．５又はＫ２８．３と、３バイトのデータとで構成される。なお、プリミティブにはＡＬＩＧＮ（Phy layer control）、ＣＯＮＴ（Continue repeating previous primitive）、ＤＭＡＴ（DMA terminate）、ＥＯＦ（End of frame）、ＨＯＬＤ（Hold data transmission）、ＨＯＬＤＡ（Hold acknowledge）、ＰＭＡＣＫ（Power management acknowledge）、ＰＭＮＡＫ（Power management denial）、ＰＭＲＥＱ＿Ｐ（Power management request to Partial）、ＰＭＲＥＱ＿Ｓ（Power management request to Slumber）、Ｒ＿ＥＲＲ（Reception error）、Ｒ＿ＩＰ（Reception in Progress）、Ｒ＿ＯＫ（Reception with no error）、Ｒ＿ＲＤＹ（Receiver ready）、ＳＯＦ（Start of frame）、ＳＹＮＣ（Synchronization）、ＷＴＲＭ（Wait for frame termination）、Ｘ＿ＲＤＹ（Transmission data ready）がある。
【００３４】
次に、本発明でのパワーセーブ方法についてその動作を説明する。まず、相手方の機器との通信時に、送信伝送路にＣＯＮＴプリミティブを送信した後の相手方に対して意味を持たないデータを送信中である場合において、パワーセーブ制御回路４がプロトコル制御回路３のトランスミッタ回路５に対する出力がＣＯＮＴプリミティブであることを検出することで、消費電力を低減するためにパワーセーブ制御回路４が物理層２に対しトランスミッタ回路５の出力特性の振幅、又はスルーレート、又は送信周波数の低減、又はその組み合わせを相手側の機器が信号と判断できる最小の値か、規格内の範囲で低減させることにより消費電力の低減を図る。
【００３５】
なおかつ、ＣＯＮＴプリミティブ送信後の相手側に対して意味を持たないデータを送信中である場合においてプロトコル制御回路３がトランスミッタ回路５に対する出力が、Ｋ２８．５又はＫ２８．３であることを検出することで、通常状態に復帰させるためにパワーセーブ制御回路４が物理層２に対しトランスミッタ回路５の出力特性を通常状態に復帰させることにより送信伝送路を通常状態に復帰させることができる。
【００３６】
また、パワーセーブ制御回路４によってプロトコル制御回路３のシーケンスがホストからのコマンドに応答するＦＩＳの送信待機の状態や、ＦＩＳ転送中のＨＯＬＤプリミティブ送信状態であることを検出し、デシリアライザ１２、デコード回路１３、アンスクランブル回路１４及び物理層２のレシーバ回路６に対するクロック信号又は電源の供給の停止を行い、消費電力の削減を図る。
【００３７】
なおかつ、パワーセーブ制御回路４によってプロトコル制御回路３のシーケンスがホストからのコマンドに対するＦＩＳの送信開始や、ＦＩＳ送信中のＨＯＬＤプリミティブ送信状態の解除等を検出し、デシリアライザ１２、デコード回路１３、アンスクランブル回路１４及び物理層２のレシーバ回路６を通常状態に復帰させることにより、送信伝送路を通常状態に復帰させることができる。
【００３８】
以上のようにして不要な消費電力を抑制することが可能であり、消費電力を抑制した状態においてもパワーセーブ制御回路４は動作し続けるようにすることによって、通常の動作に復帰した場合においてクロック信号又は電源の供給を再開させることが可能である。
【００３９】
また、図５は本発明の実施の形態によるシリアルインターフェイス回路１８を内蔵する集積回路１７を用いた電子機器１６のブロック図であり、図６は本発明の実施の形態によるシリアルインターフェイス回路を複数の部品２５，２７，２９によって構成した電子機器２３のブロック図である。
【産業上の利用可能性】
【００４０】
本発明に係るシリアルインターフェイス回路のパワーセーブ方法は、通信相手とのパワーセーブ用のシーケンスや、通信の遮断を行わず定常状態において、シリアルインターフェイス回路をパワーセーブモードにし、消費電力の低減を図ることができ、更に無意状態においても伝送信号特性を下げることができ、シリアルインターフェイス回路の低消費電力化に有用である。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態に係るシリアルインターフェイス回路の概略構成を示すブロック図である。
【図２】シリアルＡＴＡにおける初期化シーケンスの概略を示した図である。
【図３】シリアルＡＴＡにおける伝送信号の構成例を示した図である。
【図４】シリアルＡＴＡにおけるプリミティブの構成を示した図である。
【図５】本発明の実施の形態に係るシリアルインターフェイス回路を内蔵した集積回路を持つ電子機器の概略構成を示すブロック図である。
【図６】本発明の実施の形態に係る複数の部品によってシリアルインターフェイス回路を構成した電子機器の概略構成を示すブロック図である。
【符号の説明】
【００４２】
１ シリアルインターフェイス回路
２ 物理層
３ プロトコル制御回路
４ パワーセーブ制御回路
５ トランスミッタ回路
６ レシーバ回路
７ リンク層
８ トランスポート層
９ シリアライザ
１０ エンコード回路
１１ スクランブル回路
１２ デシリアライザ
１３ デコード回路
１４ アンスクランブル回路
１６ 当該発明を用いた電子機器
１７ 当該発明を用いた集積回路
１８ シリアルインターフェイス回路
１９ 物理層
２０ プロトコル制御回路
２１ パワーセーブ制御回路
２３ 当該発明を用いた電子機器
２５ 物理層を構成するブロック
２７ パワーセーブ制御回路を構成するブロック
２９ プロトコル制御回路を構成するブロック
【特許請求の範囲】
【請求項１】
物理層を構成するトランスミッタ回路又はレシーバ回路と、インターフェイスプロトコルの制御及びデータの符号化・復号化を行うプロトコル制御回路と、前記の回路群のパワーセーブを制御するパワーセーブ制御回路とを有し、なおかつ前記トランスミッタ回路又はレシーバ回路のいずれかは電気的特性を調整する構造を有し、
前記プロトコル制御回路の前記トランスミッタ回路に対する出力が、接続される相手方の機器に対し無意通信状態に入ることを宣言する特定パターンを前記パワーセーブ制御回路によって検出することによって、前記特定パターン以降のデータ送信時において前記物理層の電気的特性を低消費電力に向いた値に変更する機能を有することを特徴とするシリアルインターフェイス回路。
【請求項２】
請求項１記載のシリアルインターフェイス回路において、
前記パワーセーブ制御回路は、前記プロトコル制御回路の前記トランスミッタ回路に対する出力が、接続される相手方の機器に対し有意通信状態に戻ることを宣言する特定パターンを検出する機能を有し、前記物理層を構成する回路の電気的特性を通常動作に適した特性に戻す機能を有することを特徴とするシリアルインターフェイス回路。
【請求項３】
物理層を構成するトランスミッタ回路又はレシーバ回路と、インターフェイスプロトコルの制御及びデータの符号化・復号化を行うプロトコル制御回路と、前記の回路群のパワーセーブを制御するパワーセーブ制御回路とを有し、
前記パワーセーブ制御回路は、前記プロトコル制御回路のシーケンスの状態を監視する機能を有し、特定シーケンスの状態に移行することを検出した場合において前記プロトコル制御回路の一部を選択的に停止させる機能を有することを特徴とするシリアルインターフェイス回路。
【請求項４】
請求項３記載のシリアルインターフェイス回路において、
前記パワーセーブ制御回路は、特定シーケンスから復帰したことを検出することによって、前記プロトコル制御回路を復帰させる機能を有することを特徴とするシリアルインターフェイス回路。
【請求項５】
物理層を構成するトランスミッタ回路又はレシーバ回路と、インターフェイスプロトコルの制御及びデータの符号化・復号化を行うプロトコル制御回路と、前記の回路群のパワーセーブを制御するパワーセーブ制御回路とを有し、
前記パワーセーブ制御回路は、前記プロトコル制御回路のシーケンスの状態を監視する機能を有し、なおかつ前記物理層を構成する回路の電気的特性を調整する構造を有し、
特定シーケンスの状態に移行することを検出した場合において前記パワーセーブ制御回路によって前記電気的特性を調整する機能を有することを特徴とするシリアルインターフェイス回路。
【請求項６】
請求項５記載のシリアルインターフェイス回路において、
前記パワーセーブ制御回路は、特定シーケンスから復帰したことを検出することによって、前記物理層を構成する回路の電気的特性を通常動作に復帰させる機能を有することを特徴とするシリアルインターフェイス回路。
【請求項７】
請求項３及び請求項５の双方に記載の機能を兼ね備えたことを特徴とするシリアルインターフェイス回路。
【請求項８】
請求項１〜７のいずれか１項に記載の特徴を備えたことを特徴とするシリアルインターフェイス回路を内蔵する集積回路。
【請求項９】
請求項８に記載の集積回路を用いた電子機器。
【請求項１０】
請求項１〜７のいずれか１項に記載の特徴を複数の部品によって構成したシリアルインターフェイス回路を持つ電子機器。
【請求項１】
物理層を構成するトランスミッタ回路又はレシーバ回路と、インターフェイスプロトコルの制御及びデータの符号化・復号化を行うプロトコル制御回路と、前記の回路群のパワーセーブを制御するパワーセーブ制御回路とを有し、なおかつ前記トランスミッタ回路又はレシーバ回路のいずれかは電気的特性を調整する構造を有し、
前記プロトコル制御回路の前記トランスミッタ回路に対する出力が、接続される相手方の機器に対し無意通信状態に入ることを宣言する特定パターンを前記パワーセーブ制御回路によって検出することによって、前記特定パターン以降のデータ送信時において前記物理層の電気的特性を低消費電力に向いた値に変更する機能を有することを特徴とするシリアルインターフェイス回路。
【請求項２】
請求項１記載のシリアルインターフェイス回路において、
前記パワーセーブ制御回路は、前記プロトコル制御回路の前記トランスミッタ回路に対する出力が、接続される相手方の機器に対し有意通信状態に戻ることを宣言する特定パターンを検出する機能を有し、前記物理層を構成する回路の電気的特性を通常動作に適した特性に戻す機能を有することを特徴とするシリアルインターフェイス回路。
【請求項３】
物理層を構成するトランスミッタ回路又はレシーバ回路と、インターフェイスプロトコルの制御及びデータの符号化・復号化を行うプロトコル制御回路と、前記の回路群のパワーセーブを制御するパワーセーブ制御回路とを有し、
前記パワーセーブ制御回路は、前記プロトコル制御回路のシーケンスの状態を監視する機能を有し、特定シーケンスの状態に移行することを検出した場合において前記プロトコル制御回路の一部を選択的に停止させる機能を有することを特徴とするシリアルインターフェイス回路。
【請求項４】
請求項３記載のシリアルインターフェイス回路において、
前記パワーセーブ制御回路は、特定シーケンスから復帰したことを検出することによって、前記プロトコル制御回路を復帰させる機能を有することを特徴とするシリアルインターフェイス回路。
【請求項５】
物理層を構成するトランスミッタ回路又はレシーバ回路と、インターフェイスプロトコルの制御及びデータの符号化・復号化を行うプロトコル制御回路と、前記の回路群のパワーセーブを制御するパワーセーブ制御回路とを有し、
前記パワーセーブ制御回路は、前記プロトコル制御回路のシーケンスの状態を監視する機能を有し、なおかつ前記物理層を構成する回路の電気的特性を調整する構造を有し、
特定シーケンスの状態に移行することを検出した場合において前記パワーセーブ制御回路によって前記電気的特性を調整する機能を有することを特徴とするシリアルインターフェイス回路。
【請求項６】
請求項５記載のシリアルインターフェイス回路において、
前記パワーセーブ制御回路は、特定シーケンスから復帰したことを検出することによって、前記物理層を構成する回路の電気的特性を通常動作に復帰させる機能を有することを特徴とするシリアルインターフェイス回路。
【請求項７】
請求項３及び請求項５の双方に記載の機能を兼ね備えたことを特徴とするシリアルインターフェイス回路。
【請求項８】
請求項１〜７のいずれか１項に記載の特徴を備えたことを特徴とするシリアルインターフェイス回路を内蔵する集積回路。
【請求項９】
請求項８に記載の集積回路を用いた電子機器。
【請求項１０】
請求項１〜７のいずれか１項に記載の特徴を複数の部品によって構成したシリアルインターフェイス回路を持つ電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−２０６９０（Ｐ２０１０−２０６９０Ａ）
【公開日】平成２２年１月２８日（２０１０．１．２８）
【国際特許分類】
【出願番号】特願２００８−１８２７２９（Ｐ２００８−１８２７２９）
【出願日】平成２０年７月１４日（２００８．７．１４）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年１月２８日（２０１０．１．２８）
【国際特許分類】
【出願日】平成２０年７月１４日（２００８．７．１４）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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