シリアルストリームを介してＬＣＤ、カメラ、キーパッド、及びＧＰＩＯデータをインタリーブ、及び、直列化／非直列化する方法、及び回路
ハンドヘルド携帯装置において見られるようなフレキシブルケーブルに含まれる配線、及び信号の数を低減するための、直列化／非直列化インタフェースを記載する。特に、このインタフェースは、データをインタリーブし、データを多重化し、多数のＩ／Ｏデバイスに対する制御を多重化する。例えば、そのようなＩ／Ｏデバイスとしては、ＬＣＤディスプレイ、カメラ、キーパッド、及びＧＰＩＯ（汎用Ｉ／Ｏ）デバイスが挙げられる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルインタフェースを介して、多数のデバイスからのデータを多重化、及び直列化／非直列化することに関する。
【背景技術】
【０００２】
キーパッド、キーボード、カメラ、ＬＣＤディスプレイ、及び種々の汎用Ｉ／Ｏ（ＧＰＩＯ）デバイスのようなＩ／Ｏデバイスは、しばしば、携帯ハンドヘルドデバイスにおいて見られる。これらのＩ／Ｏデバイスは、多くのマイクロプロセッサと同様に、通常、パラレルインタフェースを備える。しかしながら、携帯装置においては、一部のＩ／Ｏデバイスは、ヒンジにより、コントローラ・マイクロプロセッサから分離される。
【０００３】
従来技術の携帯装置において、携帯装置におけるマイクロプロセッサとＩ／Ｏデバイスの間の配線には、ヒンジの中に押し込まれたフレキシブルケーブルを介した多数のパラレル接続が必要とされる。多数の配線は、信頼性を低下させ、コストを増大させることから、望ましくない。
【０００４】
折り畳み式、又はスライド式の携帯電話のヒンジを通る物理的配線の数を減らすことが、有利である。直列化によれば、ある程度の配線削減が可能となる。
【発明の概要】
【課題を解決するための手段】
【０００５】
本発明によれば、フレキシブルケーブルを介した配線の削減が可能となる。本発明は、少なくともＬＣＤディスプレイ、ＧＰＩＯ（汎用入出力）を介して接続されるデバイス、カメラ、Ｉ２Ｃデバイス、及びキーパッド、又はキーボードとの間で双方向に流れるデータを直列化し、インタリーブするインタフェースを提供する。本発明によれば、同じ複数のシリアル配線を通る複数組のパラレルデータをインタリーブし、専用制御ピン、又はワイヤを使用することなくモードを制御することによって、さらなる削減が達成される場合がある。
【０００６】
直列化されたデータは、共有配線上にインタリーブされ、共有配線上では、タイミングインターバルを使用して、種々のデバイスからの時系列を成す信号が混合される。例えば、映像伝送の際には大抵、映像データラインを通って伝送される信号が無いときに、垂直同期パルス（ＶＳＹＮＣ）、及び水平同期パルス（ＨＳＹＮＣ）が存在する。こうしたタイミングは、他のデバイスが、シリアルデータを送信する際に使用される場合がある。例えば、キーボードデータは、人間のオペレータが、何も遅延に気付かないタイミングで送信される場合がある。キーボードデータとして表したが、カメラＶＳＹＮＣ、又はＨＳＹＮＣ時間において、事実上、任意のシリアルデータを送信することが可能である。
【０００７】
同様に、ＬＣＤデータ、ＧＰＩＯ信号、及びＩ２Ｃ信号は、共通接続（接続ワイヤ）上に多重化される場合がある。これら３つのデータタイプのうちのどれが送信されるかに関する制御の少なくとも一部は、クロック周波数変化によって制御される場合がある。例えば、もし、ＬＣＤ信号、又はＩ２Ｃ信号を多重化する場合、クロック周波数を使用して、送信中のデータタイプを区別する場合がある。例えば、特定のクロック周波数は、ＬＣＤデータが送信中であることを示すために使用され、周波数変化は、Ｉ２Ｃ信号が伝送されている場合にモード変更を命じる場合がある。この例では、周波数検出回路を使用する場合がある。ＬＣＤ信号とＩ２Ｃ信号がいずれも送信されていない場合、ＧＰＩＯデータがロードされ、直列に伝送される場合がある。
【０００８】
当業者には明らかなように、下記の説明は、例示的実施形態、図面、及び使用方法を参照して進められるが、本発明をそれらの実施形態、及び使用法に制限する意図はない。むしろ、本発明が、広い範囲を有し、添付の特許請求の範囲に記載されるようにのみ定義されることを意図している。
【図面の簡単な説明】
【０００９】
【図１Ａ】本発明を使用する機能ブロックを示す略ブロック図である。
【図１Ｂ】本発明を使用する機能ブロックを示す略ブロック図である。
【図１Ｃ】本発明を使用する機能ブロックを示す略ブロック図である。
【図１Ｄ】本発明を使用する機能ブロックを示す略ブロック図である。
【図１Ｅ】本発明を使用する機能ブロックを示す略ブロック図である。
【図１Ｆ】内部ストロボ発生を示す図である。
【図２】ＬＣＤ／Ｉ２Ｃ多重化を示すブロック図である。
【図３】ＬＣＤ／Ｉ２Ｃ多重化を示すブロック図である。
【図４】ＬＣＤ／Ｉ２Ｃ多重化を示すブロック図である。
【図５】ＬＣＤ／Ｉ２Ｃ多重化を示すブロック図である。
【図６】ＬＣＤ／Ｉ２Ｃ多重化を示すブロック図である。
【図７】ＬＣＤ／Ｉ２Ｃ多重化を示すブロック図である。
【図８】モード変更を実施するための周波数比較を示すタイミング図である。
【発明を実施するための形態】
【００１０】
図１Ａは、本発明を使用するシステムを示す。この例において、マイクロプロセッサ４は、多数のパラレルＩ／Ｏポートを備え、各Ｉ／Ｏポートは、データ信号、クロック信号、及び制御信号を有する。図１Ａの右側にあるのは、対応するＩ／Ｏデバイス５である。なお、マイクロプロセッサ４から出るＩ／Ｏ接続は、Ｉ／Ｏデバイス５へのＩ／Ｏ接続と同様である。一部の応用形態では、当業者にとって既知であるように、デバイスによっては、他の制御接続（図示せず）が使用される場合もある。
【００１１】
マイクロプロセッサ４とＩ／Ｏデバイス５の間にあるのは、ヒンジの中を押し込められるように設計されたフレキシブルケーブル１１を介して互いに接続されたマスターデバイス６、及びスレーブデバイス１０である。マスターデバイス装置、及びスレーブデバイスは、マイクロプロセッサ４への多数のパラレル接続８、及びＩ／Ｏデバイス５への多数のパラレル接続９を有するが、信頼性、及び折り曲げ機能を向上させるフレキシブルケーブル１１上において、それら２つの間には、僅か数本の接続が存在するのみである（数本のワイヤが、ヒンジの中で曲がり、壊れる）。
【００１２】
図１Ａにおいて、本発明によれば、複数のＬＣＤ信号、ＧＰＩＯ信号、及びＩ２Ｃ信号の間で、シリアル接続を共用することが可能になる。また、パラレルカメラＩ／Ｏデータを直列化し、キーパッドからの信号とインタリーブすることもできる。
【００１３】
例えば、本発明に従って作成される一対のデバイス、スレーブ６、及びマスター１０は、ＬＣＤ信号、ＧＰＩＯ信号、及びＩ２Ｃ信号、並びに、カメラ信号、及びキーパッド信号を直列化、及び非直列化する。信号は、信号源の間において多重化され、共通シリアルインタフェースを通して伝送され、要望に応じて全二重、又は半二重で送信される場合がある。
【００１４】
図１Ａは、本発明を実現する主要ブロックの一例の内部における種々の機能を示している。汎用マイクロプロセッサ４は、一群のパラレル接続８を介してマスターデバイス６と接続される。マスターデバイス６は、４本のシリアル接続を含むフレキシブルケーブル１を介してスレーブデバイス１０に接続される。最初の２本１２は、クロック（ＬＣＤＣＫＳ）、及びデータ（ＬＣＤＤＳ）を伝送する。これら２本は、ＬＣＤディスプレイ１６、ＧＰＩＯインタフェース１８、及びＩ２Ｃインタフェース２０との間で相互に情報を伝送する。次の２本は、カメラクロック（ＣＡＭＣＫＳ）、及びデータ（ＣＡＭＤＳ）を伝送する。これら２本は、カメラ２２、及びキーパッド２４との間で相互に情報を伝送する。
【００１５】
図１Ｂは、ＬＣＤ／ＧＰＩＯ、及びＩ２Ｃ機能のような、マスターシリアライザ６とマイクロプロセッサ４の間の電子的機能をブロックの形で示している。１６本のＬＣＤデータ線３２、６本のＧＰＩＯデータ線３４、及びＬＣＤチップ選択４０（ＭＡＩＮＣＳ、すなわち主ＬＣＤディスプレイチップ選択、及びＳＵＢＣＳ、すなわち補助ＬＣＤディスプレイチップ選択）が、マルチプレクサ（ＭＵＸ）データシリアライザ３０に読み込まれ、クロックに従って、ＬＣＤＤＳに出力される。ＬＣＤチップ選択４０、ＬＣＤＷＥ（ディスプレイ書き込みイネーブル）、及びＩ２ＣＳＣＫ（クロック）、Ｉ２ＣＳＤＡ（データ）、ＬＣＤ／Ｉ２Ｃ（制御）、及びＬＣＤＣＫＲＥＦ（基準クロック）は、データシリアライザ３０に読み込まれ、又はデータシリアライザ３０から出力されるＬＣＤデータ、又はＧＰＩＯデータを制御するＬＣＤ／Ｉ２Ｃ論理回路Ａ３６、及びストロボ発生器４４に入力される。
【００１６】
図１Ｃは、図１Ｂに示した種々の機能に対応するスレーブデバイスにおける機能、及び回路を示している。データシリアライザ５０は、ＬＣＤ／Ｉ２Ｃ論理回路Ｂ５２によって導かれるようなＬＣＤ信号、及びＧＰＩＯ信号か、又はＩ２Ｃ信号を受信する。ＬＣＤ／Ｉ２Ｃ論理ブロックＡ、及びＢについては、以下で詳しく説明する。
【００１７】
図１Ｄ、及び図１Ｅは、マスター／スレーブデバイス６、１０内における、カメラ、キーパッドデータ、及び制御を渡す機能を示している。１２ビットデシリアライザ６０は、ＣＡＭＣＫＳ（カメラクロック）、及びＣＡＭＤＳ（カメラ／キーパッドデータ）を受信する。デマルチプレクｓタ６２は、デシリアライザ６０からの１２個のパラレルデータをカメラデータと制御信号に分離し、キーパッド信号を再現する信号を検出し、読み取る。これらのデータは、マイクロプロセッサ４に入力される。
【００１８】
発振器１５２を利用して、キーパッド２４を調べ、どのキーが押されたかを検出するキーパッド検出回路１５０が有る。当業者には分かるように、キーが押されたときにそれを検出するために、他の技術を使用してもよい。制御／データマルチプレクサ１５４は、キーパッド、及びカメラからの送受信信号を時間的に交互にインタリーブする。その際、カメラＩ／Ｏに関する時間制限に適合し、かつ、キーパッドの押下を見落とさないように、注意が払われる。
【００１９】
キーパッド２４におけるキーの押下が、制御／データマルチプレクサ１５４により、キー検出回路１５０、及び発振器１５２からの信号として検出されると、キーデータは、１２ビットシリアライザ１５６へ送信される。キーパッドデータは、直列化され、クロック信号ＣＡＭＣＫＳとともにＣＡＭＤＳを介して送信される。ＣＡＭＣＫＳは、キーパッド信号を適切に受信するためのタイミングをマスターデシリアライザ６０に提供する。キーパッドデータは、例えば設計上の能力に従って、２進数、１６進数などに整形、又は符号化される場合がある。
【００２０】
カメラがサービスを必要とする場合、位相ロックループＰＬＬ１５８は、クロックＣＡＭＣＫＲＥＦをカメラ２２に提供する。ＣＡＭＤＡＴＡ線、ＨＳＹＮＣ、ＶＳＹＮＣ及びストロボは、コントローラ／データマルチプレクサ１５４へ直接送信される。コントローラ／データマルチプレクサ１５４は、例えば、１２本のパラレルデータ線１６０、ストロボ１６２、及びＳＥＲＣＫ（シリアルクロック）１６４を介してシリアライザ１５６に接続される。なお、ＰＬＬ（図示せず）は、直列化のための基準クロックを与えるために、ＬＣＤパス上で実施される場合がある。
【００２１】
一つの例示的動作として、カメラがＨＳＹＮＣ、又はＶＳＹＮＣ（水平、又は垂直同期）をデアサートしているとき、カメラデータは、無効化される。これらの時間においては、キーパッド、又はカメラの動作を損なうことなく、キーパッドデータを転送することができる。本発明は、このＨＳＹＮＣ時間を使用して、例えばキーパッドデータとカメラデータをインタリーブ、又は多重化する。結合されたデータは、フレキシブルケーブル上のＣＫＳ信号とともに直列化され、ＤＳ線を介して送信される。
【００２２】
マスターデシリアライザ６０は、多重化されたキーバッド、及びカメラデータを受信し、パラレルデータとして非直列化し、デマルチプレクサ６２を使用して２つを分離する。キーパッドデータは、マイクロプロセッサによって認識されるパラレル形態７４を成すように再現される。カメラパラレルデータはさらに、図１Ｄに示すようなマイクロプロセッサ４によって認識されるパラレル形態を成すように再現される。
【００２３】
一実施形態において、キーパッド、又はカメラデータが伝送中であることを知らせるＤＳグループは、さらに別の接続を含む場合がある。当業者にとって既知であるような他の方法を使用してもよく、例えば、ＤＳ線を介して伝送される最初の１バイトは常に、その後に所与の量のカメラ（又はキーパッド）データが続くことを示すモードインジケータであってもよい。
【００２４】
図１Ｆは、本発明を例示する典型的な一組のカメラ波形、及びキーパッド波形を示している。最上部に並ぶのは、ＣＭＯＳ撮影装置やＣＣＤ撮影装置のような一般的なカメラにおいても見られることがある時系列である。第１行８０のデータ信号は、カメラからの例示的なデータ信号であり、各データ信号の１バイトは１６進形式で示されている。これらの信号８１のグループは、ＨＳＹＮＣデアサート、水平同期、時間を示している。ＨＳＹＮＣ８２はローであるが、カメラデータ信号は、５バイトＦ０、Ｆ１、Ｆ２、Ｆ３、Ｆ４、及びＦ５によって示されている。これらの線上のデータは、カメラに関しては意味を持たない。ただし、本発明では、ＨＳＹＮＣ時間を使用して、キーパッドデータをマスターシリアライザ／デシリアライザを介してマイクロプロセッサへ送信する。なお、データ８４、及びＨＳＹＮＣ８６は、時間的にオフセットされ、その後、８０、及び８２においてトレースを発生する。この時間差は、マスターシリアライザの電子回路を通過する遅延時間を意味する。また、ＨＳＹＮＣ８６の間、カメラからのデータバイトＦ２、及びＦ３は、項目９２で示される２つのバイトグループ００、及び０４により置換される。次の行８８は、１２ビット、又は１６進数００４で表されたキーパッドデータを示している。１．５バイトのみがキーパッドによって使用され、それに続く４ビットは、ゼロに等しい値にされ、その結果、バイト００、０４が、デシリアライザへ送信される。この実施形態では、ＨＳＹＮＣの間に、カメラデータのデータバイトＦ２、及びＦ３を置換するキーパッドデータが送信されるが、矛盾がない限り、ＨＳＹＮＣの間にいかなるデータバイトを使用してもよい。また、当業者には分かるように、キーパッドデータは、ＶＳＩＮＣの間に伝送してもよい。
【００２５】
好ましい実施形態として、システムは、複数のモードで動作させることができる。第１のモード、低速キーパッドにおいて、ＰＬＬ５８はディセーブルされ、シリアルライン上でキーが押下レベルにあるときに、キー発振器５２は、キーパッドマトリクスの中を通過する。キーパッドデータは、ＬＶＣＭＯＳ（低電圧ＣＭＯＳ）を使用して渡される。
【００２６】
第２のモード、高速カメラ／キーパッドにおいて、ＰＬＬ１５８はイネーブルされる（ＰＬＬ１５８はロックされる）。キーパッドデータは、ＨＳＹＮＣ信号８６がローであるときに捕捉され、渡される。カメラデータは、ＨＹＳＹＮＣ８６がハイであるときに渡される。
【００２７】
第３のモード、高速カメラでは、カメラデータは何も受け渡しされなし。ただし、キーパッドデータは、コントローラによって渡され、キーパッドデータマルチプレクサは、ローの擬似ＨＳＹＮＣ信号を生成する。
【００２８】
当業者には分かるように、本発明を使用して利点を得るために、他のタイミング手段、並びに、他の多重化手段を使用してもよい。例えば、本開示は、発振器を使用してキー押下を検出、及び復号しているが、電圧信号、及び／又は電流信号のような論理信号を使用してもよい。また、利点を得るために、多数のマイクロプロセッサを使用してもよい。さらに、ワンチップコンピュータだけでなく、専用機能を有する非常に大きなシリコン集積回路を使用してもよい。
【００２９】
この実施例ではＰＬＬを開示しているが、当業者には分かるように、ＰＬＬを使用しない動作を使用してもよい。例えば、カメラのタイミング要件によっては、水晶クロック、又はその均等、及び他のタイプのタイミング回路を使用して、利点を得ることもできる。
【００３０】
図１Ｂ、及び図１Ｅを再び参照すると、図２は、ストロボ発生器４４の一実施形態を示している。ＬＣＤ／Ｉ２Ｃが真であれば、ＬＣＤＷＥは内部ストロボ（ＩｎｔＳｔｒｏｂｅ）を生成し、ＭＵＸデータシリアライザ３０にデータを読み込む。データシリアライザ３０にあるデータは、ＬＣＤＷＥが脈動しているときは、常に送信される。もし、メインディスプレイとサブディスプレイのいずれにもデータが送信されていない場合、ＧＰＩＯストロボが生成され、ＧＰＩＯデータが選択され、ロードされ、送信される。もし、ＭＡＩＮＣＳとＳＵＢＣＳのいずれかが真であれば、ＧＰＩＯストロボの生成はディセーブルされる。
【００３１】
タイミングは、１６ＣＫＲＥＦサイクルにつき１つのＧＰＩＯデータが送信されるように設計される。あるいは、ＧＰＩＯデータは、ＧＰＩＯデータが変化したときにのみ送信されてもよい。
【００３２】
図１Ｂ、及び図１ＣからのＬＣＤ／Ｉ２Ｃ論理回路Ａ、及びＢの動作を、図３〜図７に示す。このメカニズムは、ＬＣＤデータが送信されていないときに、ＬＣＤデータのためのクロック信号を変更し、二重の用途に使用するためのものである。この例では、ＬＣＤデータの替わりに、Ｉ２Ｃ信号、及びＩ２Ｃ ＣＬＫを伝送する場合がある。
【００３３】
図３は、相互接続フレキシブルケーブル１１を備えた（マスターデバイス６における）汎用送信機、及び（スレーブデバイス１０における）受信機を示している。制御信号が、ＣＯＮＴＲＯＬ１信号を生成するコンピュータシステム（図示せず）によって生成される。一状況において、ＣＯＮＴＲＯＬ１信号は、差動駆動回路１０６を通してＬＣＤデータ１０４を渡すために使用される場合があり、他の状況において、ＣＯＮＴＲＯＬ１信号は、Ｉ２Ｃ信号、及びＩ２ＣクロックをパスゲートＡを通してフレキシブルケーブル１１に渡すために使用される場合がある。高速１０８、又は低速１０９のＬＣＤがマルチプレクサ（ＭＵＸ）１０に入力されると、マルチプレクサ（ＭＵＸ）１０は、バッファ１２２を駆動し、次いで、フレキシブルケーブル１１を駆動する。ＣＯＮＴＲＯＬ１信号は、ＭＵＸ１１０を制御し、ＬＣＤ ＨＳ ＣＬＫ（高速クロック）、又はＬＣＤ ＬＳ ＣＬＫ（低速クロック）を通過させ、フレキシブルケーブルに入力させる。クロック信号の速度は、回路が、データをＬＣＤ信号であるか、又はＩ２Ｃ信号であるかを判断するために使用される。
【００３４】
ＬＣＤデータ’、又はＩ２Ｃ信号’、及びＣＬＫ’（クロック）は、ＣＯＮＴＲＯＬ’信号による決定に従って、バッファ１１１、又はパスゲートＢにより受信される。
【００３５】
ＬＣＤ ＣＬＫ’信号は、バッファ１４４により受信され、バッファ１４４は、ＣＫＳＩＮ信号を出力する。ＣＫＳＩＮは、基準発振器１１４の周波数ＦＲＥＱと比較される。比較器１１６は、どの信号を受信したかを決めるＣＯＮＴＲＯＬ’信号を出力する。ＣＯＮＴＲＯＬ’信号は、後述するＩ２Ｃ＿ＥＮと同一である。
【００３６】
図３に、理解のために、論理構造は例示したが、より詳細な実施形態は、他の図面において説明される。また、Ｉ２ＣパスゲートＡ、Ｂは双方向性であり、従ってＩ２Ｃ信号、及びＣＬＫは、両方に渡される場合がある。
【００３７】
図４は、フレキシブルケーブル１０２に接続された出力ピン１２０を駆動する図３の送信機３６における種々の電子回路についての一実施形態を示している。図中、出力ピンは、フレキシブルケーブル１１に接続されるように描かれているが、それらは、他の集積回路に直接接続されることもある。差動クロック信号ＬＣＤ ＣＬＫは、送信機１２２によって駆動され、出力ピン１２０に出力される。送信機１２２の出力ピンについて示したように、各ピンは、静電放電保護回路（ＥＳＤ）として機能するＰＡＤに接続される。図面には示されていないが、この実施形態では、全てのピン、接点、及びワイヤが、そのように保護される。
【００３８】
「ＬＣＤ」は、液晶ディスプレイ、又は任意の他のタイプのディスプレイを表し、「ＣＬＫ」は、クロックを表す。ダミーロード１２４は、目的に応じて任意選択であり、単に、フレキシブルケーブルに接続された出力ピン１３０における既知の負荷ケーブル終端器を表す。
【００３９】
差動ＬＣＤデータ１０４は、送信機１２６によって駆動され、フレキシブルケーブル１０２に接続されたＤＳＯＰピン、及びＤＳＯＭピン１２８に出力される。ＬＣＤデータ１０４がＤＳＯＰ、及びＤＳＯＭへ送信中であることは、差動ＬＣＤデータの信号が、正、又は負であることをそれぞれ表す。
【００４０】
しかしながら、ＣＯＮＴＲＯＬ１によってパスゲートＡがイネーブルされている場合、Ｉ２Ｃ ＣＬＫは、ＤＳＯＰ上に現れず、Ｉ２Ｃ信号が、ＤＳＯＭ上に現れる。ＣＯＮＴＲＯＬ１によってＩ２Ｃ信号が、ＤＳＯＰ、及びＤＳＯＭ線上にイネーブルされた場合、ＬＣＤデータ１０４は、送信機１２６によって遮断され、例えばＣＯＮＴＲＯＬ１ー（ＣＯＮＴＲＯＬ１の論理反転）によりディセーブルされる。ここでＣＯＮＴＲＯＬ１は、送信機に接続されたコンピュータシステム（図示せず）によって設定可能なモード決定信号である。ＬＣＤデータ、又はＩ２Ｃ信号が、ＤＳＯＰ、及びＤＳＯＭ線上に存在するので、バッファ１２６の出力は、イネーブルされていなければ、パスゲートＡをロードしてはならず、また、パスゲートＡは、イネーブルされていなければ、バッファ１２６をロードしてはならない。
【００４１】
図５は、図３の受信機を示している。ＬＣＤ ＣＬＫは、光ケーブル終端負荷１４０、及びバッファ１４２により受信される。バッファリングされたＬＣＤ ＣＬＫ’信号は、受信機における他の回路（図示せず）に渡される。差動ＬＣＤ ＣＬＫ信号の１つであるＣＫＳＩＮは、下の図６の周波数比較器に渡される。
【００４２】
これと同時に、ＬＣＤデータ（又は、Ｉ２Ｃ ＣＬＫ、及びＩ２Ｃ信号）が、フレキシブルケーブルからバッファ１４４により受信される。もし、Ｉ２Ｃ＿ＥＮが真であれば、Ｉ２Ｃ信号が受信され、パスゲートＢを通して他の回路（図示せず）に渡される。もし、ＬＣＤデータが受信された場合、それらは、バッファ１４４に入れられ、シングルエンドＬＣＤデータ’が次の回路（図示せず）に渡される。必要であれば、ＥＮＡＢＬＥ信号を使用して、ＬＣＤデータ’信号が、バッファ１４４を通ることを防止してもよい。
【００４３】
図６は、図３の周波数比較器１１６として機能する回路を示している。周波数検出器（並列欠落パルス検出器として形成される）１６１、及び１６３は、受信したクロック信号ＣＫＳＩＮを基準発振器信号ＯＳＣＩＮと比較する。その出力は、フレキシブルケーブルの中を通してＩ２Ｃ信号、又はＬＣＤ信号を適当な受信回路（図示せず）へ導くＩ２Ｃ＿ＥＮ信号である。
【００４４】
実施形態によっては、カメラクロック１７出力は、図１ＡのＣＡＭＣＫＲＥＦを提供する場合がある。
【００４５】
図７は、図６の検出器１６１の好ましい実施形態を示している。項目１６１は、ＯＳＣＩＮとＣＫＳＩＮの順番が逆になっている点を除き、同じである。ＣＫＳＩＮは、ＤＡＴＡＩＮ１７１に入力され、ＯＣＳＩＮは、図７の項目１６１のＣＬＫＩＮ１７３に入力される。これらの入力は、出力ＷＢＧ＿ＣＯＭＰＬＥＴＥ１７５を生成する働きをする。出力１７５は、入力信号１７１、及び１７５に関する欠落パルスを示す信号を出力する。種々の用途における必要に応じて遅延を調節するために、インバータチェーン７１７は、インバータ１７９の前に追加することが可能なプログラマブル遅延を生成する。２つの欠落パルス検出器を論理的に結合する場合、ＬＣＤ ＣＬＫ’の周波数は、基準発振器と比較される。
【００４６】
図８は、シリアルクロック入力周波数のシミュレーションを示している。ＣＫＳＩＮ８１は、例として７５ＭＨｚにセットされた基準発振器信号ＯＳＣＩＮ１８３と比較される。周波数検出信号１８５は、ＣＫＳＩＮがＯＳＣＩＮ１８３に対して何時ハイ１８７であり、何時ロー１８９であるかを示している。
【００４７】
本発明によれば、一実施形態として、異なるモードを設定するために周波数を使用する利点が得られる。例えば、モード変更は、周波数が有する本来の目的の有用性を維持しつつ、ＬＣＤモードとＩ２Ｃモードの間で行われ、すなわち、フレキシブルケーブルを通したＬＣＤ信号の伝送からＩ２Ｃ信号の伝送へ変更される。集積回路上に必要となるピンの数、及び／又はフレキシブルケーブル上に必要となるワイヤの数は、少なくとも一本減らすことができる。
【００４８】
本周波数検出方法によれば、電磁波干渉（ＥＭＩ）に対する保護を得ながらも、共通シリアルバスを介して共用される双方向Ｉ２Ｃ制御、及びＬＣＤデータのリアルタイムモニタリング、及び多重化が可能となる。
【００４９】
実施形態は、電子回路として図示されているが、当業者には分かるように、他の電子回路を使用して、同じ機能を実施することも可能であり、また、ソフトウェア、ファームウェア、及び／又はハードウェア、並びにそれらの組み合わせを使用したシステムを使用して、同等の機能を達成する利点を得ることも可能である。
【技術分野】
【０００１】
本発明は、シリアルインタフェースを介して、多数のデバイスからのデータを多重化、及び直列化／非直列化することに関する。
【背景技術】
【０００２】
キーパッド、キーボード、カメラ、ＬＣＤディスプレイ、及び種々の汎用Ｉ／Ｏ（ＧＰＩＯ）デバイスのようなＩ／Ｏデバイスは、しばしば、携帯ハンドヘルドデバイスにおいて見られる。これらのＩ／Ｏデバイスは、多くのマイクロプロセッサと同様に、通常、パラレルインタフェースを備える。しかしながら、携帯装置においては、一部のＩ／Ｏデバイスは、ヒンジにより、コントローラ・マイクロプロセッサから分離される。
【０００３】
従来技術の携帯装置において、携帯装置におけるマイクロプロセッサとＩ／Ｏデバイスの間の配線には、ヒンジの中に押し込まれたフレキシブルケーブルを介した多数のパラレル接続が必要とされる。多数の配線は、信頼性を低下させ、コストを増大させることから、望ましくない。
【０００４】
折り畳み式、又はスライド式の携帯電話のヒンジを通る物理的配線の数を減らすことが、有利である。直列化によれば、ある程度の配線削減が可能となる。
【発明の概要】
【課題を解決するための手段】
【０００５】
本発明によれば、フレキシブルケーブルを介した配線の削減が可能となる。本発明は、少なくともＬＣＤディスプレイ、ＧＰＩＯ（汎用入出力）を介して接続されるデバイス、カメラ、Ｉ２Ｃデバイス、及びキーパッド、又はキーボードとの間で双方向に流れるデータを直列化し、インタリーブするインタフェースを提供する。本発明によれば、同じ複数のシリアル配線を通る複数組のパラレルデータをインタリーブし、専用制御ピン、又はワイヤを使用することなくモードを制御することによって、さらなる削減が達成される場合がある。
【０００６】
直列化されたデータは、共有配線上にインタリーブされ、共有配線上では、タイミングインターバルを使用して、種々のデバイスからの時系列を成す信号が混合される。例えば、映像伝送の際には大抵、映像データラインを通って伝送される信号が無いときに、垂直同期パルス（ＶＳＹＮＣ）、及び水平同期パルス（ＨＳＹＮＣ）が存在する。こうしたタイミングは、他のデバイスが、シリアルデータを送信する際に使用される場合がある。例えば、キーボードデータは、人間のオペレータが、何も遅延に気付かないタイミングで送信される場合がある。キーボードデータとして表したが、カメラＶＳＹＮＣ、又はＨＳＹＮＣ時間において、事実上、任意のシリアルデータを送信することが可能である。
【０００７】
同様に、ＬＣＤデータ、ＧＰＩＯ信号、及びＩ２Ｃ信号は、共通接続（接続ワイヤ）上に多重化される場合がある。これら３つのデータタイプのうちのどれが送信されるかに関する制御の少なくとも一部は、クロック周波数変化によって制御される場合がある。例えば、もし、ＬＣＤ信号、又はＩ２Ｃ信号を多重化する場合、クロック周波数を使用して、送信中のデータタイプを区別する場合がある。例えば、特定のクロック周波数は、ＬＣＤデータが送信中であることを示すために使用され、周波数変化は、Ｉ２Ｃ信号が伝送されている場合にモード変更を命じる場合がある。この例では、周波数検出回路を使用する場合がある。ＬＣＤ信号とＩ２Ｃ信号がいずれも送信されていない場合、ＧＰＩＯデータがロードされ、直列に伝送される場合がある。
【０００８】
当業者には明らかなように、下記の説明は、例示的実施形態、図面、及び使用方法を参照して進められるが、本発明をそれらの実施形態、及び使用法に制限する意図はない。むしろ、本発明が、広い範囲を有し、添付の特許請求の範囲に記載されるようにのみ定義されることを意図している。
【図面の簡単な説明】
【０００９】
【図１Ａ】本発明を使用する機能ブロックを示す略ブロック図である。
【図１Ｂ】本発明を使用する機能ブロックを示す略ブロック図である。
【図１Ｃ】本発明を使用する機能ブロックを示す略ブロック図である。
【図１Ｄ】本発明を使用する機能ブロックを示す略ブロック図である。
【図１Ｅ】本発明を使用する機能ブロックを示す略ブロック図である。
【図１Ｆ】内部ストロボ発生を示す図である。
【図２】ＬＣＤ／Ｉ２Ｃ多重化を示すブロック図である。
【図３】ＬＣＤ／Ｉ２Ｃ多重化を示すブロック図である。
【図４】ＬＣＤ／Ｉ２Ｃ多重化を示すブロック図である。
【図５】ＬＣＤ／Ｉ２Ｃ多重化を示すブロック図である。
【図６】ＬＣＤ／Ｉ２Ｃ多重化を示すブロック図である。
【図７】ＬＣＤ／Ｉ２Ｃ多重化を示すブロック図である。
【図８】モード変更を実施するための周波数比較を示すタイミング図である。
【発明を実施するための形態】
【００１０】
図１Ａは、本発明を使用するシステムを示す。この例において、マイクロプロセッサ４は、多数のパラレルＩ／Ｏポートを備え、各Ｉ／Ｏポートは、データ信号、クロック信号、及び制御信号を有する。図１Ａの右側にあるのは、対応するＩ／Ｏデバイス５である。なお、マイクロプロセッサ４から出るＩ／Ｏ接続は、Ｉ／Ｏデバイス５へのＩ／Ｏ接続と同様である。一部の応用形態では、当業者にとって既知であるように、デバイスによっては、他の制御接続（図示せず）が使用される場合もある。
【００１１】
マイクロプロセッサ４とＩ／Ｏデバイス５の間にあるのは、ヒンジの中を押し込められるように設計されたフレキシブルケーブル１１を介して互いに接続されたマスターデバイス６、及びスレーブデバイス１０である。マスターデバイス装置、及びスレーブデバイスは、マイクロプロセッサ４への多数のパラレル接続８、及びＩ／Ｏデバイス５への多数のパラレル接続９を有するが、信頼性、及び折り曲げ機能を向上させるフレキシブルケーブル１１上において、それら２つの間には、僅か数本の接続が存在するのみである（数本のワイヤが、ヒンジの中で曲がり、壊れる）。
【００１２】
図１Ａにおいて、本発明によれば、複数のＬＣＤ信号、ＧＰＩＯ信号、及びＩ２Ｃ信号の間で、シリアル接続を共用することが可能になる。また、パラレルカメラＩ／Ｏデータを直列化し、キーパッドからの信号とインタリーブすることもできる。
【００１３】
例えば、本発明に従って作成される一対のデバイス、スレーブ６、及びマスター１０は、ＬＣＤ信号、ＧＰＩＯ信号、及びＩ２Ｃ信号、並びに、カメラ信号、及びキーパッド信号を直列化、及び非直列化する。信号は、信号源の間において多重化され、共通シリアルインタフェースを通して伝送され、要望に応じて全二重、又は半二重で送信される場合がある。
【００１４】
図１Ａは、本発明を実現する主要ブロックの一例の内部における種々の機能を示している。汎用マイクロプロセッサ４は、一群のパラレル接続８を介してマスターデバイス６と接続される。マスターデバイス６は、４本のシリアル接続を含むフレキシブルケーブル１を介してスレーブデバイス１０に接続される。最初の２本１２は、クロック（ＬＣＤＣＫＳ）、及びデータ（ＬＣＤＤＳ）を伝送する。これら２本は、ＬＣＤディスプレイ１６、ＧＰＩＯインタフェース１８、及びＩ２Ｃインタフェース２０との間で相互に情報を伝送する。次の２本は、カメラクロック（ＣＡＭＣＫＳ）、及びデータ（ＣＡＭＤＳ）を伝送する。これら２本は、カメラ２２、及びキーパッド２４との間で相互に情報を伝送する。
【００１５】
図１Ｂは、ＬＣＤ／ＧＰＩＯ、及びＩ２Ｃ機能のような、マスターシリアライザ６とマイクロプロセッサ４の間の電子的機能をブロックの形で示している。１６本のＬＣＤデータ線３２、６本のＧＰＩＯデータ線３４、及びＬＣＤチップ選択４０（ＭＡＩＮＣＳ、すなわち主ＬＣＤディスプレイチップ選択、及びＳＵＢＣＳ、すなわち補助ＬＣＤディスプレイチップ選択）が、マルチプレクサ（ＭＵＸ）データシリアライザ３０に読み込まれ、クロックに従って、ＬＣＤＤＳに出力される。ＬＣＤチップ選択４０、ＬＣＤＷＥ（ディスプレイ書き込みイネーブル）、及びＩ２ＣＳＣＫ（クロック）、Ｉ２ＣＳＤＡ（データ）、ＬＣＤ／Ｉ２Ｃ（制御）、及びＬＣＤＣＫＲＥＦ（基準クロック）は、データシリアライザ３０に読み込まれ、又はデータシリアライザ３０から出力されるＬＣＤデータ、又はＧＰＩＯデータを制御するＬＣＤ／Ｉ２Ｃ論理回路Ａ３６、及びストロボ発生器４４に入力される。
【００１６】
図１Ｃは、図１Ｂに示した種々の機能に対応するスレーブデバイスにおける機能、及び回路を示している。データシリアライザ５０は、ＬＣＤ／Ｉ２Ｃ論理回路Ｂ５２によって導かれるようなＬＣＤ信号、及びＧＰＩＯ信号か、又はＩ２Ｃ信号を受信する。ＬＣＤ／Ｉ２Ｃ論理ブロックＡ、及びＢについては、以下で詳しく説明する。
【００１７】
図１Ｄ、及び図１Ｅは、マスター／スレーブデバイス６、１０内における、カメラ、キーパッドデータ、及び制御を渡す機能を示している。１２ビットデシリアライザ６０は、ＣＡＭＣＫＳ（カメラクロック）、及びＣＡＭＤＳ（カメラ／キーパッドデータ）を受信する。デマルチプレクｓタ６２は、デシリアライザ６０からの１２個のパラレルデータをカメラデータと制御信号に分離し、キーパッド信号を再現する信号を検出し、読み取る。これらのデータは、マイクロプロセッサ４に入力される。
【００１８】
発振器１５２を利用して、キーパッド２４を調べ、どのキーが押されたかを検出するキーパッド検出回路１５０が有る。当業者には分かるように、キーが押されたときにそれを検出するために、他の技術を使用してもよい。制御／データマルチプレクサ１５４は、キーパッド、及びカメラからの送受信信号を時間的に交互にインタリーブする。その際、カメラＩ／Ｏに関する時間制限に適合し、かつ、キーパッドの押下を見落とさないように、注意が払われる。
【００１９】
キーパッド２４におけるキーの押下が、制御／データマルチプレクサ１５４により、キー検出回路１５０、及び発振器１５２からの信号として検出されると、キーデータは、１２ビットシリアライザ１５６へ送信される。キーパッドデータは、直列化され、クロック信号ＣＡＭＣＫＳとともにＣＡＭＤＳを介して送信される。ＣＡＭＣＫＳは、キーパッド信号を適切に受信するためのタイミングをマスターデシリアライザ６０に提供する。キーパッドデータは、例えば設計上の能力に従って、２進数、１６進数などに整形、又は符号化される場合がある。
【００２０】
カメラがサービスを必要とする場合、位相ロックループＰＬＬ１５８は、クロックＣＡＭＣＫＲＥＦをカメラ２２に提供する。ＣＡＭＤＡＴＡ線、ＨＳＹＮＣ、ＶＳＹＮＣ及びストロボは、コントローラ／データマルチプレクサ１５４へ直接送信される。コントローラ／データマルチプレクサ１５４は、例えば、１２本のパラレルデータ線１６０、ストロボ１６２、及びＳＥＲＣＫ（シリアルクロック）１６４を介してシリアライザ１５６に接続される。なお、ＰＬＬ（図示せず）は、直列化のための基準クロックを与えるために、ＬＣＤパス上で実施される場合がある。
【００２１】
一つの例示的動作として、カメラがＨＳＹＮＣ、又はＶＳＹＮＣ（水平、又は垂直同期）をデアサートしているとき、カメラデータは、無効化される。これらの時間においては、キーパッド、又はカメラの動作を損なうことなく、キーパッドデータを転送することができる。本発明は、このＨＳＹＮＣ時間を使用して、例えばキーパッドデータとカメラデータをインタリーブ、又は多重化する。結合されたデータは、フレキシブルケーブル上のＣＫＳ信号とともに直列化され、ＤＳ線を介して送信される。
【００２２】
マスターデシリアライザ６０は、多重化されたキーバッド、及びカメラデータを受信し、パラレルデータとして非直列化し、デマルチプレクサ６２を使用して２つを分離する。キーパッドデータは、マイクロプロセッサによって認識されるパラレル形態７４を成すように再現される。カメラパラレルデータはさらに、図１Ｄに示すようなマイクロプロセッサ４によって認識されるパラレル形態を成すように再現される。
【００２３】
一実施形態において、キーパッド、又はカメラデータが伝送中であることを知らせるＤＳグループは、さらに別の接続を含む場合がある。当業者にとって既知であるような他の方法を使用してもよく、例えば、ＤＳ線を介して伝送される最初の１バイトは常に、その後に所与の量のカメラ（又はキーパッド）データが続くことを示すモードインジケータであってもよい。
【００２４】
図１Ｆは、本発明を例示する典型的な一組のカメラ波形、及びキーパッド波形を示している。最上部に並ぶのは、ＣＭＯＳ撮影装置やＣＣＤ撮影装置のような一般的なカメラにおいても見られることがある時系列である。第１行８０のデータ信号は、カメラからの例示的なデータ信号であり、各データ信号の１バイトは１６進形式で示されている。これらの信号８１のグループは、ＨＳＹＮＣデアサート、水平同期、時間を示している。ＨＳＹＮＣ８２はローであるが、カメラデータ信号は、５バイトＦ０、Ｆ１、Ｆ２、Ｆ３、Ｆ４、及びＦ５によって示されている。これらの線上のデータは、カメラに関しては意味を持たない。ただし、本発明では、ＨＳＹＮＣ時間を使用して、キーパッドデータをマスターシリアライザ／デシリアライザを介してマイクロプロセッサへ送信する。なお、データ８４、及びＨＳＹＮＣ８６は、時間的にオフセットされ、その後、８０、及び８２においてトレースを発生する。この時間差は、マスターシリアライザの電子回路を通過する遅延時間を意味する。また、ＨＳＹＮＣ８６の間、カメラからのデータバイトＦ２、及びＦ３は、項目９２で示される２つのバイトグループ００、及び０４により置換される。次の行８８は、１２ビット、又は１６進数００４で表されたキーパッドデータを示している。１．５バイトのみがキーパッドによって使用され、それに続く４ビットは、ゼロに等しい値にされ、その結果、バイト００、０４が、デシリアライザへ送信される。この実施形態では、ＨＳＹＮＣの間に、カメラデータのデータバイトＦ２、及びＦ３を置換するキーパッドデータが送信されるが、矛盾がない限り、ＨＳＹＮＣの間にいかなるデータバイトを使用してもよい。また、当業者には分かるように、キーパッドデータは、ＶＳＩＮＣの間に伝送してもよい。
【００２５】
好ましい実施形態として、システムは、複数のモードで動作させることができる。第１のモード、低速キーパッドにおいて、ＰＬＬ５８はディセーブルされ、シリアルライン上でキーが押下レベルにあるときに、キー発振器５２は、キーパッドマトリクスの中を通過する。キーパッドデータは、ＬＶＣＭＯＳ（低電圧ＣＭＯＳ）を使用して渡される。
【００２６】
第２のモード、高速カメラ／キーパッドにおいて、ＰＬＬ１５８はイネーブルされる（ＰＬＬ１５８はロックされる）。キーパッドデータは、ＨＳＹＮＣ信号８６がローであるときに捕捉され、渡される。カメラデータは、ＨＹＳＹＮＣ８６がハイであるときに渡される。
【００２７】
第３のモード、高速カメラでは、カメラデータは何も受け渡しされなし。ただし、キーパッドデータは、コントローラによって渡され、キーパッドデータマルチプレクサは、ローの擬似ＨＳＹＮＣ信号を生成する。
【００２８】
当業者には分かるように、本発明を使用して利点を得るために、他のタイミング手段、並びに、他の多重化手段を使用してもよい。例えば、本開示は、発振器を使用してキー押下を検出、及び復号しているが、電圧信号、及び／又は電流信号のような論理信号を使用してもよい。また、利点を得るために、多数のマイクロプロセッサを使用してもよい。さらに、ワンチップコンピュータだけでなく、専用機能を有する非常に大きなシリコン集積回路を使用してもよい。
【００２９】
この実施例ではＰＬＬを開示しているが、当業者には分かるように、ＰＬＬを使用しない動作を使用してもよい。例えば、カメラのタイミング要件によっては、水晶クロック、又はその均等、及び他のタイプのタイミング回路を使用して、利点を得ることもできる。
【００３０】
図１Ｂ、及び図１Ｅを再び参照すると、図２は、ストロボ発生器４４の一実施形態を示している。ＬＣＤ／Ｉ２Ｃが真であれば、ＬＣＤＷＥは内部ストロボ（ＩｎｔＳｔｒｏｂｅ）を生成し、ＭＵＸデータシリアライザ３０にデータを読み込む。データシリアライザ３０にあるデータは、ＬＣＤＷＥが脈動しているときは、常に送信される。もし、メインディスプレイとサブディスプレイのいずれにもデータが送信されていない場合、ＧＰＩＯストロボが生成され、ＧＰＩＯデータが選択され、ロードされ、送信される。もし、ＭＡＩＮＣＳとＳＵＢＣＳのいずれかが真であれば、ＧＰＩＯストロボの生成はディセーブルされる。
【００３１】
タイミングは、１６ＣＫＲＥＦサイクルにつき１つのＧＰＩＯデータが送信されるように設計される。あるいは、ＧＰＩＯデータは、ＧＰＩＯデータが変化したときにのみ送信されてもよい。
【００３２】
図１Ｂ、及び図１ＣからのＬＣＤ／Ｉ２Ｃ論理回路Ａ、及びＢの動作を、図３〜図７に示す。このメカニズムは、ＬＣＤデータが送信されていないときに、ＬＣＤデータのためのクロック信号を変更し、二重の用途に使用するためのものである。この例では、ＬＣＤデータの替わりに、Ｉ２Ｃ信号、及びＩ２Ｃ ＣＬＫを伝送する場合がある。
【００３３】
図３は、相互接続フレキシブルケーブル１１を備えた（マスターデバイス６における）汎用送信機、及び（スレーブデバイス１０における）受信機を示している。制御信号が、ＣＯＮＴＲＯＬ１信号を生成するコンピュータシステム（図示せず）によって生成される。一状況において、ＣＯＮＴＲＯＬ１信号は、差動駆動回路１０６を通してＬＣＤデータ１０４を渡すために使用される場合があり、他の状況において、ＣＯＮＴＲＯＬ１信号は、Ｉ２Ｃ信号、及びＩ２ＣクロックをパスゲートＡを通してフレキシブルケーブル１１に渡すために使用される場合がある。高速１０８、又は低速１０９のＬＣＤがマルチプレクサ（ＭＵＸ）１０に入力されると、マルチプレクサ（ＭＵＸ）１０は、バッファ１２２を駆動し、次いで、フレキシブルケーブル１１を駆動する。ＣＯＮＴＲＯＬ１信号は、ＭＵＸ１１０を制御し、ＬＣＤ ＨＳ ＣＬＫ（高速クロック）、又はＬＣＤ ＬＳ ＣＬＫ（低速クロック）を通過させ、フレキシブルケーブルに入力させる。クロック信号の速度は、回路が、データをＬＣＤ信号であるか、又はＩ２Ｃ信号であるかを判断するために使用される。
【００３４】
ＬＣＤデータ’、又はＩ２Ｃ信号’、及びＣＬＫ’（クロック）は、ＣＯＮＴＲＯＬ’信号による決定に従って、バッファ１１１、又はパスゲートＢにより受信される。
【００３５】
ＬＣＤ ＣＬＫ’信号は、バッファ１４４により受信され、バッファ１４４は、ＣＫＳＩＮ信号を出力する。ＣＫＳＩＮは、基準発振器１１４の周波数ＦＲＥＱと比較される。比較器１１６は、どの信号を受信したかを決めるＣＯＮＴＲＯＬ’信号を出力する。ＣＯＮＴＲＯＬ’信号は、後述するＩ２Ｃ＿ＥＮと同一である。
【００３６】
図３に、理解のために、論理構造は例示したが、より詳細な実施形態は、他の図面において説明される。また、Ｉ２ＣパスゲートＡ、Ｂは双方向性であり、従ってＩ２Ｃ信号、及びＣＬＫは、両方に渡される場合がある。
【００３７】
図４は、フレキシブルケーブル１０２に接続された出力ピン１２０を駆動する図３の送信機３６における種々の電子回路についての一実施形態を示している。図中、出力ピンは、フレキシブルケーブル１１に接続されるように描かれているが、それらは、他の集積回路に直接接続されることもある。差動クロック信号ＬＣＤ ＣＬＫは、送信機１２２によって駆動され、出力ピン１２０に出力される。送信機１２２の出力ピンについて示したように、各ピンは、静電放電保護回路（ＥＳＤ）として機能するＰＡＤに接続される。図面には示されていないが、この実施形態では、全てのピン、接点、及びワイヤが、そのように保護される。
【００３８】
「ＬＣＤ」は、液晶ディスプレイ、又は任意の他のタイプのディスプレイを表し、「ＣＬＫ」は、クロックを表す。ダミーロード１２４は、目的に応じて任意選択であり、単に、フレキシブルケーブルに接続された出力ピン１３０における既知の負荷ケーブル終端器を表す。
【００３９】
差動ＬＣＤデータ１０４は、送信機１２６によって駆動され、フレキシブルケーブル１０２に接続されたＤＳＯＰピン、及びＤＳＯＭピン１２８に出力される。ＬＣＤデータ１０４がＤＳＯＰ、及びＤＳＯＭへ送信中であることは、差動ＬＣＤデータの信号が、正、又は負であることをそれぞれ表す。
【００４０】
しかしながら、ＣＯＮＴＲＯＬ１によってパスゲートＡがイネーブルされている場合、Ｉ２Ｃ ＣＬＫは、ＤＳＯＰ上に現れず、Ｉ２Ｃ信号が、ＤＳＯＭ上に現れる。ＣＯＮＴＲＯＬ１によってＩ２Ｃ信号が、ＤＳＯＰ、及びＤＳＯＭ線上にイネーブルされた場合、ＬＣＤデータ１０４は、送信機１２６によって遮断され、例えばＣＯＮＴＲＯＬ１ー（ＣＯＮＴＲＯＬ１の論理反転）によりディセーブルされる。ここでＣＯＮＴＲＯＬ１は、送信機に接続されたコンピュータシステム（図示せず）によって設定可能なモード決定信号である。ＬＣＤデータ、又はＩ２Ｃ信号が、ＤＳＯＰ、及びＤＳＯＭ線上に存在するので、バッファ１２６の出力は、イネーブルされていなければ、パスゲートＡをロードしてはならず、また、パスゲートＡは、イネーブルされていなければ、バッファ１２６をロードしてはならない。
【００４１】
図５は、図３の受信機を示している。ＬＣＤ ＣＬＫは、光ケーブル終端負荷１４０、及びバッファ１４２により受信される。バッファリングされたＬＣＤ ＣＬＫ’信号は、受信機における他の回路（図示せず）に渡される。差動ＬＣＤ ＣＬＫ信号の１つであるＣＫＳＩＮは、下の図６の周波数比較器に渡される。
【００４２】
これと同時に、ＬＣＤデータ（又は、Ｉ２Ｃ ＣＬＫ、及びＩ２Ｃ信号）が、フレキシブルケーブルからバッファ１４４により受信される。もし、Ｉ２Ｃ＿ＥＮが真であれば、Ｉ２Ｃ信号が受信され、パスゲートＢを通して他の回路（図示せず）に渡される。もし、ＬＣＤデータが受信された場合、それらは、バッファ１４４に入れられ、シングルエンドＬＣＤデータ’が次の回路（図示せず）に渡される。必要であれば、ＥＮＡＢＬＥ信号を使用して、ＬＣＤデータ’信号が、バッファ１４４を通ることを防止してもよい。
【００４３】
図６は、図３の周波数比較器１１６として機能する回路を示している。周波数検出器（並列欠落パルス検出器として形成される）１６１、及び１６３は、受信したクロック信号ＣＫＳＩＮを基準発振器信号ＯＳＣＩＮと比較する。その出力は、フレキシブルケーブルの中を通してＩ２Ｃ信号、又はＬＣＤ信号を適当な受信回路（図示せず）へ導くＩ２Ｃ＿ＥＮ信号である。
【００４４】
実施形態によっては、カメラクロック１７出力は、図１ＡのＣＡＭＣＫＲＥＦを提供する場合がある。
【００４５】
図７は、図６の検出器１６１の好ましい実施形態を示している。項目１６１は、ＯＳＣＩＮとＣＫＳＩＮの順番が逆になっている点を除き、同じである。ＣＫＳＩＮは、ＤＡＴＡＩＮ１７１に入力され、ＯＣＳＩＮは、図７の項目１６１のＣＬＫＩＮ１７３に入力される。これらの入力は、出力ＷＢＧ＿ＣＯＭＰＬＥＴＥ１７５を生成する働きをする。出力１７５は、入力信号１７１、及び１７５に関する欠落パルスを示す信号を出力する。種々の用途における必要に応じて遅延を調節するために、インバータチェーン７１７は、インバータ１７９の前に追加することが可能なプログラマブル遅延を生成する。２つの欠落パルス検出器を論理的に結合する場合、ＬＣＤ ＣＬＫ’の周波数は、基準発振器と比較される。
【００４６】
図８は、シリアルクロック入力周波数のシミュレーションを示している。ＣＫＳＩＮ８１は、例として７５ＭＨｚにセットされた基準発振器信号ＯＳＣＩＮ１８３と比較される。周波数検出信号１８５は、ＣＫＳＩＮがＯＳＣＩＮ１８３に対して何時ハイ１８７であり、何時ロー１８９であるかを示している。
【００４７】
本発明によれば、一実施形態として、異なるモードを設定するために周波数を使用する利点が得られる。例えば、モード変更は、周波数が有する本来の目的の有用性を維持しつつ、ＬＣＤモードとＩ２Ｃモードの間で行われ、すなわち、フレキシブルケーブルを通したＬＣＤ信号の伝送からＩ２Ｃ信号の伝送へ変更される。集積回路上に必要となるピンの数、及び／又はフレキシブルケーブル上に必要となるワイヤの数は、少なくとも一本減らすことができる。
【００４８】
本周波数検出方法によれば、電磁波干渉（ＥＭＩ）に対する保護を得ながらも、共通シリアルバスを介して共用される双方向Ｉ２Ｃ制御、及びＬＣＤデータのリアルタイムモニタリング、及び多重化が可能となる。
【００４９】
実施形態は、電子回路として図示されているが、当業者には分かるように、他の電子回路を使用して、同じ機能を実施することも可能であり、また、ソフトウェア、ファームウェア、及び／又はハードウェア、並びにそれらの組み合わせを使用したシステムを使用して、同等の機能を達成する利点を得ることも可能である。
【特許請求の範囲】
【請求項１】
情報を伝送するシステムであって、前記情報が、高速データ、及び制御、並びに低速データ、及び制御を含むものにおいて、
マイクロプロセッサ、又はコントローラから、高速、及び低速のパラレルデータ、シリアルデータ、並びに制御信号を受信し、送信する第１のシリアライザと、
マイクロプロセッサ、又はコントローラへ、高速、及び低速のパラレルデータ、シリアルデータ、並びに制御信号を送信し、受信する第１のデシリアライザと、
一群のＩ／Ｏデバイスから、高速、及び低速のパラレルデータ、シリアルデータ、及び制御信号を受信し、送信する第２のシリアライザと、
一群のＩ／Ｏデバイスへ、高速、及び低速のパラレルデータ、シリアルデータ、及び制御信号を送信し、受信する第２のデシリアライザと、
前記第１のシリアライザと、前記第１、又は前記第２のデシリアライザとの間における第１の接続と、前記第２のシリアライザと、前記第１の前記第２のデシリアライザとの間における第２の接続と、
前記第２のシリアル接続を介して、前記第２のシリアライザ／デシリアライザへ伝送される、２つの周波数を有するクロックと
を含むシステム。
【請求項２】
高速パラレル情報、及び低速パラレル情報、又はシリアル情報を受け取り、インタリーブし、より高速の情報、及びより低速の情報を直列時系列として出力し、その直列時系列を前記第１のシリアライザへ伝送する第１のマルチプレクサをさらに含み、
高速パラレル情報、及び低速パラレル情報、又はシリアル情報を受け取り、インタリーブし、より高速の情報、及びより低速の情報を直列時系列として出力し、その直列時系列を前記第２のシリアライザへ伝送する第２のマルチプレクサをさらに含む、請求項１に記載のシステム。
【請求項３】
前記データ伝送は全二重である、請求項２に記載のシステム。
【請求項４】
前記高速情報、及び前記低速情報は、異なるクロック周波数を検出することによって区別される、請求項２に記載のシステム。
【請求項５】
前記高速シリアルデータは、カメラからの同期信号を含む、請求項１に記載のシステム。
【請求項６】
前記低速データは、水平同期信号、及び垂直同期信号の間に伝送される、請求項５に記載のシステム。
【請求項７】
前記一群のＩ／Ｏデバイスは、ＬＣＤディスプレイ、ＧＰＩＯデバイス、Ｉ２Ｃデバイス、カメラ、及びキーパッドの中から１以上を含む、請求項１に記載のシステム。
【請求項８】
前記Ｉ／Ｏデバイスは、パラレルデータを送信するキーマトリクスであり、前記データは、直列化され、非直列化され、前記キーパッドマトリクスパラレルデータが再現される、請求項７に記載のシステム。
【請求項９】
前記Ｉ／Ｏデバイスの１つはＧＰＩＯデバイスであり、前記情報の内容が、内部ストロボを生成する前記マイクロプロセッサ、又はコントローラにより変更されたときに、ＧＰＩＯ情報が伝送される、請求項１に記載のシステム。
【請求項１０】
前記Ｉ／Ｏデバイスの１つはＧＰＩＯデバイスであり、前記シリアルデータビットが前記ストロボ信号とともに送信されたときに、ＧＰＩＯ情報が、シリアルデータビットとして直列化される、請求項１に記載のシステム。
【請求項１１】
情報を伝送するプロセスであって、前記情報が、高速データ、及び制御、並びに低速データ、及び制御を含むものにおいて、
マイクロプロセッサ、又はコントローラから、高速、及び低速のパラレルデータ、シリアルデータ、並びに制御信号を受信し、送信する第１の直列化ステップと、
マイクロプロセッサ、又はコントローラへ、高速、及び低速のパラレルデータ、シリアルデータ、並びに制御信号を送信し、受信する第１の非直列化ステップと、
一群のＩ／Ｏデバイスから、高速、及び低速のパラレルデータ、シリアルデータ、並びに制御信号を受信し、送信する第２の直列化ステップと、
一群のＩ／Ｏデバイスへ、高速、及び低速のパラレルデータ、シリアルデータ、並びに制御信号を送信し、受信する第２の非直列化ステップと、
第１と、第１、又は第２のデシリアライザとの間においてシリアル情報を伝送する第１の伝送ステップと、
第２と、前記第１、又は第２の非直列か装置との間においてシリアル情報を伝送する第２の伝送ステップと、
第２のシリアル接続を介して、２つの周波数を有するクロック信号を前記第２のデシリアライザへ伝送するステップと
からなるプロセス。
【請求項１２】
高速パラレル情報、及び低速パラレル情報、又はシリアル情報を受け取り、インタリーブし、より高速の情報、及びより低速の情報を直列時系列として出力し、その直列時系列を前記第１のシリアライザへ伝送する第１の多重化ステップと、
高速パラレル情報、及び低速パラレル情報、又はシリアル情報を受け取り、インタリーブし、より高速の情報、及びより低速の情報を直列時系列として出力し、その直列時系列を前記第２のシリアライザへ伝送する第２の多重化ステップと
をさらに含む、請求項１１に記載のプロセス。
【請求項１３】
データを全二重で伝送するステップをさらに含む、請求項１２に記載のプロセス。
【請求項１４】
異なるクロック周波数を検出することにより、高速データ、及び低速データを区別するステップをさらに含む、請求項１２に記載のプロセス。
【請求項１５】
高速シリアルデータ同期信号は、カメラからのものである、請求項１１に記載のプロセス。
【請求項１６】
前記低速情報は、前記同期信号の間にある、請求項１５に記載のプロセス。
【請求項１７】
Ｉ／Ｏデバイスは、キーパッドマトリクスであり、該キーパッドマトリクスは、直列化され、デシリアライザへ伝送されるパラレルデータを有し、さらに、非直列化の後に、キーパッドマトリクスパラレルデータを再生成するステップをさらに含む、請求項１６に記載のプロセス。
【請求項１８】
前記Ｉ／Ｏデバイスの１つがＧＰＩＯデバイスであるとき、ストロボを生成することによって前記情報を伝送するステップをさらに含む、請求項１１に記載のプロセス。
【請求項１】
情報を伝送するシステムであって、前記情報が、高速データ、及び制御、並びに低速データ、及び制御を含むものにおいて、
マイクロプロセッサ、又はコントローラから、高速、及び低速のパラレルデータ、シリアルデータ、並びに制御信号を受信し、送信する第１のシリアライザと、
マイクロプロセッサ、又はコントローラへ、高速、及び低速のパラレルデータ、シリアルデータ、並びに制御信号を送信し、受信する第１のデシリアライザと、
一群のＩ／Ｏデバイスから、高速、及び低速のパラレルデータ、シリアルデータ、及び制御信号を受信し、送信する第２のシリアライザと、
一群のＩ／Ｏデバイスへ、高速、及び低速のパラレルデータ、シリアルデータ、及び制御信号を送信し、受信する第２のデシリアライザと、
前記第１のシリアライザと、前記第１、又は前記第２のデシリアライザとの間における第１の接続と、前記第２のシリアライザと、前記第１の前記第２のデシリアライザとの間における第２の接続と、
前記第２のシリアル接続を介して、前記第２のシリアライザ／デシリアライザへ伝送される、２つの周波数を有するクロックと
を含むシステム。
【請求項２】
高速パラレル情報、及び低速パラレル情報、又はシリアル情報を受け取り、インタリーブし、より高速の情報、及びより低速の情報を直列時系列として出力し、その直列時系列を前記第１のシリアライザへ伝送する第１のマルチプレクサをさらに含み、
高速パラレル情報、及び低速パラレル情報、又はシリアル情報を受け取り、インタリーブし、より高速の情報、及びより低速の情報を直列時系列として出力し、その直列時系列を前記第２のシリアライザへ伝送する第２のマルチプレクサをさらに含む、請求項１に記載のシステム。
【請求項３】
前記データ伝送は全二重である、請求項２に記載のシステム。
【請求項４】
前記高速情報、及び前記低速情報は、異なるクロック周波数を検出することによって区別される、請求項２に記載のシステム。
【請求項５】
前記高速シリアルデータは、カメラからの同期信号を含む、請求項１に記載のシステム。
【請求項６】
前記低速データは、水平同期信号、及び垂直同期信号の間に伝送される、請求項５に記載のシステム。
【請求項７】
前記一群のＩ／Ｏデバイスは、ＬＣＤディスプレイ、ＧＰＩＯデバイス、Ｉ２Ｃデバイス、カメラ、及びキーパッドの中から１以上を含む、請求項１に記載のシステム。
【請求項８】
前記Ｉ／Ｏデバイスは、パラレルデータを送信するキーマトリクスであり、前記データは、直列化され、非直列化され、前記キーパッドマトリクスパラレルデータが再現される、請求項７に記載のシステム。
【請求項９】
前記Ｉ／Ｏデバイスの１つはＧＰＩＯデバイスであり、前記情報の内容が、内部ストロボを生成する前記マイクロプロセッサ、又はコントローラにより変更されたときに、ＧＰＩＯ情報が伝送される、請求項１に記載のシステム。
【請求項１０】
前記Ｉ／Ｏデバイスの１つはＧＰＩＯデバイスであり、前記シリアルデータビットが前記ストロボ信号とともに送信されたときに、ＧＰＩＯ情報が、シリアルデータビットとして直列化される、請求項１に記載のシステム。
【請求項１１】
情報を伝送するプロセスであって、前記情報が、高速データ、及び制御、並びに低速データ、及び制御を含むものにおいて、
マイクロプロセッサ、又はコントローラから、高速、及び低速のパラレルデータ、シリアルデータ、並びに制御信号を受信し、送信する第１の直列化ステップと、
マイクロプロセッサ、又はコントローラへ、高速、及び低速のパラレルデータ、シリアルデータ、並びに制御信号を送信し、受信する第１の非直列化ステップと、
一群のＩ／Ｏデバイスから、高速、及び低速のパラレルデータ、シリアルデータ、並びに制御信号を受信し、送信する第２の直列化ステップと、
一群のＩ／Ｏデバイスへ、高速、及び低速のパラレルデータ、シリアルデータ、並びに制御信号を送信し、受信する第２の非直列化ステップと、
第１と、第１、又は第２のデシリアライザとの間においてシリアル情報を伝送する第１の伝送ステップと、
第２と、前記第１、又は第２の非直列か装置との間においてシリアル情報を伝送する第２の伝送ステップと、
第２のシリアル接続を介して、２つの周波数を有するクロック信号を前記第２のデシリアライザへ伝送するステップと
からなるプロセス。
【請求項１２】
高速パラレル情報、及び低速パラレル情報、又はシリアル情報を受け取り、インタリーブし、より高速の情報、及びより低速の情報を直列時系列として出力し、その直列時系列を前記第１のシリアライザへ伝送する第１の多重化ステップと、
高速パラレル情報、及び低速パラレル情報、又はシリアル情報を受け取り、インタリーブし、より高速の情報、及びより低速の情報を直列時系列として出力し、その直列時系列を前記第２のシリアライザへ伝送する第２の多重化ステップと
をさらに含む、請求項１１に記載のプロセス。
【請求項１３】
データを全二重で伝送するステップをさらに含む、請求項１２に記載のプロセス。
【請求項１４】
異なるクロック周波数を検出することにより、高速データ、及び低速データを区別するステップをさらに含む、請求項１２に記載のプロセス。
【請求項１５】
高速シリアルデータ同期信号は、カメラからのものである、請求項１１に記載のプロセス。
【請求項１６】
前記低速情報は、前記同期信号の間にある、請求項１５に記載のプロセス。
【請求項１７】
Ｉ／Ｏデバイスは、キーパッドマトリクスであり、該キーパッドマトリクスは、直列化され、デシリアライザへ伝送されるパラレルデータを有し、さらに、非直列化の後に、キーパッドマトリクスパラレルデータを再生成するステップをさらに含む、請求項１６に記載のプロセス。
【請求項１８】
前記Ｉ／Ｏデバイスの１つがＧＰＩＯデバイスであるとき、ストロボを生成することによって前記情報を伝送するステップをさらに含む、請求項１１に記載のプロセス。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公表番号】特表２０１０−５３５４５３（Ｐ２０１０−５３５４５３Ａ）
【公表日】平成２２年１１月１８日（２０１０．１１．１８）
【国際特許分類】
【出願番号】特願２０１０−５１９２２０（Ｐ２０１０−５１９２２０）
【出願日】平成２０年７月２８日（２００８．７．２８）
【国際出願番号】ＰＣＴ／ＵＳ２００８／００９１１２
【国際公開番号】ＷＯ２００９／０１７７０３
【国際公開日】平成２１年２月５日（２００９．２．５）
【出願人】（５００４９８８３３）フェアチャイルド セミコンダクター コーポレイション (26)
【Ｆターム（参考）】
【公表日】平成２２年１１月１８日（２０１０．１１．１８）
【国際特許分類】
【出願日】平成２０年７月２８日（２００８．７．２８）
【国際出願番号】ＰＣＴ／ＵＳ２００８／００９１１２
【国際公開番号】ＷＯ２００９／０１７７０３
【国際公開日】平成２１年２月５日（２００９．２．５）
【出願人】（５００４９８８３３）フェアチャイルド セミコンダクター コーポレイション (26)
【Ｆターム（参考）】
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