スイッチモード電源
互いに並列に結合された少なくとも2つのスイッチモード電源ユニット10iであって、各電源ユニット10iは、出力信号IOUT,iが増大している第1のモードと出力信号IOUT,iが減少している第2のモードとにおいて選択的に動作することが可能である出力段50i,60iを有する当該電源ユニットと、全ての電源ユニット10iからモードスイッチ制御信号を受け取る制御デバイス100とを有するスイッチモード電源アセンブリ1であって、制御デバイス100は、2つの電源ユニットの実際の位相関係が最適な位相関係からずれていることが分かった場合に、少なくとも1つの電源ユニット102に関する同期制御信号を生成するように設計されており、実際の位相関係と最適な位相関係とのずれが小さくなるように少なくとも1つのモードスイッチの瞬間のタイミングを効果的に変化させる当該スイッチモード電源アセンブリ1について説明されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、全体的にはスイッチモード電源に関する。特に、本発明は、ほぼ一定の入力電圧又は電流を受け取り、DC若しくはAC出力電圧又は電流を生成するDC/DCコンバータ段又はDC/ACインバータ段に関する。また、本発明は、スイッチング電流制御増幅器に関する。以下において、本発明は、一定の入力電圧を受け取り、出力電流を生成するコンバータのケースに関して説明されるが、これは単に例としてであり、本発明を限定するように意図されてはいない。
【背景技術】
【0002】
上述のタイプのスイッチモード電源は、広く知られており、幾つかのアプリケーション用に市販されている。
【0003】
1つの例では、スイッチモード電源は、(100Vのオーダーの)太陽電池アレイの出力電圧を約420Vのオーダーのより高い、すなわち標準的な電源電圧の最大電圧よりも高い一定のDCレベルに変換するブーストコンバータとして実現される。そのようなコンバータを用いると、太陽電池から電源にエネルギーを移すことが可能である。
【0004】
他の例では、スイッチモード電源は、DC電圧からAC電流を生成するDC/ACインバータとして実現される。そのようなインバータは、例えばAC電源への接続のための入力部と放電ランプを駆動するドライバ出力部とを備えたランプドライバにおいて用いられ得る。そのようなドライバは、典型的には、ほぼ一定の電圧が交流の入力電圧から生成される段と、その後、上記一定の電圧に基づいて交流電流が生成される段とを有する。
【0005】
更に他の例では、スイッチモード電源は、動き制御装置においてアクチュエータを駆動するトランスコンダクタンス増幅器として実現される。
【0006】
一般的に言えば、スイッチモード電源は、特定の出力パワーのために開発されている。一般的に言えば、出力パワーが高いほど、電源に用いられる構成部品の大きさはより大きくなければならない。これは、並列に接続された2つ又はそれ以上の電源ユニットを有する電源アセンブリを用いることにより回避され得る。その場合、各個々の電源ユニットは、かなり低いパワーを与える必要があるだけであり、個々の構成部品の大きさはかなり小さくなり、これはコストの低減を意味する。また、利点は、全くの新しい高出力コンバータを開発する必要なしに、既に開発され、既に実証済みである低出力の電源ユニットが使用され得ることである。更に、低出力の電源ユニットは容易に製造され、量産の設備が既に存在することが利点である。
【0007】
並列に接続された複数の電源ユニットを用いることの他の利点は、小さいリップル振幅で出力電流を生成することが可能であることが分かっていることである。図1は、典型的な電源出力電流Iの時間グラフを示しており、上のレベルIH(ライン103)と下のレベルIL(ライン104)との間において連続的に大きく(ライン101)及び小さく(ライン102)なる。十分に大きい時間スケールでは、そのような電流は大きさIAV=0.5・(IH+IL)を有すると共にリップル振幅0.5・(IH−IL)を有する定電流であるとみなされ得る。
【0008】
原則的に、電源アセンブリの各電源ユニットを他の全ての電源ユニットから完全に独立して動作させることが可能である。しかしながら、その場合、各ユニットが同じ位相で動作することが生じ、その場合、電源アセンブリの出力電流全体のリップル振幅は、個々の電源ユニットの個々の出力リップル振幅の和である。本発明の全体的な目的は、リップルを可能な限り小さくすることにある。
【0009】
また、独立して動作するユニットの欠点は、出力電流において低調波、すなわち2つのユニットのスイッチングの異なる周波数に等しい周波数を有する信号の違いが生じ得ることである。本発明の他の目的は、そのような低調波を可能な限り防止することにある。
【0010】
従って、各電源ユニットは同期して動作することが好ましく、その結果、それらの出力ピークは正しいテンポで均一に分散される。図2は、2つの電源ユニットの場合に関してこれを示したグラフであり、互いに180°の位相関係の出力電流I1と出力電流I2とをそれぞれ与えている。個々の電流I1,I2が同じ振幅を有し、低いピークから高いピークへの増加率dI/dtが高いピークから低いピークへの減少率dI/dtと等しい場合に、結果として得られる電流Itotalはほぼ一定であり、リップルを全く有していない又は非常に小さいリップルしか有していないことが容易に分かる。上記個々の電流が理想的な整合を有していない場合でさえも、典型的にはリップル振幅の減少は、いずれにしても実現される。
【0011】
一般に、Nが電源ユニットの数を表す場合、これらのユニットは理想的には互いに360°/Nの位相の関係で動作している。
【0012】
同期して動作するが、シフトされた位相で動作するように電源アセンブリの各電源ユニットを動作させることは、「インターリーブ」動作として示される。本明細書において考えられるアプリケーションの分野に関連するインターリーブ動作は、J.S. Batchvarov等による発表「interleaved converters based on hysteresis current control」(2000, I.E.E.E 31st Annual Power Electronics Specialists Conference, page 655)において既に提案されている。2つのコンバータユニットのアセンブリに関するこの提案では、該コンバータユニットの一方がマスタの状態を有し、他方のコンバータユニットがスレーブの状態を有している。この提案の提案された制御回路はかなり複雑である。
【発明の開示】
【発明が解決しようとする課題】
【0013】
本発明の全体的な目的は、改善された電源アセンブリを提供することにある。
【0014】
とりわけ、本発明の重要な目的は、かなり単純な制御回路を備え、インターリーブのやり方で動作する2つ又はそれ以上の電源ユニットを有する電源アセンブリを提供することにある。
【0015】
本出願よりも先の公開されていない特許出願において、同じインバータが、各電源ユニットが並んでいる次の電源ユニットに関する制御信号を生成し、並んでいる前の電源ユニットから制御信号を受け取る電源アセンブリを提案している。最後の電源ユニットは並んでいる最初の電源ユニットに関する制御信号を生成し、その結果、電源アセンブリの各電源ユニットは環状構成で配されている。上記制御信号は、インターリーブ動作が自動的に確実に行われるような信号である。具体的には、上記制御信号は、遅延した供給ユニットのスイッチング周波数がわずかに増大し、進んだ供給ユニットのスイッチング周波数がわずかに減少するような信号である。より具体的には、電源ユニットにより生成される制御信号は、基準電圧に加えられるべき傾斜した電圧を有している。従って、連続する各供給ユニットが隣接する供給ユニットに対してほぼ同じ位相差を持つことが自動的に確実に行われる。この先の解決策は十分に作用するが、複雑さが増大する、すなわち電源ユニットが独立して動作する電源アセンブリと比較して部品数が増大するという欠点を有する。
【0016】
本発明の重要な目的は、上述した欠点を伴うことなく上記先の提案と同じ有利な特徴を有する電源アセンブリを提供することにある。
【課題を解決するための手段】
【0017】
本発明の重要な観点によれば、本発明の電源アセンブリの電源ユニットは、個々の電源ユニットの位相の関係を検出することができ、遅延した供給ユニットのスイッチング周波数がわずかに増大し、進んだ供給ユニットのスイッチング周波数がわずかに減少するように個々の電源ユニットに関する制御信号を生成するよう設計された1つの共通の制御デバイスにより制御される。
【0018】
本発明のこれら及びその他の観点、特徴、利点は、図面を参照して、以下の本発明による電源アセンブリの好ましい実施の形態の説明により更に説明されるであろう。各図面において、同一の参照符号は同一の又は類似した部品を示している。
【発明を実施するための最良の形態】
【0019】
以下に、特に明記されない限り、コンバータアセンブリのケースに関して本発明が詳細に説明される。しかしながら、この説明は本発明をコンバータのみに限定するように意図されてはいないことに注意されたい。当業者には明らかであるように、同じ原理又は類似した原理がインバータ、増幅器等にも当てはまることに特に注意されたい。
【0020】
図3は、並列に接続された複数のコンバータユニット10を有するコンバータアセンブリ1の一部を模式的に示したブロック図である。以下において、個々のコンバータユニットの同じ構成要素は同じ参照符号により示され、インデックス1,2,3等により区別されている。図3では、3つのコンバータユニット101,102,103のみが示されているが、アセンブリ1はコンバータユニットを追加することにより容易に拡張され得る。また、コンバータアセンブリ1は、コンバータユニットの1つを取り除くことにより2つのコンバータユニットのみを有することも可能である。
【0021】
以下の説明において、コンバータユニット10は入力DC電圧VINを受け取り、出力電流IOUTを生成すると仮定されている。各コンバータユニット10iは、電圧供給ライン2a,2bにそれぞれ接続された、入力電圧VINを受け取る2つの入力端子11i,12iと、出力ライン3に接続された、出力電流IOUT,iを与える出力端子13iとを有している。ここで、i=1,2,3…等である。コンバータユニット10は並列に接続されている。すなわち、コンバータユニット10の各第1の入力端子11iは1つの電圧供給ライン2aに全て接続され、各第2の入力端子12iは1つの電圧供給ライン2bに全て接続され、各出力端子13iは負荷Lに接続された1つの出力ライン3に全て接続されている。負荷電流ILは、以下の式として表れ得る。
【数1】
ここで、Nはコンバータユニット10の数を示す整数であり、図3の例ではNは3である。
【0022】
本発明の重要な観点によれば、各コンバータユニット10iは、制御入力部14iを備えている。また、アセンブリ1は複数の制御出力部134iを備えた制御デバイス100を有しており、各制御出力部134iは、各コンバータユニット10iの対応する制御入力部14iに結合されている。制御デバイス100は、ハードウェアとして実現されることが可能であるが、プログラマブルデバイス、例えばEPLDとして実現されることが好ましい。
【0023】
コンバータアセンブリのモジュラー設計はコンバータユニットの1つを取り除くことにより容易に変更され得ることが分かるであろう。例えば、コンバータユニット102が除去され、その場合、制御出力部1342は接続されない。
【0024】
また、制御アセンブリ1は、(図3には示されていない)他のコンバータユニット10xを追加することにより容易に拡張され、その場合、追加された制御ユニット10xの制御入力部14xは他の制御出力部134xに接続される。
【0025】
コンバータユニットの一般的な設計はそれ自体は知られている。本発明のコンバータユニットに対する基盤として用いられるのに好適な既知のコンバータユニットの可能な形態が図4を参照して説明される。この例のコンバータユニット10はハーフブリッジスイッチングアンプ(switching amplifier)60を有しており、その中心は、一方では高い供給電圧レベルVHIGHへの接続のための第1の入力端子11と他方では低い供給電圧レベルVLOWへの接続のための第2の供給入力端子12との間に直列に接続された(通常はMOSFETのペアとして実現される)制御スイッチのペア61,62により形成されている。これら2つの制御可能なスイッチ61,62の間のノードAは、直列に接続された負荷インダクタ64を介して出力端子13に接続している。図4では、この例に関して、出力端子13に接続された負荷Lが電圧源、例えば充電可能なバッテリー又は図示されているような標準的な電源であり得ることが示されている。そのようなケースでは、出力端子13における電圧は、上記電源により決定されるまま一定である。典型的には、フィルタキャパシタ63が出力部13に並列に接続されている。
【0026】
上記制御可能なスイッチ61,62は、ゲートドライバ50の制御出力部52,53にそれぞれ接続された制御端子を備えている。ゲートドライバ50は、2つの可能な動作状態において動作するよう設計されている。
・第1の動作状態では、ゲートドライバ50は、第1のスイッチ61が導通状態にあり、第2のスイッチ62が非導通状態にあるように制御可能なスイッチ61,62のための制御信号を生成する。
・第2の動作状態では、ゲートドライバ50は、第2のスイッチ62が導通状態にあり、第1のスイッチ61が非導通状態にあるように制御可能なスイッチ61,62のための制御信号を生成する。
【0027】
上記ゲートドライバ50は、更に、いかなる時にも制御可能なスイッチ61,62が同時に導通しないように設計されている。また、ゲートドライバ50は、予め定義された最大オンタイム及び/又は最大オフタイムが遵守されることを確実にするよう設計されている。
【0028】
従って、上記第1の動作状態では、ノードAは高い供給電圧レベルVHIGHに接続され、第1の供給入力端子11と出力端子13との間に電流IHが生成される。インダクタ64によりフィルタにかけられ、高い供給電圧レベルVHIGHに対応する出力端子13における電圧レベルに依存する場合、これは、典型的には図5にライン65a,65bにより示されている上昇する出力電流IOUTをもたらす。上記第2の動作状態では、ノードAは低い供給電圧VLOWに接続され、第2の供給入力端子12と出力端子13との間に電流ILが生成される。インダクタ64によりフィルタにかけられると、典型的には図5にライン66a,66bにより示されている減少する出力電流IOUTをもたらす。
【0029】
図4に示されている構成では、出力電流IOUTはゼロを通過することができ、方向を変えることに注意されたい。出力電流IOUTが常に正又は負であるように、すなわち方向を変えないようにドライバ50を駆動させることも可能である。その場合、上記スイッチのうちの一方は常にOFFに保持されるか、制御可能ではないスイッチにより置き換えられるか、又はダイオードによってさえも置き換えられ得る。図4を参照して、電流が正(すなわち、第1の供給入力端子11から出力端子13に流れている。)であり、第1のスイッチ61は導通状態にあり、第2のスイッチ62は非導通状態にあると仮定する。その場合、電流の大きさは増大する(図5のライン65b)。第1のスイッチ61が非導通状態に切り換えられ、第2のスイッチ62は非導通状態のままであると、大きさが低減した正の電流がスイッチ62のダイオードを介して第2の供給入力端子12から出力端子13に流れる。第2のスイッチ62がダイオードに置き換えられた場合に同じ効果が得られることは明らかである。また、第2のスイッチ62が導通状態に切り換えられると同じ効果がより効果的に得られることも明らかである。
【0030】
上記出力電流IOUTは、例えば出力電流センサ67により測定される。出力センサ67は測定された出力電流を示す信号SMを生成し、この信号はウィンドウ比較器30の測定信号入力部36に与えられる。
【0031】
上記ウィンドウ比較器30は、第1の境界入力信号SBHを受け取る第1の入力部32と、第2の境界入力信号SBLを受け取る第2の入力部33とを備えており、第1の境界レベルSBHは第2の境界レベルSBLよりも高い。以下において、これら2つの境界レベルは、高境界レベルSBH及び低境界レベルSBLとしてそれぞれ示される。
【0032】
上記ウィンドウ比較器30は、測定された信号SMを第1及び第2の入力部32,33においてそれぞれ受け取られる2つの境界レベルSBH,SBLと比較する。ウィンドウ比較器30が測定された出力信号SMを境界レベルSBH,SBLと比較することができるように、測定された出力信号SMは境界レベルと同じ次元を有するべきである、すなわちそれらは全て電流信号又は電圧信号であるべきであることに注意されたい。従って、例えば境界レベルSBH,SBLが電圧ドメインにおける信号として定義されると、出力センサ67は出力信号SMを同じく電圧ドメインにおける信号として与えるべきである。
【0033】
図5を参照すると、動作は以下のとおりである。測定された出力電流IOUTが境界SBH,SBLにより規定されたウィンドウの範囲内であり、ゲートドライバ50は、出力電流IOUTが図5においてライン65aにより示されているように上昇するような上記第1の動作状態にあると仮定する。この状態は、時間t1において測定された出力電流IOUTが高境界レベルSBHと等しくなるまで続く。その時点において、ウィンドウ比較器30は、ゲートドライバ50が上記第2の動作状態に切り換わるようにゲートドライバ50のための出力信号を生成する。その結果、図5においてライン66aにより示されているように出力電流IOUTが減少する。
【0034】
この状態は、時間t2において低境界レベルSBLに達するまで続く。そこで、ウィンドウ比較器30は、ゲートドライバ50が再度動作状態を切り換える、すなわち再度第1の動作状態に入るようにゲートドライバ50のための出力信号を生成し、その結果、図5においてライン65bにより示されているように出力電流IOUTは再び上昇する。
【0035】
出力電流IOUTの期間よりも大きい時間尺度において、出力電流IOUTは0.5・(SBH+SBL)にほぼ対応する平均値IOUT,AVを有するが、IOUT,AVの正確な値は上記負荷の性質に依存する。
【0036】
既知のコンバータユニットでは、ウィンドウ比較器30は、コンバータユニット10のターゲット入力部16に結合された入力部21を備えた境界発生器20の出力部22,23にそれぞれ接続された入力部32,33を備えている。境界発生器20は、入力部21において受け取られるターゲット信号STARGETに基づき、出力部22,23においてそれぞれ高境界レベル信号SBH及び低境界レベル信号SBLを生成するように設計されている。これは幾つかのやり方で行われ得る。図6Aに示されている第1の例示的な実施の形態では、境界発生器20は、式
SBH=STARGET+S1;SBL=STARGET−S2
に従って出力信号を生成する。ここで、S1及びS2は互いに等しい一定の値である。従って、この例では、ウィンドウの境界SBH,SBLは、図6Aに示されているようにターゲット信号STARGETの形状を追従する。この図は、得られる出力電流IOUTの波形も示している。平均値IOUT,AVはターゲット信号STARGETにほぼ等しいことが分かる。
【0037】
図6Bに示されている他の例示的な実施の形態では、境界発生器20は、高境界レベルSBHが常に正であり、低境界レベルSBLが常に負であることを確実にする。ターゲット信号STARGETがゼロを上回っている限り、低境界レベルSBLはゼロよりも小さい一定の値S2Cを有し、高境界レベルS1は、S1とS2Cとの平均がターゲット信号STARGETに対応するように選択される。ターゲット信号STARGETが負であると、その逆が当てはまる。すなわち、高境界レベルSBHが一定の正の値S1Cを有し、低境界レベルSBLは、S2とS1Cとの平均がターゲット信号STARGETに対応するように選択された値S2を有する。この場合においても、出力電流IOUTの平均値IOUT,AVは、ターゲット信号STARGETにほぼ対応する。
【0038】
図7は、ウィンドウ比較器30及びゲートドライバ50の可能な実施の形態を模式的に示したブロック図である。この実施の形態では、ウィンドウ比較器30は第1の電圧比較器37と第2の電圧比較器38とを有し、ゲートドライバ50はRSフリップフロップ部57を有している。上記第1の電圧比較器37は、ウィンドウ比較器30の第1の入力部32に結合された変換入力部と、ウィンドウ比較器30の測定信号入力部36に結合された非変換入力部と、RSフリップフロップ部57のR入力部に結合された出力部とを備えている。第2の電圧比較器38は、ウィンドウ比較器30の第2の入力部33に結合された非変換入力部と、ウィンドウ比較器30の測定信号入力部36に結合された変換入力部と、RSフリップフロップ部57のS入力部に結合された出力部とを備えている。RSフリップフロップ部57のQ出力部は第1のスイッチ61に駆動信号を与え、RSフリップフロップ部57の
【数2】
出力部は第2のスイッチ62に駆動信号を与える。
【0039】
上述の説明は、独立したコンバータユニット10の動作について述べている。それ自体、上記説明は従来技術とみなされ得る。図8を参照して、コンバータアセンブリにおける複数のコンバータユニットの協働について論じられる。図8は、例として2つのコンバータユニットの出力信号を時間の関数として示したタイミング図である。図5のように、水平方向のラインSBH,SBLは、ここでは両方のコンバータユニットに関する境界レベルを示している。曲線111は、第1のコンバータユニットの第1の出力信号を示している。この第1の出力信号は、時間t0において大きくなり始め、時間t1において高境界レベルSBHと交わるように大きくなり、時間t2において低境界レベルSBLと交わるように小さくなる。再度、第1の出力信号は、時間t3において高境界レベルSBHと交わるように大きくなり、時間t4において低境界レベルSBLと交わるように小さくなる。この信号の基本期間PはP=|t2−t0|である。
【0040】
破線の曲線112は、理想的なケース、第1及び第2の出力信号が正確に逆の位相又は180°の位相差を有するケースにおける第2のコンバータユニットの第2の出力信号のタイミングを示している。その場合、これら2つの信号の和は可能な限り低いリップルを有する。この理想的なタイミングでは、上記第2のコンバータユニットの第2の出力信号は、t0とt2との間の時間t5において最低のピークを有し、t1とt3との間の時間t6において最高のピークを有する。
【0041】
上記第2のコンバータユニットの第2の出力信号が上記理想的なケースに対して遅延していると仮定する。この遅延の状態は曲線113により示されている。上記第2の出力信号113は時間t7=t5+Δt5において低境界レベルSBLと交わることが分かる。
【0042】
発明者の上記先の提案では、この状態に対する対策は、上記境界レベルに傾斜した信号を加えることにより与えられている。本発明では、異なる手法が採用される。
【0043】
図3に示されているように、コンバータユニット10が本発明によるコンバータアセンブリ1に適用されることができるように、コンバータユニット10は、図9の部分的な図に示されているようなウィンドウ比較器30の制御入力部31に結合された制御入力部14を備えている。制御デバイス100は、後に説明されるようなやり方で対応する制御出力部134において同期制御出力信号SC,OUTを生成するように設計されている。コンバータユニット10のウィンドウ比較器30は、同期制御出力信号SC,OUTがユニットの出力信号が上記境界レベルの1つに達したか否かということよりも優先されるように、同期制御出力信号SC,OUTに応じてゲートドライバ50のための出力信号を生成するように設計されている。
【0044】
本発明によれば、制御デバイス100は、コンバータユニットの出力信号の相対的なタイミングを監視し、図8の例ではt7とt5との間にタイミング差Δt5が存在することを見つける。この発見に基づいて、制御デバイス100は以下の2つの同期制御動作の1つに取りかかるが、両方の制御動作に取りかかることが好ましい。
【0045】
第1の制御動作では、制御デバイス100は、t8−t6=Δt6<Δt5が当てはまる時間t8において、すなわち同期制御動作が行われない場合に時間t9=t6+Δt5において起こると予測される第2のコンバータユニットの出力信号が高境界レベルSBHに達する前に、対応するゲートドライバ50(2)が第1の動作状態から第2の動作状態に切り換わるように第2のコンバータユニットのための同期制御出力信号SC,OUT(2)を生成する。これは、図8において下方向への傾斜する第2の出力信号(曲線部分113a)が、同期制御動作が行われない場合に予想される第2のコンバータユニットの出力信号を示した(破線の)曲線部分113bよりも早いということから分かるように、2つのコンバータユニットの出力信号の位相差又はタイミング差を小さくする。
【0046】
第2の制御動作では、制御デバイス100は、t10−t2=Δt10>0が当てはまる時間t10において、すなわち第1のコンバータユニットの出力信号が時間t2において低境界レベルSBLに達した後に、対応するゲートドライバ50(1)が第2の動作状態から第1の動作状態に切り換わるように第1のコンバータユニットのための同期制御出力信号SC,OUT(1)を生成する。これは、図8において上方向への傾斜する第1の出力信号(曲線部分111a)が、同期制御動作が行われない場合に予想される第1のコンバータユニットの出力信号を示した(破線の)曲線部分111bよりも遅いということから分かるように、2つのコンバータユニットの出力信号の位相差又はタイミング差を小さくする。
【0047】
上記制御デバイス100は、前進|t9−t8|及び遅延|t10−t2|を設定する際に幾らかの自由を持っている。図9に示されている同期制御動作の後、第1の制御ユニットの出力信号と第2の制御ユニットの出力信号との間の位相の不整合は、同期制御動作を伴わない場合の位相の不整合よりも小さいことに注意されたい。原則的に、制御デバイス100は全ての切り換えの瞬間に関する情報を得るので、予想される切り換えの瞬間及び理想的な切り換えの瞬間を正確に計算することが可能であり、1つのステップにおいて上記位相の不整合が完全に補償されるように制御デバイス100が同期制御出力信号SC,OUT(1)及び/又はSC,OUT(2)を生成することが可能である。しかしながら、これは必須ではなく、不安定性を引き起こす過度の補償の危険性を含んでさえいる。従って、制御デバイス100は、上記位相の不整合が部分的に小さくされるように同期制御出力信号SC,OUT(1)及び/又はSC,OUT(2)を生成するよう設計されることが好ましい。
【0048】
例えば、上記位相の不整合が、t2からt10に切り換えを遅らせることにより第1のコンバータユニットの出力信号111のみの同期を適合させることによって補償されるべきであると仮定する。必要な遅延Δt10は、
Δt10=K・(t7−(t6−1/2・P))
として計算され得る。ここで、Kは各第1及び第2のコンバータユニットの出力信号の波形に依存する一定の係数である。各第1及び第2のコンバータユニットの出力信号が互いに理想的な波形を有する正確な三角波の場合には、Kは上記信号のデューティサイクルに等しい。その場合、好ましい実施の形態では、上述したように、制御デバイス100は、遅延Δt10が式
Δt10=K1・(t7−(t6−1/2・P))(但し、K1<K)
に従って得られるよう第2の同期制御出力信号SC,OUT(2)を生成するよう設計されている。例えば、K1は予め定義されたKの百分率(K1=α・K(αは例えば10%である。))として表され得る。
【0049】
しかしながら、このやり方でΔt7を計算することは、かなり複雑な掛け算の手続きを要する。遅延Δt10は、式
Δt10=K2・(t7−(t6−1/2・P))
に従って計算されることが好ましい。ここで、K2は、予め定義された一定の係数であり、予想されるデューティサイクルの最小値Kよりも小さいように定義され、コンバータユニットの最小及び最大の入力及び出力電圧のような動作条件に依存し得る。シフトレジスタ等により2,4,8,16等で割ることが容易に実現され得るので、K2は1/2,1/4,1/8又は1/16等に等しいことが有利である。
【0050】
制御デバイス100の対応する各制御出力部134iはどれも信号出力部であり、対応する制御出力信号SC,OUTはどれも異なるコマンドを示す異なる値を表す信号であり得る。
【0051】
例えば、出力信号SC,OUTは、
・切り換えの瞬間が上記境界レベルの一方に達したコンバータの出力信号に基づいて決定されるべきである限り、全ての時間において一定の値、例えば値ゼロを有する。
・上記コンバータの出力信号が境界レベルの一方に達する前に切り換えをトリガするために、時間t10において第1の特徴を有する信号パルスを示す。
・上記コンバータの出力信号が境界レベルの一方に達した後に切り換えを遅らせるために、時間t2から時間t10まで第2の特徴を有する信号パルスを示す。
【0052】
例えば、上記第1の特徴は第1の符号であり、上記第2の特徴は反対の符号であり得る。代替として、上記パルスは、同じ符号であるが、異なる高さを持っていてもよい。代替として、上記パルスは、同じ符号であるが、異なる持続時間を持っていてもよい。
【0053】
代替として、上記第1の特徴は上記第2の特徴と同一であってもよく、その場合、最初のパルスのエッジ(ゼロからHIGHへ又はゼロからLOWへの遷移)の後、信号パルスがHIGH又はLOWである限り切り換えが常に阻止され、このパルスの第2のエッジ(HIGHからゼロへ又はLOWからゼロへの戻り)により切り換えが常にトリガされる。
【0054】
制御デバイス100の各制御出力部134iはどれも実際には2つのラインにより構成され、一方のラインは切り換えをトリガする信号を伝え、他方のラインは切り換えを阻止する(遅延させる)信号を伝えることも可能である。
【0055】
同様に、コンバータユニット10の制御入力部14は、当業者には明らかであるように制御デバイス100の構成に対応して単一の入力部又は2つの入力ラインを有する入力部であってもよい。
【0056】
図10は、図7と同等の例示的な2つのコンバータユニットのみを有するコンバータアセンブリのウィンドウ比較器及びゲートドライバのブロック図である。図10では、図7と同じ参照符号が用いられており、異なるコンバータユニットを区別するためにインデックス1又は2により補足されている。第2の比較器381及び382からのセット信号はそれぞれS1及びS2として示され、第1の比較器371及び372からのリセット信号はそれぞれR1及びR2として示されている。制御デバイス100は、上記セット信号及びリセット信号を受け取る入力部121,122,123,124を備えている。
【0057】
図11は、それぞれ、測定された出力信号SM1,SM2に関連する上記セット信号及びリセット信号を時間の関数として示したタイミング図である。第1の出力信号SM1は、時間t11,t13,t15において高境界レベルSBHに達し、上方向の傾斜から下方向に傾斜する出力信号SM1にスイッチをトリガするリセットパルスR1をもたらす。第1の出力信号SM1は、時間t12,t14,t16において低境界レベルSBLに達し、下方向の傾斜から上方向に傾斜する出力信号SM1にスイッチをトリガするセットパルスS1をもたらす。
【0058】
同様に、第2の出力信号SM2は、時間t21,t23,t25において高境界レベルSBHに達し、上方向の傾斜から下方向に傾斜する出力信号SM2にスイッチをトリガするリセットパルスR2をもたらす。第2の出力信号SM2は、時間t22,t24,t26において低境界レベルSBLに達し、下方向の傾斜から上方向に傾斜する出力信号SM2にスイッチをトリガするセットパルスS2をもたらす。
【0059】
上記第1の出力信号SM1が第2の出力信号SM2に対して最初遅れていると仮定する。以下に、第2の出力信号SM2を遅延させることにより第1の出力信号SM1の遅延を補償する制御デバイス100の動作の説明が与えられる。
【0060】
上記第2のコンバータユニットの同期をとるために、制御デバイス100はアップ/ダウンカウンタ2312として実現される第1のタイマー機能を有し、これはリセット信号R1,R2によりトリガされる。上記カウンタの値がゼロであると仮定する。時間t21において、カウンタ2312は、第2のコンバータユニット102の第2のリセット信号R2によりトリガされ、あるアップスピードでカウントアップを開始する。時間t13において、カウンタ2312は、第1のコンバータユニット101の第1のリセット信号R1によりトリガされ、上記アップスピードとほぼ等しいあるダウンスピードでカウントダウンを開始する。すなわち、時間t13におけるカウンタの値は、時間間隔t21ないしt13の期間に関する測定である。時間t23において、第2の出力信号SM2が高境界レベルSBHに達するが、これは早く起こりすぎ、時間t23においてカウンタ2312がまだゼロよりも大きいカウンタ値CRのままである。すなわち、このカウンタ値CRは、時間間隔t13ないしt23の期間と時間間隔t21ないしt13の期間との差に関する測定である。
【0061】
上記制御デバイス100は、時間t23において高境界レベルSBHを超えて上方向に傾斜し続ける第2の出力信号SM2により示されているように、第2のフリップフロップ部572の切り換えを阻止する。この目的のために、コンバータユニット10iはそれぞれ、第1の電圧比較器37iとフリップフロップ部57iのリセット入力部との間に結合された第1のANDゲート141iを有している。第1のANDゲート1411[1412]は、第1の電圧比較器371[372]からリセット信号R1[R2]を受け取る1つの入力部と、フリップフロップ部571[572]のリセット入力部に結合された出力部とを備えている。第1のANDゲート1411[1412]は、制御デバイス100の第1の同期制御出力部134a1[134a2]に接続された第2の入力部を備えている。
【0062】
上記制御デバイス100は、第1のカウンタ231iに結合された入力部を有する第1の遅延信号発生器241iを備えており、これは、対応する第1の同期制御出力部134aiにおいて与えられる第1の遅延同期制御信号SCDH1[SCDH2]を生成するように設計されている。第1の遅延信号発生器241iは、対応するカウンタ231iのカウンタ値がゼロとは異なる間はLOW信号として第1の遅延同期制御信号SCDH1[SCDH2]を生成し、対応するカウンタ231iのカウンタ値がゼロになるとすぐに第1の遅延同期制御信号SCDH1[SCDH2]をHIGHにするように設計されている。従って、時間t31においてカウンタ2312がゼロに達する時に、第2のコンバータユニット102のフリップフロップ部572はリセットのみである。
【0063】
ここで、第2の出力信号SM2は下方に傾斜し始めるが、第2の出力信号SM2が高境界レベルSBHよりも下方に低下するのに時間t32まで要し、時間t32において、第2のコンバータユニット102の第1の電圧比較器372からの出力信号R2は、HIGHからLOWへ切り換わる。このイベントは、再度カウントアップを始めるようにカウンタ2312をトリガする。
【0064】
時間t23において、制御デバイス100は、残っているカウンタ値CRを上述したような予め定義された係数K2で割ることによりカウンタ値を小さくするように設計されている。遅延の長さ、すなわちt23からt32までの時間間隔の期間は、t23におけるカウンタ値CR/K2及びカウンタのカウントダウンの速度により決定される。
【0065】
上記説明は、上記第1のコンバータユニットに対して第2のコンバータユニットを遅延させることについてである。上記第2のコンバータユニットに対して第1のコンバータユニットを遅延させるために、第1のコンバータユニット101に関する第1のカウンタ2311は、カウントアップするように第1のリセット信号R1によりトリガされ、カウントダウンするように第2のリセット信号R2によりトリガされる。
【0066】
上記説明は、対応する出力信号が対応する高境界レベルSBHに達する瞬間に上記第1のコンバータユニットに対して第2のコンバータユニットを(及び上記第2のコンバータユニットに対して第1のコンバータユニットを)遅延させることについてである。対応する出力信号が対応する低境界レベルSBLに達する瞬間に第1の[第2の]コンバータユニット101[102]を遅延させることも可能である。その目的のために、制御デバイス100は、セット信号S1,S2によりトリガされる第2のアップ/ダウンカウンタ232iを備えており、各コンバータユニット10iは、第2の電圧比較器38iと対応するフリップフロップ部57iのセット入力部との間に第2のANDゲート142iを備えている。第2のANDゲート1421[1422]は、第2の電圧比較器381[382]からセット信号S1[S2]を受け取る1つの入力部と、フリップフロップ部571[572]のセット入力部に結合された出力部とを備えている。第2のANDゲート1421[1422]は、制御デバイス100の第2の同期制御出力部134b1[134b2]に接続された第2の入力部を備えている。
【0067】
上記制御デバイス100は、第2のカウンタ232iに結合された入力部を有する第2の遅延信号発生器242iを備えており、これは、対応する第2の同期制御出力部134biにおいて与えられる第2の同期遅延制御信号SCDLiを生成するように設計されている。第2の遅延信号発生器242iは、対応するカウンタ232iのカウンタ値がゼロとは異なる間はLOW信号として第2の遅延同期制御信号SCDLiを生成し、対応するカウンタ232iのカウンタ値がゼロになるとすぐに第2の遅延同期制御信号SCDLiをHIGHにするように設計されている。従って、カウンタ2322がゼロに達する時に、第2のコンバータユニット102のフリップフロップ部572はセットのみである。
【0068】
上記低境界レベルSBLにおける動作は、高境界レベルSBHにおける遅延の場合の動作と同様であり、ここでは繰り返し説明することは省略される。
【0069】
図11を参照して、一方のコンバータユニットを他方のコンバータユニットに対して遅延させることが非常に詳細に説明された。好ましい実施の形態では、一方のコンバータユニットを他方のコンバータユニットに対して前進させることも可能である。その目的のために、各コンバータユニット10iは、(対応する出力信号が対応する高境界レベルSBHにほぼ等しくなる瞬間に前進させる)第1のANDゲート141iと対応するフリップフロップ部57iのリセット入力部との間に結合された第1のORゲート161i及び/又は(対応する出力信号が対応する低境界レベルSBLにほぼ等しくなる瞬間に前進させる)第2のANDゲート142iと対応するフリップフロップ部57iのセット入力部との間に結合された第2のORゲート162iを備えている。第1のORゲート161iは、第1のANDゲート141iから出力信号を受け取る1つの入力部と、フリップフロップ部57iのリセット入力部に接続された出力部とを備えている。第1及び第2のORゲート161i,162iはそれぞれ、制御デバイス100の対応する同期制御出力部134ci,134diに結合された第2の入力部を備えており、制御デバイス100は、この第2の入力部に対応する第1及び第2の前進同期制御信号SCAHi及びSCALiを与える。
【0070】
上記制御デバイス100は、ウィンドウ比較器からのセット及びリセット信号のタイミングを監視し、一方のコンバータユニットが他方のコンバータユニットに対して遅れていることが分かると、対応するコンバータユニットの対応するフリップフロップを直接的にセット又はリセットするHIGHパルスの形態の前進同期制御信号SCAHi又はSCALiに関するタイミングを計算するように設計されている。
【0071】
代替として、コンバータアセンブリ1は、他方のコンバータユニットに対して一方のコンバータをユニットを前進させる機能のみを有することも可能であり、その場合、上述したようなカウンタ及びANDゲートは省略され得る。
【0072】
上記説明において、まさに2つのコンバータユニットを有するコンバータアセンブリの具体的な実施の形態に関して、本発明の趣旨が説明された。同じ趣旨が、3つ又はそれ以上のコンバータユニットを有するコンバータアセンブリの場合に当てはまる。その場合、コンバータユニットは10i(iは1,2,3,4等に及ぶ。)として示される。コンバータユニット101及び102に関して前述したことは、各連続するコンバータユニットのペア10i及び10i+1に当てはまる。
【0073】
2つのコンバータユニットのみの場合には、2つの出力電流が同一の形状を有すると仮定すると、それら2つのコンバータユニットの出力電流の180°の位相差が理想的であると考えられる。従って、図10及び図11に関連して述べられた具体的な実施の形態では、カウンタのカウントダウンの速度がカウンタのカウントアップの速度と等しく選択され、その結果、定常状態の場合、時間間隔t21ないしt13の期間は時間間隔t13ないしt23の期間とほぼ等しい。N個のコンバータユニットを伴う実施の形態では、定常状態の場合、コンバータアセンブリの全てのコンバータユニットがほぼ同一であると仮定すると、2つの隣接するコンバータユニットの間の理想的な位相差は360°/Nにほぼ等しい。これは、各カウンタのカウントダウンの速度がカウントアップの速度の(N−1)倍に等しい場合に実現される。
【0074】
コンバータユニット10iが正しい位相を有しているか否かを決定するために、その出力信号が他の出力信号のうちの予め定義された1つと比較され得る。その場合、N回の比較が行われ、全ての目標(target)位相差は360°/Nに等しい。しかしながら、1つのコンバータユニット101を基準ユニットとし、全ての他のコンバータユニット10i(i≠1)の位相をこの1つのコンバータユニット101の位相と比較することも可能である。その場合、N−1回の比較が行われ、全ての目標位相差は異なる。
【0075】
結果として得られるコンバータアセンブリの全出力電流は、個々のコンバータユニットの個々の出力電流の和であり、非常に小さいリップル振幅しか持っていないことが当業者には明らかであるべきである。
【0076】
従って、本発明は、互いに並列に結合された少なくとも2つのスイッチモード電源ユニットであって、各電源ユニットは、出力信号が増大している第1のモードと出力信号が減少している第2のモードとにおいて選択的に動作することが可能である出力段を有する当該電源ユニットと、全ての電源ユニットからモードスイッチ制御信号を受け取る制御デバイスとを有するスイッチモード電源アセンブリであって、上記制御デバイスは、2つの電源ユニットの実際の位相関係が最適な位相関係からずれていることが分かった場合に、少なくとも1つの電源ユニットに関する同期制御信号を生成するように設計されており、上記実際の位相関係と上記最適な位相関係とのずれが小さくなるように少なくとも1つのモードスイッチの瞬間のタイミングを効果的に変化させる当該スイッチモード電源アセンブリをうまく提供する。
【0077】
本発明は、上述の具体的な実施の形態に制限されるものではなく、後に付されている特許請求の範囲に規定されているような本発明の保護範囲内において幾つかの変形及び改良が可能であることが当業者に明らかであるべきである。
【0078】
例えば、上記説明では、直列に接続された2つの制御可能なスイッチ61,62を備えたコンバータに関して本発明が説明された。しかしながら、本発明は、直列に接続された2つの制御可能なスイッチを備えたデバイスに限定されるものではなく、上記スイッチの一方のみが制御可能であっても十分である。例えば、図4を参照すると、第2のスイッチ62はノードAに向けられたカソードを有する(制御可能ではない)ダイオードに置き換えられてもよく、また、第1のスイッチ61はノードAに向けられたアノードを有する(制御可能ではない)ダイオード(バックタイプのコンバータ)に置き換えられてもよい。このタイプのコンバータはそれ自体は知られており、本発明の趣旨はこのタイプのコンバータにも当てはまることは当業者には明らかであるので、ここでは詳細にそのようなコンバータの動作を論じる必要はない。しかしながら、そのようなケースでは、対応する電流はヒステリシス制御されないことに注意されたい。例えば、第2のスイッチ62がノードAに向けられたカソードを有する(制御可能ではない)ダイオードに置き換えられる場合、ヒステリシス制御は上記高境界レベルに等しくなる上昇電流に関してのみ行われる。小さくなる電流に関する低境界レベルは常にゼロである。小さくなる電流がゼロに等しくなる時を検出することは、上述したやり方で行われ得るが、この特別な場合では他のやり方でも行われ得る。
【0079】
上記説明では、本発明は、ハーフブリッジ構成における実現に関して説明された。しかしながら、本発明はフルブリッジ構成においても実現され得ることが当業者には明らかであるべきである。
【0080】
上記説明では、本発明は、本発明によるデバイスの機能ブロックを示したブロック図を参照して説明された。これらの機能ブロックの1つ又はそれ以上はハードウェアにおいて実現され、そのような機能ブロックの機能は個々のハードウェアの構成要素により実行されるが、これらの機能ブロックの1つ又はそれ以上はソフトウェアにおいて実現され、そのような機能ブロックの機能は、コンピュータプログラムの1つ若しくはそれ以上のプログラムライン又はマイクロプロセッサ、マイクロコントローラ等のようなプログラマブルデバイスにより実行される。
【図面の簡単な説明】
【0081】
【図1】小さい時間尺度におけるAC信号がより大きい時間尺度において一定の信号をもたらし得ることを模式的に示した時間グラフである。
【図2】共に加えられた2つの信号のリップル成分が互いに補償し得ることを模式的に示した時間グラフである。
【図3】電源アセンブリを模式的に示したブロック図である。
【図4】電源ユニットを模式的に示したブロック図である。
【図5】ウィンドウ比較器の動作を模式的に示した時間グラフである。
【図6A】境界発生器の動作を模式的に示した時間グラフである。
【図6B】境界発生器の動作を模式的に示した時間グラフである。
【図7】ウィンドウ比較器及びゲートドライバの可能な実施の形態を模式的に示したブロック図である。
【図8】位相の不整合及び同期の補償を説明するためにコンバータユニットの出力信号の相互関係を模式的に示した時間グラフである。
【図9】本発明による電源ユニットの詳細を模式的に示したブロック図である。
【図10】本発明による電源アセンブリを模式的に示したブロック図である。
【図11】図10の電源アセンブリの動作を模式的に示した時間グラフである。
【技術分野】
【0001】
本発明は、全体的にはスイッチモード電源に関する。特に、本発明は、ほぼ一定の入力電圧又は電流を受け取り、DC若しくはAC出力電圧又は電流を生成するDC/DCコンバータ段又はDC/ACインバータ段に関する。また、本発明は、スイッチング電流制御増幅器に関する。以下において、本発明は、一定の入力電圧を受け取り、出力電流を生成するコンバータのケースに関して説明されるが、これは単に例としてであり、本発明を限定するように意図されてはいない。
【背景技術】
【0002】
上述のタイプのスイッチモード電源は、広く知られており、幾つかのアプリケーション用に市販されている。
【0003】
1つの例では、スイッチモード電源は、(100Vのオーダーの)太陽電池アレイの出力電圧を約420Vのオーダーのより高い、すなわち標準的な電源電圧の最大電圧よりも高い一定のDCレベルに変換するブーストコンバータとして実現される。そのようなコンバータを用いると、太陽電池から電源にエネルギーを移すことが可能である。
【0004】
他の例では、スイッチモード電源は、DC電圧からAC電流を生成するDC/ACインバータとして実現される。そのようなインバータは、例えばAC電源への接続のための入力部と放電ランプを駆動するドライバ出力部とを備えたランプドライバにおいて用いられ得る。そのようなドライバは、典型的には、ほぼ一定の電圧が交流の入力電圧から生成される段と、その後、上記一定の電圧に基づいて交流電流が生成される段とを有する。
【0005】
更に他の例では、スイッチモード電源は、動き制御装置においてアクチュエータを駆動するトランスコンダクタンス増幅器として実現される。
【0006】
一般的に言えば、スイッチモード電源は、特定の出力パワーのために開発されている。一般的に言えば、出力パワーが高いほど、電源に用いられる構成部品の大きさはより大きくなければならない。これは、並列に接続された2つ又はそれ以上の電源ユニットを有する電源アセンブリを用いることにより回避され得る。その場合、各個々の電源ユニットは、かなり低いパワーを与える必要があるだけであり、個々の構成部品の大きさはかなり小さくなり、これはコストの低減を意味する。また、利点は、全くの新しい高出力コンバータを開発する必要なしに、既に開発され、既に実証済みである低出力の電源ユニットが使用され得ることである。更に、低出力の電源ユニットは容易に製造され、量産の設備が既に存在することが利点である。
【0007】
並列に接続された複数の電源ユニットを用いることの他の利点は、小さいリップル振幅で出力電流を生成することが可能であることが分かっていることである。図1は、典型的な電源出力電流Iの時間グラフを示しており、上のレベルIH(ライン103)と下のレベルIL(ライン104)との間において連続的に大きく(ライン101)及び小さく(ライン102)なる。十分に大きい時間スケールでは、そのような電流は大きさIAV=0.5・(IH+IL)を有すると共にリップル振幅0.5・(IH−IL)を有する定電流であるとみなされ得る。
【0008】
原則的に、電源アセンブリの各電源ユニットを他の全ての電源ユニットから完全に独立して動作させることが可能である。しかしながら、その場合、各ユニットが同じ位相で動作することが生じ、その場合、電源アセンブリの出力電流全体のリップル振幅は、個々の電源ユニットの個々の出力リップル振幅の和である。本発明の全体的な目的は、リップルを可能な限り小さくすることにある。
【0009】
また、独立して動作するユニットの欠点は、出力電流において低調波、すなわち2つのユニットのスイッチングの異なる周波数に等しい周波数を有する信号の違いが生じ得ることである。本発明の他の目的は、そのような低調波を可能な限り防止することにある。
【0010】
従って、各電源ユニットは同期して動作することが好ましく、その結果、それらの出力ピークは正しいテンポで均一に分散される。図2は、2つの電源ユニットの場合に関してこれを示したグラフであり、互いに180°の位相関係の出力電流I1と出力電流I2とをそれぞれ与えている。個々の電流I1,I2が同じ振幅を有し、低いピークから高いピークへの増加率dI/dtが高いピークから低いピークへの減少率dI/dtと等しい場合に、結果として得られる電流Itotalはほぼ一定であり、リップルを全く有していない又は非常に小さいリップルしか有していないことが容易に分かる。上記個々の電流が理想的な整合を有していない場合でさえも、典型的にはリップル振幅の減少は、いずれにしても実現される。
【0011】
一般に、Nが電源ユニットの数を表す場合、これらのユニットは理想的には互いに360°/Nの位相の関係で動作している。
【0012】
同期して動作するが、シフトされた位相で動作するように電源アセンブリの各電源ユニットを動作させることは、「インターリーブ」動作として示される。本明細書において考えられるアプリケーションの分野に関連するインターリーブ動作は、J.S. Batchvarov等による発表「interleaved converters based on hysteresis current control」(2000, I.E.E.E 31st Annual Power Electronics Specialists Conference, page 655)において既に提案されている。2つのコンバータユニットのアセンブリに関するこの提案では、該コンバータユニットの一方がマスタの状態を有し、他方のコンバータユニットがスレーブの状態を有している。この提案の提案された制御回路はかなり複雑である。
【発明の開示】
【発明が解決しようとする課題】
【0013】
本発明の全体的な目的は、改善された電源アセンブリを提供することにある。
【0014】
とりわけ、本発明の重要な目的は、かなり単純な制御回路を備え、インターリーブのやり方で動作する2つ又はそれ以上の電源ユニットを有する電源アセンブリを提供することにある。
【0015】
本出願よりも先の公開されていない特許出願において、同じインバータが、各電源ユニットが並んでいる次の電源ユニットに関する制御信号を生成し、並んでいる前の電源ユニットから制御信号を受け取る電源アセンブリを提案している。最後の電源ユニットは並んでいる最初の電源ユニットに関する制御信号を生成し、その結果、電源アセンブリの各電源ユニットは環状構成で配されている。上記制御信号は、インターリーブ動作が自動的に確実に行われるような信号である。具体的には、上記制御信号は、遅延した供給ユニットのスイッチング周波数がわずかに増大し、進んだ供給ユニットのスイッチング周波数がわずかに減少するような信号である。より具体的には、電源ユニットにより生成される制御信号は、基準電圧に加えられるべき傾斜した電圧を有している。従って、連続する各供給ユニットが隣接する供給ユニットに対してほぼ同じ位相差を持つことが自動的に確実に行われる。この先の解決策は十分に作用するが、複雑さが増大する、すなわち電源ユニットが独立して動作する電源アセンブリと比較して部品数が増大するという欠点を有する。
【0016】
本発明の重要な目的は、上述した欠点を伴うことなく上記先の提案と同じ有利な特徴を有する電源アセンブリを提供することにある。
【課題を解決するための手段】
【0017】
本発明の重要な観点によれば、本発明の電源アセンブリの電源ユニットは、個々の電源ユニットの位相の関係を検出することができ、遅延した供給ユニットのスイッチング周波数がわずかに増大し、進んだ供給ユニットのスイッチング周波数がわずかに減少するように個々の電源ユニットに関する制御信号を生成するよう設計された1つの共通の制御デバイスにより制御される。
【0018】
本発明のこれら及びその他の観点、特徴、利点は、図面を参照して、以下の本発明による電源アセンブリの好ましい実施の形態の説明により更に説明されるであろう。各図面において、同一の参照符号は同一の又は類似した部品を示している。
【発明を実施するための最良の形態】
【0019】
以下に、特に明記されない限り、コンバータアセンブリのケースに関して本発明が詳細に説明される。しかしながら、この説明は本発明をコンバータのみに限定するように意図されてはいないことに注意されたい。当業者には明らかであるように、同じ原理又は類似した原理がインバータ、増幅器等にも当てはまることに特に注意されたい。
【0020】
図3は、並列に接続された複数のコンバータユニット10を有するコンバータアセンブリ1の一部を模式的に示したブロック図である。以下において、個々のコンバータユニットの同じ構成要素は同じ参照符号により示され、インデックス1,2,3等により区別されている。図3では、3つのコンバータユニット101,102,103のみが示されているが、アセンブリ1はコンバータユニットを追加することにより容易に拡張され得る。また、コンバータアセンブリ1は、コンバータユニットの1つを取り除くことにより2つのコンバータユニットのみを有することも可能である。
【0021】
以下の説明において、コンバータユニット10は入力DC電圧VINを受け取り、出力電流IOUTを生成すると仮定されている。各コンバータユニット10iは、電圧供給ライン2a,2bにそれぞれ接続された、入力電圧VINを受け取る2つの入力端子11i,12iと、出力ライン3に接続された、出力電流IOUT,iを与える出力端子13iとを有している。ここで、i=1,2,3…等である。コンバータユニット10は並列に接続されている。すなわち、コンバータユニット10の各第1の入力端子11iは1つの電圧供給ライン2aに全て接続され、各第2の入力端子12iは1つの電圧供給ライン2bに全て接続され、各出力端子13iは負荷Lに接続された1つの出力ライン3に全て接続されている。負荷電流ILは、以下の式として表れ得る。
【数1】
ここで、Nはコンバータユニット10の数を示す整数であり、図3の例ではNは3である。
【0022】
本発明の重要な観点によれば、各コンバータユニット10iは、制御入力部14iを備えている。また、アセンブリ1は複数の制御出力部134iを備えた制御デバイス100を有しており、各制御出力部134iは、各コンバータユニット10iの対応する制御入力部14iに結合されている。制御デバイス100は、ハードウェアとして実現されることが可能であるが、プログラマブルデバイス、例えばEPLDとして実現されることが好ましい。
【0023】
コンバータアセンブリのモジュラー設計はコンバータユニットの1つを取り除くことにより容易に変更され得ることが分かるであろう。例えば、コンバータユニット102が除去され、その場合、制御出力部1342は接続されない。
【0024】
また、制御アセンブリ1は、(図3には示されていない)他のコンバータユニット10xを追加することにより容易に拡張され、その場合、追加された制御ユニット10xの制御入力部14xは他の制御出力部134xに接続される。
【0025】
コンバータユニットの一般的な設計はそれ自体は知られている。本発明のコンバータユニットに対する基盤として用いられるのに好適な既知のコンバータユニットの可能な形態が図4を参照して説明される。この例のコンバータユニット10はハーフブリッジスイッチングアンプ(switching amplifier)60を有しており、その中心は、一方では高い供給電圧レベルVHIGHへの接続のための第1の入力端子11と他方では低い供給電圧レベルVLOWへの接続のための第2の供給入力端子12との間に直列に接続された(通常はMOSFETのペアとして実現される)制御スイッチのペア61,62により形成されている。これら2つの制御可能なスイッチ61,62の間のノードAは、直列に接続された負荷インダクタ64を介して出力端子13に接続している。図4では、この例に関して、出力端子13に接続された負荷Lが電圧源、例えば充電可能なバッテリー又は図示されているような標準的な電源であり得ることが示されている。そのようなケースでは、出力端子13における電圧は、上記電源により決定されるまま一定である。典型的には、フィルタキャパシタ63が出力部13に並列に接続されている。
【0026】
上記制御可能なスイッチ61,62は、ゲートドライバ50の制御出力部52,53にそれぞれ接続された制御端子を備えている。ゲートドライバ50は、2つの可能な動作状態において動作するよう設計されている。
・第1の動作状態では、ゲートドライバ50は、第1のスイッチ61が導通状態にあり、第2のスイッチ62が非導通状態にあるように制御可能なスイッチ61,62のための制御信号を生成する。
・第2の動作状態では、ゲートドライバ50は、第2のスイッチ62が導通状態にあり、第1のスイッチ61が非導通状態にあるように制御可能なスイッチ61,62のための制御信号を生成する。
【0027】
上記ゲートドライバ50は、更に、いかなる時にも制御可能なスイッチ61,62が同時に導通しないように設計されている。また、ゲートドライバ50は、予め定義された最大オンタイム及び/又は最大オフタイムが遵守されることを確実にするよう設計されている。
【0028】
従って、上記第1の動作状態では、ノードAは高い供給電圧レベルVHIGHに接続され、第1の供給入力端子11と出力端子13との間に電流IHが生成される。インダクタ64によりフィルタにかけられ、高い供給電圧レベルVHIGHに対応する出力端子13における電圧レベルに依存する場合、これは、典型的には図5にライン65a,65bにより示されている上昇する出力電流IOUTをもたらす。上記第2の動作状態では、ノードAは低い供給電圧VLOWに接続され、第2の供給入力端子12と出力端子13との間に電流ILが生成される。インダクタ64によりフィルタにかけられると、典型的には図5にライン66a,66bにより示されている減少する出力電流IOUTをもたらす。
【0029】
図4に示されている構成では、出力電流IOUTはゼロを通過することができ、方向を変えることに注意されたい。出力電流IOUTが常に正又は負であるように、すなわち方向を変えないようにドライバ50を駆動させることも可能である。その場合、上記スイッチのうちの一方は常にOFFに保持されるか、制御可能ではないスイッチにより置き換えられるか、又はダイオードによってさえも置き換えられ得る。図4を参照して、電流が正(すなわち、第1の供給入力端子11から出力端子13に流れている。)であり、第1のスイッチ61は導通状態にあり、第2のスイッチ62は非導通状態にあると仮定する。その場合、電流の大きさは増大する(図5のライン65b)。第1のスイッチ61が非導通状態に切り換えられ、第2のスイッチ62は非導通状態のままであると、大きさが低減した正の電流がスイッチ62のダイオードを介して第2の供給入力端子12から出力端子13に流れる。第2のスイッチ62がダイオードに置き換えられた場合に同じ効果が得られることは明らかである。また、第2のスイッチ62が導通状態に切り換えられると同じ効果がより効果的に得られることも明らかである。
【0030】
上記出力電流IOUTは、例えば出力電流センサ67により測定される。出力センサ67は測定された出力電流を示す信号SMを生成し、この信号はウィンドウ比較器30の測定信号入力部36に与えられる。
【0031】
上記ウィンドウ比較器30は、第1の境界入力信号SBHを受け取る第1の入力部32と、第2の境界入力信号SBLを受け取る第2の入力部33とを備えており、第1の境界レベルSBHは第2の境界レベルSBLよりも高い。以下において、これら2つの境界レベルは、高境界レベルSBH及び低境界レベルSBLとしてそれぞれ示される。
【0032】
上記ウィンドウ比較器30は、測定された信号SMを第1及び第2の入力部32,33においてそれぞれ受け取られる2つの境界レベルSBH,SBLと比較する。ウィンドウ比較器30が測定された出力信号SMを境界レベルSBH,SBLと比較することができるように、測定された出力信号SMは境界レベルと同じ次元を有するべきである、すなわちそれらは全て電流信号又は電圧信号であるべきであることに注意されたい。従って、例えば境界レベルSBH,SBLが電圧ドメインにおける信号として定義されると、出力センサ67は出力信号SMを同じく電圧ドメインにおける信号として与えるべきである。
【0033】
図5を参照すると、動作は以下のとおりである。測定された出力電流IOUTが境界SBH,SBLにより規定されたウィンドウの範囲内であり、ゲートドライバ50は、出力電流IOUTが図5においてライン65aにより示されているように上昇するような上記第1の動作状態にあると仮定する。この状態は、時間t1において測定された出力電流IOUTが高境界レベルSBHと等しくなるまで続く。その時点において、ウィンドウ比較器30は、ゲートドライバ50が上記第2の動作状態に切り換わるようにゲートドライバ50のための出力信号を生成する。その結果、図5においてライン66aにより示されているように出力電流IOUTが減少する。
【0034】
この状態は、時間t2において低境界レベルSBLに達するまで続く。そこで、ウィンドウ比較器30は、ゲートドライバ50が再度動作状態を切り換える、すなわち再度第1の動作状態に入るようにゲートドライバ50のための出力信号を生成し、その結果、図5においてライン65bにより示されているように出力電流IOUTは再び上昇する。
【0035】
出力電流IOUTの期間よりも大きい時間尺度において、出力電流IOUTは0.5・(SBH+SBL)にほぼ対応する平均値IOUT,AVを有するが、IOUT,AVの正確な値は上記負荷の性質に依存する。
【0036】
既知のコンバータユニットでは、ウィンドウ比較器30は、コンバータユニット10のターゲット入力部16に結合された入力部21を備えた境界発生器20の出力部22,23にそれぞれ接続された入力部32,33を備えている。境界発生器20は、入力部21において受け取られるターゲット信号STARGETに基づき、出力部22,23においてそれぞれ高境界レベル信号SBH及び低境界レベル信号SBLを生成するように設計されている。これは幾つかのやり方で行われ得る。図6Aに示されている第1の例示的な実施の形態では、境界発生器20は、式
SBH=STARGET+S1;SBL=STARGET−S2
に従って出力信号を生成する。ここで、S1及びS2は互いに等しい一定の値である。従って、この例では、ウィンドウの境界SBH,SBLは、図6Aに示されているようにターゲット信号STARGETの形状を追従する。この図は、得られる出力電流IOUTの波形も示している。平均値IOUT,AVはターゲット信号STARGETにほぼ等しいことが分かる。
【0037】
図6Bに示されている他の例示的な実施の形態では、境界発生器20は、高境界レベルSBHが常に正であり、低境界レベルSBLが常に負であることを確実にする。ターゲット信号STARGETがゼロを上回っている限り、低境界レベルSBLはゼロよりも小さい一定の値S2Cを有し、高境界レベルS1は、S1とS2Cとの平均がターゲット信号STARGETに対応するように選択される。ターゲット信号STARGETが負であると、その逆が当てはまる。すなわち、高境界レベルSBHが一定の正の値S1Cを有し、低境界レベルSBLは、S2とS1Cとの平均がターゲット信号STARGETに対応するように選択された値S2を有する。この場合においても、出力電流IOUTの平均値IOUT,AVは、ターゲット信号STARGETにほぼ対応する。
【0038】
図7は、ウィンドウ比較器30及びゲートドライバ50の可能な実施の形態を模式的に示したブロック図である。この実施の形態では、ウィンドウ比較器30は第1の電圧比較器37と第2の電圧比較器38とを有し、ゲートドライバ50はRSフリップフロップ部57を有している。上記第1の電圧比較器37は、ウィンドウ比較器30の第1の入力部32に結合された変換入力部と、ウィンドウ比較器30の測定信号入力部36に結合された非変換入力部と、RSフリップフロップ部57のR入力部に結合された出力部とを備えている。第2の電圧比較器38は、ウィンドウ比較器30の第2の入力部33に結合された非変換入力部と、ウィンドウ比較器30の測定信号入力部36に結合された変換入力部と、RSフリップフロップ部57のS入力部に結合された出力部とを備えている。RSフリップフロップ部57のQ出力部は第1のスイッチ61に駆動信号を与え、RSフリップフロップ部57の
【数2】
出力部は第2のスイッチ62に駆動信号を与える。
【0039】
上述の説明は、独立したコンバータユニット10の動作について述べている。それ自体、上記説明は従来技術とみなされ得る。図8を参照して、コンバータアセンブリにおける複数のコンバータユニットの協働について論じられる。図8は、例として2つのコンバータユニットの出力信号を時間の関数として示したタイミング図である。図5のように、水平方向のラインSBH,SBLは、ここでは両方のコンバータユニットに関する境界レベルを示している。曲線111は、第1のコンバータユニットの第1の出力信号を示している。この第1の出力信号は、時間t0において大きくなり始め、時間t1において高境界レベルSBHと交わるように大きくなり、時間t2において低境界レベルSBLと交わるように小さくなる。再度、第1の出力信号は、時間t3において高境界レベルSBHと交わるように大きくなり、時間t4において低境界レベルSBLと交わるように小さくなる。この信号の基本期間PはP=|t2−t0|である。
【0040】
破線の曲線112は、理想的なケース、第1及び第2の出力信号が正確に逆の位相又は180°の位相差を有するケースにおける第2のコンバータユニットの第2の出力信号のタイミングを示している。その場合、これら2つの信号の和は可能な限り低いリップルを有する。この理想的なタイミングでは、上記第2のコンバータユニットの第2の出力信号は、t0とt2との間の時間t5において最低のピークを有し、t1とt3との間の時間t6において最高のピークを有する。
【0041】
上記第2のコンバータユニットの第2の出力信号が上記理想的なケースに対して遅延していると仮定する。この遅延の状態は曲線113により示されている。上記第2の出力信号113は時間t7=t5+Δt5において低境界レベルSBLと交わることが分かる。
【0042】
発明者の上記先の提案では、この状態に対する対策は、上記境界レベルに傾斜した信号を加えることにより与えられている。本発明では、異なる手法が採用される。
【0043】
図3に示されているように、コンバータユニット10が本発明によるコンバータアセンブリ1に適用されることができるように、コンバータユニット10は、図9の部分的な図に示されているようなウィンドウ比較器30の制御入力部31に結合された制御入力部14を備えている。制御デバイス100は、後に説明されるようなやり方で対応する制御出力部134において同期制御出力信号SC,OUTを生成するように設計されている。コンバータユニット10のウィンドウ比較器30は、同期制御出力信号SC,OUTがユニットの出力信号が上記境界レベルの1つに達したか否かということよりも優先されるように、同期制御出力信号SC,OUTに応じてゲートドライバ50のための出力信号を生成するように設計されている。
【0044】
本発明によれば、制御デバイス100は、コンバータユニットの出力信号の相対的なタイミングを監視し、図8の例ではt7とt5との間にタイミング差Δt5が存在することを見つける。この発見に基づいて、制御デバイス100は以下の2つの同期制御動作の1つに取りかかるが、両方の制御動作に取りかかることが好ましい。
【0045】
第1の制御動作では、制御デバイス100は、t8−t6=Δt6<Δt5が当てはまる時間t8において、すなわち同期制御動作が行われない場合に時間t9=t6+Δt5において起こると予測される第2のコンバータユニットの出力信号が高境界レベルSBHに達する前に、対応するゲートドライバ50(2)が第1の動作状態から第2の動作状態に切り換わるように第2のコンバータユニットのための同期制御出力信号SC,OUT(2)を生成する。これは、図8において下方向への傾斜する第2の出力信号(曲線部分113a)が、同期制御動作が行われない場合に予想される第2のコンバータユニットの出力信号を示した(破線の)曲線部分113bよりも早いということから分かるように、2つのコンバータユニットの出力信号の位相差又はタイミング差を小さくする。
【0046】
第2の制御動作では、制御デバイス100は、t10−t2=Δt10>0が当てはまる時間t10において、すなわち第1のコンバータユニットの出力信号が時間t2において低境界レベルSBLに達した後に、対応するゲートドライバ50(1)が第2の動作状態から第1の動作状態に切り換わるように第1のコンバータユニットのための同期制御出力信号SC,OUT(1)を生成する。これは、図8において上方向への傾斜する第1の出力信号(曲線部分111a)が、同期制御動作が行われない場合に予想される第1のコンバータユニットの出力信号を示した(破線の)曲線部分111bよりも遅いということから分かるように、2つのコンバータユニットの出力信号の位相差又はタイミング差を小さくする。
【0047】
上記制御デバイス100は、前進|t9−t8|及び遅延|t10−t2|を設定する際に幾らかの自由を持っている。図9に示されている同期制御動作の後、第1の制御ユニットの出力信号と第2の制御ユニットの出力信号との間の位相の不整合は、同期制御動作を伴わない場合の位相の不整合よりも小さいことに注意されたい。原則的に、制御デバイス100は全ての切り換えの瞬間に関する情報を得るので、予想される切り換えの瞬間及び理想的な切り換えの瞬間を正確に計算することが可能であり、1つのステップにおいて上記位相の不整合が完全に補償されるように制御デバイス100が同期制御出力信号SC,OUT(1)及び/又はSC,OUT(2)を生成することが可能である。しかしながら、これは必須ではなく、不安定性を引き起こす過度の補償の危険性を含んでさえいる。従って、制御デバイス100は、上記位相の不整合が部分的に小さくされるように同期制御出力信号SC,OUT(1)及び/又はSC,OUT(2)を生成するよう設計されることが好ましい。
【0048】
例えば、上記位相の不整合が、t2からt10に切り換えを遅らせることにより第1のコンバータユニットの出力信号111のみの同期を適合させることによって補償されるべきであると仮定する。必要な遅延Δt10は、
Δt10=K・(t7−(t6−1/2・P))
として計算され得る。ここで、Kは各第1及び第2のコンバータユニットの出力信号の波形に依存する一定の係数である。各第1及び第2のコンバータユニットの出力信号が互いに理想的な波形を有する正確な三角波の場合には、Kは上記信号のデューティサイクルに等しい。その場合、好ましい実施の形態では、上述したように、制御デバイス100は、遅延Δt10が式
Δt10=K1・(t7−(t6−1/2・P))(但し、K1<K)
に従って得られるよう第2の同期制御出力信号SC,OUT(2)を生成するよう設計されている。例えば、K1は予め定義されたKの百分率(K1=α・K(αは例えば10%である。))として表され得る。
【0049】
しかしながら、このやり方でΔt7を計算することは、かなり複雑な掛け算の手続きを要する。遅延Δt10は、式
Δt10=K2・(t7−(t6−1/2・P))
に従って計算されることが好ましい。ここで、K2は、予め定義された一定の係数であり、予想されるデューティサイクルの最小値Kよりも小さいように定義され、コンバータユニットの最小及び最大の入力及び出力電圧のような動作条件に依存し得る。シフトレジスタ等により2,4,8,16等で割ることが容易に実現され得るので、K2は1/2,1/4,1/8又は1/16等に等しいことが有利である。
【0050】
制御デバイス100の対応する各制御出力部134iはどれも信号出力部であり、対応する制御出力信号SC,OUTはどれも異なるコマンドを示す異なる値を表す信号であり得る。
【0051】
例えば、出力信号SC,OUTは、
・切り換えの瞬間が上記境界レベルの一方に達したコンバータの出力信号に基づいて決定されるべきである限り、全ての時間において一定の値、例えば値ゼロを有する。
・上記コンバータの出力信号が境界レベルの一方に達する前に切り換えをトリガするために、時間t10において第1の特徴を有する信号パルスを示す。
・上記コンバータの出力信号が境界レベルの一方に達した後に切り換えを遅らせるために、時間t2から時間t10まで第2の特徴を有する信号パルスを示す。
【0052】
例えば、上記第1の特徴は第1の符号であり、上記第2の特徴は反対の符号であり得る。代替として、上記パルスは、同じ符号であるが、異なる高さを持っていてもよい。代替として、上記パルスは、同じ符号であるが、異なる持続時間を持っていてもよい。
【0053】
代替として、上記第1の特徴は上記第2の特徴と同一であってもよく、その場合、最初のパルスのエッジ(ゼロからHIGHへ又はゼロからLOWへの遷移)の後、信号パルスがHIGH又はLOWである限り切り換えが常に阻止され、このパルスの第2のエッジ(HIGHからゼロへ又はLOWからゼロへの戻り)により切り換えが常にトリガされる。
【0054】
制御デバイス100の各制御出力部134iはどれも実際には2つのラインにより構成され、一方のラインは切り換えをトリガする信号を伝え、他方のラインは切り換えを阻止する(遅延させる)信号を伝えることも可能である。
【0055】
同様に、コンバータユニット10の制御入力部14は、当業者には明らかであるように制御デバイス100の構成に対応して単一の入力部又は2つの入力ラインを有する入力部であってもよい。
【0056】
図10は、図7と同等の例示的な2つのコンバータユニットのみを有するコンバータアセンブリのウィンドウ比較器及びゲートドライバのブロック図である。図10では、図7と同じ参照符号が用いられており、異なるコンバータユニットを区別するためにインデックス1又は2により補足されている。第2の比較器381及び382からのセット信号はそれぞれS1及びS2として示され、第1の比較器371及び372からのリセット信号はそれぞれR1及びR2として示されている。制御デバイス100は、上記セット信号及びリセット信号を受け取る入力部121,122,123,124を備えている。
【0057】
図11は、それぞれ、測定された出力信号SM1,SM2に関連する上記セット信号及びリセット信号を時間の関数として示したタイミング図である。第1の出力信号SM1は、時間t11,t13,t15において高境界レベルSBHに達し、上方向の傾斜から下方向に傾斜する出力信号SM1にスイッチをトリガするリセットパルスR1をもたらす。第1の出力信号SM1は、時間t12,t14,t16において低境界レベルSBLに達し、下方向の傾斜から上方向に傾斜する出力信号SM1にスイッチをトリガするセットパルスS1をもたらす。
【0058】
同様に、第2の出力信号SM2は、時間t21,t23,t25において高境界レベルSBHに達し、上方向の傾斜から下方向に傾斜する出力信号SM2にスイッチをトリガするリセットパルスR2をもたらす。第2の出力信号SM2は、時間t22,t24,t26において低境界レベルSBLに達し、下方向の傾斜から上方向に傾斜する出力信号SM2にスイッチをトリガするセットパルスS2をもたらす。
【0059】
上記第1の出力信号SM1が第2の出力信号SM2に対して最初遅れていると仮定する。以下に、第2の出力信号SM2を遅延させることにより第1の出力信号SM1の遅延を補償する制御デバイス100の動作の説明が与えられる。
【0060】
上記第2のコンバータユニットの同期をとるために、制御デバイス100はアップ/ダウンカウンタ2312として実現される第1のタイマー機能を有し、これはリセット信号R1,R2によりトリガされる。上記カウンタの値がゼロであると仮定する。時間t21において、カウンタ2312は、第2のコンバータユニット102の第2のリセット信号R2によりトリガされ、あるアップスピードでカウントアップを開始する。時間t13において、カウンタ2312は、第1のコンバータユニット101の第1のリセット信号R1によりトリガされ、上記アップスピードとほぼ等しいあるダウンスピードでカウントダウンを開始する。すなわち、時間t13におけるカウンタの値は、時間間隔t21ないしt13の期間に関する測定である。時間t23において、第2の出力信号SM2が高境界レベルSBHに達するが、これは早く起こりすぎ、時間t23においてカウンタ2312がまだゼロよりも大きいカウンタ値CRのままである。すなわち、このカウンタ値CRは、時間間隔t13ないしt23の期間と時間間隔t21ないしt13の期間との差に関する測定である。
【0061】
上記制御デバイス100は、時間t23において高境界レベルSBHを超えて上方向に傾斜し続ける第2の出力信号SM2により示されているように、第2のフリップフロップ部572の切り換えを阻止する。この目的のために、コンバータユニット10iはそれぞれ、第1の電圧比較器37iとフリップフロップ部57iのリセット入力部との間に結合された第1のANDゲート141iを有している。第1のANDゲート1411[1412]は、第1の電圧比較器371[372]からリセット信号R1[R2]を受け取る1つの入力部と、フリップフロップ部571[572]のリセット入力部に結合された出力部とを備えている。第1のANDゲート1411[1412]は、制御デバイス100の第1の同期制御出力部134a1[134a2]に接続された第2の入力部を備えている。
【0062】
上記制御デバイス100は、第1のカウンタ231iに結合された入力部を有する第1の遅延信号発生器241iを備えており、これは、対応する第1の同期制御出力部134aiにおいて与えられる第1の遅延同期制御信号SCDH1[SCDH2]を生成するように設計されている。第1の遅延信号発生器241iは、対応するカウンタ231iのカウンタ値がゼロとは異なる間はLOW信号として第1の遅延同期制御信号SCDH1[SCDH2]を生成し、対応するカウンタ231iのカウンタ値がゼロになるとすぐに第1の遅延同期制御信号SCDH1[SCDH2]をHIGHにするように設計されている。従って、時間t31においてカウンタ2312がゼロに達する時に、第2のコンバータユニット102のフリップフロップ部572はリセットのみである。
【0063】
ここで、第2の出力信号SM2は下方に傾斜し始めるが、第2の出力信号SM2が高境界レベルSBHよりも下方に低下するのに時間t32まで要し、時間t32において、第2のコンバータユニット102の第1の電圧比較器372からの出力信号R2は、HIGHからLOWへ切り換わる。このイベントは、再度カウントアップを始めるようにカウンタ2312をトリガする。
【0064】
時間t23において、制御デバイス100は、残っているカウンタ値CRを上述したような予め定義された係数K2で割ることによりカウンタ値を小さくするように設計されている。遅延の長さ、すなわちt23からt32までの時間間隔の期間は、t23におけるカウンタ値CR/K2及びカウンタのカウントダウンの速度により決定される。
【0065】
上記説明は、上記第1のコンバータユニットに対して第2のコンバータユニットを遅延させることについてである。上記第2のコンバータユニットに対して第1のコンバータユニットを遅延させるために、第1のコンバータユニット101に関する第1のカウンタ2311は、カウントアップするように第1のリセット信号R1によりトリガされ、カウントダウンするように第2のリセット信号R2によりトリガされる。
【0066】
上記説明は、対応する出力信号が対応する高境界レベルSBHに達する瞬間に上記第1のコンバータユニットに対して第2のコンバータユニットを(及び上記第2のコンバータユニットに対して第1のコンバータユニットを)遅延させることについてである。対応する出力信号が対応する低境界レベルSBLに達する瞬間に第1の[第2の]コンバータユニット101[102]を遅延させることも可能である。その目的のために、制御デバイス100は、セット信号S1,S2によりトリガされる第2のアップ/ダウンカウンタ232iを備えており、各コンバータユニット10iは、第2の電圧比較器38iと対応するフリップフロップ部57iのセット入力部との間に第2のANDゲート142iを備えている。第2のANDゲート1421[1422]は、第2の電圧比較器381[382]からセット信号S1[S2]を受け取る1つの入力部と、フリップフロップ部571[572]のセット入力部に結合された出力部とを備えている。第2のANDゲート1421[1422]は、制御デバイス100の第2の同期制御出力部134b1[134b2]に接続された第2の入力部を備えている。
【0067】
上記制御デバイス100は、第2のカウンタ232iに結合された入力部を有する第2の遅延信号発生器242iを備えており、これは、対応する第2の同期制御出力部134biにおいて与えられる第2の同期遅延制御信号SCDLiを生成するように設計されている。第2の遅延信号発生器242iは、対応するカウンタ232iのカウンタ値がゼロとは異なる間はLOW信号として第2の遅延同期制御信号SCDLiを生成し、対応するカウンタ232iのカウンタ値がゼロになるとすぐに第2の遅延同期制御信号SCDLiをHIGHにするように設計されている。従って、カウンタ2322がゼロに達する時に、第2のコンバータユニット102のフリップフロップ部572はセットのみである。
【0068】
上記低境界レベルSBLにおける動作は、高境界レベルSBHにおける遅延の場合の動作と同様であり、ここでは繰り返し説明することは省略される。
【0069】
図11を参照して、一方のコンバータユニットを他方のコンバータユニットに対して遅延させることが非常に詳細に説明された。好ましい実施の形態では、一方のコンバータユニットを他方のコンバータユニットに対して前進させることも可能である。その目的のために、各コンバータユニット10iは、(対応する出力信号が対応する高境界レベルSBHにほぼ等しくなる瞬間に前進させる)第1のANDゲート141iと対応するフリップフロップ部57iのリセット入力部との間に結合された第1のORゲート161i及び/又は(対応する出力信号が対応する低境界レベルSBLにほぼ等しくなる瞬間に前進させる)第2のANDゲート142iと対応するフリップフロップ部57iのセット入力部との間に結合された第2のORゲート162iを備えている。第1のORゲート161iは、第1のANDゲート141iから出力信号を受け取る1つの入力部と、フリップフロップ部57iのリセット入力部に接続された出力部とを備えている。第1及び第2のORゲート161i,162iはそれぞれ、制御デバイス100の対応する同期制御出力部134ci,134diに結合された第2の入力部を備えており、制御デバイス100は、この第2の入力部に対応する第1及び第2の前進同期制御信号SCAHi及びSCALiを与える。
【0070】
上記制御デバイス100は、ウィンドウ比較器からのセット及びリセット信号のタイミングを監視し、一方のコンバータユニットが他方のコンバータユニットに対して遅れていることが分かると、対応するコンバータユニットの対応するフリップフロップを直接的にセット又はリセットするHIGHパルスの形態の前進同期制御信号SCAHi又はSCALiに関するタイミングを計算するように設計されている。
【0071】
代替として、コンバータアセンブリ1は、他方のコンバータユニットに対して一方のコンバータをユニットを前進させる機能のみを有することも可能であり、その場合、上述したようなカウンタ及びANDゲートは省略され得る。
【0072】
上記説明において、まさに2つのコンバータユニットを有するコンバータアセンブリの具体的な実施の形態に関して、本発明の趣旨が説明された。同じ趣旨が、3つ又はそれ以上のコンバータユニットを有するコンバータアセンブリの場合に当てはまる。その場合、コンバータユニットは10i(iは1,2,3,4等に及ぶ。)として示される。コンバータユニット101及び102に関して前述したことは、各連続するコンバータユニットのペア10i及び10i+1に当てはまる。
【0073】
2つのコンバータユニットのみの場合には、2つの出力電流が同一の形状を有すると仮定すると、それら2つのコンバータユニットの出力電流の180°の位相差が理想的であると考えられる。従って、図10及び図11に関連して述べられた具体的な実施の形態では、カウンタのカウントダウンの速度がカウンタのカウントアップの速度と等しく選択され、その結果、定常状態の場合、時間間隔t21ないしt13の期間は時間間隔t13ないしt23の期間とほぼ等しい。N個のコンバータユニットを伴う実施の形態では、定常状態の場合、コンバータアセンブリの全てのコンバータユニットがほぼ同一であると仮定すると、2つの隣接するコンバータユニットの間の理想的な位相差は360°/Nにほぼ等しい。これは、各カウンタのカウントダウンの速度がカウントアップの速度の(N−1)倍に等しい場合に実現される。
【0074】
コンバータユニット10iが正しい位相を有しているか否かを決定するために、その出力信号が他の出力信号のうちの予め定義された1つと比較され得る。その場合、N回の比較が行われ、全ての目標(target)位相差は360°/Nに等しい。しかしながら、1つのコンバータユニット101を基準ユニットとし、全ての他のコンバータユニット10i(i≠1)の位相をこの1つのコンバータユニット101の位相と比較することも可能である。その場合、N−1回の比較が行われ、全ての目標位相差は異なる。
【0075】
結果として得られるコンバータアセンブリの全出力電流は、個々のコンバータユニットの個々の出力電流の和であり、非常に小さいリップル振幅しか持っていないことが当業者には明らかであるべきである。
【0076】
従って、本発明は、互いに並列に結合された少なくとも2つのスイッチモード電源ユニットであって、各電源ユニットは、出力信号が増大している第1のモードと出力信号が減少している第2のモードとにおいて選択的に動作することが可能である出力段を有する当該電源ユニットと、全ての電源ユニットからモードスイッチ制御信号を受け取る制御デバイスとを有するスイッチモード電源アセンブリであって、上記制御デバイスは、2つの電源ユニットの実際の位相関係が最適な位相関係からずれていることが分かった場合に、少なくとも1つの電源ユニットに関する同期制御信号を生成するように設計されており、上記実際の位相関係と上記最適な位相関係とのずれが小さくなるように少なくとも1つのモードスイッチの瞬間のタイミングを効果的に変化させる当該スイッチモード電源アセンブリをうまく提供する。
【0077】
本発明は、上述の具体的な実施の形態に制限されるものではなく、後に付されている特許請求の範囲に規定されているような本発明の保護範囲内において幾つかの変形及び改良が可能であることが当業者に明らかであるべきである。
【0078】
例えば、上記説明では、直列に接続された2つの制御可能なスイッチ61,62を備えたコンバータに関して本発明が説明された。しかしながら、本発明は、直列に接続された2つの制御可能なスイッチを備えたデバイスに限定されるものではなく、上記スイッチの一方のみが制御可能であっても十分である。例えば、図4を参照すると、第2のスイッチ62はノードAに向けられたカソードを有する(制御可能ではない)ダイオードに置き換えられてもよく、また、第1のスイッチ61はノードAに向けられたアノードを有する(制御可能ではない)ダイオード(バックタイプのコンバータ)に置き換えられてもよい。このタイプのコンバータはそれ自体は知られており、本発明の趣旨はこのタイプのコンバータにも当てはまることは当業者には明らかであるので、ここでは詳細にそのようなコンバータの動作を論じる必要はない。しかしながら、そのようなケースでは、対応する電流はヒステリシス制御されないことに注意されたい。例えば、第2のスイッチ62がノードAに向けられたカソードを有する(制御可能ではない)ダイオードに置き換えられる場合、ヒステリシス制御は上記高境界レベルに等しくなる上昇電流に関してのみ行われる。小さくなる電流に関する低境界レベルは常にゼロである。小さくなる電流がゼロに等しくなる時を検出することは、上述したやり方で行われ得るが、この特別な場合では他のやり方でも行われ得る。
【0079】
上記説明では、本発明は、ハーフブリッジ構成における実現に関して説明された。しかしながら、本発明はフルブリッジ構成においても実現され得ることが当業者には明らかであるべきである。
【0080】
上記説明では、本発明は、本発明によるデバイスの機能ブロックを示したブロック図を参照して説明された。これらの機能ブロックの1つ又はそれ以上はハードウェアにおいて実現され、そのような機能ブロックの機能は個々のハードウェアの構成要素により実行されるが、これらの機能ブロックの1つ又はそれ以上はソフトウェアにおいて実現され、そのような機能ブロックの機能は、コンピュータプログラムの1つ若しくはそれ以上のプログラムライン又はマイクロプロセッサ、マイクロコントローラ等のようなプログラマブルデバイスにより実行される。
【図面の簡単な説明】
【0081】
【図1】小さい時間尺度におけるAC信号がより大きい時間尺度において一定の信号をもたらし得ることを模式的に示した時間グラフである。
【図2】共に加えられた2つの信号のリップル成分が互いに補償し得ることを模式的に示した時間グラフである。
【図3】電源アセンブリを模式的に示したブロック図である。
【図4】電源ユニットを模式的に示したブロック図である。
【図5】ウィンドウ比較器の動作を模式的に示した時間グラフである。
【図6A】境界発生器の動作を模式的に示した時間グラフである。
【図6B】境界発生器の動作を模式的に示した時間グラフである。
【図7】ウィンドウ比較器及びゲートドライバの可能な実施の形態を模式的に示したブロック図である。
【図8】位相の不整合及び同期の補償を説明するためにコンバータユニットの出力信号の相互関係を模式的に示した時間グラフである。
【図9】本発明による電源ユニットの詳細を模式的に示したブロック図である。
【図10】本発明による電源アセンブリを模式的に示したブロック図である。
【図11】図10の電源アセンブリの動作を模式的に示した時間グラフである。
【特許請求の範囲】
【請求項1】
互いに並列に結合された少なくとも2つのスイッチモード電源ユニットであって、各電源ユニットは、出力信号が増大している第1のモードと出力信号が減少している第2のモードとにおいて選択的に動作することが可能である出力段を有する当該電源ユニットと、
全ての電源ユニットからモードスイッチ制御信号を受け取る制御デバイスと
を有するスイッチモード電源アセンブリであって、
前記制御デバイスは、2つの電源ユニットの実際の位相関係が最適な位相関係からずれていることが分かった場合に、少なくとも1つの電源ユニットに関する同期制御信号を生成するように設計されており、前記実際の位相関係と前記最適な位相関係とのずれが小さくなるように少なくとも1つのモードスイッチの瞬間のタイミングを効果的に変化させる
当該スイッチモード電源アセンブリ。
【請求項2】
互いに並列に結合された複数の少なくとも2つのスイッチモード電源ユニットを有し、
各電源ユニットは出力信号を生成する出力段を有しており、この出力段は、前記出力信号が増大している第1のモードと前記出力信号が減少している第2のモードとにおいて選択的に動作することが可能であり、
各電源ユニットは、第1の動作モードから第2の動作モードに切り換えるために前記出力段を制御する第1のモードスイッチ制御信号を生成し、第2の動作モードから第1の動作モードに切り換えるために前記出力段を制御する第2のモードスイッチ制御信号を生成するモードスイッチ制御手段を備えると共に、
全ての電源ユニットから前記モードスイッチ制御信号を受け取る入力部を備えた制御デバイスを更に有する
スイッチモード電源アセンブリであって、
前記制御デバイスは、1つの電源ユニットの前記モードスイッチ制御信号の位相と少なくとも1つの基準となる電源ユニットの前記モードスイッチ制御信号の位相との最適な位相関係を決定するように設計され、
前記制御デバイスは、前記1つの電源ユニットの前記モードスイッチ制御信号の前記位相を前記少なくとも1つの基準となる電源ユニットの前記モードスイッチ制御信号の前記位相と比較するように設計され、
前記制御デバイスは、実際の前記位相の関係が前記最適な位相関係からずれていることが分かった場合に、前記1つの電源ユニット及び/又は前記少なくとも1つの基準となる電源ユニットに関する同期制御信号を生成するように設計されており、全てのユニットのインターリーブ動作を確実にするために、前記実際の位相関係と前記最適な位相関係との間の前記ずれが小さくなるように前記1つの電源ユニット及び/又は前記少なくとも1つの基準となる電源ユニットの少なくとも1つのモードスイッチの瞬間のタイミングをそれぞれ効果的に変化させる
当該スイッチモード電源アセンブリ。
【請求項3】
前記制御デバイスは、前記1つの電源ユニットが前記最適な位相関係に対して遅れていることが分かった場合に、前記少なくとも1つの基準となる電源ユニットに関する遅延同期制御信号を生成するように設計されており、前記少なくとも1つの基準となる電源ユニットの少なくとも1つのモードスイッチの瞬間の前記タイミングを効果的に遅らせる請求項2記載のスイッチモード電源アセンブリ。
【請求項4】
前記制御デバイスは、前記1つの電源ユニットが前記最適な位相関係に対して遅れていることが分かった場合に、前記1つの電源ユニットに関する前進同期制御信号を生成するように設計されており、前記1つの電源ユニットの少なくとも1つのモードスイッチの瞬間の前記タイミングを効果的に早める請求項2記載のスイッチモード電源アセンブリ。
【請求項5】
前記制御デバイスは、前記1つの電源ユニットが前記最適な位相関係に対して早いことが分かった場合に、前記1つの電源ユニットに関する遅延同期制御信号を生成するように設計されており、前記1つの電源ユニットの少なくとも1つのモードスイッチの瞬間の前記タイミングを効果的に遅らせる請求項2記載のスイッチモード電源アセンブリ。
【請求項6】
前記制御デバイスは、前記1つの電源ユニットが前記最適な位相関係に対して早いことが分かった場合に、前記少なくとも1つの基準となる電源ユニットに関する前進同期制御信号を生成するように設計されており、前記少なくとも1つの基準となる電源ユニットの少なくとも1つのモードスイッチの瞬間の前記タイミングを効果的に早める請求項2記載のスイッチモード電源アセンブリ。
【請求項7】
前記制御デバイスが、前記位相の不整合が1つのステップにおいて完全に補償されるよう同期制御信号を生成するように設計された請求項2記載のスイッチモード電源アセンブリ。
【請求項8】
前記制御デバイスが、前記位相の不整合が予め決められた一定のファクタにより低減されるよう同期制御信号を生成するように設計された請求項2記載のスイッチモード電源アセンブリ。
【請求項9】
前記制御信号は、前記1つの電源ユニットの前記出力信号が第1の境界レベルに達する第1の時間と前記少なくとも1つの基準となる電源ユニットの前記出力信号が同じ前記第1の境界レベルに達する第2の時間との第1の時間差を計算するように設計され、
前記制御デバイスは、前記第2の時間と前記1つの電源ユニットの前記出力信号が再度前記第1の境界レベルに達する第3の時間との第2の時間差を計算するように設計され、
前記制御デバイスは、前記第1の時間差と前記第2の時間差との差を計算するように設計され、
前記制御デバイスは、遅延時間をもたらすために計算された前記差を予め決められた係数で割るように設計され、
前記制御デバイスは、前記1つの電源ユニットが前記遅延時間を加えた前記第3の時間として計算される遅延したスイッチング時間において動作モードを切り換えるように、前記1つの電源ユニットに関する遅延同期制御信号を生成するよう設計された
請求項2記載のスイッチモード電源アセンブリ。
【請求項10】
前記出力段はANDゲートの出力部に結合された少なくとも1つの入力部を有し、このANDゲートは、対応する前記モードスイッチ制御手段からコマンド信号を受け取る入力部と、前記制御デバイスから遅延同期制御信号を受け取る他の入力部とを備えている請求項2記載のスイッチモード電源アセンブリ。
【請求項11】
前記出力段はORゲートの出力部に結合された少なくとも1つの入力部を有し、このORゲートは、対応する前記モードスイッチ制御手段からコマンド信号を受け取る入力部と、前記制御デバイスから前進同期制御信号を受け取る他の入力部とを備えている請求項2記載のスイッチモード電源アセンブリ。
【請求項12】
全ての電源ユニットが互いに同じである請求項2記載のスイッチモード電源アセンブリ。
【請求項13】
各電源ユニットはターゲット信号入力部を有し、全ての電源ユニットの全てのターゲット信号入力部が1つの共通のターゲット信号源に並列に接続された請求項2記載のスイッチモード電源アセンブリ。
【請求項14】
各電源ユニットは電流出力部を有し、全ての電源ユニットの全ての電流出力部が1つの共通のアセンブリ出力部に並列に接続された請求項2記載のスイッチモード電源アセンブリ。
【請求項15】
各電源ユニットは第1の供給入力部と第2の供給入力部とを有し、全ての電源ユニットの全ての第1の供給入力部が1つの共通の高い電圧供給源に並列に接続され、全ての電源ユニットの全ての第2の供給入力部が1つの共通の低い電圧供給源に並列に接続された請求項2記載のスイッチモード電源アセンブリ。
【請求項16】
前記信号生成手段は、
第1の供給入力部と第2の供給入力部との間に直列に結合された2つの制御可能なスイッチであって、これらスイッチの間のノードがモジュールの出力部に結合された当該スイッチと、
対応するスイッチの制御入力部に結合された出力部を備えたスイッチドライバであって、第2の前記スイッチが非導通状態であり、第1の前記スイッチが導通状態にあるように制御出力信号を生成する第1の動作状態において動作することが可能であると共に、前記第1のスイッチが非導通状態であり、前記第2のスイッチが導通状態にあるように制御出力信号を生成する第2の動作状態において動作することが可能である当該スイッチドライバと、
高境界入力部及び低境界入力部と、前記スイッチドライバの制御入力部に結合された制御出力部と、電流センサから測定信号を受け取るように結合された測定信号入力部とを備えたウィンドウ比較器とを有し、
前記ウィンドウ比較器は、小さくなっている前記測定信号が低境界入力部において信号レベルと等しくなると第1の動作状態に入るように前記スイッチドライバに命令する第1の制御信号を生成すると共に、大きくなっている前記測定信号が高境界入力部において信号レベルと等しくなると第2の動作状態に入るように前記ドライバスイッチに命令する第2の制御信号を生成する
請求項2記載のスイッチモード電源アセンブリ。
【請求項17】
前記モードスイッチ制御手段は、大きくなっている前記出力信号が第1の境界レベルに達した場合に第1の動作モードから第2の動作モードに切り換わるよう前記出力段を制御する第1のモードスイッチ制御信号を生成するように、及び小さくなっている前記出力信号が第2の境界レベルに達した場合に第2の動作モードから第1の動作モードに切り換わるよう前記出力段を制御する第2のモードスイッチ制御信号を生成するように設計された請求項2記載のスイッチモード電源アセンブリ。
【請求項18】
電源モジュールがDC/DCコンバータモジュールとして実現された請求項1ないし17のいずれか1項に記載のスイッチモード電源アセンブリ。
【請求項19】
電源モジュールがDC/ACインバータモジュールとして実現された請求項1ないし18のいずれか1項に記載のスイッチモード電源アセンブリ。
【請求項20】
DC/ACインバータに結合された出力電圧を有し、太陽電池の出力電圧をアップコンバートするブーストコンバータを有する太陽電池アセンブリであって、前記ブーストコンバータ及び前記インバータのいずれか一方又は両方が請求項1ないし19のいずれか1項に記載のスイッチモード電源アセンブリを有する当該太陽電池アセンブリ。
【請求項21】
ガス放電ランプのようなランプを駆動するドライバであって、前記ランプのための供給電流を生成するDC/ACインバータとして請求項1ないし19のいずれか1項に記載のスイッチモード電源アセンブリを有する当該ドライバ。
【請求項22】
請求項1ないし19のいずれか1項に記載のスイッチモード電源アセンブリを有する動き制御装置用のアクチュエータ。
【請求項1】
互いに並列に結合された少なくとも2つのスイッチモード電源ユニットであって、各電源ユニットは、出力信号が増大している第1のモードと出力信号が減少している第2のモードとにおいて選択的に動作することが可能である出力段を有する当該電源ユニットと、
全ての電源ユニットからモードスイッチ制御信号を受け取る制御デバイスと
を有するスイッチモード電源アセンブリであって、
前記制御デバイスは、2つの電源ユニットの実際の位相関係が最適な位相関係からずれていることが分かった場合に、少なくとも1つの電源ユニットに関する同期制御信号を生成するように設計されており、前記実際の位相関係と前記最適な位相関係とのずれが小さくなるように少なくとも1つのモードスイッチの瞬間のタイミングを効果的に変化させる
当該スイッチモード電源アセンブリ。
【請求項2】
互いに並列に結合された複数の少なくとも2つのスイッチモード電源ユニットを有し、
各電源ユニットは出力信号を生成する出力段を有しており、この出力段は、前記出力信号が増大している第1のモードと前記出力信号が減少している第2のモードとにおいて選択的に動作することが可能であり、
各電源ユニットは、第1の動作モードから第2の動作モードに切り換えるために前記出力段を制御する第1のモードスイッチ制御信号を生成し、第2の動作モードから第1の動作モードに切り換えるために前記出力段を制御する第2のモードスイッチ制御信号を生成するモードスイッチ制御手段を備えると共に、
全ての電源ユニットから前記モードスイッチ制御信号を受け取る入力部を備えた制御デバイスを更に有する
スイッチモード電源アセンブリであって、
前記制御デバイスは、1つの電源ユニットの前記モードスイッチ制御信号の位相と少なくとも1つの基準となる電源ユニットの前記モードスイッチ制御信号の位相との最適な位相関係を決定するように設計され、
前記制御デバイスは、前記1つの電源ユニットの前記モードスイッチ制御信号の前記位相を前記少なくとも1つの基準となる電源ユニットの前記モードスイッチ制御信号の前記位相と比較するように設計され、
前記制御デバイスは、実際の前記位相の関係が前記最適な位相関係からずれていることが分かった場合に、前記1つの電源ユニット及び/又は前記少なくとも1つの基準となる電源ユニットに関する同期制御信号を生成するように設計されており、全てのユニットのインターリーブ動作を確実にするために、前記実際の位相関係と前記最適な位相関係との間の前記ずれが小さくなるように前記1つの電源ユニット及び/又は前記少なくとも1つの基準となる電源ユニットの少なくとも1つのモードスイッチの瞬間のタイミングをそれぞれ効果的に変化させる
当該スイッチモード電源アセンブリ。
【請求項3】
前記制御デバイスは、前記1つの電源ユニットが前記最適な位相関係に対して遅れていることが分かった場合に、前記少なくとも1つの基準となる電源ユニットに関する遅延同期制御信号を生成するように設計されており、前記少なくとも1つの基準となる電源ユニットの少なくとも1つのモードスイッチの瞬間の前記タイミングを効果的に遅らせる請求項2記載のスイッチモード電源アセンブリ。
【請求項4】
前記制御デバイスは、前記1つの電源ユニットが前記最適な位相関係に対して遅れていることが分かった場合に、前記1つの電源ユニットに関する前進同期制御信号を生成するように設計されており、前記1つの電源ユニットの少なくとも1つのモードスイッチの瞬間の前記タイミングを効果的に早める請求項2記載のスイッチモード電源アセンブリ。
【請求項5】
前記制御デバイスは、前記1つの電源ユニットが前記最適な位相関係に対して早いことが分かった場合に、前記1つの電源ユニットに関する遅延同期制御信号を生成するように設計されており、前記1つの電源ユニットの少なくとも1つのモードスイッチの瞬間の前記タイミングを効果的に遅らせる請求項2記載のスイッチモード電源アセンブリ。
【請求項6】
前記制御デバイスは、前記1つの電源ユニットが前記最適な位相関係に対して早いことが分かった場合に、前記少なくとも1つの基準となる電源ユニットに関する前進同期制御信号を生成するように設計されており、前記少なくとも1つの基準となる電源ユニットの少なくとも1つのモードスイッチの瞬間の前記タイミングを効果的に早める請求項2記載のスイッチモード電源アセンブリ。
【請求項7】
前記制御デバイスが、前記位相の不整合が1つのステップにおいて完全に補償されるよう同期制御信号を生成するように設計された請求項2記載のスイッチモード電源アセンブリ。
【請求項8】
前記制御デバイスが、前記位相の不整合が予め決められた一定のファクタにより低減されるよう同期制御信号を生成するように設計された請求項2記載のスイッチモード電源アセンブリ。
【請求項9】
前記制御信号は、前記1つの電源ユニットの前記出力信号が第1の境界レベルに達する第1の時間と前記少なくとも1つの基準となる電源ユニットの前記出力信号が同じ前記第1の境界レベルに達する第2の時間との第1の時間差を計算するように設計され、
前記制御デバイスは、前記第2の時間と前記1つの電源ユニットの前記出力信号が再度前記第1の境界レベルに達する第3の時間との第2の時間差を計算するように設計され、
前記制御デバイスは、前記第1の時間差と前記第2の時間差との差を計算するように設計され、
前記制御デバイスは、遅延時間をもたらすために計算された前記差を予め決められた係数で割るように設計され、
前記制御デバイスは、前記1つの電源ユニットが前記遅延時間を加えた前記第3の時間として計算される遅延したスイッチング時間において動作モードを切り換えるように、前記1つの電源ユニットに関する遅延同期制御信号を生成するよう設計された
請求項2記載のスイッチモード電源アセンブリ。
【請求項10】
前記出力段はANDゲートの出力部に結合された少なくとも1つの入力部を有し、このANDゲートは、対応する前記モードスイッチ制御手段からコマンド信号を受け取る入力部と、前記制御デバイスから遅延同期制御信号を受け取る他の入力部とを備えている請求項2記載のスイッチモード電源アセンブリ。
【請求項11】
前記出力段はORゲートの出力部に結合された少なくとも1つの入力部を有し、このORゲートは、対応する前記モードスイッチ制御手段からコマンド信号を受け取る入力部と、前記制御デバイスから前進同期制御信号を受け取る他の入力部とを備えている請求項2記載のスイッチモード電源アセンブリ。
【請求項12】
全ての電源ユニットが互いに同じである請求項2記載のスイッチモード電源アセンブリ。
【請求項13】
各電源ユニットはターゲット信号入力部を有し、全ての電源ユニットの全てのターゲット信号入力部が1つの共通のターゲット信号源に並列に接続された請求項2記載のスイッチモード電源アセンブリ。
【請求項14】
各電源ユニットは電流出力部を有し、全ての電源ユニットの全ての電流出力部が1つの共通のアセンブリ出力部に並列に接続された請求項2記載のスイッチモード電源アセンブリ。
【請求項15】
各電源ユニットは第1の供給入力部と第2の供給入力部とを有し、全ての電源ユニットの全ての第1の供給入力部が1つの共通の高い電圧供給源に並列に接続され、全ての電源ユニットの全ての第2の供給入力部が1つの共通の低い電圧供給源に並列に接続された請求項2記載のスイッチモード電源アセンブリ。
【請求項16】
前記信号生成手段は、
第1の供給入力部と第2の供給入力部との間に直列に結合された2つの制御可能なスイッチであって、これらスイッチの間のノードがモジュールの出力部に結合された当該スイッチと、
対応するスイッチの制御入力部に結合された出力部を備えたスイッチドライバであって、第2の前記スイッチが非導通状態であり、第1の前記スイッチが導通状態にあるように制御出力信号を生成する第1の動作状態において動作することが可能であると共に、前記第1のスイッチが非導通状態であり、前記第2のスイッチが導通状態にあるように制御出力信号を生成する第2の動作状態において動作することが可能である当該スイッチドライバと、
高境界入力部及び低境界入力部と、前記スイッチドライバの制御入力部に結合された制御出力部と、電流センサから測定信号を受け取るように結合された測定信号入力部とを備えたウィンドウ比較器とを有し、
前記ウィンドウ比較器は、小さくなっている前記測定信号が低境界入力部において信号レベルと等しくなると第1の動作状態に入るように前記スイッチドライバに命令する第1の制御信号を生成すると共に、大きくなっている前記測定信号が高境界入力部において信号レベルと等しくなると第2の動作状態に入るように前記ドライバスイッチに命令する第2の制御信号を生成する
請求項2記載のスイッチモード電源アセンブリ。
【請求項17】
前記モードスイッチ制御手段は、大きくなっている前記出力信号が第1の境界レベルに達した場合に第1の動作モードから第2の動作モードに切り換わるよう前記出力段を制御する第1のモードスイッチ制御信号を生成するように、及び小さくなっている前記出力信号が第2の境界レベルに達した場合に第2の動作モードから第1の動作モードに切り換わるよう前記出力段を制御する第2のモードスイッチ制御信号を生成するように設計された請求項2記載のスイッチモード電源アセンブリ。
【請求項18】
電源モジュールがDC/DCコンバータモジュールとして実現された請求項1ないし17のいずれか1項に記載のスイッチモード電源アセンブリ。
【請求項19】
電源モジュールがDC/ACインバータモジュールとして実現された請求項1ないし18のいずれか1項に記載のスイッチモード電源アセンブリ。
【請求項20】
DC/ACインバータに結合された出力電圧を有し、太陽電池の出力電圧をアップコンバートするブーストコンバータを有する太陽電池アセンブリであって、前記ブーストコンバータ及び前記インバータのいずれか一方又は両方が請求項1ないし19のいずれか1項に記載のスイッチモード電源アセンブリを有する当該太陽電池アセンブリ。
【請求項21】
ガス放電ランプのようなランプを駆動するドライバであって、前記ランプのための供給電流を生成するDC/ACインバータとして請求項1ないし19のいずれか1項に記載のスイッチモード電源アセンブリを有する当該ドライバ。
【請求項22】
請求項1ないし19のいずれか1項に記載のスイッチモード電源アセンブリを有する動き制御装置用のアクチュエータ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図7】
【図8】
【図9】
【図10】
【図11】
【公表番号】特表2007−515917(P2007−515917A)
【公表日】平成19年6月14日(2007.6.14)
【国際特許分類】
【出願番号】特願2006−544624(P2006−544624)
【出願日】平成16年12月3日(2004.12.3)
【国際出願番号】PCT/IB2004/052654
【国際公開番号】WO2005/064778
【国際公開日】平成17年7月14日(2005.7.14)
【出願人】(590000248)コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Fターム(参考)】
【公表日】平成19年6月14日(2007.6.14)
【国際特許分類】
【出願日】平成16年12月3日(2004.12.3)
【国際出願番号】PCT/IB2004/052654
【国際公開番号】WO2005/064778
【国際公開日】平成17年7月14日(2005.7.14)
【出願人】(590000248)コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Fターム(参考)】
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