スイッチングデバイス駆動装置および半導体装置
【課題】スイッチングデバイスの閾値電圧がばらついた時でも、スイッチング速度のばらつきを抑制し、スイッチングデバイスの定常的なＯＮ動作状態で不要なゲート電流によるパワー損失を防止して、所望のスルーレートを容易に設定できるスイッチングデバイス駆動装置を提供することを目的とする。
【解決手段】本発明のスイッチングデバイス駆動装置は、制御電流ソース回路（２１）が、第１の入力駆動信号（ＵＤ）に基づき、スイッチングデバイス（１１）のゲートまたはベースへソース出力する駆動電流において、スイッチングデバイスにおけるスイッチング動作のＯＮ動作初期の段階の電流（Ｉ１＋Ｉ２）と、当該スイッチング動作が完了後の段階の電流（Ｉ１）を異なる値に設定する。
【解決手段】本発明のスイッチングデバイス駆動装置は、制御電流ソース回路（２１）が、第１の入力駆動信号（ＵＤ）に基づき、スイッチングデバイス（１１）のゲートまたはベースへソース出力する駆動電流において、スイッチングデバイスにおけるスイッチング動作のＯＮ動作初期の段階の電流（Ｉ１＋Ｉ２）と、当該スイッチング動作が完了後の段階の電流（Ｉ１）を異なる値に設定する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置などに搭載されるスイッチングデバイスを駆動制御するためのスイッチングデバイス駆動装置および半導体装置に関し、特に、ゲートにｐ型領域若しくはショットキー電極を用いたＦＥＴ、またはバイポーラ・トランジスタのようにゲートまたはベースにバイアス電圧を印加した時にゲート電流またはベース電流が流れるスイッチングデバイスを駆動制御（スイッチング駆動）するスイッチングデバイス駆動装置および半導体装置に関する。
【背景技術】
【０００２】
図６は、特許文献１に開示された従来のスイッチングデバイス駆動装置を示すブロック図である。
図６に示す従来のスイッチングデバイス駆動装置は、ＩＧＢＴまたはＭＯＳトランジスタ等の制御端子であるゲート端子がハイ・インピーダンスとなっているスイッチングデバイスをスイッチング駆動するのに適したスイッチングデバイス駆動装置である。このスイッチングデバイス駆動装置は、スイッチングデバイスのゲート電圧に対する閾値電圧（ミラー電圧）のばらつきによるスイッチング速度（出力電圧のスルーレート）のばらつきを抑制するものである。以下に、その従来のスイッチングデバイス駆動装置の説明を行う。
【０００３】
図６に示すように、スイッチングデバイス５０のゲート端子にはスイッチングデバイス駆動装置５１の出力端子が接続されている。スイッチングデバイス駆動装置５１は、ゲート制御信号とスイッチングデバイス５０のゲート電圧が入力される判定／切替回路５２と、判定／切替回路５２からのＯＮ定電流／ＯＦＦ定電流の制御信号が入力される定電流パルスゲート駆動回路５３と、判定／切替回路５２からのＯＮ定電圧／ＯＦＦ定電圧の制御信号が入力される定電圧パルスゲート駆動回路５４と、を備えている。定電流パルスゲート駆動回路５３はＯＮ定電流回路とＯＦＦ定電流回路を有しており、定電圧パルスゲート駆動回路５４はＯＮ定電圧回路とＯＦＦ定電圧回路を有している。スイッチングデバイス駆動装置５１におけるＯＮ定電流回路とＯＦＦ定電流回路とＯＮ定電圧回路とＯＦＦ定電圧回路のそれぞれの出力は、スイッチングデバイス駆動装置５１の出力端子に繋がっており、スイッチングデバイス５０のゲートには前記の４つの定電流／定電圧回路のいずれかの回路からの出力信号が適時、出力される。
【０００４】
図７は図６に示したスイッチングデバイス駆動装置５１の動作説明図である。スイッチングデバイス駆動装置５１の出力信号であるゲート駆動信号は、スイッチングデバイス駆動装置５１に入力されるゲート制御信号とスイッチングデバイス５０のゲート電圧に応じて、ＯＮ定電流回路、ＯＮ定電圧回路、ＯＦＦ定電流回路、ＯＦＦ定電圧回路の４つの出力のうちのいずれか１つの出力に切り替る。スイッチングデバイス５０のＯＮ／ＯＦＦの切り替わり動作時における、出力電圧（すなわち、図７に示すスイッチングデバイス５０のコレクタ電圧）の立下りまたは立上りのスルーレートは、スイッチングデバイス５０のゲート電流と図６では図示していないがゲート／コレクタ間の容量値とで決まる。
【０００５】
図６のスイッチングデバイス駆動装置５１においては、ゲート制御信号のＯＮ／ＯＦＦの切り替わり時のスイッチングデバイス５０のＯＮ／ＯＦＦの切り替わり動作時では常に定電流パルスゲート駆動回路５３によりスイッチングデバイス５０のゲートが定電流駆動されている。このため、スイッチングデバイス５０のＯＮ／ＯＦＦの切り替わり動作時における出力電圧のスルーレートは、スイッチングデバイス５０の閾値電圧（ミラー電圧）のばらつきに依存することがない。したがって、図６に示したスイッチングデバイス駆動装置５１は、スイッチングデバイス５０のゲート電圧に対する閾値電圧（ミラー電圧）がばらついていても、スルーレートの値が大きな比重を占めるスイッチング速度のばらつきを抑制することができる構成となる。
【０００６】
一方、スイッチングデバイス５０の出力電圧のスルーレートを所望の値とするためには、ＯＮ定電流回路およびＯＦＦ定電流回路で構成された定電流パルスゲート駆動回路５３の定電流値をかなり大きくする必要がある。このためには、ＯＮ定電流回路の電源電圧を高く設定する必要があり、ＯＦＦ定電流回路のＧＮＤ電圧をスイッチングデバイス５０のエミッタ電圧に対して負電圧に設定する必要がある。したがって、スイッチングデバイス５０がＯＮ状態からＯＦＦ状態、またはＯＦＦ状態からＯＮ状態へ切り替わる遷移動作状態が終了しても定電流駆動をそのまま継続すると、スイッチングデバイス５０のゲート端子には大きな順方向電圧、または逆方向電圧が加わり、スイッチングデバイス５０のゲート酸化膜を破壊するおそれがあり、装置の信頼性を損なうおそれがあった。
【０００７】
上記の点を考慮して、従来のスイッチングデバイス駆動装置ではスイッチングデバイス５０がＯＮ状態からＯＦＦ状態、またはＯＦＦ状態からＯＮ状態へ切り替わる遷移動作状態を終了した時点で、ＯＮ定電流回路からＯＮ定電圧回路へ、またはＯＦＦ定電流回路からＯＦＦ定電圧回路へ切り替えることにより、スイッチングデバイス５０のゲート端子の駆動方式を定電流駆動から定電圧駆動へ切り替えていた。このように、従来のスイッチングデバイス駆動装置においては、ゲート端子電圧をクランプすることによりスイッチングデバイスのゲート酸化膜の保護を図っていた。
【０００８】
以上のように、従来のスイッチングデバイス駆動装置においては、スイッチングデバイスの閾値電圧がばらついていても、スイッチングデバイスのスイッチング速度のばらつきを抑制することができるとともに、スイッチングデバイスのゲート酸化膜の保護を図っていた。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−１１０４９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、図６に示した従来のスイッチングデバイス駆動装置により駆動されるスイッチングデバイスとして、ゲートにｐ型領域若しくはショットキー電極を用いたＦＥＴ、またはバイポーラ・トランジスタのようにゲートまたはベースにバイアス電圧を印加した時にゲート電流またはベース電流が流れるスイッチングデバイスを用いた場合には、以下に説明する大きな問題を有している。
【００１１】
ゲートにｐ型領域またはショットキー電極を用いたＦＥＴの等価回路図を図８に示す。図８に示すように、ゲートにｐ型領域またはショットキー電極を用いたＦＥＴにはゲート／ソース間およびゲート／ドレイン間にダイオードが存在する構成になっている。したがって、図６に示した従来のスイッチングデバイス駆動装置において、図８に示したＦＥＴをスイッチングデバイスとして用いた場合には、定電圧回路による動作時にゲート電流が不要に流れ込むことになる。同様な現象は、スイッチングデバイスとして前記のようなＦＥＴを用いた場合のみだけでなく、バイポーラ・トランジスタを用いた場合にも発生する。
【００１２】
スイッチングデバイス駆動装置において、前記のようなスイッチングデバイスをＯＮ／ＯＦＦ動作させて、このスイッチングデバイスの出力電圧の極性を遷移させる時、スイッチングデバイスを所望のスイッチング速度（出力電圧のスルーレート）で動作させるためには、ゲート電流が必要である。
【００１３】
一方、図６に示した従来のスイッチングデバイス駆動装置の定電圧回路により、スイッチングデバイスのゲート端子を駆動させる状態において、すなわちスイッチングデバイスが完全にＯＮ動作状態またはＯＦＦ動作状態においては、本来、ＩＧＢＴまたはＭＯＳトランジスタではゲート電流を必要としない。また、ゲートにｐ型領域またはショットキー電極を用いたＦＥＴなどの場合、定常的なＯＮ動作状態ではドレイン電流を駆動するＶＧＳ電圧を確保するだけのゲート電流やコレクタ電流を駆動するためのベース電流だけが必要であり、前述のスイッチングデバイス駆動装置の定電圧回路での動作時にスイッチングデバイスのゲート端子に流れ込むゲート電流は、スイッチングデバイスおよびスイッチングデバイス駆動装置における余分なパワー損失となっている。この点は、スイッチングデバイスとしてバイポーラ・トランジスタを用いた場合にも同様な問題を有している。
【００１４】
本発明の目的は、前述の従来のスイッチングデバイス駆動装置における問題点を解決することであり、ゲートにｐ型領域またはショットキー電極を用いたＦＥＴなどのように、ゲートにバイアス電圧を印加した時にゲート電流が流れるスイッチングデバイスを駆動するスイッチングデバイス駆動装置において、スイッチングデバイスの閾値電圧がばらついた時でも、当該スイッチングデバイスの出力電圧のスルーレートのばらつきを抑制して、スイッチング速度のばらつきを抑制し、且つ、スイッチングデバイスの定常的なＯＮ動作状態で不要なゲート電流によるパワー損失を防止し、所望のスルーレートを容易に設定できるスイッチングデバイス駆動装置および半導体装置を提供することにある。なお、本発明には、スイッチングデバイスとしてゲートにｐ型領域またはショットキー電極を用いたＦＥＴとともにバイポーラ・トランジスタが含まれる。
【課題を解決するための手段】
【００１５】
本発明に係る第１の観点のスイッチングデバイス駆動装置は、前述の目的を達成するために、負荷を駆動するためにゲート電流又はベース電流が必要なスイッチングデバイスのゲートまたはベースに接続され、入力されたゲート制御信号に基づき前記スイッチングデバイスをＯＮ／ＯＦＦ動作させる駆動電流を前記ゲートまたは前記ベースに出力するスイッチングデバイス駆動装置において、
電源側に接続され、前記ゲート制御信号のＨレベルまたはＬレベルに応じて、前記ゲートまたは前記ベースに駆動電流をソース出力する制御電流ソース回路と、
接地側に接続され、前記ゲート制御信号のＬレベルまたはＨレベルに応じて、前記ゲートまたは前記ベースに駆動電流をシンク出力する制御電流シンク回路と、
前記ゲート制御信号が入力されて、前記制御電流ソース回路への第１の駆動信号と前記制御電流シンク回路への第２の駆動信号を生成するＩ／Ｆ回路と、を具備し、
前記制御電流ソース回路は、前記第１の駆動信号に基づき、前記スイッチングデバイスのゲートまたはベースへソース出力する駆動電流を、スイッチングデバイスにおけるスイッチング動作のＯＮ動作初期の段階と、当該スイッチング動作が完了後の段階において、異なる値に設定するよう構成されている。このように構成された第１の観点のスイッチングデバイス駆動装置は、ゲート制御信号によりスイッチングデバイスをＯＦＦ状態からＯＮ状態へ遷移動作させる時に、スイッチングデバイスの出力電圧のスルーレート（スイッチング速度）を所望の値に設定することができる。なお、第１の観点における第１の駆動信号および第２の駆動信号は、後述の「発明を実施するための形態」における例示として、入力駆動信号（ＵＤ）および入力駆動信号（ＬＤ）としてそれぞれ示している。
【００１６】
本発明に係る第２の観点のスイッチングデバイス駆動装置は、前記の第１の観点における前記スイッチングデバイスが、ゲートにｐ型領域若しくはショットキー電極を用いたＦＥＴ、またはバイポーラ・トランジスタであっても良い。このように構成された第２の観点のスイッチングデバイス駆動装置は、スイッチングデバイスがスイッチング動作を完了し定常的なＯＮ動作状態になった時に、ゲートにｐ型領域若しくはショットキー電極を用いるＦＥＴまたはバイポーラ・トランジスタにおける特有の特性である負荷駆動を維持するために必要なゲート電流またはベース電流を適切な電流値に設定することができる。
【００１７】
本発明に係る第３の観点のスイッチングデバイス駆動装置において、前記の第１の観点における前記制御電流ソース回路は、前記スイッチングデバイスのゲートまたはベースへソース出力する駆動電流が、出力当初の第１段階において、前記スイッチングデバイスのスイッチング動作が所定速度となるように設定された第１の定電流値を維持し、前記スイッチングデバイスのスイッチング動作が完了してＯＮ状態となっている所定の遅延時間経過後の第２段階において、前記スイッチングデバイスが負荷駆動を維持するために必要である、前記第１の定電流値より小さい値を有する第２の定電流値に変更されるよう構成しても良い。このように構成された第３の観点のスイッチングデバイス駆動装置は、定電流によりスイッチングデバイスのゲート電流またはベース電流を駆動するため、スルーレートはスイッチングデバイスの閾値電圧のばらつきに依存しなくなる。
【００１８】
本発明に係る第４の観点のスイッチングデバイス駆動装置において、前記の第３の観点における前記制御電流ソース回路は複数のソース用定電流源を有し、
前記複数のソース用定電流源の一つのソース用定電流源から前記スイッチングデバイスのゲートまたはベースへのソース出力は、前記制御電流ソース回路に入力された前記第１の駆動信号に応じてＯＮ／ＯＦＦ制御され、他のソース用定電流源から前記スイッチングデバイスのゲートまたはベースへのソース出力は、前記制御電流ソース回路に入力された前記第１の駆動信号と前記第１の駆動信号を所定時間遅延させた遅延信号とから波形成形された第３の駆動信号に応じてＯＮ／ＯＦＦ制御されるよう構成されている。このように構成された第４の観点のスイッチングデバイス駆動装置は、スイッチングデバイスがスイッチング動作を完了し定常的なＯＮ動作状態になった時に、負荷駆動を維持するために必要なゲート電流またはベース電流を適切な電流値に設定することができ、また定電流によりスイッチングデバイスのゲート電流またはベース電流を駆動するため、スルーレートはスイッチングデバイスの閾値電圧のばらつきに依存しなくなる。なお、第４の観点における第１の駆動信号、第３の駆動信号、および遅延信号は、後述の「発明を実施するための形態」における例示として、入力駆動信号（ＵＤ）、駆動信号（ＵＤ２）、および信号（ＵＤＬ）としてそれぞれ示している。
【００１９】
本発明に係る第５の観点のスイッチングデバイス駆動装置は、前記の第１の観点における前記制御電流シンク回路が、前記スイッチングデバイスのゲートまたはベースへシンク出力される駆動電流が、出力当初の第１段階において、前記スイッチングデバイスのスイッチング動作が所定速度となるように設定された第３の定電流値を維持し、前記スイッチングデバイスのスイッチング動作が完了してＯＦＦ状態となっている所定の遅延時間経過後の第２段階において、前記ゲートまたは前記ベースを経て流れる容量性電流を吸い込むにたる電流能力を有する低インピーダンス状態となるよう構成されている。このように構成された第５の観点のスイッチングデバイス駆動装置は、ゲート制御信号によりスイッチングデバイスをＯＮ状態からＯＦＦ状態へ遷移させる時、スイッチングデバイスの出力電圧のスルーレート（スイッチング速度）を所望の値に設定できる。また、定電流によりスイッチングデバイスのゲート電流またはベース電流を駆動するため、スルーレートはスイッチングデバイスの閾値電圧のばらつきに依存しなくなる。
【００２０】
本発明に係る第６の観点のスイッチングデバイス駆動装置において、前記の第５の観点における前記制御電流シンク回路は、前記スイッチングデバイスのゲートまたはベースの電荷を放電するためのシンク用定電流源と、前記スイッチングデバイスがＯＦＦ状態の時に、前記スイッチングデバイスのゲートまたはベースを経て流れ込む容量性電流を吸い込むにたる電流能力を持つシンクトランジスタと、を有し、
前記シンク用定電流源から前記スイッチングデバイスのゲートまたはベースへのシンク出力は、前記制御電流シンク回路に入力された前記第２の駆動信号に応じてＯＮ／ＯＦＦ制御され、前記シンクトランジスタは前記制御電流シンク回路に入力された前記第２の駆動信号と前記第２の駆動信号を所定時間遅延させた遅延信号とから波形成形された第４の駆動信号によりＯＮ／ＯＦＦ制御されるよう構成されている。なお、前記の容量性電流とは、スイッチングデバイスのドレイン／ゲート間またはコレクタ／ベース間の容量を通してゲートまたはベースに流れ込む電流である。このように構成された第６の観点のスイッチングデバイス駆動装置は、制御電流シンク回路のシンクトランジスタの働きにより、スイッチングデバイスが定常的なＯＦＦ動作状態になった時、ＦＥＴ若しくはバイポーラ・トランジスタのドレイン／ソース間またはコレクタ／ベース間の容量を通してゲートまたはベースへ容量性電流が流れ込む状態になっても、このスイッチングデバイスのゲート電圧またはベース電圧を当該スイッチングデバイスのＯＦＦ状態の電圧に維持することができる。この効果は、スイッチングデバイス駆動装置とスイッチングデバイスで構成される１組の半導体装置を低圧側と高圧側と２段に直列に積む構成の半ブリッジ、Ｈブリッジ、３相インバータ回路等において、低圧側と高圧側の２つのスイッチングデバイスが同時にＯＮ動作するシユートスルー(貫通モード)の危険回避に役立つ。なお、第６の観点における第２の駆動信号、第４の駆動信号、および遅延信号は、後述の「発明を実施するための形態」における例示として、入力駆動信号（ＬＤ）、駆動信号（ＬＤ２）、および信号（ＬＤＬ）としてそれぞれ示している。
【００２１】
本発明に係る第７の観点のスイッチングデバイス駆動装置は、前記の第１の観点において、ＨレベルとＬレベルの２つの閾値電圧を持ち、前記閾値電圧と反転入力端子に入力された前記スイッチングデバイスのゲート電圧またはベース電圧とを比較するヒステリシス・コンパレータを、具備し、
前記ヒステリシス・コンパレータの出力が前記制御電流ソース回路および前記制御電流シンク回路に入力されて、前記スイッチングデバイスのゲート電圧またはベース電圧に応じて、前記制御電流ソース回路および前記制御電流シンク回路から前記スイッチングデバイスのゲートまたはベースへの駆動電流が制御するよう構成されている。このように構成された第７の観点のスイッチングデバイス駆動装置は、ゲート制御信号によりスイッチングデバイスをＯＦＦ状態からＯＮ状態またはＯＮ状態からＯＦＦ状態へ遷移させる時、スイッチングデバイスの出力電圧のスルーレート（スイッチング速度）を所望の値に設定できる。
【００２２】
本発明に係る第８の観点のスイッチングデバイス駆動装置において、前記の第７の観点における前記制御電流ソース回路は、前記スイッチングデバイスのゲートまたはベースへソース出力される駆動電流が、出力当初の第１段階において、前記スイッチングデバイスのスイッチング動作が所定速度となるように設定された第１の定電流値を維持し、前記スイッチングデバイスのゲート電圧またはベース電圧が前記ヒステリシス・コンパレータの前記Ｈレベルの閾値電圧を超える第２段階において、前記スイッチングデバイスが負荷駆動を維持するために必要な、前記第１の定電流値より小さい値を有する第２の定電流値に変更されるよう構成されている。このように構成された第８の観点のスイッチングデバイス駆動装置は、スイッチングデバイスがスイッチング動作を完了し定常的なＯＮ動作状態になった時に、負荷駆動を維持するために必要なゲート電流またはベース電流を適切な電流値に設定することができ、不要なパワーの削減を図ることができる。
【００２３】
本発明に係る第９の観点のスイッチングデバイス駆動装置において、前記の第８の観点における前記制御電流ソース回路は、複数のソース用定電流源を有し、
前記複数のソース用定電流源の一つのソース用定電流源から前記スイッチングデバイスのゲートまたはベースへのソース出力は、前記制御電流ソース回路に入力された前記第１の駆動信号に応じてＯＮ／ＯＦＦ制御され、他のソース用定電流源から前記スイッチングデバイスのゲートまたはベースへのソース出力は、前記スイッチングデバイスのゲート電圧またはベース電圧が前記ヒステリシス・コンパレータのＨレベルの閾値電圧を超えることにより、ＯＮ／ＯＦＦ制御されるよう構成されている。このように構成された第９の観点のスイッチングデバイス駆動装置は、定電流によりスイッチングデバイスのゲート電流またはベース電流を駆動するので、スルーレートはこのスイッチングデバイスの閾値電圧のばらつきに依存しなくなる。なお、第９の観点における第１の駆動信号は、後述の「発明を実施するための形態」における例示として、入力駆動信号（ＵＤ）としてそれぞれ示している。
【００２４】
本発明に係る第１０の観点のスイッチングデバイス駆動装置において、前記の第７の観点における前記制御電流シンク回路は、前記スイッチングデバイスのゲートまたはベースへシンク出力される駆動電流が、出力当初の第１段階において、前記スイッチングデバイスのスイッチング動作が所定速度となるように設定された第３の定電流値を維持し、前記スイッチングデバイスのゲート電圧またはベース電圧が前記ヒステリシス・コンパレータのＬレベルの閾値電圧より低下する第２段階において、前記スイッチングデバイスがＯＦＦ状態の時に前記ゲートまたはベースを経て流れる容量性電流を吸い込むにたる電流能力を有する低インピーダンス状態となるよう構成されている。このように構成された第１０の観点のスイッチングデバイス駆動装置は、ゲート制御信号によりスイッチングデバイスをＯＮ状態からＯＦＦ状態へ遷移させる時、スイッチングデバイスの出力電圧のスルーレート（スイッチング速度）を所望の値に設定できる。また、定電流によりスイッチングデバイスのゲート電流またはベース電流を駆動するため、スルーレートはスイッチングデバイスの閾値電圧のばらつきに依存しなくなる。
【００２５】
本発明に係る第１１の観点のスイッチングデバイス駆動装置において、前記の第１０の観点における前記制御電流シンク回路は、前記スイッチングデバイスのゲートまたはベースの電荷を放電するためのシンク用定電流源と、前記スイッチングデバイスがＯＦＦ状態の時に、前記スイッチングデバイスのゲートまたはベースを経て流れ込む容量性電流を吸い込むにたる電流能力を持つシンクトランジスタと、を有し、
前記シンク用定電流源から前記スイッチングデバイスのゲートまたはベースへのシンク出力は、前記制御電流シンク回路に入力された前記第２の駆動信号に応じてＯＮ／ＯＦＦ制御され、前記のシンクトランジスタは前記スイッチングデバイスのゲート電圧またはベース電圧が前記ヒステリシス・コンパレータのＬレベルの閾値電圧より低下することにより、ＯＮ／ＯＦＦ制御されるよう構成されている。なお、前記の容量性電流とは、スイッチングデバイスのドレイン／ゲート間またはコレクタ／ベース間の容量を通してゲートまたはベースに流れ込む電流である。このように構成された第１１の観点のスイッチングデバイス駆動装置は、制御電流シンク回路のシンクトランジスタの働きにより、スイッチングデバイスが定常的なＯＦＦ動作状態になった時、ＦＥＴ若しくはバイポーラ・トランジスタのドレイン／ソース間またはコレクタ／ベース間の容量を通してゲートまたはベースへ容量性電流が流れ込む状態になっても、このスイッチングデバイスのゲート電圧またはベース電圧を当該スイッチングデバイスのＯＦＦ状態の電圧に維持することができる。この効果は、スイッチングデバイス駆動装置とスイッチングデバイスで構成される１組の半導体装置を低圧側と高圧側と２段に直列に積む構成の半ブリッジ、Ｈブリッジ、３相インバータ回路等において、低圧側と高圧側の２つのスイッチングデバイスが同時にＯＮ動作するシユートスルー(貫通モード)の危険回避に役立つ。なお、第１１の観点における第２の駆動信号は、後述の「発明を実施するための形態」における例示として、入力駆動信号（ＬＤ）としてそれぞれ示している。
【００２６】
本発明に係る第１２の観点の半導体装置は、前記の第１の観点乃至第１１の観点におけるスイッチングデバイス駆動装置、および当該スイッチングデバイス駆動装置により駆動制御されるスイッチングデバイスを備えて構成することができる。このように構成された第１２の観点の半導体装置は、スイッチングデバイスの閾値電圧がばらついた時でも、スイッチング速度のばらつきを抑制し、スイッチングデバイスの定常的なＯＮ動作状態で不要なゲート電流によるパワー損失を防止し、所望のスルーレートを容易に設定できるとともに、且つ省エネルギー化が図られた信頼性の高い装置となる。
【００２７】
発明の新規な特徴は添付の請求の範囲に特に記載したものに他ならないが、構成及び内容の双方に関して本発明は、他の目的や特徴と合わせて図面と共に以下の詳細な説明を読むことにより、より良く理解され評価されるであろう。
【発明の効果】
【００２８】
本発明のスイッチングデバイス駆動装置は、駆動制御対象であるスイッチングデバイスのゲートまたはベースを定電流駆動することにより、当該スイッチングデバイスの動作点となる閾値電圧がばらついた時でも、ＯＦＦ状態からＯＮ状態、またはＯＮ状態からＯＦＦ状態へ遷移させた時のスイッチングデバイスの出力電圧のスルーレートのばらつきを抑制して、スイッチング速度のばらつきを抑制することができるとともに、スイッチングデバイスの定常的なＯＮ動作状態において不要なゲート電流またはベース電流によるパワー損失を防止して、所望のスルーレートを容易に設定できるという効果を奏する。なお、本発明のスイッチングデバイス駆動装置は、特にゲートにｐ型領域若しくはショットキー電極を用いたＦＥＴ、またはバイポーラ・トランジスタのような負荷を駆動するためにゲート電流またはベース電流が必要なスイッチングデバイスを駆動するスイッチングデバイス駆動装置においてさらに大きな効果を奏する。
【図面の簡単な説明】
【００２９】
【図１】本発明に係るスイッチングデバイス駆動装置の第１の実施形態の具体的な構成を示すブロック図
【図２】第１の実施形態のスイッチングデバイス駆動装置における各信号等の関係を示すタミング波形図
【図３】第１の実施形態および第２の実施の形態のスイッチングデバイス駆動装置における制御電流ソース回路の定電流源の具体的な構成を示す回路図
【図４】本発明に係るスイッチングデバイス駆動装置の第２の実施形態の具体的な構成を示すブロック図
【図５】第２の実施形態のスイッチングデバイス駆動装置における各信号等の関係を示すタミング波形図
【図６】従来のスイッチングデバイス駆動装置の構成を示すブロック図
【図７】従来のスイッチングデバイス駆動装置の動作説明図
【図８】ゲートにｐ型領域若しくはショットキー電極を用いたＦＥＴの等価回路図
【発明を実施するための形態】
【００３０】
以下、本発明に係るスイッチングデバイス駆動装置、およびそのスイッチングデバイス駆動装置とスイッチングデバイスを備えた半導体装置の好適な実施の形態を添付の図面を参照しつつ詳細に説明する。なお、本発明は、以下の実施の形態に記載した具体的な構成に限定されるものではなく、実施の形態において説明する技術的思想と同様の技術的思想及び当技術分野における技術常識に基づいて構成されるものを含むものである。
【００３１】
（第１の実施形態）
図１は本発明に係るスイッチングデバイス駆動装置および半導体装置の第１の実施形態の具体的な構成を示すブロック図である。以下に、図１を用いて、本発明に係るスイッチングデバイス駆動装置の第１の実施形態を説明する。
【００３２】
スイッチングデバイス１１をＯＮ／ＯＦＦ駆動（スイッチング動作）するスイッチングデバイス駆動装置１は、ゲート制御信号（ＧＣ）が入力されるＩ／Ｆ（インターフェース）回路２０と、Ｉ／Ｆ回路２０からの信号（ＵＤ）が入力され電源側（ＶＣＣ）に接続された制御電流ソース回路２１と、Ｉ／Ｆ回路２０からの信号（ＬＤ）が入力され、接地側に接続された制御電流シンク回路２２と、を有して構成されている。制御電流ソース回路２１と制御電流シンク回路２２の出力は、スイッチングデバイス駆動装置１の出力としてスイッチングデバイス１１のゲート端子（Ｇ）に入力される。第１の実施形態において、スイッチングデバイス１１としてはゲートにｐ型領域またはショットキー電極を用いたＦＥＴ１１ａで説明するが、本発明のスイッチングデバイス駆動装置によりＯＮ／ＯＦＦ駆動されるスイッチングデバイス１１としてはバイポーラ・トランジスタでも適用可能である。
【００３３】
第１の実施形態のスイッチングデバイス駆動装置１において、Ｉ／Ｆ回路２０は、ゲート制御信号（ＧＣ）が入力されて、制御電流ソース回路２１の入力駆動信号（ＵＤ）と、制御電流シンク回路２２の入力駆動信号（ＬＤ）を生成する。制御電流ソース回路２１は、入力された入力駆動信号（ＵＤ）のＨレベルまたはＬレベルに応じて、スイッチングデバイス１１のＦＥＴ１１ａのゲート端子（Ｇ）にゲート電流（ＩＧ）を出力（ソース出力）する。制御電流シンク回路２２は、入力された入力駆動信号（ＬＤ）のＬレベルまたはＨレベルに応じて、スイッチングデバイス１１のＦＥＴ１１ａのゲート端子（Ｇ）にゲート電流（ＩＧ）を出力（シンク出力）する。このように、制御電流ソース回路２１および制御電流シンク回路２２の各々の出力は、スイッチングデバイス駆動装置１の出力端子を経由してＦＥＴ１１ａのゲート端子（Ｇ）に接続されている。
【００３４】
制御電流ソース回路２１は、２つの定電流源１４，１５を備えている。一方の定電流源１４には、入力駆動信号（ＵＤ）により駆動制御されるスイッチ回路７が設けられており、定電流源１４の定電流（Ｉ１）が入力駆動信号（ＵＤ）に応じてＦＥＴ１１ａのゲート端子（Ｇ）へソース出力される。他方の定電流源１５には、入力駆動信号（ＵＤ）と、この入力駆動信号（ＵＤ）を所定の遅延時間ＤＴ１だけ遅延させた信号（ＵＤＬ）とから波形成形された駆動信号（ＵＤ２）により駆動制御されるスイッチ回路８が設けられている。このスイッチ回路８が駆動信号（ＵＤ２）により駆動制御されることにより、定電流源１５の定電流（Ｉ２）が定電流（Ｉ１）と同時にＦＥＴ１１ａのゲート端子（Ｇ）へソース出力されるとともに、所定の遅延時間ＤＴ１が経過した後にＦＥＴ１１ａのゲート端子（Ｇ）への供給が遮断される。
【００３５】
なお、図１においては、第１の実施形態のスイッチングデバイス駆動装置１における制御電流ソース回路２１の２つの定電流源１４，１５とスイッチ回路７，８を用いてＦＥＴ１１ａのゲート端子（Ｇ）へソース出力する回路構成について説明したが、具体的には図３に示す回路構成を例示することができる。
【００３６】
図３に示される回路構成では、２つの定電流源（Ｉ１，Ｉ２）と複数のバイポーラ型トランジスタを有しており、駆動信号（ＵＤ，ＵＤ２）が入力されて、１つの電流出力端子からゲート電流（ＩＧ）が出力される構成である。図３の例示においては、複数のバイポーラ型トランジスタを用いて、駆動信号（ＵＤ，ＵＤ２）によりゲート電流（ＩＧ）を制御する構成であるが、これらのバイポーラ型トランジスタをＭＯＳ型トランジスタに置き換えても構成することも可能であり、同様の効果を奏する。
【００３７】
図２は、ゲート制御信号（ＧＣ）、駆動信号（ＵＤ，ＬＤ，ＵＤＬ，ＵＤ２）、およびゲート電流（ＩＧ）、定電流（Ｉ１，Ｉ２）等の関係を示すタミング波形図である。図２に示すタイミング波形図を用いて、スイッチングデバイス１１としてのＦＥＴ１１ａのゲート端子（Ｇ）へゲート電流（ＩＧ）がソース出力される仕組みについて詳しく説明する。
【００３８】
なお、本発明に係る第１の実施形態のスイッチングデバイス駆動装置１において、図２のタイミング波形図ではゲート制御信号（ＧＣ）がＨレベルのとき、ゲート電流（ＩＧ）がソース出力されるよう構成した例で説明しているが、ゲート制御信号（ＧＣ）がＬレベルのときゲート電流（ＩＧ）がソース出力されるように構成しても良い。
【００３９】
また、第１の実施形態のスイッチングデバイス駆動装置１において、図２に示される各信号の極性は、図２に示される通りの極性である必要はなく、これらの信号と逆極性であっても良く、若しくは、各信号間の相対的な極性関係も図２に示す通りの極性関係でなくても良い。これは、これらの信号に関する具体的な極性関係が、制御電流ソース回路２１および制御電流シンク回路２２の回路設計という本発明の目的を達成するための手段に関する事であり、本発明のスイッチングデバイス駆動装置の目的に関係するものではないからである。
【００４０】
図２のタイミング波形図に示すように、ゲート制御信号（ＧＣ）がＨレベルになると、Ｉ／Ｆ回路２０は、制御電流シンク回路２２の入力駆動信号（ＬＤ）をＬレベルとし、その時から所定の遅延時間ＤＳの経過後に制御電流ソース回路２１の入力駆動信号（ＵＤ）をＨレベルとする。制御電流ソース回路２１および制御電流シンク回路２２においては、入力駆動信号（ＵＤ，ＬＤ）がＨレベルであれば、それぞれの動作がアクテイブになり、各定電流Ｉ１，Ｉ２，Ｉ３が出力されうる状態となる。
【００４１】
なお、Ｉ／Ｆ回路２０が各入力駆動信号（ＵＤ，ＬＤ）の極性を同時に切替えないで、遅延時間ＤＳだけずらして重複しないように切替えを行うのは、制御電流ソース回路２１と制御電流シンク回路２２から同時に定電流が出力されることを避けるためである。ただし、制御電流ソース回路２１および制御電流シンク回路２２において、同時に定電流を出力することに問題がないのであれば、ゲート制御信号（ＧＣ）がＨレベルになると同時に、Ｉ／Ｆ回路２０は、制御電流シンク回路２２の入力駆動信号（ＬＤ）をＬレベルとし、同時に、制御電流ソース回路２１の入力駆動信号（ＵＤ）をＨレベルとしても良い。
【００４２】
入力駆動信号（ＵＤ）がＨレベルになると、定電流Ｉ１はスイッチ回路７を介してＦＥＴ１１ａのゲート端子（Ｇ）へ出力される。入力駆動信号（ＵＤ）の反転信号と第１の遅延回路２により遅延時間ＤＴ１だけ前記入力駆動信号（ＵＤ）を遅延した信号（ＵＤＬ）が２入力ＮＯＲ回路５に入力されて、駆動信号（ＵＤ２）が成形される。
駆動信号（ＵＤ２）は入力駆動信号（ＵＤ）の立ち上がりエッジから遅延時間ＤＴ１の時間だけＨレベルの信号となる。この信号（ＵＤ２）がＨレベルの期間だけ、定電流Ｉ２がＦＥＴ１１ａのゲート端子（Ｇ）へ出力される。
【００４３】
上記において説明した作用の結果として、ゲート制御信号（ＧＣ）がＨレベルになった後、遅延時間ＤＳ後に、ＦＥＴ１１ａのゲート端子（Ｇ）には、下記式（１）のゲート電流（ＩＧ）が流れ込む。
【００４４】
ＩＧ＝Ｉ１＋Ｉ２ ・・・・・・（１）
【００４５】
上記のようにＦＥＴ１１ａのゲート端子（Ｇ）にゲート電流（ＩＧ）が流れ込んだ後、遅延時間ＤＴ１の後に、ゲート端子（Ｇ）には、下記式（２）のゲート電流（ＩＧ）が流れ込む。
【００４６】
ＩＧ＝Ｉ１ ・・・・・・・・・（２）
【００４７】
前述したように、ゲート制御信号（ＧＣ）がＨレベルである期間は、入力駆動信号（ＬＤ）はＬベルとなり、制御電流シンク回路２２の定電流Ｉ３はＦＥＴ１１ａのゲート端子（Ｇ）に出力されない。
【００４８】
次に、ゲート制御信号（ＧＣ）がＬレベルに変化すると、遅延時間ＤＳの後に入力駆動信号（ＵＤ）はＬレベルとなり、さらに遅延時間ＤＳの後に入力駆動信号（ＬＤ）はＨレベルとなる。これは、前述の説明と同じく、制御電流シンク回路２２と制御電流ソース回路２１が同時に出力状態となることを避けるためである。もし、制御電流シンク回路２２と制御電流ソース回路２１が同時に出力されることに問題がないのであれば、ゲート制御信号（ＧＣ）がＬレベルになると、Ｉ／Ｆ回路２０は、制御電流ソース回路２１の入力駆動信号（ＵＤ）をＬレベルとし、同時に制御電流シンク回路２２の入力駆動信号（ＬＤ）をＨレベルとしても良い。
【００４９】
図１から理解できるように、入力駆動信号（ＵＤ）がＬレベルになることにより、駆動信号（ＵＤ２）は必ずＬレベルとなり、制御電流ソース回路２１の定電流Ｉ１，Ｉ２はＦＥＴ１１ａのゲート端子（Ｇ）に出力されなくなる。一方、入力駆動信号（ＬＤ）がＨレベルとなることにより、制御電流シンク回路２２の定電流Ｉ３はＦＥＴ１１ａのゲート端子（Ｇ）に出力される。
【００５０】
入力駆動信号（ＬＤ）および第２の遅延回路３により遅延時間ＤＴ２だけ入力駆動信号（ＬＤ）を遅延した信号（ＬＤＬ）が２入力ＡＮＤ回路６に入力されて、ＡＮＤ論理により駆動信号（ＬＤ２）が形成される。成形された駆動信号（ＬＤ２）は、入力駆動信号（ＬＤ）の立ち上がりエッジから遅延時間ＤＴ２だけ遅らせた信号である。入力駆動信号（ＬＤ）と駆動信号（ＬＤ２）の立下りエッジは、同じタイミングである。この駆動信号（ＬＤ２）がＨレベルの期間だけ、シンクトランジスタ９のゲート電圧がＨレベルとなり、シンクトランジスタ９がＯＮ状態となる。
上記において説明した作用の結果として、ゲート制御信号（ＧＣ）がＬレベルになった後、遅延時間ＤＳの２倍の時間後、すなわち入力駆動信号（ＬＤ）がＨレベルに立ち上がった時から、ＦＥＴ１１ａのゲート端子（Ｇ）からは、下記式（３）のゲート電流（ＩＧ）が引き抜かれる。
【００５１】
ＩＧ＝Ｉ３ ・・・・・・・・・・（３）
【００５２】
上記のように、ＦＥＴ１１ａのゲート端子（Ｇ）からゲート電流（ＩＧ）が引き抜かれて、入力駆動信号（ＬＤ）がＨレベルに立ち上がりから遅延時間ＤＴ２の後に、シンクトランジスタ９がＯＮ状態となり、ゲート端子（Ｇ）は、シンク電流能力の高い低インピーダンス状態となり、ほぼＧＮＤ電圧に固定される。
【００５３】
本発明に係る第１の実施形態のスイッチングデバイス駆動装置において、前述の定電流Ｉ１，Ｉ２，Ｉ３の値、第１の遅延回路２の遅延時間ＤＴ１、および第２の遅延回路３の遅延時間ＤＴ２は任意に設定できるよう構成されている。したがって、本発明に係る第１の実施形態のスイッチングデバイス駆動装置は、ゲートにｐ型領域またはショットキー電極を用いたＦＥＴ１１ａの閾値電圧がばらついた時でも、ＯＦＦ状態からＯＮ状態、またはＯＮ状態からＯＦＦ状態へ切り替わる遷移動作時におけるＦＥＴ１１ａの出力電圧のスルーレートのばらつきを抑制することができ、すなわちスイッチング速度のばらつきを抑制することができる構成となる。
【００５４】
また、上記のように構成された第１の実施形態のスイッチングデバイス駆動装置においては、ＦＥＴ１１ａをＯＦＦ状態からＯＮ状態へ切り替わる遷移動作時、またはＯＮからＯＦＦへの遷移動作時における出力電圧のスルーレートを所望の値に容易に設定することができる構成となる。
【００５５】
さらに、第１の実施形態のスイッチングデバイス駆動装置においては、スイッチングデバイスであるＦＥＴ１１ａの定常的なＯＮ動作状態により、当該ＦＥＴ１１ａのゲート端子（Ｇ）に不必要なゲート電流（ＩＧ）が流れなくなり、パワー損失の防止が図られている。
【００５６】
以下に、第１の実施形態のスイッチングデバイス駆動装置の構成において、上記のように、スイッチング速度のばらつき抑制、出力電圧のスルーレートの設定容易性、およびスイッチングデバイスの定常的なＯＮ動作状態におけるパワー損失の防止を図ることができることに関する動作原理について説明する。
【００５７】
図２に図示されているように、ゲート制御信号（ＧＣ）がＬレベルからＨレベルに変化して、一方の入力駆動信号（ＬＤ）がＬレベルになり、他方の入力駆動信号（ＵＤ）が遅延時間ＤＳの後にＨレベルになる。このように入力駆動信号（ＵＤ）がＨレベルになると、ＦＥＴ１１ａのゲート端子（Ｇ）にゲート電流（ＩＧ）が流入し始める。この時のゲート電流（ＩＧ）は式（１）で示された電流値（Ｉ１＋Ｉ２）となる。この結果、ゲート端子電圧はゲート電流（ＩＧ）の流入により、上昇し、やがてこのＦＥＴ１１ａがＯＮ状態となりＯＮ動作を始めるＶＧＳｏｎ電圧に達する（図２参照）。この時点からＦＥＴ１１ａは、ＯＦＦの状態から、図１に図示されているＦＥＴ１１ａのドレイン端子（Ｄ）に接続されている負荷１０を駆動し始める過度状態を経て、完全に負荷１０を駆動するＯＮ動作の状態に至る。
【００５８】
一方、ＦＥＴ１１ａの出力電圧であるドレイン電圧（ＶＤＳ）は、ＦＥＴ１１ａのＯＦＦの状態では負荷１０の他端に接続されているパワー電源１２の電圧（ＶＳ）となる。ＦＥＴ１１ａがＯＮ動作した状態においては、ＦＥＴ１１ａのドレイン電圧（ＶＤＳ）は、ＦＥＴ１１ａのＯＮ抵抗と負荷１０と電圧（ＶＳ）で決まるＯＮ電圧に達する。このＯＮ電圧は０Ｖに近い電圧である。
【００５９】
ここで述べているＦＥＴ１１ａの出力電圧（ドレイン電圧）の立ち下りスルーレートとは、ＦＥＴ１１ａのドレイン電圧（ＶＤＳ）が電圧（ＶＳ）からＯＮ電圧に達するまでの時間的な傾きを意味する。ＦＥＴ１１ａのゲート電圧がＶＧＳｏｎ電圧に達して、ＦＥＴ１１ａが負荷１０を駆動し始める過度状態においては、ゲート電流（ＩＧ）はＦＥＴ１１ａのゲート容量（図示無し）に電荷を充電するのではなく、ＦＥＴ１１ａのドレイン電圧が電圧（ＶＳ）からＯＮ電圧に向けて下がり始めるために、ゲート電流（ＩＧ）の大部分はＦＥＴ１１ａのゲート／ドレイン間容量（図示無し）に流れ込む。この現象により、ゲート／ドレイン間容量の両端電圧が下がり、ＦＥＴ１１ａの出力電圧であるドレイン電圧は低下する。
【００６０】
以上の説明からわかるように、立ち下がりスルーレートはゲート電流（ＩＧ）とＦＥＴ１１ａのゲート／ドレイン間容量とを用いて、以下の近似式で表現することが可能である。
【００６１】
立ち下がりスルーレート＝
ゲート電流（ＩＧ）／（ＦＥＴ１１ａのゲート／ドレイン間容量）・・・・（４）
【００６２】
ここまでは、ＦＥＴ１１ａがＯＦＦの状態からＯＮ動作の状態に至るまでの過度的な状態について、立ち下がりスルーレートの関係式が式（４）により近似できることを説明してきた。このことは、ＦＥＴ１１ａがＯＮ動作の状態からＯＦＦの状態に至るまでの過度的な状態についての立ち上りスルーレートについても同様に成り立つ。その動作原理は基本的に同じであるため、その説明は省略する。
【００６３】
前述の式（４）から理解できるように、スルーレートはＦＥＴ１１ａの閾値電圧に依存しない。したがって、本発明に係る第１の実施形態のスイッチングデバイス駆動装置１における定電流Ｉ１，Ｉ２，Ｉ３の電流値が、このスイッチングデバイス駆動装置１の出力電圧（すなわち、ＦＥＴ１１ａのゲート電圧）に依存しないように設計されていれば、第１の実施形態のスイッチングデバイス駆動装置１は、ＦＥＴ１１ａの閾値電圧がばらついてもＦＥＴ１１ａの出力電圧のスルーレートがばらつかず、スイッチング速度のばらつきの抑制されたものとなる。
【００６４】
また、第１の実施形態のスイッチングデバイス駆動装置においては、図２から理解できるように、ＦＥＴ１１ａのＯＦＦの状態からＯＮ動作への立ち下りスルーレートを決めるゲート電流（ＩＧ）は、前述の式（１）における「ＩＧ」である。また、ＦＥＴ１１ａのＯＮ動作からＯＦＦの状態へ切り替わる立ち上りスルーレートを決めるゲート電流（ＩＧ）は、前述の式（３）式における「ＩＧ」である。したがって、立ち下りスルーレートを所望の値に設定する場合には、スイッチングデバイス駆動装置１の駆動対象であるＦＥＴ１１ａのゲート／ドレイン容量を考慮して電流値（Ｉ１＋Ｉ２）を適切な値に設定すればよい。また、立ち上りスルーレートを所望の値に設定する場合には、同様に電流値（Ｉ３）を適切な値に設定すればよい。
【００６５】
図２に図示されているように、第１の遅延回路２の遅延時間ＤＴ１を適切に設定することにより、ＦＥＴ１１ａがＯＮ動作状態において、完全に負荷１０を駆動した状態（負荷駆動維持状態）では、負荷駆動維持に必要なゲート電流ＩＧを式（２）に示す値、すなわちＩＧ＝Ｉ１に設定することができる。このように、負荷駆動維持状態において、ゲート電流（ＩＧ）を電流値（Ｉ１）に設定することにより、ゲートにｐ型領域またはショットキー電極を用いたＦＥＴ１１ａの定常的なＯＮ動作状態において、ＦＥＴ１１ａのゲート端子（Ｇ）に不必要なゲート電流（ＩＧ）を流すことによるパワー損失を防止することができる。
【００６６】
また、第１の実施形態のスイッチングデバイス駆動装置においては、図２に図示されているように、ゲート制御信号（ＧＣ）がＨレベルからＬレベルになった時から（２＊ＤＳ＋ＤＴ２）時間が経過した後に信号（ＬＤ２）がＨレベルになる。この結果、制御電流シンク回路２２のシンクトランジスタ９がＯＮ動作となり、ＦＥＴ１１ａのゲート端子（Ｇ）を０Ｖに近い電圧で電流能力の高い低インピーダンスの状態にしている。このように構成されているため、第１の実施形態のスイッチングデバイス駆動装置は、ＦＥＴ１１ａが定常的なＯＦＦ動作状態になった時において、ＦＥＴ１１ａのドレイン／ソース間容量を通してゲート端子（Ｇ）へ容量性電流が流れ込む状態になっても、ＦＥＴ１１ａのゲート電圧をこのＦＥＴ１１ａのＯＦＦ状態の電圧に維持することができる。この効果は、第１の実施形態のスイッチングデバイス駆動装置１、およびゲートにｐ型領域またはショットキー電極を用いたＦＥＴ１１ａで構成された１組の半導体装置を低圧側と高圧側を２段に直列に積む構成の半ブリッジ、Ｈブリッジ、３相インバータ回路等において、低圧側と高圧側の２つのＦＥＴ１１ａが同時にＯＮ動作するシユートスルー(貫通モード)の危険回避に役立つ。
【００６７】
本発明のスイッチングデバイス駆動装置における目的の１つとしては、図２に図示されているゲート電流（ＩＧ）において、電流値（Ｉ１，Ｉ２，Ｉ３）、および遅延時間（ＤＴ１，ＤＴ２）で特徴づけられている時間プロファイルを容易に設定できる回路を提供することにある。本発明に係る第１の実施形態のスイッチングデバイス駆動装置において想定しているゲート電流（ＩＧ）の時間プロファイルは以下のように決められている。
【００６８】
（１）ゲート電流（ＩＧ）の電流値は、前述のように所望の立ち上りスルーレートと、立ち下りスルーレートと、ＦＥＴ１１ａの負荷駆動時のゲート電流特性と、ＦＥＴ１１ａのゲート／ドレイン間容量で決める。具体的には、ゲート電流（ＩＧ）の電流値を、下記のように決める。
（Ａ）電流値（Ｉ１）は、ＦＥＴ１１ａの負荷駆動時のゲート電流特性のばらつきを考慮した上で、図２に示す「負荷駆動維持状態」における負荷駆動維持に必要なＦＥＴ１１ａのゲート電流（ＩＧ）とする。
（Ｂ）電流値（Ｉ１＋Ｉ２）は、「Ｃｇｄ」をＦＥＴ１１ａのゲート／ドレイン間容量とした場合、下記式（５）により決まる。
【００６９】
（Ｉ１＋Ｉ２）＝（所望の立ち下りスルーレート）＊（Ｃｇｄ） ・・・・（５）
【００７０】
（Ｃ）電流値（Ｉ３）は、下記式（６）により決まる。
【００７１】
（Ｉ３）＝（所望の立ち上りスルーレート）＊（Ｃｇｄ） ・・・・・・・（６）
【００７２】
なお、一般的に、ゲート／ドレイン間容量Ｃｇｄはドレイン／ソース間電圧に依存して変化するため、式（５）および式（６）の「Ｃｇｄ」は同じ容量値とはならないことがある。この点を考慮して式（５）および式（６）における電流値（Ｉ１，Ｉ２，Ｉ３）を決めることが必要である。
【００７３】
（２）遅延時間（ＤＴ１，ＤＴ２）は、定電流源１４，１５，１６の電流値（Ｉ１，Ｉ２，Ｉ３）と、ＦＥＴ１１ａのゲート／ドレイン間容量（Ｃｇｄ）と、ＦＥＴ１１ａのゲート／ソース容量（Ｃｇｓ）と、負荷駆動時のゲート電圧特性と、これらの要素のばらつき公差で決まる。具体的には、遅延時間（ＤＴ１，ＤＴ２）を、以下のように決める。
【００７４】
（Ａ）遅延時間（ＤＴ１）は下記式（７）および式（８）により求める。
【００７５】
ＤＴ１＝
｛（ＶＳ−０Ｖ）／（所望の立ち下りスルーレート）＋Ｔｏｎ＋ΔＴｏｎ｝
・・・（７）
【００７６】
Ｔｏｎ＝｛ＶＧＳｏｎ＊（Ｃｇｓ＋Ｃｇｄ）｝／（Ｉ１＋１２） ・・・・・（８）
【００７７】
式（７）および式（８）において、「Ｔｏｎ」は図２に図示されているように、ゲート電圧ＶＧＳが０ＶからＦＥＴ１１ａがＯＮ動作を始めるゲート電圧ＶＧＳｏｎに達する時間である。また、「ΔＴｏｎ」は「ＶＧＳｏｎ」、「Ｃｇｓ」、「Ｃｇｄ」、「Ｉ１」および「Ｉ２」のばらつき公差で決まるＴｏｎの公差である。ここで、「ＶＳ」はパワー電源１２の電圧、「Ｃｇｓ」はＦＥＴ１１ａのゲート／ソース間容量である。
【００７８】
（Ｂ）遅延時間（ＤＴ２）は下記式（９）および式（１０）により求める。
【００７９】
ＤＴ２＝
｛（ＶＳ−０Ｖ）／（所望の立ち上りスルーレート）＋Ｔｏｆｆ＋ΔＴｏｆｆ｝
・・・・・・（９）
【００８０】
Ｔｏｆｆ＝
｛（ＶＧＳ（Ｉ１）−ＶＧＳｏｎ）＊（Ｃｇｓ＋Ｃｇｄ）｝／（Ｉ３）
・・・・・・（１０）
【００８１】
式
（９）および式（１０）において、「Ｔｏｆｆ」は図２に図示されているように、ゲート電圧ＶＧＳが後述のＶＧＳ(Ｉ１)から前述のＶＧＳｏｎに達するまでの時間である。また、「ΔＴｏｆｆ」は「ＶＧＳ（Ｉ１）」、「ＶＧＳｏｎ」、「Ｃｇｓ」、「Ｃｇｄ」、「Ｉ３」のばらつき公差で決まる「Ｔｏｆｆ」の公差である。ここで、「ＶＧＳ（Ｉ１）」はゲート電流（ＩＧ）が電流値（Ｉ１）の時におけるＦＥＴ１１ａのゲート／ソース間電圧である。
【００８２】
上記のように定電流源１４，１５，１６の電流値（Ｉ１，Ｉ２，Ｉ３）および遅延時間（ＤＴ１，ＤＴ２）の設定値を求めることにより、本発明に係る第１の実施形態のスイッチングデバイス駆動装置におけるＦＥＴ１１ａのゲート電流（ＩＧ）の時間プロファイルを所望の状態に容易に設定することができる。上記の結果、第１の実施形態のスイッチングデバイス駆動装置がスイッチングデバイスに対して駆動制御することにより、ゲートにｐ型領域またはショットキー電極を用いたスイッチングデバイスとしてのＦＥＴ１１ａの閾値電圧がばらついた時でも、当該ＦＥＴ１１ａの出力電圧のスルーレートのばらつきを抑制することができ、すなわちスイッチング速度のばらつきを抑制することができるとともに、ＦＥＴ１１ａの定常的なＯＮ動作状態で不要なゲート電流によるパワー損失を防止し、且つ所望のスルーレートを容易に設定することができる。
【００８３】
なお、第１の実施形態において説明したスイッチングデバイス駆動装置１と、その駆動制御対象であるスイッチングデバイス１１を備えた半導体装置においては、上記のスイッチングデバイス駆動装置１による優れた効果を保持するとともに、省エネルギー化が図られた信頼性の高い装置となる。
【００８４】
（第２の実施形態）
図４は、本発明に係るスイッチングデバイス駆動装置および半導体装置の第２の実施形態の具体的な構成を示すブロック図である。以下に、図４を用いて、本発明に係るスイッチングデバイス駆動装置および半導体装置の第２の実施形態を説明する。なお、第２の実施形態のスイッチングデバイス駆動装置および半導体装置の説明において、前述の第１の実施形態のスイッチングデバイス駆動装置および半導体装置と同じ機能、構成を有するものには同じ符号を付して、その説明は省略する。
スイッチングデバイス１１をＯＮ／ＯＦＦ駆動（スイッチング動作）するスイッチングデバイス駆動装置３０は、ゲート制御信号（ＧＣ）が入力されるＩ／Ｆ（インターフェース）回路３１と、Ｉ／Ｆ回路３１からの信号（ＵＤ）が入力され電源側（ＶＣＣ）に接続された制御電流ソース回路４０と、Ｉ／Ｆ回路３１からの信号（ＬＤ）が入力され、接地側に接続された制御電流シンク回路４１と、２つの閾値電圧（ＶｔｈＨ，ＶｔｈＬ）を持つヒステリシス・コンパレータ３２を有する比較器３９とを有して構成されている。制御電流ソース回路４０と制御電流シンク回路４１の出力は、スイッチングデバイス駆動装置３０の出力としてスイッチングデバイス１１のゲート端子（Ｇ）に入力される。第２の実施形態において、スイッチングデバイス１１としてはゲートにｐ型領域またはショットキー電極を用いたＦＥＴ１１ａで説明するが、本発明のスイッチングデバイス駆動装置によりＯＮ／ＯＦＦ駆動されるスイッチングデバイス１１としてはバイポーラ・トランジスタでも適用可能である。
【００８５】
上記のように、第２の実施形態のスイッチングデバイス駆動装置３０の出力端子は、ゲートにｐ型領域またはショットキー電極を用いたＦＥＴ１１ａのゲート端子（Ｇ）に接続されており、スイッチングデバイス駆動装置３０の入力端子にはＦＥＴ１１ａのゲート端子（Ｇ）に当該ＦＥＴ１１ａをＯＮ／ＯＦＦ駆動させるためのゲート電流（ＩＧ）のソース／シンク出力制御を行うゲート制御信号（ＧＣ）が入力される。
【００８６】
第２の実施形態のスイッチングデバイス駆動装置３０において、Ｉ／Ｆ回路３１はゲート制御信号（ＧＣ）により制御電流ソース回路４０の入力駆動信号（ＵＤ）と制御電流シンク回路４１の入力駆動信号（ＬＤ）を生成する。制御電流ソース回路４０はＩ／Ｆ回路３１からの入力駆動信号（ＵＤ）および比較器３９からの信号に応じてＦＥＴ１１ａのゲート端子（Ｇ）にゲート電流（ＩＧ）をソース出力する。制御電流シンク回路４１はＩ／Ｆ回路３１からの入力駆動信号（ＬＤ）および比較器３９からの信号に応じてＦＥＴ１１ａのゲート端子（Ｇ）にゲート電流（ＩＧ）をシンク出力する。比較器３９は２つの閾値電圧（ＶｔｈＨ，ＶｔｈＬ）を持つヒステリシス・コンパレータ３２を有して構成されている。
【００８７】
ＦＥＴ１１ａのゲート端子（Ｇ）の電圧（ゲート端子電圧）はヒステリシス・コンパレータ３２の反転入力端子（−）に入力される。ヒステリシス・コンパレータ３２の他方の入力端子（＋）には２つの閾値電圧が入力され、ヒステリシス・コンパレータ３２はゲート端子電圧を２つの閾値電圧と比較する。ヒステリシス・コンパレータ３２は、比較結果に応じた信号（ＣＯ）を制御電流ソース回路４０と制御電流シンク回路４１に出力する。制御電流ソース回路４０と制御電流シンク回路４１の各々の出力端子は、スイッチングデバイス駆動装置３０の出力端子を経由してＦＥＴ１１ａのゲート端子（Ｇ）に接続されている。
【００８８】
制御電流ソース回路４０は、２つの定電流源４２，４３を備えている。一方の定電流源４２には、入力駆動信号（ＵＤ）により駆動制御されるスイッチ回路３５が設けられており、定電流源４２の定電流（Ｉ１）が入力駆動信号（ＵＤ）に応じてＦＥＴ１１ａのゲート端子（Ｇ）へソース出力される。他方の定電流源４３には、入力駆動信号（ＵＤ）と、ヒステリシス・コンパレータ３２からの信号（ＣＯ）とから波形成形された入力駆動信号（ＵＤ２）により駆動制御されるスイッチ回路３６が設けられている。このスイッチ回路３６が入力駆動信号（ＵＤ２）により駆動制御されることにより、定電流源３６の定電流（Ｉ２）が定電流（Ｉ１）と同時にＦＥＴ１１ａのゲート端子（Ｇ）へソース出力されるとともに、ヒステリシス・コンパレータ３２からの信号（ＣＯ）に応じてＦＥＴ１１ａのゲート端子（Ｇ）への供給が遮断される。
【００８９】
なお、図４においては、第２の実施形態のスイッチングデバイス駆動装置３０おける制御電流ソース回路４０の２つの定電流源４２，４３とスイッチ回路３５，３６を用いてＦＥＴ１１ａのゲート端子（Ｇ）へソース出力する回路構成について説明したが、具体的には、前述の第１の実施形態において説明した図３に示す回路構成と同じ構成を例示することができる。
【００９０】
前述のように、図３に示される回路構成では、２つの定電流源（Ｉ１，Ｉ２）と複数のバイポーラ型トランジスタを有しており、駆動信号（ＵＤ，ＵＤ２）が入力されて、１つの電流出力端子からゲート電流（ＩＧ）が出力される構成である。図３の例示においては、複数のバイポーラ型トランジスタを用いて、駆動信号（ＵＤ，ＵＤ２）によりゲート電流（ＩＧ）を制御する構成であるが、これらのバイポーラ型トランジスタをＭＯＳ型トランジスタに置き換えても構成することも可能であり、同様の効果を奏する。
【００９１】
図５は、ゲート制御信号（ＧＣ）、駆動信号（ＵＤ，ＵＤ２）、およびゲート電流（ＩＧ）、定電流（Ｉ１，Ｉ２）等の関係を示すタミング波形図である。図５に示すタイミング波形図を用いて、スイッチングデバイス１１としてのＦＥＴ１１ａのゲート端子（Ｇ）へゲート電流（ＩＧ）がソース出力される仕組みについて詳しく説明する。
【００９２】
なお、本発明に係る第２の実施形態のスイッチングデバイス駆動装置３０において、図５のタイミング波形図ではゲート制御信号（ＧＣ）がＨレベルのとき、ゲート電流（ＩＧ）がソース出力されるよう構成した例で説明しているが、ゲート制御信号（ＧＣ）がＬレベルのときゲート電流（ＩＧ）がソース出力されるように構成しても良い。
【００９３】
また、第２の実施形態のスイッチングデバイス駆動装置３０において、図５に示される各信号の極性は、図５に示される通りの極性である必要はなく、これらの信号と逆極性であっても良く、若しくは、各信号間の相対的な極性関係も図５に示す通りの極性関係でなくても良い。これは、これらの信号に関する具体的な極性関係が、制御電流ソース回路４０、制御電流シンク回路４１およびヒステリシス・コンパレータ３２の回路設計という本発明の目的を達するための手段に関する事であり、本発明のスイッチングデバイス駆動装置３０の目的に関係するものではないからである。
【００９４】
図５のタイミング波形図に示すように、ゲート制御信号（ＧＣ）がＨレベルになると、Ｉ／Ｆ回路３１は、制御電流シンク回路４１の入力駆動信号（ＬＤ）がＬレベルとし、その時から所定の遅延時間ＤＳの経過後に制御電流ソース回路４０の入力駆動信号（ＵＤ）をＨレベルとする。制御電流ソース回路４０および制御電流シンク回路４１においては、入力駆動信号（ＵＤ，ＬＤ）がＨレベルであれば、それぞれの動作がアクテイブになり、各定電流Ｉ１，Ｉ２，Ｉ３が出力されうる状態となる。
【００９５】
なお、Ｉ／Ｆ回路３１が各入力駆動信号（ＬＤ，ＵＤ）の極性を同時に切替えないで、遅延時間ＤＳだけずらして重複しないように切替えを行うのは、制御電流ソース回路４０および制御電流シンク回路４１において、同時に定電流が出力されることを避けるためである。ただし、制御電流ソース回路４０および制御電流シンク回路４１において、同時に定電流を出力することに問題がないのであれば、ゲート制御信号（ＧＣ）がＨレベルになると同時に、Ｉ／Ｆ回路３１は、制御電流シンク回路４１の入力駆動信号ＬＤをＬレベルとし、同時に、制御電流ソース回路４０の入力駆動信号（ＵＤ）をＨレベルとしても良い。
【００９６】
入力駆動信号（ＵＤ）がＨレベルになると、定電流Ｉ１はスイッチ回路３５を介してＦＥＴ１１ａのゲート端子（Ｇ）へ出力される。入力駆動信号（ＵＤ）とヒステリシス・コンパレータ３２の信号（ＣＯ）は２入力ＡＮＤ回路３３に入力される。２入力ＡＮＤ回路３３においてＡＮＤ論理で成形された駆動信号（ＵＤ２）は、入力駆動信号（ＵＤ）の立ち上がりエッジと同時にＨレベルとなり、ＦＥＴ１１ａのゲート端子電圧がヒステリシス・コンパレータ３２のＨレベルの閾値電圧（ＶｔｈＨ）を超えるとＬレベルとなる。この信号（ＵＤ２）がＨレベルの期間だけ、定電流Ｉ２がＦＥＴ１１ａのゲート端子（Ｇ）へ出力される。
【００９７】
上記において説明した作用の結果として、ゲート制御信号（ＧＣ）がＨレベルになった後、遅延時間ＤＳ後に、ＦＥＴ１１ａのゲート端子（Ｇ）には、下記式（１１）のゲート電流（ＩＧ）が流れ込む。
【００９８】
ＩＧ＝Ｉ１＋Ｉ２ ・・・・・・（１１）
【００９９】
上記のようにＦＥＴ１１ａのゲート端子（Ｇ）にゲート電流（ＩＧ）が流れ込んだ後、ＦＥＴ１１ａのゲート端子電圧がヒステリシス・コンパレータ３２のＨレベルの閾値電圧（ＶｔｈＨ）を超えた時、ゲート端子（Ｇ）には、下記式（１２）のゲート電流（ＩＧ）が流れる。
【０１００】
ＩＧ＝Ｉ１ ・・・・・・・・・・（１２）
【０１０１】
前述したように、ゲート制御信号（ＧＣ）がＨレベルである期間は、入力駆動信号（ＬＤ）はＬベルとなり、制御電流シンク回路４１の定電流Ｉ３はＦＥＴ１１ａのゲート端子（Ｇ）に出力されない。
【０１０２】
次に、ゲート制御信号（ＧＣ）がＬレベルに変化すると、遅延時間ＤＳの後に入力駆動信号（ＵＤ）はＬレベルとなり、さらに遅延時間ＤＳの後に入力駆動信号（ＬＤ）はＨレベルとなる。これは、前述の説明と同じく、制御電流シンク回路４１と制御電流ソース回路４０が同時に出力されることを避けるためである。もし、制御電流シンク回路４１と制御電流ソース回路４０が同時に出力されることに問題がないのであれば、ゲート制御信号（ＧＣ）がＬレベルになると、Ｉ／Ｆ回路３１は、制御電流ソース回路４０の入力駆動信号（ＵＤ）をＬレベルとし、同時に制御電流シンク回路４１の入力駆動信号（ＬＤ）をＨレベルとしても良い。
【０１０３】
図４から理解できるように、入力駆動信号（ＵＤ）がＬレベルになることにより、駆動信号（ＵＤ２）は必ずＬレベルとなり、制御電流ソース回路４０の定電流Ｉ１，Ｉ２はＦＥＴ１１ａのゲート端子（Ｇ）に出力されなくなる。一方、入力駆動信号（ＬＤ）がＨレベルとなることにより、制御電流シンク回路４１の定電流Ｉ３はＦＥＴ１１ａのゲート端子（Ｇ）に出力される。
【０１０４】
入力駆動信号（ＬＤ）とヒステリシス・コンパレータ３２の信号（ＣＯ）が２入力ＡＮＤ回路３４に入力されて、ＡＮＤ論理により駆動信号（ＬＤ２）が成形される。成形された駆動信号（ＬＤ２）は、入力駆動信号（ＬＤ）がＨレベルとなる立ち上がりでは未だＬレベルのままだが、ＦＥＴ１１ａのゲート端子電圧がヒステリシス・コンパレータ３２のＬレベルの閾値電圧（ＶｔｈＬ）より下がるとＨレベルとなる。その後にゲート制御信号（ＧＣ）がＨレベルに遷移したことにより入力駆動信号（ＬＤ）がＬレベルになると同時に、駆動信号（ＬＤ２）はＬレベルとなる。
駆動信号（ＬＤ２）がＨレベルの期間だけ、シンクトランジスタ３７のゲート電圧がＨレベルとなり、シンクトランジスタ３７はＯＮ状態となる。
【０１０５】
上記において説明した作用の結果として、ゲート制御信号（ＧＣ）がＬレベルになった後、遅延時間ＤＳの２倍の時間後に、ＦＥＴ１１ａのゲート端子（Ｇ）からは、下記式（１３）のゲート電流（ＩＧ）が引き抜かれる。
【０１０６】
ＩＧ＝Ｉ３ ・・・・・・・・（１３）
【０１０７】
上記のように、ＦＥＴ１１ａのゲート端子（Ｇ）からゲート電流（ＩＧ）が引き抜かれ、その後、ＦＥＴ１１ａのゲート端子電圧がヒステリシス・コンパレータ３２のＬレベルの閾値電圧（ＶｔｈＬ）より下がると、シンクトランジスタ３７がＯＮ状態となる。この結果、ＦＥＴ１１ａのゲート端子（Ｇ）は、シンク電流能力の高い低インピーダンス状態となり、ほぼＧＮＤ電圧に固定される。
【０１０８】
本発明に係る第２の実施形態のスイッチングデバイス駆動装置３０において、定電流Ｉ１，Ｉ２，Ｉ３の値、およびヒステリシス・コンパレータ３２のＨレベルおよびＬレベルの閾値電圧（ＶｔｈＨ，ＶｔｈＬ）の値を任意に設定できるように構成されている。したがって、本発明に係る第２の実施形態のスイッチングデバイス駆動装置３０は、ゲートにｐ型領域またはショットキー電極を用いたＦＥＴ１１ａの閾値電圧がばらついた時でも、ＯＦＦ状態からＯＮ状態、またはＯＮ状態からＯＦＦ状態へ切り替わる遷移動作時におけるＦＥＴ１１ａの出力電圧のスルーレートのばらつきを抑制することができ、すなわちスイッチング速度のばらつきを抑制することができる構成となる。
【０１０９】
また、上記のように構成された第２の実施形態のスイッチングデバイス駆動装置３０においては、ＦＥＴ１１ａをＯＦＦからＯＮ、またはＯＮからＯＦＦへの遷移動作時における出力電圧のスルーレートを所望の値に容易に設定することができる構成となる。
さらに、第２の実施形態のスイッチングデバイス駆動装置３０においては、スイッチングデバイスであるＦＥＴ１１ａの定常的なＯＮ動作状態により、当該ＦＥＴ１１ａのゲート端子（Ｇ）に不必要なゲート電流（ＩＧ）が流れなくなり、パワー損失を防止している。
【０１１０】
以下に、第２の実施形態のスイッチングデバイス駆動装置３０の構成において、スイッチングデバイスの定常的なＯＮ動作状態において、パワー損失が防止できることについて説明する。
【０１１１】
なお、スイッチングデバイスであるＦＥＴ１１ａの閾値電圧がばらついた時でも、ＯＦＦ状態からＯＮ状態、またはＯＮ状態からＯＦＦ状態へ切り替わる遷移動作時におけるＦＥＴ１１ａの出力電圧のスルーレートのばらつきを抑制し、すなわちスイッチング速度のばらつきを抑制すること、ＦＥＴ１１ａをＯＦＦ状態からＯＮ状態、またはＯＮ状態からＯＦＦ状態へ切り替わる遷移動作時における出力電圧のスルーレートを所望の値に容易に設定できること、に関する動作原理に関しては、前述の第１の実施形態において説明した動作原理と同じであるためここでは省略する。
したがって、以下においては、スイッチングデバイスであるＦＥＴ１１ａの定常的なＯＮ動作状態において、当該ＦＥＴ１１ａのゲート端子（Ｇ）に不必要なゲート電流（ＩＧ）を流すことによるパワー損失を防止することができることについてのみ説明をする。
【０１１２】
図５に図示されているように、ＦＥＴ１１ａがＯＦＦ状態からＯＮ状態へ切り替わる遷移動作を終了して、図５に図示した「負荷駆動維持状態」に落ち着くと、ＦＥＴ１１ａの出力電圧であるドレイン電圧はほぼ０Ｖに固定される。そのため、ＦＥＴ１１ａのゲート電圧はＯＦＦからＯＮへの遷移期間中において電圧（ＶＤＳｏｎ）であったが、その後、ドレイン電圧が０Ｖに固定されたことにより、ゲート電流（ＩＧ）は再びゲート端子（Ｇ）の容量を充電することになり、ゲート電圧が上昇することになる。ゲート電圧がヒステリシス・コンパレータ３２のＨレベルの閾値電圧（ＶｔｈＨ）を超えると、駆動信号（ＵＤ２）がＬレベルとなり、ゲート電流（ＩＧ）は前述の式（１２）に示す電流値（Ｉ１）となる。
【０１１３】
したがって、所望の立ち下りスルーレートを決めるゲート電流（ＩＧ）を設定する式（１１）の関係を満足しつつ、すなわちＩＧ＝Ｉ１＋Ｉ２の関係を満足しつつ、遷移動作終了後の負荷駆動維持状態において必要であるゲート電流（ＩＧ）を式（１２）に示す（ＩＧ＝Ｉ１）を用いて設定することにより、ＦＥＴ１１ａの定常的なＯＮ動作状態におけるＦＥＴ１１ａのゲート端子（Ｇ）に不必要なゲート電流を流すことによるパワー損失を防止することができる。
但し、ヒステリシス・コンパレータ３２のＨレベルの閾値電圧（ＶｔｈＨ）は、電圧（ＶＤＳｏｎ）より高い電圧に設定することが必要である。
【０１１４】
また、図５に図示されているように、ゲート制御信号（ＧＣ）がＨレベルからＬレベルに変化した後、式(１３)で示される電流値（ＩＧ＝Ｉ３）がＦＥＴ１１ａのゲート端子（Ｇ）から引き抜かれることにより、ＦＥＴ１１ａのゲート電圧は下がり始める。その後の動作は、前述の説明と同じ動作原理である。但し、動作極性は逆である。ゲート電圧はＯＮ状態からＯＦＦ状態への遷移期間中においては、電圧（ＶＤＳｏｎ）であったが、その後、ドレイン電圧が電圧（ＶＳ）に固定されたことにより、ゲート電流（ＩＧ）は再びゲート端子（Ｇ）の容量を放電することになり、ゲート電圧が下降することになる。
【０１１５】
なお、予め、ヒステリシス・コンパレータ３２のＬレベルの閾値電圧（ＶｔｈＬ）は、電圧（ＶＧＳｏｎ）より低い電圧に設定されている。このようにＬレベルの閾値電圧（ＶｔｈＬ）を設定しておくことにより、ゲート電圧が当該ヒステリシス・コンパレータ３２のＬレベルの閾値電圧（ＶｔｈＬ）より下がると、信号（ＬＤ２）はＨレベルとなり、制御電流シンク回路４１のシンクトランジスタ３７がＯＮ動作し、ゲート電圧は、ほぼ０Ｖに近い電圧で電流能力の高い低インピーダンスの状態になる。この結果、ＦＥＴ１１ａが定常的なＯＦＦ動作状態になった時、ＦＥＴ１１ａのドレイン／ソース間容量を通してゲート端子（Ｇ）へ容量性電流が流れ込む状態になっても、ＦＥＴ１１ａのゲート電圧を当該ＦＥＴ１１ａのＯＦＦ状態の電圧に維持することができる。この効果は、第２の実施形態のスイッチングデバイス駆動装置３０、およびゲートにｐ型領域またはショットキー電極を用いたＦＥＴ１１ａで構成された１組の半導体装置を低圧側と高圧側と２段に直列に積む構成の半ブリッジ、Ｈブリッジ、３相インバータ回路等において、低圧側と高圧側の２つのＦＥＴ１１ａが同時にＯＮ動作するシユートスルー(貫通モード)の危険回避に役立つ。
【０１１６】
本発明のスイッチングデバイス駆動装置における目的の１つとしては、図５に図示されているゲート電流（ＩＧ）において、電流値（Ｉ１，Ｉ２，Ｉ３）、およびヒステリシス・コンパレータ３２の閾値電圧（ＶｔｈＨ，ＶｔｈＬ）を容易に設定することができる回路を提供することにある。本発明に係る第２の実施形態のスイッチングデバイス駆動装置３０において想定している電流値（Ｉ１，Ｉ２，Ｉ３）、および閾値電圧（ＶｔｈＨ，ＶｔｈＬ）は以下のようにして決められている。
【０１１７】
（１）ゲート電流（ＩＧ）の電流値は、前述のように所望の立ち上りスルーレートと、立ち下りスルーレートと、ＦＥＴ１１ａの負荷駆動時のゲート電流特性と、ＦＥＴ１１ａのゲート／ドレイン間容量で決める。具体的には、ゲート電流（ＩＧ）の電流値を、下記のように決める。
【０１１８】
（Ａ）電流値（Ｉ１）は、ＦＥＴ１１ａの負荷駆動時のゲート電流特性のばらつきを考慮した上で、図５に示す「負荷駆動維持状態」における負荷駆動維持に必要なＦＥＴ１１ａのゲート電流（ＩＧ）とする。
（Ｂ）電流値（Ｉ１＋Ｉ２）は、「Ｃｇｄ」をＦＥＴ１１ａのゲート／ドレイン間容量とした場合、下記式（１４）により決まる。
【０１１９】
Ｉ１＋Ｉ２＝（所望の立ち下りスルーレート）＊（Ｃｇｄ） ・・・・・（１４）
【０１２０】
（Ｃ）電流値（Ｉ３）は、下記式（１５）により決まる。
【０１２１】
Ｉ３＝（所望の立ち上りスルーレート）＊（Ｃｇｄ） ・・・・・・・・（１５）
【０１２２】
なお、一般的に、ゲート／ドレイン間容量Ｃｇｄはドレイン／ソース間電圧に依存して変化するため、式（１４）と式（１５）の「Ｃｇｄ」は同じ容量値とはならないことがある。この点を考慮して式（１４）および式（１５）における電流値（Ｉ１，Ｉ２，Ｉ３）を決めることが必要である。
（２）閾値電圧（ＶｔｈＨ，ＶｔｈＬ）は、ＦＥＴ１１ａの負荷駆動時のゲート電圧特性と、この要素のばらつき公差により決める。具体的には、閾値電圧（ＶｔｈＨ，ＶｔｈＬ）を以下のように決める。
【０１２３】
（Ａ）Ｈレベルの閾値電圧（ＶｔｈＨ）は、下記式（１６）により求める。
【０１２４】
ＶｔｈＨ＝ＶＧＳ（Ｉ１）＋ΔＶＧＳ（Ｉ１） ・・・・・・・（１６）
【０１２５】
式（１６）において、「ＶＧＳ（Ｉ１）」は、ゲート電流（ＩＧ）が電流値（Ｉ１）の時におけるＦＥＴ１１ａのゲート／ソース間電圧であり、図５に示した「負荷駆動維持状態」における負荷駆動維持に必要なＦＥＴ１１ａのゲート／ソース間電圧である。また、「ΔＶＧＳ（Ｉ１）」は、ＶＧＳ（Ｉ１）のばらつき公差である。
【０１２６】
（Ｂ）Ｌレベルの閾値電圧（ＶｔｈＬ）は、前述のＨレベルの閾値電圧（ＶｔｈＨ）と同様に、「ＶＧＳ（Ｉ１）」と「ΔＶＧＳ（Ｉ１）」を用いて以下のように求める。
【０１２７】
ＶｔｈＬ＝ＶＧＳｏｎ―ΔＶＧＳｏｎ ・・・・・・・・・（１７）
【０１２８】
式（１７）において、「ＶＧＳｏｎ」は、図５に示すように、ＦＥＴ１１ａがＯＮ動作を始めるゲート電圧である。「ΔＶＧＳｏｎ」は「ＶＧＳｏｎ」のばらつき公差である。
【０１２９】
上記のように定電流源４２，４３，４４の電流値（Ｉ１，Ｉ２，Ｉ３）と、ヒステリシス・コンパレータ３２の閾値電圧（ＶｔｈＨ，ＶｔｈＬ）の設定値を求めることにより、本発明に係る第２の実施形態のスイッチングデバイス駆動装置３０におけるにおけるＦＥＴ１１ａのゲート電流（ＩＧ）の時間プロファイルが所望の状態に容易に設定することができる。上記の結果、第２の実施形態のスイッチングデバイス駆動装置３０がスイッチングデバイスに対して駆動制御することにより、ゲートにｐ型領域またはショットキー電極を用いたＦＥＴ１１ａの閾値電圧がばらついた時でも、当該ＦＥＴの出力電圧のスルーレートのばらつきを抑制することができ、すなわちスイッチング速度のばらつきを抑制することができる。また、第２の実施形態のスイッチングデバイス駆動装置３０の構成においては、ＦＥＴ１１ａの定常的なＯＮ動作状態で不要なゲート電流によるパワー損失を防止し、且つ所望のスルーレートを容易に設定することができる。
【０１３０】
なお、第２の実施形態において説明したスイッチングデバイス駆動装置３０と、その駆動制御対象であるスイッチングデバイス１１を備えた半導体装置においては、上記のスイッチングデバイス駆動装置３０による優れた効果を保持するとともに、省エネルギー化が図られた信頼性の高い装置となる。
【０１３１】
なお、前述の第１の実施の形態および第２の実施の形態において、制御電流ソース回路（２１，および４０）には２つの定電流源（１４，１５，および４２，４３）を有する構成について説明したが、本発明は定電流源として２つに限定されるものではなく、段階的に電流値を変更できるように構成して、スイッチングデバイスの特性に応じてＯＮ動作状態を適切に可能な限り少ないパワーにて維持する構成としても良い。
【０１３２】
以上のように、本発明は、半導体集積回路装置に搭載されるスイッチングデバイス駆動装置において、スイッチングデバイスの閾値電圧がばらついても、このスイッチングデバイスの出力電圧のスイッチング速度のばらつきを抑制する効果を有しており、特にスイッチングデバイスとしてゲートにｐ型領域若しくはショットキー電極を用いたＦＥＴ、またはバイポーラ・トランジスタを用いる時において、特に有用なスイッチングデバイス駆動装置である。
【０１３３】
また、本発明のスイッチングデバイス駆動装置によれば、スイッチングデバイスの定常的なＯＮ動作状態で、スイッチングデバイスのゲート端子またはベース端子に不必要な電流を流すことによるパワー損失を防止し、スイッチングデバイスをＯＦＦ状態からＯＮ状態またはＯＮ状態からＯＦＦ状態へ切り替わる遷移動作の時、出力電圧のスルーレートを所望値に容易に設定することができる。
【０１３４】
また、本発明のスイッチングデバイス駆動装置によれば、スイッチングデバイスが定常的なＯＦＦ動作状態になった時、当該スイッチングデバイスのドレイン／ソース間の容量を通してゲートへ容量性電流が流れ込む状態になっても、当該スイッチングデバイスのゲート電圧をＯＦＦ状態の電圧に維持することができる。この効果は、スイッチングデバイス駆動装置と、駆動制御対象であるスイッチングデバイスとで構成される１組の半導体装置を低圧側と高圧側と２段に直列に積む構成の半ブリッジ、Ｈブリッジ、３相インバータ回路等において、低圧側と高圧側の２つのスイッチングデバイスが同時にＯＮ動作するシユートスルー(貫通モード)の危険回避することに大いに役立つ構成となる。
【０１３５】
なお、前述した第１の実施形態および第２の実施形態において説明した効果は、スイッチングデバイスとしてゲートにｐ型領域若しくはショットキー電極を用いたＦＥＴだけでなく、バイポーラ・トランジスタを用いた場合においても同様な効果を得ることができる。
【０１３６】
発明をある程度の詳細さをもって好適な実施の形態について説明したが、この好適な実施の形態の現開示内容は構成の細部において変化してしかるべきものであり、各要素の組合せや順序の変化は請求された発明の範囲及び思想を逸脱することなく実現し得るものである。
【産業上の利用可能性】
【０１３７】
本発明は、半導体集積回路装置などに搭載されるスイッチングデバイス駆動装置として有用であり、特にスイッチングデバイスとしてゲートにｐ型領域若しくはショットキー電極を用いたＦＥＴ、またはバイポーラ・トランジスタを用いた場合に特に有用なスイッチングデバイス駆動装置である。
【符号の説明】
【０１３８】
１，３０ スイッチングデバイス駆動装置
２ 第１の遅延回路
３ 第２の遅延回路
４ インバータ
５ ２入力ＮＯＲ回路
６ ２入力ＡＮＤ回路
７，８，１３ スイッチ回路
９ シンクトランジスタ
１０ 負荷
１１ スイッチングデバイス
１１ａ ＦＥＴ
１２ パワー電源
１４，１５，１６，４２，４３，４４ 定電流源
２０，３１ Ｉ／Ｆ回路
２１，４０ 制御電流ソース回路
２２，４１ 制御電流シンク回路
３２ ヒステリシス・コンパレータ
【技術分野】
【０００１】
本発明は、半導体集積回路装置などに搭載されるスイッチングデバイスを駆動制御するためのスイッチングデバイス駆動装置および半導体装置に関し、特に、ゲートにｐ型領域若しくはショットキー電極を用いたＦＥＴ、またはバイポーラ・トランジスタのようにゲートまたはベースにバイアス電圧を印加した時にゲート電流またはベース電流が流れるスイッチングデバイスを駆動制御（スイッチング駆動）するスイッチングデバイス駆動装置および半導体装置に関する。
【背景技術】
【０００２】
図６は、特許文献１に開示された従来のスイッチングデバイス駆動装置を示すブロック図である。
図６に示す従来のスイッチングデバイス駆動装置は、ＩＧＢＴまたはＭＯＳトランジスタ等の制御端子であるゲート端子がハイ・インピーダンスとなっているスイッチングデバイスをスイッチング駆動するのに適したスイッチングデバイス駆動装置である。このスイッチングデバイス駆動装置は、スイッチングデバイスのゲート電圧に対する閾値電圧（ミラー電圧）のばらつきによるスイッチング速度（出力電圧のスルーレート）のばらつきを抑制するものである。以下に、その従来のスイッチングデバイス駆動装置の説明を行う。
【０００３】
図６に示すように、スイッチングデバイス５０のゲート端子にはスイッチングデバイス駆動装置５１の出力端子が接続されている。スイッチングデバイス駆動装置５１は、ゲート制御信号とスイッチングデバイス５０のゲート電圧が入力される判定／切替回路５２と、判定／切替回路５２からのＯＮ定電流／ＯＦＦ定電流の制御信号が入力される定電流パルスゲート駆動回路５３と、判定／切替回路５２からのＯＮ定電圧／ＯＦＦ定電圧の制御信号が入力される定電圧パルスゲート駆動回路５４と、を備えている。定電流パルスゲート駆動回路５３はＯＮ定電流回路とＯＦＦ定電流回路を有しており、定電圧パルスゲート駆動回路５４はＯＮ定電圧回路とＯＦＦ定電圧回路を有している。スイッチングデバイス駆動装置５１におけるＯＮ定電流回路とＯＦＦ定電流回路とＯＮ定電圧回路とＯＦＦ定電圧回路のそれぞれの出力は、スイッチングデバイス駆動装置５１の出力端子に繋がっており、スイッチングデバイス５０のゲートには前記の４つの定電流／定電圧回路のいずれかの回路からの出力信号が適時、出力される。
【０００４】
図７は図６に示したスイッチングデバイス駆動装置５１の動作説明図である。スイッチングデバイス駆動装置５１の出力信号であるゲート駆動信号は、スイッチングデバイス駆動装置５１に入力されるゲート制御信号とスイッチングデバイス５０のゲート電圧に応じて、ＯＮ定電流回路、ＯＮ定電圧回路、ＯＦＦ定電流回路、ＯＦＦ定電圧回路の４つの出力のうちのいずれか１つの出力に切り替る。スイッチングデバイス５０のＯＮ／ＯＦＦの切り替わり動作時における、出力電圧（すなわち、図７に示すスイッチングデバイス５０のコレクタ電圧）の立下りまたは立上りのスルーレートは、スイッチングデバイス５０のゲート電流と図６では図示していないがゲート／コレクタ間の容量値とで決まる。
【０００５】
図６のスイッチングデバイス駆動装置５１においては、ゲート制御信号のＯＮ／ＯＦＦの切り替わり時のスイッチングデバイス５０のＯＮ／ＯＦＦの切り替わり動作時では常に定電流パルスゲート駆動回路５３によりスイッチングデバイス５０のゲートが定電流駆動されている。このため、スイッチングデバイス５０のＯＮ／ＯＦＦの切り替わり動作時における出力電圧のスルーレートは、スイッチングデバイス５０の閾値電圧（ミラー電圧）のばらつきに依存することがない。したがって、図６に示したスイッチングデバイス駆動装置５１は、スイッチングデバイス５０のゲート電圧に対する閾値電圧（ミラー電圧）がばらついていても、スルーレートの値が大きな比重を占めるスイッチング速度のばらつきを抑制することができる構成となる。
【０００６】
一方、スイッチングデバイス５０の出力電圧のスルーレートを所望の値とするためには、ＯＮ定電流回路およびＯＦＦ定電流回路で構成された定電流パルスゲート駆動回路５３の定電流値をかなり大きくする必要がある。このためには、ＯＮ定電流回路の電源電圧を高く設定する必要があり、ＯＦＦ定電流回路のＧＮＤ電圧をスイッチングデバイス５０のエミッタ電圧に対して負電圧に設定する必要がある。したがって、スイッチングデバイス５０がＯＮ状態からＯＦＦ状態、またはＯＦＦ状態からＯＮ状態へ切り替わる遷移動作状態が終了しても定電流駆動をそのまま継続すると、スイッチングデバイス５０のゲート端子には大きな順方向電圧、または逆方向電圧が加わり、スイッチングデバイス５０のゲート酸化膜を破壊するおそれがあり、装置の信頼性を損なうおそれがあった。
【０００７】
上記の点を考慮して、従来のスイッチングデバイス駆動装置ではスイッチングデバイス５０がＯＮ状態からＯＦＦ状態、またはＯＦＦ状態からＯＮ状態へ切り替わる遷移動作状態を終了した時点で、ＯＮ定電流回路からＯＮ定電圧回路へ、またはＯＦＦ定電流回路からＯＦＦ定電圧回路へ切り替えることにより、スイッチングデバイス５０のゲート端子の駆動方式を定電流駆動から定電圧駆動へ切り替えていた。このように、従来のスイッチングデバイス駆動装置においては、ゲート端子電圧をクランプすることによりスイッチングデバイスのゲート酸化膜の保護を図っていた。
【０００８】
以上のように、従来のスイッチングデバイス駆動装置においては、スイッチングデバイスの閾値電圧がばらついていても、スイッチングデバイスのスイッチング速度のばらつきを抑制することができるとともに、スイッチングデバイスのゲート酸化膜の保護を図っていた。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−１１０４９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、図６に示した従来のスイッチングデバイス駆動装置により駆動されるスイッチングデバイスとして、ゲートにｐ型領域若しくはショットキー電極を用いたＦＥＴ、またはバイポーラ・トランジスタのようにゲートまたはベースにバイアス電圧を印加した時にゲート電流またはベース電流が流れるスイッチングデバイスを用いた場合には、以下に説明する大きな問題を有している。
【００１１】
ゲートにｐ型領域またはショットキー電極を用いたＦＥＴの等価回路図を図８に示す。図８に示すように、ゲートにｐ型領域またはショットキー電極を用いたＦＥＴにはゲート／ソース間およびゲート／ドレイン間にダイオードが存在する構成になっている。したがって、図６に示した従来のスイッチングデバイス駆動装置において、図８に示したＦＥＴをスイッチングデバイスとして用いた場合には、定電圧回路による動作時にゲート電流が不要に流れ込むことになる。同様な現象は、スイッチングデバイスとして前記のようなＦＥＴを用いた場合のみだけでなく、バイポーラ・トランジスタを用いた場合にも発生する。
【００１２】
スイッチングデバイス駆動装置において、前記のようなスイッチングデバイスをＯＮ／ＯＦＦ動作させて、このスイッチングデバイスの出力電圧の極性を遷移させる時、スイッチングデバイスを所望のスイッチング速度（出力電圧のスルーレート）で動作させるためには、ゲート電流が必要である。
【００１３】
一方、図６に示した従来のスイッチングデバイス駆動装置の定電圧回路により、スイッチングデバイスのゲート端子を駆動させる状態において、すなわちスイッチングデバイスが完全にＯＮ動作状態またはＯＦＦ動作状態においては、本来、ＩＧＢＴまたはＭＯＳトランジスタではゲート電流を必要としない。また、ゲートにｐ型領域またはショットキー電極を用いたＦＥＴなどの場合、定常的なＯＮ動作状態ではドレイン電流を駆動するＶＧＳ電圧を確保するだけのゲート電流やコレクタ電流を駆動するためのベース電流だけが必要であり、前述のスイッチングデバイス駆動装置の定電圧回路での動作時にスイッチングデバイスのゲート端子に流れ込むゲート電流は、スイッチングデバイスおよびスイッチングデバイス駆動装置における余分なパワー損失となっている。この点は、スイッチングデバイスとしてバイポーラ・トランジスタを用いた場合にも同様な問題を有している。
【００１４】
本発明の目的は、前述の従来のスイッチングデバイス駆動装置における問題点を解決することであり、ゲートにｐ型領域またはショットキー電極を用いたＦＥＴなどのように、ゲートにバイアス電圧を印加した時にゲート電流が流れるスイッチングデバイスを駆動するスイッチングデバイス駆動装置において、スイッチングデバイスの閾値電圧がばらついた時でも、当該スイッチングデバイスの出力電圧のスルーレートのばらつきを抑制して、スイッチング速度のばらつきを抑制し、且つ、スイッチングデバイスの定常的なＯＮ動作状態で不要なゲート電流によるパワー損失を防止し、所望のスルーレートを容易に設定できるスイッチングデバイス駆動装置および半導体装置を提供することにある。なお、本発明には、スイッチングデバイスとしてゲートにｐ型領域またはショットキー電極を用いたＦＥＴとともにバイポーラ・トランジスタが含まれる。
【課題を解決するための手段】
【００１５】
本発明に係る第１の観点のスイッチングデバイス駆動装置は、前述の目的を達成するために、負荷を駆動するためにゲート電流又はベース電流が必要なスイッチングデバイスのゲートまたはベースに接続され、入力されたゲート制御信号に基づき前記スイッチングデバイスをＯＮ／ＯＦＦ動作させる駆動電流を前記ゲートまたは前記ベースに出力するスイッチングデバイス駆動装置において、
電源側に接続され、前記ゲート制御信号のＨレベルまたはＬレベルに応じて、前記ゲートまたは前記ベースに駆動電流をソース出力する制御電流ソース回路と、
接地側に接続され、前記ゲート制御信号のＬレベルまたはＨレベルに応じて、前記ゲートまたは前記ベースに駆動電流をシンク出力する制御電流シンク回路と、
前記ゲート制御信号が入力されて、前記制御電流ソース回路への第１の駆動信号と前記制御電流シンク回路への第２の駆動信号を生成するＩ／Ｆ回路と、を具備し、
前記制御電流ソース回路は、前記第１の駆動信号に基づき、前記スイッチングデバイスのゲートまたはベースへソース出力する駆動電流を、スイッチングデバイスにおけるスイッチング動作のＯＮ動作初期の段階と、当該スイッチング動作が完了後の段階において、異なる値に設定するよう構成されている。このように構成された第１の観点のスイッチングデバイス駆動装置は、ゲート制御信号によりスイッチングデバイスをＯＦＦ状態からＯＮ状態へ遷移動作させる時に、スイッチングデバイスの出力電圧のスルーレート（スイッチング速度）を所望の値に設定することができる。なお、第１の観点における第１の駆動信号および第２の駆動信号は、後述の「発明を実施するための形態」における例示として、入力駆動信号（ＵＤ）および入力駆動信号（ＬＤ）としてそれぞれ示している。
【００１６】
本発明に係る第２の観点のスイッチングデバイス駆動装置は、前記の第１の観点における前記スイッチングデバイスが、ゲートにｐ型領域若しくはショットキー電極を用いたＦＥＴ、またはバイポーラ・トランジスタであっても良い。このように構成された第２の観点のスイッチングデバイス駆動装置は、スイッチングデバイスがスイッチング動作を完了し定常的なＯＮ動作状態になった時に、ゲートにｐ型領域若しくはショットキー電極を用いるＦＥＴまたはバイポーラ・トランジスタにおける特有の特性である負荷駆動を維持するために必要なゲート電流またはベース電流を適切な電流値に設定することができる。
【００１７】
本発明に係る第３の観点のスイッチングデバイス駆動装置において、前記の第１の観点における前記制御電流ソース回路は、前記スイッチングデバイスのゲートまたはベースへソース出力する駆動電流が、出力当初の第１段階において、前記スイッチングデバイスのスイッチング動作が所定速度となるように設定された第１の定電流値を維持し、前記スイッチングデバイスのスイッチング動作が完了してＯＮ状態となっている所定の遅延時間経過後の第２段階において、前記スイッチングデバイスが負荷駆動を維持するために必要である、前記第１の定電流値より小さい値を有する第２の定電流値に変更されるよう構成しても良い。このように構成された第３の観点のスイッチングデバイス駆動装置は、定電流によりスイッチングデバイスのゲート電流またはベース電流を駆動するため、スルーレートはスイッチングデバイスの閾値電圧のばらつきに依存しなくなる。
【００１８】
本発明に係る第４の観点のスイッチングデバイス駆動装置において、前記の第３の観点における前記制御電流ソース回路は複数のソース用定電流源を有し、
前記複数のソース用定電流源の一つのソース用定電流源から前記スイッチングデバイスのゲートまたはベースへのソース出力は、前記制御電流ソース回路に入力された前記第１の駆動信号に応じてＯＮ／ＯＦＦ制御され、他のソース用定電流源から前記スイッチングデバイスのゲートまたはベースへのソース出力は、前記制御電流ソース回路に入力された前記第１の駆動信号と前記第１の駆動信号を所定時間遅延させた遅延信号とから波形成形された第３の駆動信号に応じてＯＮ／ＯＦＦ制御されるよう構成されている。このように構成された第４の観点のスイッチングデバイス駆動装置は、スイッチングデバイスがスイッチング動作を完了し定常的なＯＮ動作状態になった時に、負荷駆動を維持するために必要なゲート電流またはベース電流を適切な電流値に設定することができ、また定電流によりスイッチングデバイスのゲート電流またはベース電流を駆動するため、スルーレートはスイッチングデバイスの閾値電圧のばらつきに依存しなくなる。なお、第４の観点における第１の駆動信号、第３の駆動信号、および遅延信号は、後述の「発明を実施するための形態」における例示として、入力駆動信号（ＵＤ）、駆動信号（ＵＤ２）、および信号（ＵＤＬ）としてそれぞれ示している。
【００１９】
本発明に係る第５の観点のスイッチングデバイス駆動装置は、前記の第１の観点における前記制御電流シンク回路が、前記スイッチングデバイスのゲートまたはベースへシンク出力される駆動電流が、出力当初の第１段階において、前記スイッチングデバイスのスイッチング動作が所定速度となるように設定された第３の定電流値を維持し、前記スイッチングデバイスのスイッチング動作が完了してＯＦＦ状態となっている所定の遅延時間経過後の第２段階において、前記ゲートまたは前記ベースを経て流れる容量性電流を吸い込むにたる電流能力を有する低インピーダンス状態となるよう構成されている。このように構成された第５の観点のスイッチングデバイス駆動装置は、ゲート制御信号によりスイッチングデバイスをＯＮ状態からＯＦＦ状態へ遷移させる時、スイッチングデバイスの出力電圧のスルーレート（スイッチング速度）を所望の値に設定できる。また、定電流によりスイッチングデバイスのゲート電流またはベース電流を駆動するため、スルーレートはスイッチングデバイスの閾値電圧のばらつきに依存しなくなる。
【００２０】
本発明に係る第６の観点のスイッチングデバイス駆動装置において、前記の第５の観点における前記制御電流シンク回路は、前記スイッチングデバイスのゲートまたはベースの電荷を放電するためのシンク用定電流源と、前記スイッチングデバイスがＯＦＦ状態の時に、前記スイッチングデバイスのゲートまたはベースを経て流れ込む容量性電流を吸い込むにたる電流能力を持つシンクトランジスタと、を有し、
前記シンク用定電流源から前記スイッチングデバイスのゲートまたはベースへのシンク出力は、前記制御電流シンク回路に入力された前記第２の駆動信号に応じてＯＮ／ＯＦＦ制御され、前記シンクトランジスタは前記制御電流シンク回路に入力された前記第２の駆動信号と前記第２の駆動信号を所定時間遅延させた遅延信号とから波形成形された第４の駆動信号によりＯＮ／ＯＦＦ制御されるよう構成されている。なお、前記の容量性電流とは、スイッチングデバイスのドレイン／ゲート間またはコレクタ／ベース間の容量を通してゲートまたはベースに流れ込む電流である。このように構成された第６の観点のスイッチングデバイス駆動装置は、制御電流シンク回路のシンクトランジスタの働きにより、スイッチングデバイスが定常的なＯＦＦ動作状態になった時、ＦＥＴ若しくはバイポーラ・トランジスタのドレイン／ソース間またはコレクタ／ベース間の容量を通してゲートまたはベースへ容量性電流が流れ込む状態になっても、このスイッチングデバイスのゲート電圧またはベース電圧を当該スイッチングデバイスのＯＦＦ状態の電圧に維持することができる。この効果は、スイッチングデバイス駆動装置とスイッチングデバイスで構成される１組の半導体装置を低圧側と高圧側と２段に直列に積む構成の半ブリッジ、Ｈブリッジ、３相インバータ回路等において、低圧側と高圧側の２つのスイッチングデバイスが同時にＯＮ動作するシユートスルー(貫通モード)の危険回避に役立つ。なお、第６の観点における第２の駆動信号、第４の駆動信号、および遅延信号は、後述の「発明を実施するための形態」における例示として、入力駆動信号（ＬＤ）、駆動信号（ＬＤ２）、および信号（ＬＤＬ）としてそれぞれ示している。
【００２１】
本発明に係る第７の観点のスイッチングデバイス駆動装置は、前記の第１の観点において、ＨレベルとＬレベルの２つの閾値電圧を持ち、前記閾値電圧と反転入力端子に入力された前記スイッチングデバイスのゲート電圧またはベース電圧とを比較するヒステリシス・コンパレータを、具備し、
前記ヒステリシス・コンパレータの出力が前記制御電流ソース回路および前記制御電流シンク回路に入力されて、前記スイッチングデバイスのゲート電圧またはベース電圧に応じて、前記制御電流ソース回路および前記制御電流シンク回路から前記スイッチングデバイスのゲートまたはベースへの駆動電流が制御するよう構成されている。このように構成された第７の観点のスイッチングデバイス駆動装置は、ゲート制御信号によりスイッチングデバイスをＯＦＦ状態からＯＮ状態またはＯＮ状態からＯＦＦ状態へ遷移させる時、スイッチングデバイスの出力電圧のスルーレート（スイッチング速度）を所望の値に設定できる。
【００２２】
本発明に係る第８の観点のスイッチングデバイス駆動装置において、前記の第７の観点における前記制御電流ソース回路は、前記スイッチングデバイスのゲートまたはベースへソース出力される駆動電流が、出力当初の第１段階において、前記スイッチングデバイスのスイッチング動作が所定速度となるように設定された第１の定電流値を維持し、前記スイッチングデバイスのゲート電圧またはベース電圧が前記ヒステリシス・コンパレータの前記Ｈレベルの閾値電圧を超える第２段階において、前記スイッチングデバイスが負荷駆動を維持するために必要な、前記第１の定電流値より小さい値を有する第２の定電流値に変更されるよう構成されている。このように構成された第８の観点のスイッチングデバイス駆動装置は、スイッチングデバイスがスイッチング動作を完了し定常的なＯＮ動作状態になった時に、負荷駆動を維持するために必要なゲート電流またはベース電流を適切な電流値に設定することができ、不要なパワーの削減を図ることができる。
【００２３】
本発明に係る第９の観点のスイッチングデバイス駆動装置において、前記の第８の観点における前記制御電流ソース回路は、複数のソース用定電流源を有し、
前記複数のソース用定電流源の一つのソース用定電流源から前記スイッチングデバイスのゲートまたはベースへのソース出力は、前記制御電流ソース回路に入力された前記第１の駆動信号に応じてＯＮ／ＯＦＦ制御され、他のソース用定電流源から前記スイッチングデバイスのゲートまたはベースへのソース出力は、前記スイッチングデバイスのゲート電圧またはベース電圧が前記ヒステリシス・コンパレータのＨレベルの閾値電圧を超えることにより、ＯＮ／ＯＦＦ制御されるよう構成されている。このように構成された第９の観点のスイッチングデバイス駆動装置は、定電流によりスイッチングデバイスのゲート電流またはベース電流を駆動するので、スルーレートはこのスイッチングデバイスの閾値電圧のばらつきに依存しなくなる。なお、第９の観点における第１の駆動信号は、後述の「発明を実施するための形態」における例示として、入力駆動信号（ＵＤ）としてそれぞれ示している。
【００２４】
本発明に係る第１０の観点のスイッチングデバイス駆動装置において、前記の第７の観点における前記制御電流シンク回路は、前記スイッチングデバイスのゲートまたはベースへシンク出力される駆動電流が、出力当初の第１段階において、前記スイッチングデバイスのスイッチング動作が所定速度となるように設定された第３の定電流値を維持し、前記スイッチングデバイスのゲート電圧またはベース電圧が前記ヒステリシス・コンパレータのＬレベルの閾値電圧より低下する第２段階において、前記スイッチングデバイスがＯＦＦ状態の時に前記ゲートまたはベースを経て流れる容量性電流を吸い込むにたる電流能力を有する低インピーダンス状態となるよう構成されている。このように構成された第１０の観点のスイッチングデバイス駆動装置は、ゲート制御信号によりスイッチングデバイスをＯＮ状態からＯＦＦ状態へ遷移させる時、スイッチングデバイスの出力電圧のスルーレート（スイッチング速度）を所望の値に設定できる。また、定電流によりスイッチングデバイスのゲート電流またはベース電流を駆動するため、スルーレートはスイッチングデバイスの閾値電圧のばらつきに依存しなくなる。
【００２５】
本発明に係る第１１の観点のスイッチングデバイス駆動装置において、前記の第１０の観点における前記制御電流シンク回路は、前記スイッチングデバイスのゲートまたはベースの電荷を放電するためのシンク用定電流源と、前記スイッチングデバイスがＯＦＦ状態の時に、前記スイッチングデバイスのゲートまたはベースを経て流れ込む容量性電流を吸い込むにたる電流能力を持つシンクトランジスタと、を有し、
前記シンク用定電流源から前記スイッチングデバイスのゲートまたはベースへのシンク出力は、前記制御電流シンク回路に入力された前記第２の駆動信号に応じてＯＮ／ＯＦＦ制御され、前記のシンクトランジスタは前記スイッチングデバイスのゲート電圧またはベース電圧が前記ヒステリシス・コンパレータのＬレベルの閾値電圧より低下することにより、ＯＮ／ＯＦＦ制御されるよう構成されている。なお、前記の容量性電流とは、スイッチングデバイスのドレイン／ゲート間またはコレクタ／ベース間の容量を通してゲートまたはベースに流れ込む電流である。このように構成された第１１の観点のスイッチングデバイス駆動装置は、制御電流シンク回路のシンクトランジスタの働きにより、スイッチングデバイスが定常的なＯＦＦ動作状態になった時、ＦＥＴ若しくはバイポーラ・トランジスタのドレイン／ソース間またはコレクタ／ベース間の容量を通してゲートまたはベースへ容量性電流が流れ込む状態になっても、このスイッチングデバイスのゲート電圧またはベース電圧を当該スイッチングデバイスのＯＦＦ状態の電圧に維持することができる。この効果は、スイッチングデバイス駆動装置とスイッチングデバイスで構成される１組の半導体装置を低圧側と高圧側と２段に直列に積む構成の半ブリッジ、Ｈブリッジ、３相インバータ回路等において、低圧側と高圧側の２つのスイッチングデバイスが同時にＯＮ動作するシユートスルー(貫通モード)の危険回避に役立つ。なお、第１１の観点における第２の駆動信号は、後述の「発明を実施するための形態」における例示として、入力駆動信号（ＬＤ）としてそれぞれ示している。
【００２６】
本発明に係る第１２の観点の半導体装置は、前記の第１の観点乃至第１１の観点におけるスイッチングデバイス駆動装置、および当該スイッチングデバイス駆動装置により駆動制御されるスイッチングデバイスを備えて構成することができる。このように構成された第１２の観点の半導体装置は、スイッチングデバイスの閾値電圧がばらついた時でも、スイッチング速度のばらつきを抑制し、スイッチングデバイスの定常的なＯＮ動作状態で不要なゲート電流によるパワー損失を防止し、所望のスルーレートを容易に設定できるとともに、且つ省エネルギー化が図られた信頼性の高い装置となる。
【００２７】
発明の新規な特徴は添付の請求の範囲に特に記載したものに他ならないが、構成及び内容の双方に関して本発明は、他の目的や特徴と合わせて図面と共に以下の詳細な説明を読むことにより、より良く理解され評価されるであろう。
【発明の効果】
【００２８】
本発明のスイッチングデバイス駆動装置は、駆動制御対象であるスイッチングデバイスのゲートまたはベースを定電流駆動することにより、当該スイッチングデバイスの動作点となる閾値電圧がばらついた時でも、ＯＦＦ状態からＯＮ状態、またはＯＮ状態からＯＦＦ状態へ遷移させた時のスイッチングデバイスの出力電圧のスルーレートのばらつきを抑制して、スイッチング速度のばらつきを抑制することができるとともに、スイッチングデバイスの定常的なＯＮ動作状態において不要なゲート電流またはベース電流によるパワー損失を防止して、所望のスルーレートを容易に設定できるという効果を奏する。なお、本発明のスイッチングデバイス駆動装置は、特にゲートにｐ型領域若しくはショットキー電極を用いたＦＥＴ、またはバイポーラ・トランジスタのような負荷を駆動するためにゲート電流またはベース電流が必要なスイッチングデバイスを駆動するスイッチングデバイス駆動装置においてさらに大きな効果を奏する。
【図面の簡単な説明】
【００２９】
【図１】本発明に係るスイッチングデバイス駆動装置の第１の実施形態の具体的な構成を示すブロック図
【図２】第１の実施形態のスイッチングデバイス駆動装置における各信号等の関係を示すタミング波形図
【図３】第１の実施形態および第２の実施の形態のスイッチングデバイス駆動装置における制御電流ソース回路の定電流源の具体的な構成を示す回路図
【図４】本発明に係るスイッチングデバイス駆動装置の第２の実施形態の具体的な構成を示すブロック図
【図５】第２の実施形態のスイッチングデバイス駆動装置における各信号等の関係を示すタミング波形図
【図６】従来のスイッチングデバイス駆動装置の構成を示すブロック図
【図７】従来のスイッチングデバイス駆動装置の動作説明図
【図８】ゲートにｐ型領域若しくはショットキー電極を用いたＦＥＴの等価回路図
【発明を実施するための形態】
【００３０】
以下、本発明に係るスイッチングデバイス駆動装置、およびそのスイッチングデバイス駆動装置とスイッチングデバイスを備えた半導体装置の好適な実施の形態を添付の図面を参照しつつ詳細に説明する。なお、本発明は、以下の実施の形態に記載した具体的な構成に限定されるものではなく、実施の形態において説明する技術的思想と同様の技術的思想及び当技術分野における技術常識に基づいて構成されるものを含むものである。
【００３１】
（第１の実施形態）
図１は本発明に係るスイッチングデバイス駆動装置および半導体装置の第１の実施形態の具体的な構成を示すブロック図である。以下に、図１を用いて、本発明に係るスイッチングデバイス駆動装置の第１の実施形態を説明する。
【００３２】
スイッチングデバイス１１をＯＮ／ＯＦＦ駆動（スイッチング動作）するスイッチングデバイス駆動装置１は、ゲート制御信号（ＧＣ）が入力されるＩ／Ｆ（インターフェース）回路２０と、Ｉ／Ｆ回路２０からの信号（ＵＤ）が入力され電源側（ＶＣＣ）に接続された制御電流ソース回路２１と、Ｉ／Ｆ回路２０からの信号（ＬＤ）が入力され、接地側に接続された制御電流シンク回路２２と、を有して構成されている。制御電流ソース回路２１と制御電流シンク回路２２の出力は、スイッチングデバイス駆動装置１の出力としてスイッチングデバイス１１のゲート端子（Ｇ）に入力される。第１の実施形態において、スイッチングデバイス１１としてはゲートにｐ型領域またはショットキー電極を用いたＦＥＴ１１ａで説明するが、本発明のスイッチングデバイス駆動装置によりＯＮ／ＯＦＦ駆動されるスイッチングデバイス１１としてはバイポーラ・トランジスタでも適用可能である。
【００３３】
第１の実施形態のスイッチングデバイス駆動装置１において、Ｉ／Ｆ回路２０は、ゲート制御信号（ＧＣ）が入力されて、制御電流ソース回路２１の入力駆動信号（ＵＤ）と、制御電流シンク回路２２の入力駆動信号（ＬＤ）を生成する。制御電流ソース回路２１は、入力された入力駆動信号（ＵＤ）のＨレベルまたはＬレベルに応じて、スイッチングデバイス１１のＦＥＴ１１ａのゲート端子（Ｇ）にゲート電流（ＩＧ）を出力（ソース出力）する。制御電流シンク回路２２は、入力された入力駆動信号（ＬＤ）のＬレベルまたはＨレベルに応じて、スイッチングデバイス１１のＦＥＴ１１ａのゲート端子（Ｇ）にゲート電流（ＩＧ）を出力（シンク出力）する。このように、制御電流ソース回路２１および制御電流シンク回路２２の各々の出力は、スイッチングデバイス駆動装置１の出力端子を経由してＦＥＴ１１ａのゲート端子（Ｇ）に接続されている。
【００３４】
制御電流ソース回路２１は、２つの定電流源１４，１５を備えている。一方の定電流源１４には、入力駆動信号（ＵＤ）により駆動制御されるスイッチ回路７が設けられており、定電流源１４の定電流（Ｉ１）が入力駆動信号（ＵＤ）に応じてＦＥＴ１１ａのゲート端子（Ｇ）へソース出力される。他方の定電流源１５には、入力駆動信号（ＵＤ）と、この入力駆動信号（ＵＤ）を所定の遅延時間ＤＴ１だけ遅延させた信号（ＵＤＬ）とから波形成形された駆動信号（ＵＤ２）により駆動制御されるスイッチ回路８が設けられている。このスイッチ回路８が駆動信号（ＵＤ２）により駆動制御されることにより、定電流源１５の定電流（Ｉ２）が定電流（Ｉ１）と同時にＦＥＴ１１ａのゲート端子（Ｇ）へソース出力されるとともに、所定の遅延時間ＤＴ１が経過した後にＦＥＴ１１ａのゲート端子（Ｇ）への供給が遮断される。
【００３５】
なお、図１においては、第１の実施形態のスイッチングデバイス駆動装置１における制御電流ソース回路２１の２つの定電流源１４，１５とスイッチ回路７，８を用いてＦＥＴ１１ａのゲート端子（Ｇ）へソース出力する回路構成について説明したが、具体的には図３に示す回路構成を例示することができる。
【００３６】
図３に示される回路構成では、２つの定電流源（Ｉ１，Ｉ２）と複数のバイポーラ型トランジスタを有しており、駆動信号（ＵＤ，ＵＤ２）が入力されて、１つの電流出力端子からゲート電流（ＩＧ）が出力される構成である。図３の例示においては、複数のバイポーラ型トランジスタを用いて、駆動信号（ＵＤ，ＵＤ２）によりゲート電流（ＩＧ）を制御する構成であるが、これらのバイポーラ型トランジスタをＭＯＳ型トランジスタに置き換えても構成することも可能であり、同様の効果を奏する。
【００３７】
図２は、ゲート制御信号（ＧＣ）、駆動信号（ＵＤ，ＬＤ，ＵＤＬ，ＵＤ２）、およびゲート電流（ＩＧ）、定電流（Ｉ１，Ｉ２）等の関係を示すタミング波形図である。図２に示すタイミング波形図を用いて、スイッチングデバイス１１としてのＦＥＴ１１ａのゲート端子（Ｇ）へゲート電流（ＩＧ）がソース出力される仕組みについて詳しく説明する。
【００３８】
なお、本発明に係る第１の実施形態のスイッチングデバイス駆動装置１において、図２のタイミング波形図ではゲート制御信号（ＧＣ）がＨレベルのとき、ゲート電流（ＩＧ）がソース出力されるよう構成した例で説明しているが、ゲート制御信号（ＧＣ）がＬレベルのときゲート電流（ＩＧ）がソース出力されるように構成しても良い。
【００３９】
また、第１の実施形態のスイッチングデバイス駆動装置１において、図２に示される各信号の極性は、図２に示される通りの極性である必要はなく、これらの信号と逆極性であっても良く、若しくは、各信号間の相対的な極性関係も図２に示す通りの極性関係でなくても良い。これは、これらの信号に関する具体的な極性関係が、制御電流ソース回路２１および制御電流シンク回路２２の回路設計という本発明の目的を達成するための手段に関する事であり、本発明のスイッチングデバイス駆動装置の目的に関係するものではないからである。
【００４０】
図２のタイミング波形図に示すように、ゲート制御信号（ＧＣ）がＨレベルになると、Ｉ／Ｆ回路２０は、制御電流シンク回路２２の入力駆動信号（ＬＤ）をＬレベルとし、その時から所定の遅延時間ＤＳの経過後に制御電流ソース回路２１の入力駆動信号（ＵＤ）をＨレベルとする。制御電流ソース回路２１および制御電流シンク回路２２においては、入力駆動信号（ＵＤ，ＬＤ）がＨレベルであれば、それぞれの動作がアクテイブになり、各定電流Ｉ１，Ｉ２，Ｉ３が出力されうる状態となる。
【００４１】
なお、Ｉ／Ｆ回路２０が各入力駆動信号（ＵＤ，ＬＤ）の極性を同時に切替えないで、遅延時間ＤＳだけずらして重複しないように切替えを行うのは、制御電流ソース回路２１と制御電流シンク回路２２から同時に定電流が出力されることを避けるためである。ただし、制御電流ソース回路２１および制御電流シンク回路２２において、同時に定電流を出力することに問題がないのであれば、ゲート制御信号（ＧＣ）がＨレベルになると同時に、Ｉ／Ｆ回路２０は、制御電流シンク回路２２の入力駆動信号（ＬＤ）をＬレベルとし、同時に、制御電流ソース回路２１の入力駆動信号（ＵＤ）をＨレベルとしても良い。
【００４２】
入力駆動信号（ＵＤ）がＨレベルになると、定電流Ｉ１はスイッチ回路７を介してＦＥＴ１１ａのゲート端子（Ｇ）へ出力される。入力駆動信号（ＵＤ）の反転信号と第１の遅延回路２により遅延時間ＤＴ１だけ前記入力駆動信号（ＵＤ）を遅延した信号（ＵＤＬ）が２入力ＮＯＲ回路５に入力されて、駆動信号（ＵＤ２）が成形される。
駆動信号（ＵＤ２）は入力駆動信号（ＵＤ）の立ち上がりエッジから遅延時間ＤＴ１の時間だけＨレベルの信号となる。この信号（ＵＤ２）がＨレベルの期間だけ、定電流Ｉ２がＦＥＴ１１ａのゲート端子（Ｇ）へ出力される。
【００４３】
上記において説明した作用の結果として、ゲート制御信号（ＧＣ）がＨレベルになった後、遅延時間ＤＳ後に、ＦＥＴ１１ａのゲート端子（Ｇ）には、下記式（１）のゲート電流（ＩＧ）が流れ込む。
【００４４】
ＩＧ＝Ｉ１＋Ｉ２ ・・・・・・（１）
【００４５】
上記のようにＦＥＴ１１ａのゲート端子（Ｇ）にゲート電流（ＩＧ）が流れ込んだ後、遅延時間ＤＴ１の後に、ゲート端子（Ｇ）には、下記式（２）のゲート電流（ＩＧ）が流れ込む。
【００４６】
ＩＧ＝Ｉ１ ・・・・・・・・・（２）
【００４７】
前述したように、ゲート制御信号（ＧＣ）がＨレベルである期間は、入力駆動信号（ＬＤ）はＬベルとなり、制御電流シンク回路２２の定電流Ｉ３はＦＥＴ１１ａのゲート端子（Ｇ）に出力されない。
【００４８】
次に、ゲート制御信号（ＧＣ）がＬレベルに変化すると、遅延時間ＤＳの後に入力駆動信号（ＵＤ）はＬレベルとなり、さらに遅延時間ＤＳの後に入力駆動信号（ＬＤ）はＨレベルとなる。これは、前述の説明と同じく、制御電流シンク回路２２と制御電流ソース回路２１が同時に出力状態となることを避けるためである。もし、制御電流シンク回路２２と制御電流ソース回路２１が同時に出力されることに問題がないのであれば、ゲート制御信号（ＧＣ）がＬレベルになると、Ｉ／Ｆ回路２０は、制御電流ソース回路２１の入力駆動信号（ＵＤ）をＬレベルとし、同時に制御電流シンク回路２２の入力駆動信号（ＬＤ）をＨレベルとしても良い。
【００４９】
図１から理解できるように、入力駆動信号（ＵＤ）がＬレベルになることにより、駆動信号（ＵＤ２）は必ずＬレベルとなり、制御電流ソース回路２１の定電流Ｉ１，Ｉ２はＦＥＴ１１ａのゲート端子（Ｇ）に出力されなくなる。一方、入力駆動信号（ＬＤ）がＨレベルとなることにより、制御電流シンク回路２２の定電流Ｉ３はＦＥＴ１１ａのゲート端子（Ｇ）に出力される。
【００５０】
入力駆動信号（ＬＤ）および第２の遅延回路３により遅延時間ＤＴ２だけ入力駆動信号（ＬＤ）を遅延した信号（ＬＤＬ）が２入力ＡＮＤ回路６に入力されて、ＡＮＤ論理により駆動信号（ＬＤ２）が形成される。成形された駆動信号（ＬＤ２）は、入力駆動信号（ＬＤ）の立ち上がりエッジから遅延時間ＤＴ２だけ遅らせた信号である。入力駆動信号（ＬＤ）と駆動信号（ＬＤ２）の立下りエッジは、同じタイミングである。この駆動信号（ＬＤ２）がＨレベルの期間だけ、シンクトランジスタ９のゲート電圧がＨレベルとなり、シンクトランジスタ９がＯＮ状態となる。
上記において説明した作用の結果として、ゲート制御信号（ＧＣ）がＬレベルになった後、遅延時間ＤＳの２倍の時間後、すなわち入力駆動信号（ＬＤ）がＨレベルに立ち上がった時から、ＦＥＴ１１ａのゲート端子（Ｇ）からは、下記式（３）のゲート電流（ＩＧ）が引き抜かれる。
【００５１】
ＩＧ＝Ｉ３ ・・・・・・・・・・（３）
【００５２】
上記のように、ＦＥＴ１１ａのゲート端子（Ｇ）からゲート電流（ＩＧ）が引き抜かれて、入力駆動信号（ＬＤ）がＨレベルに立ち上がりから遅延時間ＤＴ２の後に、シンクトランジスタ９がＯＮ状態となり、ゲート端子（Ｇ）は、シンク電流能力の高い低インピーダンス状態となり、ほぼＧＮＤ電圧に固定される。
【００５３】
本発明に係る第１の実施形態のスイッチングデバイス駆動装置において、前述の定電流Ｉ１，Ｉ２，Ｉ３の値、第１の遅延回路２の遅延時間ＤＴ１、および第２の遅延回路３の遅延時間ＤＴ２は任意に設定できるよう構成されている。したがって、本発明に係る第１の実施形態のスイッチングデバイス駆動装置は、ゲートにｐ型領域またはショットキー電極を用いたＦＥＴ１１ａの閾値電圧がばらついた時でも、ＯＦＦ状態からＯＮ状態、またはＯＮ状態からＯＦＦ状態へ切り替わる遷移動作時におけるＦＥＴ１１ａの出力電圧のスルーレートのばらつきを抑制することができ、すなわちスイッチング速度のばらつきを抑制することができる構成となる。
【００５４】
また、上記のように構成された第１の実施形態のスイッチングデバイス駆動装置においては、ＦＥＴ１１ａをＯＦＦ状態からＯＮ状態へ切り替わる遷移動作時、またはＯＮからＯＦＦへの遷移動作時における出力電圧のスルーレートを所望の値に容易に設定することができる構成となる。
【００５５】
さらに、第１の実施形態のスイッチングデバイス駆動装置においては、スイッチングデバイスであるＦＥＴ１１ａの定常的なＯＮ動作状態により、当該ＦＥＴ１１ａのゲート端子（Ｇ）に不必要なゲート電流（ＩＧ）が流れなくなり、パワー損失の防止が図られている。
【００５６】
以下に、第１の実施形態のスイッチングデバイス駆動装置の構成において、上記のように、スイッチング速度のばらつき抑制、出力電圧のスルーレートの設定容易性、およびスイッチングデバイスの定常的なＯＮ動作状態におけるパワー損失の防止を図ることができることに関する動作原理について説明する。
【００５７】
図２に図示されているように、ゲート制御信号（ＧＣ）がＬレベルからＨレベルに変化して、一方の入力駆動信号（ＬＤ）がＬレベルになり、他方の入力駆動信号（ＵＤ）が遅延時間ＤＳの後にＨレベルになる。このように入力駆動信号（ＵＤ）がＨレベルになると、ＦＥＴ１１ａのゲート端子（Ｇ）にゲート電流（ＩＧ）が流入し始める。この時のゲート電流（ＩＧ）は式（１）で示された電流値（Ｉ１＋Ｉ２）となる。この結果、ゲート端子電圧はゲート電流（ＩＧ）の流入により、上昇し、やがてこのＦＥＴ１１ａがＯＮ状態となりＯＮ動作を始めるＶＧＳｏｎ電圧に達する（図２参照）。この時点からＦＥＴ１１ａは、ＯＦＦの状態から、図１に図示されているＦＥＴ１１ａのドレイン端子（Ｄ）に接続されている負荷１０を駆動し始める過度状態を経て、完全に負荷１０を駆動するＯＮ動作の状態に至る。
【００５８】
一方、ＦＥＴ１１ａの出力電圧であるドレイン電圧（ＶＤＳ）は、ＦＥＴ１１ａのＯＦＦの状態では負荷１０の他端に接続されているパワー電源１２の電圧（ＶＳ）となる。ＦＥＴ１１ａがＯＮ動作した状態においては、ＦＥＴ１１ａのドレイン電圧（ＶＤＳ）は、ＦＥＴ１１ａのＯＮ抵抗と負荷１０と電圧（ＶＳ）で決まるＯＮ電圧に達する。このＯＮ電圧は０Ｖに近い電圧である。
【００５９】
ここで述べているＦＥＴ１１ａの出力電圧（ドレイン電圧）の立ち下りスルーレートとは、ＦＥＴ１１ａのドレイン電圧（ＶＤＳ）が電圧（ＶＳ）からＯＮ電圧に達するまでの時間的な傾きを意味する。ＦＥＴ１１ａのゲート電圧がＶＧＳｏｎ電圧に達して、ＦＥＴ１１ａが負荷１０を駆動し始める過度状態においては、ゲート電流（ＩＧ）はＦＥＴ１１ａのゲート容量（図示無し）に電荷を充電するのではなく、ＦＥＴ１１ａのドレイン電圧が電圧（ＶＳ）からＯＮ電圧に向けて下がり始めるために、ゲート電流（ＩＧ）の大部分はＦＥＴ１１ａのゲート／ドレイン間容量（図示無し）に流れ込む。この現象により、ゲート／ドレイン間容量の両端電圧が下がり、ＦＥＴ１１ａの出力電圧であるドレイン電圧は低下する。
【００６０】
以上の説明からわかるように、立ち下がりスルーレートはゲート電流（ＩＧ）とＦＥＴ１１ａのゲート／ドレイン間容量とを用いて、以下の近似式で表現することが可能である。
【００６１】
立ち下がりスルーレート＝
ゲート電流（ＩＧ）／（ＦＥＴ１１ａのゲート／ドレイン間容量）・・・・（４）
【００６２】
ここまでは、ＦＥＴ１１ａがＯＦＦの状態からＯＮ動作の状態に至るまでの過度的な状態について、立ち下がりスルーレートの関係式が式（４）により近似できることを説明してきた。このことは、ＦＥＴ１１ａがＯＮ動作の状態からＯＦＦの状態に至るまでの過度的な状態についての立ち上りスルーレートについても同様に成り立つ。その動作原理は基本的に同じであるため、その説明は省略する。
【００６３】
前述の式（４）から理解できるように、スルーレートはＦＥＴ１１ａの閾値電圧に依存しない。したがって、本発明に係る第１の実施形態のスイッチングデバイス駆動装置１における定電流Ｉ１，Ｉ２，Ｉ３の電流値が、このスイッチングデバイス駆動装置１の出力電圧（すなわち、ＦＥＴ１１ａのゲート電圧）に依存しないように設計されていれば、第１の実施形態のスイッチングデバイス駆動装置１は、ＦＥＴ１１ａの閾値電圧がばらついてもＦＥＴ１１ａの出力電圧のスルーレートがばらつかず、スイッチング速度のばらつきの抑制されたものとなる。
【００６４】
また、第１の実施形態のスイッチングデバイス駆動装置においては、図２から理解できるように、ＦＥＴ１１ａのＯＦＦの状態からＯＮ動作への立ち下りスルーレートを決めるゲート電流（ＩＧ）は、前述の式（１）における「ＩＧ」である。また、ＦＥＴ１１ａのＯＮ動作からＯＦＦの状態へ切り替わる立ち上りスルーレートを決めるゲート電流（ＩＧ）は、前述の式（３）式における「ＩＧ」である。したがって、立ち下りスルーレートを所望の値に設定する場合には、スイッチングデバイス駆動装置１の駆動対象であるＦＥＴ１１ａのゲート／ドレイン容量を考慮して電流値（Ｉ１＋Ｉ２）を適切な値に設定すればよい。また、立ち上りスルーレートを所望の値に設定する場合には、同様に電流値（Ｉ３）を適切な値に設定すればよい。
【００６５】
図２に図示されているように、第１の遅延回路２の遅延時間ＤＴ１を適切に設定することにより、ＦＥＴ１１ａがＯＮ動作状態において、完全に負荷１０を駆動した状態（負荷駆動維持状態）では、負荷駆動維持に必要なゲート電流ＩＧを式（２）に示す値、すなわちＩＧ＝Ｉ１に設定することができる。このように、負荷駆動維持状態において、ゲート電流（ＩＧ）を電流値（Ｉ１）に設定することにより、ゲートにｐ型領域またはショットキー電極を用いたＦＥＴ１１ａの定常的なＯＮ動作状態において、ＦＥＴ１１ａのゲート端子（Ｇ）に不必要なゲート電流（ＩＧ）を流すことによるパワー損失を防止することができる。
【００６６】
また、第１の実施形態のスイッチングデバイス駆動装置においては、図２に図示されているように、ゲート制御信号（ＧＣ）がＨレベルからＬレベルになった時から（２＊ＤＳ＋ＤＴ２）時間が経過した後に信号（ＬＤ２）がＨレベルになる。この結果、制御電流シンク回路２２のシンクトランジスタ９がＯＮ動作となり、ＦＥＴ１１ａのゲート端子（Ｇ）を０Ｖに近い電圧で電流能力の高い低インピーダンスの状態にしている。このように構成されているため、第１の実施形態のスイッチングデバイス駆動装置は、ＦＥＴ１１ａが定常的なＯＦＦ動作状態になった時において、ＦＥＴ１１ａのドレイン／ソース間容量を通してゲート端子（Ｇ）へ容量性電流が流れ込む状態になっても、ＦＥＴ１１ａのゲート電圧をこのＦＥＴ１１ａのＯＦＦ状態の電圧に維持することができる。この効果は、第１の実施形態のスイッチングデバイス駆動装置１、およびゲートにｐ型領域またはショットキー電極を用いたＦＥＴ１１ａで構成された１組の半導体装置を低圧側と高圧側を２段に直列に積む構成の半ブリッジ、Ｈブリッジ、３相インバータ回路等において、低圧側と高圧側の２つのＦＥＴ１１ａが同時にＯＮ動作するシユートスルー(貫通モード)の危険回避に役立つ。
【００６７】
本発明のスイッチングデバイス駆動装置における目的の１つとしては、図２に図示されているゲート電流（ＩＧ）において、電流値（Ｉ１，Ｉ２，Ｉ３）、および遅延時間（ＤＴ１，ＤＴ２）で特徴づけられている時間プロファイルを容易に設定できる回路を提供することにある。本発明に係る第１の実施形態のスイッチングデバイス駆動装置において想定しているゲート電流（ＩＧ）の時間プロファイルは以下のように決められている。
【００６８】
（１）ゲート電流（ＩＧ）の電流値は、前述のように所望の立ち上りスルーレートと、立ち下りスルーレートと、ＦＥＴ１１ａの負荷駆動時のゲート電流特性と、ＦＥＴ１１ａのゲート／ドレイン間容量で決める。具体的には、ゲート電流（ＩＧ）の電流値を、下記のように決める。
（Ａ）電流値（Ｉ１）は、ＦＥＴ１１ａの負荷駆動時のゲート電流特性のばらつきを考慮した上で、図２に示す「負荷駆動維持状態」における負荷駆動維持に必要なＦＥＴ１１ａのゲート電流（ＩＧ）とする。
（Ｂ）電流値（Ｉ１＋Ｉ２）は、「Ｃｇｄ」をＦＥＴ１１ａのゲート／ドレイン間容量とした場合、下記式（５）により決まる。
【００６９】
（Ｉ１＋Ｉ２）＝（所望の立ち下りスルーレート）＊（Ｃｇｄ） ・・・・（５）
【００７０】
（Ｃ）電流値（Ｉ３）は、下記式（６）により決まる。
【００７１】
（Ｉ３）＝（所望の立ち上りスルーレート）＊（Ｃｇｄ） ・・・・・・・（６）
【００７２】
なお、一般的に、ゲート／ドレイン間容量Ｃｇｄはドレイン／ソース間電圧に依存して変化するため、式（５）および式（６）の「Ｃｇｄ」は同じ容量値とはならないことがある。この点を考慮して式（５）および式（６）における電流値（Ｉ１，Ｉ２，Ｉ３）を決めることが必要である。
【００７３】
（２）遅延時間（ＤＴ１，ＤＴ２）は、定電流源１４，１５，１６の電流値（Ｉ１，Ｉ２，Ｉ３）と、ＦＥＴ１１ａのゲート／ドレイン間容量（Ｃｇｄ）と、ＦＥＴ１１ａのゲート／ソース容量（Ｃｇｓ）と、負荷駆動時のゲート電圧特性と、これらの要素のばらつき公差で決まる。具体的には、遅延時間（ＤＴ１，ＤＴ２）を、以下のように決める。
【００７４】
（Ａ）遅延時間（ＤＴ１）は下記式（７）および式（８）により求める。
【００７５】
ＤＴ１＝
｛（ＶＳ−０Ｖ）／（所望の立ち下りスルーレート）＋Ｔｏｎ＋ΔＴｏｎ｝
・・・（７）
【００７６】
Ｔｏｎ＝｛ＶＧＳｏｎ＊（Ｃｇｓ＋Ｃｇｄ）｝／（Ｉ１＋１２） ・・・・・（８）
【００７７】
式（７）および式（８）において、「Ｔｏｎ」は図２に図示されているように、ゲート電圧ＶＧＳが０ＶからＦＥＴ１１ａがＯＮ動作を始めるゲート電圧ＶＧＳｏｎに達する時間である。また、「ΔＴｏｎ」は「ＶＧＳｏｎ」、「Ｃｇｓ」、「Ｃｇｄ」、「Ｉ１」および「Ｉ２」のばらつき公差で決まるＴｏｎの公差である。ここで、「ＶＳ」はパワー電源１２の電圧、「Ｃｇｓ」はＦＥＴ１１ａのゲート／ソース間容量である。
【００７８】
（Ｂ）遅延時間（ＤＴ２）は下記式（９）および式（１０）により求める。
【００７９】
ＤＴ２＝
｛（ＶＳ−０Ｖ）／（所望の立ち上りスルーレート）＋Ｔｏｆｆ＋ΔＴｏｆｆ｝
・・・・・・（９）
【００８０】
Ｔｏｆｆ＝
｛（ＶＧＳ（Ｉ１）−ＶＧＳｏｎ）＊（Ｃｇｓ＋Ｃｇｄ）｝／（Ｉ３）
・・・・・・（１０）
【００８１】
式
（９）および式（１０）において、「Ｔｏｆｆ」は図２に図示されているように、ゲート電圧ＶＧＳが後述のＶＧＳ(Ｉ１)から前述のＶＧＳｏｎに達するまでの時間である。また、「ΔＴｏｆｆ」は「ＶＧＳ（Ｉ１）」、「ＶＧＳｏｎ」、「Ｃｇｓ」、「Ｃｇｄ」、「Ｉ３」のばらつき公差で決まる「Ｔｏｆｆ」の公差である。ここで、「ＶＧＳ（Ｉ１）」はゲート電流（ＩＧ）が電流値（Ｉ１）の時におけるＦＥＴ１１ａのゲート／ソース間電圧である。
【００８２】
上記のように定電流源１４，１５，１６の電流値（Ｉ１，Ｉ２，Ｉ３）および遅延時間（ＤＴ１，ＤＴ２）の設定値を求めることにより、本発明に係る第１の実施形態のスイッチングデバイス駆動装置におけるＦＥＴ１１ａのゲート電流（ＩＧ）の時間プロファイルを所望の状態に容易に設定することができる。上記の結果、第１の実施形態のスイッチングデバイス駆動装置がスイッチングデバイスに対して駆動制御することにより、ゲートにｐ型領域またはショットキー電極を用いたスイッチングデバイスとしてのＦＥＴ１１ａの閾値電圧がばらついた時でも、当該ＦＥＴ１１ａの出力電圧のスルーレートのばらつきを抑制することができ、すなわちスイッチング速度のばらつきを抑制することができるとともに、ＦＥＴ１１ａの定常的なＯＮ動作状態で不要なゲート電流によるパワー損失を防止し、且つ所望のスルーレートを容易に設定することができる。
【００８３】
なお、第１の実施形態において説明したスイッチングデバイス駆動装置１と、その駆動制御対象であるスイッチングデバイス１１を備えた半導体装置においては、上記のスイッチングデバイス駆動装置１による優れた効果を保持するとともに、省エネルギー化が図られた信頼性の高い装置となる。
【００８４】
（第２の実施形態）
図４は、本発明に係るスイッチングデバイス駆動装置および半導体装置の第２の実施形態の具体的な構成を示すブロック図である。以下に、図４を用いて、本発明に係るスイッチングデバイス駆動装置および半導体装置の第２の実施形態を説明する。なお、第２の実施形態のスイッチングデバイス駆動装置および半導体装置の説明において、前述の第１の実施形態のスイッチングデバイス駆動装置および半導体装置と同じ機能、構成を有するものには同じ符号を付して、その説明は省略する。
スイッチングデバイス１１をＯＮ／ＯＦＦ駆動（スイッチング動作）するスイッチングデバイス駆動装置３０は、ゲート制御信号（ＧＣ）が入力されるＩ／Ｆ（インターフェース）回路３１と、Ｉ／Ｆ回路３１からの信号（ＵＤ）が入力され電源側（ＶＣＣ）に接続された制御電流ソース回路４０と、Ｉ／Ｆ回路３１からの信号（ＬＤ）が入力され、接地側に接続された制御電流シンク回路４１と、２つの閾値電圧（ＶｔｈＨ，ＶｔｈＬ）を持つヒステリシス・コンパレータ３２を有する比較器３９とを有して構成されている。制御電流ソース回路４０と制御電流シンク回路４１の出力は、スイッチングデバイス駆動装置３０の出力としてスイッチングデバイス１１のゲート端子（Ｇ）に入力される。第２の実施形態において、スイッチングデバイス１１としてはゲートにｐ型領域またはショットキー電極を用いたＦＥＴ１１ａで説明するが、本発明のスイッチングデバイス駆動装置によりＯＮ／ＯＦＦ駆動されるスイッチングデバイス１１としてはバイポーラ・トランジスタでも適用可能である。
【００８５】
上記のように、第２の実施形態のスイッチングデバイス駆動装置３０の出力端子は、ゲートにｐ型領域またはショットキー電極を用いたＦＥＴ１１ａのゲート端子（Ｇ）に接続されており、スイッチングデバイス駆動装置３０の入力端子にはＦＥＴ１１ａのゲート端子（Ｇ）に当該ＦＥＴ１１ａをＯＮ／ＯＦＦ駆動させるためのゲート電流（ＩＧ）のソース／シンク出力制御を行うゲート制御信号（ＧＣ）が入力される。
【００８６】
第２の実施形態のスイッチングデバイス駆動装置３０において、Ｉ／Ｆ回路３１はゲート制御信号（ＧＣ）により制御電流ソース回路４０の入力駆動信号（ＵＤ）と制御電流シンク回路４１の入力駆動信号（ＬＤ）を生成する。制御電流ソース回路４０はＩ／Ｆ回路３１からの入力駆動信号（ＵＤ）および比較器３９からの信号に応じてＦＥＴ１１ａのゲート端子（Ｇ）にゲート電流（ＩＧ）をソース出力する。制御電流シンク回路４１はＩ／Ｆ回路３１からの入力駆動信号（ＬＤ）および比較器３９からの信号に応じてＦＥＴ１１ａのゲート端子（Ｇ）にゲート電流（ＩＧ）をシンク出力する。比較器３９は２つの閾値電圧（ＶｔｈＨ，ＶｔｈＬ）を持つヒステリシス・コンパレータ３２を有して構成されている。
【００８７】
ＦＥＴ１１ａのゲート端子（Ｇ）の電圧（ゲート端子電圧）はヒステリシス・コンパレータ３２の反転入力端子（−）に入力される。ヒステリシス・コンパレータ３２の他方の入力端子（＋）には２つの閾値電圧が入力され、ヒステリシス・コンパレータ３２はゲート端子電圧を２つの閾値電圧と比較する。ヒステリシス・コンパレータ３２は、比較結果に応じた信号（ＣＯ）を制御電流ソース回路４０と制御電流シンク回路４１に出力する。制御電流ソース回路４０と制御電流シンク回路４１の各々の出力端子は、スイッチングデバイス駆動装置３０の出力端子を経由してＦＥＴ１１ａのゲート端子（Ｇ）に接続されている。
【００８８】
制御電流ソース回路４０は、２つの定電流源４２，４３を備えている。一方の定電流源４２には、入力駆動信号（ＵＤ）により駆動制御されるスイッチ回路３５が設けられており、定電流源４２の定電流（Ｉ１）が入力駆動信号（ＵＤ）に応じてＦＥＴ１１ａのゲート端子（Ｇ）へソース出力される。他方の定電流源４３には、入力駆動信号（ＵＤ）と、ヒステリシス・コンパレータ３２からの信号（ＣＯ）とから波形成形された入力駆動信号（ＵＤ２）により駆動制御されるスイッチ回路３６が設けられている。このスイッチ回路３６が入力駆動信号（ＵＤ２）により駆動制御されることにより、定電流源３６の定電流（Ｉ２）が定電流（Ｉ１）と同時にＦＥＴ１１ａのゲート端子（Ｇ）へソース出力されるとともに、ヒステリシス・コンパレータ３２からの信号（ＣＯ）に応じてＦＥＴ１１ａのゲート端子（Ｇ）への供給が遮断される。
【００８９】
なお、図４においては、第２の実施形態のスイッチングデバイス駆動装置３０おける制御電流ソース回路４０の２つの定電流源４２，４３とスイッチ回路３５，３６を用いてＦＥＴ１１ａのゲート端子（Ｇ）へソース出力する回路構成について説明したが、具体的には、前述の第１の実施形態において説明した図３に示す回路構成と同じ構成を例示することができる。
【００９０】
前述のように、図３に示される回路構成では、２つの定電流源（Ｉ１，Ｉ２）と複数のバイポーラ型トランジスタを有しており、駆動信号（ＵＤ，ＵＤ２）が入力されて、１つの電流出力端子からゲート電流（ＩＧ）が出力される構成である。図３の例示においては、複数のバイポーラ型トランジスタを用いて、駆動信号（ＵＤ，ＵＤ２）によりゲート電流（ＩＧ）を制御する構成であるが、これらのバイポーラ型トランジスタをＭＯＳ型トランジスタに置き換えても構成することも可能であり、同様の効果を奏する。
【００９１】
図５は、ゲート制御信号（ＧＣ）、駆動信号（ＵＤ，ＵＤ２）、およびゲート電流（ＩＧ）、定電流（Ｉ１，Ｉ２）等の関係を示すタミング波形図である。図５に示すタイミング波形図を用いて、スイッチングデバイス１１としてのＦＥＴ１１ａのゲート端子（Ｇ）へゲート電流（ＩＧ）がソース出力される仕組みについて詳しく説明する。
【００９２】
なお、本発明に係る第２の実施形態のスイッチングデバイス駆動装置３０において、図５のタイミング波形図ではゲート制御信号（ＧＣ）がＨレベルのとき、ゲート電流（ＩＧ）がソース出力されるよう構成した例で説明しているが、ゲート制御信号（ＧＣ）がＬレベルのときゲート電流（ＩＧ）がソース出力されるように構成しても良い。
【００９３】
また、第２の実施形態のスイッチングデバイス駆動装置３０において、図５に示される各信号の極性は、図５に示される通りの極性である必要はなく、これらの信号と逆極性であっても良く、若しくは、各信号間の相対的な極性関係も図５に示す通りの極性関係でなくても良い。これは、これらの信号に関する具体的な極性関係が、制御電流ソース回路４０、制御電流シンク回路４１およびヒステリシス・コンパレータ３２の回路設計という本発明の目的を達するための手段に関する事であり、本発明のスイッチングデバイス駆動装置３０の目的に関係するものではないからである。
【００９４】
図５のタイミング波形図に示すように、ゲート制御信号（ＧＣ）がＨレベルになると、Ｉ／Ｆ回路３１は、制御電流シンク回路４１の入力駆動信号（ＬＤ）がＬレベルとし、その時から所定の遅延時間ＤＳの経過後に制御電流ソース回路４０の入力駆動信号（ＵＤ）をＨレベルとする。制御電流ソース回路４０および制御電流シンク回路４１においては、入力駆動信号（ＵＤ，ＬＤ）がＨレベルであれば、それぞれの動作がアクテイブになり、各定電流Ｉ１，Ｉ２，Ｉ３が出力されうる状態となる。
【００９５】
なお、Ｉ／Ｆ回路３１が各入力駆動信号（ＬＤ，ＵＤ）の極性を同時に切替えないで、遅延時間ＤＳだけずらして重複しないように切替えを行うのは、制御電流ソース回路４０および制御電流シンク回路４１において、同時に定電流が出力されることを避けるためである。ただし、制御電流ソース回路４０および制御電流シンク回路４１において、同時に定電流を出力することに問題がないのであれば、ゲート制御信号（ＧＣ）がＨレベルになると同時に、Ｉ／Ｆ回路３１は、制御電流シンク回路４１の入力駆動信号ＬＤをＬレベルとし、同時に、制御電流ソース回路４０の入力駆動信号（ＵＤ）をＨレベルとしても良い。
【００９６】
入力駆動信号（ＵＤ）がＨレベルになると、定電流Ｉ１はスイッチ回路３５を介してＦＥＴ１１ａのゲート端子（Ｇ）へ出力される。入力駆動信号（ＵＤ）とヒステリシス・コンパレータ３２の信号（ＣＯ）は２入力ＡＮＤ回路３３に入力される。２入力ＡＮＤ回路３３においてＡＮＤ論理で成形された駆動信号（ＵＤ２）は、入力駆動信号（ＵＤ）の立ち上がりエッジと同時にＨレベルとなり、ＦＥＴ１１ａのゲート端子電圧がヒステリシス・コンパレータ３２のＨレベルの閾値電圧（ＶｔｈＨ）を超えるとＬレベルとなる。この信号（ＵＤ２）がＨレベルの期間だけ、定電流Ｉ２がＦＥＴ１１ａのゲート端子（Ｇ）へ出力される。
【００９７】
上記において説明した作用の結果として、ゲート制御信号（ＧＣ）がＨレベルになった後、遅延時間ＤＳ後に、ＦＥＴ１１ａのゲート端子（Ｇ）には、下記式（１１）のゲート電流（ＩＧ）が流れ込む。
【００９８】
ＩＧ＝Ｉ１＋Ｉ２ ・・・・・・（１１）
【００９９】
上記のようにＦＥＴ１１ａのゲート端子（Ｇ）にゲート電流（ＩＧ）が流れ込んだ後、ＦＥＴ１１ａのゲート端子電圧がヒステリシス・コンパレータ３２のＨレベルの閾値電圧（ＶｔｈＨ）を超えた時、ゲート端子（Ｇ）には、下記式（１２）のゲート電流（ＩＧ）が流れる。
【０１００】
ＩＧ＝Ｉ１ ・・・・・・・・・・（１２）
【０１０１】
前述したように、ゲート制御信号（ＧＣ）がＨレベルである期間は、入力駆動信号（ＬＤ）はＬベルとなり、制御電流シンク回路４１の定電流Ｉ３はＦＥＴ１１ａのゲート端子（Ｇ）に出力されない。
【０１０２】
次に、ゲート制御信号（ＧＣ）がＬレベルに変化すると、遅延時間ＤＳの後に入力駆動信号（ＵＤ）はＬレベルとなり、さらに遅延時間ＤＳの後に入力駆動信号（ＬＤ）はＨレベルとなる。これは、前述の説明と同じく、制御電流シンク回路４１と制御電流ソース回路４０が同時に出力されることを避けるためである。もし、制御電流シンク回路４１と制御電流ソース回路４０が同時に出力されることに問題がないのであれば、ゲート制御信号（ＧＣ）がＬレベルになると、Ｉ／Ｆ回路３１は、制御電流ソース回路４０の入力駆動信号（ＵＤ）をＬレベルとし、同時に制御電流シンク回路４１の入力駆動信号（ＬＤ）をＨレベルとしても良い。
【０１０３】
図４から理解できるように、入力駆動信号（ＵＤ）がＬレベルになることにより、駆動信号（ＵＤ２）は必ずＬレベルとなり、制御電流ソース回路４０の定電流Ｉ１，Ｉ２はＦＥＴ１１ａのゲート端子（Ｇ）に出力されなくなる。一方、入力駆動信号（ＬＤ）がＨレベルとなることにより、制御電流シンク回路４１の定電流Ｉ３はＦＥＴ１１ａのゲート端子（Ｇ）に出力される。
【０１０４】
入力駆動信号（ＬＤ）とヒステリシス・コンパレータ３２の信号（ＣＯ）が２入力ＡＮＤ回路３４に入力されて、ＡＮＤ論理により駆動信号（ＬＤ２）が成形される。成形された駆動信号（ＬＤ２）は、入力駆動信号（ＬＤ）がＨレベルとなる立ち上がりでは未だＬレベルのままだが、ＦＥＴ１１ａのゲート端子電圧がヒステリシス・コンパレータ３２のＬレベルの閾値電圧（ＶｔｈＬ）より下がるとＨレベルとなる。その後にゲート制御信号（ＧＣ）がＨレベルに遷移したことにより入力駆動信号（ＬＤ）がＬレベルになると同時に、駆動信号（ＬＤ２）はＬレベルとなる。
駆動信号（ＬＤ２）がＨレベルの期間だけ、シンクトランジスタ３７のゲート電圧がＨレベルとなり、シンクトランジスタ３７はＯＮ状態となる。
【０１０５】
上記において説明した作用の結果として、ゲート制御信号（ＧＣ）がＬレベルになった後、遅延時間ＤＳの２倍の時間後に、ＦＥＴ１１ａのゲート端子（Ｇ）からは、下記式（１３）のゲート電流（ＩＧ）が引き抜かれる。
【０１０６】
ＩＧ＝Ｉ３ ・・・・・・・・（１３）
【０１０７】
上記のように、ＦＥＴ１１ａのゲート端子（Ｇ）からゲート電流（ＩＧ）が引き抜かれ、その後、ＦＥＴ１１ａのゲート端子電圧がヒステリシス・コンパレータ３２のＬレベルの閾値電圧（ＶｔｈＬ）より下がると、シンクトランジスタ３７がＯＮ状態となる。この結果、ＦＥＴ１１ａのゲート端子（Ｇ）は、シンク電流能力の高い低インピーダンス状態となり、ほぼＧＮＤ電圧に固定される。
【０１０８】
本発明に係る第２の実施形態のスイッチングデバイス駆動装置３０において、定電流Ｉ１，Ｉ２，Ｉ３の値、およびヒステリシス・コンパレータ３２のＨレベルおよびＬレベルの閾値電圧（ＶｔｈＨ，ＶｔｈＬ）の値を任意に設定できるように構成されている。したがって、本発明に係る第２の実施形態のスイッチングデバイス駆動装置３０は、ゲートにｐ型領域またはショットキー電極を用いたＦＥＴ１１ａの閾値電圧がばらついた時でも、ＯＦＦ状態からＯＮ状態、またはＯＮ状態からＯＦＦ状態へ切り替わる遷移動作時におけるＦＥＴ１１ａの出力電圧のスルーレートのばらつきを抑制することができ、すなわちスイッチング速度のばらつきを抑制することができる構成となる。
【０１０９】
また、上記のように構成された第２の実施形態のスイッチングデバイス駆動装置３０においては、ＦＥＴ１１ａをＯＦＦからＯＮ、またはＯＮからＯＦＦへの遷移動作時における出力電圧のスルーレートを所望の値に容易に設定することができる構成となる。
さらに、第２の実施形態のスイッチングデバイス駆動装置３０においては、スイッチングデバイスであるＦＥＴ１１ａの定常的なＯＮ動作状態により、当該ＦＥＴ１１ａのゲート端子（Ｇ）に不必要なゲート電流（ＩＧ）が流れなくなり、パワー損失を防止している。
【０１１０】
以下に、第２の実施形態のスイッチングデバイス駆動装置３０の構成において、スイッチングデバイスの定常的なＯＮ動作状態において、パワー損失が防止できることについて説明する。
【０１１１】
なお、スイッチングデバイスであるＦＥＴ１１ａの閾値電圧がばらついた時でも、ＯＦＦ状態からＯＮ状態、またはＯＮ状態からＯＦＦ状態へ切り替わる遷移動作時におけるＦＥＴ１１ａの出力電圧のスルーレートのばらつきを抑制し、すなわちスイッチング速度のばらつきを抑制すること、ＦＥＴ１１ａをＯＦＦ状態からＯＮ状態、またはＯＮ状態からＯＦＦ状態へ切り替わる遷移動作時における出力電圧のスルーレートを所望の値に容易に設定できること、に関する動作原理に関しては、前述の第１の実施形態において説明した動作原理と同じであるためここでは省略する。
したがって、以下においては、スイッチングデバイスであるＦＥＴ１１ａの定常的なＯＮ動作状態において、当該ＦＥＴ１１ａのゲート端子（Ｇ）に不必要なゲート電流（ＩＧ）を流すことによるパワー損失を防止することができることについてのみ説明をする。
【０１１２】
図５に図示されているように、ＦＥＴ１１ａがＯＦＦ状態からＯＮ状態へ切り替わる遷移動作を終了して、図５に図示した「負荷駆動維持状態」に落ち着くと、ＦＥＴ１１ａの出力電圧であるドレイン電圧はほぼ０Ｖに固定される。そのため、ＦＥＴ１１ａのゲート電圧はＯＦＦからＯＮへの遷移期間中において電圧（ＶＤＳｏｎ）であったが、その後、ドレイン電圧が０Ｖに固定されたことにより、ゲート電流（ＩＧ）は再びゲート端子（Ｇ）の容量を充電することになり、ゲート電圧が上昇することになる。ゲート電圧がヒステリシス・コンパレータ３２のＨレベルの閾値電圧（ＶｔｈＨ）を超えると、駆動信号（ＵＤ２）がＬレベルとなり、ゲート電流（ＩＧ）は前述の式（１２）に示す電流値（Ｉ１）となる。
【０１１３】
したがって、所望の立ち下りスルーレートを決めるゲート電流（ＩＧ）を設定する式（１１）の関係を満足しつつ、すなわちＩＧ＝Ｉ１＋Ｉ２の関係を満足しつつ、遷移動作終了後の負荷駆動維持状態において必要であるゲート電流（ＩＧ）を式（１２）に示す（ＩＧ＝Ｉ１）を用いて設定することにより、ＦＥＴ１１ａの定常的なＯＮ動作状態におけるＦＥＴ１１ａのゲート端子（Ｇ）に不必要なゲート電流を流すことによるパワー損失を防止することができる。
但し、ヒステリシス・コンパレータ３２のＨレベルの閾値電圧（ＶｔｈＨ）は、電圧（ＶＤＳｏｎ）より高い電圧に設定することが必要である。
【０１１４】
また、図５に図示されているように、ゲート制御信号（ＧＣ）がＨレベルからＬレベルに変化した後、式(１３)で示される電流値（ＩＧ＝Ｉ３）がＦＥＴ１１ａのゲート端子（Ｇ）から引き抜かれることにより、ＦＥＴ１１ａのゲート電圧は下がり始める。その後の動作は、前述の説明と同じ動作原理である。但し、動作極性は逆である。ゲート電圧はＯＮ状態からＯＦＦ状態への遷移期間中においては、電圧（ＶＤＳｏｎ）であったが、その後、ドレイン電圧が電圧（ＶＳ）に固定されたことにより、ゲート電流（ＩＧ）は再びゲート端子（Ｇ）の容量を放電することになり、ゲート電圧が下降することになる。
【０１１５】
なお、予め、ヒステリシス・コンパレータ３２のＬレベルの閾値電圧（ＶｔｈＬ）は、電圧（ＶＧＳｏｎ）より低い電圧に設定されている。このようにＬレベルの閾値電圧（ＶｔｈＬ）を設定しておくことにより、ゲート電圧が当該ヒステリシス・コンパレータ３２のＬレベルの閾値電圧（ＶｔｈＬ）より下がると、信号（ＬＤ２）はＨレベルとなり、制御電流シンク回路４１のシンクトランジスタ３７がＯＮ動作し、ゲート電圧は、ほぼ０Ｖに近い電圧で電流能力の高い低インピーダンスの状態になる。この結果、ＦＥＴ１１ａが定常的なＯＦＦ動作状態になった時、ＦＥＴ１１ａのドレイン／ソース間容量を通してゲート端子（Ｇ）へ容量性電流が流れ込む状態になっても、ＦＥＴ１１ａのゲート電圧を当該ＦＥＴ１１ａのＯＦＦ状態の電圧に維持することができる。この効果は、第２の実施形態のスイッチングデバイス駆動装置３０、およびゲートにｐ型領域またはショットキー電極を用いたＦＥＴ１１ａで構成された１組の半導体装置を低圧側と高圧側と２段に直列に積む構成の半ブリッジ、Ｈブリッジ、３相インバータ回路等において、低圧側と高圧側の２つのＦＥＴ１１ａが同時にＯＮ動作するシユートスルー(貫通モード)の危険回避に役立つ。
【０１１６】
本発明のスイッチングデバイス駆動装置における目的の１つとしては、図５に図示されているゲート電流（ＩＧ）において、電流値（Ｉ１，Ｉ２，Ｉ３）、およびヒステリシス・コンパレータ３２の閾値電圧（ＶｔｈＨ，ＶｔｈＬ）を容易に設定することができる回路を提供することにある。本発明に係る第２の実施形態のスイッチングデバイス駆動装置３０において想定している電流値（Ｉ１，Ｉ２，Ｉ３）、および閾値電圧（ＶｔｈＨ，ＶｔｈＬ）は以下のようにして決められている。
【０１１７】
（１）ゲート電流（ＩＧ）の電流値は、前述のように所望の立ち上りスルーレートと、立ち下りスルーレートと、ＦＥＴ１１ａの負荷駆動時のゲート電流特性と、ＦＥＴ１１ａのゲート／ドレイン間容量で決める。具体的には、ゲート電流（ＩＧ）の電流値を、下記のように決める。
【０１１８】
（Ａ）電流値（Ｉ１）は、ＦＥＴ１１ａの負荷駆動時のゲート電流特性のばらつきを考慮した上で、図５に示す「負荷駆動維持状態」における負荷駆動維持に必要なＦＥＴ１１ａのゲート電流（ＩＧ）とする。
（Ｂ）電流値（Ｉ１＋Ｉ２）は、「Ｃｇｄ」をＦＥＴ１１ａのゲート／ドレイン間容量とした場合、下記式（１４）により決まる。
【０１１９】
Ｉ１＋Ｉ２＝（所望の立ち下りスルーレート）＊（Ｃｇｄ） ・・・・・（１４）
【０１２０】
（Ｃ）電流値（Ｉ３）は、下記式（１５）により決まる。
【０１２１】
Ｉ３＝（所望の立ち上りスルーレート）＊（Ｃｇｄ） ・・・・・・・・（１５）
【０１２２】
なお、一般的に、ゲート／ドレイン間容量Ｃｇｄはドレイン／ソース間電圧に依存して変化するため、式（１４）と式（１５）の「Ｃｇｄ」は同じ容量値とはならないことがある。この点を考慮して式（１４）および式（１５）における電流値（Ｉ１，Ｉ２，Ｉ３）を決めることが必要である。
（２）閾値電圧（ＶｔｈＨ，ＶｔｈＬ）は、ＦＥＴ１１ａの負荷駆動時のゲート電圧特性と、この要素のばらつき公差により決める。具体的には、閾値電圧（ＶｔｈＨ，ＶｔｈＬ）を以下のように決める。
【０１２３】
（Ａ）Ｈレベルの閾値電圧（ＶｔｈＨ）は、下記式（１６）により求める。
【０１２４】
ＶｔｈＨ＝ＶＧＳ（Ｉ１）＋ΔＶＧＳ（Ｉ１） ・・・・・・・（１６）
【０１２５】
式（１６）において、「ＶＧＳ（Ｉ１）」は、ゲート電流（ＩＧ）が電流値（Ｉ１）の時におけるＦＥＴ１１ａのゲート／ソース間電圧であり、図５に示した「負荷駆動維持状態」における負荷駆動維持に必要なＦＥＴ１１ａのゲート／ソース間電圧である。また、「ΔＶＧＳ（Ｉ１）」は、ＶＧＳ（Ｉ１）のばらつき公差である。
【０１２６】
（Ｂ）Ｌレベルの閾値電圧（ＶｔｈＬ）は、前述のＨレベルの閾値電圧（ＶｔｈＨ）と同様に、「ＶＧＳ（Ｉ１）」と「ΔＶＧＳ（Ｉ１）」を用いて以下のように求める。
【０１２７】
ＶｔｈＬ＝ＶＧＳｏｎ―ΔＶＧＳｏｎ ・・・・・・・・・（１７）
【０１２８】
式（１７）において、「ＶＧＳｏｎ」は、図５に示すように、ＦＥＴ１１ａがＯＮ動作を始めるゲート電圧である。「ΔＶＧＳｏｎ」は「ＶＧＳｏｎ」のばらつき公差である。
【０１２９】
上記のように定電流源４２，４３，４４の電流値（Ｉ１，Ｉ２，Ｉ３）と、ヒステリシス・コンパレータ３２の閾値電圧（ＶｔｈＨ，ＶｔｈＬ）の設定値を求めることにより、本発明に係る第２の実施形態のスイッチングデバイス駆動装置３０におけるにおけるＦＥＴ１１ａのゲート電流（ＩＧ）の時間プロファイルが所望の状態に容易に設定することができる。上記の結果、第２の実施形態のスイッチングデバイス駆動装置３０がスイッチングデバイスに対して駆動制御することにより、ゲートにｐ型領域またはショットキー電極を用いたＦＥＴ１１ａの閾値電圧がばらついた時でも、当該ＦＥＴの出力電圧のスルーレートのばらつきを抑制することができ、すなわちスイッチング速度のばらつきを抑制することができる。また、第２の実施形態のスイッチングデバイス駆動装置３０の構成においては、ＦＥＴ１１ａの定常的なＯＮ動作状態で不要なゲート電流によるパワー損失を防止し、且つ所望のスルーレートを容易に設定することができる。
【０１３０】
なお、第２の実施形態において説明したスイッチングデバイス駆動装置３０と、その駆動制御対象であるスイッチングデバイス１１を備えた半導体装置においては、上記のスイッチングデバイス駆動装置３０による優れた効果を保持するとともに、省エネルギー化が図られた信頼性の高い装置となる。
【０１３１】
なお、前述の第１の実施の形態および第２の実施の形態において、制御電流ソース回路（２１，および４０）には２つの定電流源（１４，１５，および４２，４３）を有する構成について説明したが、本発明は定電流源として２つに限定されるものではなく、段階的に電流値を変更できるように構成して、スイッチングデバイスの特性に応じてＯＮ動作状態を適切に可能な限り少ないパワーにて維持する構成としても良い。
【０１３２】
以上のように、本発明は、半導体集積回路装置に搭載されるスイッチングデバイス駆動装置において、スイッチングデバイスの閾値電圧がばらついても、このスイッチングデバイスの出力電圧のスイッチング速度のばらつきを抑制する効果を有しており、特にスイッチングデバイスとしてゲートにｐ型領域若しくはショットキー電極を用いたＦＥＴ、またはバイポーラ・トランジスタを用いる時において、特に有用なスイッチングデバイス駆動装置である。
【０１３３】
また、本発明のスイッチングデバイス駆動装置によれば、スイッチングデバイスの定常的なＯＮ動作状態で、スイッチングデバイスのゲート端子またはベース端子に不必要な電流を流すことによるパワー損失を防止し、スイッチングデバイスをＯＦＦ状態からＯＮ状態またはＯＮ状態からＯＦＦ状態へ切り替わる遷移動作の時、出力電圧のスルーレートを所望値に容易に設定することができる。
【０１３４】
また、本発明のスイッチングデバイス駆動装置によれば、スイッチングデバイスが定常的なＯＦＦ動作状態になった時、当該スイッチングデバイスのドレイン／ソース間の容量を通してゲートへ容量性電流が流れ込む状態になっても、当該スイッチングデバイスのゲート電圧をＯＦＦ状態の電圧に維持することができる。この効果は、スイッチングデバイス駆動装置と、駆動制御対象であるスイッチングデバイスとで構成される１組の半導体装置を低圧側と高圧側と２段に直列に積む構成の半ブリッジ、Ｈブリッジ、３相インバータ回路等において、低圧側と高圧側の２つのスイッチングデバイスが同時にＯＮ動作するシユートスルー(貫通モード)の危険回避することに大いに役立つ構成となる。
【０１３５】
なお、前述した第１の実施形態および第２の実施形態において説明した効果は、スイッチングデバイスとしてゲートにｐ型領域若しくはショットキー電極を用いたＦＥＴだけでなく、バイポーラ・トランジスタを用いた場合においても同様な効果を得ることができる。
【０１３６】
発明をある程度の詳細さをもって好適な実施の形態について説明したが、この好適な実施の形態の現開示内容は構成の細部において変化してしかるべきものであり、各要素の組合せや順序の変化は請求された発明の範囲及び思想を逸脱することなく実現し得るものである。
【産業上の利用可能性】
【０１３７】
本発明は、半導体集積回路装置などに搭載されるスイッチングデバイス駆動装置として有用であり、特にスイッチングデバイスとしてゲートにｐ型領域若しくはショットキー電極を用いたＦＥＴ、またはバイポーラ・トランジスタを用いた場合に特に有用なスイッチングデバイス駆動装置である。
【符号の説明】
【０１３８】
１，３０ スイッチングデバイス駆動装置
２ 第１の遅延回路
３ 第２の遅延回路
４ インバータ
５ ２入力ＮＯＲ回路
６ ２入力ＡＮＤ回路
７，８，１３ スイッチ回路
９ シンクトランジスタ
１０ 負荷
１１ スイッチングデバイス
１１ａ ＦＥＴ
１２ パワー電源
１４，１５，１６，４２，４３，４４ 定電流源
２０，３１ Ｉ／Ｆ回路
２１，４０ 制御電流ソース回路
２２，４１ 制御電流シンク回路
３２ ヒステリシス・コンパレータ
【特許請求の範囲】
【請求項１】
負荷を駆動するためにゲート電流又はベース電流が必要なスイッチングデバイスのゲートまたはベースに接続され、入力されたゲート制御信号に基づき前記スイッチングデバイスをＯＮ／ＯＦＦ動作させる駆動電流を前記ゲートまたは前記ベースに出力するスイッチングデバイス駆動装置において、
電源側に接続され、前記ゲート制御信号のＨレベルまたはＬレベルに応じて、前記ゲートまたは前記ベースに駆動電流をソース出力する制御電流ソース回路と、
接地側に接続され、前記ゲート制御信号のＬレベルまたはＨレベルに応じて、前記ゲートまたは前記ベースに駆動電流をシンク出力する制御電流シンク回路と、
前記ゲート制御信号が入力されて、前記制御電流ソース回路への第１の駆動信号と前記制御電流シンク回路への第２の駆動信号を生成するＩ／Ｆ回路と、を具備し、
前記制御電流ソース回路は、前記第１の駆動信号に基づき、前記スイッチングデバイスのゲートまたはベースへソース出力する駆動電流を、スイッチングデバイスにおけるスイッチング動作のＯＮ動作初期の段階と、当該スイッチング動作が完了後の段階において、異なる値に設定するよう構成されたスイッチングデバイス駆動装置。
【請求項２】
前記スイッチングデバイスが、ゲートにｐ型領域若しくはショットキー電極を用いたＦＥＴ、またはバイポーラ・トランジスタである請求項１に記載のスイッチングデバイス駆動装置。
【請求項３】
前記制御電流ソース回路は、前記スイッチングデバイスのゲートまたはベースへソース出力する駆動電流が、出力当初の第１段階において、前記スイッチングデバイスのスイッチング動作が所定速度となるように設定された第１の定電流値を維持し、前記スイッチングデバイスのスイッチング動作が完了してＯＮ状態となっている所定の遅延時間経過後の第２段階において、前記スイッチングデバイスが負荷駆動を維持するために必要である、前記第１の定電流値より小さい値を有する第２の定電流値に変更されるよう構成された請求項１に記載のスイッチングデバイス駆動装置。
【請求項４】
前記制御電流ソース回路は複数のソース用定電流源を有し、
前記複数のソース用定電流源の一つのソース用定電流源から前記スイッチングデバイスのゲートまたはベースへのソース出力は、前記制御電流ソース回路に入力された第１の駆動信号に応じてＯＮ／ＯＦＦ制御され、他のソース用定電流源から前記スイッチングデバイスのゲートまたはベースへのソース出力は、前記制御電流ソース回路に入力された前記第１の駆動信号と前記第１の駆動信号を所定時間遅延させた遅延信号とから波形成形された第３の駆動信号に応じてＯＮ／ＯＦＦ制御されるよう構成された請求項３に記載のスイッチングデバイス駆動装置。
【請求項５】
前記制御電流シンク回路は、前記スイッチングデバイスのゲートまたはベースへシンク出力される駆動電流が、出力当初の第１段階において、前記スイッチングデバイスのスイッチング動作が所定速度となるように設定された第３の定電流値を維持し、前記スイッチングデバイスのスイッチング動作が完了してＯＦＦ状態となっている所定の遅延時間経過後の第２段階において、前記ゲートまたは前記ベースを経て流れる容量性電流を吸い込むにたる電流能力を有する低インピーダンス状態となるよう構成された請求項１に記載のスイッチングデバイス駆動装置。
【請求項６】
前記制御電流シンク回路は、前記スイッチングデバイスのゲートまたはベースの電荷を放電するためのシンク用定電流源と、前記スイッチングデバイスがＯＦＦ状態の時に、前記スイッチングデバイスのゲートまたはベースを経て流れ込む容量性電流を吸い込むにたる電流能力を持つシンクトランジスタと、を有し、
前記シンク用定電流源から前記スイッチングデバイスのゲートまたはベースへのシンク出力は、前記制御電流シンク回路に入力された前記第２の駆動信号に応じてＯＮ／ＯＦＦ制御され、前記シンクトランジスタは前記制御電流シンク回路に入力された前記第２の駆動信号と前記第２の駆動信号を所定時間遅延させた遅延信号とから波形成形された第４の駆動信号によりＯＮ／ＯＦＦ制御されるよう構成された請求項５に記載のスイッチングデバイス駆動装置。
【請求項７】
ＨレベルとＬレベルの２つの閾値電圧を持ち、前記閾値電圧と反転入力端子に入力された前記スイッチングデバイスのゲート電圧またはベース電圧とを比較するヒステリシス・コンパレータを、具備し、
前記ヒステリシス・コンパレータの出力が前記制御電流ソース回路および前記制御電流シンク回路に入力されて、前記スイッチングデバイスのゲート電圧またはベース電圧に応じて、前記制御電流ソース回路および前記制御電流シンク回路から前記スイッチングデバイスのゲートまたはベースへの駆動電流が制御するよう構成された請求項１に記載のスイッチングデバイス駆動装置。
【請求項８】
前記制御電流ソース回路は、前記スイッチングデバイスのゲートまたはベースへソース出力される駆動電流が、出力当初の第１段階において、前記スイッチングデバイスのスイッチング動作が所定速度となるように設定された第１の定電流値を維持し、前記スイッチングデバイスのゲート電圧またはベース電圧が前記ヒステリシス・コンパレータの前記Ｈレベルの閾値電圧を超える第２段階において、前記スイッチングデバイスが負荷駆動を維持するために必要な、前記第１の定電流値より小さい値を有する第２の定電流値に変更されるよう構成された請求項７に記載のスイッチングデバイス駆動装置。
【請求項９】
前記制御電流ソース回路は、複数のソース用定電流源を有し、
前記複数のソース用定電流源の一つのソース用定電流源から前記スイッチングデバイスのゲートまたはベースへのソース出力は、前記制御電流ソース回路に入力された前記第１の駆動信号に応じてＯＮ／ＯＦＦ制御され、他のソース用定電流源から前記スイッチングデバイスのゲートまたはベースへのソース出力は、前記スイッチングデバイスのゲート電圧またはベース電圧が前記ヒステリシス・コンパレータのＨレベルの閾値電圧を超えることにより、ＯＮ／ＯＦＦ制御されるよう構成された請求項８に記載のスイッチングデバイス駆動装置。
【請求項１０】
前記制御電流シンク回路は、前記スイッチングデバイスのゲートまたはベースへシンク出力される駆動電流が、出力当初の第１段階において、前記スイッチングデバイスのスイッチング動作が所定速度となるように設定された第３の定電流値を維持し、前記スイッチングデバイスのゲート電圧またはベース電圧が前記ヒステリシス・コンパレータのＬレベルの閾値電圧より低下する第２段階において、前記スイッチングデバイスがＯＦＦ状態の時に前記ゲートまたはベースを経て流れる容量性電流を吸い込むにたる電流能力を有する低インピーダンス状態となるよう構成された請求項７に記載のスイッチングデバイス駆動装置。
【請求項１１】
前記制御電流シンク回路は、前記スイッチングデバイスのゲートまたはベースの電荷を放電するためのシンク用定電流源と、前記スイッチングデバイスがＯＦＦ状態の時に、前記スイッチングデバイスのゲートまたはベースを経て流れ込む容量性電流を吸い込むにたる電流能力を持つシンクトランジスタと、を有し、
前記シンク用定電流源から前記スイッチングデバイスのゲートまたはベースへのシンク出力は、前記制御電流シンク回路に入力された前記第２の駆動信号に応じてＯＮ／ＯＦＦ制御され、前記のシンクトランジスタは前記スイッチングデバイスのゲート電圧またはベース電圧が前記ヒステリシス・コンパレータのＬレベルの閾値電圧より低下することにより、ＯＮ／ＯＦＦ制御されるよう構成された請求項１０に記載のスイッチングデバイス駆動装置。
【請求項１２】
請求項１乃至１１のいずれか一項に記載のスイッチングデバイス駆動装置、および当該スイッチングデバイス駆動装置により駆動制御されるスイッチングデバイスを備える半導体装置。
【請求項１】
負荷を駆動するためにゲート電流又はベース電流が必要なスイッチングデバイスのゲートまたはベースに接続され、入力されたゲート制御信号に基づき前記スイッチングデバイスをＯＮ／ＯＦＦ動作させる駆動電流を前記ゲートまたは前記ベースに出力するスイッチングデバイス駆動装置において、
電源側に接続され、前記ゲート制御信号のＨレベルまたはＬレベルに応じて、前記ゲートまたは前記ベースに駆動電流をソース出力する制御電流ソース回路と、
接地側に接続され、前記ゲート制御信号のＬレベルまたはＨレベルに応じて、前記ゲートまたは前記ベースに駆動電流をシンク出力する制御電流シンク回路と、
前記ゲート制御信号が入力されて、前記制御電流ソース回路への第１の駆動信号と前記制御電流シンク回路への第２の駆動信号を生成するＩ／Ｆ回路と、を具備し、
前記制御電流ソース回路は、前記第１の駆動信号に基づき、前記スイッチングデバイスのゲートまたはベースへソース出力する駆動電流を、スイッチングデバイスにおけるスイッチング動作のＯＮ動作初期の段階と、当該スイッチング動作が完了後の段階において、異なる値に設定するよう構成されたスイッチングデバイス駆動装置。
【請求項２】
前記スイッチングデバイスが、ゲートにｐ型領域若しくはショットキー電極を用いたＦＥＴ、またはバイポーラ・トランジスタである請求項１に記載のスイッチングデバイス駆動装置。
【請求項３】
前記制御電流ソース回路は、前記スイッチングデバイスのゲートまたはベースへソース出力する駆動電流が、出力当初の第１段階において、前記スイッチングデバイスのスイッチング動作が所定速度となるように設定された第１の定電流値を維持し、前記スイッチングデバイスのスイッチング動作が完了してＯＮ状態となっている所定の遅延時間経過後の第２段階において、前記スイッチングデバイスが負荷駆動を維持するために必要である、前記第１の定電流値より小さい値を有する第２の定電流値に変更されるよう構成された請求項１に記載のスイッチングデバイス駆動装置。
【請求項４】
前記制御電流ソース回路は複数のソース用定電流源を有し、
前記複数のソース用定電流源の一つのソース用定電流源から前記スイッチングデバイスのゲートまたはベースへのソース出力は、前記制御電流ソース回路に入力された第１の駆動信号に応じてＯＮ／ＯＦＦ制御され、他のソース用定電流源から前記スイッチングデバイスのゲートまたはベースへのソース出力は、前記制御電流ソース回路に入力された前記第１の駆動信号と前記第１の駆動信号を所定時間遅延させた遅延信号とから波形成形された第３の駆動信号に応じてＯＮ／ＯＦＦ制御されるよう構成された請求項３に記載のスイッチングデバイス駆動装置。
【請求項５】
前記制御電流シンク回路は、前記スイッチングデバイスのゲートまたはベースへシンク出力される駆動電流が、出力当初の第１段階において、前記スイッチングデバイスのスイッチング動作が所定速度となるように設定された第３の定電流値を維持し、前記スイッチングデバイスのスイッチング動作が完了してＯＦＦ状態となっている所定の遅延時間経過後の第２段階において、前記ゲートまたは前記ベースを経て流れる容量性電流を吸い込むにたる電流能力を有する低インピーダンス状態となるよう構成された請求項１に記載のスイッチングデバイス駆動装置。
【請求項６】
前記制御電流シンク回路は、前記スイッチングデバイスのゲートまたはベースの電荷を放電するためのシンク用定電流源と、前記スイッチングデバイスがＯＦＦ状態の時に、前記スイッチングデバイスのゲートまたはベースを経て流れ込む容量性電流を吸い込むにたる電流能力を持つシンクトランジスタと、を有し、
前記シンク用定電流源から前記スイッチングデバイスのゲートまたはベースへのシンク出力は、前記制御電流シンク回路に入力された前記第２の駆動信号に応じてＯＮ／ＯＦＦ制御され、前記シンクトランジスタは前記制御電流シンク回路に入力された前記第２の駆動信号と前記第２の駆動信号を所定時間遅延させた遅延信号とから波形成形された第４の駆動信号によりＯＮ／ＯＦＦ制御されるよう構成された請求項５に記載のスイッチングデバイス駆動装置。
【請求項７】
ＨレベルとＬレベルの２つの閾値電圧を持ち、前記閾値電圧と反転入力端子に入力された前記スイッチングデバイスのゲート電圧またはベース電圧とを比較するヒステリシス・コンパレータを、具備し、
前記ヒステリシス・コンパレータの出力が前記制御電流ソース回路および前記制御電流シンク回路に入力されて、前記スイッチングデバイスのゲート電圧またはベース電圧に応じて、前記制御電流ソース回路および前記制御電流シンク回路から前記スイッチングデバイスのゲートまたはベースへの駆動電流が制御するよう構成された請求項１に記載のスイッチングデバイス駆動装置。
【請求項８】
前記制御電流ソース回路は、前記スイッチングデバイスのゲートまたはベースへソース出力される駆動電流が、出力当初の第１段階において、前記スイッチングデバイスのスイッチング動作が所定速度となるように設定された第１の定電流値を維持し、前記スイッチングデバイスのゲート電圧またはベース電圧が前記ヒステリシス・コンパレータの前記Ｈレベルの閾値電圧を超える第２段階において、前記スイッチングデバイスが負荷駆動を維持するために必要な、前記第１の定電流値より小さい値を有する第２の定電流値に変更されるよう構成された請求項７に記載のスイッチングデバイス駆動装置。
【請求項９】
前記制御電流ソース回路は、複数のソース用定電流源を有し、
前記複数のソース用定電流源の一つのソース用定電流源から前記スイッチングデバイスのゲートまたはベースへのソース出力は、前記制御電流ソース回路に入力された前記第１の駆動信号に応じてＯＮ／ＯＦＦ制御され、他のソース用定電流源から前記スイッチングデバイスのゲートまたはベースへのソース出力は、前記スイッチングデバイスのゲート電圧またはベース電圧が前記ヒステリシス・コンパレータのＨレベルの閾値電圧を超えることにより、ＯＮ／ＯＦＦ制御されるよう構成された請求項８に記載のスイッチングデバイス駆動装置。
【請求項１０】
前記制御電流シンク回路は、前記スイッチングデバイスのゲートまたはベースへシンク出力される駆動電流が、出力当初の第１段階において、前記スイッチングデバイスのスイッチング動作が所定速度となるように設定された第３の定電流値を維持し、前記スイッチングデバイスのゲート電圧またはベース電圧が前記ヒステリシス・コンパレータのＬレベルの閾値電圧より低下する第２段階において、前記スイッチングデバイスがＯＦＦ状態の時に前記ゲートまたはベースを経て流れる容量性電流を吸い込むにたる電流能力を有する低インピーダンス状態となるよう構成された請求項７に記載のスイッチングデバイス駆動装置。
【請求項１１】
前記制御電流シンク回路は、前記スイッチングデバイスのゲートまたはベースの電荷を放電するためのシンク用定電流源と、前記スイッチングデバイスがＯＦＦ状態の時に、前記スイッチングデバイスのゲートまたはベースを経て流れ込む容量性電流を吸い込むにたる電流能力を持つシンクトランジスタと、を有し、
前記シンク用定電流源から前記スイッチングデバイスのゲートまたはベースへのシンク出力は、前記制御電流シンク回路に入力された前記第２の駆動信号に応じてＯＮ／ＯＦＦ制御され、前記のシンクトランジスタは前記スイッチングデバイスのゲート電圧またはベース電圧が前記ヒステリシス・コンパレータのＬレベルの閾値電圧より低下することにより、ＯＮ／ＯＦＦ制御されるよう構成された請求項１０に記載のスイッチングデバイス駆動装置。
【請求項１２】
請求項１乃至１１のいずれか一項に記載のスイッチングデバイス駆動装置、および当該スイッチングデバイス駆動装置により駆動制御されるスイッチングデバイスを備える半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−２１１８３６（Ｐ２０１１−２１１８３６Ａ）
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願番号】特願２０１０−７７３９０（Ｐ２０１０−７７３９０）
【出願日】平成２２年３月３０日（２０１０．３．３０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願日】平成２２年３月３０日（２０１０．３．３０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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