スイッチング電源装置
【課題】低速のデジタルプロセッサを用いたデジタル制御のスイッチング電源装置において、入力電圧の低下に対して、スイッチング素子を確実にオン、オフ制御することで、装置故障が無く、小型化及び低コスト化が可能なスイッチング電源装置を得る。
【解決手段】デジタルプロセッサ34に設けられたデジタルパルス幅変調信号発生部44は、所定周期で且つ所定の最大オンデューティを設定した第1パルス幅変調信号V1を発生する。比較回路60は入力電圧Vinに応じて傾きが変化する三角波信号V3と出力電圧制御信号V4を入力して第2パルス幅変調信号V5を発生する。論理積回路62は第2パルス幅変調信号V5のオンデューティが最大オンデューティ未満の場合は第2パルス幅変調信号V5を、第2パルス幅変調信号V5のオンデューティが最大オンデューティ以上の場合は第1パルス幅変調信号V1をスイッチング素子18に駆動信号V6として出力する。
【解決手段】デジタルプロセッサ34に設けられたデジタルパルス幅変調信号発生部44は、所定周期で且つ所定の最大オンデューティを設定した第1パルス幅変調信号V1を発生する。比較回路60は入力電圧Vinに応じて傾きが変化する三角波信号V3と出力電圧制御信号V4を入力して第2パルス幅変調信号V5を発生する。論理積回路62は第2パルス幅変調信号V5のオンデューティが最大オンデューティ未満の場合は第2パルス幅変調信号V5を、第2パルス幅変調信号V5のオンデューティが最大オンデューティ以上の場合は第1パルス幅変調信号V1をスイッチング素子18に駆動信号V6として出力する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、直流電圧を所望の電圧に変換して電子機器に供給するためのスイッチング電源装置に関し、特に、デジタル制御と入力電圧フィードフォワード制御を適用したスイッチング電源装置に関する。
【背景技術】
【0002】
従来、入力電圧が急激に変動した際におけるスイッチング電源装置の出力電圧安定性を改善する方法として、スイッチング電源装置の入力電圧に対して、スイッチング素子のオンデューティを調整する制御方法である入力電圧フィードフォワード制御が知られている。
【0003】
例えば、入力電圧フィードフォワード制御を非絶縁型DC/DCコンバータである降圧チョッパ回路に適用した例が特許文献1に開示されている。また、本発明者が、特許文献2において、絶縁型シングルエンディッドフォワードコンバータに入力電圧フィードフォワード制御を適用した例を開示している。
【0004】
図17に、絶縁型シングルエンディッドフォワードコンバータに、入力電圧フィードフォワード制御を適用したスイッチング電源装置の一例を示す。また、図18は、図17のスイッチング電源装置の動作波形を入力電圧が低い場合と、高い場合とに分けて示している。
【0005】
図17のスイッチング電源装置は、入力電源100にトランス102の1次巻線104とスイッチング素子108が直列に接続され、トランス102の2次巻線106に同期整流素子136,138、同期整流制御回路140、チョークコイル142及び平滑コンデンサ144を持つ整流平滑回路110が接続され、スイッチング素子108にスイッチング制御回路114が接続され、スイッチング制御回路114がスイッチング素子108のオンデューティを制御することで、出力電圧Voを所定の電圧に制御する。
【0006】
スイッチング制御回路114は、三角波発生回路116、駆動回路120、出力電圧制御信号発生回路118から構成される。三角波発生回路116は、入力電源電圧Vinに比例した電流Iを出力する抵抗124を持つ電流源回路122、三角波電圧を発生するコンデンサ126、及びリセット回路128より構成される。
【0007】
ここでコンデンサ126の電圧をV11とすると、電流源回路122の出力電流Iは、抵抗値Rの抵抗124を流れる電流となり、
I=(Vin−V11)/R
となる。
【0008】
Vin>>V11とすると、I≒Vin/Rとなるため、電流源回路122は入力電圧Vinに比例した電流Iを出力する。即ち
【0009】
【数1】
となる。
【0010】
次に図17のスイッチング電源の動作を図18の各部の信号波形を示したタイムチャートを参照して説明する。なお、図18は入力電圧が途中で高い値から低い値に変化した場合の信号波形を示している。
【0011】
まず、リセット回路128は、図18(A)のように、所定の周期Tでリセット信号を瞬時的に出力して三角波発生回路116のコンデンサ126を放電リセットし、このリセット周期Tが、スイッチング電源装置のスイッチング周波数となる。コンデンサ126がリセットされると、駆動回路120はスイッチング素子108をオンさせる。
【0012】
続いてコンデンサ126は電流Iで充電され、コンデンサ電圧V11は時間tに対し式(2)に従って変化する。
【0013】
【数2】
ここで、V11は三角波発生回路116の出力電圧、Vinは入力電圧、tは充電時間、
Cはコンデンサ126の容量、Rは抵抗124の値である。
【0014】
三角波発生回路116からのコンデンサ電圧V11は駆動回路120に設けた比較回路134の反転入力端子に出力される。
【0015】
一方、出力電圧制御信号発生回路118は基準電圧源132による基準電圧Vrefとスイッチング電源装置の出力電圧Voの差分を誤差増幅器130で増幅した誤差電圧を出力電圧制御信号V12として発生し、比較回路134の非反転入力端子に出力している。
【0016】
比較回路134はコンデンサ電圧V11と出力電圧制御信号V12を比較し、V12>V11のとき駆動信号V13はハイレベルとなってスイッチング素子108をオンし、V12<V11のとき駆動信号V13はローレベルとなってスイッチング素子108をオフすることで、スイッチング素子108のオン期間Ton、即ちオンデューティ
Don=(Ton/T)
を制御する。
【0017】
このようなスイッチング制御回路114によるスイッチング素子108のオン、オフ動作が繰り返されることで、トランス102の1次巻線104にパルス状の電圧が印加され2次側に伝送される。トランス102の2次巻線106に発生したパルス状の電圧は、整流平滑回路110により直流に変換され、スイッチング電源装置の出力電圧Voとなる。
【0018】
次に、図17のスイッチング電源装置が理想的に動作した場合の出力電圧制御を説明する。
【0019】
理想的な動作をした場合の図17のスイッチング電源装置の出力電圧は式(3)のように決定される。
【0020】
【数3】
ここで、Voは出力電圧、Vinは入力電圧、N1はトランス102の1次巻線104の巻数、N2はトランス102の2次巻線106の巻数、Tはスイッチング周期、Tonはスイッチング素子108のオン時間である。
【0021】
スイッチング素子108のオン時間Tonは、コンデンサ電圧V11が誤差電圧V12に到達するまでの時間で決定される。
V11=V12 式(4)
式(1)〜式(4)から以下の式が得られる。
【0022】
【数4】
式(5)から、理想的に動作する図17のスイッチング電源装置は、出力電圧制御信号V12が一定の値となるように制御を行なうことで、入力電圧Vinが変動しても出力電圧Voを一定とすることができることが分かる。
【0023】
式(5)を定性的に表すと、図18の左側に示すように、入力電圧Vinが低い場合は、比較回路134に入力するコンデンサ電圧V11の上昇速度が遅いため、スイッチング素子108がオンしている期間Tonが長くなる。一方、図18の右側に示すように、入力電圧Vinが高い場合は、比較回路134に入力するコンデンサ電圧V11の上昇速度が速いため、スイッチング素子108がオンしている期間がTonが短くなる。
【0024】
図17のスイッチング電源装置は、出力電圧制御信号V12を一定値に制御するだけで、入力電圧Vinが急激に変動した場合でも、出力電圧Voを一定値に制御することが可能であり、入力電圧の急激な変動に対してスイッチング素子108のオンデューティを高速に応答させて、スイッチング電源装置の出力電圧を安定化することが可能な電源であると言う特徴を持つ。
【特許文献1】特開平3−183357号公報
【特許文献2】特開2008−131721号公報
【発明の開示】
【発明が解決しようとする課題】
【0025】
しかしながら、このような従来のスイッチング電源装置に用いた入力電圧フィードフォワード制御を用いた絶縁型コンバータでは、入力電圧が低下した場合に、トランスを飽和させてスイッチング素子等の半導体に過大なストレスを与えて、最悪、半導体を破壊してしまうと言った問題があり、この問題を説明すると次のようになる。
【0026】
入力電圧フィードフォワード制御を用いた絶縁型シングルエンディッドフォワードコンバータのスイッチング素子のオン期間Tonは、先の式(3)で決定されている。スイッチング電源装置は、入力電圧Vinが低下するとスイッチング素子のターンオン時間Tonを長くすることで、出力電圧を一定に制御する動作を行う。
【0027】
しかし、このスイッチング電源装置の制御では、入力電圧Vinが小さくなりすぎると、スイッチング素子がオフできなくなることで、トランスが飽和し、スイッチング素子に大電流が流れ、スイッチング素子に過大なストレスを与えて、最悪、スイッチング素子を破壊してしまう現象が発生する。これは、先の式(3)において、スイッチング素子のオン期間Tonが、スイッチングの1周期T以上の値となる入力電圧Vinに於いて、実際には、スイッチング素子のオン期間Tonがスイッチングの1周期Tよりも大きくなることができないために発生する。この現象を図19に示している。
【0028】
図19にあっては、任意の時刻tnで入力電圧Vinが大きく低下し、コンデンサ電圧V11の上昇速度が遅くなり、スイッチング周期Tの間にコンデンサ電圧V11が出力電圧制御信号V12に到達する前にリセット信号によりリセットされ、スイッチング素子108をオフすることができなくなっている。
【0029】
スイッチング素子108がオフしない時間が長く続くと、トランス102が飽和して大電流がスイッチング素子108に流れる現象につながる。大電流が流れることで、スイッチング素子108に過大なストレスが加わり、最悪、スイッチング素子108が破壊してしまう。
【0030】
このような問題に対しては次の解決方法が考えられる。第1の解決方法は、図20に示すように、駆動回路120とスイッチング素子108の間に最大オンデューティ制限回路146を設けることである。最大オンデューティ制限回路146を設けることで、スイッチングの1周期に対して、スイッチング素子を強制的にオフする期間を作り出し、トランスが飽和しない構成とし、電源装置の破壊を防ぐことができる。
【0031】
しかしながら、この方法は、最大オンデューティ制限回路に必要な電子部品による部品点数やコストが増加してしまうと言った問題を持ち、また、最大オンデューティ制限回路を構成する電子部品のばらつきによって最大オンデューティ制限値にばらつきが発生し、スイッチング素子のオンデューティを広くして動作させることができなくなり、スイッチング電源装置の変換効率が低下してしまうと言う問題が新たに発生する。
【0032】
一般的には、同一電力を出力するスイッチング電源装置では、スイッチング素子のオンデューティを広く用いた方が変換効率を向上させることができる。スイッチング素子のオンデューティを広くすることで、半導体素子やトランス等の部品の導通時間を長くすることができるため、これらの素子を流れる電流の実効値を低下させ、これらの素子の抵抗による損失を低減することができるためである。
【0033】
このため、変換効率の高いスイッチング電源装置では、スイッチング素子のオンデューティが大きくなるように設計が行われるが、最大オンデューティ制限回路146で制限される最大オンデューティの制限値に近いオンデューティで動作するスイッチング電源を作ると、最大オンデューティ制限回路146の制限値がばらついたときに、スイッチング素子のオンデューティを目標とする大きさまで広げることができなくなってしまう現象が発生してしまう。
【0034】
従って、最大オンデューティ制限回路146で制限されるデューティの値に対して、スイッチング電源装置が通常の動作を行っているときのスイッチング素子のオンデューティの値を十分に離した設計を行わないと、目的とする出力電圧を取り出すことができないスイッチング電源装置が作られてしまう可能性がある。
【0035】
そこで、変換効率を犠牲にして、スイッチング電源装置が通常の動作を行っているときのスイッチング素子のオンデューティを狭くする設計を行うことになり、結果として、変換効率が高いスイッチング電源装置を得ることができない。
【0036】
また、別の解決法として、スイッチング電源装置に高速に動作する停止回路を設ける方法が考えられる。例えば、定格入力電圧48ボルト、定格出力電圧5ボルトのスイッチング電源装置を、図17のスイッチング電源装置の回路を用いて、トランスの巻数比N1:N2=4:1で構成している場合を考える。
【0037】
式(3)から、このスイッチング電源装置では、Vin=20ボルトの時に、Ton=Tとなることになる。つまり、Vin=20ボルト以下でこのスイッチング電源装置を動作させると、スイッチング素子がオフすることができなくなり、トランス飽和が発生し、スイッチング素子に過大なストレスが加わり、電源装置が破壊してしまう。
【0038】
ここで、定格入力電圧48ボルトのスイッチング電源では、要求される入力電圧範囲を35ボルトから75ボルト程度とされている場合が一般的であるので、Vin=30ボルト以下では、電源を停止させても実害はない。
【0039】
そこで、スイッチング電源装置に入力電圧を監視する回路を設け、Vin=20ボルト以下になる前に、スイッチング電源装置の動作を確実に停止させるように制御を行うことで電源が破壊してしまうことを防ぐことができる。
【0040】
しかしながら、この方法では、入力電圧が急激に低下した場合でも確実にスイッチング電源装置を停止させることができるように、遅れ時間が短く且つ高速に動作する停止回路を必要とするため、コストや部品点数を増大させてしまうことになる。
【0041】
近年、DSP等として知られた高性能なデジタルプロセッサを用いたデジタル制御のスイッチング電源制御を行うことが検討されている。デジタル制御のスイッチング電源装置では、デジタルプロセッサに、スイッチング電源装置の入力電圧、周囲温度、出力電流、出力電圧等の情報を取り込み、デジタルプロセッサに内蔵されたプログラムに基づいて演算を行い、スイッチング電源の動作を制御する。
【0042】
デジタル制御では、今までアナログ部品で構成していた回路の多くをデジタルプロセッサのプログラムに基づく演算に置き換えることで部品点数を削減し、また、スイッチング電源の状態を検知し、実行するプログラムを変更(条件制御)することが簡単に実現でき、アナログ制御では不可能だった高度な制御を行うことができると言った多くの利点を持つため、精力的に開発が進められている。
【0043】
しかし、デジタル制御のスイッチング電源装置では、スイッチング電源の動作をプログラムで制御するため、スイッチング電源の状態変化に対して、応答処理が遅れると言う欠点を持つ。
【0044】
これはデジタルプロセッサでは、処理対象とする色々な項目に対して、直列でしか処理を行うことができないと言う事に起因する。つまり、デジタルプロセッサが、何れかの項目に対して演算を行っているときに、その他の項目の状態が変化しても、状態変化が起きたことを検出できない。
【0045】
例えば、入力電圧、周囲温度、出力電流、出力電圧の4つの項目をデジタルプロセッサで監視し、演算を行う場合を考える。この場合、各処理に対して一定の時間を必要とし、それぞれの処理が順番に実行される。
つまり、
(1) 入力電圧の監視と演算、
(2)周囲温度の監視と演算、
(3)出力電流の監視と演算、
(4)出力電圧の監視と演算、
(5)前記(1)に戻る、
と言った順番で処理を行うフローを作り、全てが終わった後で、最初から処理を繰り返すと言うループ動作を行っている。
【0046】
例えば、各処理に10μsecの時間を要したとすると、入力電圧に対する演算は、40μsec毎でしか行うことができないということになる。ここで、入力電圧に対するスイッチング電源装置の停止動作をデジタルプロセッサで制御していたとすると、入力電圧が停止電圧以下となっても、40μsecの間、電圧低下を検知できないことになる。
【0047】
また、デジタル制御では、デジタルプロセッサがノイズ等で誤判定するのを避けるため、状態変化判定は、複数回の検知で処理を実行するようにプログラムされるのが一般的である。複数回の検知は、処理のループを複数回繰り返すことで行う。
【0048】
例えば、入力電圧の低下による電源の停止に対して、3回の検知で電源を停止させるようにプログラムされた場合には、40μsecのループを3回繰り返すことになるため、120μsecの遅れ時間を持つことになる。
【0049】
このためデジタルプロセッサが入力電圧30V以下を検知したところで停止動作を行うとすると、検知から実際に電源が停止するまでは120μsecの遅れ時間が存在し、この間に、入力電圧が20V以下になると電源が破壊する可能性があると言う事になる。
【0050】
この問題を解決するためには、入力電圧が30Vから20Vまで低下する時間を120μsec以上となるようにスイッチング電源を設計しなければならない。入力電圧の変化速度を抑制するためには、スイッチング電源装置の入力にコンデンサを設けることになる。
【0051】
いま、図17のスイッチング電源装置から出力電圧5ボルト、出力電流10アンペアの電流を出力していたとする。このスイッチング電源装置を入力電源から切り離した瞬間を考えると、スイッチング電源装置の入力電圧は、スイッチング電源の入力側に設けられたコンデンサから供給されることになる。
【0052】
スイッチング電源装置を破壊させないために必要なコンデンサを計算する場合、以下の4つの連立式の解を求める。連立式を解くと、式(6)が得られる。
【0053】
【数5】
ここで、Cinはスイッチング電源装置の入力側に設けられたコンデンサの容量、ΔVCinはスイッチング電源装置の入力側に設けられたコンデンサの電圧変化、Iinはスイッチング電源装置の入力電流、Vinはスイッチング電源装置の入力電圧、Ioはスイッチング電源装置の出力電流(=10A)、Voはスイッチング電源装置の出力電圧(=5V)、Vstopは停止検出電圧(=30V)、Vfailはスイッチング電源装置が故障する電圧(=20V)、tはスイッチング電源装置の入力電圧VinがVstopからVfailの達するまでの時間(=120μsec)、Effはスイッチング電源装置の変換効率である。
【0054】
変換効率を1と仮定し、上記の式を解くと、C=30μF以上の大型のコンデンサが必要になると計算できる。これはスイッチング電源装置の小型化、低コスト化を阻む要因となる。コンデンサを小さくするためには、高速のデジタルプロセッサを用いて、遅れ時間を短くすることで対応できるが、高速のデジタルプロセッサは高価となるため、低コスト化を実現することはできない。
【0055】
本発明は、ワンチップマイコン等として知られた低速のデジタルプロセッサを用いたデジタル制御により入力電圧の低下に対しスイッチング素子を確実にオン、オフ制御して装置故障の無い小型化及び低コスト化可能なスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【0056】
本発明は、入力電源にトランスの1次巻線とスイッチング素子が直列に接続され、トランスの2次巻線に整流平滑回路が接続され、スイッチング素子にスイッチング制御回路が接続され、スイッチング制御回路がスイッチング素子のオンデューティを制御することで出力電圧を所定の電圧に制御するスイッチング電源装置に於いて、
スイッチング制御回路は、
デジタルプロセッサに設けられ、所定周期で且つ所定の最大オンデューティを設定した第1パルス幅変調信号を発生するデジタルパルス幅変調信号発生部と、
入力電圧に応じて傾きが変化し且つ第1パルス幅変調信号に同期して三角波信号を反復して発生させる三角波発生回路と、
出力電圧を所定の電圧に制御するための出力電圧制御信号を発生する出力電圧制御信号発生回路と、
三角波信号と出力電圧制御信号を入力し、出力電圧制御信号に応じたオンデューティを持つ第2パルス幅変調信号を発生する比較回路と、
第1パルス幅変調信号と前記第2パルス幅変調信号を入力し、第2パルス幅変調信号のオンデューティが最大オンデューティ未満の場合は第2パルス幅変調信号をスイッチング素子に駆動信号として出力し、第2パルス幅変調信号のオンデューティが最大オンデューティ以上の場合は第1パルス幅変調信号をスイッチング素子に駆動信号として出力する論理回路と、
を備えたことを特徴とする。
【0057】
ここで、デジタルプロセッサの論理回路部として設けられたデジタルパルス幅変調信号発生部は、
クロック信号を計数するカウンタと、
最大オンデューティに対応した第1クロック数N1を設定する第1レジスタと、
所定周期に対応した第2クロック数N2を設定する第2レジスタと、
カウンタの計数クロック数が第1クロック数N1に達した時に出力する第1比較回路と、
カウンタの計数クロック数が第1クロック数N2に達した時に出力する第2比較回路と、
第1比較回路の出力でリセットされ、第2比較回路の出力でセットされ、最大オンデューティをもつ第1パルス幅変調信号を出力するフリップフロップと、
第2比較回路の出力によりカウンタをリセットスタートさせる機能と、
を備える。
【0058】
三角波発生回路は、
入力電圧に比例した電流を出力する電流源回路と、
電流源回路により充電されて三角波電圧を発生するコンデンサと、
第1パルス幅変調信号がローレベルからハイレベルとなる開始タイミングから短時間動作して前記コンデンサを放電リセットするリセット回路と、
を備える。
【0059】
リセット回路は、
第1パルス幅変調信号のローレベルからハイレベルへの立上りに同期して微分パルス信号を生成する微分回路と、
微分パルス信号によりオンしてコンデンサを放電リセットするリセット用スイッチング素子と、
を備える。
【0060】
三角波発生回路は、
入力電圧に比例した電流を出力する電流源回路と、
電流源回路により充電されて三角波電圧を発生するコンデンサと、
第1パルス幅変調信号のローレベル期間の間だけ動作してコンデンサを放電リセットするリセット回路と、
を備える。
【0061】
リセット回路は、コンデンサのプラス電位側にアノードを接続し、第1パルス幅変調信号を出力するデジタルプロセッサの出力端子にカソードを接続したダイオードを備える。
【0062】
論理回路は、第1パルス幅変調信号と第2パルス幅変調信号を入力した2入力の論理積回路(AND回路)である。
【0063】
デジタルパルス幅変調信号発生部は第1パルス幅変調信号を反転した反転第1パルス幅変調信号を出力し、
三角波発生回路は、
入力電圧に比例した電流を出力する電流源回路と、
電流源回路により充電されて三角波電圧を発生するコンデンサと、
反転第1パルス幅変調信号がハイレベルからローレベルとなる開始タイミングから短時間動作してコンデンサを放電リセットするリセット回路と、
を備える。
【0064】
この場合のリセット回路は、
反転第1パルス幅変調信号のハイレベルからローレベルへの立下りに同期して微分パルス信号を生成する微分回路と、
微分パルス信号によりオンしてコンデンサを放電リセットするリセット用スイッチング素子と、
を備える。
【0065】
デジタルパルス幅変調信号発生部は第1パルス幅変調信号を反転した反転第1パルス幅変調信号を出力し、
三角波発生回路は、
入力電圧に比例した電流を出力する電流源回路と、
電流源回路により充電されて三角波電圧を発生するコンデンサと、
反転第1パルス幅変調信号のハイレベル期間の間だけ動作してコンデンサを放電リセットするリセット回路と、
を備える。
【0066】
この場合のリセット回路は、反転第1パルス幅制御信号のハイレベルの期間にオンしてコンデンサを放電リセットするリセット用スイッチング素子を備える。
【0067】
また、デジタルパルス幅変調信号発生部は第1パルス幅変調信号を反転した反転第1パルス幅変調信号を出力し、
論理回路は、
反転第1パルス幅変調信号と第2パルス幅変調信号を入力した2入力の論理和回路(OR回路)と、
論理和回路の出力を反転してスイッチング素子に駆動信号を出力するインバータと、
を備える。
【0068】
デジタルプロセッサは、プログラムの実行により、
電源起動時に、第1パルス幅変調信号のオンデューティ、もしくは、反転第1パルス幅変調信号のオフデューティを時間の経過に対しプログラムに基づく所定の増加割合で変化させて出力電圧を所定電圧に向けて上昇させるソフトスタート処理部、
電源停止時に、第1パルス幅変調信号のオンデューティ、もしくは、反転第1パルス幅変調信号のオフデューティを時間の経過に対しプログラムに基づく所定の減少割合で変化させて出力電圧を所定電圧から下降させるソフトストップ処理部、
の機能を実現する。
【0069】
ソフトスタート処理部は、オンデューティの増加割合を入力電圧の大きさに反比例するように変化させることで、出力電圧が所定の電圧に上昇するまでの時間が入力電圧の影響を受けなくする処理を行い、
ソフトストップ処理部は、オンデューティの減少割合を入力電圧の大きさに反比例するように変化させることで、出力電圧が所定の電圧に下降するまでの時間が入力電圧の影響を受けなくする処理を行う。
【0070】
出力電圧制御信号発生回路は、例えば出力電圧信号と所定の基準電圧信号との出力電圧制御信号を発生する。
【発明の効果】
【0071】
本発明によれば、入力電圧が低下して三角波電圧と出力電圧制御信号の比較による第2パルス幅変調信号ではスイッチング素子がオフできなくなっても、デジタルプロセッサのクロックによりスイッチング制御の周期を決め且つ最大オンデューティを持つ第1パルス幅変調信号によりスイッチング素子を必ずオフすることができ、入力電圧が低くなってもスイッチング素子がオフできなくなる現象は発生しないため、遅れ時間の短い高速に動作する停止回路や高速に動作するデジタルプロセッサを必要とすることなく、装置故障を確実に防止できる。
【0072】
また、デジタルプロセッサにより発生している第1パルス幅変調信号はスイッチング周期とパルス幅に正確な相関を持つため、最大オンデューティ制限がばらつくことが無く、スイッチング電源装置が通常の動作を行っているときのスイッチング素子のオンデューティを広く設計することが可能となり、変換効率が高いスイッチング電源装置を得ることができる。
【0073】
その結果、低速で低コストのデジタルプロセッサを用いて、部品点数が少なく、故障が無く、変換効率が高いスイッチング電源装置を得ることができる。
【0074】
また本発明によれば、特別に部品を追加することなく、低速で低コストのデジタルプロセッサを用いて、スイッチング電源装置のソフトスタート、ソフトストップを実現することが可能となり、部品点数が少なく、故障が無く、変換効率が高いソフトスタート機能、ソフトストップ機能を備えたスイッチング電源装置を得ることができる。
【0075】
更に、特別に部品を追加することなく、入力電源の電圧変化に対しソフトスタートおよびソフトストップ時の出力電圧変化量を一定に制御して安定した起動と停止ができる。
【発明を実施するための最良の形態】
【0076】
図1は本発明によるスイッチング電源装置の第1実施形態を示した回路ブロック図である。図1において、本実施形態のスイッチング電源装置は、入力電源10、トランス12、MOS−FETを用いたスイッチング素子18、出力端子22a,22bに接続された整流平滑回路20及びスイッチング制御回路24で構成される。
【0077】
入力電源10は入力電圧Vinを入力し、入力電源10としてはバッテリーなどの直流電源でもよいし、交流電源を整流平滑して直流電力を入力してもよい。
【0078】
トランス12は1次巻線14と2次巻線16を有する。トランス12の1次巻線14とは直列にスイッチング素子18が接続されており、ここに直流電源電圧Vinを入力している。
【0079】
整流平滑回路20は、この実施形態にあっては同期整流型を使用している。即ち整流平滑回路20には、フォワード側の同期整流素子25、フライホイール側の同期整流素子26、同期整流駆動回路28、チョークコイル30及び平滑コンデンサ32が設けられている。
【0080】
スイッチング制御回路24には、デジタルプロセッサ34、三角波発生回路36、出力電圧制御信号発生回路38及び駆動回路40が設けられている。スイッチング制御回路24は、スイッチング素子18のオンデューティを制御して、整流平滑回路20からの出力電圧Voを一定電圧に保つ制御を行う。
【0081】
スイッチング制御回路24に設けたデジタルプロセッサ34には、ソフトスタート・ストップ処理部42とデジタルパルス幅変調信号発生部44が設けられている。ここで、デジタルプロセッサ34はワンチップマイコンとして知られた低速で低コストのコンピュータであり、1つのICチップ上にCPU、RAM、ROM及び各種入出力装置などを搭載し、低速なもので数MHz、高速なものでも数十MHz程度までを上限としたクロック周波数で動作するプロセッサを用いる。
【0082】
デジタルプロセッサ34に設けたソフトスタート・ストップ処理部42は、CPUによるプログラムの実行により実現される機能である。
【0083】
デジタルパルス幅変調信号発生部44は、デジタルプロセッサ34に設けた論理回路で実現され、所定のスイッチング周期Tで且つ最大オンデューティとなる最大オン時間Ton(max)を設定した第1パルス幅変調信号V1を発生する。
【0084】
三角波発生回路36には、抵抗48を用いた電流源回路46と直列にコンデンサ50を接続し、コンデンサ50と並列にリセット回路52を接続している。リセット回路52にはデジタルパルス幅変調信号発生部44からの第1パルス幅変調信号V1を入力している。
【0085】
リセット回路52はコンデンサ54と抵抗56で微分回路を構成し、この微分回路の出力をNPNトランジスタ58のベースに入力し、NPNトランジスタ58のコレクタをコンデンサ50のプラス電位側に接続している。
【0086】
このためリセット回路52は、第1パルス幅変調信号V1のローレベルからハイレベルの立ち上がりに同期して、ごく短時間となるパルス状のリセット信号を出力し、コンデンサ50を放電リセットする。
【0087】
電流源回路46は入力電源10からの入力電圧Vinに比例した電流Iをコンデンサ50に流して充電し、これによってコンデンサ50の端子電圧は、前記の式(2)に従って直線的に増加する。コンデンサ50の電圧は、電流源回路46による充電とリセット回路52による放電が交互に繰り返されることによって三角波状の電圧となる。三角波発生回路36は、コンデンサ50の電圧を三角波信号V3として出力する。
【0088】
出力電圧制御信号発生回路38は、誤差増幅器64の反転入力端子に出力電圧Voを入力し、非反転入力端子に接続している基準電圧源66からの基準電圧Vrefとの誤差電圧を出力電圧制御信号V4として出力する。
【0089】
駆動回路40には比較回路60と論理積回路(AND回路)62が設けられている。比較回路60は反転入力端子に三角波発生回路36からの三角波信号V3を入力し、非反転入力端子に出力電圧制御信号発生回路38からの出力電圧制御信号V4を入力し、
V3<V4
でハイレベル信号を出力し、
V3>V4
でローレベル信号を出力する。
【0090】
この比較回路60からの出力信号は、出力電圧制御信号V4のレベルに応じてオン時間が変化する第2パルス幅変調信号V5として、論理積回路62に出力される。
【0091】
論理積回路62には、デジタルプロセッサ34に設けたデジタルパルス幅変調信号発生部44からの第1パルス幅変調信号V1と比較回路60からの第2パルス幅変調信号V5が入力されており、両者の論理積を取ることにより駆動信号V6を生成してスイッチング素子18を駆動することで、スイッチング素子18のオンデューティを制御している。
【0092】
即ち論理積回路62は、比較回路60から出力される第2パルス幅変調信号V5のオン時間Tonが第1パルス幅変調信号V1における最大オンデューティに対応した最大オン時間Ton(max)未満の場合は、第2パルス幅変調信号V5を駆動信号V6としてスイッチング素子18に出力し、一方、第2パルス幅変調信号V5のオン時間Tonが最大オン時間Ton(max)以上の場合は、第1パルス幅変調信号V1を駆動信号V6としてスイッチング素子18に出力する。
【0093】
図2は図1の第1実施形態に設けたデジタルプロセッサ34の詳細を示したブロック図である。図2において、デジタルプロセッサ34には、CPU68、クロック発生回路70及びデジタルパルス幅変調信号発生部44が設けられている。CPU68には、プログラムの実行により実現される機能としてソフトスタート・ストップ処理部42が設けられている。なおデジタルプロセッサ34には、これ以外にRAM、ROM、ADコンバータ、各種入出力部などが設けられるが、その説明は省略している。
【0094】
デジタルパルス幅変調信号発生部44には、カウンタ72、第1レジスタ74、第2レジスタ76、第1比較回路78、第2比較回路80及びRSフリップフロップ82が設けられている。
【0095】
カウンタ72はアップカウンタであり、クロック発生回路70からのクロック信号をカウントし、カウント値(DC0〜DCn)を第1比較回路78及び第2比較回路80に出力する。第1レジスタ74には、第1パルス幅変調信号V1における最大オンデューティ即ち最大オン時間Ton(max)に対応した第1クロック数をレジスタ値N1(=DN10〜DN1n)として設定する。第2レジスタ76には、第1パルス幅変調信号V1における周期Tに対応した第2クロック数をレジスタ値N2(=DN20〜DN2n)として設定する。
【0096】
第1レジスタ74及び第2レジスタ76のレジスタ値N1,N2は、それぞれ第1比較回路78及び第2比較回路80に出力される。第1比較回路78及び第2比較回路80は、それぞれn個のNAND回路と1つのNOR回路で構成される。
【0097】
第1比較回路78は、カウンタ72による周期Tごとのクロック信号のカウントによるカウント値の増加に対し、カウント値が最大オン時間Ton(max)に対応したレジスタ値N1に達すると、ローレベル出力からハイレベル出力となり、RSフリップフロップ82をリセットする。
【0098】
また第2比較回路80は、カウンタ72のカウント値が周期Tに対応したレジスタN2に達すると、ローレベル出力からハイレベル出力となり、RSフリップフロップ82をセットし、同時にカウンタ72をリセットスタートして、次の周期Tのカウントを開始させる。
【0099】
図3は図2のデジタルパルス幅変調信号発生部によるカウンタを用いた信号発生動作を示した説明図である。図3(A)はクロック信号であり、デジタルプロセッサ34の動作周波数で決まる例えば数十MHzのクロック信号が出力される。図3(B)はカウンタ72の動作であり、クロック信号に応じてカウンタ値が増加している。
【0100】
ここで、例えば第1レジスタ74のレジスタ値N1を例えばN1=500、第2レジスタ76のレジスタ値N2を例えばN2=1000とする。この場合、デジタルパルス幅変調信号発生部44の動作を開始すると、最初、第1比較回路78及び第2比較回路80の出力は共にローレベル(L)にあり、初期状態でRSフリップフロップ82はセット状態にあり、第1パルス幅変調信号V1は図3(C)に示すようにローレベル(L)からハイレベル(H)に立ち上がっている。
【0101】
この状態でカウント値が増加してレジスタ値N1=500に達すると、第1比較回路78の出力がローレベル(L)からハイレベル(H)に立ち上がり、RSフリップフロップ82がリセットされることで、第1パルス幅変調信号V1はハイレベル(H)からローレベル(L)に立ち下がる。
【0102】
その後、カウント値が更に増加してレジスタ値N2=1000に達すると、第2比較回路80の出力がローレベル(L)からハイレベル(H)に立ち上がって、RSフリップフロップ82をセットすることで、第1パルス幅変調信号V1がローレベル(L)からハイレベル(H)に立ち上がる。同時にカウンタ72がリセットスタートすることで、再びカウント値0からのカウントが開始され、これが繰り返される。
【0103】
なお図3の動作説明にあっては、説明を分かり易くするため、レジスタ値N1=500、レジスタ値N2=1000とした場合を例にとっているが、図1の実施形態にあっては、レジスタ値N1は最大オンデューティに対応した最大オン時間Ton(max)に設定され、図3における第1パルス幅変調信号V1のデューティ50%に対し、実際には例えば90%といったオンデューティが設定されることになる。
【0104】
次に図4における各部の信号波形を示したタイムチャートを参照して、図1の第1実施形態の動作を説明する。ここで図4(A)は入力電圧Vin、図4(B)は第1パルス幅変調信号V1、図4(C)はNPNトランジスタ58の入力信号、図4(D)は比較回路60の入力信号、図4(E)は第2パルス幅変調信号V5、更に図4(F)は駆動信号V6を示している。
【0105】
まずデジタルプロセッサ34に設けたデジタルパルス幅変調信号発生部44は、一定周期Tで、最大オンデューティに対応したパルス幅即ち最大オン時間Ton(max)を持った第1パルス幅変調信号V1を繰り返し出力しており、周期Tがスイッチング電源装置のスイッチング周波数となる。
【0106】
第1パルス幅変調信号V1が一定周期ごとのローレベルからハイレベルとなるタイミングで、リセット回路52のコンデンサ54と抵抗56の微分動作によりトランジスタ58が短時間動作して、コンデンサ50を放電リセットする。この放電リセット後、コンデンサ50は電流源回路46の抵抗48で決まる入力電圧Vinに応じた電流Iで充電され、コンデンサ50の充電電圧は時間の経過に対し前期の式(2)に従って増加することで、三角波信号V3を出力する。
【0107】
一方、出力電圧制御信号発生回路38は、スイッチング電源装置の出力電圧Voを目標電圧とするために、出力電圧Voと基準電圧源66の基準電圧Vrefとの差による誤差増幅器64の出力として出力電圧制御信号V4を発生し、駆動回路40に設けた比較回路60の非反転入力端子に与えている。
【0108】
比較回路60は三角波信号V3を出力電圧制御信号V4と比較し、三角波信号V3が出力電圧制御信号V4に達するまでの時刻t1〜t2の間はハイレベルを出力し、時刻t2で三角波信号V3が出力電圧制御信号V4を超えるとローレベルの出力に切り替わる。続いて時刻t3で周期Tに達すると、再びリセット回路52がごく短時間動作して、コンデンサ50を放電リセットし、放電リセット後に再びコンデンサ50の充電が開始し、三角波信号V3が増加を始める。
【0109】
この時刻t1〜t3の周期Tにおける第2パルス幅変調信号V5は論理積回路62の一方に入力されており、このとき論理積回路62の他方には第1パルス幅変調信号V1が入力されている。このとき第2パルス幅変調信号V5のオン時間Tonは第1パルス幅変調信号V1の最大オン時間Ton(max)より短いため、第2パルス幅変調信号V5が論理積回路62から駆動信号V6としてスイッチング素子18に出力され、スイッチング素子18をオン、オフ制御する。
【0110】
次の時刻t3〜t6の周期にあっては、時刻t4で三角波信号V3が出力電圧制御信号V4に達して、比較回路60の第2パルス幅変調信号V5がハイレベルからローレベルに変化した後の時刻t5で、電源電圧Vinが、それまでの電圧から低い電圧に変化した場合を示している。
【0111】
時刻t5で入力電圧Vinが低下すると、三角波発生回路36の電流源回路46からコンデンサ50に流れる電流Iが低下し、コンデンサ50の充電が緩やかに行われることで、三角波信号V3の傾きが低下して緩やかな増加となる。
【0112】
その後、時刻t6で周期Tに達してリセット回路52によるコンデンサ50のリセット動作が行われ、次の周期での三角波信号V3は入力電圧Vinの低下に伴い緩やかに増加し、周期Tを経過した時刻t8に至っても出力電圧制御信号V4に達することがなく、したがって比較回路60から出力する第2パルス幅変調信号V5はハイレベルを保ったままとなる。
【0113】
この場合にあっては、論理積回路62に入力しているデジタルパルス幅変調信号発生部44からの第1パルス幅変調信号V1が、時刻t7で最大オン時間Ton(max)に達してハイレベルからローレベルになると、論理積回路62の出力も、これに同期してハイレベルからローレベルとなる。
【0114】
したがって、入力電圧Vinが時刻t5で低下した後は、デジタルパルス幅変調信号発生部44からの第1パルス幅変調信号V1に対応した駆動信号V6がスイッチング素子18に入力され、スイッチング素子18を最大オンデューティで制御することになる。
【0115】
即ち、三角波発生回路36からの三角波信号V3と出力電圧制御信号発生部38からの出力電圧制御信号V4を比較回路60によって比較することで第2パルス幅変調信号V5ではスイッチング素子18のオン、オフ制御ができずに、常時オン状態となる状況が発生しても、デジタルパルス幅変調信号発生部44による第1パルス幅変調信号V1により、強制的に最大オンデューティによるスイッチング素子18の制御が行なわれることになる。
【0116】
このため本実施形態にあっては、入力電圧Vinが低くなっても、スイッチング素子18がオフできなくなる現象が発生することが無いため、遅れ時間が短い高速に動作する停止回路や、高速に動作するデジタルプロセッサを用いなくても、スイッチング素子が故障してしまう問題を防止できる。
【0117】
また、デジタルパルス幅変調信号発生部44でデジタルプロセッサ34によるクロックの計数に基づき第1パルス幅変調信号V1を発生しているため、スイッチング周期とパルス幅に正確な相関を持つことができ、最大オンデューティの制限にばらつきが発生せず、スイッチング電源装置が通常の動作を行なっているときのスイッチング素子のオンデューティを広く設定することが可能となり、変換効率の高いスイッチング電源装置を作ることができる。
【0118】
また本発明にあっては、低速で低コストのデジタルプロセッサ34を用いていることから、スイッチング電源装置全体として部品点数が少なく、故障がなく、且つ変換効率の高い装置を低コストで実現することができる。
【0119】
図5は図1のデジタルプロセッサ34に設けたソフトスタート・ストップ処理部42によるソフトスタート動作を示したタイムチャートである。ここで図5(A)は第1パルス幅変調信号V1、図5(B)は比較回路60の入力信号、図5(C)は駆動信号V6、図5(E)は出力電圧Voをそれぞれ示している。
【0120】
図1の実施形態におけるソフトスタート処理は、デジタルプロセッサ34によるプログラムの実行により実現され、電源投入時における時間の経過に伴って、図5(E)に示すように出力電圧Voを段階的に制御目標としての一定電圧に向かって増加させる出力電圧立上げ処理を実行する。
【0121】
このソフトスタートは、図5(A)に示すように、第1パルス幅変調信号V1におけるオン時間を、時間の経過に伴ってTon1,Ton2,Ton3,・・・に示すように増加率αで増加させる。図5の例にあっては、時刻t1〜t2がソフトスタート期間であり、時刻t2以降が通常動作を示している。
【0122】
第1パルス幅変調信号V1におけるオン時間Ton1,2,3,・・・の増加は、図2に示したデジタルパルス幅変調信号発生部44に設けている第1レジスタ74のレジスタ値N1を時間の経過に伴って段階的に増加させることで実現できる。このとき第2レジスタ76のレジスタ値N2は、周期Tに対応した一定値としている。
【0123】
一方、ソフトスタート期間にあっても、図5(B)に示すように、比較回路60は、周期Tごとに三角波信号V3と出力電圧制御信号V4との比較に基づき第2パルス幅変調信号V5を出力しているが、時刻t2に達するまでは第1パルス幅変調信号V1のオン時間の方が第2パルス幅変調信号V5のオン時間より短いため、論理積回路62は第1パルス幅変調信号V1を駆動信号V6として出力し、これによって、スイッチング素子18のオン時間が段階的に増加して出力電圧が段階的に増加している。
【0124】
時刻t2以降については、第1パルス幅変調信号V1のオン時間Ton6、Ton7が比較回路60より出力される第2パルス幅変調信号V5のオン時間より長くなるため、第2パルス幅変調信号V5が論理積回路62から駆動信号V6として出力され、その結果、出力電圧Voは一定電圧に制御される通常動作が行なわれることになる。
【0125】
なお図5にあっては、時刻t2以降についても第1パルス幅変調信号V1のオン時間をTon6,Ton7と段階的に増加させているが、所定の時間の後に、第1パルス幅変調信号V1は通常時の動作に必要な最大オン時間Ton(max)に達し、その後は一定値を維持する。
【0126】
また、図5では、スイッチング周期に対して、1周期毎に第1パルス幅変調信号V1を増加させているが、実際の動作では、数周期に1回の割合で、第1パルス幅変調信号V1を増加させる制御を行っても良い。
【0127】
図6は入力電圧に応じてオンデューティの増加率αを制御するソフトスタート動作を示したタイムチャートである。
【0128】
図1のスイッチング電源装置が理想的な動作をした場合の出力電圧Voは、前記の式(3)に従うことになる。このため、スイッチング素子18のオンデューティがデジタルパルス幅変調信号発生部44から出力される第1パルス幅変調信号V1のパルス幅で決定されるとすると、パルス幅が同じときには入力電圧Vinに比例して出力電圧が高くなる。このため、図5に示したソフトスタート処理にあっては、入力電圧Vinによってソフトスタート時の出力電圧Voの上昇速度が入力電圧Vinの影響を受けることになる。
【0129】
そこで図6のタイムチャートに示すように、入力電圧Vinが低いときはデジタルパルス幅変調信号発生部44から出力するソフトスタート処理における第1パルス幅変調信号V1のオン時間の増加率αを大きくし、入力電圧Vinが高いときには第1パルス幅変調信号V1オン時間の増加率αを小さくするように制御する。具体的には、入力電圧Vinに対し第1パルス幅変調信号V1のオン時間の変化率αが反比例するように制御を行う。
【0130】
図6にあっては、図5と同じ入力電圧Vinの場合を実線で示し、それより入力電圧Vinが高くなった場合を点線で示している。即ち、入力電圧Vinが低いときには、実線で示すように図6(A)の第1パルス幅変調信号V1はオン時間をTon1〜Ton7に示すように増加率αを大きくしている。
【0131】
これに対し入力電圧Vinが高い場合には、破線で示すようにオン時間をTon11〜Ton17に示すように増加率αを小さくするように設定し、これにより図6(C)に示すように、入力電圧Vinが低いときは実線で示すようにオンデューティを大きくし、入力電圧が高いときは破線で示すようにオンデューティを小さくし、結果として、入力電圧が変動しても、図6(D)に示すように、同じ割合で出力電圧Voを段階的に増加させるソフトスタートが実現できる。
【0132】
図7は図1のデジタルプロセッサ34による制御処理を示したフローチャートである。図7において、図1のスイッチング電源装置の電源投入により動作を開始すると、まずステップS1でデジタルプロセッサ34はソフトスタート・ストップ処理部42によりソフトスタート処理を実行し、図5または図6に示したように、ソフトスタート期間に亘り出力電圧を一定割合で増加させる出力電圧の立上げ処理を実行する。
【0133】
このソフトスタート処理が終了すると、ステップS2で通常動作を行う。通常動作中に、ステップS3で停止条件の成立を判別すると、ステップS4に進み、ソフトストップ処理を実行する。
【0134】
ソフトストップ処理は、ソフトスタート処理とは逆に、第1パルス幅変調信号V1のオン時間を時間の経過に伴って一定の減少率βで段階的に低下させることにより出力電圧Voを立ち下げる処理となる。
【0135】
このソフトストップ処理においても、図5の入力電圧Vinを考慮していないソフトスタートに対応した逆のソフトストップ処理以外に、図6に示す入力電圧Vinの変動を考慮したソフトスタート処理に対応したソフトストップ処理を行ってもよい。即ち、入力電圧Vinを考慮したソフトストップ処理は、入力電圧に反比例して、第1パルス幅変調信号V1におけるオン時間の減少率βを反比例させるように変化させる処理となる。
【0136】
図8は図7のステップS1によるソフトスタート処理の詳細を示したフローチャートである。図8において、ソフトスタート処理は、まずステップS11で入力電圧Vinから第1パルス幅変調信号V1のオンデューティ、即ち図2のデジタルパルス幅変調信号発生部44に設けている第1レジスタ74に対するレジスタ値N1の増加率αを決定する。
【0137】
続いてステップS12でレジスタ値N1がαになるように、第1レジスタ74を設定する。続いてステップS13でレジスタ値N2がスイッチング周期Tに対応する設定値となるように第2レジスタ76を設定する。続いてステップS14でデジタルパルス幅変調信号発生部44の動作を開始する。これによって、最初の周期における第1パルス幅変調信号V1のレジスタ値N1に対応したオン時間を持つパルス幅変調信号の出力が行われる。
【0138】
続いてステップS15でソフトスタート時におけるその他の処理、例えば出力電流、温度、リモートオンオフ端子、入力電圧、通信機能などの処理を実行した後、ステップS16でウェイト処理に入る。
【0139】
このウェイト処理は、カウンタ72がリセットされた直後に第1レジスタ74に新たなレジスタ値N1が更新されるようにタイミングをとるための処理であり、具体的には、ステップS15のその他の処理におけるクロック数にウェイト処理の実行クロック数を加えたクロック数が周期Tを与えるレジスタ値N2の整数倍となるようにウェイト処理を入れる。
【0140】
続いてステップS17でウェイト処理終了を判別すると、ステップS18でレジスタ値N1を増加率αだけ増加して更新し、第1レジスタ74に転送し、ステップS19でレジスタ値N2が規定値即ち最大オン時間Ton(max)に対応した値以上になるまで、ステップS15からの処理を繰り返す。
【0141】
図9は図7のステップS4によるソフトストップ処理の詳細を示したフローチャートである。図9において、ソフトストップ処理は、ステップS21で入力電圧Vinからオン
デューティ即ち第1レジスタ74に対するレジスタ値N1の減少率βを決定する。
【0142】
続いてステップS22でソフトストップ処理におけるその他の処理を行った後、ステップS23でカウンタ72がリセットされた直後に第1レジスタ74が変更されるようにタイミングをとるウェイト処理を行い、ステップS24でウェイト処理の終了を判別すると、ステップS25でレジスタ値N1を減少率β分だけ減少させて第1レジスタ74に転送し、ステップS26でレジスタ値N1が規定値以下になるまで、ステップS22からの処理を繰り返す。
【0143】
ステップS26でレジスタ値N1が規定値以下に低下したことが判別されると、ステップS27に進み、デジタルパルス幅変調信号発生部の動作を停止し、更にステップS28でその他の停止処理を行って、一連のソフトストップ処理を終了する。
【0144】
図10は第1パルス幅変調信号のローレベル期間の間だけコンデンサを放電リセットする三角波発生回路を用いた本発明の第2実施形態を示した回路ブロック図である。
【0145】
図10において、第2実施形態のスイッチング電源装置は、三角波発生回路36に設けたリセット回路52として、コンデンサ50のプラス電位側をダイオード84を介してデジタルパルス幅変調信号発生部44の出力に接続している。これによってコンデンサ50は、第1パルス幅変調信号V1がローレベルの間、放電リセットされることになる。それ以外の回路構成及び動作は図1の第1実施形態と同じである。
【0146】
図11は図10の第2実施形態における各部の信号波形を示したタイムチャートである。ここで図11(A)は入力電圧Vin、図11(B)は第1パルス幅変調信号V1、図11(C)は比較回路60の入力信号、図11(D)は第2パルス幅変調信号V5、及び図11(E)は駆動信号V6を示している。
【0147】
図10の三角波発生回路36のリセット回路52は、第1パルス幅変調信号V1の周期T内におけるオン時間Ton(max)が経過した後の残り時間、ローレベルとなっており、例えば時刻t1〜t4の周期Tを見ると、比較回路60に入力している三角波信号V3は、時刻t3で第1パルス幅変調信号V1がハイレベルからローレベルに立ち下がることでリセット回路52によるコンデンサ50のリセットが開始され、時刻t4で次の周期でハイレベルに立ち上がるまでの期間、即ち時刻t3〜t4の期間、コンデンサ50はリセットされ続けている。
【0148】
ここで時刻t1〜t6については、入力電圧Vinが高いことから、第1パルス幅変調信号V1のオン時間Ton(max)以内に三角波信号V3が出力電圧制御信号V4に達して、第2パルス幅変調信号V5がハイレベルからローレベルとなって、駆動信号V6のオン時間Tonを決定しており、この第2パルス幅変調信号V5が論理積回路62より駆動信号V6としてスイッチング素子18に与えられて、スイッチング素子18をオン、オフ制御している。
【0149】
一方、時刻t6で入力電圧Vinは低い値に変化しており、時刻t8でコンデンサ50のリセットが開始されたときには、三角波信号V3は出力電圧制御信号V4に達しておらず、この場合には第1パルス幅変調信号V1が駆動信号V6としてスイッチング素子18に出力されることになり、スイッチング素子18は、最大オンデューティによるスイッチング制御が行われている。
【0150】
図12は本発明の第3実施形態を示した回路ブロック図であり、第3実施形態は第1パルス幅変調信号を逆論理で動作するように構成したことを特徴とする。
【0151】
図12において、デジタルプロセッサ34に設けたデジタルパルス幅変調信号発生部44は、図1で発生している第1パルス幅変調信号V1を逆論理とした反転第1パルス幅変調信号−V1を出力している。
【0152】
この反転第1パルス幅変調信号−V1に伴い、三角波発生回路36に設けたリセット回路52は、反転論理となるように、コンデンサ54、抵抗86、PNPトランジスタ88で構成している。即ちリセット回路52は、反転第1パルス幅変調信号−V1がハイレベルからローレベルに変化したときに微分動作を行って、短時間、PNPトランジスタ88をオンすることで、コンデンサ50を放電リセットしている。
【0153】
また駆動回路40に設けている比較回路60は、反転論理に対応して、三角波発生回路36からの三角波信号V3を図1の実施形態とは逆に非反転入力端子に入力し、出力電圧制御信号発生部38からの出力電圧制御信号V4を反転入力端子に入力している。
【0154】
また比較回路60の出力は、図1の実施形態の論理積回路ではなく、論理和回路(OR回路)90に、反転第1パルス幅変調信号−V1と共に入力されている。論理和回路90の出力信号V7は更にインバータ回路92で反転されて、駆動信号V8としてスイッチング素子18に入力されている。なお、論理和回路90とインバータ回路92については反転論理和回路(NOR回路)としても良い。
【0155】
図13は図12の第1実施形態に設けたデジタルパルス幅変調信号発生部44を示したブロック図である。図13において、デジタルプロセッサ34には、ソフトスタート処理部42の機能を備えたCPU68、クロック発生回路70及びデジタルパルス幅変調信号発生部44が設けられ、基本的には図2の実施形態と同じである。
【0156】
相違点は、デジタルパルス幅変調信号発生部44の出力段に設けているRSフリップフロップ82からの出力を、出力Qではなく反転出力となる−Qから行うことで、反転第1パルス幅変調信号−V1としている。
【0157】
図14は図12の第3実施形態における各部の信号波形を示したタイムチャートであり、図14(A)に入力電圧Vin、図14(B)に反転第1パルス幅変調信号−V1、図14(C)にPNPトランジスタ88の入力信号、図14(D)に比較回路60の入力信号、図14(E)に第2パルス幅変調信号V5、図14(F)に論理和回路出力信号V7、図14(G)に駆動信号V8をそれぞれ示している。
【0158】
まずデジタルパルス幅変調信号発生部44から出力される反転第1パルス幅変調信号−V1は、図14(B)に示すように、周期Tにおける最大オン時間Ton(max)の間、ローレベルとし、残り期間をハイレベルとしており、図14(B)に示した第1パルス幅変調信号V1に対し反転した信号となっている。
【0159】
また図14(C)のPNPトランジスタ88の入力信号は、反転第1パルス幅変調信号−V1のハイレベルからローレベルへの立ち下がりに同期して瞬時的にハイレベルからローレベルとした信号であり、これによってコンデンサ50を瞬時的に放電リセットしている。
【0160】
図14(D)の比較回路60における動作は、時刻t1〜t2に示すように、三角波信号V3が出力電圧制御信号V4に達するまでは、比較回路60の出力となる第2パルス幅変調信号V5はローレベルにあり、時刻t2で出力電圧制御信号V4に達するとハイレベルに立ち上がり、時刻t3で再びリセット動作に伴いローレベルとなる。
【0161】
論理和回路40は、反転第1パルス幅変調信号−V1と第2パルス幅変調信号V5の論理和を取り出しており、この場合には第2パルス幅変調信号V5に対応した論理和回路出力信号V7となり、これが更に、インバータ回路92で反転された駆動信号V8としてスイッチング素子18をオンオフ駆動している。
【0162】
図14にあっては、時刻t5までは入力電圧Vinが高いが、時刻t5で入力電圧Vinが低下しており、三角波信号V3における増加率が低下している。このため時刻t6〜t7の周期Tにあっては、三角波信号V3は時刻t8で周期Tに達しても出力電圧制御信号V4に達していない。
【0163】
したがって、このとき比較回路60から出力される第2パルス幅変調信号V5はローレベル状態を継続しており、したがって論理和回路90は反転第1パルス幅変調信号−V1に対応する論理和回路出力信号V7を出力し、これがインバータ回路92で反転されて、駆動信号V8としてスイッチング素子18を最大オンデューティでオンオフ制御することになる。
【0164】
図15は図13と同じ逆論理を用いたスイッチング電源装置につき、反転第1パルス幅変調信号のハイレベル期間の間だけコンデンサを放電リセットする三角波発生回路を用いた本発明の第4実施形態を示した回路ブロック図である。
【0165】
図15において、三角波発生回路36に設けたリセット回路52は、リセット用スイッチング素子94であるMOS−FETを備え、コンデンサ50の両端にスイッチング素子94となるMOS−FETのドレインとソースを接続し、そのゲートにデジタルパルス幅変調信号発生部44からの反転第1パルス幅変調信号−V1を入力している。それ以外の回路構成及び動作は図13の第4実施形態と同じである。
【0166】
図16は図15の第4実施形態における各部の信号波形を示したタイムチャートであり、図16(A)に入力電圧Vin、図16(B)に反転第1パルス幅変調信号−V1、図16(C)に比較回路60の入力信号、図16(D)に第2パルス幅変調信号V5、図16(E)に駆動信号V8をそれぞれ示している。
【0167】
第4実施形態にあっては、図16(B)の反転第1パルス幅変調信号−V1の例えば時刻t1〜t4の周期Tにおける後半の時刻t3〜t4となるハイレベルの間、リセット回路52のリセット用スイッチング素子94をオンしてコンデンサ50を放電リセットし、反転第1パルス幅変調信号−V1が時刻t4でハイレベルからローレベルに変化すると、次の周期における三角波信号の発生を開始している。
【0168】
また図16は、時刻t6までは入力電圧Vinが高い場合であり、この間は比較回路60より出力された第2パルス幅変調信号V5に同期した駆動信号V8によるスイッチング素子18のオン、オフ制御が行われているが、時刻t6で入力電圧Vinが低下すると、時刻t7〜t9では、反転第1パルス幅変調信号−V1で決定される最大オン時間Ton(max)によって駆動信号V8としてスイッチング素子18を最大オンデューティでオンオフ制御することになる。
【0169】
なお、上記の実施形態にあっては、デジタルプロセッサにソフトスタート・ストップ処理部42をプログラム制御による機能として設けているが、この機能を設けずに、デジタルプロセッサ34にはデジタルパルス幅変調信号発生部44のみを設けた構成としてもよい。
【0170】
デジタルパルス幅変調信号発生部44は、同等の機能を持つものであれば、第一レジスタ74と第一比較回路78とフリップフロップ82に加えて複数のレジスタ、複数の比較回路、および、複数のフリップフロップを備えることで、複数のデジタルパルス幅変調信号を発生するものを用いて、そのひとつから出力を取り出すものでも良い。
【0171】
デジタルパルス幅変調信号発生部44は、アップカウンタを用いたが、ダウンカウンタを用いて同様の機能を実現したものでも良い。
【0172】
電流源回路46は、同等の機能を持つものであれば、抵抗ではなく、半導体素子を用いて構成したものでも良い。
【0173】
電流源回路46には、入力電源電圧Vinを直接入力しているが、トランス12に3次巻線を設け、3次巻線の電圧を入力しても良い。
【0174】
出力電圧制御信号発生回路38は、誤差増幅器64を用いて、出力電圧Voと基準電圧源66の電圧Vrefを比較し、出力電圧制御信号V4を出力するものとしているが、単に一定の直流電圧を出力するものでも良いし、デジタルプロセッサ34に制御されることで、出力電圧制御信号V4を出力するものでも良い。
【0175】
第一パルス幅変調信号V1の増加率α、減少率βを一定としているが、例えば、プログラム内にテーブルを設け、時間の経過に従って、テーブルから値を読み出すことで、αやβを可変するものであっても良い。
【0176】
また上記の実施形態は絶縁型シングルエンテッド・フォワードコンバータを例に取るものであったが、絶縁型コンバータであれば、ブリッジ型、プッシュプル型、フライバック型などの回路にすべて適用することができる。
【0177】
また上記の実施形態にあっては、回路素子としてMOS−FET、PNPトランジスタ、NPNトランジスタ、ダイオード、抵抗などの電子部品を用いたが、同様の機能を果たす素子であれば、これらに限定されることなく適宜の電子部品を用いることができる。
【0178】
また本発明は、その目的と利点を損なうことのない変形を含み、更に上記の実施形態に示した数値による限定は受けない。
【図面の簡単な説明】
【0179】
【図1】本発明によるスイッチング電源装置の第1実施形態を示した回路ブロック図
【図2】図1の第1実施形態に設けたデジタルプロセッサの詳細を示したブロック図
【図3】図2のデジタルパルス幅変調信号発生部によるカウンタを用いた信号発生動作を示した説明図
【図4】図1の第1実施形態における各部の信号波形を示したタイムチャート
【図5】図4のソフトスタート処理部によるソフトスタート動作を示したタイムチャート
【図6】入力電圧に応じてオンデューティの増加率を制御するソフトスタート動作を示したタイムチャート
【図7】図1のデジタルプロセッサによる制御処理を示したフローチャート
【図8】図7のステップS2によるソフトスタート処理の詳細を示したフローチャート
【図9】図7のステップS4によるソフトストップ処理の詳細を示したフローチャート
【図10】第1パルス幅変調信号のローレベル期間の間だけコンデンサを放電リセットする三角波発生回路を用いた本発明の第2実施形態を示した回路ブロック図
【図11】図10の第2実施形態における各部の信号波形を示したタイムチャート
【図12】反転第1パルス幅変調信号を用いた逆論理で動作する本発明の第3実施形態を示した回路ブロック図
【図13】図12の第3実施形態に設けたデジタルプロセッサの詳細を示したブロック図
【図14】図12の第3実施形態における各部の信号波形を示したタイムチャート
【図15】第1パルス幅変調信号のハイレベル期間の間だけコンデンサを放電リセットする三角波発生回路を用いた逆論理で動作する本発明の第4実施形態を示した回路ブロック図
【図16】図15の第4実施形態における各部の信号波形を示したタイムチャート
【図17】従来のスイッチング電源装置を示した回路ブロック図
【図18】従来装置における各部の信号波形を入力電圧が低い場合と高い場合とに分けて示したタイムチャート
【図19】入力電圧が途中で低下した場合の従来装置における各部の信号波形を示したタイムチャート
【図20】最大オンデューティ制限回路を設けた従来装置を示した回路ブロック図
【符号の説明】
【0180】
10:入力電源
12:トランス
14:1次巻線
16:2次巻線
18:スイッチング素子
20:整流平滑回路
22a,22b:出力端子
24:スイッチング制御回路
25:フォワード側同期整流素子
26:フライホイール側同期整流素子
28:同期整流制御回路
30:チョークコイル
32:平滑コンデンサ
34:デジタルプロセッサ
36:三角波発生回路
38:出力電圧制御信号発生回路
40:駆動回路
42:ソフトスタート・ストップ処理部
44:デジタルパルス幅変調信号発生部
46:電流源回路
48:抵抗
50:コンデンサ
52:リセット回路
58:NPNトランジスタ
60:比較回路
62:論理積回路
64:誤差増幅器
66:基準電圧源
68:CPU
70:クロック発生回路
72:カウンタ
74:第1レジスタ
76:第2レジスタ
84:ダイオード
88:PNPトランジスタ
90:論理和回路
92:インバータ
【技術分野】
【0001】
本発明は、直流電圧を所望の電圧に変換して電子機器に供給するためのスイッチング電源装置に関し、特に、デジタル制御と入力電圧フィードフォワード制御を適用したスイッチング電源装置に関する。
【背景技術】
【0002】
従来、入力電圧が急激に変動した際におけるスイッチング電源装置の出力電圧安定性を改善する方法として、スイッチング電源装置の入力電圧に対して、スイッチング素子のオンデューティを調整する制御方法である入力電圧フィードフォワード制御が知られている。
【0003】
例えば、入力電圧フィードフォワード制御を非絶縁型DC/DCコンバータである降圧チョッパ回路に適用した例が特許文献1に開示されている。また、本発明者が、特許文献2において、絶縁型シングルエンディッドフォワードコンバータに入力電圧フィードフォワード制御を適用した例を開示している。
【0004】
図17に、絶縁型シングルエンディッドフォワードコンバータに、入力電圧フィードフォワード制御を適用したスイッチング電源装置の一例を示す。また、図18は、図17のスイッチング電源装置の動作波形を入力電圧が低い場合と、高い場合とに分けて示している。
【0005】
図17のスイッチング電源装置は、入力電源100にトランス102の1次巻線104とスイッチング素子108が直列に接続され、トランス102の2次巻線106に同期整流素子136,138、同期整流制御回路140、チョークコイル142及び平滑コンデンサ144を持つ整流平滑回路110が接続され、スイッチング素子108にスイッチング制御回路114が接続され、スイッチング制御回路114がスイッチング素子108のオンデューティを制御することで、出力電圧Voを所定の電圧に制御する。
【0006】
スイッチング制御回路114は、三角波発生回路116、駆動回路120、出力電圧制御信号発生回路118から構成される。三角波発生回路116は、入力電源電圧Vinに比例した電流Iを出力する抵抗124を持つ電流源回路122、三角波電圧を発生するコンデンサ126、及びリセット回路128より構成される。
【0007】
ここでコンデンサ126の電圧をV11とすると、電流源回路122の出力電流Iは、抵抗値Rの抵抗124を流れる電流となり、
I=(Vin−V11)/R
となる。
【0008】
Vin>>V11とすると、I≒Vin/Rとなるため、電流源回路122は入力電圧Vinに比例した電流Iを出力する。即ち
【0009】
【数1】
となる。
【0010】
次に図17のスイッチング電源の動作を図18の各部の信号波形を示したタイムチャートを参照して説明する。なお、図18は入力電圧が途中で高い値から低い値に変化した場合の信号波形を示している。
【0011】
まず、リセット回路128は、図18(A)のように、所定の周期Tでリセット信号を瞬時的に出力して三角波発生回路116のコンデンサ126を放電リセットし、このリセット周期Tが、スイッチング電源装置のスイッチング周波数となる。コンデンサ126がリセットされると、駆動回路120はスイッチング素子108をオンさせる。
【0012】
続いてコンデンサ126は電流Iで充電され、コンデンサ電圧V11は時間tに対し式(2)に従って変化する。
【0013】
【数2】
ここで、V11は三角波発生回路116の出力電圧、Vinは入力電圧、tは充電時間、
Cはコンデンサ126の容量、Rは抵抗124の値である。
【0014】
三角波発生回路116からのコンデンサ電圧V11は駆動回路120に設けた比較回路134の反転入力端子に出力される。
【0015】
一方、出力電圧制御信号発生回路118は基準電圧源132による基準電圧Vrefとスイッチング電源装置の出力電圧Voの差分を誤差増幅器130で増幅した誤差電圧を出力電圧制御信号V12として発生し、比較回路134の非反転入力端子に出力している。
【0016】
比較回路134はコンデンサ電圧V11と出力電圧制御信号V12を比較し、V12>V11のとき駆動信号V13はハイレベルとなってスイッチング素子108をオンし、V12<V11のとき駆動信号V13はローレベルとなってスイッチング素子108をオフすることで、スイッチング素子108のオン期間Ton、即ちオンデューティ
Don=(Ton/T)
を制御する。
【0017】
このようなスイッチング制御回路114によるスイッチング素子108のオン、オフ動作が繰り返されることで、トランス102の1次巻線104にパルス状の電圧が印加され2次側に伝送される。トランス102の2次巻線106に発生したパルス状の電圧は、整流平滑回路110により直流に変換され、スイッチング電源装置の出力電圧Voとなる。
【0018】
次に、図17のスイッチング電源装置が理想的に動作した場合の出力電圧制御を説明する。
【0019】
理想的な動作をした場合の図17のスイッチング電源装置の出力電圧は式(3)のように決定される。
【0020】
【数3】
ここで、Voは出力電圧、Vinは入力電圧、N1はトランス102の1次巻線104の巻数、N2はトランス102の2次巻線106の巻数、Tはスイッチング周期、Tonはスイッチング素子108のオン時間である。
【0021】
スイッチング素子108のオン時間Tonは、コンデンサ電圧V11が誤差電圧V12に到達するまでの時間で決定される。
V11=V12 式(4)
式(1)〜式(4)から以下の式が得られる。
【0022】
【数4】
式(5)から、理想的に動作する図17のスイッチング電源装置は、出力電圧制御信号V12が一定の値となるように制御を行なうことで、入力電圧Vinが変動しても出力電圧Voを一定とすることができることが分かる。
【0023】
式(5)を定性的に表すと、図18の左側に示すように、入力電圧Vinが低い場合は、比較回路134に入力するコンデンサ電圧V11の上昇速度が遅いため、スイッチング素子108がオンしている期間Tonが長くなる。一方、図18の右側に示すように、入力電圧Vinが高い場合は、比較回路134に入力するコンデンサ電圧V11の上昇速度が速いため、スイッチング素子108がオンしている期間がTonが短くなる。
【0024】
図17のスイッチング電源装置は、出力電圧制御信号V12を一定値に制御するだけで、入力電圧Vinが急激に変動した場合でも、出力電圧Voを一定値に制御することが可能であり、入力電圧の急激な変動に対してスイッチング素子108のオンデューティを高速に応答させて、スイッチング電源装置の出力電圧を安定化することが可能な電源であると言う特徴を持つ。
【特許文献1】特開平3−183357号公報
【特許文献2】特開2008−131721号公報
【発明の開示】
【発明が解決しようとする課題】
【0025】
しかしながら、このような従来のスイッチング電源装置に用いた入力電圧フィードフォワード制御を用いた絶縁型コンバータでは、入力電圧が低下した場合に、トランスを飽和させてスイッチング素子等の半導体に過大なストレスを与えて、最悪、半導体を破壊してしまうと言った問題があり、この問題を説明すると次のようになる。
【0026】
入力電圧フィードフォワード制御を用いた絶縁型シングルエンディッドフォワードコンバータのスイッチング素子のオン期間Tonは、先の式(3)で決定されている。スイッチング電源装置は、入力電圧Vinが低下するとスイッチング素子のターンオン時間Tonを長くすることで、出力電圧を一定に制御する動作を行う。
【0027】
しかし、このスイッチング電源装置の制御では、入力電圧Vinが小さくなりすぎると、スイッチング素子がオフできなくなることで、トランスが飽和し、スイッチング素子に大電流が流れ、スイッチング素子に過大なストレスを与えて、最悪、スイッチング素子を破壊してしまう現象が発生する。これは、先の式(3)において、スイッチング素子のオン期間Tonが、スイッチングの1周期T以上の値となる入力電圧Vinに於いて、実際には、スイッチング素子のオン期間Tonがスイッチングの1周期Tよりも大きくなることができないために発生する。この現象を図19に示している。
【0028】
図19にあっては、任意の時刻tnで入力電圧Vinが大きく低下し、コンデンサ電圧V11の上昇速度が遅くなり、スイッチング周期Tの間にコンデンサ電圧V11が出力電圧制御信号V12に到達する前にリセット信号によりリセットされ、スイッチング素子108をオフすることができなくなっている。
【0029】
スイッチング素子108がオフしない時間が長く続くと、トランス102が飽和して大電流がスイッチング素子108に流れる現象につながる。大電流が流れることで、スイッチング素子108に過大なストレスが加わり、最悪、スイッチング素子108が破壊してしまう。
【0030】
このような問題に対しては次の解決方法が考えられる。第1の解決方法は、図20に示すように、駆動回路120とスイッチング素子108の間に最大オンデューティ制限回路146を設けることである。最大オンデューティ制限回路146を設けることで、スイッチングの1周期に対して、スイッチング素子を強制的にオフする期間を作り出し、トランスが飽和しない構成とし、電源装置の破壊を防ぐことができる。
【0031】
しかしながら、この方法は、最大オンデューティ制限回路に必要な電子部品による部品点数やコストが増加してしまうと言った問題を持ち、また、最大オンデューティ制限回路を構成する電子部品のばらつきによって最大オンデューティ制限値にばらつきが発生し、スイッチング素子のオンデューティを広くして動作させることができなくなり、スイッチング電源装置の変換効率が低下してしまうと言う問題が新たに発生する。
【0032】
一般的には、同一電力を出力するスイッチング電源装置では、スイッチング素子のオンデューティを広く用いた方が変換効率を向上させることができる。スイッチング素子のオンデューティを広くすることで、半導体素子やトランス等の部品の導通時間を長くすることができるため、これらの素子を流れる電流の実効値を低下させ、これらの素子の抵抗による損失を低減することができるためである。
【0033】
このため、変換効率の高いスイッチング電源装置では、スイッチング素子のオンデューティが大きくなるように設計が行われるが、最大オンデューティ制限回路146で制限される最大オンデューティの制限値に近いオンデューティで動作するスイッチング電源を作ると、最大オンデューティ制限回路146の制限値がばらついたときに、スイッチング素子のオンデューティを目標とする大きさまで広げることができなくなってしまう現象が発生してしまう。
【0034】
従って、最大オンデューティ制限回路146で制限されるデューティの値に対して、スイッチング電源装置が通常の動作を行っているときのスイッチング素子のオンデューティの値を十分に離した設計を行わないと、目的とする出力電圧を取り出すことができないスイッチング電源装置が作られてしまう可能性がある。
【0035】
そこで、変換効率を犠牲にして、スイッチング電源装置が通常の動作を行っているときのスイッチング素子のオンデューティを狭くする設計を行うことになり、結果として、変換効率が高いスイッチング電源装置を得ることができない。
【0036】
また、別の解決法として、スイッチング電源装置に高速に動作する停止回路を設ける方法が考えられる。例えば、定格入力電圧48ボルト、定格出力電圧5ボルトのスイッチング電源装置を、図17のスイッチング電源装置の回路を用いて、トランスの巻数比N1:N2=4:1で構成している場合を考える。
【0037】
式(3)から、このスイッチング電源装置では、Vin=20ボルトの時に、Ton=Tとなることになる。つまり、Vin=20ボルト以下でこのスイッチング電源装置を動作させると、スイッチング素子がオフすることができなくなり、トランス飽和が発生し、スイッチング素子に過大なストレスが加わり、電源装置が破壊してしまう。
【0038】
ここで、定格入力電圧48ボルトのスイッチング電源では、要求される入力電圧範囲を35ボルトから75ボルト程度とされている場合が一般的であるので、Vin=30ボルト以下では、電源を停止させても実害はない。
【0039】
そこで、スイッチング電源装置に入力電圧を監視する回路を設け、Vin=20ボルト以下になる前に、スイッチング電源装置の動作を確実に停止させるように制御を行うことで電源が破壊してしまうことを防ぐことができる。
【0040】
しかしながら、この方法では、入力電圧が急激に低下した場合でも確実にスイッチング電源装置を停止させることができるように、遅れ時間が短く且つ高速に動作する停止回路を必要とするため、コストや部品点数を増大させてしまうことになる。
【0041】
近年、DSP等として知られた高性能なデジタルプロセッサを用いたデジタル制御のスイッチング電源制御を行うことが検討されている。デジタル制御のスイッチング電源装置では、デジタルプロセッサに、スイッチング電源装置の入力電圧、周囲温度、出力電流、出力電圧等の情報を取り込み、デジタルプロセッサに内蔵されたプログラムに基づいて演算を行い、スイッチング電源の動作を制御する。
【0042】
デジタル制御では、今までアナログ部品で構成していた回路の多くをデジタルプロセッサのプログラムに基づく演算に置き換えることで部品点数を削減し、また、スイッチング電源の状態を検知し、実行するプログラムを変更(条件制御)することが簡単に実現でき、アナログ制御では不可能だった高度な制御を行うことができると言った多くの利点を持つため、精力的に開発が進められている。
【0043】
しかし、デジタル制御のスイッチング電源装置では、スイッチング電源の動作をプログラムで制御するため、スイッチング電源の状態変化に対して、応答処理が遅れると言う欠点を持つ。
【0044】
これはデジタルプロセッサでは、処理対象とする色々な項目に対して、直列でしか処理を行うことができないと言う事に起因する。つまり、デジタルプロセッサが、何れかの項目に対して演算を行っているときに、その他の項目の状態が変化しても、状態変化が起きたことを検出できない。
【0045】
例えば、入力電圧、周囲温度、出力電流、出力電圧の4つの項目をデジタルプロセッサで監視し、演算を行う場合を考える。この場合、各処理に対して一定の時間を必要とし、それぞれの処理が順番に実行される。
つまり、
(1) 入力電圧の監視と演算、
(2)周囲温度の監視と演算、
(3)出力電流の監視と演算、
(4)出力電圧の監視と演算、
(5)前記(1)に戻る、
と言った順番で処理を行うフローを作り、全てが終わった後で、最初から処理を繰り返すと言うループ動作を行っている。
【0046】
例えば、各処理に10μsecの時間を要したとすると、入力電圧に対する演算は、40μsec毎でしか行うことができないということになる。ここで、入力電圧に対するスイッチング電源装置の停止動作をデジタルプロセッサで制御していたとすると、入力電圧が停止電圧以下となっても、40μsecの間、電圧低下を検知できないことになる。
【0047】
また、デジタル制御では、デジタルプロセッサがノイズ等で誤判定するのを避けるため、状態変化判定は、複数回の検知で処理を実行するようにプログラムされるのが一般的である。複数回の検知は、処理のループを複数回繰り返すことで行う。
【0048】
例えば、入力電圧の低下による電源の停止に対して、3回の検知で電源を停止させるようにプログラムされた場合には、40μsecのループを3回繰り返すことになるため、120μsecの遅れ時間を持つことになる。
【0049】
このためデジタルプロセッサが入力電圧30V以下を検知したところで停止動作を行うとすると、検知から実際に電源が停止するまでは120μsecの遅れ時間が存在し、この間に、入力電圧が20V以下になると電源が破壊する可能性があると言う事になる。
【0050】
この問題を解決するためには、入力電圧が30Vから20Vまで低下する時間を120μsec以上となるようにスイッチング電源を設計しなければならない。入力電圧の変化速度を抑制するためには、スイッチング電源装置の入力にコンデンサを設けることになる。
【0051】
いま、図17のスイッチング電源装置から出力電圧5ボルト、出力電流10アンペアの電流を出力していたとする。このスイッチング電源装置を入力電源から切り離した瞬間を考えると、スイッチング電源装置の入力電圧は、スイッチング電源の入力側に設けられたコンデンサから供給されることになる。
【0052】
スイッチング電源装置を破壊させないために必要なコンデンサを計算する場合、以下の4つの連立式の解を求める。連立式を解くと、式(6)が得られる。
【0053】
【数5】
ここで、Cinはスイッチング電源装置の入力側に設けられたコンデンサの容量、ΔVCinはスイッチング電源装置の入力側に設けられたコンデンサの電圧変化、Iinはスイッチング電源装置の入力電流、Vinはスイッチング電源装置の入力電圧、Ioはスイッチング電源装置の出力電流(=10A)、Voはスイッチング電源装置の出力電圧(=5V)、Vstopは停止検出電圧(=30V)、Vfailはスイッチング電源装置が故障する電圧(=20V)、tはスイッチング電源装置の入力電圧VinがVstopからVfailの達するまでの時間(=120μsec)、Effはスイッチング電源装置の変換効率である。
【0054】
変換効率を1と仮定し、上記の式を解くと、C=30μF以上の大型のコンデンサが必要になると計算できる。これはスイッチング電源装置の小型化、低コスト化を阻む要因となる。コンデンサを小さくするためには、高速のデジタルプロセッサを用いて、遅れ時間を短くすることで対応できるが、高速のデジタルプロセッサは高価となるため、低コスト化を実現することはできない。
【0055】
本発明は、ワンチップマイコン等として知られた低速のデジタルプロセッサを用いたデジタル制御により入力電圧の低下に対しスイッチング素子を確実にオン、オフ制御して装置故障の無い小型化及び低コスト化可能なスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【0056】
本発明は、入力電源にトランスの1次巻線とスイッチング素子が直列に接続され、トランスの2次巻線に整流平滑回路が接続され、スイッチング素子にスイッチング制御回路が接続され、スイッチング制御回路がスイッチング素子のオンデューティを制御することで出力電圧を所定の電圧に制御するスイッチング電源装置に於いて、
スイッチング制御回路は、
デジタルプロセッサに設けられ、所定周期で且つ所定の最大オンデューティを設定した第1パルス幅変調信号を発生するデジタルパルス幅変調信号発生部と、
入力電圧に応じて傾きが変化し且つ第1パルス幅変調信号に同期して三角波信号を反復して発生させる三角波発生回路と、
出力電圧を所定の電圧に制御するための出力電圧制御信号を発生する出力電圧制御信号発生回路と、
三角波信号と出力電圧制御信号を入力し、出力電圧制御信号に応じたオンデューティを持つ第2パルス幅変調信号を発生する比較回路と、
第1パルス幅変調信号と前記第2パルス幅変調信号を入力し、第2パルス幅変調信号のオンデューティが最大オンデューティ未満の場合は第2パルス幅変調信号をスイッチング素子に駆動信号として出力し、第2パルス幅変調信号のオンデューティが最大オンデューティ以上の場合は第1パルス幅変調信号をスイッチング素子に駆動信号として出力する論理回路と、
を備えたことを特徴とする。
【0057】
ここで、デジタルプロセッサの論理回路部として設けられたデジタルパルス幅変調信号発生部は、
クロック信号を計数するカウンタと、
最大オンデューティに対応した第1クロック数N1を設定する第1レジスタと、
所定周期に対応した第2クロック数N2を設定する第2レジスタと、
カウンタの計数クロック数が第1クロック数N1に達した時に出力する第1比較回路と、
カウンタの計数クロック数が第1クロック数N2に達した時に出力する第2比較回路と、
第1比較回路の出力でリセットされ、第2比較回路の出力でセットされ、最大オンデューティをもつ第1パルス幅変調信号を出力するフリップフロップと、
第2比較回路の出力によりカウンタをリセットスタートさせる機能と、
を備える。
【0058】
三角波発生回路は、
入力電圧に比例した電流を出力する電流源回路と、
電流源回路により充電されて三角波電圧を発生するコンデンサと、
第1パルス幅変調信号がローレベルからハイレベルとなる開始タイミングから短時間動作して前記コンデンサを放電リセットするリセット回路と、
を備える。
【0059】
リセット回路は、
第1パルス幅変調信号のローレベルからハイレベルへの立上りに同期して微分パルス信号を生成する微分回路と、
微分パルス信号によりオンしてコンデンサを放電リセットするリセット用スイッチング素子と、
を備える。
【0060】
三角波発生回路は、
入力電圧に比例した電流を出力する電流源回路と、
電流源回路により充電されて三角波電圧を発生するコンデンサと、
第1パルス幅変調信号のローレベル期間の間だけ動作してコンデンサを放電リセットするリセット回路と、
を備える。
【0061】
リセット回路は、コンデンサのプラス電位側にアノードを接続し、第1パルス幅変調信号を出力するデジタルプロセッサの出力端子にカソードを接続したダイオードを備える。
【0062】
論理回路は、第1パルス幅変調信号と第2パルス幅変調信号を入力した2入力の論理積回路(AND回路)である。
【0063】
デジタルパルス幅変調信号発生部は第1パルス幅変調信号を反転した反転第1パルス幅変調信号を出力し、
三角波発生回路は、
入力電圧に比例した電流を出力する電流源回路と、
電流源回路により充電されて三角波電圧を発生するコンデンサと、
反転第1パルス幅変調信号がハイレベルからローレベルとなる開始タイミングから短時間動作してコンデンサを放電リセットするリセット回路と、
を備える。
【0064】
この場合のリセット回路は、
反転第1パルス幅変調信号のハイレベルからローレベルへの立下りに同期して微分パルス信号を生成する微分回路と、
微分パルス信号によりオンしてコンデンサを放電リセットするリセット用スイッチング素子と、
を備える。
【0065】
デジタルパルス幅変調信号発生部は第1パルス幅変調信号を反転した反転第1パルス幅変調信号を出力し、
三角波発生回路は、
入力電圧に比例した電流を出力する電流源回路と、
電流源回路により充電されて三角波電圧を発生するコンデンサと、
反転第1パルス幅変調信号のハイレベル期間の間だけ動作してコンデンサを放電リセットするリセット回路と、
を備える。
【0066】
この場合のリセット回路は、反転第1パルス幅制御信号のハイレベルの期間にオンしてコンデンサを放電リセットするリセット用スイッチング素子を備える。
【0067】
また、デジタルパルス幅変調信号発生部は第1パルス幅変調信号を反転した反転第1パルス幅変調信号を出力し、
論理回路は、
反転第1パルス幅変調信号と第2パルス幅変調信号を入力した2入力の論理和回路(OR回路)と、
論理和回路の出力を反転してスイッチング素子に駆動信号を出力するインバータと、
を備える。
【0068】
デジタルプロセッサは、プログラムの実行により、
電源起動時に、第1パルス幅変調信号のオンデューティ、もしくは、反転第1パルス幅変調信号のオフデューティを時間の経過に対しプログラムに基づく所定の増加割合で変化させて出力電圧を所定電圧に向けて上昇させるソフトスタート処理部、
電源停止時に、第1パルス幅変調信号のオンデューティ、もしくは、反転第1パルス幅変調信号のオフデューティを時間の経過に対しプログラムに基づく所定の減少割合で変化させて出力電圧を所定電圧から下降させるソフトストップ処理部、
の機能を実現する。
【0069】
ソフトスタート処理部は、オンデューティの増加割合を入力電圧の大きさに反比例するように変化させることで、出力電圧が所定の電圧に上昇するまでの時間が入力電圧の影響を受けなくする処理を行い、
ソフトストップ処理部は、オンデューティの減少割合を入力電圧の大きさに反比例するように変化させることで、出力電圧が所定の電圧に下降するまでの時間が入力電圧の影響を受けなくする処理を行う。
【0070】
出力電圧制御信号発生回路は、例えば出力電圧信号と所定の基準電圧信号との出力電圧制御信号を発生する。
【発明の効果】
【0071】
本発明によれば、入力電圧が低下して三角波電圧と出力電圧制御信号の比較による第2パルス幅変調信号ではスイッチング素子がオフできなくなっても、デジタルプロセッサのクロックによりスイッチング制御の周期を決め且つ最大オンデューティを持つ第1パルス幅変調信号によりスイッチング素子を必ずオフすることができ、入力電圧が低くなってもスイッチング素子がオフできなくなる現象は発生しないため、遅れ時間の短い高速に動作する停止回路や高速に動作するデジタルプロセッサを必要とすることなく、装置故障を確実に防止できる。
【0072】
また、デジタルプロセッサにより発生している第1パルス幅変調信号はスイッチング周期とパルス幅に正確な相関を持つため、最大オンデューティ制限がばらつくことが無く、スイッチング電源装置が通常の動作を行っているときのスイッチング素子のオンデューティを広く設計することが可能となり、変換効率が高いスイッチング電源装置を得ることができる。
【0073】
その結果、低速で低コストのデジタルプロセッサを用いて、部品点数が少なく、故障が無く、変換効率が高いスイッチング電源装置を得ることができる。
【0074】
また本発明によれば、特別に部品を追加することなく、低速で低コストのデジタルプロセッサを用いて、スイッチング電源装置のソフトスタート、ソフトストップを実現することが可能となり、部品点数が少なく、故障が無く、変換効率が高いソフトスタート機能、ソフトストップ機能を備えたスイッチング電源装置を得ることができる。
【0075】
更に、特別に部品を追加することなく、入力電源の電圧変化に対しソフトスタートおよびソフトストップ時の出力電圧変化量を一定に制御して安定した起動と停止ができる。
【発明を実施するための最良の形態】
【0076】
図1は本発明によるスイッチング電源装置の第1実施形態を示した回路ブロック図である。図1において、本実施形態のスイッチング電源装置は、入力電源10、トランス12、MOS−FETを用いたスイッチング素子18、出力端子22a,22bに接続された整流平滑回路20及びスイッチング制御回路24で構成される。
【0077】
入力電源10は入力電圧Vinを入力し、入力電源10としてはバッテリーなどの直流電源でもよいし、交流電源を整流平滑して直流電力を入力してもよい。
【0078】
トランス12は1次巻線14と2次巻線16を有する。トランス12の1次巻線14とは直列にスイッチング素子18が接続されており、ここに直流電源電圧Vinを入力している。
【0079】
整流平滑回路20は、この実施形態にあっては同期整流型を使用している。即ち整流平滑回路20には、フォワード側の同期整流素子25、フライホイール側の同期整流素子26、同期整流駆動回路28、チョークコイル30及び平滑コンデンサ32が設けられている。
【0080】
スイッチング制御回路24には、デジタルプロセッサ34、三角波発生回路36、出力電圧制御信号発生回路38及び駆動回路40が設けられている。スイッチング制御回路24は、スイッチング素子18のオンデューティを制御して、整流平滑回路20からの出力電圧Voを一定電圧に保つ制御を行う。
【0081】
スイッチング制御回路24に設けたデジタルプロセッサ34には、ソフトスタート・ストップ処理部42とデジタルパルス幅変調信号発生部44が設けられている。ここで、デジタルプロセッサ34はワンチップマイコンとして知られた低速で低コストのコンピュータであり、1つのICチップ上にCPU、RAM、ROM及び各種入出力装置などを搭載し、低速なもので数MHz、高速なものでも数十MHz程度までを上限としたクロック周波数で動作するプロセッサを用いる。
【0082】
デジタルプロセッサ34に設けたソフトスタート・ストップ処理部42は、CPUによるプログラムの実行により実現される機能である。
【0083】
デジタルパルス幅変調信号発生部44は、デジタルプロセッサ34に設けた論理回路で実現され、所定のスイッチング周期Tで且つ最大オンデューティとなる最大オン時間Ton(max)を設定した第1パルス幅変調信号V1を発生する。
【0084】
三角波発生回路36には、抵抗48を用いた電流源回路46と直列にコンデンサ50を接続し、コンデンサ50と並列にリセット回路52を接続している。リセット回路52にはデジタルパルス幅変調信号発生部44からの第1パルス幅変調信号V1を入力している。
【0085】
リセット回路52はコンデンサ54と抵抗56で微分回路を構成し、この微分回路の出力をNPNトランジスタ58のベースに入力し、NPNトランジスタ58のコレクタをコンデンサ50のプラス電位側に接続している。
【0086】
このためリセット回路52は、第1パルス幅変調信号V1のローレベルからハイレベルの立ち上がりに同期して、ごく短時間となるパルス状のリセット信号を出力し、コンデンサ50を放電リセットする。
【0087】
電流源回路46は入力電源10からの入力電圧Vinに比例した電流Iをコンデンサ50に流して充電し、これによってコンデンサ50の端子電圧は、前記の式(2)に従って直線的に増加する。コンデンサ50の電圧は、電流源回路46による充電とリセット回路52による放電が交互に繰り返されることによって三角波状の電圧となる。三角波発生回路36は、コンデンサ50の電圧を三角波信号V3として出力する。
【0088】
出力電圧制御信号発生回路38は、誤差増幅器64の反転入力端子に出力電圧Voを入力し、非反転入力端子に接続している基準電圧源66からの基準電圧Vrefとの誤差電圧を出力電圧制御信号V4として出力する。
【0089】
駆動回路40には比較回路60と論理積回路(AND回路)62が設けられている。比較回路60は反転入力端子に三角波発生回路36からの三角波信号V3を入力し、非反転入力端子に出力電圧制御信号発生回路38からの出力電圧制御信号V4を入力し、
V3<V4
でハイレベル信号を出力し、
V3>V4
でローレベル信号を出力する。
【0090】
この比較回路60からの出力信号は、出力電圧制御信号V4のレベルに応じてオン時間が変化する第2パルス幅変調信号V5として、論理積回路62に出力される。
【0091】
論理積回路62には、デジタルプロセッサ34に設けたデジタルパルス幅変調信号発生部44からの第1パルス幅変調信号V1と比較回路60からの第2パルス幅変調信号V5が入力されており、両者の論理積を取ることにより駆動信号V6を生成してスイッチング素子18を駆動することで、スイッチング素子18のオンデューティを制御している。
【0092】
即ち論理積回路62は、比較回路60から出力される第2パルス幅変調信号V5のオン時間Tonが第1パルス幅変調信号V1における最大オンデューティに対応した最大オン時間Ton(max)未満の場合は、第2パルス幅変調信号V5を駆動信号V6としてスイッチング素子18に出力し、一方、第2パルス幅変調信号V5のオン時間Tonが最大オン時間Ton(max)以上の場合は、第1パルス幅変調信号V1を駆動信号V6としてスイッチング素子18に出力する。
【0093】
図2は図1の第1実施形態に設けたデジタルプロセッサ34の詳細を示したブロック図である。図2において、デジタルプロセッサ34には、CPU68、クロック発生回路70及びデジタルパルス幅変調信号発生部44が設けられている。CPU68には、プログラムの実行により実現される機能としてソフトスタート・ストップ処理部42が設けられている。なおデジタルプロセッサ34には、これ以外にRAM、ROM、ADコンバータ、各種入出力部などが設けられるが、その説明は省略している。
【0094】
デジタルパルス幅変調信号発生部44には、カウンタ72、第1レジスタ74、第2レジスタ76、第1比較回路78、第2比較回路80及びRSフリップフロップ82が設けられている。
【0095】
カウンタ72はアップカウンタであり、クロック発生回路70からのクロック信号をカウントし、カウント値(DC0〜DCn)を第1比較回路78及び第2比較回路80に出力する。第1レジスタ74には、第1パルス幅変調信号V1における最大オンデューティ即ち最大オン時間Ton(max)に対応した第1クロック数をレジスタ値N1(=DN10〜DN1n)として設定する。第2レジスタ76には、第1パルス幅変調信号V1における周期Tに対応した第2クロック数をレジスタ値N2(=DN20〜DN2n)として設定する。
【0096】
第1レジスタ74及び第2レジスタ76のレジスタ値N1,N2は、それぞれ第1比較回路78及び第2比較回路80に出力される。第1比較回路78及び第2比較回路80は、それぞれn個のNAND回路と1つのNOR回路で構成される。
【0097】
第1比較回路78は、カウンタ72による周期Tごとのクロック信号のカウントによるカウント値の増加に対し、カウント値が最大オン時間Ton(max)に対応したレジスタ値N1に達すると、ローレベル出力からハイレベル出力となり、RSフリップフロップ82をリセットする。
【0098】
また第2比較回路80は、カウンタ72のカウント値が周期Tに対応したレジスタN2に達すると、ローレベル出力からハイレベル出力となり、RSフリップフロップ82をセットし、同時にカウンタ72をリセットスタートして、次の周期Tのカウントを開始させる。
【0099】
図3は図2のデジタルパルス幅変調信号発生部によるカウンタを用いた信号発生動作を示した説明図である。図3(A)はクロック信号であり、デジタルプロセッサ34の動作周波数で決まる例えば数十MHzのクロック信号が出力される。図3(B)はカウンタ72の動作であり、クロック信号に応じてカウンタ値が増加している。
【0100】
ここで、例えば第1レジスタ74のレジスタ値N1を例えばN1=500、第2レジスタ76のレジスタ値N2を例えばN2=1000とする。この場合、デジタルパルス幅変調信号発生部44の動作を開始すると、最初、第1比較回路78及び第2比較回路80の出力は共にローレベル(L)にあり、初期状態でRSフリップフロップ82はセット状態にあり、第1パルス幅変調信号V1は図3(C)に示すようにローレベル(L)からハイレベル(H)に立ち上がっている。
【0101】
この状態でカウント値が増加してレジスタ値N1=500に達すると、第1比較回路78の出力がローレベル(L)からハイレベル(H)に立ち上がり、RSフリップフロップ82がリセットされることで、第1パルス幅変調信号V1はハイレベル(H)からローレベル(L)に立ち下がる。
【0102】
その後、カウント値が更に増加してレジスタ値N2=1000に達すると、第2比較回路80の出力がローレベル(L)からハイレベル(H)に立ち上がって、RSフリップフロップ82をセットすることで、第1パルス幅変調信号V1がローレベル(L)からハイレベル(H)に立ち上がる。同時にカウンタ72がリセットスタートすることで、再びカウント値0からのカウントが開始され、これが繰り返される。
【0103】
なお図3の動作説明にあっては、説明を分かり易くするため、レジスタ値N1=500、レジスタ値N2=1000とした場合を例にとっているが、図1の実施形態にあっては、レジスタ値N1は最大オンデューティに対応した最大オン時間Ton(max)に設定され、図3における第1パルス幅変調信号V1のデューティ50%に対し、実際には例えば90%といったオンデューティが設定されることになる。
【0104】
次に図4における各部の信号波形を示したタイムチャートを参照して、図1の第1実施形態の動作を説明する。ここで図4(A)は入力電圧Vin、図4(B)は第1パルス幅変調信号V1、図4(C)はNPNトランジスタ58の入力信号、図4(D)は比較回路60の入力信号、図4(E)は第2パルス幅変調信号V5、更に図4(F)は駆動信号V6を示している。
【0105】
まずデジタルプロセッサ34に設けたデジタルパルス幅変調信号発生部44は、一定周期Tで、最大オンデューティに対応したパルス幅即ち最大オン時間Ton(max)を持った第1パルス幅変調信号V1を繰り返し出力しており、周期Tがスイッチング電源装置のスイッチング周波数となる。
【0106】
第1パルス幅変調信号V1が一定周期ごとのローレベルからハイレベルとなるタイミングで、リセット回路52のコンデンサ54と抵抗56の微分動作によりトランジスタ58が短時間動作して、コンデンサ50を放電リセットする。この放電リセット後、コンデンサ50は電流源回路46の抵抗48で決まる入力電圧Vinに応じた電流Iで充電され、コンデンサ50の充電電圧は時間の経過に対し前期の式(2)に従って増加することで、三角波信号V3を出力する。
【0107】
一方、出力電圧制御信号発生回路38は、スイッチング電源装置の出力電圧Voを目標電圧とするために、出力電圧Voと基準電圧源66の基準電圧Vrefとの差による誤差増幅器64の出力として出力電圧制御信号V4を発生し、駆動回路40に設けた比較回路60の非反転入力端子に与えている。
【0108】
比較回路60は三角波信号V3を出力電圧制御信号V4と比較し、三角波信号V3が出力電圧制御信号V4に達するまでの時刻t1〜t2の間はハイレベルを出力し、時刻t2で三角波信号V3が出力電圧制御信号V4を超えるとローレベルの出力に切り替わる。続いて時刻t3で周期Tに達すると、再びリセット回路52がごく短時間動作して、コンデンサ50を放電リセットし、放電リセット後に再びコンデンサ50の充電が開始し、三角波信号V3が増加を始める。
【0109】
この時刻t1〜t3の周期Tにおける第2パルス幅変調信号V5は論理積回路62の一方に入力されており、このとき論理積回路62の他方には第1パルス幅変調信号V1が入力されている。このとき第2パルス幅変調信号V5のオン時間Tonは第1パルス幅変調信号V1の最大オン時間Ton(max)より短いため、第2パルス幅変調信号V5が論理積回路62から駆動信号V6としてスイッチング素子18に出力され、スイッチング素子18をオン、オフ制御する。
【0110】
次の時刻t3〜t6の周期にあっては、時刻t4で三角波信号V3が出力電圧制御信号V4に達して、比較回路60の第2パルス幅変調信号V5がハイレベルからローレベルに変化した後の時刻t5で、電源電圧Vinが、それまでの電圧から低い電圧に変化した場合を示している。
【0111】
時刻t5で入力電圧Vinが低下すると、三角波発生回路36の電流源回路46からコンデンサ50に流れる電流Iが低下し、コンデンサ50の充電が緩やかに行われることで、三角波信号V3の傾きが低下して緩やかな増加となる。
【0112】
その後、時刻t6で周期Tに達してリセット回路52によるコンデンサ50のリセット動作が行われ、次の周期での三角波信号V3は入力電圧Vinの低下に伴い緩やかに増加し、周期Tを経過した時刻t8に至っても出力電圧制御信号V4に達することがなく、したがって比較回路60から出力する第2パルス幅変調信号V5はハイレベルを保ったままとなる。
【0113】
この場合にあっては、論理積回路62に入力しているデジタルパルス幅変調信号発生部44からの第1パルス幅変調信号V1が、時刻t7で最大オン時間Ton(max)に達してハイレベルからローレベルになると、論理積回路62の出力も、これに同期してハイレベルからローレベルとなる。
【0114】
したがって、入力電圧Vinが時刻t5で低下した後は、デジタルパルス幅変調信号発生部44からの第1パルス幅変調信号V1に対応した駆動信号V6がスイッチング素子18に入力され、スイッチング素子18を最大オンデューティで制御することになる。
【0115】
即ち、三角波発生回路36からの三角波信号V3と出力電圧制御信号発生部38からの出力電圧制御信号V4を比較回路60によって比較することで第2パルス幅変調信号V5ではスイッチング素子18のオン、オフ制御ができずに、常時オン状態となる状況が発生しても、デジタルパルス幅変調信号発生部44による第1パルス幅変調信号V1により、強制的に最大オンデューティによるスイッチング素子18の制御が行なわれることになる。
【0116】
このため本実施形態にあっては、入力電圧Vinが低くなっても、スイッチング素子18がオフできなくなる現象が発生することが無いため、遅れ時間が短い高速に動作する停止回路や、高速に動作するデジタルプロセッサを用いなくても、スイッチング素子が故障してしまう問題を防止できる。
【0117】
また、デジタルパルス幅変調信号発生部44でデジタルプロセッサ34によるクロックの計数に基づき第1パルス幅変調信号V1を発生しているため、スイッチング周期とパルス幅に正確な相関を持つことができ、最大オンデューティの制限にばらつきが発生せず、スイッチング電源装置が通常の動作を行なっているときのスイッチング素子のオンデューティを広く設定することが可能となり、変換効率の高いスイッチング電源装置を作ることができる。
【0118】
また本発明にあっては、低速で低コストのデジタルプロセッサ34を用いていることから、スイッチング電源装置全体として部品点数が少なく、故障がなく、且つ変換効率の高い装置を低コストで実現することができる。
【0119】
図5は図1のデジタルプロセッサ34に設けたソフトスタート・ストップ処理部42によるソフトスタート動作を示したタイムチャートである。ここで図5(A)は第1パルス幅変調信号V1、図5(B)は比較回路60の入力信号、図5(C)は駆動信号V6、図5(E)は出力電圧Voをそれぞれ示している。
【0120】
図1の実施形態におけるソフトスタート処理は、デジタルプロセッサ34によるプログラムの実行により実現され、電源投入時における時間の経過に伴って、図5(E)に示すように出力電圧Voを段階的に制御目標としての一定電圧に向かって増加させる出力電圧立上げ処理を実行する。
【0121】
このソフトスタートは、図5(A)に示すように、第1パルス幅変調信号V1におけるオン時間を、時間の経過に伴ってTon1,Ton2,Ton3,・・・に示すように増加率αで増加させる。図5の例にあっては、時刻t1〜t2がソフトスタート期間であり、時刻t2以降が通常動作を示している。
【0122】
第1パルス幅変調信号V1におけるオン時間Ton1,2,3,・・・の増加は、図2に示したデジタルパルス幅変調信号発生部44に設けている第1レジスタ74のレジスタ値N1を時間の経過に伴って段階的に増加させることで実現できる。このとき第2レジスタ76のレジスタ値N2は、周期Tに対応した一定値としている。
【0123】
一方、ソフトスタート期間にあっても、図5(B)に示すように、比較回路60は、周期Tごとに三角波信号V3と出力電圧制御信号V4との比較に基づき第2パルス幅変調信号V5を出力しているが、時刻t2に達するまでは第1パルス幅変調信号V1のオン時間の方が第2パルス幅変調信号V5のオン時間より短いため、論理積回路62は第1パルス幅変調信号V1を駆動信号V6として出力し、これによって、スイッチング素子18のオン時間が段階的に増加して出力電圧が段階的に増加している。
【0124】
時刻t2以降については、第1パルス幅変調信号V1のオン時間Ton6、Ton7が比較回路60より出力される第2パルス幅変調信号V5のオン時間より長くなるため、第2パルス幅変調信号V5が論理積回路62から駆動信号V6として出力され、その結果、出力電圧Voは一定電圧に制御される通常動作が行なわれることになる。
【0125】
なお図5にあっては、時刻t2以降についても第1パルス幅変調信号V1のオン時間をTon6,Ton7と段階的に増加させているが、所定の時間の後に、第1パルス幅変調信号V1は通常時の動作に必要な最大オン時間Ton(max)に達し、その後は一定値を維持する。
【0126】
また、図5では、スイッチング周期に対して、1周期毎に第1パルス幅変調信号V1を増加させているが、実際の動作では、数周期に1回の割合で、第1パルス幅変調信号V1を増加させる制御を行っても良い。
【0127】
図6は入力電圧に応じてオンデューティの増加率αを制御するソフトスタート動作を示したタイムチャートである。
【0128】
図1のスイッチング電源装置が理想的な動作をした場合の出力電圧Voは、前記の式(3)に従うことになる。このため、スイッチング素子18のオンデューティがデジタルパルス幅変調信号発生部44から出力される第1パルス幅変調信号V1のパルス幅で決定されるとすると、パルス幅が同じときには入力電圧Vinに比例して出力電圧が高くなる。このため、図5に示したソフトスタート処理にあっては、入力電圧Vinによってソフトスタート時の出力電圧Voの上昇速度が入力電圧Vinの影響を受けることになる。
【0129】
そこで図6のタイムチャートに示すように、入力電圧Vinが低いときはデジタルパルス幅変調信号発生部44から出力するソフトスタート処理における第1パルス幅変調信号V1のオン時間の増加率αを大きくし、入力電圧Vinが高いときには第1パルス幅変調信号V1オン時間の増加率αを小さくするように制御する。具体的には、入力電圧Vinに対し第1パルス幅変調信号V1のオン時間の変化率αが反比例するように制御を行う。
【0130】
図6にあっては、図5と同じ入力電圧Vinの場合を実線で示し、それより入力電圧Vinが高くなった場合を点線で示している。即ち、入力電圧Vinが低いときには、実線で示すように図6(A)の第1パルス幅変調信号V1はオン時間をTon1〜Ton7に示すように増加率αを大きくしている。
【0131】
これに対し入力電圧Vinが高い場合には、破線で示すようにオン時間をTon11〜Ton17に示すように増加率αを小さくするように設定し、これにより図6(C)に示すように、入力電圧Vinが低いときは実線で示すようにオンデューティを大きくし、入力電圧が高いときは破線で示すようにオンデューティを小さくし、結果として、入力電圧が変動しても、図6(D)に示すように、同じ割合で出力電圧Voを段階的に増加させるソフトスタートが実現できる。
【0132】
図7は図1のデジタルプロセッサ34による制御処理を示したフローチャートである。図7において、図1のスイッチング電源装置の電源投入により動作を開始すると、まずステップS1でデジタルプロセッサ34はソフトスタート・ストップ処理部42によりソフトスタート処理を実行し、図5または図6に示したように、ソフトスタート期間に亘り出力電圧を一定割合で増加させる出力電圧の立上げ処理を実行する。
【0133】
このソフトスタート処理が終了すると、ステップS2で通常動作を行う。通常動作中に、ステップS3で停止条件の成立を判別すると、ステップS4に進み、ソフトストップ処理を実行する。
【0134】
ソフトストップ処理は、ソフトスタート処理とは逆に、第1パルス幅変調信号V1のオン時間を時間の経過に伴って一定の減少率βで段階的に低下させることにより出力電圧Voを立ち下げる処理となる。
【0135】
このソフトストップ処理においても、図5の入力電圧Vinを考慮していないソフトスタートに対応した逆のソフトストップ処理以外に、図6に示す入力電圧Vinの変動を考慮したソフトスタート処理に対応したソフトストップ処理を行ってもよい。即ち、入力電圧Vinを考慮したソフトストップ処理は、入力電圧に反比例して、第1パルス幅変調信号V1におけるオン時間の減少率βを反比例させるように変化させる処理となる。
【0136】
図8は図7のステップS1によるソフトスタート処理の詳細を示したフローチャートである。図8において、ソフトスタート処理は、まずステップS11で入力電圧Vinから第1パルス幅変調信号V1のオンデューティ、即ち図2のデジタルパルス幅変調信号発生部44に設けている第1レジスタ74に対するレジスタ値N1の増加率αを決定する。
【0137】
続いてステップS12でレジスタ値N1がαになるように、第1レジスタ74を設定する。続いてステップS13でレジスタ値N2がスイッチング周期Tに対応する設定値となるように第2レジスタ76を設定する。続いてステップS14でデジタルパルス幅変調信号発生部44の動作を開始する。これによって、最初の周期における第1パルス幅変調信号V1のレジスタ値N1に対応したオン時間を持つパルス幅変調信号の出力が行われる。
【0138】
続いてステップS15でソフトスタート時におけるその他の処理、例えば出力電流、温度、リモートオンオフ端子、入力電圧、通信機能などの処理を実行した後、ステップS16でウェイト処理に入る。
【0139】
このウェイト処理は、カウンタ72がリセットされた直後に第1レジスタ74に新たなレジスタ値N1が更新されるようにタイミングをとるための処理であり、具体的には、ステップS15のその他の処理におけるクロック数にウェイト処理の実行クロック数を加えたクロック数が周期Tを与えるレジスタ値N2の整数倍となるようにウェイト処理を入れる。
【0140】
続いてステップS17でウェイト処理終了を判別すると、ステップS18でレジスタ値N1を増加率αだけ増加して更新し、第1レジスタ74に転送し、ステップS19でレジスタ値N2が規定値即ち最大オン時間Ton(max)に対応した値以上になるまで、ステップS15からの処理を繰り返す。
【0141】
図9は図7のステップS4によるソフトストップ処理の詳細を示したフローチャートである。図9において、ソフトストップ処理は、ステップS21で入力電圧Vinからオン
デューティ即ち第1レジスタ74に対するレジスタ値N1の減少率βを決定する。
【0142】
続いてステップS22でソフトストップ処理におけるその他の処理を行った後、ステップS23でカウンタ72がリセットされた直後に第1レジスタ74が変更されるようにタイミングをとるウェイト処理を行い、ステップS24でウェイト処理の終了を判別すると、ステップS25でレジスタ値N1を減少率β分だけ減少させて第1レジスタ74に転送し、ステップS26でレジスタ値N1が規定値以下になるまで、ステップS22からの処理を繰り返す。
【0143】
ステップS26でレジスタ値N1が規定値以下に低下したことが判別されると、ステップS27に進み、デジタルパルス幅変調信号発生部の動作を停止し、更にステップS28でその他の停止処理を行って、一連のソフトストップ処理を終了する。
【0144】
図10は第1パルス幅変調信号のローレベル期間の間だけコンデンサを放電リセットする三角波発生回路を用いた本発明の第2実施形態を示した回路ブロック図である。
【0145】
図10において、第2実施形態のスイッチング電源装置は、三角波発生回路36に設けたリセット回路52として、コンデンサ50のプラス電位側をダイオード84を介してデジタルパルス幅変調信号発生部44の出力に接続している。これによってコンデンサ50は、第1パルス幅変調信号V1がローレベルの間、放電リセットされることになる。それ以外の回路構成及び動作は図1の第1実施形態と同じである。
【0146】
図11は図10の第2実施形態における各部の信号波形を示したタイムチャートである。ここで図11(A)は入力電圧Vin、図11(B)は第1パルス幅変調信号V1、図11(C)は比較回路60の入力信号、図11(D)は第2パルス幅変調信号V5、及び図11(E)は駆動信号V6を示している。
【0147】
図10の三角波発生回路36のリセット回路52は、第1パルス幅変調信号V1の周期T内におけるオン時間Ton(max)が経過した後の残り時間、ローレベルとなっており、例えば時刻t1〜t4の周期Tを見ると、比較回路60に入力している三角波信号V3は、時刻t3で第1パルス幅変調信号V1がハイレベルからローレベルに立ち下がることでリセット回路52によるコンデンサ50のリセットが開始され、時刻t4で次の周期でハイレベルに立ち上がるまでの期間、即ち時刻t3〜t4の期間、コンデンサ50はリセットされ続けている。
【0148】
ここで時刻t1〜t6については、入力電圧Vinが高いことから、第1パルス幅変調信号V1のオン時間Ton(max)以内に三角波信号V3が出力電圧制御信号V4に達して、第2パルス幅変調信号V5がハイレベルからローレベルとなって、駆動信号V6のオン時間Tonを決定しており、この第2パルス幅変調信号V5が論理積回路62より駆動信号V6としてスイッチング素子18に与えられて、スイッチング素子18をオン、オフ制御している。
【0149】
一方、時刻t6で入力電圧Vinは低い値に変化しており、時刻t8でコンデンサ50のリセットが開始されたときには、三角波信号V3は出力電圧制御信号V4に達しておらず、この場合には第1パルス幅変調信号V1が駆動信号V6としてスイッチング素子18に出力されることになり、スイッチング素子18は、最大オンデューティによるスイッチング制御が行われている。
【0150】
図12は本発明の第3実施形態を示した回路ブロック図であり、第3実施形態は第1パルス幅変調信号を逆論理で動作するように構成したことを特徴とする。
【0151】
図12において、デジタルプロセッサ34に設けたデジタルパルス幅変調信号発生部44は、図1で発生している第1パルス幅変調信号V1を逆論理とした反転第1パルス幅変調信号−V1を出力している。
【0152】
この反転第1パルス幅変調信号−V1に伴い、三角波発生回路36に設けたリセット回路52は、反転論理となるように、コンデンサ54、抵抗86、PNPトランジスタ88で構成している。即ちリセット回路52は、反転第1パルス幅変調信号−V1がハイレベルからローレベルに変化したときに微分動作を行って、短時間、PNPトランジスタ88をオンすることで、コンデンサ50を放電リセットしている。
【0153】
また駆動回路40に設けている比較回路60は、反転論理に対応して、三角波発生回路36からの三角波信号V3を図1の実施形態とは逆に非反転入力端子に入力し、出力電圧制御信号発生部38からの出力電圧制御信号V4を反転入力端子に入力している。
【0154】
また比較回路60の出力は、図1の実施形態の論理積回路ではなく、論理和回路(OR回路)90に、反転第1パルス幅変調信号−V1と共に入力されている。論理和回路90の出力信号V7は更にインバータ回路92で反転されて、駆動信号V8としてスイッチング素子18に入力されている。なお、論理和回路90とインバータ回路92については反転論理和回路(NOR回路)としても良い。
【0155】
図13は図12の第1実施形態に設けたデジタルパルス幅変調信号発生部44を示したブロック図である。図13において、デジタルプロセッサ34には、ソフトスタート処理部42の機能を備えたCPU68、クロック発生回路70及びデジタルパルス幅変調信号発生部44が設けられ、基本的には図2の実施形態と同じである。
【0156】
相違点は、デジタルパルス幅変調信号発生部44の出力段に設けているRSフリップフロップ82からの出力を、出力Qではなく反転出力となる−Qから行うことで、反転第1パルス幅変調信号−V1としている。
【0157】
図14は図12の第3実施形態における各部の信号波形を示したタイムチャートであり、図14(A)に入力電圧Vin、図14(B)に反転第1パルス幅変調信号−V1、図14(C)にPNPトランジスタ88の入力信号、図14(D)に比較回路60の入力信号、図14(E)に第2パルス幅変調信号V5、図14(F)に論理和回路出力信号V7、図14(G)に駆動信号V8をそれぞれ示している。
【0158】
まずデジタルパルス幅変調信号発生部44から出力される反転第1パルス幅変調信号−V1は、図14(B)に示すように、周期Tにおける最大オン時間Ton(max)の間、ローレベルとし、残り期間をハイレベルとしており、図14(B)に示した第1パルス幅変調信号V1に対し反転した信号となっている。
【0159】
また図14(C)のPNPトランジスタ88の入力信号は、反転第1パルス幅変調信号−V1のハイレベルからローレベルへの立ち下がりに同期して瞬時的にハイレベルからローレベルとした信号であり、これによってコンデンサ50を瞬時的に放電リセットしている。
【0160】
図14(D)の比較回路60における動作は、時刻t1〜t2に示すように、三角波信号V3が出力電圧制御信号V4に達するまでは、比較回路60の出力となる第2パルス幅変調信号V5はローレベルにあり、時刻t2で出力電圧制御信号V4に達するとハイレベルに立ち上がり、時刻t3で再びリセット動作に伴いローレベルとなる。
【0161】
論理和回路40は、反転第1パルス幅変調信号−V1と第2パルス幅変調信号V5の論理和を取り出しており、この場合には第2パルス幅変調信号V5に対応した論理和回路出力信号V7となり、これが更に、インバータ回路92で反転された駆動信号V8としてスイッチング素子18をオンオフ駆動している。
【0162】
図14にあっては、時刻t5までは入力電圧Vinが高いが、時刻t5で入力電圧Vinが低下しており、三角波信号V3における増加率が低下している。このため時刻t6〜t7の周期Tにあっては、三角波信号V3は時刻t8で周期Tに達しても出力電圧制御信号V4に達していない。
【0163】
したがって、このとき比較回路60から出力される第2パルス幅変調信号V5はローレベル状態を継続しており、したがって論理和回路90は反転第1パルス幅変調信号−V1に対応する論理和回路出力信号V7を出力し、これがインバータ回路92で反転されて、駆動信号V8としてスイッチング素子18を最大オンデューティでオンオフ制御することになる。
【0164】
図15は図13と同じ逆論理を用いたスイッチング電源装置につき、反転第1パルス幅変調信号のハイレベル期間の間だけコンデンサを放電リセットする三角波発生回路を用いた本発明の第4実施形態を示した回路ブロック図である。
【0165】
図15において、三角波発生回路36に設けたリセット回路52は、リセット用スイッチング素子94であるMOS−FETを備え、コンデンサ50の両端にスイッチング素子94となるMOS−FETのドレインとソースを接続し、そのゲートにデジタルパルス幅変調信号発生部44からの反転第1パルス幅変調信号−V1を入力している。それ以外の回路構成及び動作は図13の第4実施形態と同じである。
【0166】
図16は図15の第4実施形態における各部の信号波形を示したタイムチャートであり、図16(A)に入力電圧Vin、図16(B)に反転第1パルス幅変調信号−V1、図16(C)に比較回路60の入力信号、図16(D)に第2パルス幅変調信号V5、図16(E)に駆動信号V8をそれぞれ示している。
【0167】
第4実施形態にあっては、図16(B)の反転第1パルス幅変調信号−V1の例えば時刻t1〜t4の周期Tにおける後半の時刻t3〜t4となるハイレベルの間、リセット回路52のリセット用スイッチング素子94をオンしてコンデンサ50を放電リセットし、反転第1パルス幅変調信号−V1が時刻t4でハイレベルからローレベルに変化すると、次の周期における三角波信号の発生を開始している。
【0168】
また図16は、時刻t6までは入力電圧Vinが高い場合であり、この間は比較回路60より出力された第2パルス幅変調信号V5に同期した駆動信号V8によるスイッチング素子18のオン、オフ制御が行われているが、時刻t6で入力電圧Vinが低下すると、時刻t7〜t9では、反転第1パルス幅変調信号−V1で決定される最大オン時間Ton(max)によって駆動信号V8としてスイッチング素子18を最大オンデューティでオンオフ制御することになる。
【0169】
なお、上記の実施形態にあっては、デジタルプロセッサにソフトスタート・ストップ処理部42をプログラム制御による機能として設けているが、この機能を設けずに、デジタルプロセッサ34にはデジタルパルス幅変調信号発生部44のみを設けた構成としてもよい。
【0170】
デジタルパルス幅変調信号発生部44は、同等の機能を持つものであれば、第一レジスタ74と第一比較回路78とフリップフロップ82に加えて複数のレジスタ、複数の比較回路、および、複数のフリップフロップを備えることで、複数のデジタルパルス幅変調信号を発生するものを用いて、そのひとつから出力を取り出すものでも良い。
【0171】
デジタルパルス幅変調信号発生部44は、アップカウンタを用いたが、ダウンカウンタを用いて同様の機能を実現したものでも良い。
【0172】
電流源回路46は、同等の機能を持つものであれば、抵抗ではなく、半導体素子を用いて構成したものでも良い。
【0173】
電流源回路46には、入力電源電圧Vinを直接入力しているが、トランス12に3次巻線を設け、3次巻線の電圧を入力しても良い。
【0174】
出力電圧制御信号発生回路38は、誤差増幅器64を用いて、出力電圧Voと基準電圧源66の電圧Vrefを比較し、出力電圧制御信号V4を出力するものとしているが、単に一定の直流電圧を出力するものでも良いし、デジタルプロセッサ34に制御されることで、出力電圧制御信号V4を出力するものでも良い。
【0175】
第一パルス幅変調信号V1の増加率α、減少率βを一定としているが、例えば、プログラム内にテーブルを設け、時間の経過に従って、テーブルから値を読み出すことで、αやβを可変するものであっても良い。
【0176】
また上記の実施形態は絶縁型シングルエンテッド・フォワードコンバータを例に取るものであったが、絶縁型コンバータであれば、ブリッジ型、プッシュプル型、フライバック型などの回路にすべて適用することができる。
【0177】
また上記の実施形態にあっては、回路素子としてMOS−FET、PNPトランジスタ、NPNトランジスタ、ダイオード、抵抗などの電子部品を用いたが、同様の機能を果たす素子であれば、これらに限定されることなく適宜の電子部品を用いることができる。
【0178】
また本発明は、その目的と利点を損なうことのない変形を含み、更に上記の実施形態に示した数値による限定は受けない。
【図面の簡単な説明】
【0179】
【図1】本発明によるスイッチング電源装置の第1実施形態を示した回路ブロック図
【図2】図1の第1実施形態に設けたデジタルプロセッサの詳細を示したブロック図
【図3】図2のデジタルパルス幅変調信号発生部によるカウンタを用いた信号発生動作を示した説明図
【図4】図1の第1実施形態における各部の信号波形を示したタイムチャート
【図5】図4のソフトスタート処理部によるソフトスタート動作を示したタイムチャート
【図6】入力電圧に応じてオンデューティの増加率を制御するソフトスタート動作を示したタイムチャート
【図7】図1のデジタルプロセッサによる制御処理を示したフローチャート
【図8】図7のステップS2によるソフトスタート処理の詳細を示したフローチャート
【図9】図7のステップS4によるソフトストップ処理の詳細を示したフローチャート
【図10】第1パルス幅変調信号のローレベル期間の間だけコンデンサを放電リセットする三角波発生回路を用いた本発明の第2実施形態を示した回路ブロック図
【図11】図10の第2実施形態における各部の信号波形を示したタイムチャート
【図12】反転第1パルス幅変調信号を用いた逆論理で動作する本発明の第3実施形態を示した回路ブロック図
【図13】図12の第3実施形態に設けたデジタルプロセッサの詳細を示したブロック図
【図14】図12の第3実施形態における各部の信号波形を示したタイムチャート
【図15】第1パルス幅変調信号のハイレベル期間の間だけコンデンサを放電リセットする三角波発生回路を用いた逆論理で動作する本発明の第4実施形態を示した回路ブロック図
【図16】図15の第4実施形態における各部の信号波形を示したタイムチャート
【図17】従来のスイッチング電源装置を示した回路ブロック図
【図18】従来装置における各部の信号波形を入力電圧が低い場合と高い場合とに分けて示したタイムチャート
【図19】入力電圧が途中で低下した場合の従来装置における各部の信号波形を示したタイムチャート
【図20】最大オンデューティ制限回路を設けた従来装置を示した回路ブロック図
【符号の説明】
【0180】
10:入力電源
12:トランス
14:1次巻線
16:2次巻線
18:スイッチング素子
20:整流平滑回路
22a,22b:出力端子
24:スイッチング制御回路
25:フォワード側同期整流素子
26:フライホイール側同期整流素子
28:同期整流制御回路
30:チョークコイル
32:平滑コンデンサ
34:デジタルプロセッサ
36:三角波発生回路
38:出力電圧制御信号発生回路
40:駆動回路
42:ソフトスタート・ストップ処理部
44:デジタルパルス幅変調信号発生部
46:電流源回路
48:抵抗
50:コンデンサ
52:リセット回路
58:NPNトランジスタ
60:比較回路
62:論理積回路
64:誤差増幅器
66:基準電圧源
68:CPU
70:クロック発生回路
72:カウンタ
74:第1レジスタ
76:第2レジスタ
84:ダイオード
88:PNPトランジスタ
90:論理和回路
92:インバータ
【特許請求の範囲】
【請求項1】
入力電源にトランスの1次巻線とスイッチング素子が直列に接続され、前記トランスの2次巻線に整流平滑回路が接続され、前記スイッチング素子にスイッチング制御回路が接続され、前記スイッチング制御回路が前記スイッチング素子のオンデューティを制御することで出力電圧を所定の電圧に制御するスイッチング電源装置に於いて、
前記スイッチング制御回路は、
デジタルプロセッサ内に設けられ、所定周期で且つ所定の最大オンデューティを設定した第1パルス幅変調信号を発生するデジタルパルス幅変調信号発生部と、
入力電圧に応じて傾きが変化し且つ前記第1パルス幅変調信号に同期して三角波信号を反復して発生させる三角波発生回路と、
出力電圧を所定の電圧に制御するための出力電圧制御信号を発生する出力電圧制御信号発生回路と、
前記三角波信号と前記出力電圧制御信号を入力し、前記出力電圧制御信号に応じたオンデューティを持つ第2パルス幅変調信号を発生する比較回路と、
前記第1パルス幅変調信号と前記第2パルス幅変調信号を入力し、前記第2パルス幅変調信号のオンデューティが前記第1パルス幅変調信号によって設定される最大オンデューティ未満の場合は前記第2パルス幅変調信号を前記スイッチング素子に駆動信号として出力し、前記第2パルス幅変調信号のオンデューティが前記第1パルス幅変調信号によって設定される最大オンデューティ以上の場合は前記第1パルス幅変調信号を前記スイッチング素子に駆動信号として出力する論理回路と、
を備えたことを特徴とするスイッチング電源装置。
【請求項2】
請求項1記載のスイッチング電源装置に於いて、前記デジタルプロセッサ内に論理回路部として設けられた前記デジタルパルス幅変調信号発生部は、
クロック信号を計数するカウンタと、
前記最大オンデューティに対応した第1クロック数N1を設定する第1レジスタと、
所定周期に対応した第2クロック数N2を設定する第2レジスタと、
前記カウンタの計数クロック数が前記第1クロック数N1に達した時に出力する第1比較回路と、
前記カウンタの計数クロック数が前記第2クロック数N2に達した時に出力する第2比較回路と、
前記第1比較回路の出力でリセットされ、前記第2比較回路の出力でセットされ、前記最大オンデューティをもつ前記第1パルス幅変調信号を出力するフリップフロップと、
前記第2比較回路の出力により前記カウンタをリセットスタートさせる機能と、
を備えたことを特徴とするスイッチング電源装置。
【請求項3】
請求項1記載のスイッチング電源装置に於いて、前記三角波発生回路は、
入力電圧に比例した電流を出力する電流源回路と、
前記電流源回路により充電されて三角波電圧を発生するコンデンサと、
前記第1パルス幅変調信号がローレベルからハイレベルとなるタイミングにおいて短時間動作して前記コンデンサを放電リセットするリセット回路と、
を備えたことを特徴とするスイッチング電源装置。
【請求項4】
請求項3記載のスイッチング電源装置に於いて、前記リセット回路は、
前記第1パルス幅変調信号のローレベルからハイレベルへの立上りに同期して微分パルス信号を生成する微分回路と、
前記微分パルス信号によりオンして前記コンデンサを放電リセットするリセット用スイッチング素子と、
を備えたことを特徴とするスイッチング電源装置。
【請求項5】
請求項1記載のスイッチング電源装置に於いて、前記三角波発生回路は、
入力電圧に比例した電流を出力する電流源回路と、
前記電流源回路により充電されて三角波電圧を発生するコンデンサと、
前記第1パルス幅変調信号のローレベル期間の間だけ動作して前記コンデンサを放電リセットするリセット回路と、
を備えたことを特徴とするスイッチング電源装置。
【請求項6】
請求項5記載のスイッチング電源装置に於いて、前記リセット回路は、前記コンデンサのプラス電位側にアノードを接続し、前記第1パルス幅変調信号を出力する前記デジタルプロセッサの出力端子にカソードを接続したダイオードを備えたことを特徴とするスイッチング電源装置。
【請求項7】
請求項1記載のスイッチング電源装置に於いて、前記論理回路は、前記第1パルス幅変調信号と前記第2パルス幅変調信号を入力した論理積回路であることを特徴とするスイッチング電源装置。
【請求項8】
請求項1記載のスイッチング電源装置に於いて、
前記デジタルパルス幅変調信号発生部は前記第1パルス幅変調信号を反転した反転第1パルス幅変調信号を出力し、
前記三角波発生回路は、
入力電圧に比例した電流を出力する電流源回路と、
前記電流源回路により充電されて三角波電圧を発生するコンデンサと、
前記反転第1パルス幅変調信号がハイレベルからローレベルとなるタイミングから短時間動作して前記コンデンサを放電リセットするリセット回路と、
を備えたことを特徴とするスイッチング電源装置。
【請求項9】
請求項8記載のスイッチング電源装置に於いて、前記リセット回路は、
前記反転第1パルス幅変調信号のハイレベルからローレベルへの立下りに同期して微分パルス信号を生成する微分回路と、
前記微分パルス信号によりオンして前記コンデンサを放電リセットするリセット用スイッチング素子と、
を備えたことを特徴とするスイッチング電源装置。
【請求項10】
請求項1記載のスイッチング電源装置に於いて、
前記デジタルパルス幅変調信号発生部は前記第1パルス幅変調信号を反転した反転第1パルス幅変調信号を出力し、
前記三角波発生回路は、
入力電圧に比例した電流を出力する電流源回路と、
前記電流源回路により充電されて三角波電圧を発生するコンデンサと、
前記反転第1パルス幅変調信号のハイレベル期間の間だけ動作して前記コンデンサを放電リセットするリセット回路と、
を備えたことを特徴とするスイッチング電源装置。
【請求項11】
請求項10記載のスイッチング電源装置に於いて、前記リセット回路は、前記反転第1パルス幅変調信号のハイレベルの期間にオンして前記コンデンサを放電リセットするリセット用スイッチング素子を備えたことを特徴とするスイッチング電源装置。
【請求項12】
請求項8又は10記載のスイッチング電源装置に於いて、
前記論理回路は、
前記反転第1パルス幅変調信号と前記第2パルス幅変調信号を入力した論理和回路と、
前記論理和回路の出力を反転して前記スイッチング素子に駆動信号を出力するインバータ回路と、
を備えたことを特徴とするスイッチング電源装置。
【請求項13】
請求項1又は5記載のスイッチング電源装置に於いて、前記デジタルプロセッサは、プログラムの実行により、
前記スイッチング電源装置の起動時に、前記第1パルス幅変調信号のオンデューティを時間の経過に対しプログラムに基づく所定の増加割合で変化させて出力電圧を所定電圧に向けて上昇させるソフトスタート処理部、
前記スイッチング電源装置の停止時に、前記第1パルス幅変調信号のオンデューティを時間の経過に対しプログラムに基づく所定の減少割合で変化させて出力電圧を所定電圧から下降させるソフトストップ処理部、
としての機能を実現することを特徴とするスイッチング電源装置。
【請求項14】
請求項8又は10記載のスイッチング電源装置に於いて、前記デジタルプロセッサは、プログラムの実行により、
前記スイッチング電源装置の起動時に、前記反転第1パルス幅変調信号のオフデューティを時間の経過に対しプログラムに基づく所定の増加割合で変化させて出力電圧を所定電圧に向けて上昇させるソフトスタート処理部、
前記スイッチング電源装置の停止時に、前記反転第1パルス幅変調信号のオフデューティを時間の経過に対しプログラムに基づく所定の減少割合で変化させて出力電圧を所定電圧から下降させるソフトストップ処理部、
としての機能を実現することを特徴とするスイッチング電源装置。
【請求項15】
請求項13又は14記載のスイッチング電源装置に於いて、
前記ソフトスタート処理部は、前記第1パルス幅変調信号のオンデューティの増加割合、または、前記反転第1パルス幅変調信号のオフデューティの増加割合を入力電圧の大きさに反比例するように変化させることで、出力電圧が所定の電圧に上昇するまでの時間が入力電圧の影響を受けなくする処理を行い、
前記ソフトストップ処理部は、前記第1パルス幅変調信号のオンデューティの減少割合、または、前記反転第1パルス幅変調信号のオフデューティの減少割合を入力電圧の大きさに反比例するように変化させることで、出力電圧が所定の電圧に下降するまでの時間が入力電圧の影響を受けなくする処理を行うことを特徴とするスイッチング電源装置。
【請求項16】
請求項1記載のスイッチング電源装置に於いて、前記出力電圧制御信号発生回路は、出力電圧信号と所定の基準電圧信号との誤差電圧を増幅することで出力電圧制御信号を発生することを特徴とするスイッチング電源装置。
【請求項1】
入力電源にトランスの1次巻線とスイッチング素子が直列に接続され、前記トランスの2次巻線に整流平滑回路が接続され、前記スイッチング素子にスイッチング制御回路が接続され、前記スイッチング制御回路が前記スイッチング素子のオンデューティを制御することで出力電圧を所定の電圧に制御するスイッチング電源装置に於いて、
前記スイッチング制御回路は、
デジタルプロセッサ内に設けられ、所定周期で且つ所定の最大オンデューティを設定した第1パルス幅変調信号を発生するデジタルパルス幅変調信号発生部と、
入力電圧に応じて傾きが変化し且つ前記第1パルス幅変調信号に同期して三角波信号を反復して発生させる三角波発生回路と、
出力電圧を所定の電圧に制御するための出力電圧制御信号を発生する出力電圧制御信号発生回路と、
前記三角波信号と前記出力電圧制御信号を入力し、前記出力電圧制御信号に応じたオンデューティを持つ第2パルス幅変調信号を発生する比較回路と、
前記第1パルス幅変調信号と前記第2パルス幅変調信号を入力し、前記第2パルス幅変調信号のオンデューティが前記第1パルス幅変調信号によって設定される最大オンデューティ未満の場合は前記第2パルス幅変調信号を前記スイッチング素子に駆動信号として出力し、前記第2パルス幅変調信号のオンデューティが前記第1パルス幅変調信号によって設定される最大オンデューティ以上の場合は前記第1パルス幅変調信号を前記スイッチング素子に駆動信号として出力する論理回路と、
を備えたことを特徴とするスイッチング電源装置。
【請求項2】
請求項1記載のスイッチング電源装置に於いて、前記デジタルプロセッサ内に論理回路部として設けられた前記デジタルパルス幅変調信号発生部は、
クロック信号を計数するカウンタと、
前記最大オンデューティに対応した第1クロック数N1を設定する第1レジスタと、
所定周期に対応した第2クロック数N2を設定する第2レジスタと、
前記カウンタの計数クロック数が前記第1クロック数N1に達した時に出力する第1比較回路と、
前記カウンタの計数クロック数が前記第2クロック数N2に達した時に出力する第2比較回路と、
前記第1比較回路の出力でリセットされ、前記第2比較回路の出力でセットされ、前記最大オンデューティをもつ前記第1パルス幅変調信号を出力するフリップフロップと、
前記第2比較回路の出力により前記カウンタをリセットスタートさせる機能と、
を備えたことを特徴とするスイッチング電源装置。
【請求項3】
請求項1記載のスイッチング電源装置に於いて、前記三角波発生回路は、
入力電圧に比例した電流を出力する電流源回路と、
前記電流源回路により充電されて三角波電圧を発生するコンデンサと、
前記第1パルス幅変調信号がローレベルからハイレベルとなるタイミングにおいて短時間動作して前記コンデンサを放電リセットするリセット回路と、
を備えたことを特徴とするスイッチング電源装置。
【請求項4】
請求項3記載のスイッチング電源装置に於いて、前記リセット回路は、
前記第1パルス幅変調信号のローレベルからハイレベルへの立上りに同期して微分パルス信号を生成する微分回路と、
前記微分パルス信号によりオンして前記コンデンサを放電リセットするリセット用スイッチング素子と、
を備えたことを特徴とするスイッチング電源装置。
【請求項5】
請求項1記載のスイッチング電源装置に於いて、前記三角波発生回路は、
入力電圧に比例した電流を出力する電流源回路と、
前記電流源回路により充電されて三角波電圧を発生するコンデンサと、
前記第1パルス幅変調信号のローレベル期間の間だけ動作して前記コンデンサを放電リセットするリセット回路と、
を備えたことを特徴とするスイッチング電源装置。
【請求項6】
請求項5記載のスイッチング電源装置に於いて、前記リセット回路は、前記コンデンサのプラス電位側にアノードを接続し、前記第1パルス幅変調信号を出力する前記デジタルプロセッサの出力端子にカソードを接続したダイオードを備えたことを特徴とするスイッチング電源装置。
【請求項7】
請求項1記載のスイッチング電源装置に於いて、前記論理回路は、前記第1パルス幅変調信号と前記第2パルス幅変調信号を入力した論理積回路であることを特徴とするスイッチング電源装置。
【請求項8】
請求項1記載のスイッチング電源装置に於いて、
前記デジタルパルス幅変調信号発生部は前記第1パルス幅変調信号を反転した反転第1パルス幅変調信号を出力し、
前記三角波発生回路は、
入力電圧に比例した電流を出力する電流源回路と、
前記電流源回路により充電されて三角波電圧を発生するコンデンサと、
前記反転第1パルス幅変調信号がハイレベルからローレベルとなるタイミングから短時間動作して前記コンデンサを放電リセットするリセット回路と、
を備えたことを特徴とするスイッチング電源装置。
【請求項9】
請求項8記載のスイッチング電源装置に於いて、前記リセット回路は、
前記反転第1パルス幅変調信号のハイレベルからローレベルへの立下りに同期して微分パルス信号を生成する微分回路と、
前記微分パルス信号によりオンして前記コンデンサを放電リセットするリセット用スイッチング素子と、
を備えたことを特徴とするスイッチング電源装置。
【請求項10】
請求項1記載のスイッチング電源装置に於いて、
前記デジタルパルス幅変調信号発生部は前記第1パルス幅変調信号を反転した反転第1パルス幅変調信号を出力し、
前記三角波発生回路は、
入力電圧に比例した電流を出力する電流源回路と、
前記電流源回路により充電されて三角波電圧を発生するコンデンサと、
前記反転第1パルス幅変調信号のハイレベル期間の間だけ動作して前記コンデンサを放電リセットするリセット回路と、
を備えたことを特徴とするスイッチング電源装置。
【請求項11】
請求項10記載のスイッチング電源装置に於いて、前記リセット回路は、前記反転第1パルス幅変調信号のハイレベルの期間にオンして前記コンデンサを放電リセットするリセット用スイッチング素子を備えたことを特徴とするスイッチング電源装置。
【請求項12】
請求項8又は10記載のスイッチング電源装置に於いて、
前記論理回路は、
前記反転第1パルス幅変調信号と前記第2パルス幅変調信号を入力した論理和回路と、
前記論理和回路の出力を反転して前記スイッチング素子に駆動信号を出力するインバータ回路と、
を備えたことを特徴とするスイッチング電源装置。
【請求項13】
請求項1又は5記載のスイッチング電源装置に於いて、前記デジタルプロセッサは、プログラムの実行により、
前記スイッチング電源装置の起動時に、前記第1パルス幅変調信号のオンデューティを時間の経過に対しプログラムに基づく所定の増加割合で変化させて出力電圧を所定電圧に向けて上昇させるソフトスタート処理部、
前記スイッチング電源装置の停止時に、前記第1パルス幅変調信号のオンデューティを時間の経過に対しプログラムに基づく所定の減少割合で変化させて出力電圧を所定電圧から下降させるソフトストップ処理部、
としての機能を実現することを特徴とするスイッチング電源装置。
【請求項14】
請求項8又は10記載のスイッチング電源装置に於いて、前記デジタルプロセッサは、プログラムの実行により、
前記スイッチング電源装置の起動時に、前記反転第1パルス幅変調信号のオフデューティを時間の経過に対しプログラムに基づく所定の増加割合で変化させて出力電圧を所定電圧に向けて上昇させるソフトスタート処理部、
前記スイッチング電源装置の停止時に、前記反転第1パルス幅変調信号のオフデューティを時間の経過に対しプログラムに基づく所定の減少割合で変化させて出力電圧を所定電圧から下降させるソフトストップ処理部、
としての機能を実現することを特徴とするスイッチング電源装置。
【請求項15】
請求項13又は14記載のスイッチング電源装置に於いて、
前記ソフトスタート処理部は、前記第1パルス幅変調信号のオンデューティの増加割合、または、前記反転第1パルス幅変調信号のオフデューティの増加割合を入力電圧の大きさに反比例するように変化させることで、出力電圧が所定の電圧に上昇するまでの時間が入力電圧の影響を受けなくする処理を行い、
前記ソフトストップ処理部は、前記第1パルス幅変調信号のオンデューティの減少割合、または、前記反転第1パルス幅変調信号のオフデューティの減少割合を入力電圧の大きさに反比例するように変化させることで、出力電圧が所定の電圧に下降するまでの時間が入力電圧の影響を受けなくする処理を行うことを特徴とするスイッチング電源装置。
【請求項16】
請求項1記載のスイッチング電源装置に於いて、前記出力電圧制御信号発生回路は、出力電圧信号と所定の基準電圧信号との誤差電圧を増幅することで出力電圧制御信号を発生することを特徴とするスイッチング電源装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【公開番号】特開2010−124524(P2010−124524A)
【公開日】平成22年6月3日(2010.6.3)
【国際特許分類】
【出願番号】特願2008−293155(P2008−293155)
【出願日】平成20年11月17日(2008.11.17)
【出願人】(000103208)コーセル株式会社 (80)
【Fターム(参考)】
【公開日】平成22年6月3日(2010.6.3)
【国際特許分類】
【出願日】平成20年11月17日(2008.11.17)
【出願人】(000103208)コーセル株式会社 (80)
【Fターム(参考)】
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