テストデータ生成装置および方法
【課題】各種テスタに共通なテストデータから、個々のテスタの制約に合致したテストデータを自動的に生成することのできるテストデータ生成装置および方法を提供する。
【解決手段】実施形態のテストデータ生成装置１は、タイミング記述検証部１１が、共通テストデータ１００に記述された１サイクル当たりのタイミングエッジ数が指定されたテスタの制約範囲内かを検証し、タイミングエッジ数が前記制約を超えている場合は、サイクライズ期間設定部１２が、タイミングエッジ数および１サイクルの期間がテスタの制約範囲内となるサイクライズ期間を設定し、イベントデータ展開部１３が、テストデータ１００をイベントデータに展開し、サイクライズ処理部１４が、そのイベントデータをサイクライズ期間でサイクライズし、テストデータ出力部１５が、サイクライズ後のイベントデータを元の記述形式へ逆変換し、修正版共通テストデータ２００を出力する。
【解決手段】実施形態のテストデータ生成装置１は、タイミング記述検証部１１が、共通テストデータ１００に記述された１サイクル当たりのタイミングエッジ数が指定されたテスタの制約範囲内かを検証し、タイミングエッジ数が前記制約を超えている場合は、サイクライズ期間設定部１２が、タイミングエッジ数および１サイクルの期間がテスタの制約範囲内となるサイクライズ期間を設定し、イベントデータ展開部１３が、テストデータ１００をイベントデータに展開し、サイクライズ処理部１４が、そのイベントデータをサイクライズ期間でサイクライズし、テストデータ出力部１５が、サイクライズ後のイベントデータを元の記述形式へ逆変換し、修正版共通テストデータ２００を出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、テストデータ生成装置および方法に関する。
【背景技術】
【０００２】
半導体集積回路のテストデータを記述する言語として、ＩＥＥＥ標準のテストインターフェース言語であるＳＴＩＬ（Standard Test Interface Language）がある。ＳＴＩＬを使用すれば、言語変換なしに、種々のＬＳＩテスタを利用することが可能である。
【０００３】
しかし、ＬＳＩテスタには、その機種ごとに、テストサイクルやストローブポイント数など、タイミング設定に関する制約がある。そのため、半導体集積回路のテストにあたっては、ＳＴＩＬで記述されたテストデータが、使用するテスタの制約に違反していないかどうか、検査する必要がある。
【０００４】
この検査で制約違反が判明した場合には、元のテストデータを修正しなければならない。しかし、一般に、テストデータのファイル数とベクタ量は膨大であるため、この修正を手作業で行うのは実質不可能である。そこで、変換スクリプトを作成してテストデータを編集することが行われる。
【０００５】
変換スクリプトは、修正対象のテストデータに合わせて作成しなければならない。そのため、データ内容の調査、変換仕様の検討、プログラム仕様の作成、プログラミング、デバッグ等の作業に多大な時間を要する、という問題が生じる。また、当該製品のデータに合わせて作成するため汎用的に使用することができず、その都度、新たなスクリプトを作成しなければならない、という問題もある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−９２４６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、各種テスタに共通なテストデータから、個々のテスタの制約に合致したテストデータを自動的に生成することのできるテストデータ生成装置および方法を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態のテストデータ生成装置は、タイミング記述検証部が、共通テストデータに記述された１サイクル当たりのタイミングエッジ数が指定されたテスタの制約範囲内かを検証し、サイクライズ期間設定部が、前記タイミングエッジ数が前記制約を超えている場合は、前記タイミングエッジ数および１サイクルの期間が前記制約範囲内となるサイクライズ期間を設定し、イベントデータ展開部が、前記テストデータに記述されたタイミング設定値およびパターンデータをイベントデータに展開する。このテストデータ生成装置は、サイクライズ処理部が、前記イベントデータを前記サイクライズ期間でサイクライズし、テストデータ出力部が、前記サイクライズ後のイベントデータを元の記述形式へ逆変換し、修正版共通テストデータを出力する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態のテストデータ生成装置の構成の例を示すブロック図。
【図２】第１の実施形態のテストデータ生成装置の処理の流れの例を示すフロー図。
【図３】サイクライズ処理の流れの例を示すフロー図。
【図４】共通テストデータのタイミング記述とサイクライズ期間の関係を示す図。
【図５】共通テストデータの記述例を示す図。
【図６】イベントデータへの展開処理の例を示す図。
【図７】サイクライズ処理の例を示す図。
【図８】修正版テストデータの記述例を示す図。
【図９】サイクライズ処理の別の例を示す図。
【図１０】修正版テストデータの別の記述例を示す図。
【図１１】サイクル越えエッジの記述がある共通テストデータの例を示す図。
【図１２】第２の実施形態のテストデータ生成装置の処理の流れの例を示すフロー図。
【図１３】イベントデータの並べ替え処理の例を示す図。
【図１４】共通テストデータの省略記述の例を示す図。
【図１５】第３の実施形態のテストデータ生成装置の処理の流れの例を示すフローおよび処理の例を示す図。
【図１６】最終時刻越えのイベントが発生する共通テストデータの例を示す図。
【図１７】イベントデータへの展開処理の例を示す図。
【図１８】第４の実施形態のテストデータ生成装置の処理の流れの例を示すフロー図。
【図１９】サイクライズ処理の例を示す図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１１】
（第１の実施形態）
図１は、第１の実施形態のテストデータ生成装置の構成の例を示すブロック図である。
【００１２】
本実施形態のテストデータ生成装置１は、ＳＴＩＬなどの標準記述言語で記述された共通テストデータ１００に記述された１サイクル当たりのタイミングエッジ数が指定されたテスタの制約範囲内かを検証するタイミング記述検証部１１と、上述のタイミングエッジ数がテスタの制約を超えている場合は、タイミングエッジ数および１サイクルの期間がテスタの制約範囲内となるサイクライズ期間を設定するサイクライズ期間設定部１２と、テストデータ１００に記述されたタイミング設定値およびパターンデータをイベントデータに展開するイベントデータ展開部１３と、展開されたイベントデータを上述のサイクライズ期間でサイクライズするサイクライズ処理部１４と、サイクライズ後のイベントデータを元の記述形式へ逆変換し、修正版共通テストデータ２００を出力するテストデータ出力部１５と、を備える。
【００１３】
このテストデータ生成装置１の動作を、図２に示すフロー図を用いて説明する。
【００１４】
処理を開始すると、タイミング記述検証部１１が、共通テストデータ１００からタイミング記述を読み込み（ステップＳ０１）、タイミング記述に記述された１サイクル当たりのタイミングエッジ数が、指定されたテスタの制約を超過しているかどうかを検証する（ステップＳ０２）。
【００１５】
このとき、１サイクル当たりのタイミングエッジ数がテスタ制約を超過していなければ（ＮＯ）、共通テストデータ１００が、そのまま、指定されたテスタで使用できるので、本装置における処理は終了する。
【００１６】
これに対して、１サイクル当たりのタイミングエッジ数がテスタ制約を超過しているときは（ＹＥＳ）、サイクライズ期間設定部１２が、タイミングエッジ数および１サイクルの期間がテスタ制約の範囲内となるよう、サイクライズ期間を設定する（ステップＳ０３）。
【００１７】
図３に、このサイクライズ期間設定部１２のサイクライズ期間設定処理の詳細なフローを示す。
【００１８】
サイクライズ期間の設定にあたっては、まず、共通テストデータ１００のタイミング記述に記載されているタイミングエッジ数の最大値ｎを算出する（ステップＳ１１）。
【００１９】
次に、この最大エッジ数ｎと、共通テストデータ１００のタイミング記述に記載されているテストサイクル期間（Period値）から、サイクライズ期間（ＣＰ）を
ＣＰ＝Period値／ｎ
として算出する（ステップＳ１２）。
【００２０】
次に、この算出したサイクライズ期間ＣＰが、指定のテスタの制約である最小Period値以上あるかどうかチェックする（ステップＳ１３）。
【００２１】
サイクライズ期間ＣＰが最小Period値以上あれば（ＹＥＳ）、続いて、サイクライズ期間に含まれるタイミングエッジ数がテスタ制約範囲内であるかどうかチェックする（ステップＳ１４）。
【００２２】
サイクライズ期間に含まれるタイミングエッジ数がテスタ制約範囲内であれば（ＹＥＳ）、算出したサイクライズ期間ＣＰのデータを保存しておく（ステップＳ１５）。
【００２３】
一方、ステップＳ１３あるいはステップＳ１４でテスタ制約に違反する場合は（ＮＯ）、ｎの値を半分（ｎ＝ｎ／２）に変更し（ステップＳ１６）、変更後のｎが１より大（ｎ＞１）であるかどうかチェックする（ステップＳ１７）。
【００２４】
変更後のｎが１より大であれば（ＹＥＳ）、ステップＳ１２へ戻って、以降の処理を繰り返す。
【００２５】
これに対して、変更後のｎが１より小、すなわち小数となるときは（ＮＯ）、テスタ制約を満たすサイクライズ期間が得られないので、サイクライズ不可のエラー出力を出し（ステップＳ１８）、本フローの処理を終了する。この場合、この共通テストデータ１００は指定のテスタでは使用できないことがわかる。
【００２６】
サイクライズ期間設定処理でサイクライズ期間ＣＰが算出されたときは、図２のフローに戻り、イベントデータ展開部１３が、共通テストデータ１００をイベントデータに展開する（ステップＳ０４）。
【００２７】
続いて、このイベントデータに対して、サイクライズ処理部１４が、サイクライズ期間設定部１２により算出され保存されていたサイクライズ期間ＣＰのデータを用いて、サイクライズ処理を行う（ステップＳ０５）。
【００２８】
最後に、テストデータ出力部１５が、サイクライズ後のイベントデータを元の記述形式へ逆変換し（ステップＳ０６）、修正版共通テストデータ２００を出力し（ステップＳ０７）、本フローの処理を終了する。
【００２９】
次に、本実施形態における具体的な処理の例を、図４〜図１０を用いて説明する。なお、ここでは、共通テストデータ１００がＳＴＩＬにより記述されているものとする。
【００３０】
図４に、共通テストデータ１００のタイミング記述とサイクライズ期間の関係を示す。
【００３１】
図４（ａ）は、共通テストデータ１００のタイミング記述の例である。この例では、テストサイクル期間（Period値）が４０ｎｓであり、ピン名が“ＰＩＮ００１”というピンに対して、タイミング記述の種類を表すWaveformCharの値が“０”、“１”である、２種類のタイミングエッジが記述されている。
【００３２】
このうち、WaveformChar値“１”の文には、期待値比較のストローブポイントを示すタイミングエッジが４つ記述されており、このタイミングエッジ数４が、最大エッジ数ｎ（ｎ＝４）である。
【００３３】
図４（ｂ）は、この期待値のタイミング記述を、時間軸上で示したものである。
【００３４】
図４（ｃ）は、このタイミング記述に対して、サイクライズ期間設定部１２によりサイクライズ期間が１０ｎｓ（ＣＰ＝４０／４＝１０）と設定されたときのサイクライズ期間とタイミングエッジの関係を示したものである。この場合、各サイクルの８ｎｓの位置１か所にタイミングエッジが設定される。
【００３５】
これに対して、テスタの最小Period値の制約が、例えば２０ｎｓの場合、サイクライズ期間の１０ｎｓは、この制約に違反することになる。そこで、この場合、サイクライズ期間設定部１２は、ｎ＝４／２＝２として、サイクライズ期間ＣＰを２０ｎｓに設定する。
【００３６】
図４（ｄ）は、サイクライズ期間が２０ｎｓ（ＣＰ＝２０）と設定されたときのサイクライズ期間とタイミングエッジの関係を示したものである。
【００３７】
サイクライズ期間を２０ｎｓとした場合、各サイクルのタイミングエッジは、８ｎｓと１８ｎｓの２か所に設定されることになる。そこで、タイミングエッジの設定数に関するテスタ制約をチェックし、このタイミングエッジの設定数がテスタ制約の範囲内であれば、サイクライズ期間として２０ｎｓを採用する。
【００３８】
図５は、パターン記述まで含めた、共通テストデータ１００の記述例である。このパターン記述では、ピンＰＩＮ００１に対して、時間軸上で、WaveformChar値“１”、“０”、“１”の順で、タイミングエッジが、順次設定される。
【００３９】
図６は、イベントデータ展開部１３が、図５に示したパターン記述をイベントデータに展開した結果である。この例では、各サイクルにおけるイベント発生時刻をｐｓ単位で示している。
【００４０】
図７は、サイクライズ処理部１４が、サイクライズ期間ＣＰを１０ｎｓ（１００００ｐｓ）として、図６に示したイベントデータをサイクライズ処理したときの、サイクルの区切りを示したものである。
【００４１】
図８は、サイクライズ期間ＣＰを１０ｎｓとしてサイクライズ処理されたイベントデータに対して、テストデータ出力部１５から出力されるＳＴＩＬ記述形式の修正版共通テストデータ２００の例である。
【００４２】
この修正版共通テストデータ２００のタイミング記述では、Period値が１０ｎｓへ変更され、WaveformChar値“２”で表わされる文が、新たに記述されている。WaveformChar値“２”の文には、期待値比較のストローブポイントを示すタイミングエッジが、８ｎｓの１か所のみ記述されている。
【００４３】
また、パターン記述も、WaveformChar値“２”に記載されたタイミングエッジを使用するよう修正されている。
【００４４】
図９は、サイクライズ処理部１４が、サイクライズ期間ＣＰを２０ｎｓ（２００００ｐｓ）として、図６に示したイベントデータをサイクライズ処理したときの、サイクルの区切りを示したものである。
【００４５】
図１０は、サイクライズ期間ＣＰを２０ｎｓとしてサイクライズ処理されたイベントデータに対して、テストデータ出力部１５から出力されるＳＴＩＬ記述形式の修正版共通テストデータ２００Ａの例である。
【００４６】
この修正版共通テストデータ２００Ａのタイミング記述では、Period値が２０ｎｓへ変更され、WaveformChar値“３”で表わされる文が、新たに記述されている。WaveformChar値“３”の文には、期待値比較のストローブポイントを示すタイミングエッジが、８ｎｓと、１８ｎｓの２か所記述されている。
【００４７】
この場合、パターン記述も、WaveformChar値“３”に記載されたタイミングエッジを使用するよう修正される。
【００４８】
このような本実施形態によれば、各種テスタに共通な共通テストデータ１００からタイミング記述を読み込み、タイミングエッジ数および１サイクル期間がテスタ制約範囲内となるサイクライズ期間を設定し、共通テストデータ１００をイベントデータに展開し、そのイベントデータをサイクライズして元の記述形式へ逆変換することができる。これにより、共通テストデータ１００から、個々のテスタの制約に合致した修正版テストデータ２００を自動的に生成することができる。
【００４９】
（第２の実施形態）
ＳＴＩＬでは、図１１の（１）、（２）に示すような、Period値を超えた位置にタイミングエッジを記述する、いわゆる「サイクル越えエッジ」の記述が許されている。しかし、このようなサイクル越えエッジの記述があると、イベントデータに展開したときに、イベントデータの時刻の並びに矛盾が生じ、正確な出力結果が得られなくなる。
【００５０】
そこで、本実施形態では、共通テストデータ１００にサイクル越えエッジの記述があっても、正確な出力結果が得られるテストデータ生成装置の例を示す。
【００５１】
本実施形態のテストデータ生成装置は、第１の実施形態で示した処理に加えて、図１２のフロー図に示す処理を実行する。
【００５２】
図１２に示すフローでは、まず、タイミング記述検証部１１が、共通テストデータ１００にサイクル越えエッジの記述があるかどうかをチェックする（ステップＳ２１）。
【００５３】
次に、サイクル越えエッジの記述があるときは（ＹＥＳ）、イベントデータ展開部１３が、展開したイベントデータのイベント発生時刻のソーティングを行い（ステップＳ２２）、イベント発生時刻順に、イベントデータを並べ替える（ステップＳ２３）。
【００５４】
これに対して、サイクル越えエッジの記述がないときは（ＮＯ）、イベントデータ展開部１３は、イベントデータのソーティングを実行しない。
【００５５】
図１３に、本フローによるイベントデータ並べ替え処理の例を示す。
【００５６】
図１３（ａ）は、図１１に示した共通テストデータ１００Ａをイベントデータに展開した結果である。この場合、次サイクルの先頭（６０１６ｐｓ）で発生するイベントよりも前に、時刻６８６２ｐｓ、８３６６ｐｓで発生するイベントが記述されている。
【００５７】
図１３（ｂ）は、上述のイベントをソーティングし、イベント発生時刻順にイベントデータを並べ替えた結果である。この場合、６０１６ｐｓで発生するイベントよりも後に、時刻６８６２ｐｓ、８３６６ｐｓで発生するイベントが記述されている。
【００５８】
このような本実施形態によれば、共通テストデータ１００にサイクル越えエッジの記述があっても、正確な出力結果を得ることができる。
【００５９】
（第３の実施形態）
また、ＳＴＩＬでは、図１４（ａ）の共通テストデータ１００Ｂに示すように、期待値‘ｘ’（ｄｏｎ’ｔ ｃａｒｅ）を省略記述することが可能である。図１４（ｂ）は、このタイミング記述の順に発生するイベントを時間軸上で示したものである。
【００６０】
図１４（ｃ）は、このイベントを単純に４分割でサイクライズしたときの、各分割サイクルの期待値を示す。この場合、WaveformChar値“３”の最終サイクルには、その前のイベントが継続しているものとして、“Ｌ”が記述される。すなわち、本来、期待値比較の必要のないサイクルに誤った期待値が発生してしまう。
【００６１】
そこで、本実施形態では、共通テストデータ１００に期待値‘ｘ’の省略記述があっても、サイクライズ時に誤った期待値が発生しないテストデータ生成装置の例を示す。
【００６２】
本実施形態のテストデータ生成装置は、第１および第２の実施形態で示した処理に加えて、図１５（ａ）のフロー図に示す処理を実行する。
【００６３】
図１５（ａ）に示すフローでは、まず、タイミング記述検証部１１が、共通テストデータ１００に期待値‘ｘ’の省略記述があるかどうかをチェックする（ステップＳ３１）。
【００６４】
次に、期待値‘ｘ’の省略記述があるときは（ＹＥＳ）、サイクライズ処理部１４が、該当するタイミングエッジに、図１５（ｂ）に示すように、期待値‘ｘ’を挿入する（ステップＳ３２）。
【００６５】
これに対して、期待値‘ｘ’の省略記述がないときは（ＮＯ）、サイクライズ処理部１４は、通常のサイクライズ処理を実行する。
【００６６】
このような本実施形態によれば、共通テストデータ１００に期待値‘ｘ’の省略記述があっても、サイクライズ後の該当サイクルに誤った期待値が発生せず、該当サイクルの期待値を‘ｘ’（ｄｏｎ’ｔ ｃａｒｅ）とすることができる。
【００６７】
（第４の実施形態）
図１６に示す共通データ１００Ｃでは、タイミング記述に、先に説明した「サイクル越えエッジ」の記述が使用され、パターン記述の最後に、この「サイクル越えエッジ」のあるタイミング記述文が指定されている。そのため、この共通データ１００Ｃをイベント展開すると、図１７に示すように、パターン最終時刻を超える時刻にイベントが発生する。したがって、これをそのままサイクライズすると、サイクル越えのサイクル数分、不要なサイクルが発生する。
【００６８】
そこで、本実施形態では、共通テストデータ１００にサイクル越えエッジの記述があっても、サイクライズ時に不要なサイクルが発生しないテストデータ生成装置の例を示す。
【００６９】
本実施形態のテストデータ生成装置は、第１〜第３の実施形態で示した処理に加えて、図１８のフロー図に示す処理を実行する。
【００７０】
図１８に示すフローでは、まず、タイミング記述検証部１１が、共通テストデータ１００にサイクル越えエッジの記述があるかどうかをチェックし（ステップＳ４１）、サイクル越えエッジの記述がある場合は（ＹＥＳ）、最終時刻を算出する（ステップＳ４２）。最終時刻は、Period値×（パターン記述に記載されたパターン数）として算出される。
【００７１】
次に、サイクライズ処理部１４が、算出された最終時刻を超えるイベントがあるかどうかをチェックし（ステップＳ４３）、最終時刻を超えるイベントがあるときは（ＹＥＳ）、図１９に示すように、そのイベントをサイクライズ対象から除外する（ステップＳ４４）。
【００７２】
これにより、サイクライズ結果から出力される修正版共通テストデータ２００に、不要なテストパターンが発生しない。
【００７３】
なお、ステップＳ４１のチェック、あるいはステップＳ４３のチェックが“ＮＯ”の場合、サイクライズ処理部１４は、通常のサイクライズ処理を実行する。
【００７４】
このような本実施形態によれば、共通テストデータ１００にサイクル越えエッジの記述があって、最終時刻を超えるイベントが発生する場合、その最終時刻を超えるイベントをサイクライズの対象から除外することができる。これにより、サイクライズ結果から出力される修正版共通テストデータ２００に、不要なテストパターンが発生することを防止することができる。
【００７５】
以上説明した少なくとも１つの実施形態のテストデータ生成装置および方法によれば、各種テスタに共通なテストデータから、個々のテスタの制約に合致したテストデータを自動的に生成することができる。
【００７６】
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７７】
１ テストデータ生成装置
１１ タイミング記述検証部
１２ サイクライズ期間設定部
１３ イベントデータ展開部
１４ サイクライズ処理部
１５ テストデータ出力部
１００ 共通テストデータ
２００ 修正版テストデータ
【技術分野】
【０００１】
本発明の実施形態は、テストデータ生成装置および方法に関する。
【背景技術】
【０００２】
半導体集積回路のテストデータを記述する言語として、ＩＥＥＥ標準のテストインターフェース言語であるＳＴＩＬ（Standard Test Interface Language）がある。ＳＴＩＬを使用すれば、言語変換なしに、種々のＬＳＩテスタを利用することが可能である。
【０００３】
しかし、ＬＳＩテスタには、その機種ごとに、テストサイクルやストローブポイント数など、タイミング設定に関する制約がある。そのため、半導体集積回路のテストにあたっては、ＳＴＩＬで記述されたテストデータが、使用するテスタの制約に違反していないかどうか、検査する必要がある。
【０００４】
この検査で制約違反が判明した場合には、元のテストデータを修正しなければならない。しかし、一般に、テストデータのファイル数とベクタ量は膨大であるため、この修正を手作業で行うのは実質不可能である。そこで、変換スクリプトを作成してテストデータを編集することが行われる。
【０００５】
変換スクリプトは、修正対象のテストデータに合わせて作成しなければならない。そのため、データ内容の調査、変換仕様の検討、プログラム仕様の作成、プログラミング、デバッグ等の作業に多大な時間を要する、という問題が生じる。また、当該製品のデータに合わせて作成するため汎用的に使用することができず、その都度、新たなスクリプトを作成しなければならない、という問題もある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−９２４６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、各種テスタに共通なテストデータから、個々のテスタの制約に合致したテストデータを自動的に生成することのできるテストデータ生成装置および方法を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態のテストデータ生成装置は、タイミング記述検証部が、共通テストデータに記述された１サイクル当たりのタイミングエッジ数が指定されたテスタの制約範囲内かを検証し、サイクライズ期間設定部が、前記タイミングエッジ数が前記制約を超えている場合は、前記タイミングエッジ数および１サイクルの期間が前記制約範囲内となるサイクライズ期間を設定し、イベントデータ展開部が、前記テストデータに記述されたタイミング設定値およびパターンデータをイベントデータに展開する。このテストデータ生成装置は、サイクライズ処理部が、前記イベントデータを前記サイクライズ期間でサイクライズし、テストデータ出力部が、前記サイクライズ後のイベントデータを元の記述形式へ逆変換し、修正版共通テストデータを出力する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態のテストデータ生成装置の構成の例を示すブロック図。
【図２】第１の実施形態のテストデータ生成装置の処理の流れの例を示すフロー図。
【図３】サイクライズ処理の流れの例を示すフロー図。
【図４】共通テストデータのタイミング記述とサイクライズ期間の関係を示す図。
【図５】共通テストデータの記述例を示す図。
【図６】イベントデータへの展開処理の例を示す図。
【図７】サイクライズ処理の例を示す図。
【図８】修正版テストデータの記述例を示す図。
【図９】サイクライズ処理の別の例を示す図。
【図１０】修正版テストデータの別の記述例を示す図。
【図１１】サイクル越えエッジの記述がある共通テストデータの例を示す図。
【図１２】第２の実施形態のテストデータ生成装置の処理の流れの例を示すフロー図。
【図１３】イベントデータの並べ替え処理の例を示す図。
【図１４】共通テストデータの省略記述の例を示す図。
【図１５】第３の実施形態のテストデータ生成装置の処理の流れの例を示すフローおよび処理の例を示す図。
【図１６】最終時刻越えのイベントが発生する共通テストデータの例を示す図。
【図１７】イベントデータへの展開処理の例を示す図。
【図１８】第４の実施形態のテストデータ生成装置の処理の流れの例を示すフロー図。
【図１９】サイクライズ処理の例を示す図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１１】
（第１の実施形態）
図１は、第１の実施形態のテストデータ生成装置の構成の例を示すブロック図である。
【００１２】
本実施形態のテストデータ生成装置１は、ＳＴＩＬなどの標準記述言語で記述された共通テストデータ１００に記述された１サイクル当たりのタイミングエッジ数が指定されたテスタの制約範囲内かを検証するタイミング記述検証部１１と、上述のタイミングエッジ数がテスタの制約を超えている場合は、タイミングエッジ数および１サイクルの期間がテスタの制約範囲内となるサイクライズ期間を設定するサイクライズ期間設定部１２と、テストデータ１００に記述されたタイミング設定値およびパターンデータをイベントデータに展開するイベントデータ展開部１３と、展開されたイベントデータを上述のサイクライズ期間でサイクライズするサイクライズ処理部１４と、サイクライズ後のイベントデータを元の記述形式へ逆変換し、修正版共通テストデータ２００を出力するテストデータ出力部１５と、を備える。
【００１３】
このテストデータ生成装置１の動作を、図２に示すフロー図を用いて説明する。
【００１４】
処理を開始すると、タイミング記述検証部１１が、共通テストデータ１００からタイミング記述を読み込み（ステップＳ０１）、タイミング記述に記述された１サイクル当たりのタイミングエッジ数が、指定されたテスタの制約を超過しているかどうかを検証する（ステップＳ０２）。
【００１５】
このとき、１サイクル当たりのタイミングエッジ数がテスタ制約を超過していなければ（ＮＯ）、共通テストデータ１００が、そのまま、指定されたテスタで使用できるので、本装置における処理は終了する。
【００１６】
これに対して、１サイクル当たりのタイミングエッジ数がテスタ制約を超過しているときは（ＹＥＳ）、サイクライズ期間設定部１２が、タイミングエッジ数および１サイクルの期間がテスタ制約の範囲内となるよう、サイクライズ期間を設定する（ステップＳ０３）。
【００１７】
図３に、このサイクライズ期間設定部１２のサイクライズ期間設定処理の詳細なフローを示す。
【００１８】
サイクライズ期間の設定にあたっては、まず、共通テストデータ１００のタイミング記述に記載されているタイミングエッジ数の最大値ｎを算出する（ステップＳ１１）。
【００１９】
次に、この最大エッジ数ｎと、共通テストデータ１００のタイミング記述に記載されているテストサイクル期間（Period値）から、サイクライズ期間（ＣＰ）を
ＣＰ＝Period値／ｎ
として算出する（ステップＳ１２）。
【００２０】
次に、この算出したサイクライズ期間ＣＰが、指定のテスタの制約である最小Period値以上あるかどうかチェックする（ステップＳ１３）。
【００２１】
サイクライズ期間ＣＰが最小Period値以上あれば（ＹＥＳ）、続いて、サイクライズ期間に含まれるタイミングエッジ数がテスタ制約範囲内であるかどうかチェックする（ステップＳ１４）。
【００２２】
サイクライズ期間に含まれるタイミングエッジ数がテスタ制約範囲内であれば（ＹＥＳ）、算出したサイクライズ期間ＣＰのデータを保存しておく（ステップＳ１５）。
【００２３】
一方、ステップＳ１３あるいはステップＳ１４でテスタ制約に違反する場合は（ＮＯ）、ｎの値を半分（ｎ＝ｎ／２）に変更し（ステップＳ１６）、変更後のｎが１より大（ｎ＞１）であるかどうかチェックする（ステップＳ１７）。
【００２４】
変更後のｎが１より大であれば（ＹＥＳ）、ステップＳ１２へ戻って、以降の処理を繰り返す。
【００２５】
これに対して、変更後のｎが１より小、すなわち小数となるときは（ＮＯ）、テスタ制約を満たすサイクライズ期間が得られないので、サイクライズ不可のエラー出力を出し（ステップＳ１８）、本フローの処理を終了する。この場合、この共通テストデータ１００は指定のテスタでは使用できないことがわかる。
【００２６】
サイクライズ期間設定処理でサイクライズ期間ＣＰが算出されたときは、図２のフローに戻り、イベントデータ展開部１３が、共通テストデータ１００をイベントデータに展開する（ステップＳ０４）。
【００２７】
続いて、このイベントデータに対して、サイクライズ処理部１４が、サイクライズ期間設定部１２により算出され保存されていたサイクライズ期間ＣＰのデータを用いて、サイクライズ処理を行う（ステップＳ０５）。
【００２８】
最後に、テストデータ出力部１５が、サイクライズ後のイベントデータを元の記述形式へ逆変換し（ステップＳ０６）、修正版共通テストデータ２００を出力し（ステップＳ０７）、本フローの処理を終了する。
【００２９】
次に、本実施形態における具体的な処理の例を、図４〜図１０を用いて説明する。なお、ここでは、共通テストデータ１００がＳＴＩＬにより記述されているものとする。
【００３０】
図４に、共通テストデータ１００のタイミング記述とサイクライズ期間の関係を示す。
【００３１】
図４（ａ）は、共通テストデータ１００のタイミング記述の例である。この例では、テストサイクル期間（Period値）が４０ｎｓであり、ピン名が“ＰＩＮ００１”というピンに対して、タイミング記述の種類を表すWaveformCharの値が“０”、“１”である、２種類のタイミングエッジが記述されている。
【００３２】
このうち、WaveformChar値“１”の文には、期待値比較のストローブポイントを示すタイミングエッジが４つ記述されており、このタイミングエッジ数４が、最大エッジ数ｎ（ｎ＝４）である。
【００３３】
図４（ｂ）は、この期待値のタイミング記述を、時間軸上で示したものである。
【００３４】
図４（ｃ）は、このタイミング記述に対して、サイクライズ期間設定部１２によりサイクライズ期間が１０ｎｓ（ＣＰ＝４０／４＝１０）と設定されたときのサイクライズ期間とタイミングエッジの関係を示したものである。この場合、各サイクルの８ｎｓの位置１か所にタイミングエッジが設定される。
【００３５】
これに対して、テスタの最小Period値の制約が、例えば２０ｎｓの場合、サイクライズ期間の１０ｎｓは、この制約に違反することになる。そこで、この場合、サイクライズ期間設定部１２は、ｎ＝４／２＝２として、サイクライズ期間ＣＰを２０ｎｓに設定する。
【００３６】
図４（ｄ）は、サイクライズ期間が２０ｎｓ（ＣＰ＝２０）と設定されたときのサイクライズ期間とタイミングエッジの関係を示したものである。
【００３７】
サイクライズ期間を２０ｎｓとした場合、各サイクルのタイミングエッジは、８ｎｓと１８ｎｓの２か所に設定されることになる。そこで、タイミングエッジの設定数に関するテスタ制約をチェックし、このタイミングエッジの設定数がテスタ制約の範囲内であれば、サイクライズ期間として２０ｎｓを採用する。
【００３８】
図５は、パターン記述まで含めた、共通テストデータ１００の記述例である。このパターン記述では、ピンＰＩＮ００１に対して、時間軸上で、WaveformChar値“１”、“０”、“１”の順で、タイミングエッジが、順次設定される。
【００３９】
図６は、イベントデータ展開部１３が、図５に示したパターン記述をイベントデータに展開した結果である。この例では、各サイクルにおけるイベント発生時刻をｐｓ単位で示している。
【００４０】
図７は、サイクライズ処理部１４が、サイクライズ期間ＣＰを１０ｎｓ（１００００ｐｓ）として、図６に示したイベントデータをサイクライズ処理したときの、サイクルの区切りを示したものである。
【００４１】
図８は、サイクライズ期間ＣＰを１０ｎｓとしてサイクライズ処理されたイベントデータに対して、テストデータ出力部１５から出力されるＳＴＩＬ記述形式の修正版共通テストデータ２００の例である。
【００４２】
この修正版共通テストデータ２００のタイミング記述では、Period値が１０ｎｓへ変更され、WaveformChar値“２”で表わされる文が、新たに記述されている。WaveformChar値“２”の文には、期待値比較のストローブポイントを示すタイミングエッジが、８ｎｓの１か所のみ記述されている。
【００４３】
また、パターン記述も、WaveformChar値“２”に記載されたタイミングエッジを使用するよう修正されている。
【００４４】
図９は、サイクライズ処理部１４が、サイクライズ期間ＣＰを２０ｎｓ（２００００ｐｓ）として、図６に示したイベントデータをサイクライズ処理したときの、サイクルの区切りを示したものである。
【００４５】
図１０は、サイクライズ期間ＣＰを２０ｎｓとしてサイクライズ処理されたイベントデータに対して、テストデータ出力部１５から出力されるＳＴＩＬ記述形式の修正版共通テストデータ２００Ａの例である。
【００４６】
この修正版共通テストデータ２００Ａのタイミング記述では、Period値が２０ｎｓへ変更され、WaveformChar値“３”で表わされる文が、新たに記述されている。WaveformChar値“３”の文には、期待値比較のストローブポイントを示すタイミングエッジが、８ｎｓと、１８ｎｓの２か所記述されている。
【００４７】
この場合、パターン記述も、WaveformChar値“３”に記載されたタイミングエッジを使用するよう修正される。
【００４８】
このような本実施形態によれば、各種テスタに共通な共通テストデータ１００からタイミング記述を読み込み、タイミングエッジ数および１サイクル期間がテスタ制約範囲内となるサイクライズ期間を設定し、共通テストデータ１００をイベントデータに展開し、そのイベントデータをサイクライズして元の記述形式へ逆変換することができる。これにより、共通テストデータ１００から、個々のテスタの制約に合致した修正版テストデータ２００を自動的に生成することができる。
【００４９】
（第２の実施形態）
ＳＴＩＬでは、図１１の（１）、（２）に示すような、Period値を超えた位置にタイミングエッジを記述する、いわゆる「サイクル越えエッジ」の記述が許されている。しかし、このようなサイクル越えエッジの記述があると、イベントデータに展開したときに、イベントデータの時刻の並びに矛盾が生じ、正確な出力結果が得られなくなる。
【００５０】
そこで、本実施形態では、共通テストデータ１００にサイクル越えエッジの記述があっても、正確な出力結果が得られるテストデータ生成装置の例を示す。
【００５１】
本実施形態のテストデータ生成装置は、第１の実施形態で示した処理に加えて、図１２のフロー図に示す処理を実行する。
【００５２】
図１２に示すフローでは、まず、タイミング記述検証部１１が、共通テストデータ１００にサイクル越えエッジの記述があるかどうかをチェックする（ステップＳ２１）。
【００５３】
次に、サイクル越えエッジの記述があるときは（ＹＥＳ）、イベントデータ展開部１３が、展開したイベントデータのイベント発生時刻のソーティングを行い（ステップＳ２２）、イベント発生時刻順に、イベントデータを並べ替える（ステップＳ２３）。
【００５４】
これに対して、サイクル越えエッジの記述がないときは（ＮＯ）、イベントデータ展開部１３は、イベントデータのソーティングを実行しない。
【００５５】
図１３に、本フローによるイベントデータ並べ替え処理の例を示す。
【００５６】
図１３（ａ）は、図１１に示した共通テストデータ１００Ａをイベントデータに展開した結果である。この場合、次サイクルの先頭（６０１６ｐｓ）で発生するイベントよりも前に、時刻６８６２ｐｓ、８３６６ｐｓで発生するイベントが記述されている。
【００５７】
図１３（ｂ）は、上述のイベントをソーティングし、イベント発生時刻順にイベントデータを並べ替えた結果である。この場合、６０１６ｐｓで発生するイベントよりも後に、時刻６８６２ｐｓ、８３６６ｐｓで発生するイベントが記述されている。
【００５８】
このような本実施形態によれば、共通テストデータ１００にサイクル越えエッジの記述があっても、正確な出力結果を得ることができる。
【００５９】
（第３の実施形態）
また、ＳＴＩＬでは、図１４（ａ）の共通テストデータ１００Ｂに示すように、期待値‘ｘ’（ｄｏｎ’ｔ ｃａｒｅ）を省略記述することが可能である。図１４（ｂ）は、このタイミング記述の順に発生するイベントを時間軸上で示したものである。
【００６０】
図１４（ｃ）は、このイベントを単純に４分割でサイクライズしたときの、各分割サイクルの期待値を示す。この場合、WaveformChar値“３”の最終サイクルには、その前のイベントが継続しているものとして、“Ｌ”が記述される。すなわち、本来、期待値比較の必要のないサイクルに誤った期待値が発生してしまう。
【００６１】
そこで、本実施形態では、共通テストデータ１００に期待値‘ｘ’の省略記述があっても、サイクライズ時に誤った期待値が発生しないテストデータ生成装置の例を示す。
【００６２】
本実施形態のテストデータ生成装置は、第１および第２の実施形態で示した処理に加えて、図１５（ａ）のフロー図に示す処理を実行する。
【００６３】
図１５（ａ）に示すフローでは、まず、タイミング記述検証部１１が、共通テストデータ１００に期待値‘ｘ’の省略記述があるかどうかをチェックする（ステップＳ３１）。
【００６４】
次に、期待値‘ｘ’の省略記述があるときは（ＹＥＳ）、サイクライズ処理部１４が、該当するタイミングエッジに、図１５（ｂ）に示すように、期待値‘ｘ’を挿入する（ステップＳ３２）。
【００６５】
これに対して、期待値‘ｘ’の省略記述がないときは（ＮＯ）、サイクライズ処理部１４は、通常のサイクライズ処理を実行する。
【００６６】
このような本実施形態によれば、共通テストデータ１００に期待値‘ｘ’の省略記述があっても、サイクライズ後の該当サイクルに誤った期待値が発生せず、該当サイクルの期待値を‘ｘ’（ｄｏｎ’ｔ ｃａｒｅ）とすることができる。
【００６７】
（第４の実施形態）
図１６に示す共通データ１００Ｃでは、タイミング記述に、先に説明した「サイクル越えエッジ」の記述が使用され、パターン記述の最後に、この「サイクル越えエッジ」のあるタイミング記述文が指定されている。そのため、この共通データ１００Ｃをイベント展開すると、図１７に示すように、パターン最終時刻を超える時刻にイベントが発生する。したがって、これをそのままサイクライズすると、サイクル越えのサイクル数分、不要なサイクルが発生する。
【００６８】
そこで、本実施形態では、共通テストデータ１００にサイクル越えエッジの記述があっても、サイクライズ時に不要なサイクルが発生しないテストデータ生成装置の例を示す。
【００６９】
本実施形態のテストデータ生成装置は、第１〜第３の実施形態で示した処理に加えて、図１８のフロー図に示す処理を実行する。
【００７０】
図１８に示すフローでは、まず、タイミング記述検証部１１が、共通テストデータ１００にサイクル越えエッジの記述があるかどうかをチェックし（ステップＳ４１）、サイクル越えエッジの記述がある場合は（ＹＥＳ）、最終時刻を算出する（ステップＳ４２）。最終時刻は、Period値×（パターン記述に記載されたパターン数）として算出される。
【００７１】
次に、サイクライズ処理部１４が、算出された最終時刻を超えるイベントがあるかどうかをチェックし（ステップＳ４３）、最終時刻を超えるイベントがあるときは（ＹＥＳ）、図１９に示すように、そのイベントをサイクライズ対象から除外する（ステップＳ４４）。
【００７２】
これにより、サイクライズ結果から出力される修正版共通テストデータ２００に、不要なテストパターンが発生しない。
【００７３】
なお、ステップＳ４１のチェック、あるいはステップＳ４３のチェックが“ＮＯ”の場合、サイクライズ処理部１４は、通常のサイクライズ処理を実行する。
【００７４】
このような本実施形態によれば、共通テストデータ１００にサイクル越えエッジの記述があって、最終時刻を超えるイベントが発生する場合、その最終時刻を超えるイベントをサイクライズの対象から除外することができる。これにより、サイクライズ結果から出力される修正版共通テストデータ２００に、不要なテストパターンが発生することを防止することができる。
【００７５】
以上説明した少なくとも１つの実施形態のテストデータ生成装置および方法によれば、各種テスタに共通なテストデータから、個々のテスタの制約に合致したテストデータを自動的に生成することができる。
【００７６】
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７７】
１ テストデータ生成装置
１１ タイミング記述検証部
１２ サイクライズ期間設定部
１３ イベントデータ展開部
１４ サイクライズ処理部
１５ テストデータ出力部
１００ 共通テストデータ
２００ 修正版テストデータ
【特許請求の範囲】
【請求項１】
共通テストデータに記述された１サイクル当たりのタイミングエッジ数が指定されたテスタの制約範囲内かを検証するタイミング記述検証部と、
前記タイミングエッジ数が前記制約を超えている場合は、前記タイミングエッジ数および１サイクルの期間が前記制約範囲内となるサイクライズ期間を設定するサイクライズ期間設定部と、
前記テストデータに記述されたタイミング設定値およびパターンデータをイベントデータに展開するイベントデータ展開部と、
前記イベントデータを前記サイクライズ期間でサイクライズするサイクライズ処理部と、
前記サイクライズ後のイベントデータを元の記述形式へ逆変換し、修正版共通テストデータを出力するテストデータ出力部と
を備えることを特徴とするテストデータ生成装置。
【請求項２】
前記イベントデータ展開部は、
前記タイミング設定値にサイクル値を超える値が記述されているときは、前記イベントデータをイベント発生時刻順に並べ替える
ことを特徴とする請求項１に記載のテストデータ生成装置。
【請求項３】
前記サイクライズ処理部は、
ストローブのタイミング値設定に省略記述があるときは、前記ストローブに対する期待値をｄｏｎ‘ｔ ｃａｒｅとして処理する
ことを特徴とする請求項２に記載のテストデータ生成装置。
【請求項４】
前記サイクライズ処理部は、前記タイミング設定値にサイクル値を超える値が記述されていて、前記サイクル値とベクタ数から算出されるテスト最終時刻を超えるイベントデータがあるときは、そのイベントデータを前記サイクライズの対象から除外する
ことを特徴とする請求項３に記載のテストデータ生成装置。
【請求項５】
共通テストデータに記述された１サイクル当たりのタイミングエッジ数が指定されたテスタの制約範囲内かを検証するステップと、
前記タイミングエッジ数が前記制約を超えている場合は、前記タイミングエッジ数および１サイクルの期間が前記制約範囲内となるサイクライズ期間を設定するステップと、
前記テストデータに記述されたタイミング設定値およびパターンデータをイベントデータに展開するステップと、
前記イベントデータを前記サイクライズ期間でサイクライズするステップと、
前記サイクライズ後のイベントデータを元の記述形式へ逆変換し、修正版共通テストデータを出力するステップと
を備えることを特徴とするテストデータ生成方法。
【請求項６】
前記イベントデータに展開するステップは、
前記タイミング設定値にサイクル値を超える値が記述されているときは、前記イベントデータをイベント発生時刻順に並べ替える
ことを特徴とする請求項５に記載のテストデータ生成方法。
【請求項７】
前記サイクライズするステップは、
ストローブのタイミング値設定に省略記述があるときは、前記ストローブに対する期待値をｄｏｎ‘ｔ ｃａｒｅとして処理する
ことを特徴とする請求項６に記載のテストデータ生成方法。
【請求項８】
前記サイクライズするステップは、前記タイミング設定値にサイクル値を超える値が記述されていて、前記サイクル値とベクタ数から算出されるテスト最終時刻を超えるイベントデータがあるときは、そのイベントデータを前記サイクライズの対象から除外する
ことを特徴とする請求項７に記載のテストデータ生成方法。
【請求項１】
共通テストデータに記述された１サイクル当たりのタイミングエッジ数が指定されたテスタの制約範囲内かを検証するタイミング記述検証部と、
前記タイミングエッジ数が前記制約を超えている場合は、前記タイミングエッジ数および１サイクルの期間が前記制約範囲内となるサイクライズ期間を設定するサイクライズ期間設定部と、
前記テストデータに記述されたタイミング設定値およびパターンデータをイベントデータに展開するイベントデータ展開部と、
前記イベントデータを前記サイクライズ期間でサイクライズするサイクライズ処理部と、
前記サイクライズ後のイベントデータを元の記述形式へ逆変換し、修正版共通テストデータを出力するテストデータ出力部と
を備えることを特徴とするテストデータ生成装置。
【請求項２】
前記イベントデータ展開部は、
前記タイミング設定値にサイクル値を超える値が記述されているときは、前記イベントデータをイベント発生時刻順に並べ替える
ことを特徴とする請求項１に記載のテストデータ生成装置。
【請求項３】
前記サイクライズ処理部は、
ストローブのタイミング値設定に省略記述があるときは、前記ストローブに対する期待値をｄｏｎ‘ｔ ｃａｒｅとして処理する
ことを特徴とする請求項２に記載のテストデータ生成装置。
【請求項４】
前記サイクライズ処理部は、前記タイミング設定値にサイクル値を超える値が記述されていて、前記サイクル値とベクタ数から算出されるテスト最終時刻を超えるイベントデータがあるときは、そのイベントデータを前記サイクライズの対象から除外する
ことを特徴とする請求項３に記載のテストデータ生成装置。
【請求項５】
共通テストデータに記述された１サイクル当たりのタイミングエッジ数が指定されたテスタの制約範囲内かを検証するステップと、
前記タイミングエッジ数が前記制約を超えている場合は、前記タイミングエッジ数および１サイクルの期間が前記制約範囲内となるサイクライズ期間を設定するステップと、
前記テストデータに記述されたタイミング設定値およびパターンデータをイベントデータに展開するステップと、
前記イベントデータを前記サイクライズ期間でサイクライズするステップと、
前記サイクライズ後のイベントデータを元の記述形式へ逆変換し、修正版共通テストデータを出力するステップと
を備えることを特徴とするテストデータ生成方法。
【請求項６】
前記イベントデータに展開するステップは、
前記タイミング設定値にサイクル値を超える値が記述されているときは、前記イベントデータをイベント発生時刻順に並べ替える
ことを特徴とする請求項５に記載のテストデータ生成方法。
【請求項７】
前記サイクライズするステップは、
ストローブのタイミング値設定に省略記述があるときは、前記ストローブに対する期待値をｄｏｎ‘ｔ ｃａｒｅとして処理する
ことを特徴とする請求項６に記載のテストデータ生成方法。
【請求項８】
前記サイクライズするステップは、前記タイミング設定値にサイクル値を超える値が記述されていて、前記サイクル値とベクタ数から算出されるテスト最終時刻を超えるイベントデータがあるときは、そのイベントデータを前記サイクライズの対象から除外する
ことを特徴とする請求項７に記載のテストデータ生成方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１３−８８３９５（Ｐ２０１３−８８３９５Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２３１８２３（Ｐ２０１１−２３１８２３）
【出願日】平成２３年１０月２１日（２０１１．１０．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月２１日（２０１１．１０．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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