ディジタルノイズフィルタ回路
【課題】入力信号のノイズをディジタル的に除去して出力するディジタルノイズフィルタ回路において、消費電力を低減する。
【解決手段】入力信号と出力信号との論理レベルを比較し、両者が不一致の場合にゲーティングクロックを供給し、一致の場合にゲーティングクロックの供給を停止するゲーティングクロック生成回路と、ゲーティングクロックが動作クロックとして供給され、入力信号のノイズを除去して出力信号として出力するノイズフィルタ回路と、を備える。入力信号と出力信号の論理レベルが一致しているときにゲーティングクロックを停止するので消費電力が低減できる。
【解決手段】入力信号と出力信号との論理レベルを比較し、両者が不一致の場合にゲーティングクロックを供給し、一致の場合にゲーティングクロックの供給を停止するゲーティングクロック生成回路と、ゲーティングクロックが動作クロックとして供給され、入力信号のノイズを除去して出力信号として出力するノイズフィルタ回路と、を備える。入力信号と出力信号の論理レベルが一致しているときにゲーティングクロックを停止するので消費電力が低減できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタルノイズフィルタ回路に関する。特に、ディジタル入力信号のノイズをディジタル的に除去するノイズフィルタ回路に関する。
【背景技術】
【０００２】
半導体集積回路の分野では、大規模化、高速化、低電圧化等によってディジタル信号処理回路においても、入力信号がノイズの影響を受けやすくなってきている。入力信号からノイズを除去する方法としては、アナログ的にノイズを除去する方法とディジタル的な信号処理によってノイズを除去する方法が考えられる。アナログ的にノイズを除去する方法では、特性のばらつきが生じるので、ディジタル的な信号処理によってノイズが除去できればより好ましい。
【０００３】
図５は、特許文献１に記載の従来のディジタルノイズフィルタ回路のブロック図である。１２はＤ型フリップフロップ回路（以下、ＤＦＦという）であり、そのデータ入力端Ｄには、バッファ１０を介して二値信号である入力信号Ｓｉｎが供給される。ＤＦＦ１２のクロック入力端子ＣＫにはクロック信号ＣＬＫが供給され、そのクロック信号ＣＬＫの立ち上がり時にデータ入力端子Ｄに入力された信号がＤＦＦ１２にラッチされ、ラッチされた信号はデータ出力端子Ｑを介して出力される。また、ＤＦＦ１２のリセット入力端ＳＡＮには負論理のリセット信号ＲＳＴが供給される。このリセット信号ＲＳＴが“１”から“０”に立下がると、データ入力端子Ｄ等の信号状態に拘らずデータ出力端子Ｑの出力信号が強制的に“１”にリセットされる。その後、リセット信号ＲＳＴが“０”から“１”に立ち上がると、データ入力端子Ｄ等の信号状態に応じて出力信号が切り換わる状態になる。
【０００４】
同様に、１４，１６，３２はＤＦＦであり、これらのクロック入力端ＣＫにはクロック信号ＣＬＫが、また、リセット入力端子ＳＡＮにはリセット信号ＲＳＴが供給される。ＤＦＦ１２の出力信号Ｓ１２はＤＦＦ１４のデータ入力端子Ｄに供給され、ＤＦＦ１４の出力信号Ｓ１４はＤＦＦ１６のデータ入力端子Ｄに供給される。これにより、信号Ｓ１４，Ｓ１６は、クロック信号ＣＬＫの周期毎に信号Ｓ１２を遅延させた信号になる。
【０００５】
次に、１８，２６，２８はＡＮＤ回路、２０はＮＯＲ回路、２２，３０はＯＲ回路、２４はインバータであり、これらによって組み合わせ回路２が構成されている。組み合わせ回路２は、上記信号Ｓ１４，Ｓ１６と、ＤＦＦ３２の出力信号Ｓｏｕｔに基づいて、以下のような信号Ｓ２を出力する。
（１）信号Ｓ１４，Ｓ１６が同一の値であれば、信号Ｓ２をこれと同じ同一の値に設定する。
（２）上記（１）以外の場合は信号Ｓ２を出力信号Ｓｏｕｔと同一の値に設定する。
ＤＦＦ３２においては、クロック信号ＣＬＫの立ち上がりとともにこの信号Ｓ２がラッチされ、ラッチされた結果が新たな出力信号Ｓｏｕｔとして出力されることになる。
【０００６】
なお、初段のＤＦＦ１２は、メタステーブル対策用に設けられたものである。「メタステーブル」とは、クロック信号ＣＬＫの立ち上がりとＤＦＦへの入力信号の変化が重なった場合に、初段のＤＦＦの出力が不安定になることを言う。図５では、初段のＤＦＦ１２はメタステーブル対策のためにのみ使用され、組み合わせ回路２における演算には後段のＤＦＦ１４，１６の出力信号が使用されるため、メタステーブルが演算結果に及ぼす影響を、充分に抑制することができると特許文献１には記載されている。
【０００７】
次に、上記従来のディジタルノイズフィルタ回路の動作について説明する。図６は特許文献１に記載されている従来のディジタルノイズ回路における各部の波形図である。クロック信号ＣＬＫは所定の周期を有しており、その各立ち上がりタイミングを時刻ｔ０，ｔ１，ｔ２，……，ｔ１８とする。なお、これらの時刻を「クロックタイミング」と呼ぶ。図示の例ではリセット信号ＲＳＴが時刻ｔ０１に“０”に立ち下がり、その後の時刻ｔ２１において“１”に立ち上がっている。この立下り時においては、各ＤＦＦ１２，１４，１６，３２にラッチされている値が強制的に“１”にリセットされる。その後、リセット信号ＲＳＴが“１”に立ち上がった後においても、入力信号Ｓｉｎが“１”である限り、各ＤＦＦ１２，１４，１６，３２には“１”がラッチされ続けるため、これらＤＦＦの出力信号は“１”に保持される。
【０００８】
次に、時刻ｔ３１において入力信号Ｓｉｎが“０”に立下ったとする。この“０”信号は時刻ｔ４のタイミングにおいてＤＦＦ１２にラッチされ、信号Ｓ１２が“０”に立ち下がる。そして、該信号Ｓ１２が時刻ｔ５においてＤＦＦ１４にラッチされるから、図示のように時刻ｔ５において信号Ｓ１４は“０”に立ち下がることになる。
【０００９】
次に、その後の時刻ｔ５１において入力信号Ｓｉｎが“１”に立ち上がると、「２」回後のクロック信号ＣＬＫの立ち上がりタイミングすなわち時刻ｔ７において“１”信号がＤＦＦ１４にラッチされ、信号Ｓ１４が立ち上がる。以下同様に、図６の例においては時刻ｔ７１，ｔ８１，ｔ１０１，ｔ１２１，ｔ１３１，ｔ１４１において入力信号Ｓｉｎが切り換わっており、切換後のレベルが次のクロックタイミングまで保持されているから、これらのさらに次のクロックタイミングである時刻ｔ９，ｔ１０，ｔ１２，ｔ１４，ｔ１５，ｔ１６において信号Ｓ１４のレベルが切り換わっている。また、ＤＦＦ１６の出力信号Ｓ１６は、信号Ｓ１４と同様の波形を有し、信号Ｓ１４に対して「１」クロック周期遅延した信号である。
【００１０】
これら信号Ｓ１４，Ｓ１６と出力信号Ｓｏｕｔとに基づく演算結果が信号Ｓ２として出力され、該信号Ｓ２はＤＦＦ３２にラッチされることにより次の周期の出力信号Ｓｏｕｔとして出力される。図６において入力信号Ｓｉｎと出力信号Ｓｏｕｔとを比較すると、入力信号Ｓｉｎにおいて一定の信号レベルの持続期間内に発生するクロックタイミングが「１」回以下である区間（信号Ｓ１２，Ｓ１４，Ｓ１６においては持続時間が「１」クロック周期になる区間）は、出力信号Ｓｏｕｔにおいては、その前後の区間と同一の信号レベルに設定されている。換言すれば、入力信号Ｓｉｎにおける当該区間はノイズであると看做され、これを除去した結果が出力信号Ｓｏｕｔとして出力される。
【００１１】
次に、図７は特許文献１に記載されている別な従来のディジタルノイズフィルタ回路のブロック図であり、図５の変形例である。ＤＦＦ５２，５４，５６はＤＦＦであり、上述したＤＦＦ１２，１４，１６と同様の構成である。ＤＦＦ５６の後段にはＤＦＦ５７が接続され、ノイズ除去幅を３周期未満に拡張している。特許文献１には、ノイズ除去幅は発生頻度等に応じて、「４」以上の数にしてよいと記載されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００４−２００８３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
以下の分析は本発明により与えられる。図５に記載の従来のディジタルノイズフィルタ回路は、ＤＦＦ１２〜１６、３２のＤＦＦをノイズのあるなし、入力信号の変化があるなしにかかわらず、常にクロックを与え動作させている。したがって、消費電力が大きくなる。特に、図７のようにノイズ除去幅を拡張しようとすると、ＤＦＦの数は増大し、それらのＤＦＦを常に全部動作させておかないとノイズの除去ができないので、消費電力はさらに増加する。
【課題を解決するための手段】
【００１４】
本発明の１つの側面によるディジタルノイズフィルタ回路は、入力信号と出力信号との論理レベルを比較し、両者が不一致の場合にゲーティングクロックを供給し、一致の場合に前記ゲーティングクロックの供給を停止するゲーティングクロック生成回路と、前記ゲーティングクロックが動作クロックとして供給され、前記入力信号のノイズを除去して前記出力信号として出力するノイズフィルタ回路と、を備える。
【発明の効果】
【００１５】
本発明によれば、入力信号と出力信号の論理レベルが一致しているときは、ノイズフィルタ回路の動作クロックを停止することができるので、消費電力を低減することができる。また、入力信号の論理レベルに変化があれば、即座にフィルタリング動作に入ることができるので、入力信号の論理変化を見逃すこともない。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施例１によるディジタルノイズフィルタ回路のブロック図である。
【図２】実施例１によるディジタルノイズフィルタ回路における各部の波形図である。
【図３】実施例２によるディジタルノイズフィルタ回路のブロック図である。
【図４】実施例１によるディジタルノイズフィルタ回路における各部の波形図である。
【図５】特許文献１に記載の従来のディジタルノイズフィルタ回路のブロック図である。
【図６】特許文献１に記載されている従来のディジタルノイズフィルタ回路における各部の波形図である。
【図７】特許文献１に記載の別な従来のディジタルノイズフィルタ回路のブロック図である。
【発明を実施するための形態】
【００１７】
最初に本発明の実施形態の概要について、必要に応じて図面を参照して説明する。なお、実施形態の概要の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１８】
一実施形態のディジタルノイズフィルタ回路３００は、例えば、図１、図３に示すように、入力信号２００と出力信号２４１との論理レベルを比較し、両者が不一致の場合にゲーティングクロック１２１を供給し、一致の場合にゲーティングクロック１２１の供給を停止するゲーティングクロック生成回路１２０と、ゲーティングクロック１２１が動作クロックとして供給され、入力信号２００のノイズを除去して出力信号２４１として出力するノイズフィルタ回路３１０と、を備える。上記構成によれば、ゲーティングクロック生成回路１２０は、入力信号２００と出力信号２４１との論理レベルを比較し、一致していた場合はノイズフィルタ回路３１０のゲーティングクロックを停止するので、入力信号に変化がないときは、消費電力を低減できる。
【００１９】
また、入力信号と出力信号との論理レベルが不一致の場合には、ノイズフィルタ回路３１０にゲーティングクロックを供給するので、ゲーティングクロックを停止した場合においても入力信号の変化を見逃すことはない。すなわち、入力信号の論理レベルが変化するときは、必ず出力信号との論理レベルが不一致になるので、不一致を検出した場合に入力信号の論理レベルの変化がノイズによるものなのか否か、ノイズフィルタ回路３１０によってフィルタリングすることができる。
【００２０】
また、クロック１００に同期して入力信号２００を取り込む同期化回路２１０をさらに含み、ゲーティングクロック生成回路１２０は、同期化回路２１０により同期化された入力信号（Ｓ２２１（０）、Ｓ２１２）と出力信号２４１との論理レベルを比較する。ここで、ゲーティングクロック１２１は同期化回路２１０のクロック１００に同期したクロックである。すなわち、同期化回路２１０により入力信号２００をクロック１００に同期させ、その同期化された入力信号に対してデジタルフィルタ処理を行うので、入力信号２００がクロックと非同期であっても、入力信号２００の変化するタイミングによらず安定したフィルタ処理を行うことができる。
【００２１】
さらに、例えば図１に示すように、ノイズフィルタ回路３１０が、同期化された入力信号Ｓ２２１（０）をゲーティングクロック１２１に同期してシフトするシフトレジスタ２２０と、シフトレジスタ２２０の各段の一致を検出する一致検出回路２３０と、一致回路２３０が一致を検出したときに、ゲーティングクロック１２１に同期してシフトレジスタ２２０各段のいずれかの信号（Ｓ２２１（０〜ｎ））を出力信号２４１として出力するフリップフロップ回路ＦＦ２４０と、を備える。なお、図１の実施例では、Ｄ型フリップフロップ回路ＦＦ２４０のＤ入力には、シフトレジスタ２２０の初段の入力信号Ｓ２２１（０）が接続されているが、初段の入力信号Ｓ２２１（０）以外の各段の出力信号（Ｓ２２１（１）〜（ｎ））をフリップフロップ回路ＦＦ２４０のＤ入力に接続してもノイズフィルタ回路として機能させることができる。
【００２２】
また、一致検出回路２３０が検出する各段には、シフトレジスタの初段の入力信号Ｓ２２１（０）及び最終段の出力信号Ｓ２２１（ｎ）を含み、シフトレジスタ２２０各段の信号がすべて一致したときに一致検出回路２３０は一致を検出する。すなわち、Ｓ２２１（０〜ｎ）のｎ＋１段の信号がすべて一致を検出することにより、入力信号の論理レベルが安定して変化したことを確認できる。
【００２３】
また、図３に示すように、ノイズフィルタ回路３１０が、ゲーティングクロック１２１を計数するカウンタ回路２６０と、同期化された入力信号Ｓ２１２のエッジを検出し、カウンタ回路２６０をリセットするエッジ検出回路２５０と、カウンタ回路２６０が所定のカウンタ値に達すると同期化された入力信号Ｓ２１２を出力信号２４１として出力するフリップフロップ回路ＦＦ２４０と、を含む。上記構成によれば、ノイズ除去幅を拡張してもシフトレジスタの段数を増やす必要がないので、特にノイズ除去幅が大きい場合に好適なディジタルノイズフィルタが構成できる。なお、図３において、Ｄ型フリップフロップ回路ＦＦ２４０のＤ入力には、同期化された入力信号Ｓ２１２が直接入力されておらず、Ｓ２１２をフリップフロップ回路ＦＦ２５１によりクロック１００に同期してさらに遅延させた上、フリップフロップ回路ＦＦ２４０のＤ入力に接続されているが、同期化された入力信号Ｓ２１２を（遅延させて）出力信号２４１として出力していることには変わりはない。
【００２４】
さらに、ノイズフィルタ回路３１０が、カウンタ回路２６０のカウンタ値２６１とあらかじめ設定された所定のカウンタ値２７０とを比較する比較器２８０をさらに含み、フリップフロップ回路ＦＦ２４０は、比較器２８０が所定のカウンタ値２７０に達したことを検出したときに、ゲーティングクロック１２１に同期して同期化された入力信号Ｓ２１２を出力信号２４１として出力する。
【００２５】
また、エッジ検出回路２５０が、同期化された入力信号Ｓ２１２を同期化回路２１０のクロック１００に同期して取り込むエッジ検出用フリップフロップ回路ＦＦ２５１と、同期化された入力信号Ｓ２１２とエッジ検出用フリップフロップ回路ＦＦ２５１の出力信号とが入力される排他的論理和回路ＸＲ１と、を含み、排他的論理和回路ＸＲ１の出力信号２５３がカウンタ回路２６０のリセット端子に接続されている。以下、実施例について、図面を参照してさらに詳しく説明する。
【実施例１】
【００２６】
［実施例１の構成］
図１は、実施例１のディジタルノイズフィルタ回路３００の構成を示すブロック図である。図１のディジタルノイズフィルタ回路３００は、同期化回路２１０、ゲーティングクロック生成回路１２０、ノイズフィルタ回路３１０を備える。
【００２７】
同期化回路２１０はＤ型フリップフロップ回路Ｆ２１１（１）、Ｆ２１１（２）で構成されており、入力信号２００をクロック１００により同期化し、同期化された入力信号Ｓ２２１（０）として出力する。同期化回路２１０は、入力信号２００の同期化やメタステーブル対策として設けられている。
【００２８】
ゲーティングクロック生成回路１２０は、ノイズフィルタ回路３１０の動作クロックであるゲーティングクロック１２１を生成する回路である。ゲーティングクロック生成回路１２０は、同期化回路２１０によって同期化された入力信号Ｓ２２１（０）とディジタルノイズフィルタ回路３００全体の出力信号である出力信号２４１との論理レベルが一致しているか否かを検出するＥＸＯＲ回路１１０と、ラッチ回路Ｌ１とＡＮＤ回路Ａ１とを含んで構成される。ゲーティングクロック生成回路１２０は、同期化された入力信号Ｓ２２１（０）と出力信号２４１の論理レベルが一致している場合は、ゲーティングクロック１２１をロウレベルに固定する。上記論理レベルが不一致である場合は、クロック１００と同相のゲーティングクロック１２１をノイズフィルタ回路３１０に供給する。なお、ゲーティングクロック生成回路１２０は、ラッチ回路Ｌ１を用いずにクロック１００とクロックイネーブル信号１１１をＡＮＤ回路Ａ１に入力し、ゲーティングクロック１２１を出力する構成でも良い。要は、同期化された入力信号Ｓ２２１（０）と出力信号２４１の論理レベルが一致している場合は、ゲーティングクロック１２１の出力信号を固定し、論理レベルが不一致である場合は、ゲーティングクロック１２１を活性化するものであれば、他の回路構成によってもよい。
【００２９】
ノイズフィルタ回路３１０は、同期化された入力信号Ｓ２２１（０）をクロック１００又はゲーティングクロック１２１に同期してシフトするシフトレジスタ２２０と、シフトレジスタ２２０の各段（Ｓ２２１（０〜ｎ））の論理レベルがすべて一致したか否かを検出する一致検出回路２３０と、一致検出回路２３０が論理レベルの一致を検出したときに、同期化された入力信号Ｓ２２１（０）をゲーティングクロック１２１の立ち上がりに同期して出力信号２４１として出力するＤ型フリップフロップ回路ＦＦ２４０と、を含んで構成される。出力信号２４１は、ディジタルノイズフィルタ回路３００全体の出力信号となる信号である。
【００３０】
シフトレジスタ２２０は、前段のＤ型フリップフロップ回路のＱ出力が後段のＤ型フリップフロップ回路のＤ入力に接続されたｎ段縦続接続されたＤ型フリップフロップ回路（Ｆ２２１（１）〜Ｆ２２１（ｎ））により構成される（ｎは、２以上の自然数）。ｎ段縦続接続されたＤ型フリップフロップ回路（Ｆ２２１（１）〜Ｆ２２１（ｎ））のうち、初段のＤ型フリップフロップ回路Ｆ２２１（１）には、クロックとして同期化回路２１０に供給されるクロックと同一のクロック１００が供給され、２段目からｎ段目のＤ型フリップフロップ回路（Ｆ２２１（２）〜Ｆ２２１（ｎ））には、ゲーティングクロック生成回路１２０が生成したゲーティングクロック１２１が供給されている。また、ｎ段縦続接続されたＤ型フリップフロップ回路（Ｆ２２１（１）〜Ｆ２２１（ｎ））それぞれのＱ出力と、初段のＤ型フリップフロップ回路Ｆ２２１（１）のＤ入力信号となる同期化された入力信号Ｓ２２１（０）は、一致検出回路２３０に接続されている。なお、図１の回路では、シフトレジスタ２２０の初段のＤ型フリップフロップ回路Ｆ２２１（１）のクロック信号には、クロック１００が接続されているが、ゲーティングクロック生成回路１２０の構成によっては、ゲーティングクロック１２１を他の各段のＤ型フリップフロップ回路と同様に初段のＤ型フリップフロップ回路Ｆ２２１（１）のクロック信号として接続してもよい。
【００３１】
一致検出回路２３０は、入力信号として、上記ｎ段縦続接続されたＤ型フリップフロップ各段のＱ出力と初段のＤ入力のｎ＋１本の入力信号が接続されており、このｎ＋１本の入力信号の論理がすべて一致した場合、一致検出信号２３１としてハイレベルの信号を出力する。上記ｎ＋１本の入力信号のうち、１本でも他の入力信号と異なった論理レベルを取る入力信号がある場合には、一致検出信号２３１はロウレベルとなる。
【００３２】
Ｄ型フリップフロップ回路ＦＦ２４０は、Ｄ入力端子に同期化された入力信号Ｓ２２１（０）、クロック端子にゲーティングクロック１２１、イネーブル端子に一致検出信号２３１が接続されている。Ｄ型フリップフロップ回路ＦＦ２４０は、一致検出信号２３１がハイレベルのときに、ゲーティングクロック１２１の立ち上がりに同期して同期化された入力信号Ｓ２２１（０）を取り込み、出力信号２４１として出力する。なお、図１では、Ｄ型フリップフロップ回路ＦＦ２４０のＤ入力端子には、ｎ段縦続接続されたＤ型フリップフロップ回路のうち、初段の入力信号である同期化された入力信号Ｓ２２１（０）が接続されているが、初段の入力信号の代わりに、ｎ段のＤ型フリップフロップのうち、どの段のＱ出力信号をＤ型フリップフロップ回路ＦＦ２４０のＤ入力端子に接続してもよい。一致検出回路２３０が一致信号２３１を検出しているときは、シフトレジスタ２２０のどの段の信号も基本的に同一論理となるからである。
【００３３】
上記構成により、ディジタルノイズフィルタ回路３００は、入力信号２００の論理レベルの変化がクロック１００のｎ＋１周期以下の場合には、ノイズとして扱い、出力信号２４１の論理レベルを変えずに出力信号２４１の論理レベルを維持し、入力信号２００の論理レベルの変化がｎ＋１周期以上安定して継続する場合には、入力信号２００の論理が変化したものとして扱い、出力信号２４１の論理レベルを入力信号２００の論理レベルの変化に合わせて変化させる。また、図１の構成によれば、シフトレジスタ２２０の段数を変えることにより、除去したいノイズの周波数を自由に変えることができる。シフトレジスタ２２０において、縦続接続されたＤ型フリップフロップ回路の数を１、２とすれば、それぞれ、従来技術として説明した図５、図７のディジタルノイズフィルタ回路と入力信号２００と出力信号２４１との関係は同じになる。
【００３４】
［実施例１の動作］
次に、図１のディジタルノイズフィルタ回路３００の動作について、各部の波形図である図２を用いてさらに詳しく説明する。図２は、図１のディジタルノイズフィルタ回路３００のシフトレジスタ２２０において、縦続接続したＤ型フリップフロップ回路の数を４として、クロック１００の周期５クロック未満のノイズを除去するディジタルノイズフィルタ回路として構成した場合の動作を示す波形図である。
【００３５】
図２において、クロック１００の０クロックサイクル目である初期状態では、入力信号２００、出力信号２４１はロウレベルで安定しているものとする。また、図１のすべてのＤ型フリップフロップ回路（Ｆ２１１（１）、Ｆ２１１（２）、Ｆ２２１（１）〜Ｆ２２１（ｎ）、ＦＦ２４０）のＱ出力はロウレベルであるものとする。したがって、一致検出信号２３１はハイレベルとなる。また、この状態では、ゲーティングクロック１２１はロウレベルに固定されたままであるので、シフトレジスタ２２０の２段目以降はシフト動作を行わず、Ｄ型フリップフロップ回路ＦＦ２４０のＱ出力が変化することもない。
【００３６】
図２において、入力信号２００は、クロック１００の１クロックサイクル途中で立ち上がり、その後、２、４、９、１１、１５クロックサイクルの途中でそれぞれ、立ち上がりと立ち下がりを交互に繰り返している。同期化回路２１０のＤ型フリップフロップ回路Ｆ２１１（１）は、クロック１００の立ち上がりで入力信号２００のデータを取り込み、Ｑ出力信号Ｓ２１１として出力するので、信号Ｓ２１１は、２クロックサイクルの立ち上がりでハイレベル、３クロックサイクルの立ち上がりでロウレベル、５クロックサイクルの立ち上がりでハイレベル、１０クロックサイクルの立ち上がりでロウレベル、１２クロックサイクルの立ち上がりでハイレベル、１６クロックサイクルの立ち上がりでロウレベルに変化する。Ｄ型フリップフロップ回路Ｆ２１１（２）のＱ出力信号である同期化された入力信号Ｓ２２１（０）は、Ｓ２１１よりクロック１００の１周期遅れた波形が出力され、シフトレジスタ２２０の初段のＤ型フリップフロップ回路Ｆ２２１（１）のＱ出力Ｓ２２１（１）はこれよりさらに１周期遅れた波形が出力される。この動作は、ゲーティングクロック生成回路１２０の動作に係わりなく行われる。
【００３７】
３クロックサイクルの立ち上がりで同期化された入力信号Ｓ２２１（０）がハイレベルに立ち上がると一致検出回路２３０が不一致を検出し、一致検出信号２３１はハイレベルからロウレベルに立ち下がる。また、３クロックサイクルでクロックイネーブル信号１１１がロウレベルからハイレベルに立ち上がるので、ゲーティングクロック生成回路１２０のラッチ回路Ｌ１とＡＮＤ回路Ａ１により１クロックサイクル遅れた４クロックサイクル目に、クロック１００に同期したゲーティングクロック１２１が出力される。このゲーティングクロック１２１が出力されることにより、シフトレジスタ２２０は、２段目以降のＤ型フリップフロップ（Ｆ２２１（２）〜Ｆ２２１（４））についてもシフト動作を行う。ただし、この４クロックサイクル目では、２段目以降のＤ型フリップフロップ（Ｆ２２１（２）〜Ｆ２２１（４））のＱ出力信号（Ｓ２２１（２）〜（４））はシフトしてもしなくともロウレベルを出力することにおいては、変わらない。また、４クロックサイクルでは、一致検出信号２３１がロウレベルであるので、Ｄ型フリップフロップ回路ＦＦ２４０は動作せず、出力信号２４１は、ロウレベルを維持する。
【００３８】
５クロックサイクルでは、一致検出回路２３０の入力信号がすべてロウレベルになるので、一致検出信号２３１は再びハイレベルに立ち上がる。ただし、このとき、ゲーティングクロック１２１は出力されないので、Ｄ型フリップフロップ回路ＦＦ２４０が、この一致検出信号２３１によって動作することはない。
【００３９】
６クロックサイクルになると、同期化された入力信号Ｓ２２１（０）が再びハイレベルに立ち上がり、以後１０クロックサイクルまで連続してハイレベルを保つ。すると、クロックイネーブル信号１１１も６クロックサイクル目以降連続してハイレベルとなり、１クロックサイクル遅れた７クロックサイクル目からゲーティングクロック１２１が連続してクロックを出力する。したがって、７クロックサイクル目からは、シフトレジスタ２２０が２段目以降のＤ型フリップフロップ回路Ｆ２２１（２）〜（４）についても連続してシフト動作を開始し、同期化された入力信号Ｓ２２１（０）のハイレベルを順次最終段のＤ型フリップフロップ回路Ｆ２２１（４）のＱ出力信号Ｓ２２１（４）まで伝達する。１０クロックサイクル目に信号Ｓ２２１（４）がハイレベルに立ち上がると一致検出回路２３０の入力信号はすべてハイレベルとなり一致検出信号２３１がハイレベルとなり、Ｄ型フリップフロップ回路ＦＦ２４０をイネーブル状態にする。するとＤ型フリップフロップ回路ＦＦ２４０は次の１１クロックサイクル目の先頭で同期化された入力信号Ｓ２２１（０）のデータを取り込み、出力信号２４１をロウレベルからハイレベルに立ち上げる。
【００４０】
その後、クロックイネーブル信号１１１は、１３クロックサイクル目で同期化された入力信号Ｓ２２１（０）と出力信号２４１との論理レベルが一致するので、ハイレベルからロウレベルに立ち下がる。すると、１クロックサイクル遅れた１４クロックサイクル目からは、ゲーティングクロック１２１も停止し、ロウレベルに固定される。したがって１４クロックサイクル以降シフトレジスタ２２０の２段目以降のＤ型フリップフロップ回路Ｆ２２１（２）〜（４）のシフト動作も停止する。
【００４１】
１７クロックサイクルで同期化された入力信号Ｓ２２１（０）がロウレベルに立ち下がるとクロックイネーブル信号１１１は再びハイレベルとなり、次の１８クロックサイクル目からゲーティングクロック１２１が出力され、シフトレジスタ２２０の２段目以降のＤ型フリップフロップ回路Ｆ２２１（２）〜（４）もシフト動作を再開する。
【００４２】
２１クロックサイクルに入ると信号Ｓ２２１（０）〜（４）がすべてロウレベルとなり一致検出信号２３１がハイレベルに立ち上がる。２２クロックサイクルでは、Ｄ型フリップフロップ回路ＦＦ２４０が同期化された入力信号Ｓ２２１（０）のロウレベルを取り込み、出力信号２４１からロウレベルを出力する。出力信号２４１の論理レベルがロウレベルに立ち下がることによって、同期化された入力信号Ｓ２２１（０）の論理レベルと一致するようになり、クロックイネーブル信号１１１はロウレベルに立ち下がり、次の２３クロックサイクルからは、ゲーティングクロック１２１は停止する。このゲーティングクロック１２１を停止する状態は、入力信号２００がハイレベルとなり、同期化された入力信号Ｓ２２１（０）がハイレベルとならない限り維持される。
【００４３】
以上、図２を用いて動作を説明したように、入力信号２００が出力信号２４１の論理レベルと同一である限り、シフトレジスタ２２０の２段目以降及びＤ型フリップフロップ回路ＦＦ２４０にはクロックが供給されないので、消費電力を低減できる。また、入力信号２００に出力信号２４１と異なる論理レベルの信号が入力された場合には、シフトレジスタ２２０の２段目以降及びＤ型フリップフロップ回路ＦＦ２４０にクロックが供給され、Ｓ２２１（０）〜（４）のシフトデータが全て一致すると、その一致したデータをＤ型フリップフロップ回路ＦＦ２４０に取り込み、出力信号２４１として出力する。すなわち、５クロックサイクル以上連続して出力信号２４１と異なる論理レベルの入力信号２００が入力された場合には、その入力信号２００を出力信号２４１として取り込むことになる。入力信号２００の変化が５クロックサイクル未満のうちに出力信号２４１の論理レベルと同一の論理レベルに戻った場合には、その入力信号２００の変化はノイズとして扱い出力信号２４１の論理レベルは変化させない。
【００４４】
なお、図１の回路では、同期化回路２１０を設けているが、入力信号が最初からクロック１００に同期している場合は、同期化回路２１０を省略してもよい。
【実施例２】
【００４５】
［実施例２の構成］
図３は、実施例２によるディジタルノイズフィルタ回路３００のブロック図である。図３のディジタルノイズフィルタ回路３００の構成について、説明する。なお、図３において、実施例１のディジタルノイズフィルタ回路３００と構成動作がほぼ同一である部分については、同一の符号を付し、詳細な説明は省略する。実施例２のディジタルノイズフィルタ回路３００が、同期化回路２１０、ゲーティングクロック生成回路１２０、ノイズフィルタ回路３１０を備えている点は、実施例１と同様である。また、同期化回路２１０とゲーティングクロック生成回路１２０はその内部回路も実施例１の同期化回路２１０及びゲーティングクロック生成回路１２０と同様である。
【００４６】
一方、ノイズフィルタ回路３１０はその機能は実施例１のノイズフィルタ回路３１０とほぼ同様であるが、内部の構成は異なるので説明する。
【００４７】
ノイズフィルタ回路３１０は、ゲーティングクロック１２１をカウントするカウンタ回路２６０と、同期化された入力信号Ｓ２１２のエッジを検出し、エッジを検出した場合にカウンタ回路２６０をリセットするエッジ検出回路２５０と、カウンタ回路２６０のカウンタ値２６１とあらかじめ設定された所定のカウンタ値２７０とを比較する比較器２８０と、カウンタ回路２６０が所定のカウンタ値２７０に達すると同期化された入力信号Ｓ２１２を出力信号２４１として出力するフリップフロップ回路ＦＦ２４０と、を備える。
【００４８】
カウンタ回路２６０は、ゲーティングクロック生成回路１２０が出力するゲーティングクロック１２１を計数する。カウンタ回路２６０には、カウンタリセット信号２５３がリセット信号として接続され、カウンタリセット信号２５３がハイレベルとなった次のクロックサイクルに、ゲーティングクロック１２１としてクロックが入力される場合に限りカウンタ回路２６０はリセットされる。
【００４９】
また、エッジ検出回路２５０は、クロック１００に同期して同期化された入力信号Ｓ２１２を取り込んで信号Ｓ２５２として出力するＤ型フリップフロップ回路ＦＦ２５１と、同期化された入力信号Ｓ２１２と信号Ｓ２５２とを入力し、カウントリセット信号２５３を出力するＥＸＯＲ回路ＸＲ１により構成される。同期化された入力信号Ｓ２１２は、同期化回路２１０によってクロック１００に同期して取り込まれた入力信号２００で実施例１の同期化された入力信号Ｓ２２１（０）に相当する信号である。エッジ検出回路２５０は上記構成により、同期化された入力信号Ｓ２１２をＤ型フリップフロップ回路ＦＦ２５１によりクロック１００に同期して取り込み、同期化された入力信号Ｓ２１２の論理レベルがハイレベルからロウレベルへ、又はロウレベルからハイレベルへ変化したときにクロック１００に同期してカウンタリセット信号２５３を出力する。カウンタリセット信号２５３は、カウンタ回路２６０のリセット端子に接続され、カウンタリセット信号２５３がハイレベルになるとカウンタ回路２６０はリセットされる。
【００５０】
比較器２８０は、カウンタ回路２６０のカウンタ値２６１とあらかじめ指定されたノイズ除去幅指定信号２７０の値とを比較し、カウンタ回路２６０のカウンタ値２６１がノイズ除去幅指定信号２７０の値と一致した場合に、比較結果信号２８１をハイレベルにする。カウンタ値２６１とノイズ除去幅指定信号２７０の値が不一致である場合は、比較結果信号２８１はロウレベルとなる。
【００５１】
Ｄ型フリップフロップ回路ＦＦ２４０は、実施例１のＤ型フリップフロップ回路ＦＦ２４０と構成、機能は同一であるがデータ入力信号とイネーブル信号の接続先が異なる。図３では、データ入力信号は、信号Ｓ２５２に接続される。信号Ｓ２５２は、同期化された入力信号Ｓ２１２をＤ型フリップフロップ回路ＦＦ２５１によってクロック１００の１周期分遅らせた信号である。また、Ｄ型フリップフロップ回路ＦＦ２４０のイネーブル信号入力端子には、比較結果信号２８１が接続される。比較結果信号２８１がハイレベルであるとき、Ｄ型フリップフロップ回路ＦＦ２４０はゲーティングクロック１２１の立ち上がりで信号Ｓ２５２を取り込み、出力信号２４１として出力する。一方、比較結果信号２８１がロウレベルであるとき、Ｄ型フリップフロップ回路ＦＦ２４０は信号Ｓ２５２の論理レベルに係わらず出力信号２４１の論理レベルを維持する。
【００５２】
この実施例２のディジタルノイズフィルタ回路３００は、（ノイズ除去幅指定信号２７０に設定した値＋２クロックサイクル）未満の入力信号２００の変動をノイズとして扱い、（ノイズ除去幅指定信号２７０に設定した値＋２クロックサイクル）以上の入力信号２００の安定した変化を入力信号２００の論理レベルの変化として出力信号２４１に伝えるディジタルノイズフィルタ回路として機能する。
【００５３】
［実施例２の動作］
次に、図３に示す実施例２のディジタルノイズフィルタ回路３００の動作について、図４の波形図を参照して説明する。図４の入力信号２００の波形は、図２の入力信号２００の波形と同一の波形である。また、図３のエッジ検出回路２５０のＤ型フリップフロップ回路ＦＦ２５１は、図１のシフトレジスタ２２０の初段のＤ型フリップフロップ回路Ｆ２２１（１）と入力信号が同一であるので、そのＱ出力Ｓ２５２の動作波形も図２のＳ２２１（１）の動作波形と同一である。さらに、０クロックサイクルにおいて、カウンタ回路２６０のカウンタ値２６１は「０」であり、ノイズ除去幅指定信号２７０の値はあらかじめ「３」に指定されているものとする。すなわち、実現すべきディジタルノイズフィルタの機能（ノイズ除去幅）も実施例１の動作波形図（図２）と同一である。
【００５４】
図４では、図３のエッジ検出回路２５０によって、同期化された入力信号Ｓ２１２の論理レベルが変化する毎に１クロックサイクル、カウンタリセット信号２５３がハイレベルとなる。その次のサイクルでゲーティングクロック生成回路１２０によりゲーティングクロック１２１が出力されている場合には、カウンタ回路２６０はリセットされ、そのカウンタ値２６１は「０」になる。例えば、３クロックサイクルでカウンタリセット信号２５３がハイレベルとなり、次の４クロックサイクルでゲーティングクロック１２１が出力されているので、４クロックサイクル目でカウンタ回路２６０はリセットされている。同様に、７クロックサイクル、１２クロックサイクル、１８クロックサイクルでもカウンタ回路２６０はリセットされている。一方、４、１３クロックサイクルでは、カウンタリセット信号２５３はハイレベルになっているが、次のクロックサイクルでゲーティングクロック１２１が出力されていないので、カウンタ回路２６０はリセットされず、前の値を保持している。
【００５５】
カウンタ回路２６０のカウンタ値２６１がノイズ除去幅指定信号２７０の値である「３」までカウントすると比較結果信号２８１がハイレベルとなり、次のクロックサイクルでゲーティングクロック１２１が出力されると、その立ち上がりで、Ｄ型フリップフロップ回路ＦＦ２４０は、信号Ｓ２５２を取り込み、出力信号２４１として出力する。例えば、１０クロックサイクルと２１クロックサイクルでそれぞれ比較結果信号２８１がハイレベルとなり、次のサイクル１１クロックサイクルと２２クロックサイクルのゲーティングクロック信号の立ち上がりで信号Ｓ２５２をＤ型フリップフロップ回路ＦＦ２４０に取り込み、出力信号２４１として出力している。
【００５６】
その結果、ノイズ除去幅指定信号２７０により指定したノイズ除去幅によって、ノイズを除去する幅が設定され、あらかじめ指定されたノイズ除去幅に相当する幅未満の入力信号２００の論理レベルの変化に対しては、入力信号２００の入力レベルの変化をノイズとして扱い、出力信号２４１のレベルを維持し、ノイズ幅除去指定信号２７０によりあらかじめ指定されたノイズ除去幅に相当する幅以上の入力信号２００の入力論理レベルの変化が安定してあった場合には、その入力信号２００の入力論理レベルの変化を出力信号２４１の論理レベルに反映させるディジタルノイズフィルタ回路３００が得られる。特に実施例２では、ゲーティングクロック１２１を計数するカウンタ回路２６０と、同期化された入力信号のエッジを検出し、カウンタ回路２６０をリセットするエッジ検出回路２５０と、所定のカウンタ値に達すると同期化された入力信号を出力信号として出力するフリップフロップ回路ＦＦ２４０を備えているので、ノイズ除去幅を大きくしても実施例１のようにシフトレジスタ２２０の段数を増やす必要がないので、回路規模が小さくできるという利点を有する。
【００５７】
また、カウンタのカウンタ値２６１とあらかじめ設定された所定のカウンタ値２７０とを比較する比較器２８０を設けることにより、所定のカウンタ値２７０を格納するレジスタ等を設けることにより、ノイズ除去幅を任意に設定できるという利点も有する。
【００５８】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５９】
１００：クロック
１１０、ＸＲ１：ＥＸＯＲ回路
１１１：クロックイネーブル信号
１２０：ゲーティングクロック生成回路
１２１：ゲーティングクロック
２００：入力信号
２１０：同期化回路
２２０：シフトレジスタ
２３０：一致検出回路
２３１：一致検出信号
２４１：出力信号
２５０：エッジ検出回路
２５３：カウンタリセット信号
２６０：カウンタ回路
２６１：カウンタ値
２７０：ノイズ除去幅指定信号
２８０：比較器
２８１：比較結果信号
３００：ディジタルノイズフィルタ回路
３１０：ノイズフィルタ回路
Ａ１：ＡＮＤ回路
Ｆ２１１（１）、Ｆ２１１（２）、Ｆ２２１（１）〜Ｆ２２１（ｎ）、ＦＦ２４０、ＦＦ２５１：Ｄ型フリップフロップ回路
Ｌ１：ラッチ回路
Ｓ２２１（０）、Ｓ２１２：同期化された入力信号
Ｓ２１１、Ｓ２２１（１）〜Ｓ２２１（ｎ）、Ｓ２５２：信号
【技術分野】
【０００１】
本発明は、ディジタルノイズフィルタ回路に関する。特に、ディジタル入力信号のノイズをディジタル的に除去するノイズフィルタ回路に関する。
【背景技術】
【０００２】
半導体集積回路の分野では、大規模化、高速化、低電圧化等によってディジタル信号処理回路においても、入力信号がノイズの影響を受けやすくなってきている。入力信号からノイズを除去する方法としては、アナログ的にノイズを除去する方法とディジタル的な信号処理によってノイズを除去する方法が考えられる。アナログ的にノイズを除去する方法では、特性のばらつきが生じるので、ディジタル的な信号処理によってノイズが除去できればより好ましい。
【０００３】
図５は、特許文献１に記載の従来のディジタルノイズフィルタ回路のブロック図である。１２はＤ型フリップフロップ回路（以下、ＤＦＦという）であり、そのデータ入力端Ｄには、バッファ１０を介して二値信号である入力信号Ｓｉｎが供給される。ＤＦＦ１２のクロック入力端子ＣＫにはクロック信号ＣＬＫが供給され、そのクロック信号ＣＬＫの立ち上がり時にデータ入力端子Ｄに入力された信号がＤＦＦ１２にラッチされ、ラッチされた信号はデータ出力端子Ｑを介して出力される。また、ＤＦＦ１２のリセット入力端ＳＡＮには負論理のリセット信号ＲＳＴが供給される。このリセット信号ＲＳＴが“１”から“０”に立下がると、データ入力端子Ｄ等の信号状態に拘らずデータ出力端子Ｑの出力信号が強制的に“１”にリセットされる。その後、リセット信号ＲＳＴが“０”から“１”に立ち上がると、データ入力端子Ｄ等の信号状態に応じて出力信号が切り換わる状態になる。
【０００４】
同様に、１４，１６，３２はＤＦＦであり、これらのクロック入力端ＣＫにはクロック信号ＣＬＫが、また、リセット入力端子ＳＡＮにはリセット信号ＲＳＴが供給される。ＤＦＦ１２の出力信号Ｓ１２はＤＦＦ１４のデータ入力端子Ｄに供給され、ＤＦＦ１４の出力信号Ｓ１４はＤＦＦ１６のデータ入力端子Ｄに供給される。これにより、信号Ｓ１４，Ｓ１６は、クロック信号ＣＬＫの周期毎に信号Ｓ１２を遅延させた信号になる。
【０００５】
次に、１８，２６，２８はＡＮＤ回路、２０はＮＯＲ回路、２２，３０はＯＲ回路、２４はインバータであり、これらによって組み合わせ回路２が構成されている。組み合わせ回路２は、上記信号Ｓ１４，Ｓ１６と、ＤＦＦ３２の出力信号Ｓｏｕｔに基づいて、以下のような信号Ｓ２を出力する。
（１）信号Ｓ１４，Ｓ１６が同一の値であれば、信号Ｓ２をこれと同じ同一の値に設定する。
（２）上記（１）以外の場合は信号Ｓ２を出力信号Ｓｏｕｔと同一の値に設定する。
ＤＦＦ３２においては、クロック信号ＣＬＫの立ち上がりとともにこの信号Ｓ２がラッチされ、ラッチされた結果が新たな出力信号Ｓｏｕｔとして出力されることになる。
【０００６】
なお、初段のＤＦＦ１２は、メタステーブル対策用に設けられたものである。「メタステーブル」とは、クロック信号ＣＬＫの立ち上がりとＤＦＦへの入力信号の変化が重なった場合に、初段のＤＦＦの出力が不安定になることを言う。図５では、初段のＤＦＦ１２はメタステーブル対策のためにのみ使用され、組み合わせ回路２における演算には後段のＤＦＦ１４，１６の出力信号が使用されるため、メタステーブルが演算結果に及ぼす影響を、充分に抑制することができると特許文献１には記載されている。
【０００７】
次に、上記従来のディジタルノイズフィルタ回路の動作について説明する。図６は特許文献１に記載されている従来のディジタルノイズ回路における各部の波形図である。クロック信号ＣＬＫは所定の周期を有しており、その各立ち上がりタイミングを時刻ｔ０，ｔ１，ｔ２，……，ｔ１８とする。なお、これらの時刻を「クロックタイミング」と呼ぶ。図示の例ではリセット信号ＲＳＴが時刻ｔ０１に“０”に立ち下がり、その後の時刻ｔ２１において“１”に立ち上がっている。この立下り時においては、各ＤＦＦ１２，１４，１６，３２にラッチされている値が強制的に“１”にリセットされる。その後、リセット信号ＲＳＴが“１”に立ち上がった後においても、入力信号Ｓｉｎが“１”である限り、各ＤＦＦ１２，１４，１６，３２には“１”がラッチされ続けるため、これらＤＦＦの出力信号は“１”に保持される。
【０００８】
次に、時刻ｔ３１において入力信号Ｓｉｎが“０”に立下ったとする。この“０”信号は時刻ｔ４のタイミングにおいてＤＦＦ１２にラッチされ、信号Ｓ１２が“０”に立ち下がる。そして、該信号Ｓ１２が時刻ｔ５においてＤＦＦ１４にラッチされるから、図示のように時刻ｔ５において信号Ｓ１４は“０”に立ち下がることになる。
【０００９】
次に、その後の時刻ｔ５１において入力信号Ｓｉｎが“１”に立ち上がると、「２」回後のクロック信号ＣＬＫの立ち上がりタイミングすなわち時刻ｔ７において“１”信号がＤＦＦ１４にラッチされ、信号Ｓ１４が立ち上がる。以下同様に、図６の例においては時刻ｔ７１，ｔ８１，ｔ１０１，ｔ１２１，ｔ１３１，ｔ１４１において入力信号Ｓｉｎが切り換わっており、切換後のレベルが次のクロックタイミングまで保持されているから、これらのさらに次のクロックタイミングである時刻ｔ９，ｔ１０，ｔ１２，ｔ１４，ｔ１５，ｔ１６において信号Ｓ１４のレベルが切り換わっている。また、ＤＦＦ１６の出力信号Ｓ１６は、信号Ｓ１４と同様の波形を有し、信号Ｓ１４に対して「１」クロック周期遅延した信号である。
【００１０】
これら信号Ｓ１４，Ｓ１６と出力信号Ｓｏｕｔとに基づく演算結果が信号Ｓ２として出力され、該信号Ｓ２はＤＦＦ３２にラッチされることにより次の周期の出力信号Ｓｏｕｔとして出力される。図６において入力信号Ｓｉｎと出力信号Ｓｏｕｔとを比較すると、入力信号Ｓｉｎにおいて一定の信号レベルの持続期間内に発生するクロックタイミングが「１」回以下である区間（信号Ｓ１２，Ｓ１４，Ｓ１６においては持続時間が「１」クロック周期になる区間）は、出力信号Ｓｏｕｔにおいては、その前後の区間と同一の信号レベルに設定されている。換言すれば、入力信号Ｓｉｎにおける当該区間はノイズであると看做され、これを除去した結果が出力信号Ｓｏｕｔとして出力される。
【００１１】
次に、図７は特許文献１に記載されている別な従来のディジタルノイズフィルタ回路のブロック図であり、図５の変形例である。ＤＦＦ５２，５４，５６はＤＦＦであり、上述したＤＦＦ１２，１４，１６と同様の構成である。ＤＦＦ５６の後段にはＤＦＦ５７が接続され、ノイズ除去幅を３周期未満に拡張している。特許文献１には、ノイズ除去幅は発生頻度等に応じて、「４」以上の数にしてよいと記載されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００４−２００８３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
以下の分析は本発明により与えられる。図５に記載の従来のディジタルノイズフィルタ回路は、ＤＦＦ１２〜１６、３２のＤＦＦをノイズのあるなし、入力信号の変化があるなしにかかわらず、常にクロックを与え動作させている。したがって、消費電力が大きくなる。特に、図７のようにノイズ除去幅を拡張しようとすると、ＤＦＦの数は増大し、それらのＤＦＦを常に全部動作させておかないとノイズの除去ができないので、消費電力はさらに増加する。
【課題を解決するための手段】
【００１４】
本発明の１つの側面によるディジタルノイズフィルタ回路は、入力信号と出力信号との論理レベルを比較し、両者が不一致の場合にゲーティングクロックを供給し、一致の場合に前記ゲーティングクロックの供給を停止するゲーティングクロック生成回路と、前記ゲーティングクロックが動作クロックとして供給され、前記入力信号のノイズを除去して前記出力信号として出力するノイズフィルタ回路と、を備える。
【発明の効果】
【００１５】
本発明によれば、入力信号と出力信号の論理レベルが一致しているときは、ノイズフィルタ回路の動作クロックを停止することができるので、消費電力を低減することができる。また、入力信号の論理レベルに変化があれば、即座にフィルタリング動作に入ることができるので、入力信号の論理変化を見逃すこともない。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施例１によるディジタルノイズフィルタ回路のブロック図である。
【図２】実施例１によるディジタルノイズフィルタ回路における各部の波形図である。
【図３】実施例２によるディジタルノイズフィルタ回路のブロック図である。
【図４】実施例１によるディジタルノイズフィルタ回路における各部の波形図である。
【図５】特許文献１に記載の従来のディジタルノイズフィルタ回路のブロック図である。
【図６】特許文献１に記載されている従来のディジタルノイズフィルタ回路における各部の波形図である。
【図７】特許文献１に記載の別な従来のディジタルノイズフィルタ回路のブロック図である。
【発明を実施するための形態】
【００１７】
最初に本発明の実施形態の概要について、必要に応じて図面を参照して説明する。なお、実施形態の概要の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１８】
一実施形態のディジタルノイズフィルタ回路３００は、例えば、図１、図３に示すように、入力信号２００と出力信号２４１との論理レベルを比較し、両者が不一致の場合にゲーティングクロック１２１を供給し、一致の場合にゲーティングクロック１２１の供給を停止するゲーティングクロック生成回路１２０と、ゲーティングクロック１２１が動作クロックとして供給され、入力信号２００のノイズを除去して出力信号２４１として出力するノイズフィルタ回路３１０と、を備える。上記構成によれば、ゲーティングクロック生成回路１２０は、入力信号２００と出力信号２４１との論理レベルを比較し、一致していた場合はノイズフィルタ回路３１０のゲーティングクロックを停止するので、入力信号に変化がないときは、消費電力を低減できる。
【００１９】
また、入力信号と出力信号との論理レベルが不一致の場合には、ノイズフィルタ回路３１０にゲーティングクロックを供給するので、ゲーティングクロックを停止した場合においても入力信号の変化を見逃すことはない。すなわち、入力信号の論理レベルが変化するときは、必ず出力信号との論理レベルが不一致になるので、不一致を検出した場合に入力信号の論理レベルの変化がノイズによるものなのか否か、ノイズフィルタ回路３１０によってフィルタリングすることができる。
【００２０】
また、クロック１００に同期して入力信号２００を取り込む同期化回路２１０をさらに含み、ゲーティングクロック生成回路１２０は、同期化回路２１０により同期化された入力信号（Ｓ２２１（０）、Ｓ２１２）と出力信号２４１との論理レベルを比較する。ここで、ゲーティングクロック１２１は同期化回路２１０のクロック１００に同期したクロックである。すなわち、同期化回路２１０により入力信号２００をクロック１００に同期させ、その同期化された入力信号に対してデジタルフィルタ処理を行うので、入力信号２００がクロックと非同期であっても、入力信号２００の変化するタイミングによらず安定したフィルタ処理を行うことができる。
【００２１】
さらに、例えば図１に示すように、ノイズフィルタ回路３１０が、同期化された入力信号Ｓ２２１（０）をゲーティングクロック１２１に同期してシフトするシフトレジスタ２２０と、シフトレジスタ２２０の各段の一致を検出する一致検出回路２３０と、一致回路２３０が一致を検出したときに、ゲーティングクロック１２１に同期してシフトレジスタ２２０各段のいずれかの信号（Ｓ２２１（０〜ｎ））を出力信号２４１として出力するフリップフロップ回路ＦＦ２４０と、を備える。なお、図１の実施例では、Ｄ型フリップフロップ回路ＦＦ２４０のＤ入力には、シフトレジスタ２２０の初段の入力信号Ｓ２２１（０）が接続されているが、初段の入力信号Ｓ２２１（０）以外の各段の出力信号（Ｓ２２１（１）〜（ｎ））をフリップフロップ回路ＦＦ２４０のＤ入力に接続してもノイズフィルタ回路として機能させることができる。
【００２２】
また、一致検出回路２３０が検出する各段には、シフトレジスタの初段の入力信号Ｓ２２１（０）及び最終段の出力信号Ｓ２２１（ｎ）を含み、シフトレジスタ２２０各段の信号がすべて一致したときに一致検出回路２３０は一致を検出する。すなわち、Ｓ２２１（０〜ｎ）のｎ＋１段の信号がすべて一致を検出することにより、入力信号の論理レベルが安定して変化したことを確認できる。
【００２３】
また、図３に示すように、ノイズフィルタ回路３１０が、ゲーティングクロック１２１を計数するカウンタ回路２６０と、同期化された入力信号Ｓ２１２のエッジを検出し、カウンタ回路２６０をリセットするエッジ検出回路２５０と、カウンタ回路２６０が所定のカウンタ値に達すると同期化された入力信号Ｓ２１２を出力信号２４１として出力するフリップフロップ回路ＦＦ２４０と、を含む。上記構成によれば、ノイズ除去幅を拡張してもシフトレジスタの段数を増やす必要がないので、特にノイズ除去幅が大きい場合に好適なディジタルノイズフィルタが構成できる。なお、図３において、Ｄ型フリップフロップ回路ＦＦ２４０のＤ入力には、同期化された入力信号Ｓ２１２が直接入力されておらず、Ｓ２１２をフリップフロップ回路ＦＦ２５１によりクロック１００に同期してさらに遅延させた上、フリップフロップ回路ＦＦ２４０のＤ入力に接続されているが、同期化された入力信号Ｓ２１２を（遅延させて）出力信号２４１として出力していることには変わりはない。
【００２４】
さらに、ノイズフィルタ回路３１０が、カウンタ回路２６０のカウンタ値２６１とあらかじめ設定された所定のカウンタ値２７０とを比較する比較器２８０をさらに含み、フリップフロップ回路ＦＦ２４０は、比較器２８０が所定のカウンタ値２７０に達したことを検出したときに、ゲーティングクロック１２１に同期して同期化された入力信号Ｓ２１２を出力信号２４１として出力する。
【００２５】
また、エッジ検出回路２５０が、同期化された入力信号Ｓ２１２を同期化回路２１０のクロック１００に同期して取り込むエッジ検出用フリップフロップ回路ＦＦ２５１と、同期化された入力信号Ｓ２１２とエッジ検出用フリップフロップ回路ＦＦ２５１の出力信号とが入力される排他的論理和回路ＸＲ１と、を含み、排他的論理和回路ＸＲ１の出力信号２５３がカウンタ回路２６０のリセット端子に接続されている。以下、実施例について、図面を参照してさらに詳しく説明する。
【実施例１】
【００２６】
［実施例１の構成］
図１は、実施例１のディジタルノイズフィルタ回路３００の構成を示すブロック図である。図１のディジタルノイズフィルタ回路３００は、同期化回路２１０、ゲーティングクロック生成回路１２０、ノイズフィルタ回路３１０を備える。
【００２７】
同期化回路２１０はＤ型フリップフロップ回路Ｆ２１１（１）、Ｆ２１１（２）で構成されており、入力信号２００をクロック１００により同期化し、同期化された入力信号Ｓ２２１（０）として出力する。同期化回路２１０は、入力信号２００の同期化やメタステーブル対策として設けられている。
【００２８】
ゲーティングクロック生成回路１２０は、ノイズフィルタ回路３１０の動作クロックであるゲーティングクロック１２１を生成する回路である。ゲーティングクロック生成回路１２０は、同期化回路２１０によって同期化された入力信号Ｓ２２１（０）とディジタルノイズフィルタ回路３００全体の出力信号である出力信号２４１との論理レベルが一致しているか否かを検出するＥＸＯＲ回路１１０と、ラッチ回路Ｌ１とＡＮＤ回路Ａ１とを含んで構成される。ゲーティングクロック生成回路１２０は、同期化された入力信号Ｓ２２１（０）と出力信号２４１の論理レベルが一致している場合は、ゲーティングクロック１２１をロウレベルに固定する。上記論理レベルが不一致である場合は、クロック１００と同相のゲーティングクロック１２１をノイズフィルタ回路３１０に供給する。なお、ゲーティングクロック生成回路１２０は、ラッチ回路Ｌ１を用いずにクロック１００とクロックイネーブル信号１１１をＡＮＤ回路Ａ１に入力し、ゲーティングクロック１２１を出力する構成でも良い。要は、同期化された入力信号Ｓ２２１（０）と出力信号２４１の論理レベルが一致している場合は、ゲーティングクロック１２１の出力信号を固定し、論理レベルが不一致である場合は、ゲーティングクロック１２１を活性化するものであれば、他の回路構成によってもよい。
【００２９】
ノイズフィルタ回路３１０は、同期化された入力信号Ｓ２２１（０）をクロック１００又はゲーティングクロック１２１に同期してシフトするシフトレジスタ２２０と、シフトレジスタ２２０の各段（Ｓ２２１（０〜ｎ））の論理レベルがすべて一致したか否かを検出する一致検出回路２３０と、一致検出回路２３０が論理レベルの一致を検出したときに、同期化された入力信号Ｓ２２１（０）をゲーティングクロック１２１の立ち上がりに同期して出力信号２４１として出力するＤ型フリップフロップ回路ＦＦ２４０と、を含んで構成される。出力信号２４１は、ディジタルノイズフィルタ回路３００全体の出力信号となる信号である。
【００３０】
シフトレジスタ２２０は、前段のＤ型フリップフロップ回路のＱ出力が後段のＤ型フリップフロップ回路のＤ入力に接続されたｎ段縦続接続されたＤ型フリップフロップ回路（Ｆ２２１（１）〜Ｆ２２１（ｎ））により構成される（ｎは、２以上の自然数）。ｎ段縦続接続されたＤ型フリップフロップ回路（Ｆ２２１（１）〜Ｆ２２１（ｎ））のうち、初段のＤ型フリップフロップ回路Ｆ２２１（１）には、クロックとして同期化回路２１０に供給されるクロックと同一のクロック１００が供給され、２段目からｎ段目のＤ型フリップフロップ回路（Ｆ２２１（２）〜Ｆ２２１（ｎ））には、ゲーティングクロック生成回路１２０が生成したゲーティングクロック１２１が供給されている。また、ｎ段縦続接続されたＤ型フリップフロップ回路（Ｆ２２１（１）〜Ｆ２２１（ｎ））それぞれのＱ出力と、初段のＤ型フリップフロップ回路Ｆ２２１（１）のＤ入力信号となる同期化された入力信号Ｓ２２１（０）は、一致検出回路２３０に接続されている。なお、図１の回路では、シフトレジスタ２２０の初段のＤ型フリップフロップ回路Ｆ２２１（１）のクロック信号には、クロック１００が接続されているが、ゲーティングクロック生成回路１２０の構成によっては、ゲーティングクロック１２１を他の各段のＤ型フリップフロップ回路と同様に初段のＤ型フリップフロップ回路Ｆ２２１（１）のクロック信号として接続してもよい。
【００３１】
一致検出回路２３０は、入力信号として、上記ｎ段縦続接続されたＤ型フリップフロップ各段のＱ出力と初段のＤ入力のｎ＋１本の入力信号が接続されており、このｎ＋１本の入力信号の論理がすべて一致した場合、一致検出信号２３１としてハイレベルの信号を出力する。上記ｎ＋１本の入力信号のうち、１本でも他の入力信号と異なった論理レベルを取る入力信号がある場合には、一致検出信号２３１はロウレベルとなる。
【００３２】
Ｄ型フリップフロップ回路ＦＦ２４０は、Ｄ入力端子に同期化された入力信号Ｓ２２１（０）、クロック端子にゲーティングクロック１２１、イネーブル端子に一致検出信号２３１が接続されている。Ｄ型フリップフロップ回路ＦＦ２４０は、一致検出信号２３１がハイレベルのときに、ゲーティングクロック１２１の立ち上がりに同期して同期化された入力信号Ｓ２２１（０）を取り込み、出力信号２４１として出力する。なお、図１では、Ｄ型フリップフロップ回路ＦＦ２４０のＤ入力端子には、ｎ段縦続接続されたＤ型フリップフロップ回路のうち、初段の入力信号である同期化された入力信号Ｓ２２１（０）が接続されているが、初段の入力信号の代わりに、ｎ段のＤ型フリップフロップのうち、どの段のＱ出力信号をＤ型フリップフロップ回路ＦＦ２４０のＤ入力端子に接続してもよい。一致検出回路２３０が一致信号２３１を検出しているときは、シフトレジスタ２２０のどの段の信号も基本的に同一論理となるからである。
【００３３】
上記構成により、ディジタルノイズフィルタ回路３００は、入力信号２００の論理レベルの変化がクロック１００のｎ＋１周期以下の場合には、ノイズとして扱い、出力信号２４１の論理レベルを変えずに出力信号２４１の論理レベルを維持し、入力信号２００の論理レベルの変化がｎ＋１周期以上安定して継続する場合には、入力信号２００の論理が変化したものとして扱い、出力信号２４１の論理レベルを入力信号２００の論理レベルの変化に合わせて変化させる。また、図１の構成によれば、シフトレジスタ２２０の段数を変えることにより、除去したいノイズの周波数を自由に変えることができる。シフトレジスタ２２０において、縦続接続されたＤ型フリップフロップ回路の数を１、２とすれば、それぞれ、従来技術として説明した図５、図７のディジタルノイズフィルタ回路と入力信号２００と出力信号２４１との関係は同じになる。
【００３４】
［実施例１の動作］
次に、図１のディジタルノイズフィルタ回路３００の動作について、各部の波形図である図２を用いてさらに詳しく説明する。図２は、図１のディジタルノイズフィルタ回路３００のシフトレジスタ２２０において、縦続接続したＤ型フリップフロップ回路の数を４として、クロック１００の周期５クロック未満のノイズを除去するディジタルノイズフィルタ回路として構成した場合の動作を示す波形図である。
【００３５】
図２において、クロック１００の０クロックサイクル目である初期状態では、入力信号２００、出力信号２４１はロウレベルで安定しているものとする。また、図１のすべてのＤ型フリップフロップ回路（Ｆ２１１（１）、Ｆ２１１（２）、Ｆ２２１（１）〜Ｆ２２１（ｎ）、ＦＦ２４０）のＱ出力はロウレベルであるものとする。したがって、一致検出信号２３１はハイレベルとなる。また、この状態では、ゲーティングクロック１２１はロウレベルに固定されたままであるので、シフトレジスタ２２０の２段目以降はシフト動作を行わず、Ｄ型フリップフロップ回路ＦＦ２４０のＱ出力が変化することもない。
【００３６】
図２において、入力信号２００は、クロック１００の１クロックサイクル途中で立ち上がり、その後、２、４、９、１１、１５クロックサイクルの途中でそれぞれ、立ち上がりと立ち下がりを交互に繰り返している。同期化回路２１０のＤ型フリップフロップ回路Ｆ２１１（１）は、クロック１００の立ち上がりで入力信号２００のデータを取り込み、Ｑ出力信号Ｓ２１１として出力するので、信号Ｓ２１１は、２クロックサイクルの立ち上がりでハイレベル、３クロックサイクルの立ち上がりでロウレベル、５クロックサイクルの立ち上がりでハイレベル、１０クロックサイクルの立ち上がりでロウレベル、１２クロックサイクルの立ち上がりでハイレベル、１６クロックサイクルの立ち上がりでロウレベルに変化する。Ｄ型フリップフロップ回路Ｆ２１１（２）のＱ出力信号である同期化された入力信号Ｓ２２１（０）は、Ｓ２１１よりクロック１００の１周期遅れた波形が出力され、シフトレジスタ２２０の初段のＤ型フリップフロップ回路Ｆ２２１（１）のＱ出力Ｓ２２１（１）はこれよりさらに１周期遅れた波形が出力される。この動作は、ゲーティングクロック生成回路１２０の動作に係わりなく行われる。
【００３７】
３クロックサイクルの立ち上がりで同期化された入力信号Ｓ２２１（０）がハイレベルに立ち上がると一致検出回路２３０が不一致を検出し、一致検出信号２３１はハイレベルからロウレベルに立ち下がる。また、３クロックサイクルでクロックイネーブル信号１１１がロウレベルからハイレベルに立ち上がるので、ゲーティングクロック生成回路１２０のラッチ回路Ｌ１とＡＮＤ回路Ａ１により１クロックサイクル遅れた４クロックサイクル目に、クロック１００に同期したゲーティングクロック１２１が出力される。このゲーティングクロック１２１が出力されることにより、シフトレジスタ２２０は、２段目以降のＤ型フリップフロップ（Ｆ２２１（２）〜Ｆ２２１（４））についてもシフト動作を行う。ただし、この４クロックサイクル目では、２段目以降のＤ型フリップフロップ（Ｆ２２１（２）〜Ｆ２２１（４））のＱ出力信号（Ｓ２２１（２）〜（４））はシフトしてもしなくともロウレベルを出力することにおいては、変わらない。また、４クロックサイクルでは、一致検出信号２３１がロウレベルであるので、Ｄ型フリップフロップ回路ＦＦ２４０は動作せず、出力信号２４１は、ロウレベルを維持する。
【００３８】
５クロックサイクルでは、一致検出回路２３０の入力信号がすべてロウレベルになるので、一致検出信号２３１は再びハイレベルに立ち上がる。ただし、このとき、ゲーティングクロック１２１は出力されないので、Ｄ型フリップフロップ回路ＦＦ２４０が、この一致検出信号２３１によって動作することはない。
【００３９】
６クロックサイクルになると、同期化された入力信号Ｓ２２１（０）が再びハイレベルに立ち上がり、以後１０クロックサイクルまで連続してハイレベルを保つ。すると、クロックイネーブル信号１１１も６クロックサイクル目以降連続してハイレベルとなり、１クロックサイクル遅れた７クロックサイクル目からゲーティングクロック１２１が連続してクロックを出力する。したがって、７クロックサイクル目からは、シフトレジスタ２２０が２段目以降のＤ型フリップフロップ回路Ｆ２２１（２）〜（４）についても連続してシフト動作を開始し、同期化された入力信号Ｓ２２１（０）のハイレベルを順次最終段のＤ型フリップフロップ回路Ｆ２２１（４）のＱ出力信号Ｓ２２１（４）まで伝達する。１０クロックサイクル目に信号Ｓ２２１（４）がハイレベルに立ち上がると一致検出回路２３０の入力信号はすべてハイレベルとなり一致検出信号２３１がハイレベルとなり、Ｄ型フリップフロップ回路ＦＦ２４０をイネーブル状態にする。するとＤ型フリップフロップ回路ＦＦ２４０は次の１１クロックサイクル目の先頭で同期化された入力信号Ｓ２２１（０）のデータを取り込み、出力信号２４１をロウレベルからハイレベルに立ち上げる。
【００４０】
その後、クロックイネーブル信号１１１は、１３クロックサイクル目で同期化された入力信号Ｓ２２１（０）と出力信号２４１との論理レベルが一致するので、ハイレベルからロウレベルに立ち下がる。すると、１クロックサイクル遅れた１４クロックサイクル目からは、ゲーティングクロック１２１も停止し、ロウレベルに固定される。したがって１４クロックサイクル以降シフトレジスタ２２０の２段目以降のＤ型フリップフロップ回路Ｆ２２１（２）〜（４）のシフト動作も停止する。
【００４１】
１７クロックサイクルで同期化された入力信号Ｓ２２１（０）がロウレベルに立ち下がるとクロックイネーブル信号１１１は再びハイレベルとなり、次の１８クロックサイクル目からゲーティングクロック１２１が出力され、シフトレジスタ２２０の２段目以降のＤ型フリップフロップ回路Ｆ２２１（２）〜（４）もシフト動作を再開する。
【００４２】
２１クロックサイクルに入ると信号Ｓ２２１（０）〜（４）がすべてロウレベルとなり一致検出信号２３１がハイレベルに立ち上がる。２２クロックサイクルでは、Ｄ型フリップフロップ回路ＦＦ２４０が同期化された入力信号Ｓ２２１（０）のロウレベルを取り込み、出力信号２４１からロウレベルを出力する。出力信号２４１の論理レベルがロウレベルに立ち下がることによって、同期化された入力信号Ｓ２２１（０）の論理レベルと一致するようになり、クロックイネーブル信号１１１はロウレベルに立ち下がり、次の２３クロックサイクルからは、ゲーティングクロック１２１は停止する。このゲーティングクロック１２１を停止する状態は、入力信号２００がハイレベルとなり、同期化された入力信号Ｓ２２１（０）がハイレベルとならない限り維持される。
【００４３】
以上、図２を用いて動作を説明したように、入力信号２００が出力信号２４１の論理レベルと同一である限り、シフトレジスタ２２０の２段目以降及びＤ型フリップフロップ回路ＦＦ２４０にはクロックが供給されないので、消費電力を低減できる。また、入力信号２００に出力信号２４１と異なる論理レベルの信号が入力された場合には、シフトレジスタ２２０の２段目以降及びＤ型フリップフロップ回路ＦＦ２４０にクロックが供給され、Ｓ２２１（０）〜（４）のシフトデータが全て一致すると、その一致したデータをＤ型フリップフロップ回路ＦＦ２４０に取り込み、出力信号２４１として出力する。すなわち、５クロックサイクル以上連続して出力信号２４１と異なる論理レベルの入力信号２００が入力された場合には、その入力信号２００を出力信号２４１として取り込むことになる。入力信号２００の変化が５クロックサイクル未満のうちに出力信号２４１の論理レベルと同一の論理レベルに戻った場合には、その入力信号２００の変化はノイズとして扱い出力信号２４１の論理レベルは変化させない。
【００４４】
なお、図１の回路では、同期化回路２１０を設けているが、入力信号が最初からクロック１００に同期している場合は、同期化回路２１０を省略してもよい。
【実施例２】
【００４５】
［実施例２の構成］
図３は、実施例２によるディジタルノイズフィルタ回路３００のブロック図である。図３のディジタルノイズフィルタ回路３００の構成について、説明する。なお、図３において、実施例１のディジタルノイズフィルタ回路３００と構成動作がほぼ同一である部分については、同一の符号を付し、詳細な説明は省略する。実施例２のディジタルノイズフィルタ回路３００が、同期化回路２１０、ゲーティングクロック生成回路１２０、ノイズフィルタ回路３１０を備えている点は、実施例１と同様である。また、同期化回路２１０とゲーティングクロック生成回路１２０はその内部回路も実施例１の同期化回路２１０及びゲーティングクロック生成回路１２０と同様である。
【００４６】
一方、ノイズフィルタ回路３１０はその機能は実施例１のノイズフィルタ回路３１０とほぼ同様であるが、内部の構成は異なるので説明する。
【００４７】
ノイズフィルタ回路３１０は、ゲーティングクロック１２１をカウントするカウンタ回路２６０と、同期化された入力信号Ｓ２１２のエッジを検出し、エッジを検出した場合にカウンタ回路２６０をリセットするエッジ検出回路２５０と、カウンタ回路２６０のカウンタ値２６１とあらかじめ設定された所定のカウンタ値２７０とを比較する比較器２８０と、カウンタ回路２６０が所定のカウンタ値２７０に達すると同期化された入力信号Ｓ２１２を出力信号２４１として出力するフリップフロップ回路ＦＦ２４０と、を備える。
【００４８】
カウンタ回路２６０は、ゲーティングクロック生成回路１２０が出力するゲーティングクロック１２１を計数する。カウンタ回路２６０には、カウンタリセット信号２５３がリセット信号として接続され、カウンタリセット信号２５３がハイレベルとなった次のクロックサイクルに、ゲーティングクロック１２１としてクロックが入力される場合に限りカウンタ回路２６０はリセットされる。
【００４９】
また、エッジ検出回路２５０は、クロック１００に同期して同期化された入力信号Ｓ２１２を取り込んで信号Ｓ２５２として出力するＤ型フリップフロップ回路ＦＦ２５１と、同期化された入力信号Ｓ２１２と信号Ｓ２５２とを入力し、カウントリセット信号２５３を出力するＥＸＯＲ回路ＸＲ１により構成される。同期化された入力信号Ｓ２１２は、同期化回路２１０によってクロック１００に同期して取り込まれた入力信号２００で実施例１の同期化された入力信号Ｓ２２１（０）に相当する信号である。エッジ検出回路２５０は上記構成により、同期化された入力信号Ｓ２１２をＤ型フリップフロップ回路ＦＦ２５１によりクロック１００に同期して取り込み、同期化された入力信号Ｓ２１２の論理レベルがハイレベルからロウレベルへ、又はロウレベルからハイレベルへ変化したときにクロック１００に同期してカウンタリセット信号２５３を出力する。カウンタリセット信号２５３は、カウンタ回路２６０のリセット端子に接続され、カウンタリセット信号２５３がハイレベルになるとカウンタ回路２６０はリセットされる。
【００５０】
比較器２８０は、カウンタ回路２６０のカウンタ値２６１とあらかじめ指定されたノイズ除去幅指定信号２７０の値とを比較し、カウンタ回路２６０のカウンタ値２６１がノイズ除去幅指定信号２７０の値と一致した場合に、比較結果信号２８１をハイレベルにする。カウンタ値２６１とノイズ除去幅指定信号２７０の値が不一致である場合は、比較結果信号２８１はロウレベルとなる。
【００５１】
Ｄ型フリップフロップ回路ＦＦ２４０は、実施例１のＤ型フリップフロップ回路ＦＦ２４０と構成、機能は同一であるがデータ入力信号とイネーブル信号の接続先が異なる。図３では、データ入力信号は、信号Ｓ２５２に接続される。信号Ｓ２５２は、同期化された入力信号Ｓ２１２をＤ型フリップフロップ回路ＦＦ２５１によってクロック１００の１周期分遅らせた信号である。また、Ｄ型フリップフロップ回路ＦＦ２４０のイネーブル信号入力端子には、比較結果信号２８１が接続される。比較結果信号２８１がハイレベルであるとき、Ｄ型フリップフロップ回路ＦＦ２４０はゲーティングクロック１２１の立ち上がりで信号Ｓ２５２を取り込み、出力信号２４１として出力する。一方、比較結果信号２８１がロウレベルであるとき、Ｄ型フリップフロップ回路ＦＦ２４０は信号Ｓ２５２の論理レベルに係わらず出力信号２４１の論理レベルを維持する。
【００５２】
この実施例２のディジタルノイズフィルタ回路３００は、（ノイズ除去幅指定信号２７０に設定した値＋２クロックサイクル）未満の入力信号２００の変動をノイズとして扱い、（ノイズ除去幅指定信号２７０に設定した値＋２クロックサイクル）以上の入力信号２００の安定した変化を入力信号２００の論理レベルの変化として出力信号２４１に伝えるディジタルノイズフィルタ回路として機能する。
【００５３】
［実施例２の動作］
次に、図３に示す実施例２のディジタルノイズフィルタ回路３００の動作について、図４の波形図を参照して説明する。図４の入力信号２００の波形は、図２の入力信号２００の波形と同一の波形である。また、図３のエッジ検出回路２５０のＤ型フリップフロップ回路ＦＦ２５１は、図１のシフトレジスタ２２０の初段のＤ型フリップフロップ回路Ｆ２２１（１）と入力信号が同一であるので、そのＱ出力Ｓ２５２の動作波形も図２のＳ２２１（１）の動作波形と同一である。さらに、０クロックサイクルにおいて、カウンタ回路２６０のカウンタ値２６１は「０」であり、ノイズ除去幅指定信号２７０の値はあらかじめ「３」に指定されているものとする。すなわち、実現すべきディジタルノイズフィルタの機能（ノイズ除去幅）も実施例１の動作波形図（図２）と同一である。
【００５４】
図４では、図３のエッジ検出回路２５０によって、同期化された入力信号Ｓ２１２の論理レベルが変化する毎に１クロックサイクル、カウンタリセット信号２５３がハイレベルとなる。その次のサイクルでゲーティングクロック生成回路１２０によりゲーティングクロック１２１が出力されている場合には、カウンタ回路２６０はリセットされ、そのカウンタ値２６１は「０」になる。例えば、３クロックサイクルでカウンタリセット信号２５３がハイレベルとなり、次の４クロックサイクルでゲーティングクロック１２１が出力されているので、４クロックサイクル目でカウンタ回路２６０はリセットされている。同様に、７クロックサイクル、１２クロックサイクル、１８クロックサイクルでもカウンタ回路２６０はリセットされている。一方、４、１３クロックサイクルでは、カウンタリセット信号２５３はハイレベルになっているが、次のクロックサイクルでゲーティングクロック１２１が出力されていないので、カウンタ回路２６０はリセットされず、前の値を保持している。
【００５５】
カウンタ回路２６０のカウンタ値２６１がノイズ除去幅指定信号２７０の値である「３」までカウントすると比較結果信号２８１がハイレベルとなり、次のクロックサイクルでゲーティングクロック１２１が出力されると、その立ち上がりで、Ｄ型フリップフロップ回路ＦＦ２４０は、信号Ｓ２５２を取り込み、出力信号２４１として出力する。例えば、１０クロックサイクルと２１クロックサイクルでそれぞれ比較結果信号２８１がハイレベルとなり、次のサイクル１１クロックサイクルと２２クロックサイクルのゲーティングクロック信号の立ち上がりで信号Ｓ２５２をＤ型フリップフロップ回路ＦＦ２４０に取り込み、出力信号２４１として出力している。
【００５６】
その結果、ノイズ除去幅指定信号２７０により指定したノイズ除去幅によって、ノイズを除去する幅が設定され、あらかじめ指定されたノイズ除去幅に相当する幅未満の入力信号２００の論理レベルの変化に対しては、入力信号２００の入力レベルの変化をノイズとして扱い、出力信号２４１のレベルを維持し、ノイズ幅除去指定信号２７０によりあらかじめ指定されたノイズ除去幅に相当する幅以上の入力信号２００の入力論理レベルの変化が安定してあった場合には、その入力信号２００の入力論理レベルの変化を出力信号２４１の論理レベルに反映させるディジタルノイズフィルタ回路３００が得られる。特に実施例２では、ゲーティングクロック１２１を計数するカウンタ回路２６０と、同期化された入力信号のエッジを検出し、カウンタ回路２６０をリセットするエッジ検出回路２５０と、所定のカウンタ値に達すると同期化された入力信号を出力信号として出力するフリップフロップ回路ＦＦ２４０を備えているので、ノイズ除去幅を大きくしても実施例１のようにシフトレジスタ２２０の段数を増やす必要がないので、回路規模が小さくできるという利点を有する。
【００５７】
また、カウンタのカウンタ値２６１とあらかじめ設定された所定のカウンタ値２７０とを比較する比較器２８０を設けることにより、所定のカウンタ値２７０を格納するレジスタ等を設けることにより、ノイズ除去幅を任意に設定できるという利点も有する。
【００５８】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５９】
１００：クロック
１１０、ＸＲ１：ＥＸＯＲ回路
１１１：クロックイネーブル信号
１２０：ゲーティングクロック生成回路
１２１：ゲーティングクロック
２００：入力信号
２１０：同期化回路
２２０：シフトレジスタ
２３０：一致検出回路
２３１：一致検出信号
２４１：出力信号
２５０：エッジ検出回路
２５３：カウンタリセット信号
２６０：カウンタ回路
２６１：カウンタ値
２７０：ノイズ除去幅指定信号
２８０：比較器
２８１：比較結果信号
３００：ディジタルノイズフィルタ回路
３１０：ノイズフィルタ回路
Ａ１：ＡＮＤ回路
Ｆ２１１（１）、Ｆ２１１（２）、Ｆ２２１（１）〜Ｆ２２１（ｎ）、ＦＦ２４０、ＦＦ２５１：Ｄ型フリップフロップ回路
Ｌ１：ラッチ回路
Ｓ２２１（０）、Ｓ２１２：同期化された入力信号
Ｓ２１１、Ｓ２２１（１）〜Ｓ２２１（ｎ）、Ｓ２５２：信号
【特許請求の範囲】
【請求項１】
入力信号と出力信号との論理レベルを比較し、両者が不一致の場合にゲーティングクロックを供給し、一致の場合に前記ゲーティングクロックの供給を停止するゲーティングクロック生成回路と、
前記ゲーティングクロックが動作クロックとして供給され、前記入力信号のノイズを除去して前記出力信号として出力するノイズフィルタ回路と、
を備えることを特徴とするディジタルノイズフィルタ回路。
【請求項２】
クロックに同期して入力信号を取り込む同期化回路をさらに含み、
前記ゲーティングクロック生成回路は、前記同期化回路により同期化された入力信号と前記出力信号との論理レベルを比較し、前記ゲーティングクロックは前記同期化回路のクロックに同期したクロックであることを特徴とする請求項１記載のディジタルノイズフィルタ回路。
【請求項３】
前記ノイズフィルタ回路が、
前記同期化された入力信号を前記ゲーティングクロックに同期してシフトするシフトレジスタと、
前記シフトレジスタの各段の一致を検出する一致検出回路と、
前記一致回路が一致を検出したときに、前記ゲーティングクロックに同期して前記シフトレジスタ各段のいずれかの信号を前記出力信号として出力するフリップフロップ回路と、
を含むことを特徴とする請求項２記載のディジタルノイズフィルタ回路。
【請求項４】
前記シフトレジスタの初段のシフトクロックには、前記同期化回路のクロックが供給されていることを特徴とする請求項３記載のディジタルノイズフィルタ回路。
【請求項５】
前記一致検出回路が検出する各段には、前記シフトレジスタの初段の入力信号及び最終段の出力信号を含み、前記各段の信号がすべて一致したときに一致を検出することを特徴とする請求項３又は４記載のディジタルノイズフィルタ回路。
【請求項６】
前記ノイズフィルタ回路が、
前記ゲーティングクロックを計数するカウンタ回路と、
前記同期化された入力信号のエッジを検出し、前記カウンタ回路をリセットするエッジ検出回路と、
前記カウンタ回路が所定のカウンタ値に達すると前記同期化された入力信号を前記出力信号として出力するフリップフロップ回路と、
を含むことを特徴とする請求項２記載のディジタルノイズフィルタ回路。
【請求項７】
前記ノイズフィルタ回路が、
前記カウンタのカウンタ値とあらかじめ設定された所定のカウンタ値とを比較する比較器をさらに含み、
前記フリップフロップ回路は、前記比較器が前記所定のカウンタ値に達したことを検出したときに、前記ゲーティングクロックに同期して前記同期化された入力信号を前記出力信号として出力することを特徴とする請求項６記載のディジタルノイズフィルタ回路。
【請求項８】
前記エッジ検出回路が、
前記同期化された入力信号を前記同期化回路のクロックに同期して取り込むエッジ検出用フリップフロップ回路と、
前記同期化された入力信号と前記エッジ検出用フリップフロップ回路の出力信号とが入力される排他的論理和回路と、
を含み、前記排他的論理和回路の出力信号が前記カウンタ回路のリセット端子に接続されていることを特徴とする請求項６又は７記載のディジタルノイズフィルタ回路。
【請求項１】
入力信号と出力信号との論理レベルを比較し、両者が不一致の場合にゲーティングクロックを供給し、一致の場合に前記ゲーティングクロックの供給を停止するゲーティングクロック生成回路と、
前記ゲーティングクロックが動作クロックとして供給され、前記入力信号のノイズを除去して前記出力信号として出力するノイズフィルタ回路と、
を備えることを特徴とするディジタルノイズフィルタ回路。
【請求項２】
クロックに同期して入力信号を取り込む同期化回路をさらに含み、
前記ゲーティングクロック生成回路は、前記同期化回路により同期化された入力信号と前記出力信号との論理レベルを比較し、前記ゲーティングクロックは前記同期化回路のクロックに同期したクロックであることを特徴とする請求項１記載のディジタルノイズフィルタ回路。
【請求項３】
前記ノイズフィルタ回路が、
前記同期化された入力信号を前記ゲーティングクロックに同期してシフトするシフトレジスタと、
前記シフトレジスタの各段の一致を検出する一致検出回路と、
前記一致回路が一致を検出したときに、前記ゲーティングクロックに同期して前記シフトレジスタ各段のいずれかの信号を前記出力信号として出力するフリップフロップ回路と、
を含むことを特徴とする請求項２記載のディジタルノイズフィルタ回路。
【請求項４】
前記シフトレジスタの初段のシフトクロックには、前記同期化回路のクロックが供給されていることを特徴とする請求項３記載のディジタルノイズフィルタ回路。
【請求項５】
前記一致検出回路が検出する各段には、前記シフトレジスタの初段の入力信号及び最終段の出力信号を含み、前記各段の信号がすべて一致したときに一致を検出することを特徴とする請求項３又は４記載のディジタルノイズフィルタ回路。
【請求項６】
前記ノイズフィルタ回路が、
前記ゲーティングクロックを計数するカウンタ回路と、
前記同期化された入力信号のエッジを検出し、前記カウンタ回路をリセットするエッジ検出回路と、
前記カウンタ回路が所定のカウンタ値に達すると前記同期化された入力信号を前記出力信号として出力するフリップフロップ回路と、
を含むことを特徴とする請求項２記載のディジタルノイズフィルタ回路。
【請求項７】
前記ノイズフィルタ回路が、
前記カウンタのカウンタ値とあらかじめ設定された所定のカウンタ値とを比較する比較器をさらに含み、
前記フリップフロップ回路は、前記比較器が前記所定のカウンタ値に達したことを検出したときに、前記ゲーティングクロックに同期して前記同期化された入力信号を前記出力信号として出力することを特徴とする請求項６記載のディジタルノイズフィルタ回路。
【請求項８】
前記エッジ検出回路が、
前記同期化された入力信号を前記同期化回路のクロックに同期して取り込むエッジ検出用フリップフロップ回路と、
前記同期化された入力信号と前記エッジ検出用フリップフロップ回路の出力信号とが入力される排他的論理和回路と、
を含み、前記排他的論理和回路の出力信号が前記カウンタ回路のリセット端子に接続されていることを特徴とする請求項６又は７記載のディジタルノイズフィルタ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１１−４０７２（Ｐ２０１１−４０７２Ａ）
【公開日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願番号】特願２００９−１４４４８６（Ｐ２００９−１４４４８６）
【出願日】平成２１年６月１７日（２００９．６．１７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願日】平成２１年６月１７日（２００９．６．１７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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