ディスプレイ装置の駆動回路
【課題】回路性能を向上させることができ、信頼性に優れたディスプレイ装置の駆動回路を提供する。
【解決手段】ディスプレイ装置駆動回路は、入力信号をシフトして出力するゲートドライバーを内蔵した駆動回路において、入力のハイレベル信号とロウレベル信号を、ブースティングノードに伝達する入力部と、前記入力部と接続され、前記パルス入力信号をインバーティングするインバータ部と、前記入力部及び前記インバータ部に各々接続され、前記ブースティングノードからブースティング電圧を伝達されてプルアップ信号を出力するプルアップ部と前記インバーティング信号を伝達されてプルダウン信号を出力するプルダウン部よりなるプルアッププルダウン部とを備え、前記インバータ部は、前記プルアップ出力信号が出力される区間で前記ロウレベル信号より低いレベルを一定の期間有する信号を出力する。これにより、回路性能と信頼性を向上させる。
【解決手段】ディスプレイ装置駆動回路は、入力信号をシフトして出力するゲートドライバーを内蔵した駆動回路において、入力のハイレベル信号とロウレベル信号を、ブースティングノードに伝達する入力部と、前記入力部と接続され、前記パルス入力信号をインバーティングするインバータ部と、前記入力部及び前記インバータ部に各々接続され、前記ブースティングノードからブースティング電圧を伝達されてプルアップ信号を出力するプルアップ部と前記インバーティング信号を伝達されてプルダウン信号を出力するプルダウン部よりなるプルアッププルダウン部とを備え、前記インバータ部は、前記プルアップ出力信号が出力される区間で前記ロウレベル信号より低いレベルを一定の期間有する信号を出力する。これにより、回路性能と信頼性を向上させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスプレイ装置の駆動回路に関し、より詳細には、優れた出力特性を示すように回路性能を向上させることができると共に、信頼性に優れたディスプレイ装置の駆動回路に関する。
【背景技術】
【０００２】
一般的に、非晶質シリコン（ａ−Ｓｉ）薄膜トランジスタ（Thin-Film Transistor；以下、ＴＦＴという）を使用する液晶表示装置（ＬＣＤ）パネルの場合、低温ポリシリコンＴＦＴとは異なって、低い移動度の特性に起因して液晶表示装置のパネル内部に画素駆動のための回路を多様に集積することが困難な問題点があった。
【０００３】
このような問題点を克服するために、最近、低い周波数で動作することができる領域をパネル内部に集積する試みが活発になされているが、それらのうちゲートドライバー回路をパネル内部に集積することが最も効率的だと認識されており、製品として市販されている。従来技術によるゲートドライバー回路が集積された液晶表示装置の駆動回路は、同出願人の特許文献１などに開示されている。
【０００４】
液晶表示装置のパネルに集積されるゲートドライバー回路は、低い移動度を克服するために、ＴＦＴの幅を増加させ、ブートストラップという効果を利用するシフトレジスタ回路を形成するようになる。
【０００５】
図１は、一般的なブートストラップ効果を利用するシフトレジスタ回路のブロック図である。ブートストラップ効果を利用するシフトレジスタ回路は、２−フェーズ（2-phase）または４−フェーズ（4-phase）方式を使用することができる。２−フェーズは、シフトレジスタ動作の同期及び電流供給信号用に使用するクロック信号がゲートパルスのハイレベル区間の大きさである１−水平時間に同期して、１８０度位相差を有する２つのクロック信号を使用する方式であり、４−フェーズは、シフトレジスタ動作の同期及び電流供給信号用に使用するクロック信号が１−水平時間に同期することは、２−フェーズ方式と同一であるが、９０度の位相差を有する４種類のクロック信号を使用する方式であって、４−水平時間ごとにハイレベル区間が繰り返されるクロック信号を使用する。
【０００６】
図２の（ａ）は、２−フェーズ、図２の（ｂ）は、４−フェーズ方式を利用する場合のシフトレジスタの波形を示すグラフである。
【０００７】
図１及び図２を参照すれば、入力ブロック１１を通じて前段出力（Ｎ−１またはＮ−２番目の出力が一般的である）を入力された後、入力ブロック１１のＴＦＴをオフ状態に切り替え、ブートストラップノード（Ｐ−ｎｏｄｅ）がフローティングノードになるようにする。次に、水平時間にクロック信号をロウレベル（ＶＧＬ）電圧からハイレベル（ＶＧＨ）電圧に上昇させれば、フローティング状態であったブートストラップノード（Ｐ−ｎｏｄｅ）は、クロック信号とのカップリング効果によって、理想的には略ハイレベル（ＶＧＨ）電圧の２倍程度の電圧レベルまで上昇する（一般的には２ＶＧＨ−ａ）。
【０００８】
この際、ブートストラップ効果によって上昇した電圧が出力ＴＦＴ Ｔ１１のゲートノードに印加されるので、出力ＴＦＴ Ｔ１１は、多くの電流を流すことができるようになり、クロック信号が上昇／下降遅延時間の大きい損失なしに、出力ノードに出力され、入力信号と出力信号との間には、１−水平時間だけ信号遅延が発生するので、シフトレジスタ回路として動作可能になる。
【０００９】
次に、従来技術によるゲートドライバー回路が内蔵された駆動回路を同出願人の特許文献１を例にとって説明する。図３は、特許文献１の液晶表示装置の駆動回路である。
【００１０】
図３を参照すれば、従来の駆動回路は、８つの薄膜トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７、Ｔ８と２つのキャパシタＣ１、Ｃ２とで構成される。図３の駆動回路は、ゲートハイレベル電圧を生成するプルアップ（Pull-up）部Ｔ３と、ゲートロウレベル電圧を生成するプルダウン（Pull-down）部Ｔ２、Ｔ４とを備えるプルアッププルダウン回路部Ｔ２、Ｔ３、Ｔ４；１３０を有し、プルダウン機能を具現するためには、ＮＴＦＴインバータ回路Ｔ５、Ｔ６の出力をコントロール信号として利用するようになっている。
【００１１】
ところが、インバータ回路Ｔ５、Ｔ６の出力信号Ｘは、プルダウン部Ｔ２、Ｔ４のＴＦＴゲートノードに印加され、この際、ゲート電圧が高いほど回路性能が向上するが、ゲートノードバイアス電圧によるストレスに起因してＴＦＴの劣化が進行し、信頼性の低下が発生する短所を有するようになる。通常、プルダウン部Ｔ２、Ｔ４のＴＦＴがオフされるとき、ＴＦＴのＶｇｓは、０Ｖ以上になる場合が多く、この場合、漏洩電流が存在する。
【００１２】
図４は、ＴＦＴのＩ−Ｖ特性において移動度が増加するか、しきい電圧Ｖｔｈが減少する場合、漏洩電流が増加する現象を説明するための模式図である。図４に示されたように、ＴＦＴのＩ−Ｖ特性は、移動度が増加するか、しきい電圧Ｖｔｈが減少すれば、ＴＦＴのＶｇｓが０Ｖ以上の場合、漏洩電流が増加し、回路性能を低下させる。
【００１３】
また、プルダウン部Ｔ２、Ｔ４の回路内部に存在する回路漏洩電流成分で集積されたゲートドライバーの出力がハイレベルの区間において、しきい電圧Ｖｔｈが小さく、高温などの移動度の増加要因が発生すれば、ゲートドライバー出力が減衰されて出力される現象が発生する。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】韓国特許登録第７０５６２８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
本発明は、前述のような問題点を解決するためになされたもので、その目的は、優れた出力特性を示すように回路性能を向上させることができると共に、信頼性に優れたディスプレイ装置の駆動回路を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明の第１態様は、入力信号をシフトして出力するゲートドライバーを内蔵したディスプレイ装置の駆動回路において、ハイレベル信号とロウレベル信号よりなるパルス入力信号を入力されて、ブースティングノード(ブートストラップノード)に伝達する入力部と；前記入力部と接続され、前記パルス入力信号をインバーティングしてインバーティング信号を出力するインバータ部と；前記入力部及び前記インバータ部に各々接続され、前記ブースティングノードからブースティング電圧を伝達されてプルアップ出力信号を出力するプルアップ部と前記インバーティング信号を伝達されてプルダウン出力信号を出力するプルダウン部よりなるプルアッププルダウン部と；を備え、前記インバータ部は、前記プルアップ出力信号が出力される区間で前記ロウレベル信号より低いレベルを一定の期間有する信号を出力するディスプレイ装置の駆動回路を提供する。
【００１７】
ここで、前記インバータ部は、前記プルダウン出力信号が出力される区間で一定の期間オーバーシュートを出力することが好ましい。
【００１８】
本発明の第２態様は、入力信号をシフトして出力するゲートドライバーを内蔵したディスプレイ装置の駆動回路において、第１及び第２ブロックよりなり、前記第１ブロックは、ハイレベル信号とロウレベル信号よりなるパルス入力信号を入力されて、第１ブースティングノードに伝達する第１入力部と；前記第１入力部と接続され、前記パルス入力信号をインバーティングしてインバーティング信号を出力するインバータ部と；前記第１入力部及び前記インバータ部に各々接続され、前記第１ブースティングノードからブースティング電圧を伝達されてプルアップ出力信号を出力する第１プルアップ部と前記インバーティング信号を伝達されてプルダウン出力信号を出力する第１プルダウン部よりなる第１プルアッププルダウン部と；を備え、前記第２ブロックは、前記第１ブロックの出力信号を入力されて、第２ブースティングノードに伝達する第２入力部と；前記第２ブースティングノードからブースティング電圧を伝達されてプルアップ出力信号を出力する第２プルアップ部と、前記インバータ部と共有され、前記インバーティング信号を伝達されてプルダウン出力信号を出力する第２プルダウン部よりなる第２プルアッププルダウン部と；を備え、前記インバータ部は、前記プルアップ出力信号が出力される区間で前記ロウレベル信号より低いレベルを一定の期間有する信号を出力するディスプレイ装置の駆動回路を提供する。
【発明の効果】
【００１９】
以上説明したような本発明のディスプレイ装置の駆動回路によれば、シフトレジスタのプルダウン機能ブロック内のＴＦＴのゲートノードに印加されるインバータブロックの出力波形をオーバーシュート形態の波形で形成し、ゲートノードのバイアスストレス電圧を低下させ、寿命を増加させることができる。
【００２０】
また、回路内部の漏洩電流成分を除去し、高温やしきい電圧が低い場合などのＴＦＴ漏洩電流の増加要因が発生したときにも、ゲート出力波形の減衰現象なしに、優れた特性を有するという利点がある。
【図面の簡単な説明】
【００２１】
【図１】一般的なブートストラップ効果を利用するシフトレジスタ回路のブロック図である。
【図２】（ａ）は、２−フェーズ、（ｂ）は、４−フェーズ方式を利用する場合のシフトレジスタの波形を示すグラフである。
【図３】特許文献１の液晶表示装置の駆動回路である。
【図４】ＴＦＴのＩ−Ｖ特性において移動度が増加するか、しきい電圧が減少する場合、漏洩電流が増加する現象を説明するための模式図である。
【図５】本発明の第１実施例によるディスプレイ装置の駆動回路のブロック図である。
【図６】図５のインバータ部２２０の詳細構成図である。
【図７】図６のインバータで出力される出力波形が従来技術と比べて変化する状況を説明するための図である。
【図８】本発明の第１実施例によるディスプレイ装置の駆動回路の一具現例を示す図である。
【図９ａ】本発明の第１実施例によるディスプレイ装置の駆動回路が基板の一側にのみ配置されている状況を示す。
【図９ｂ】図９ａのタイミング図である。
【図１０ａ】本発明の第１実施例によるディスプレイ装置の駆動回路が両側に分けられて基板上に配置された状況を概念的に示す概念図である。
【図１０ｂ】図１０ａのタイミング図である。
【図１１ａ】従来技術と本発明の第１実施例によるＰ−ノード、Ｘ−ノード及び出力波形をＳｐｉｃｅシミュレーションした結果を示すグラフである。
【図１１ｂ】従来技術と本発明の第１実施例によるＰ−ノード、Ｘ−ノード及び出力波形をＳｐｉｃｅシミュレーションした結果を示すグラフである。
【図１２】本発明の第２実施例によるディスプレイ装置の駆動回路の一具現例を示す図である。
【図１３ａ】本発明の第２実施例によってディスプレイ駆動部が両側に分けられて基板上に配置された状況を概念的に示す概念図である。
【図１３ｂ】図１３ａのタイミング図である。
【図１４】本発明の第２実施例に適用された第１及び第２ブロックのＰ−ノード、Ｐ'−ノード及びＸ−ノードの波形を示すグラフである。
【図１５】本発明の第１実施例及び本発明の第２実施例によるＰ−ノード、Ｘ−ノード及び出力波形をＳｐｉｃｅシミュレーションした結果を示すグラフである。
【図１６】本発明の第３実施例によるディスプレイ装置の駆動回路の一具現例を示す図である。
【図１７】本発明の第３実施例によるディスプレイ装置の駆動回路の出力波形を示すグラフである。
【発明を実施するための形態】
【００２２】
以下、添付の図面を参照して本発明の実施例を詳細に説明する。しかし、下記に例示する本発明の実施例は、様々な他の形態に変形されることができ、本発明の範囲が下記実施例に限定されるものではない。本発明の実施例は、この技術分野における通常の知識を有する者に本発明をさらに完全に説明するために提供されるものである。
【００２３】
まず、本発明の実施例に適用されたディスプレイ装置は、 ＴＦＴを使用するディスプレイならば、特に限定されなく様々に適用可能であり, 例えば、ＥＰＤ（Electric Paper Display）、 液晶表示装置、 AMOLED(Active Matrix Organic Light Emitting Diode) などに適用可能である。
【００２４】
ここで、ＥＰＤ（Electric Paper DisplayまたはElectrophoretic Display、電気泳動ディスプレイ）装置は、通常、電子ブック及び電子新聞などのように、ストレスを受けずに“読み取り”が楽な平板表示装置の１つであって、溶媒に懸濁された荷電粒子に影響を与える電気泳動現象に基づいた非自発光型装置である。
【００２５】
このようなＥＰＤ装置は、一般的に、一対の対向し、分離された基板と、前記一対の基板に各々設けられる電極とを含み、前記電極のうち少なくとも１つの電極は透明である。また、前記一対の対向する基板の間には電気泳動素子を具備し、前記電気泳動素子の内部には、誘電溶媒と、該誘電溶媒に分散された荷電粒子とを含む。
【００２６】
これにより、前記基板に設けられた電極を通じて互いに異なる電圧を各々印加すれば、荷電粒子は、荷電された極性と反対極性を有する基板に引力によって移動するようになる。この場合、透明な電極を含む基板に現われる色は、前記誘電溶媒及び荷電粒子の着色状態及び前記荷電粒子の誘電溶媒内での配列状態などによって決定される。
【００２７】
このようなＥＰＤ装置は、複数の走査線及びデータ信号線が交差するピクセル領域に、前記走査線及びデータ信号線を通じて選択信号及びデータ信号を各々印加し、前記複数のピクセルが所定のグレースケールで画像を具現するようにする。この場合、ＥＰＤ装置は、各ピクセルに印加されるデータ信号を制御するためにトランジスタ素子を具備し、前記トランジスタ素子は、一般的に薄膜トランジスタ（ＴＦＴ）よりなる。
【００２８】
（第１実施例）
図５は、本発明の第１実施例によるディスプレイ装置の駆動回路のブロック図である。
図５を参照すれば、本発明の第１実施例によるディスプレイ装置の駆動回路は、大きく入力部２１０、インバータ部２２０及びプルアッププルダウン回路部２４０などを備えて構成される。
【００２９】
ここで、入力部２１０は、ハイレベルＶＧＨとロウレベルＶＧＬを有するパルス入力信号を入力されて、ブースティングノード（Ｐ−ノード）に伝達し、インバータ部２２０は、入力部２１０と接続され、パルス入力信号をインバーティングして、インバーティング信号をＸ−ノードに出力する。
【００３０】
プルアッププルダウン回路部２４０は、入力部２１０及びインバータ部２２０に各々接続され、ブースティングノード（Ｐ−ノード）からブースティング電圧を伝達されてプルアップ出力信号を出力するプルアップ部２４０ａと、インバーティング信号を伝達されてプルダウン出力信号を出力するプルダウン部２４０ｂとを備える。
【００３１】
ここで、インバータ部２２０は、プルアップ出力信号が出力される区間で入力部２１０に入力されたパルス入力信号のロウレベルＶＧＬより低いレベルＬＶＧＬを一定の期間有する信号を出力する。ＬＶＧＬ電圧は、ＶＧＬに比べて略３Ｖ乃至６Ｖ程度の電圧を有することが効果的である。
【００３２】
入力部２１０は、飽和モードのＴＦＴを使用してダイオード形態の入力スイッチを有する場合が効果的であり、入力信号がハイレベルＶＧＨの場合には、信号入力が印加され、入力信号がロウレベルＶＧＬの場合には、信号入力が遮断され、信号が入力された後には、フローティング状態を維持する機能を行う。
【００３３】
プルアップ部２４０ａは、ゲート出力波形のハイレベル電圧を生成するための電源ソースとしてクロック信号を使用するようになり、クロック信号の電圧レベルは、ゲート駆動電圧のハイ／ロウ、すなわちＶＧＨ／ＶＧＬの２レベルパルス形態を有するようになる。クロック波形のデューティー比は、略２０％乃至５０％を有するようになり、前述したように、駆動方式によって２−フェーズまたは４−フェーズ信号が使用されることができる。
【００３４】
図６は、図５のインバータ部２２０の詳細構成図であり、図７は、図６のインバータで出力される出力波形が従来技術に比べて変化する状況を説明するための図である。図７の左側は、従来技術による出力波形、図７の右側は、本発明による出力波形を示している。
【００３５】
図６を参照すれば、インバータ部２２０は、ＴＦＴ Ｔ２１、Ｔ２２、Ｔ２３を具備し、Ｖｂｉａｓと入力信号（Ｉｎｐｕｔ）と図５のブートストラップノード（Ｐ−ノード）を入力にし、Ｘ−ノードに出力信号を伝達する。
【００３６】
ここで、従来技術との大きい差異点は、ＴＦＴ Ｔ２３が追加され、このＴＦＴ Ｔ２３のゲート端子は、ブートストラップノード（Ｐ−ノード）に連結され、ソース端子は、ＴＦＴ Ｔ２２のソース端子の電圧レベルＶＧＬより低い電圧レベルＬＶＧＬに連結される。また、ＴＦＴ Ｔ２１のドレインが連結される電圧レベルＶｂｉａｓは、前述したように、Ｘ−ノード出力信号がオフレベル維持のためのＴＦＴ Ｔ２１が正常駆動をすることに適したレベルを有するようにすることができる電圧レベル（約４〜５Ｖ程度）を有するように設定する。
【００３７】
インバータ部２２０は、従来技術の場合、入力電圧のみをコントロール信号として使用してＶＧＬレベルを出力したインバータ回路をブートストラップノードであるＰ−ノードをコントロール信号として使用し、ＬＶＧＬ（Ｌｏｗｅｒ ＶＧＬ）信号を使用してインバータ回路出力をＶＧＬより低い電位に作り、プルダウン機能ブロック内のＴＦＴのＶｇｓを負数に作って、漏洩電流を低減する方式で、高温及びしきい電圧Ｖｔｈの減少による回路の不安定要因を除去している。
【００３８】
図８は、本発明の第１実施例によるディスプレイ装置の駆動回路の一具現例を示す図である。図８は、基本的な薄膜トランジスタＴＦＴ及びキャパシタンスのみを示した図であって、図示しない回路ブロックが存在することができるが、発明の核心的な思想の言及に不要な部分を省略して図示した。また、図８のディスプレイ装置の駆動回路は、９つの薄膜トランジスタＴＦＴと２つのキャパシタとで構成された場合を例にとって説明し、各薄膜トランジスタの大きさは、互いに異なってもよく、追加的な構成が含まれてもよい。
【００３９】
図８のディスプレイ装置の駆動回路は、薄膜トランジスタＴ３１、Ｔ３２、Ｔ３３、Ｔ３４、Ｔ３５、Ｔ３６、Ｔ３７、Ｔ３８、Ｔ３９と、２つのキャパシタＣ３１、Ｃ３２とで構成される。
【００４０】
ここで、第１トランジスタＴ３１は、Ｎ−１またはＮ−２番目のゲートラインの出力端にドレイン端子とゲート端子が共通で連結される。
【００４１】
第２トランジスタＴ３２は、ドレイン端子が第１トランジスタＴ３１のソース端子と連結されてＰ−ノードＰを成し、ソース端子がＶＧＬ端に連結される。
【００４２】
第１キャパシタＣ３１は、第１電極にクロック信号ＣＬＫが印加され、第２電極がＰ−ノードに連結される。
【００４３】
第３トランジスタＴ３３は、ゲート端子がＰ−ノードに連結され、ドレイン端子にクロック信号ＣＬＫの反転信号ＣＬＫＢが印加され、ソース端子は、Ｎ番目のゲートラインに連結される。
【００４４】
第４トランジスタＴ３４は、ゲートが第２トランジスタＴ３２のゲートと連結されてＸ−ノードを成し、ドレイン端子は、前記Ｎ番目のゲートラインに連結され、ソース端子が前記ＶＧＬ端に連結される。
【００４５】
第５トランジスタＴ３５は、Ｖｂｉａｓ端子にゲート端子とドレイン端子が共通で連結され、ソース端子がＸ−ノードに連結される。
【００４６】
第６トランジスタＴ３６は、Ｘ−ノードと前記ＶＧＬ端との間に連結され、ゲート端子は、第１トランジスタＴ３１のドレイン端子に連結される。
【００４７】
第２キャパシタＣ３２は、Ｘ−ノードと第６トランジスタＴ３６のゲートとの間に連結される。
【００４８】
また、説明の便宜のために、図３の従来技術による駆動回路との差異点を主として説明すれば、インバータ部２４０の構成に第９トランジスタＴ３９が含まれた構成が核心的な差異である。第９トランジスタＴ３９は、ゲート端子がＰ−ノードに連結され、ドレイン端子がＸ−ノードに連結され、ソース端子がＶＧＬ電圧より低いＬＶＧＬ端に連結される。
【００４９】
また、第７トランジスタＴ３７と第８トランジスタＴ３８は、リセット機能のために追加されることができる。第７トランジスタＴ３７は、ゲート端子がＮ＋１番目のゲートラインに連結され、Ｐ−ノードとＶＧＬ端との間に第２トランジスタＴ３２と並列を成すように連結される。また、第８トランジスタＴ３８は、ゲート端子が前記Ｎ＋１番目のゲートラインに連結され、Ｖｂｉａｓ端子とＸ−ノードとの間に連結される。
【００５０】
図９ａは、本発明の第１実施例によるディスプレイ装置の駆動回路が基板の一側にのみ配置されている状況を図示し、図９ｂは、図９ａのタイミング図である。
【００５１】
図９ａの配置状況は、２−フェーズ駆動の場合に適用される方式であり、４−フェーズ駆動の場合には、ディスプレイ装置の駆動回路が両側に分けられて（ＯＤＤ、ＥＶＥＮに区分）、基板上に配置される方式が適用される（図１０参照）。両者の間では、入力信号（Ｉｎｐｕｔ）及びリセットタイミング（reset timing）は、実施例によって多少異なることが可能である。
【００５２】
図９ａ及び図９ｂを参照すれば、Ｇ１ブロック、Ｇ２ブロック、Ｇ３ブロック、・・・順に基板の一側に全部配置される構造である。
【００５３】
図８、図９ａ及び図９ｂを参照して説明すれば、Ｎ−１（Ｉｎｐｕｔ）にＳＴＰ信号が入力され、クロック信号ＣＬＫとクロック信号の反転信号ＣＬＫＢによってＰ−ノードＰとＸ−ノードＸは、タイミング図に示されたように、２−フェーズ駆動を行う。
【００５４】
前述した説明において、Ｐ−ノードとＸ−ノードの図示は、説明の便宜のために１番目のブロックＧ１での状況のみを示している。したがって、実際に２番目、３番目のブロックなどそれ以後のブロックでは、Ｐ−ノードとＸ−ノードのタイミングは、１周期ずつシフトされる。
【００５５】
このように構成された本発明のディスプレイ装置の駆動回路の動作をさらに詳しく説明する。
【００５６】
図８を参照して回路動作を順に記述すれば、まず、Ｎ−１番目の回路（図示せず）の出力信号Ｎ−１（Ｉｎｐｕｔ）が第１トランジスタＴ３１のドレイン端子を通じて入力される。
【００５７】
第１トランジスタＴ３１を通じてＮ−１番目の回路の出力信号（本駆動回路であるＮ番目の回路を基準に見る時は入力信号になる）が入力されれば、クロック信号ＣＬＫも前記入力信号に同期して入力される。
【００５８】
前記入力信号がハイレベルＶＧＨの信号なら、第１トランジスタＴ３１と第６トランジスタＴ３６は、ターン−オン状態となり、Ｐ−ノードは、ポジティブレベルとなり、電圧は、ハイレベルＶＧＨ電圧から第１トランジスタＴ３１のしきい電圧を引いた分の電位ＶＧＨ−ａとなる。
【００５９】
一方、出力信号は、Ｘ−ノードがハイレベルＶＧＨであり、第３トランジスタＴ３３がターン−オフを維持するので、ロウレベルＶＧＬを維持する。第２キャパシタＣ３２は、充電される。
【００６０】
この際、入力信号がロウレベルＶＧＬの信号となり、第１トランジスタＴ３１及び第６トランジスタＴ３６は、ターン−オフ状態となり、第３トランジスタＴ３３は、Ｐ−ノードのハイレベルＶＧＨ電圧によってターン−オンされ、ＣＬＫＢ信号がハイレベルＶＧＨなので、出力は、ハイレベルＶＧＨを有するようになる。
【００６１】
一方、第９トランジスタＴ３９のゲート端子は、Ｐ−ノードに連結され、ソース端子は、ロウレベルＶＧＬ電圧より低い電圧レベルＬＶＧＬに連結される。このような構成によって、Ｘ−ノードは、図９ｂのようなプロフィルを有することができるようになる。
【００６２】
一方、Ｎ＋１番目の回路の出力信号がリセット信号として第７トランジスタＴ３７及び第８トランジスタＴ３８に印加されれば、Ｐ−ノードは、ロウレベルとなり、第５トランジスタＴ３５の影響によりＸ−ノードの電圧がハイ（Ｈｉｇｈ）状態となり、且つ第２トランジスタＴ３２及び第４トランジスタＴ３４がオン状態を維持することができるようになり、出力波形のオフ電圧を維持することができるようになる。
【００６３】
この際、第２キャパシタＣ３２のキャパシタンスの役目は、Ｘ−ノード点での電位レベルを維持し安定化させるための目的で形成され、第１キャパシタＣ３１のキャパシタンスは、出力信号（Ｏｕｔｐｕｔ）のオフレベル特性を安定化させるための機能で形成される。
【００６４】
一方、ブートストラップキャパシタＣ３３は、駆動電圧が充分に高いため、第３トランジスタＴ３３を駆動するに十分なブートストラップが生じることができる場合、選択的に除去することもできる。
【００６５】
図１０ａは、本発明の第１実施例によるディスプレイ装置の駆動回路が基板の両側に配置されている状況を示しており、図１０ｂは、図１０ａのタイミング図である。
【００６６】
図１０ａの配置状況は、４−フェーズ駆動の場合には、ディスプレイ装置の駆動回路が両側に分けられて（ＯＤＤ、ＥＶＥＮに区分）、基板上に配置される方式である。図８、図１０ａ及び図１０ｂを参照して説明すれば、図８のディスプレイ装置の駆動回路は、右側にＧ１ブロック、Ｇ３ブロックなど奇数番目のブロックが配置され、左側にＧ２ブロック、Ｇ４ブロックなど偶数番目のブロックが配置される。
【００６７】
まず、ＳＴＰ＿Ｏ信号が図８のＮ−１（Ｉｎｐｕｔ）に入力され、クロック信号ＣＬＫ（Ｏ）とクロック信号の反転信号ＣＬＫＢ（Ｏ）によってＰ−ノードＰとＸ−ノードＸは、タイミング図に示されたように、４−フェーズ駆動を行う。その結果、Ｇ１ブロックのゲート出力信号Ｇｏｕｔ（１）を出力する。
【００６８】
一方、ＳＴＰ＿Ｅ信号によってＧ２ブロックもＧ１ブロックの場合と同一の方式でＧ２ブロックのゲート出力信号Ｇｏｕｔ（２）を出力する。
【００６９】
一方、Ｇ１ブロック、Ｇ３ブロック、Ｇ５ブロックなど奇数番目の各ブロックは、互いに連結され、入力信号が前のブロックから入力され、前のブロックにリセット信号を出力する構成となっている。これは、Ｇ２ブロック、Ｇ４ブロック、Ｇ６ブロックなど偶数番目の各ブロックも同一の構成となっている。
【００７０】
一方、前述した説明で、Ｐ−ノードとＸ−ノードの図示は、説明の便宜のために１番目のブロックＧ１での状況のみを図示している。したがって、実際に２番目以後のブロックでは、Ｐ−ノードとＸ−ノードのタイミングは、１周期ずつシフトされる。
【００７１】
一方、図１０ａの配置構造においても、図８のブロックは、入出力される時に連結される側方ブロックが変わるだけで、ほぼ類似している。但し、図８において、第１キャパシタＣ３１であるブートストラップキャパシタは除去されることができる。ブートストラップキャパシタＣ３３は、駆動電圧が充分に高いため、第３トランジスタＴ３３を駆動するのに十分なブートストラップが生じることができる場合、選択的に除去されることもできる。
【００７２】
図１１ａ及び図１１ｂは、従来技術と本発明の第１実施例によるＰ−ノード、Ｘ−ノード及び出力波形をＳｐｉｃｅシミュレーションした結果を示すグラフである。
【００７３】
図１１ａを参照すれば、トランジスタの漏洩電流が大きいか、しきい電圧Ｖｔｈが小さい場合、ブートストラップノードＰ−ノードのフローティング電位が崩れ出力波形が正確に出力されないが、本発明の第１実施例において図１１ｂの場合は、ブートストラップされるノードであるＰ−ノードＰの電位がそのまま維持されるので、ゲート出力波形が安定的に現れることを確認することができる。
【００７４】
（第２実施例）
まず、本発明の第２実施例による駆動回路は、前述の第１実施例の駆動回路構造でディスプレイパネル両側のデッドスペースを減らすために、前述の第１実施例においてＸ−ノードを制御する部分を２つの端が共有することによって、Ｘ−ノードを制御するＴＦＴの個数を低減し、デッドスペースを効果的に低減することができるようにしたものである。
【００７５】
図１２は、本発明の第２実施例によるディスプレイ装置の駆動回路の一具現例を示す図であって、前述の第１実施例と比べて出力波形を送る２つのブロックのインバータ部を１つの端にまとめて使用する構成を示す図である。
【００７６】
このような構造では、基板上の一側には、第１ブロック１ Ｂｌｏｃｋと第２ブロック２ Ｂｌｏｃｋが繰り返して連続的に形成され、各ブロックが順に奇数番目のゲートラインと各々連結され、基板の他側には、基板を間に置いて第１ブロック１ Ｂｌｏｃｋと第２ブロック２ Ｂｌｏｃｋが繰り返して連続的に形成され、各ブロックが順に偶数番目のゲートラインと各々連結されている。
【００７７】
下記説明では、第１ブロック１ Ｂｌｏｃｋと第２ブロック２ Ｂｌｏｃｋが任意の第Ｎゲートライン及び第Ｎ＋２ゲートラインに各々接続された場合を例にとって説明する。
【００７８】
第２実施例の場合、２つの出力波形を出す端をまとめて使用するので、２−フェーズ方式は使いにくい点があり、基本的に４−フェーズ駆動方式を使用する。第１ブロックと第２ブロックがリセット（Ｒｅｓｅｔ）を行う時、Ｎ＋３番目の出力波形とするので、２−フェーズ方式の場合、所望しない波形が出力される可能性があるからである。
【００７９】
すなわち、Ｎ段シフトレジスタのインバータ部をＮ＋２段と共有することで、第一のブロックのＸ−ノードは、次のブロックが共有し、リセットをＮ＋３番目の信号として受けることによって、Ｘ−ノードの電圧を制御する３つのＴＦＴを除去することができ、それによって、回路の面積を低減し、消費電力を効果的に減少させることができる。
【００８０】
図１３ａは、本発明の実施例によってディスプレイ駆動部が両側に分けられて（ＯＤＤ、ＥＶＥＮに区分）、基板上に配置された状況を概念的に示す概念図である。図１３ａによれば、前述した図１０の第１ブロック１ Ｂｌｏｃｋと第２ブロック２ Ｂｌｏｃｋは、例えば、各々Ｇ１ブロック、Ｇ３ブロックに対応することができる。
【００８１】
図１３ａを参照すれば、第１ブロックＧ１と第２ブロックＧ３は、１つのグループを形成し、このような各グループは、基板の左側に配置され、ＳＴＰ（Ｏ）（スタート信号＿奇数）によって駆動され、同一のグループが基板の右側に配置され、ＳＴＰ（Ｅ）（スタート信号＿偶数）によって駆動される。
【００８２】
このような構成においては、２つのブロックが１つのグループを形成し、Ｘ−ノードを互いに共有し、１つのグループは、同じタイミングでリセットされる。また、１つのグループで２番目のブロックのゲート出力信号が出力された後、１Ｈ信号後にリセット信号が入力される。例えば、Ｇ１、Ｇ３ブロックの場合、Ｇ４のゲート出力信号がリセット信号として入力され、Ｇ２、Ｇ４ブロックの場合、Ｇ５のゲート出力信号がリセット信号として入力される。
【００８３】
また、各グループ（２つのブロック）の２番目のブロックは、同じブロック内の一番目のゲート出力を入力信号として使用し、各グループ（２つのブロック）の１番目のブロックは、１ゲートライン前段のゲート出力信号を入力信号として使用する。Ｇ５ブロックは、Ｇ４ゲート出力を入力信号として使用し、Ｇ６ブロックは、Ｇ５ゲート出力を入力信号として使用する。
【００８４】
図１３ｂは、図１３ａのディスプレイ駆動装置を説明するための波形信号である。図１３ａ及び図１３ｂを参照してさらに詳しく具現例を説明する。
【００８５】
まず、ＳＴＰ＿Ｏ信号が入力されれば、Ｇ１ブロックのＰ−ノードがプリチャージされる。次に、ＣＬＫ（Ｏ）がハイレベルになり、Ｇｏｕｔ（１）が出力される。次に、Ｇ３ブロックがプリチャージされ、ＣＬＫＢ信号がハイになれば、Ｇｏｕｔ（３）が出力される。一方、Ｇｏｕｔ（４）の出力信号をリセット信号として利用してＧ１ブロックとＧ３ブロックはリセットされる。
【００８６】
ＳＴＰ＿Ｅ信号が入力されれば、Ｇ２ブロックのＰ−ノードがプリチャージされる。次に、ＣＬＫＥがハイレベルになり、Ｇｏｕｔ（２）が出力される。次に、Ｇ４ブロックがプリチャージされ、ＣＬＫＢ信号がハイになれば、Ｇｏｕｔ（４）が出力される。Ｇｏｕｔ（５）の出力信号をリセット信号として利用してＧ２ブロックとＧ４ブロックはリセットされる。
【００８７】
一方、前述した説明において、Ｐ−ノード、Ｐ’−ノード、Ｘ−ノードの図示は、説明の便宜のために１番目のブロックＧ１での状況のみを示している。したがって、実際に２番目以後のブロックでは、Ｐ−ノード、Ｐ’−ノード及びＸ−ノードのタイミングは、１周期ずつシフトされる。
【００８８】
以下、第１ブロック１ Ｂｌｏｃｋと第２ブロック２ Ｂｌｏｃｋの詳細構成を詳しく説明する。
【００８９】
図１２を参照すれば、本発明の第２実施例によるディスプレイ装置の駆動回路は、大きく第１ブロック１ Ｂｌｏｃｋと第２ブロック２ Ｂｌｏｃｋとで構成され、第１ブロック１ Ｂｌｏｃｋは、９つの薄膜トランジスタＴ４１、Ｔ４２、Ｔ４３、Ｔ４４、Ｔ４５、Ｔ４６、Ｔ４７、Ｔ４８、Ｔ４９と１つのキャパシタＣ４１とで構成され、第２ブロック２ Ｂｌｏｃｋは、６つの薄膜トランジスタＴ５１、Ｔ５２、Ｔ５３、Ｔ５４、Ｔ５５、Ｔ５６で構成される。
【００９０】
ここで、第１ブロック１ Ｂｌｏｃｋの連結を具体的に記述すれば、まず、第１トランジスタＴ４１、第２トランジスタＴ４２、第４トランジスタＴ４４、第５トランジスタＴ４５、第６トランジスタＴ４６及び第９トランジスタＴ４９は、前述の第１実施例での第１トランジスタＴ３１、第２トランジスタＴ３２、第４トランジスタＴ３４、第５トランジスタＴ３５、第６トランジスタＴ３６及び第９トランジスタＴ３９と連結関係及び作用効果が同一なので、これに対する説明は省略する。
【００９１】
第３トランジスタＴ４３は、ゲート端子がＰ−ノードに連結され、ドレイン端子にクロック信号ＣＬＫが印加され、ソース端子は、Ｎ番目のゲートラインに連結される。
【００９２】
第１キャパシタＣ４１は、第３トランジスタＴ４３のゲート端子とソース端子に連結される。
【００９３】
第２ブロック２ Ｂｌｏｃｋの連結を具体的に記述すれば、第１０トランジスタＴ５１は、第１ブロック１ Ｂｌｏｃｋの第３トランジスタＴ４３のソース端子にドレイン端子とゲート端子が共通で連結される。
【００９４】
第１１トランジスタＴ５２は、ドレイン端子が第１０トランジスタＴ５１のソース端子と連結されてＰ−ノードを成し、ソース端子がＶＧＬ端に連結され、ゲート端子は、第１ブロック１ Ｂｌｏｃｋの第２及び第４トランジスタＴ４２、Ｔ４４のゲート端子と連結されて共にＸ−ノードを成す。
【００９５】
第１２トランジスタＴ５３は、ゲート端子がＰ−ノードに連結され、ドレイン端子にクロック信号ＣＬＫに２−フェーズシフトされた反転信号ＣＬＫＢが印加され、ソース端子は、Ｎ＋２番目のゲートラインに連結される。
【００９６】
第１３トランジスタＴ５４は、ゲートが第１１トランジスタＴ５２のゲートと連結され、第１ブロック１ Ｂｌｏｃｋの第２及び第４トランジスタＴ４２、Ｔ４４のゲートとともにＸ−ノードを成し、ドレイン端子は、前記Ｎ＋２番目のゲートラインに連結され、ソース端子が前記ＶＧＬ端に連結される。
【００９７】
第１４トランジスタＴ５５は、ゲート端子が前記Ｎ＋３番目のゲートラインに連結され、ドレイン端子がＰ−ノードに連結され、ソース端子が前記ＶＧＬ端に連結される。
【００９８】
第１５トランジスタＴ５６は、ゲート端子がＰ−ノードに連結され、ドレイン端子がＸ−ノードに連結され、ソース端子がＶＧＬ電圧より低いＬＶＧＬ端に連結される。
【００９９】
前述のように、第１及び第２ブロック１ Ｂｌｏｃｋ及び２ Ｂｌｏｃｋで構成された駆動回路は、ディスプレイ装置、例えば、非晶質シリコン（ａ−Ｓｉ）ＴＦＴを使用する液晶表示装置（ＬＣＤ）に適用することが好ましいが、これに限定されず、例えば、ＥＰＤ（Electric Paper Display）装置にも適用可能である。
【０１００】
この際、液晶表示装置（ＬＣＤ）とＥＰＤ装置は、駆動電圧で差異を示す。例えば、基本モバイル液晶表示装置（ＬＣＤ）の場合、Ｖｂｉａｓ＝５Ｖ、ＶＧＬ＝−１０Ｖ、ＬＶＧＬ＝−１３Ｖ、ＶＧＨ＝１５Ｖの駆動電圧を有し、ＥＰＤ装置の場合、Ｖｂｉａｓ＝４Ｖ、ＶＧＬ＝−２０Ｖ、ＬＶＧＬ＝−２４Ｖ、ＶＧＨ＝２２Ｖの駆動電圧を有する。この駆動電圧の差異によって、ＥＰＤ装置の場合、液晶ディスプレイ（ＬＣＤ）の駆動に比べていくつか有利な側面を示す。
【０１０１】
すなわち、出力波形のノイズは、第２及び第４トランジスタＴ４２、Ｔ４４がオン状態でＰ−ノード電圧と出力波形の電圧がオフ電圧に下る場合に減少する。これは、Ｘ−ノードのハイ電圧とＶＧＬの電圧差がしきい電圧Ｖｔｈより充分に大きいため、第２及び第４トランジスタＴ４２、Ｔ４４が充分に飽和状態に駆動されなければならない。
【０１０２】
Ｘ−ノードの電圧は、インバータ端の第５トランジスタＴ４５と第６トランジスタＴ４６、第９トランジスタＴ４９のトランジスタの電圧分配によって定められるようになり、ＥＰＤ装置の場合、液晶表示装置（ＬＣＤ）よりＶｂｉａｓ、ＶＧＬ間の電圧差が大きいため、Ｘ−ノードの電圧を制御することができる範囲が大きくなるようになる。
【０１０３】
低温信頼性条件の場合、しきい電圧Ｖｔｈが正の電圧にシフトするようになり、この際、液晶表示装置（ＬＣＤ）の場合、第２及び第４トランジスタＴ４２、Ｔ４４は、十分な飽和状態に到達しない波形を示す。
【０１０４】
しかし、ＥＰＤ装置の場合、液晶表示装置（ＬＣＤ）に比べて低いＶＧＬ電圧によってしきい電圧Ｖｔｈを克服できる十分な電圧が加えられるので、第２及び第４トランジスタＴ４２、Ｔ４４の駆動が円滑になり、Ｐ−ノードと出力波形のノイズに強い特性を有することができる。
【０１０５】
このような特性に起因して、後述する本発明の第３実施例で提案した構造は、図１６に示されたように、第１４トランジスタＴ５５及び第１５トランジスタＴ５６のトランジスタを追加で除去することができる。これは、リセットトランジスタを使用しない原理を利用したもので、第２ブロック２ Ｂｌｏｃｋの出力波形がノイズに弱くなる可能性があるが、第２及び第４トランジスタＴ４２、Ｔ４４の動作によって最小化することができる。
【０１０６】
このように構成された本発明のディスプレイ装置の駆動回路の一部の動作を説明すれば、次の通りである。第１ブロック１ Ｂｌｏｃｋと第２ブロック２ Ｂｌｏｃｋが任意の第Ｎゲートラインと第Ｎ＋２ゲートラインに各々接続された場合を例にとって説明する。
【０１０７】
図１４は、本発明の第２実施例に適用された第１及び第２ブロックのＰ−ノード、Ｐ'−ノード及びＸ−ノードの波形を示すグラフである。基本動作は、前述の第１実施例の構造と類似しているが、第１ブロックと第２ブロックのリセットをＮ＋３出力の信号として使用することによって、図１４の（ｂ）のように、Ｘ−ノードのロウレベル区間を維持する区間が長くなければならない。
【０１０８】
このために、第２ブロック２ Ｂｌｏｃｋに第１４トランジスタＴ５６を追加することによって、第２ブロック２ Ｂｌｏｃｋにクロック信号が入る時、Ｐ'−ノードのブートストラップに合わせてＸ−ノードＸの電圧をＬＶＧＬレベルに低下させる。
【０１０９】
また、第１及び第２ブロックよりなるグループの駆動周期は、４Ｈであり、各々のクロック信号に合わせて１Ｈずつ２回Ｘ−ノードの電圧をＬＶＧＬレベルにオーバーシュートする。したがって、オーバーシュートは、各々のクロック信号に同期して１Ｈずつ２Ｈ間印加される。
【０１１０】
また、３つのＴＦＴ（第１ブロックのＴ４５、Ｔ４６及びＴ４８に相当する）以外にブートストラップキャパシタ（第１ブロックのＣ４１に相当する）を除去することができる。Ｘ−ノードの電圧を第１ブロック１ Ｂｌｏｃｋの第１キャパシタＣ４１が維持させるので、第２ブロック２ Ｂｌｏｃｋのブートストラップキャパシタは除去されることができる。
【０１１１】
但し、第２ブロック２Ｂｌｏｃｋの出力波形が若干不安定性を示すので、ＶＧＬの電圧を−１２Ｖと従来より２Ｖ程度低下させることによって十分な電圧を確保しなければならないし、従来のブートストラップキャパシタの容量より若干大きい容量の第１キャパシタＣ４１を使用する。これは、第１１及び第１３トランジスタＴ５２、Ｔ５４を確実な動作状態にして、出力波形を安定化させる役目をする。
【０１１２】
本発明の第２実施例では、入力（ｉｎｐｕｔ）とリセット（Ｒｅｓｅｔ）が前述の第１実施例の構造と異なって入るようになる。第１ブロック１ Ｂｌｏｃｋの入力（ｉｎｐｕｔ）は、Ｎ−１番目の入力を受けて、第２ブロック２ Ｂｌｏｃｋの入力は、第１ブロック１ Ｂｌｏｃｋの出力を受けて使用する。また、リセットＲｅｓｅｔの場合、第１ブロック１ Ｂｌｏｃｋと第２ブロック２ Ｂｌｏｃｋが同時に進行されるので、第１ブロック１ Ｂｌｏｃｋで見た時、Ｎ＋３番目の出力をリセットとして使用する。
【０１１３】
図１２、図１３ａ及び図１３ｂを参照して回路動作を順に記述すれば、まず、第１ブロック１ Ｂｌｏｃｋでの動作は、前述の第１実施例と同一なので、これに対する説明は省略する。以下、第２ブロック２ Ｂｌｏｃｋの回路動作について詳細に説明する。
【０１１４】
Ｎ番目の回路、すなわち第１ブロック１ Ｂｌｏｃｋの出力信号が第２ブロック２ Ｂｌｏｃｋの第１０トランジスタＴ５１のドレイン端子を通じて入力される。第１０トランジスタＴ５１を通じてＮ番目の回路の出力信号が入力されれば、クロック信号ＣＬＫも前記入力信号に同期して入力される。
【０１１５】
前記入力信号がハイレベルＶＧＨの信号なら、第１０トランジスタＴ５１は、ターン−オン状態となり、Ｐ−ノードは、ポジティブレベルとなり、電圧は、ＶＧＨ電圧から第１０トランジスタＴ５１のしきい電圧を引いた分の電位ＶＧＨ−ａとなる。
【０１１６】
一方、出力信号は、Ｘ−ノードがロウレベルであり、第３トランジスタＴ４３がターン−オフを維持するので、ロウレベルを維持する。この際、入力信号がロウレベルＶＧＬの信号になり、第１０トランジスタＴ５１がターン−オフ状態となり、第１２トランジスタＴ５３は、Ｐ−ノードのハイレベル電圧によってターンオンされる。
【０１１７】
また、図１４の（ａ）のように、ＣＬＫのハイ区間の時間の間にフローティング状態で電圧を維持するようになる。ＣＬＫＢ信号がハイレベルになれば、出力は、ハイレベルを有するようになる。
【０１１８】
一方、第１５トランジスタＴ５６のゲート端子は、Ｐ−ノードに連結され、ソース端子は、電圧ＶＧＬより低い電圧レベルＬＶＧＬに連結される。このような構成によって、Ｘ−ノードは、図１４の（ｂ）のように、もう一度ロウレベルを維持することができるようになる。
【０１１９】
他方、Ｎ＋３番目の回路の出力信号がリセット信号として第１ブロック１ Ｂｌｏｃｋの第７トランジスタＴ４７と第８トランジスタＴ４８に印加されれば、Ｐ−ノードとＰ−ノードはロウレベルになり、第５トランジスタＴ４５の影響によりＸ−ノードの電圧がハイ状態になり、且つ第２トランジスタＴ４２と第４トランジスタＴ４４がオン状態を維持することができるようになり、出力波形のオフ電圧を維持することができるようになる。
【０１２０】
この際、第１キャパシタＣ４１のキャパシタンスの役目は、ブートストラップが強く生じるようにし、Ｘ−ノード点での電位レベルを維持し安定化させるための目的で形成される。
【０１２１】
図１５は、本発明の第１実施例と本発明の第２実施例によるＰ−ノード、Ｘ−ノード及び出力波形をＳｐｉｃｅシミュレーションした結果を示すグラフである。
【０１２２】
図１５の（ｂ）を参照すれば、図１５の（ａ）と比較する時、ほぼ類似の出力波形を有することが分かる。図１５によって、本発明の第２実施例は、前述の第１実施例と同じく充分に正常駆動することを確認することができる。
【０１２３】
一方、図１５の（ａ）の場合、本発明の第１実施例のゲート出力波形であり、（ｂ）は、本発明の第２実施例のＮ＋２ゲート出力波形である。
【０１２４】
（第３実施例）
図１６は、本発明の第３実施例によるディスプレイ装置の駆動回路の一具現例を示す図である。
【０１２５】
図１６を参照すれば、本発明の第３実施例によるディスプレイ装置の駆動回路は、前述の本発明の第２実施例と比べて第２ブロック２Ｂｌｏｃｋの第１４トランジスタＴ５５及び第１５トランジスタＴ５６を除去したすべての構成要素が第２実施例と同一の構造を有するので、これに対する詳細な構成及び動作原理の説明は、前述の第２実施例を参照する。
【０１２６】
前述したように、第２ブロック２ Ｂｌｏｃｋの第１４トランジスタＴ５５及び第１５トランジスタＴ５６のトランジスタを追加で除去することは、リセットトランジスタを使用しない原理を利用したもので、第２ブロック２ Ｂｌｏｃｋの出力波形がノイズに弱くなる可能性があるが、第１ブロック１ Ｂｌｏｃｋの第２及び第４トランジスタＴ４２、Ｔ４４の動作によって最小化されることができる。
【０１２７】
図１７は、本発明の第３実施例によるディスプレイ装置の駆動回路の出力波形を示すグラフであって、前述の第２実施例と比較した時、ほぼ類似の出力波形を有することが分かる。
【０１２８】
図１７によって本発明の第３実施例において第２ブロック２ Ｂｌｏｃｋの第１４トランジスタＴ５５及び第１５トランジスタＴ５６のトランジスタを追加で除去しても、前述の第２実施例と同じく、充分に正常駆動することを確認することができる。
【０１２９】
前述の本発明によるディスプレイ装置の駆動回路の好ましい実施例について説明したが、本発明は、これに限定されるものではなく、特許請求の範囲と発明の詳細な説明及び添付の図面の範囲内で様々な形態に変形して実施することが可能であり、これも本発明に属する。
【符号の説明】
【０１３０】
２１０ 入力部
２２０ インバータ部
２４０ プルアッププルダウ
【技術分野】
【０００１】
本発明は、ディスプレイ装置の駆動回路に関し、より詳細には、優れた出力特性を示すように回路性能を向上させることができると共に、信頼性に優れたディスプレイ装置の駆動回路に関する。
【背景技術】
【０００２】
一般的に、非晶質シリコン（ａ−Ｓｉ）薄膜トランジスタ（Thin-Film Transistor；以下、ＴＦＴという）を使用する液晶表示装置（ＬＣＤ）パネルの場合、低温ポリシリコンＴＦＴとは異なって、低い移動度の特性に起因して液晶表示装置のパネル内部に画素駆動のための回路を多様に集積することが困難な問題点があった。
【０００３】
このような問題点を克服するために、最近、低い周波数で動作することができる領域をパネル内部に集積する試みが活発になされているが、それらのうちゲートドライバー回路をパネル内部に集積することが最も効率的だと認識されており、製品として市販されている。従来技術によるゲートドライバー回路が集積された液晶表示装置の駆動回路は、同出願人の特許文献１などに開示されている。
【０００４】
液晶表示装置のパネルに集積されるゲートドライバー回路は、低い移動度を克服するために、ＴＦＴの幅を増加させ、ブートストラップという効果を利用するシフトレジスタ回路を形成するようになる。
【０００５】
図１は、一般的なブートストラップ効果を利用するシフトレジスタ回路のブロック図である。ブートストラップ効果を利用するシフトレジスタ回路は、２−フェーズ（2-phase）または４−フェーズ（4-phase）方式を使用することができる。２−フェーズは、シフトレジスタ動作の同期及び電流供給信号用に使用するクロック信号がゲートパルスのハイレベル区間の大きさである１−水平時間に同期して、１８０度位相差を有する２つのクロック信号を使用する方式であり、４−フェーズは、シフトレジスタ動作の同期及び電流供給信号用に使用するクロック信号が１−水平時間に同期することは、２−フェーズ方式と同一であるが、９０度の位相差を有する４種類のクロック信号を使用する方式であって、４−水平時間ごとにハイレベル区間が繰り返されるクロック信号を使用する。
【０００６】
図２の（ａ）は、２−フェーズ、図２の（ｂ）は、４−フェーズ方式を利用する場合のシフトレジスタの波形を示すグラフである。
【０００７】
図１及び図２を参照すれば、入力ブロック１１を通じて前段出力（Ｎ−１またはＮ−２番目の出力が一般的である）を入力された後、入力ブロック１１のＴＦＴをオフ状態に切り替え、ブートストラップノード（Ｐ−ｎｏｄｅ）がフローティングノードになるようにする。次に、水平時間にクロック信号をロウレベル（ＶＧＬ）電圧からハイレベル（ＶＧＨ）電圧に上昇させれば、フローティング状態であったブートストラップノード（Ｐ−ｎｏｄｅ）は、クロック信号とのカップリング効果によって、理想的には略ハイレベル（ＶＧＨ）電圧の２倍程度の電圧レベルまで上昇する（一般的には２ＶＧＨ−ａ）。
【０００８】
この際、ブートストラップ効果によって上昇した電圧が出力ＴＦＴ Ｔ１１のゲートノードに印加されるので、出力ＴＦＴ Ｔ１１は、多くの電流を流すことができるようになり、クロック信号が上昇／下降遅延時間の大きい損失なしに、出力ノードに出力され、入力信号と出力信号との間には、１−水平時間だけ信号遅延が発生するので、シフトレジスタ回路として動作可能になる。
【０００９】
次に、従来技術によるゲートドライバー回路が内蔵された駆動回路を同出願人の特許文献１を例にとって説明する。図３は、特許文献１の液晶表示装置の駆動回路である。
【００１０】
図３を参照すれば、従来の駆動回路は、８つの薄膜トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７、Ｔ８と２つのキャパシタＣ１、Ｃ２とで構成される。図３の駆動回路は、ゲートハイレベル電圧を生成するプルアップ（Pull-up）部Ｔ３と、ゲートロウレベル電圧を生成するプルダウン（Pull-down）部Ｔ２、Ｔ４とを備えるプルアッププルダウン回路部Ｔ２、Ｔ３、Ｔ４；１３０を有し、プルダウン機能を具現するためには、ＮＴＦＴインバータ回路Ｔ５、Ｔ６の出力をコントロール信号として利用するようになっている。
【００１１】
ところが、インバータ回路Ｔ５、Ｔ６の出力信号Ｘは、プルダウン部Ｔ２、Ｔ４のＴＦＴゲートノードに印加され、この際、ゲート電圧が高いほど回路性能が向上するが、ゲートノードバイアス電圧によるストレスに起因してＴＦＴの劣化が進行し、信頼性の低下が発生する短所を有するようになる。通常、プルダウン部Ｔ２、Ｔ４のＴＦＴがオフされるとき、ＴＦＴのＶｇｓは、０Ｖ以上になる場合が多く、この場合、漏洩電流が存在する。
【００１２】
図４は、ＴＦＴのＩ−Ｖ特性において移動度が増加するか、しきい電圧Ｖｔｈが減少する場合、漏洩電流が増加する現象を説明するための模式図である。図４に示されたように、ＴＦＴのＩ−Ｖ特性は、移動度が増加するか、しきい電圧Ｖｔｈが減少すれば、ＴＦＴのＶｇｓが０Ｖ以上の場合、漏洩電流が増加し、回路性能を低下させる。
【００１３】
また、プルダウン部Ｔ２、Ｔ４の回路内部に存在する回路漏洩電流成分で集積されたゲートドライバーの出力がハイレベルの区間において、しきい電圧Ｖｔｈが小さく、高温などの移動度の増加要因が発生すれば、ゲートドライバー出力が減衰されて出力される現象が発生する。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】韓国特許登録第７０５６２８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
本発明は、前述のような問題点を解決するためになされたもので、その目的は、優れた出力特性を示すように回路性能を向上させることができると共に、信頼性に優れたディスプレイ装置の駆動回路を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明の第１態様は、入力信号をシフトして出力するゲートドライバーを内蔵したディスプレイ装置の駆動回路において、ハイレベル信号とロウレベル信号よりなるパルス入力信号を入力されて、ブースティングノード(ブートストラップノード)に伝達する入力部と；前記入力部と接続され、前記パルス入力信号をインバーティングしてインバーティング信号を出力するインバータ部と；前記入力部及び前記インバータ部に各々接続され、前記ブースティングノードからブースティング電圧を伝達されてプルアップ出力信号を出力するプルアップ部と前記インバーティング信号を伝達されてプルダウン出力信号を出力するプルダウン部よりなるプルアッププルダウン部と；を備え、前記インバータ部は、前記プルアップ出力信号が出力される区間で前記ロウレベル信号より低いレベルを一定の期間有する信号を出力するディスプレイ装置の駆動回路を提供する。
【００１７】
ここで、前記インバータ部は、前記プルダウン出力信号が出力される区間で一定の期間オーバーシュートを出力することが好ましい。
【００１８】
本発明の第２態様は、入力信号をシフトして出力するゲートドライバーを内蔵したディスプレイ装置の駆動回路において、第１及び第２ブロックよりなり、前記第１ブロックは、ハイレベル信号とロウレベル信号よりなるパルス入力信号を入力されて、第１ブースティングノードに伝達する第１入力部と；前記第１入力部と接続され、前記パルス入力信号をインバーティングしてインバーティング信号を出力するインバータ部と；前記第１入力部及び前記インバータ部に各々接続され、前記第１ブースティングノードからブースティング電圧を伝達されてプルアップ出力信号を出力する第１プルアップ部と前記インバーティング信号を伝達されてプルダウン出力信号を出力する第１プルダウン部よりなる第１プルアッププルダウン部と；を備え、前記第２ブロックは、前記第１ブロックの出力信号を入力されて、第２ブースティングノードに伝達する第２入力部と；前記第２ブースティングノードからブースティング電圧を伝達されてプルアップ出力信号を出力する第２プルアップ部と、前記インバータ部と共有され、前記インバーティング信号を伝達されてプルダウン出力信号を出力する第２プルダウン部よりなる第２プルアッププルダウン部と；を備え、前記インバータ部は、前記プルアップ出力信号が出力される区間で前記ロウレベル信号より低いレベルを一定の期間有する信号を出力するディスプレイ装置の駆動回路を提供する。
【発明の効果】
【００１９】
以上説明したような本発明のディスプレイ装置の駆動回路によれば、シフトレジスタのプルダウン機能ブロック内のＴＦＴのゲートノードに印加されるインバータブロックの出力波形をオーバーシュート形態の波形で形成し、ゲートノードのバイアスストレス電圧を低下させ、寿命を増加させることができる。
【００２０】
また、回路内部の漏洩電流成分を除去し、高温やしきい電圧が低い場合などのＴＦＴ漏洩電流の増加要因が発生したときにも、ゲート出力波形の減衰現象なしに、優れた特性を有するという利点がある。
【図面の簡単な説明】
【００２１】
【図１】一般的なブートストラップ効果を利用するシフトレジスタ回路のブロック図である。
【図２】（ａ）は、２−フェーズ、（ｂ）は、４−フェーズ方式を利用する場合のシフトレジスタの波形を示すグラフである。
【図３】特許文献１の液晶表示装置の駆動回路である。
【図４】ＴＦＴのＩ−Ｖ特性において移動度が増加するか、しきい電圧が減少する場合、漏洩電流が増加する現象を説明するための模式図である。
【図５】本発明の第１実施例によるディスプレイ装置の駆動回路のブロック図である。
【図６】図５のインバータ部２２０の詳細構成図である。
【図７】図６のインバータで出力される出力波形が従来技術と比べて変化する状況を説明するための図である。
【図８】本発明の第１実施例によるディスプレイ装置の駆動回路の一具現例を示す図である。
【図９ａ】本発明の第１実施例によるディスプレイ装置の駆動回路が基板の一側にのみ配置されている状況を示す。
【図９ｂ】図９ａのタイミング図である。
【図１０ａ】本発明の第１実施例によるディスプレイ装置の駆動回路が両側に分けられて基板上に配置された状況を概念的に示す概念図である。
【図１０ｂ】図１０ａのタイミング図である。
【図１１ａ】従来技術と本発明の第１実施例によるＰ−ノード、Ｘ−ノード及び出力波形をＳｐｉｃｅシミュレーションした結果を示すグラフである。
【図１１ｂ】従来技術と本発明の第１実施例によるＰ−ノード、Ｘ−ノード及び出力波形をＳｐｉｃｅシミュレーションした結果を示すグラフである。
【図１２】本発明の第２実施例によるディスプレイ装置の駆動回路の一具現例を示す図である。
【図１３ａ】本発明の第２実施例によってディスプレイ駆動部が両側に分けられて基板上に配置された状況を概念的に示す概念図である。
【図１３ｂ】図１３ａのタイミング図である。
【図１４】本発明の第２実施例に適用された第１及び第２ブロックのＰ−ノード、Ｐ'−ノード及びＸ−ノードの波形を示すグラフである。
【図１５】本発明の第１実施例及び本発明の第２実施例によるＰ−ノード、Ｘ−ノード及び出力波形をＳｐｉｃｅシミュレーションした結果を示すグラフである。
【図１６】本発明の第３実施例によるディスプレイ装置の駆動回路の一具現例を示す図である。
【図１７】本発明の第３実施例によるディスプレイ装置の駆動回路の出力波形を示すグラフである。
【発明を実施するための形態】
【００２２】
以下、添付の図面を参照して本発明の実施例を詳細に説明する。しかし、下記に例示する本発明の実施例は、様々な他の形態に変形されることができ、本発明の範囲が下記実施例に限定されるものではない。本発明の実施例は、この技術分野における通常の知識を有する者に本発明をさらに完全に説明するために提供されるものである。
【００２３】
まず、本発明の実施例に適用されたディスプレイ装置は、 ＴＦＴを使用するディスプレイならば、特に限定されなく様々に適用可能であり, 例えば、ＥＰＤ（Electric Paper Display）、 液晶表示装置、 AMOLED(Active Matrix Organic Light Emitting Diode) などに適用可能である。
【００２４】
ここで、ＥＰＤ（Electric Paper DisplayまたはElectrophoretic Display、電気泳動ディスプレイ）装置は、通常、電子ブック及び電子新聞などのように、ストレスを受けずに“読み取り”が楽な平板表示装置の１つであって、溶媒に懸濁された荷電粒子に影響を与える電気泳動現象に基づいた非自発光型装置である。
【００２５】
このようなＥＰＤ装置は、一般的に、一対の対向し、分離された基板と、前記一対の基板に各々設けられる電極とを含み、前記電極のうち少なくとも１つの電極は透明である。また、前記一対の対向する基板の間には電気泳動素子を具備し、前記電気泳動素子の内部には、誘電溶媒と、該誘電溶媒に分散された荷電粒子とを含む。
【００２６】
これにより、前記基板に設けられた電極を通じて互いに異なる電圧を各々印加すれば、荷電粒子は、荷電された極性と反対極性を有する基板に引力によって移動するようになる。この場合、透明な電極を含む基板に現われる色は、前記誘電溶媒及び荷電粒子の着色状態及び前記荷電粒子の誘電溶媒内での配列状態などによって決定される。
【００２７】
このようなＥＰＤ装置は、複数の走査線及びデータ信号線が交差するピクセル領域に、前記走査線及びデータ信号線を通じて選択信号及びデータ信号を各々印加し、前記複数のピクセルが所定のグレースケールで画像を具現するようにする。この場合、ＥＰＤ装置は、各ピクセルに印加されるデータ信号を制御するためにトランジスタ素子を具備し、前記トランジスタ素子は、一般的に薄膜トランジスタ（ＴＦＴ）よりなる。
【００２８】
（第１実施例）
図５は、本発明の第１実施例によるディスプレイ装置の駆動回路のブロック図である。
図５を参照すれば、本発明の第１実施例によるディスプレイ装置の駆動回路は、大きく入力部２１０、インバータ部２２０及びプルアッププルダウン回路部２４０などを備えて構成される。
【００２９】
ここで、入力部２１０は、ハイレベルＶＧＨとロウレベルＶＧＬを有するパルス入力信号を入力されて、ブースティングノード（Ｐ−ノード）に伝達し、インバータ部２２０は、入力部２１０と接続され、パルス入力信号をインバーティングして、インバーティング信号をＸ−ノードに出力する。
【００３０】
プルアッププルダウン回路部２４０は、入力部２１０及びインバータ部２２０に各々接続され、ブースティングノード（Ｐ−ノード）からブースティング電圧を伝達されてプルアップ出力信号を出力するプルアップ部２４０ａと、インバーティング信号を伝達されてプルダウン出力信号を出力するプルダウン部２４０ｂとを備える。
【００３１】
ここで、インバータ部２２０は、プルアップ出力信号が出力される区間で入力部２１０に入力されたパルス入力信号のロウレベルＶＧＬより低いレベルＬＶＧＬを一定の期間有する信号を出力する。ＬＶＧＬ電圧は、ＶＧＬに比べて略３Ｖ乃至６Ｖ程度の電圧を有することが効果的である。
【００３２】
入力部２１０は、飽和モードのＴＦＴを使用してダイオード形態の入力スイッチを有する場合が効果的であり、入力信号がハイレベルＶＧＨの場合には、信号入力が印加され、入力信号がロウレベルＶＧＬの場合には、信号入力が遮断され、信号が入力された後には、フローティング状態を維持する機能を行う。
【００３３】
プルアップ部２４０ａは、ゲート出力波形のハイレベル電圧を生成するための電源ソースとしてクロック信号を使用するようになり、クロック信号の電圧レベルは、ゲート駆動電圧のハイ／ロウ、すなわちＶＧＨ／ＶＧＬの２レベルパルス形態を有するようになる。クロック波形のデューティー比は、略２０％乃至５０％を有するようになり、前述したように、駆動方式によって２−フェーズまたは４−フェーズ信号が使用されることができる。
【００３４】
図６は、図５のインバータ部２２０の詳細構成図であり、図７は、図６のインバータで出力される出力波形が従来技術に比べて変化する状況を説明するための図である。図７の左側は、従来技術による出力波形、図７の右側は、本発明による出力波形を示している。
【００３５】
図６を参照すれば、インバータ部２２０は、ＴＦＴ Ｔ２１、Ｔ２２、Ｔ２３を具備し、Ｖｂｉａｓと入力信号（Ｉｎｐｕｔ）と図５のブートストラップノード（Ｐ−ノード）を入力にし、Ｘ−ノードに出力信号を伝達する。
【００３６】
ここで、従来技術との大きい差異点は、ＴＦＴ Ｔ２３が追加され、このＴＦＴ Ｔ２３のゲート端子は、ブートストラップノード（Ｐ−ノード）に連結され、ソース端子は、ＴＦＴ Ｔ２２のソース端子の電圧レベルＶＧＬより低い電圧レベルＬＶＧＬに連結される。また、ＴＦＴ Ｔ２１のドレインが連結される電圧レベルＶｂｉａｓは、前述したように、Ｘ−ノード出力信号がオフレベル維持のためのＴＦＴ Ｔ２１が正常駆動をすることに適したレベルを有するようにすることができる電圧レベル（約４〜５Ｖ程度）を有するように設定する。
【００３７】
インバータ部２２０は、従来技術の場合、入力電圧のみをコントロール信号として使用してＶＧＬレベルを出力したインバータ回路をブートストラップノードであるＰ−ノードをコントロール信号として使用し、ＬＶＧＬ（Ｌｏｗｅｒ ＶＧＬ）信号を使用してインバータ回路出力をＶＧＬより低い電位に作り、プルダウン機能ブロック内のＴＦＴのＶｇｓを負数に作って、漏洩電流を低減する方式で、高温及びしきい電圧Ｖｔｈの減少による回路の不安定要因を除去している。
【００３８】
図８は、本発明の第１実施例によるディスプレイ装置の駆動回路の一具現例を示す図である。図８は、基本的な薄膜トランジスタＴＦＴ及びキャパシタンスのみを示した図であって、図示しない回路ブロックが存在することができるが、発明の核心的な思想の言及に不要な部分を省略して図示した。また、図８のディスプレイ装置の駆動回路は、９つの薄膜トランジスタＴＦＴと２つのキャパシタとで構成された場合を例にとって説明し、各薄膜トランジスタの大きさは、互いに異なってもよく、追加的な構成が含まれてもよい。
【００３９】
図８のディスプレイ装置の駆動回路は、薄膜トランジスタＴ３１、Ｔ３２、Ｔ３３、Ｔ３４、Ｔ３５、Ｔ３６、Ｔ３７、Ｔ３８、Ｔ３９と、２つのキャパシタＣ３１、Ｃ３２とで構成される。
【００４０】
ここで、第１トランジスタＴ３１は、Ｎ−１またはＮ−２番目のゲートラインの出力端にドレイン端子とゲート端子が共通で連結される。
【００４１】
第２トランジスタＴ３２は、ドレイン端子が第１トランジスタＴ３１のソース端子と連結されてＰ−ノードＰを成し、ソース端子がＶＧＬ端に連結される。
【００４２】
第１キャパシタＣ３１は、第１電極にクロック信号ＣＬＫが印加され、第２電極がＰ−ノードに連結される。
【００４３】
第３トランジスタＴ３３は、ゲート端子がＰ−ノードに連結され、ドレイン端子にクロック信号ＣＬＫの反転信号ＣＬＫＢが印加され、ソース端子は、Ｎ番目のゲートラインに連結される。
【００４４】
第４トランジスタＴ３４は、ゲートが第２トランジスタＴ３２のゲートと連結されてＸ−ノードを成し、ドレイン端子は、前記Ｎ番目のゲートラインに連結され、ソース端子が前記ＶＧＬ端に連結される。
【００４５】
第５トランジスタＴ３５は、Ｖｂｉａｓ端子にゲート端子とドレイン端子が共通で連結され、ソース端子がＸ−ノードに連結される。
【００４６】
第６トランジスタＴ３６は、Ｘ−ノードと前記ＶＧＬ端との間に連結され、ゲート端子は、第１トランジスタＴ３１のドレイン端子に連結される。
【００４７】
第２キャパシタＣ３２は、Ｘ−ノードと第６トランジスタＴ３６のゲートとの間に連結される。
【００４８】
また、説明の便宜のために、図３の従来技術による駆動回路との差異点を主として説明すれば、インバータ部２４０の構成に第９トランジスタＴ３９が含まれた構成が核心的な差異である。第９トランジスタＴ３９は、ゲート端子がＰ−ノードに連結され、ドレイン端子がＸ−ノードに連結され、ソース端子がＶＧＬ電圧より低いＬＶＧＬ端に連結される。
【００４９】
また、第７トランジスタＴ３７と第８トランジスタＴ３８は、リセット機能のために追加されることができる。第７トランジスタＴ３７は、ゲート端子がＮ＋１番目のゲートラインに連結され、Ｐ−ノードとＶＧＬ端との間に第２トランジスタＴ３２と並列を成すように連結される。また、第８トランジスタＴ３８は、ゲート端子が前記Ｎ＋１番目のゲートラインに連結され、Ｖｂｉａｓ端子とＸ−ノードとの間に連結される。
【００５０】
図９ａは、本発明の第１実施例によるディスプレイ装置の駆動回路が基板の一側にのみ配置されている状況を図示し、図９ｂは、図９ａのタイミング図である。
【００５１】
図９ａの配置状況は、２−フェーズ駆動の場合に適用される方式であり、４−フェーズ駆動の場合には、ディスプレイ装置の駆動回路が両側に分けられて（ＯＤＤ、ＥＶＥＮに区分）、基板上に配置される方式が適用される（図１０参照）。両者の間では、入力信号（Ｉｎｐｕｔ）及びリセットタイミング（reset timing）は、実施例によって多少異なることが可能である。
【００５２】
図９ａ及び図９ｂを参照すれば、Ｇ１ブロック、Ｇ２ブロック、Ｇ３ブロック、・・・順に基板の一側に全部配置される構造である。
【００５３】
図８、図９ａ及び図９ｂを参照して説明すれば、Ｎ−１（Ｉｎｐｕｔ）にＳＴＰ信号が入力され、クロック信号ＣＬＫとクロック信号の反転信号ＣＬＫＢによってＰ−ノードＰとＸ−ノードＸは、タイミング図に示されたように、２−フェーズ駆動を行う。
【００５４】
前述した説明において、Ｐ−ノードとＸ−ノードの図示は、説明の便宜のために１番目のブロックＧ１での状況のみを示している。したがって、実際に２番目、３番目のブロックなどそれ以後のブロックでは、Ｐ−ノードとＸ−ノードのタイミングは、１周期ずつシフトされる。
【００５５】
このように構成された本発明のディスプレイ装置の駆動回路の動作をさらに詳しく説明する。
【００５６】
図８を参照して回路動作を順に記述すれば、まず、Ｎ−１番目の回路（図示せず）の出力信号Ｎ−１（Ｉｎｐｕｔ）が第１トランジスタＴ３１のドレイン端子を通じて入力される。
【００５７】
第１トランジスタＴ３１を通じてＮ−１番目の回路の出力信号（本駆動回路であるＮ番目の回路を基準に見る時は入力信号になる）が入力されれば、クロック信号ＣＬＫも前記入力信号に同期して入力される。
【００５８】
前記入力信号がハイレベルＶＧＨの信号なら、第１トランジスタＴ３１と第６トランジスタＴ３６は、ターン−オン状態となり、Ｐ−ノードは、ポジティブレベルとなり、電圧は、ハイレベルＶＧＨ電圧から第１トランジスタＴ３１のしきい電圧を引いた分の電位ＶＧＨ−ａとなる。
【００５９】
一方、出力信号は、Ｘ−ノードがハイレベルＶＧＨであり、第３トランジスタＴ３３がターン−オフを維持するので、ロウレベルＶＧＬを維持する。第２キャパシタＣ３２は、充電される。
【００６０】
この際、入力信号がロウレベルＶＧＬの信号となり、第１トランジスタＴ３１及び第６トランジスタＴ３６は、ターン−オフ状態となり、第３トランジスタＴ３３は、Ｐ−ノードのハイレベルＶＧＨ電圧によってターン−オンされ、ＣＬＫＢ信号がハイレベルＶＧＨなので、出力は、ハイレベルＶＧＨを有するようになる。
【００６１】
一方、第９トランジスタＴ３９のゲート端子は、Ｐ−ノードに連結され、ソース端子は、ロウレベルＶＧＬ電圧より低い電圧レベルＬＶＧＬに連結される。このような構成によって、Ｘ−ノードは、図９ｂのようなプロフィルを有することができるようになる。
【００６２】
一方、Ｎ＋１番目の回路の出力信号がリセット信号として第７トランジスタＴ３７及び第８トランジスタＴ３８に印加されれば、Ｐ−ノードは、ロウレベルとなり、第５トランジスタＴ３５の影響によりＸ−ノードの電圧がハイ（Ｈｉｇｈ）状態となり、且つ第２トランジスタＴ３２及び第４トランジスタＴ３４がオン状態を維持することができるようになり、出力波形のオフ電圧を維持することができるようになる。
【００６３】
この際、第２キャパシタＣ３２のキャパシタンスの役目は、Ｘ−ノード点での電位レベルを維持し安定化させるための目的で形成され、第１キャパシタＣ３１のキャパシタンスは、出力信号（Ｏｕｔｐｕｔ）のオフレベル特性を安定化させるための機能で形成される。
【００６４】
一方、ブートストラップキャパシタＣ３３は、駆動電圧が充分に高いため、第３トランジスタＴ３３を駆動するに十分なブートストラップが生じることができる場合、選択的に除去することもできる。
【００６５】
図１０ａは、本発明の第１実施例によるディスプレイ装置の駆動回路が基板の両側に配置されている状況を示しており、図１０ｂは、図１０ａのタイミング図である。
【００６６】
図１０ａの配置状況は、４−フェーズ駆動の場合には、ディスプレイ装置の駆動回路が両側に分けられて（ＯＤＤ、ＥＶＥＮに区分）、基板上に配置される方式である。図８、図１０ａ及び図１０ｂを参照して説明すれば、図８のディスプレイ装置の駆動回路は、右側にＧ１ブロック、Ｇ３ブロックなど奇数番目のブロックが配置され、左側にＧ２ブロック、Ｇ４ブロックなど偶数番目のブロックが配置される。
【００６７】
まず、ＳＴＰ＿Ｏ信号が図８のＮ−１（Ｉｎｐｕｔ）に入力され、クロック信号ＣＬＫ（Ｏ）とクロック信号の反転信号ＣＬＫＢ（Ｏ）によってＰ−ノードＰとＸ−ノードＸは、タイミング図に示されたように、４−フェーズ駆動を行う。その結果、Ｇ１ブロックのゲート出力信号Ｇｏｕｔ（１）を出力する。
【００６８】
一方、ＳＴＰ＿Ｅ信号によってＧ２ブロックもＧ１ブロックの場合と同一の方式でＧ２ブロックのゲート出力信号Ｇｏｕｔ（２）を出力する。
【００６９】
一方、Ｇ１ブロック、Ｇ３ブロック、Ｇ５ブロックなど奇数番目の各ブロックは、互いに連結され、入力信号が前のブロックから入力され、前のブロックにリセット信号を出力する構成となっている。これは、Ｇ２ブロック、Ｇ４ブロック、Ｇ６ブロックなど偶数番目の各ブロックも同一の構成となっている。
【００７０】
一方、前述した説明で、Ｐ−ノードとＸ−ノードの図示は、説明の便宜のために１番目のブロックＧ１での状況のみを図示している。したがって、実際に２番目以後のブロックでは、Ｐ−ノードとＸ−ノードのタイミングは、１周期ずつシフトされる。
【００７１】
一方、図１０ａの配置構造においても、図８のブロックは、入出力される時に連結される側方ブロックが変わるだけで、ほぼ類似している。但し、図８において、第１キャパシタＣ３１であるブートストラップキャパシタは除去されることができる。ブートストラップキャパシタＣ３３は、駆動電圧が充分に高いため、第３トランジスタＴ３３を駆動するのに十分なブートストラップが生じることができる場合、選択的に除去されることもできる。
【００７２】
図１１ａ及び図１１ｂは、従来技術と本発明の第１実施例によるＰ−ノード、Ｘ−ノード及び出力波形をＳｐｉｃｅシミュレーションした結果を示すグラフである。
【００７３】
図１１ａを参照すれば、トランジスタの漏洩電流が大きいか、しきい電圧Ｖｔｈが小さい場合、ブートストラップノードＰ−ノードのフローティング電位が崩れ出力波形が正確に出力されないが、本発明の第１実施例において図１１ｂの場合は、ブートストラップされるノードであるＰ−ノードＰの電位がそのまま維持されるので、ゲート出力波形が安定的に現れることを確認することができる。
【００７４】
（第２実施例）
まず、本発明の第２実施例による駆動回路は、前述の第１実施例の駆動回路構造でディスプレイパネル両側のデッドスペースを減らすために、前述の第１実施例においてＸ−ノードを制御する部分を２つの端が共有することによって、Ｘ−ノードを制御するＴＦＴの個数を低減し、デッドスペースを効果的に低減することができるようにしたものである。
【００７５】
図１２は、本発明の第２実施例によるディスプレイ装置の駆動回路の一具現例を示す図であって、前述の第１実施例と比べて出力波形を送る２つのブロックのインバータ部を１つの端にまとめて使用する構成を示す図である。
【００７６】
このような構造では、基板上の一側には、第１ブロック１ Ｂｌｏｃｋと第２ブロック２ Ｂｌｏｃｋが繰り返して連続的に形成され、各ブロックが順に奇数番目のゲートラインと各々連結され、基板の他側には、基板を間に置いて第１ブロック１ Ｂｌｏｃｋと第２ブロック２ Ｂｌｏｃｋが繰り返して連続的に形成され、各ブロックが順に偶数番目のゲートラインと各々連結されている。
【００７７】
下記説明では、第１ブロック１ Ｂｌｏｃｋと第２ブロック２ Ｂｌｏｃｋが任意の第Ｎゲートライン及び第Ｎ＋２ゲートラインに各々接続された場合を例にとって説明する。
【００７８】
第２実施例の場合、２つの出力波形を出す端をまとめて使用するので、２−フェーズ方式は使いにくい点があり、基本的に４−フェーズ駆動方式を使用する。第１ブロックと第２ブロックがリセット（Ｒｅｓｅｔ）を行う時、Ｎ＋３番目の出力波形とするので、２−フェーズ方式の場合、所望しない波形が出力される可能性があるからである。
【００７９】
すなわち、Ｎ段シフトレジスタのインバータ部をＮ＋２段と共有することで、第一のブロックのＸ−ノードは、次のブロックが共有し、リセットをＮ＋３番目の信号として受けることによって、Ｘ−ノードの電圧を制御する３つのＴＦＴを除去することができ、それによって、回路の面積を低減し、消費電力を効果的に減少させることができる。
【００８０】
図１３ａは、本発明の実施例によってディスプレイ駆動部が両側に分けられて（ＯＤＤ、ＥＶＥＮに区分）、基板上に配置された状況を概念的に示す概念図である。図１３ａによれば、前述した図１０の第１ブロック１ Ｂｌｏｃｋと第２ブロック２ Ｂｌｏｃｋは、例えば、各々Ｇ１ブロック、Ｇ３ブロックに対応することができる。
【００８１】
図１３ａを参照すれば、第１ブロックＧ１と第２ブロックＧ３は、１つのグループを形成し、このような各グループは、基板の左側に配置され、ＳＴＰ（Ｏ）（スタート信号＿奇数）によって駆動され、同一のグループが基板の右側に配置され、ＳＴＰ（Ｅ）（スタート信号＿偶数）によって駆動される。
【００８２】
このような構成においては、２つのブロックが１つのグループを形成し、Ｘ−ノードを互いに共有し、１つのグループは、同じタイミングでリセットされる。また、１つのグループで２番目のブロックのゲート出力信号が出力された後、１Ｈ信号後にリセット信号が入力される。例えば、Ｇ１、Ｇ３ブロックの場合、Ｇ４のゲート出力信号がリセット信号として入力され、Ｇ２、Ｇ４ブロックの場合、Ｇ５のゲート出力信号がリセット信号として入力される。
【００８３】
また、各グループ（２つのブロック）の２番目のブロックは、同じブロック内の一番目のゲート出力を入力信号として使用し、各グループ（２つのブロック）の１番目のブロックは、１ゲートライン前段のゲート出力信号を入力信号として使用する。Ｇ５ブロックは、Ｇ４ゲート出力を入力信号として使用し、Ｇ６ブロックは、Ｇ５ゲート出力を入力信号として使用する。
【００８４】
図１３ｂは、図１３ａのディスプレイ駆動装置を説明するための波形信号である。図１３ａ及び図１３ｂを参照してさらに詳しく具現例を説明する。
【００８５】
まず、ＳＴＰ＿Ｏ信号が入力されれば、Ｇ１ブロックのＰ−ノードがプリチャージされる。次に、ＣＬＫ（Ｏ）がハイレベルになり、Ｇｏｕｔ（１）が出力される。次に、Ｇ３ブロックがプリチャージされ、ＣＬＫＢ信号がハイになれば、Ｇｏｕｔ（３）が出力される。一方、Ｇｏｕｔ（４）の出力信号をリセット信号として利用してＧ１ブロックとＧ３ブロックはリセットされる。
【００８６】
ＳＴＰ＿Ｅ信号が入力されれば、Ｇ２ブロックのＰ−ノードがプリチャージされる。次に、ＣＬＫＥがハイレベルになり、Ｇｏｕｔ（２）が出力される。次に、Ｇ４ブロックがプリチャージされ、ＣＬＫＢ信号がハイになれば、Ｇｏｕｔ（４）が出力される。Ｇｏｕｔ（５）の出力信号をリセット信号として利用してＧ２ブロックとＧ４ブロックはリセットされる。
【００８７】
一方、前述した説明において、Ｐ−ノード、Ｐ’−ノード、Ｘ−ノードの図示は、説明の便宜のために１番目のブロックＧ１での状況のみを示している。したがって、実際に２番目以後のブロックでは、Ｐ−ノード、Ｐ’−ノード及びＸ−ノードのタイミングは、１周期ずつシフトされる。
【００８８】
以下、第１ブロック１ Ｂｌｏｃｋと第２ブロック２ Ｂｌｏｃｋの詳細構成を詳しく説明する。
【００８９】
図１２を参照すれば、本発明の第２実施例によるディスプレイ装置の駆動回路は、大きく第１ブロック１ Ｂｌｏｃｋと第２ブロック２ Ｂｌｏｃｋとで構成され、第１ブロック１ Ｂｌｏｃｋは、９つの薄膜トランジスタＴ４１、Ｔ４２、Ｔ４３、Ｔ４４、Ｔ４５、Ｔ４６、Ｔ４７、Ｔ４８、Ｔ４９と１つのキャパシタＣ４１とで構成され、第２ブロック２ Ｂｌｏｃｋは、６つの薄膜トランジスタＴ５１、Ｔ５２、Ｔ５３、Ｔ５４、Ｔ５５、Ｔ５６で構成される。
【００９０】
ここで、第１ブロック１ Ｂｌｏｃｋの連結を具体的に記述すれば、まず、第１トランジスタＴ４１、第２トランジスタＴ４２、第４トランジスタＴ４４、第５トランジスタＴ４５、第６トランジスタＴ４６及び第９トランジスタＴ４９は、前述の第１実施例での第１トランジスタＴ３１、第２トランジスタＴ３２、第４トランジスタＴ３４、第５トランジスタＴ３５、第６トランジスタＴ３６及び第９トランジスタＴ３９と連結関係及び作用効果が同一なので、これに対する説明は省略する。
【００９１】
第３トランジスタＴ４３は、ゲート端子がＰ−ノードに連結され、ドレイン端子にクロック信号ＣＬＫが印加され、ソース端子は、Ｎ番目のゲートラインに連結される。
【００９２】
第１キャパシタＣ４１は、第３トランジスタＴ４３のゲート端子とソース端子に連結される。
【００９３】
第２ブロック２ Ｂｌｏｃｋの連結を具体的に記述すれば、第１０トランジスタＴ５１は、第１ブロック１ Ｂｌｏｃｋの第３トランジスタＴ４３のソース端子にドレイン端子とゲート端子が共通で連結される。
【００９４】
第１１トランジスタＴ５２は、ドレイン端子が第１０トランジスタＴ５１のソース端子と連結されてＰ−ノードを成し、ソース端子がＶＧＬ端に連結され、ゲート端子は、第１ブロック１ Ｂｌｏｃｋの第２及び第４トランジスタＴ４２、Ｔ４４のゲート端子と連結されて共にＸ−ノードを成す。
【００９５】
第１２トランジスタＴ５３は、ゲート端子がＰ−ノードに連結され、ドレイン端子にクロック信号ＣＬＫに２−フェーズシフトされた反転信号ＣＬＫＢが印加され、ソース端子は、Ｎ＋２番目のゲートラインに連結される。
【００９６】
第１３トランジスタＴ５４は、ゲートが第１１トランジスタＴ５２のゲートと連結され、第１ブロック１ Ｂｌｏｃｋの第２及び第４トランジスタＴ４２、Ｔ４４のゲートとともにＸ−ノードを成し、ドレイン端子は、前記Ｎ＋２番目のゲートラインに連結され、ソース端子が前記ＶＧＬ端に連結される。
【００９７】
第１４トランジスタＴ５５は、ゲート端子が前記Ｎ＋３番目のゲートラインに連結され、ドレイン端子がＰ−ノードに連結され、ソース端子が前記ＶＧＬ端に連結される。
【００９８】
第１５トランジスタＴ５６は、ゲート端子がＰ−ノードに連結され、ドレイン端子がＸ−ノードに連結され、ソース端子がＶＧＬ電圧より低いＬＶＧＬ端に連結される。
【００９９】
前述のように、第１及び第２ブロック１ Ｂｌｏｃｋ及び２ Ｂｌｏｃｋで構成された駆動回路は、ディスプレイ装置、例えば、非晶質シリコン（ａ−Ｓｉ）ＴＦＴを使用する液晶表示装置（ＬＣＤ）に適用することが好ましいが、これに限定されず、例えば、ＥＰＤ（Electric Paper Display）装置にも適用可能である。
【０１００】
この際、液晶表示装置（ＬＣＤ）とＥＰＤ装置は、駆動電圧で差異を示す。例えば、基本モバイル液晶表示装置（ＬＣＤ）の場合、Ｖｂｉａｓ＝５Ｖ、ＶＧＬ＝−１０Ｖ、ＬＶＧＬ＝−１３Ｖ、ＶＧＨ＝１５Ｖの駆動電圧を有し、ＥＰＤ装置の場合、Ｖｂｉａｓ＝４Ｖ、ＶＧＬ＝−２０Ｖ、ＬＶＧＬ＝−２４Ｖ、ＶＧＨ＝２２Ｖの駆動電圧を有する。この駆動電圧の差異によって、ＥＰＤ装置の場合、液晶ディスプレイ（ＬＣＤ）の駆動に比べていくつか有利な側面を示す。
【０１０１】
すなわち、出力波形のノイズは、第２及び第４トランジスタＴ４２、Ｔ４４がオン状態でＰ−ノード電圧と出力波形の電圧がオフ電圧に下る場合に減少する。これは、Ｘ−ノードのハイ電圧とＶＧＬの電圧差がしきい電圧Ｖｔｈより充分に大きいため、第２及び第４トランジスタＴ４２、Ｔ４４が充分に飽和状態に駆動されなければならない。
【０１０２】
Ｘ−ノードの電圧は、インバータ端の第５トランジスタＴ４５と第６トランジスタＴ４６、第９トランジスタＴ４９のトランジスタの電圧分配によって定められるようになり、ＥＰＤ装置の場合、液晶表示装置（ＬＣＤ）よりＶｂｉａｓ、ＶＧＬ間の電圧差が大きいため、Ｘ−ノードの電圧を制御することができる範囲が大きくなるようになる。
【０１０３】
低温信頼性条件の場合、しきい電圧Ｖｔｈが正の電圧にシフトするようになり、この際、液晶表示装置（ＬＣＤ）の場合、第２及び第４トランジスタＴ４２、Ｔ４４は、十分な飽和状態に到達しない波形を示す。
【０１０４】
しかし、ＥＰＤ装置の場合、液晶表示装置（ＬＣＤ）に比べて低いＶＧＬ電圧によってしきい電圧Ｖｔｈを克服できる十分な電圧が加えられるので、第２及び第４トランジスタＴ４２、Ｔ４４の駆動が円滑になり、Ｐ−ノードと出力波形のノイズに強い特性を有することができる。
【０１０５】
このような特性に起因して、後述する本発明の第３実施例で提案した構造は、図１６に示されたように、第１４トランジスタＴ５５及び第１５トランジスタＴ５６のトランジスタを追加で除去することができる。これは、リセットトランジスタを使用しない原理を利用したもので、第２ブロック２ Ｂｌｏｃｋの出力波形がノイズに弱くなる可能性があるが、第２及び第４トランジスタＴ４２、Ｔ４４の動作によって最小化することができる。
【０１０６】
このように構成された本発明のディスプレイ装置の駆動回路の一部の動作を説明すれば、次の通りである。第１ブロック１ Ｂｌｏｃｋと第２ブロック２ Ｂｌｏｃｋが任意の第Ｎゲートラインと第Ｎ＋２ゲートラインに各々接続された場合を例にとって説明する。
【０１０７】
図１４は、本発明の第２実施例に適用された第１及び第２ブロックのＰ−ノード、Ｐ'−ノード及びＸ−ノードの波形を示すグラフである。基本動作は、前述の第１実施例の構造と類似しているが、第１ブロックと第２ブロックのリセットをＮ＋３出力の信号として使用することによって、図１４の（ｂ）のように、Ｘ−ノードのロウレベル区間を維持する区間が長くなければならない。
【０１０８】
このために、第２ブロック２ Ｂｌｏｃｋに第１４トランジスタＴ５６を追加することによって、第２ブロック２ Ｂｌｏｃｋにクロック信号が入る時、Ｐ'−ノードのブートストラップに合わせてＸ−ノードＸの電圧をＬＶＧＬレベルに低下させる。
【０１０９】
また、第１及び第２ブロックよりなるグループの駆動周期は、４Ｈであり、各々のクロック信号に合わせて１Ｈずつ２回Ｘ−ノードの電圧をＬＶＧＬレベルにオーバーシュートする。したがって、オーバーシュートは、各々のクロック信号に同期して１Ｈずつ２Ｈ間印加される。
【０１１０】
また、３つのＴＦＴ（第１ブロックのＴ４５、Ｔ４６及びＴ４８に相当する）以外にブートストラップキャパシタ（第１ブロックのＣ４１に相当する）を除去することができる。Ｘ−ノードの電圧を第１ブロック１ Ｂｌｏｃｋの第１キャパシタＣ４１が維持させるので、第２ブロック２ Ｂｌｏｃｋのブートストラップキャパシタは除去されることができる。
【０１１１】
但し、第２ブロック２Ｂｌｏｃｋの出力波形が若干不安定性を示すので、ＶＧＬの電圧を−１２Ｖと従来より２Ｖ程度低下させることによって十分な電圧を確保しなければならないし、従来のブートストラップキャパシタの容量より若干大きい容量の第１キャパシタＣ４１を使用する。これは、第１１及び第１３トランジスタＴ５２、Ｔ５４を確実な動作状態にして、出力波形を安定化させる役目をする。
【０１１２】
本発明の第２実施例では、入力（ｉｎｐｕｔ）とリセット（Ｒｅｓｅｔ）が前述の第１実施例の構造と異なって入るようになる。第１ブロック１ Ｂｌｏｃｋの入力（ｉｎｐｕｔ）は、Ｎ−１番目の入力を受けて、第２ブロック２ Ｂｌｏｃｋの入力は、第１ブロック１ Ｂｌｏｃｋの出力を受けて使用する。また、リセットＲｅｓｅｔの場合、第１ブロック１ Ｂｌｏｃｋと第２ブロック２ Ｂｌｏｃｋが同時に進行されるので、第１ブロック１ Ｂｌｏｃｋで見た時、Ｎ＋３番目の出力をリセットとして使用する。
【０１１３】
図１２、図１３ａ及び図１３ｂを参照して回路動作を順に記述すれば、まず、第１ブロック１ Ｂｌｏｃｋでの動作は、前述の第１実施例と同一なので、これに対する説明は省略する。以下、第２ブロック２ Ｂｌｏｃｋの回路動作について詳細に説明する。
【０１１４】
Ｎ番目の回路、すなわち第１ブロック１ Ｂｌｏｃｋの出力信号が第２ブロック２ Ｂｌｏｃｋの第１０トランジスタＴ５１のドレイン端子を通じて入力される。第１０トランジスタＴ５１を通じてＮ番目の回路の出力信号が入力されれば、クロック信号ＣＬＫも前記入力信号に同期して入力される。
【０１１５】
前記入力信号がハイレベルＶＧＨの信号なら、第１０トランジスタＴ５１は、ターン−オン状態となり、Ｐ−ノードは、ポジティブレベルとなり、電圧は、ＶＧＨ電圧から第１０トランジスタＴ５１のしきい電圧を引いた分の電位ＶＧＨ−ａとなる。
【０１１６】
一方、出力信号は、Ｘ−ノードがロウレベルであり、第３トランジスタＴ４３がターン−オフを維持するので、ロウレベルを維持する。この際、入力信号がロウレベルＶＧＬの信号になり、第１０トランジスタＴ５１がターン−オフ状態となり、第１２トランジスタＴ５３は、Ｐ−ノードのハイレベル電圧によってターンオンされる。
【０１１７】
また、図１４の（ａ）のように、ＣＬＫのハイ区間の時間の間にフローティング状態で電圧を維持するようになる。ＣＬＫＢ信号がハイレベルになれば、出力は、ハイレベルを有するようになる。
【０１１８】
一方、第１５トランジスタＴ５６のゲート端子は、Ｐ−ノードに連結され、ソース端子は、電圧ＶＧＬより低い電圧レベルＬＶＧＬに連結される。このような構成によって、Ｘ−ノードは、図１４の（ｂ）のように、もう一度ロウレベルを維持することができるようになる。
【０１１９】
他方、Ｎ＋３番目の回路の出力信号がリセット信号として第１ブロック１ Ｂｌｏｃｋの第７トランジスタＴ４７と第８トランジスタＴ４８に印加されれば、Ｐ−ノードとＰ−ノードはロウレベルになり、第５トランジスタＴ４５の影響によりＸ−ノードの電圧がハイ状態になり、且つ第２トランジスタＴ４２と第４トランジスタＴ４４がオン状態を維持することができるようになり、出力波形のオフ電圧を維持することができるようになる。
【０１２０】
この際、第１キャパシタＣ４１のキャパシタンスの役目は、ブートストラップが強く生じるようにし、Ｘ−ノード点での電位レベルを維持し安定化させるための目的で形成される。
【０１２１】
図１５は、本発明の第１実施例と本発明の第２実施例によるＰ−ノード、Ｘ−ノード及び出力波形をＳｐｉｃｅシミュレーションした結果を示すグラフである。
【０１２２】
図１５の（ｂ）を参照すれば、図１５の（ａ）と比較する時、ほぼ類似の出力波形を有することが分かる。図１５によって、本発明の第２実施例は、前述の第１実施例と同じく充分に正常駆動することを確認することができる。
【０１２３】
一方、図１５の（ａ）の場合、本発明の第１実施例のゲート出力波形であり、（ｂ）は、本発明の第２実施例のＮ＋２ゲート出力波形である。
【０１２４】
（第３実施例）
図１６は、本発明の第３実施例によるディスプレイ装置の駆動回路の一具現例を示す図である。
【０１２５】
図１６を参照すれば、本発明の第３実施例によるディスプレイ装置の駆動回路は、前述の本発明の第２実施例と比べて第２ブロック２Ｂｌｏｃｋの第１４トランジスタＴ５５及び第１５トランジスタＴ５６を除去したすべての構成要素が第２実施例と同一の構造を有するので、これに対する詳細な構成及び動作原理の説明は、前述の第２実施例を参照する。
【０１２６】
前述したように、第２ブロック２ Ｂｌｏｃｋの第１４トランジスタＴ５５及び第１５トランジスタＴ５６のトランジスタを追加で除去することは、リセットトランジスタを使用しない原理を利用したもので、第２ブロック２ Ｂｌｏｃｋの出力波形がノイズに弱くなる可能性があるが、第１ブロック１ Ｂｌｏｃｋの第２及び第４トランジスタＴ４２、Ｔ４４の動作によって最小化されることができる。
【０１２７】
図１７は、本発明の第３実施例によるディスプレイ装置の駆動回路の出力波形を示すグラフであって、前述の第２実施例と比較した時、ほぼ類似の出力波形を有することが分かる。
【０１２８】
図１７によって本発明の第３実施例において第２ブロック２ Ｂｌｏｃｋの第１４トランジスタＴ５５及び第１５トランジスタＴ５６のトランジスタを追加で除去しても、前述の第２実施例と同じく、充分に正常駆動することを確認することができる。
【０１２９】
前述の本発明によるディスプレイ装置の駆動回路の好ましい実施例について説明したが、本発明は、これに限定されるものではなく、特許請求の範囲と発明の詳細な説明及び添付の図面の範囲内で様々な形態に変形して実施することが可能であり、これも本発明に属する。
【符号の説明】
【０１３０】
２１０ 入力部
２２０ インバータ部
２４０ プルアッププルダウ
【特許請求の範囲】
【請求項１】
入力信号をシフトして出力する複数のレジスターを含むゲートドライバーを内蔵したディスプレイ装置の駆動回路において、
ハイレベル信号とロウレベル信号よりなるパルス入力信号を入力されて、ブースティングノードに伝達する入力部と；
前記入力部と接続され、前記パルス入力信号をインバーティングしてインバーティング信号を出力するインバータ部と；
前記入力部及び前記インバータ部に各々接続され、前記ブースティングノードからブースティング電圧を伝達されて、プルアップ出力信号を出力するプルアップ部と、前記インバーティング信号を伝達されて、プルダウン出力信号を出力するプルダウン部よりなるプルアッププルダウン部と；を備え、
前記インバータ部は、前記プルアップ出力信号が出力される区間で前記ロウレベル信号より低いレベルを一定の期間有する信号を出力するディスプレイ装置の駆動回路。
【請求項２】
前記インバータ部は、前記プルダウン出力信号が出力される区間で一定の期間オーバーシュートを出力することを特徴とする請求項１に記載のディスプレイ装置の駆動回路。
【請求項３】
入力信号をシフトして出力する複数のレジスターを含むゲートドライバーを内蔵したディスプレイ装置の駆動回路において、
Ｎ−１またはＮ−２番目のゲートラインの出力端にドレイン端子とゲート端子が共通で連結される第１トランジスタと；
ドレイン端子が前記第１トランジスタのソース端子と連結されて第１ノードＰを成し、ソース端子がＶＧＬ端に連結された第２トランジスタと；
第１電極にクロック信号が印加され、第２電極が前記第１ノードＰに連結される第１キャパシタと；
ゲート端子が前記第１ノードＰに連結され、ドレイン端子に前記クロック信号の反転信号が印加され、ソース端子は、Ｎ番目のゲートラインに連結される第３トランジスタと；
ゲートが前記第２トランジスタのゲートと連結されて第２ノードＸを成し、ドレイン端子は、前記Ｎ番目のゲートラインに連結され、ソース端子が前記ＶＧＬ端に連結される第４トランジスタと；
Ｖｂｉａｓ端子にゲート端子とドレイン端子が共通で連結され、ソース端子が前記第２ノードＸに連結される第５トランジスタと；
前記第２ノードＸと前記ＶＧＬ端との間に連結され、ゲート端子は、前記第１トランジスタのドレイン端子に連結される第６トランジスタと；
前記第２ノードＸと前記第６トランジスタのゲートとの間に形成された第２キャパシタと；
ゲート端子が前記第１ノードＰに連結され、ドレイン端子が第２ノードＸに連結され、ソース端子が前記ＶＧＬ電圧より低いＬＶＧＬ端に連結された第９トランジスタと；を備えて構成されることを特徴とするディスプレイ装置の駆動回路。
【請求項４】
ゲート端子がＮ＋１番目のゲートラインに連結され、前記第１ノードＰと前記ＶＧＬ端との間に前記第２トランジスタと並列を成すように連結される第７トランジスタと；
ゲート端子が前記Ｎ＋１番目のゲートラインに連結され、前記Ｖｂｉａｓ端子と前記第２ノードＸとの間に連結される第８トランジスタとをさらに備えることを特徴とする請求項３に記載のディスプレイ装置の駆動回路。
【請求項５】
前記ＬＶＧＬ端の電圧は、前記ＶＧＬ電圧より３Ｖ乃至６Ｖ低いことを特徴とする 請求項３に記載のディスプレイ装置の駆動回路。
【請求項６】
入力信号をシフトして出力する複数のレジスターを含むゲートドライバーを内蔵したディスプレイ装置の駆動回路において、
第１及び第２ブロックよりなり、
前記第１ブロックは、
ハイレベル信号とロウレベル信号よりなるパルス入力信号を入力されて、第１ブースティングノードに伝達する第１入力部と；
前記第１入力部と接続され、前記パルス入力信号をインバーティングしてインバーティング信号を出力するインバータ部と；
前記第１入力部及び前記インバータ部に各々接続され、前記第１ブースティングノードからブースティング電圧を伝達されてプルアップ出力信号を出力する第１プルアップ部と、前記インバーティング信号を伝達されてプルダウン出力信号を出力する第１プルダウン部よりなる第１プルアッププルダウン部と；を備え、
前記第２ブロックは、
前記第１ブロックの出力信号を入力されて第２ブースティングノードに伝達する第２入力部と；
前記第２ブースティングノードからブースティング電圧を伝達されてプルアップ出力信号を出力する第２プルアップ部と、前記インバータ部と共有され、前記インバーティング信号を伝達されてプルダウン出力信号を出力する第２プルダウン部よりなる第２プルアッププルダウン部と；を備え、
前記インバータ部は、前記プルアップ出力信号が出力される区間で前記ロウレベル信号より低いレベルを一定の期間有する信号を出力するディスプレイ装置の駆動回路。
【請求項７】
前記基板上の一側には、前記第１ブロックと第２ブロックが繰り返して連続的に形成され、各ブロックが順に奇数番目のゲートラインと各々連結され、
前記基板の他側には、基板を間に置いて前記第１ブロックと第２ブロックが繰り返して連続的に形成され、各ブロックが順に偶数番目のゲートラインと各々連結されることを特徴とする請求項６に記載のディスプレイ装置の駆動回路。
【請求項８】
前記第１ブロック及び第２ブロックは、共にリセットされることを特徴とする請求項６に記載のディスプレイ装置の駆動回路。
【請求項９】
前記インバータ部は、前記プルダウン出力信号が出力される区間で一定の期間オーバーシュートを出力することを特徴とする請求項６に記載のディスプレイ装置の駆動回路。
【請求項１０】
入力信号をシフトして出力する複数のレジスターを含むゲートドライバーを内蔵したディスプレイ装置の駆動回路において、
第１及び第２ブロックよりなり、
前記第１ブロックは、
Ｎ−１番目のゲートラインの出力端にドレイン端子とゲート端子が共通で連結される第１トランジスタと；
ドレイン端子が前記第１トランジスタのソース端子と連結されて第１ノードＰを成し、ソース端子がＶＧＬ端に連結された第２トランジスタと；
ゲート端子が前記第１ノードＰに連結され、ドレイン端子に前記クロック信号が印加され、ソース端子は、Ｎ番目のゲートラインに連結される第３トランジスタと；
前記第３トランジスタのゲート端子とソース端子に連結されるキャパシタと；
ゲートが前記第２トランジスタのゲートと連結されて第２ノードＸを成し、ドレイン端子は、前記Ｎ番目のゲートラインに連結され、ソース端子が前記ＶＧＬ端に連結される第４トランジスタと；
Ｖｂｉａｓ端子にゲート端子とドレイン端子が共通で連結され、ソース端子が前記第２ノードＸに連結される第５トランジスタと；
前記第２ノードＸと前記ＶＧＬ端との間に連結され、ゲート端子は、前記第１トランジスタのドレイン端子に連結される第６トランジスタと；
ゲート端子が前記第１ノードＰに連結され、ドレイン端子が第２ノードＸに連結され、ソース端子が前記ＶＧＬ電圧より低いＬＶＧＬ端に連結された第９トランジスタと；を備えて構成され、
前記第２ブロックは、
前記第１ブロックの第３トランジスタのソース端子にドレイン端子とゲート端子が共通で連結される第１０トランジスタと；
ドレイン端子が前記第１０トランジスタのソース端子と連結されて第３ノードＰを成し、ソース端子が前記ＶＧＬ端に連結され、ゲート端子は、前記第１ブロックの第２及び第４トランジスタのゲート端子とともに連結されて前記第２ノードＸを成す第１１トランジスタと；
ゲート端子が前記第３ノードＰ'に連結され、ドレイン端子に前記クロック信号の反転信号が印加され、ソース端子は、Ｎ＋２番目のゲートラインに連結される第１２トランジスタと；
ゲートが前記第１１トランジスタのゲートと連結され、前記第１ブロックの第２及び第４トランジスタのゲートとともに連結されて前記第２ノードＸを成し、ドレイン端子は、前記Ｎ＋２番目のゲートラインに連結され、ソース端子が前記ＶＧＬ端に連結される第１３トランジスタと；を備えて構成されることを特徴とするディスプレイ装置の駆動回路。
【請求項１１】
前記第２ノードの電圧は前記クロック信号 及びクロック信号の反転信号と同期され、特定期間でオーバーシュートされることを特徴とする請求項１０に記載のディスプレイ装置の駆動回路。
【請求項１２】
ゲート端子がＮ＋３番目のゲートラインに連結され、前記第１ノードＰと前記ＶＧＬ端との間に前記第２トランジスタと並列を成すように連結される第７トランジスタと；
ゲート端子が前記Ｎ＋３番目のゲートラインに連結され、前記Ｖｂｉａｓ端子と前記第２ノードＸとの間に連結される第８トランジスタとをさらに備えることを特徴とする請求項１０に記載のディスプレイ装置の駆動回路。
【請求項１３】
前記ＬＶＧＬ端の電圧は、前記ＶＧＬ電圧より３Ｖ乃至６Ｖ低いことを特徴とする請求項１０に記載のディスプレイ装置の駆動回路。
【請求項１４】
ゲート端子がＮ＋３番目のゲートラインに連結され、ドレイン端子が前記第３ノードＰ'に連結され、ソース端子が前記ＶＧＬ端に連結される第１４トランジスタと；
ゲート端子が前記第３ノードＰ'に連結され、ドレイン端子が前記第２ノードＸに連結され、ソース端子がＶＧＬ電圧より低いＬＶＧＬ端に連結される第１５トランジスタと；をさらに備えることを特徴とする請求項１０に記載のディスプレイ装置の駆動回路。
【請求項１】
入力信号をシフトして出力する複数のレジスターを含むゲートドライバーを内蔵したディスプレイ装置の駆動回路において、
ハイレベル信号とロウレベル信号よりなるパルス入力信号を入力されて、ブースティングノードに伝達する入力部と；
前記入力部と接続され、前記パルス入力信号をインバーティングしてインバーティング信号を出力するインバータ部と；
前記入力部及び前記インバータ部に各々接続され、前記ブースティングノードからブースティング電圧を伝達されて、プルアップ出力信号を出力するプルアップ部と、前記インバーティング信号を伝達されて、プルダウン出力信号を出力するプルダウン部よりなるプルアッププルダウン部と；を備え、
前記インバータ部は、前記プルアップ出力信号が出力される区間で前記ロウレベル信号より低いレベルを一定の期間有する信号を出力するディスプレイ装置の駆動回路。
【請求項２】
前記インバータ部は、前記プルダウン出力信号が出力される区間で一定の期間オーバーシュートを出力することを特徴とする請求項１に記載のディスプレイ装置の駆動回路。
【請求項３】
入力信号をシフトして出力する複数のレジスターを含むゲートドライバーを内蔵したディスプレイ装置の駆動回路において、
Ｎ−１またはＮ−２番目のゲートラインの出力端にドレイン端子とゲート端子が共通で連結される第１トランジスタと；
ドレイン端子が前記第１トランジスタのソース端子と連結されて第１ノードＰを成し、ソース端子がＶＧＬ端に連結された第２トランジスタと；
第１電極にクロック信号が印加され、第２電極が前記第１ノードＰに連結される第１キャパシタと；
ゲート端子が前記第１ノードＰに連結され、ドレイン端子に前記クロック信号の反転信号が印加され、ソース端子は、Ｎ番目のゲートラインに連結される第３トランジスタと；
ゲートが前記第２トランジスタのゲートと連結されて第２ノードＸを成し、ドレイン端子は、前記Ｎ番目のゲートラインに連結され、ソース端子が前記ＶＧＬ端に連結される第４トランジスタと；
Ｖｂｉａｓ端子にゲート端子とドレイン端子が共通で連結され、ソース端子が前記第２ノードＸに連結される第５トランジスタと；
前記第２ノードＸと前記ＶＧＬ端との間に連結され、ゲート端子は、前記第１トランジスタのドレイン端子に連結される第６トランジスタと；
前記第２ノードＸと前記第６トランジスタのゲートとの間に形成された第２キャパシタと；
ゲート端子が前記第１ノードＰに連結され、ドレイン端子が第２ノードＸに連結され、ソース端子が前記ＶＧＬ電圧より低いＬＶＧＬ端に連結された第９トランジスタと；を備えて構成されることを特徴とするディスプレイ装置の駆動回路。
【請求項４】
ゲート端子がＮ＋１番目のゲートラインに連結され、前記第１ノードＰと前記ＶＧＬ端との間に前記第２トランジスタと並列を成すように連結される第７トランジスタと；
ゲート端子が前記Ｎ＋１番目のゲートラインに連結され、前記Ｖｂｉａｓ端子と前記第２ノードＸとの間に連結される第８トランジスタとをさらに備えることを特徴とする請求項３に記載のディスプレイ装置の駆動回路。
【請求項５】
前記ＬＶＧＬ端の電圧は、前記ＶＧＬ電圧より３Ｖ乃至６Ｖ低いことを特徴とする 請求項３に記載のディスプレイ装置の駆動回路。
【請求項６】
入力信号をシフトして出力する複数のレジスターを含むゲートドライバーを内蔵したディスプレイ装置の駆動回路において、
第１及び第２ブロックよりなり、
前記第１ブロックは、
ハイレベル信号とロウレベル信号よりなるパルス入力信号を入力されて、第１ブースティングノードに伝達する第１入力部と；
前記第１入力部と接続され、前記パルス入力信号をインバーティングしてインバーティング信号を出力するインバータ部と；
前記第１入力部及び前記インバータ部に各々接続され、前記第１ブースティングノードからブースティング電圧を伝達されてプルアップ出力信号を出力する第１プルアップ部と、前記インバーティング信号を伝達されてプルダウン出力信号を出力する第１プルダウン部よりなる第１プルアッププルダウン部と；を備え、
前記第２ブロックは、
前記第１ブロックの出力信号を入力されて第２ブースティングノードに伝達する第２入力部と；
前記第２ブースティングノードからブースティング電圧を伝達されてプルアップ出力信号を出力する第２プルアップ部と、前記インバータ部と共有され、前記インバーティング信号を伝達されてプルダウン出力信号を出力する第２プルダウン部よりなる第２プルアッププルダウン部と；を備え、
前記インバータ部は、前記プルアップ出力信号が出力される区間で前記ロウレベル信号より低いレベルを一定の期間有する信号を出力するディスプレイ装置の駆動回路。
【請求項７】
前記基板上の一側には、前記第１ブロックと第２ブロックが繰り返して連続的に形成され、各ブロックが順に奇数番目のゲートラインと各々連結され、
前記基板の他側には、基板を間に置いて前記第１ブロックと第２ブロックが繰り返して連続的に形成され、各ブロックが順に偶数番目のゲートラインと各々連結されることを特徴とする請求項６に記載のディスプレイ装置の駆動回路。
【請求項８】
前記第１ブロック及び第２ブロックは、共にリセットされることを特徴とする請求項６に記載のディスプレイ装置の駆動回路。
【請求項９】
前記インバータ部は、前記プルダウン出力信号が出力される区間で一定の期間オーバーシュートを出力することを特徴とする請求項６に記載のディスプレイ装置の駆動回路。
【請求項１０】
入力信号をシフトして出力する複数のレジスターを含むゲートドライバーを内蔵したディスプレイ装置の駆動回路において、
第１及び第２ブロックよりなり、
前記第１ブロックは、
Ｎ−１番目のゲートラインの出力端にドレイン端子とゲート端子が共通で連結される第１トランジスタと；
ドレイン端子が前記第１トランジスタのソース端子と連結されて第１ノードＰを成し、ソース端子がＶＧＬ端に連結された第２トランジスタと；
ゲート端子が前記第１ノードＰに連結され、ドレイン端子に前記クロック信号が印加され、ソース端子は、Ｎ番目のゲートラインに連結される第３トランジスタと；
前記第３トランジスタのゲート端子とソース端子に連結されるキャパシタと；
ゲートが前記第２トランジスタのゲートと連結されて第２ノードＸを成し、ドレイン端子は、前記Ｎ番目のゲートラインに連結され、ソース端子が前記ＶＧＬ端に連結される第４トランジスタと；
Ｖｂｉａｓ端子にゲート端子とドレイン端子が共通で連結され、ソース端子が前記第２ノードＸに連結される第５トランジスタと；
前記第２ノードＸと前記ＶＧＬ端との間に連結され、ゲート端子は、前記第１トランジスタのドレイン端子に連結される第６トランジスタと；
ゲート端子が前記第１ノードＰに連結され、ドレイン端子が第２ノードＸに連結され、ソース端子が前記ＶＧＬ電圧より低いＬＶＧＬ端に連結された第９トランジスタと；を備えて構成され、
前記第２ブロックは、
前記第１ブロックの第３トランジスタのソース端子にドレイン端子とゲート端子が共通で連結される第１０トランジスタと；
ドレイン端子が前記第１０トランジスタのソース端子と連結されて第３ノードＰを成し、ソース端子が前記ＶＧＬ端に連結され、ゲート端子は、前記第１ブロックの第２及び第４トランジスタのゲート端子とともに連結されて前記第２ノードＸを成す第１１トランジスタと；
ゲート端子が前記第３ノードＰ'に連結され、ドレイン端子に前記クロック信号の反転信号が印加され、ソース端子は、Ｎ＋２番目のゲートラインに連結される第１２トランジスタと；
ゲートが前記第１１トランジスタのゲートと連結され、前記第１ブロックの第２及び第４トランジスタのゲートとともに連結されて前記第２ノードＸを成し、ドレイン端子は、前記Ｎ＋２番目のゲートラインに連結され、ソース端子が前記ＶＧＬ端に連結される第１３トランジスタと；を備えて構成されることを特徴とするディスプレイ装置の駆動回路。
【請求項１１】
前記第２ノードの電圧は前記クロック信号 及びクロック信号の反転信号と同期され、特定期間でオーバーシュートされることを特徴とする請求項１０に記載のディスプレイ装置の駆動回路。
【請求項１２】
ゲート端子がＮ＋３番目のゲートラインに連結され、前記第１ノードＰと前記ＶＧＬ端との間に前記第２トランジスタと並列を成すように連結される第７トランジスタと；
ゲート端子が前記Ｎ＋３番目のゲートラインに連結され、前記Ｖｂｉａｓ端子と前記第２ノードＸとの間に連結される第８トランジスタとをさらに備えることを特徴とする請求項１０に記載のディスプレイ装置の駆動回路。
【請求項１３】
前記ＬＶＧＬ端の電圧は、前記ＶＧＬ電圧より３Ｖ乃至６Ｖ低いことを特徴とする請求項１０に記載のディスプレイ装置の駆動回路。
【請求項１４】
ゲート端子がＮ＋３番目のゲートラインに連結され、ドレイン端子が前記第３ノードＰ'に連結され、ソース端子が前記ＶＧＬ端に連結される第１４トランジスタと；
ゲート端子が前記第３ノードＰ'に連結され、ドレイン端子が前記第２ノードＸに連結され、ソース端子がＶＧＬ電圧より低いＬＶＧＬ端に連結される第１５トランジスタと；をさらに備えることを特徴とする請求項１０に記載のディスプレイ装置の駆動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９ａ】
【図９ｂ】
【図１０ａ】
【図１０ｂ】
【図１１ａ】
【図１１ｂ】
【図１２】
【図１３ａ】
【図１３ｂ】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９ａ】
【図９ｂ】
【図１０ａ】
【図１０ｂ】
【図１１ａ】
【図１１ｂ】
【図１２】
【図１３ａ】
【図１３ｂ】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１１−２５３１６９（Ｐ２０１１−２５３１６９Ａ）
【公開日】平成２３年１２月１５日（２０１１．１２．１５）
【国際特許分類】
【出願番号】特願２０１０−１３８８０５（Ｐ２０１０−１３８８０５）
【出願日】平成２２年６月１７日（２０１０．６．１７）
【出願人】（３０３０１６４８７）ハイディス テクノロジー カンパニー リミテッド (21)
【Ｆターム（参考）】
【公開日】平成２３年１２月１５日（２０１１．１２．１５）
【国際特許分類】
【出願日】平成２２年６月１７日（２０１０．６．１７）
【出願人】（３０３０１６４８７）ハイディス テクノロジー カンパニー リミテッド (21)
【Ｆターム（参考）】
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