デジタル方式パルス幅変調装置
【課題】本発明は、上記問題に鑑みてなされたものであって、高い周波数のクロックを使用することなくパルス幅変調の分解能を高めることができるデジタル方式パルス幅変調装置の提供を課題とする。
【解決手段】クロックA(100)を用いて、カウント信号(105)とデジタル信号(107)に従ってパルス幅変調信号(110)のパルス前縁の位置を特定する一方、クロックB(101)を用いて、カウント信号(106)と前記デジタル信号(107)に従ってパルス幅変調信号(110)のパルス後縁の位置を特定することによって、(クロックAの1周期)/Nのパルス幅を単位とするパルス幅変調信号を生成することができる。このため、従来の装置に比べてN倍の分解能を実現することができ、従来と同じ周波数のクロックを用いてもN倍高い分解能を有する高性能な装置を提供できる。
【解決手段】クロックA(100)を用いて、カウント信号(105)とデジタル信号(107)に従ってパルス幅変調信号(110)のパルス前縁の位置を特定する一方、クロックB(101)を用いて、カウント信号(106)と前記デジタル信号(107)に従ってパルス幅変調信号(110)のパルス後縁の位置を特定することによって、(クロックAの1周期)/Nのパルス幅を単位とするパルス幅変調信号を生成することができる。このため、従来の装置に比べてN倍の分解能を実現することができ、従来と同じ周波数のクロックを用いてもN倍高い分解能を有する高性能な装置を提供できる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体集積回路に搭載し、D/A変換器のひとつとして利用されるデジタル方式のパルス幅変調装置に関するものである。
【背景技術】
【0002】
従来、サンプリングクロックに同期してデジタル信号を受信し、デジタル信号の値に応じてパルス幅変調信号を生成する様々なデジタル方式パルス幅変調装置が知られている(例えば特許文献1参照)。
【0003】
図2は、デジタル方式パルス幅変調装置の一例を示すものである。この装置は、所定の周波数のクロック(100)が供給され、クロック(100)によるカウント信号(105)を生成するカウンタ(2)と、該カウンタ信号(105)とデジタルデータ(107)を用いてパルスの前縁と後縁を決定してパルス幅変調信号(110)を生成するパルス幅変調信号生成部(4b)とが設けられている。
【0004】
例えば、周波数Nのクロック(100)が供給され、カウンタ(2)からは該クロック(100)によるカウント信号(105)を生成する。そして、パルス幅変調信号生成部(4b)は、例えばデジタルデータが16ビットで構成され、該デジタルデータの値が「1023」の場合にはパルス前縁をカウント信号「0」の立ち上がり時点とし、パルス後縁をカウント信号「1022」の立ち上がり時点として、デューティ100%のパルス幅変調信号を出力する。また、デジタルデータの値が「512」の場合にはパルス前縁をカウント信号「0」の立ち上がり時点とし、パルス後縁をカウント信号「511」の立ち上がり時点として、デューティ50%のパルス幅変調信号を出力する。もとより、これらパルス前縁及び後縁の特定は一定のルールに則って行われるものであり、ルールが異なればパルスの前縁および後縁の位置も当然変化し得るものである。
【0005】
【特許文献1】特開2003−103837号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかしながら、従来のデジタル方式パルス幅変調装置では、以下の問題がある。
【0007】
第1に、サンプリング周波数が高くなると、サンプリング周期内におけるクロック数が少なくなり、それに伴ってカウンタのMAX値も低下する。その結果、制御できるパルス幅変調の階調数が低下する。
【0008】
第2に、パルス幅変調の分解能は、使用するクロック周期までしか高められない。従って、パルス幅変調の分解能を高めるためには、使用するクロックの周波数を高くしなければならないが、カウンタと比較器が動作可能な上限周波数は、半導体の微細化プロセスの進展に依存する。この最新の微細化プロセスを利用するには、開発コストと開発期間の負担が重くなる。
【0009】
本発明は、上記問題に鑑みてなされたものであって、高い周波数のクロックを使用することなくパルス幅変調の分解能を高めることができるデジタル方式パルス幅変調装置の提供を課題とする。
【課題を解決するための手段】
【0010】
本発明は、上記課題を解決するために、周波数が異なる2つのクロックを用いてパルス前縁及び後縁の位置を特定することによりパルス幅変調信号を生成したものである。
【0011】
すなわち、本発明は、クロックを用いてデジタル信号(107)の値に応じたパルス幅変調信号(110)を生成するデジタル方式パルス幅変調装置であって、周波数比(N+1):Nの2つのクロックA(100)とクロックB(101)が供給され、前記クロックA(100)と前記クロックB(101)の同期タイミングを検出して2つの同期信号(103)(104)を発生する同期検出手段(1)と、前記同期信号(103)で初期化する機能を有し、クロックA(100)によるカウント信号(105)を生成する第1のカウンタ手段(2)と、前記同期信号(104)で初期化する機能を有し、クロックB(101)によるカウント信号(106)を生成する第2のカウンタ手段(3)と、前記クロックA(100)を用いて、前記カウント信号(105)と前記デジタル信号(107)に従ってパルス幅変調信号(110)のパルス前縁の位置を特定するための前縁制御信号(108)を生成する前縁制御信号生成手段(4)と、前記クロックB(101)を用いて、前記カウント信号(106)と前記デジタル信号(107)に従ってパルス幅変調信号(110)のパルス後縁の位置を特定するための後縁制御信号(109)を生成する後縁制御信号生成手段(5)と、前記前縁制御信号生成手段(4)により生成された前縁制御信号(108)と、前記後縁制御信号生成手段(5)により生成された後縁制御信号(109)とを合成してパルス幅変調信号(110)を生成するパルス幅変調信号生成手段(6)とが設けられたこを特徴とする。
【0012】
このように、クロックA(100)とクロックB(101)の周波数比が(N+1):Nであるため、両クロックA、Bの位相差はクロックA(100)の(N+1)周期で循環し、(クロックAの1周期)/Nを単位とするNステップの位相差が順に出現する。したがって、クロックA(100)を用いて、カウント信号(105)とデジタル信号(107)に従ってパルス幅変調信号(110)のパルス前縁の位置を特定する一方、クロックB(101)を用いて、カウント信号(106)と前記デジタル信号(107)に従ってパルス幅変調信号(110)のパルス後縁の位置を特定することによって、(クロックAの1周期)/Nのパルス幅を単位とするパルス幅変調信号を生成することができる。このため、従来の装置に比べてN倍の分解能を実現することができ、従来と同じ周波数のクロックを用いてもN倍高い分解能を有する高性能な装置を提供できる。
【0013】
また、デジタル信号(107)のサンプリングクロックの{(N+1)×M}倍の周波数を有するクロックをクロックA(100)として使用し、デジタル信号(107)のサンプリングクロックの{N×M}倍の周波数を有するクロックをクロックB(101)として使用し、Nが2又は10の累乗であるのが好ましい。
【0014】
また、前記後縁制御信号生成手段(5)は、デジタル信号(107)のサンプリングクロック周期内においてクロックA(100)とクロックB(101)のある同期時点のカウント信号(106)の値と、デジタル信号(107)の所定の下位ビットの値(601)とを加算して、この加算値とカウント信号(106)の一致したクロック(101)の立ち上がりエッジでパルス後縁の後縁制御信号(109)をネゲートし、カウント信号(106)の始点でアサートするものであり、前記前縁制御信号生成手段(6)は、デジタル信号(107)のサンプリングクロック周期内においてクロックA(100)とクロックB(101)のある同期時点のカウント信号(105)の値と、デジタル信号(107)の所定の下位ビットの値(601)とを加算したあと、この加算値をデジタル信号(107)の残りの上位ビットの値(600)で減算し、この減算値とカウント信号(105)の一致したクロック(100)の立ち上がりエッジでパルス前縁の前縁制御信号(108)をアサートし、カウント信号(105)の終点でネゲートするものであってもよい。
【0015】
また、前記第1のカウンタ手段(2)のカウント信号(105)と前記第2のカウンタ手段(3)のカウント信号(106)とに対して1カウント増減する同期微調整信号を生成する同期微調整信号生成手段(7)が設けられていてもよい。
【0016】
また、前記微調整信号生成手段(7)は、前記第1のカウンタ手段(2)のカウント信号(105)と前記第2のカウンタ手段(3)のカウント信号(106)の値を監視し、該監視結果が規定値と異なる場合には当該規定値と等しくなるようにカウント信号(105)(106)に対して1カウント増減する同期微調整信号を生成するものであってもよい。
【0017】
また、前記同期検出手段(1)は、サンプリングクロック(112)の立ち上がりを検出したあと、前記第1のカウンタ手段(2)用の同期信号(103)と前記第2のカウンタ手段(3)用の同期信号(104)を1回だけ生成する同期検出手段(1b)となされ、前記第1のカウンタ手段(2)は、前記同期検出手段(1b)からの同期信号(103)による初期化機能を有したモジュロ{(N+1)×M}のカウンタ手段であり、カウント値が0から{(N+1)×M−1}までカウントアップすると停止し、再び前記同期検出手段(1b)からの同期信号(103)で初期化されるのを待つカウンタ手段(2b)となされ、前記第2のカウンタ手段(3)は、前記同期検出手段(1b)からの同期信号(104)による初期化機能を有したモジュロ{N×M}のカウンタ手段であり、カウント値が0から{(N×M−1}までカウントアップすると停止し、再び同期検出手段(1b)からの同期信号(104)で初期化されるのを待つカウンタ手段(3b)であってもよい。
【0018】
また、前記デジタル信号(107)のサンプリングクロック(112)の{(N+1)×M}倍の周波数を有するクロックA(100)を生成する第1のPLL回路(8a)と、同サンプリングクロック(112)の{N×M}倍の周波数を有するクロックB(101)を生成する第2のPLL回路(8b)とが設けられ、前記デジタル信号(107)のサンプリングクロック(112)に同期したクロックA(100)とクロックB(101)を使用するものであってもよい。
【発明の効果】
【0019】
本発明によれば、(クロックAの1周期)/Nのパルス幅を単位とするパルス幅変調信号を生成することができる。このため、従来の装置に比べてN倍の分解能を実現することができ、従来と同じ周波数のクロックを用いてもN倍高い分解能を有する高性能な装置を提供できる。
【0020】
請求項2に係る発明によれば、設計しやすい装置を提供することができる。
【0021】
請求項3に係る発明によれば、パルス幅変調信号のパルス前縁および後縁の位置を特定するための前縁制御信号および後縁制御信号を簡単かつ確実に生成することができる。
【0022】
請求項4に係る発明によれば、パルス幅変調信号のパルス幅を任意に広げたり又は狭めたりすることができ、容易にパルス幅にオフセットを持たせることが可能となる。
【0023】
請求項5に係る発明によれば第1および第2カウンタにおける両カウント信号が規定値と等しい確率を高めることができる。このため両カウント信号の値が0のとき、クロックA、Bの立ち上がりエッジが最も接近していることが精度良く保証することが可能となる。
【0024】
請求項6に係る発明によれば、サンプリングクロックとクロックA、Bが非同期であっても、1回のサンプリングクロックで1回のパルス幅変調信号を生成することが保証できる。
【0025】
請求項7に係る発明によれば、デジタル信号のサンプリングクロックとクロックA、Bを同期させることができる。このため、セットアップ時にだけクロックA、Bの同期検出部をイネーブルし、信号処理中に同期検出部をネゲートできるので、より安定したパルス幅変調動作の実現が可能となる。
【発明を実施するための最良の形態】
【0026】
(実施形態1)
次に本発明の一実施形態に係るデジタル方式パルス幅変調装置(以下、本装置という)について図1〜図7を参照しつつ説明する。
【0027】
図1は、本装置の基本構成を示す機能ブロック図である。
【0028】
本装置は、周波数比(N+1):Nの2種類のクロックA(100)とクロックB(101)を用いて、デジタル信号(107)の値に応じたパルス幅変調信号(110)を生成するものである。
【0029】
前記クロックA(100)は、図示略のクロック生成装置により生成され、デジタル信号(107)におけるサンプリングクロックの{(N+1)×M}倍の周波数のクロックとなされている。また、前記クロックB(101)は、図示略のクロック生成装置により生成され、デジタル信号(107)におけるサンプリングクロックの{N×M}倍の周波数のクロックとなされている。また、前記デジタル信号(107)は、例えば16ビットのデジタルデータである。
【0030】
本装置には同期検出部(1)が設けられている。この同期検出部(1)は、クロックA(100)とクロックB(101)の同期タイミングを検出して2つの同期信号(103)(104)を発生するものである。すなわち、同期検出部(1)には動作イネーブル信号(102)が入力されるようになっており、該動作イネーブル信号(102)がアサートされていると、クロックA(100)とクロックB(101)の立ち上がりエッジの位置が前後に逆転したことを検出して、後述のカウンタ(2)用の同期信号(103)とカウンタ(3)用の同期信号(104)とを生成する。
【0031】
この同期検出部(1)の具体的構成の一例について図3および図4を用いて説明する。 動作イネーブル信号(102)がアサートされていると、クロック(100)をD入力、クロック(101)をクロック入力としたDEFが、それぞれのクロック(100)(101)の立ち上がりエッジ位置が前後に逆転したことを検出してQ出力(300)を0から1に変化させる。内部信号(300)をクロック(100)およびクロック(101)を用いてシフトレジスタに送り、安定した同じ段数のところで立ち上がりを検出して、カウンタ(2)用の同期信号(103)とカウンタ(3)用の同期信号(104)を生成する。
【0032】
なお、同期検出部(1)は、上記構成に限定されるものではなく、クロックA(100)とクロックB(101)の同期タイミングを検出して2つの同期信号(103)(104)を発生するものであれば、どのような回路構成のものであってもよい。
【0033】
前記同期検出部(1)の出力側には第1のカウンタ(2)と第2のカウンタ(3)が並列して設けられている。カウンタ(2)は、同期信号(103)で初期化する機能を有し、クロックA(100)によるカウント信号(105)を生成するものであり、カウント値が0〜{(N+1)×M−1}の間で循環する。一方、カウンタ(3)は、同期信号(104)で初期化する機能を有し、クロックB(101)によるカウント信号(106)を生成するものであり、カウント値が0〜{N×M−1}の間で循環する。
【0034】
図5は、クロック信号(100)(101)、同期信号(103)(104)およびカウント信号(105)(106)の関係を示す図である。
【0035】
周波数比(N+1):NのクロックA(100)とクロックB(101)が供給されており、クロックA(100)とクロックB(101)に応じてカウンタ(2)(3)からカウント信号(105)(106)が生成されている。そして、クロック信号(100)とクロック信号(101)と立ち上がりエッジが前後に逆転した場合、同期検出部(1)により2つの同期信号(103)(104)が生成され、それら同期信号(103)(104)によりカウンタ(2)(3)が初期化される。そして、カウンタ(2)によってクロック信号A(100)によるカウント信号(105)が0〜{(N+1)×M−1}の間で循環しながら生成される。また、カウンタ(3)によってクロック信号B(101)によるカウント信号(106)が0〜{N×M−1}の間で循環しながら生成される。
【0036】
このときクロックA(100)とクロックB(101)とは周波数比(N+1):Nであるため、クロックA(100)とクロックB(101)の位相差はクロックA(100)の(N+1)周期で循環し、(クロックAの1周期)/Nを単位とするNステップの位相差が順に出現する。例えば、始点Sでは両クロックA、Bの位相差は0/N、中央付近では両クロックA、Bの位相差は(N/2)/N、終点付近では両クロックA、Bの位相差は(N−1)/Nとなる。なお、カウンタ(2)とカウンタ(3)が同期化されているので、カウンタ(3)の値が特定されると、その値におけるクロックB(101)の立ち上がりエッジとその直前にあるクロックA(100)の立ち上がりエッジとの位相差が特定できる。
【0037】
前記カウンタ(2)の出力側には前縁制御信号生成部(4)が設けられている。この前縁制御信号生成部(4)は、クロックA(100)を用いて、カウント信号(105)とデジタル信号(107)に従ってパルス幅変調信号(110)のパルス前縁の位置を特定するための前縁制御信号(108)を生成するものである。具体的には、デジタル信号(107)によってパルス前縁の位置を特定し、その位置とカウント信号(105)の一致したクロック(100)の立ち上がりエッジで前縁制御信号(108)をアサートして、カウント信号(105)の終点でネゲートする。
【0038】
前記カウンタ(3)の出力側には後縁制御信号生成部(5)が設けられている。この前縁制御信号生成部(5)は、クロックB(101)を用いて、カウント信号(106)とデジタル信号(107)に従ってパルス幅変調信号(110)のパルス後縁の位置を特定するための後縁制御信号(109)を生成するものである。具体的には、デジタル信号(107)によってパルス後縁の位置を特定し、その位置とカウント信号(106)の一致したクロック(101)の立ち上がりエッジで後縁制御信号(109)をネゲートし、カウント信号(106)の始点Sでアサートする。
【0039】
図6は、前縁制御信号生成部(4)による前縁制御信号(108)と、後縁制御信号生成部(5)による後縁制御信号(109)とを生成するための回路構成の一例を示す図である。なお、本実施形態では、Nを128、Mを5に設定し、16ビットのデジタル信号(107)に適用させた場合について説明する。
【0040】
まず、パルス幅変調信号(110)のパルス後縁の位置を算出するために、クロックA(100)とクロックB(101)のある同期時点におけるカウント信号(106)の値{N×(M−1)−1}=128×4−1とデジタル信号(107)の下位7ビットのデータ(601)を加算する。この加算値とカウント信号(106)の一致したクロック(101)の立ち上がりエッジでパルス後縁の後縁制御信号(109)をネゲートし、カウント信号(106)の始点(カウント値0の時点)でアサートする。
【0041】
また、パルス前縁の位置を算出するために、同じ同期時点におけるカウント信号(105)の値{(N+1)×(M−1)−1}=129×4−1とデジタル信号(107)の下位7ビットのデータ(601)を加算し、その加算値をデジタル信号(107)の残りの上位9ビットのデータ(600)で減算する。この減算値とカウント信号(105)の一致したクロック(100)の立ち上がりエッジでパルス前縁の前縁制御信号(108)をアサートし、カウント信号(105)の終点(カウント値129×5−1の時点)でネゲートする。
【0042】
これらパルス変調信号(110)のパルス前縁及び後縁の特定の具体例について図7を参照しつつ説明する。
【0043】
<デジタル信号が「0000」(16進数表現)の場合>
例えば、デジタル信号(107)が「0000」(16進数表現)の場合、パルス後縁の位置を算出するために、ある同期時点におけるカウント信号(106)の値{N×(M−1)−1}=128×4−1とデジタル信号(107)の下位7ビットのデータ「0000000」(601)を加算する。この加算値とカウント信号(106)の一致したクロック(101)の立ち上がりエッジ、すなわちカウント信号(106)のカウント値が128×4−1の時点でパルス後縁の後縁制御信号(109)をネゲートし、カウント信号(106)の始点(カウント値0の時点)でアサートする。このように生成された後縁制御信号(109)は図7に示すパルスK1である。
【0044】
一方、パルス前縁の位置を算出するために、前記同期時点におけるカウント信号(105)の値{(N+1)×(M−1)−1}=129×4−1とデジタル信号(107)の下位7ビットのデータ「0000000」(601)を加算し、その加算値をデジタル信号(107)の残りの上位9ビットのデータ「000000000」(600)で減算する。この減算値からさらに「1」を引いた値とカウント信号(105)の一致したクロック(100)の立ち上がりエッジ、すなわちカウント信号(105)のカウント値が129×4−2の時点でパルス前縁の前縁制御信号(108)をアサートし、カウント信号(105)の終点(カウント値129×5−1の時点)でネゲートする。このように生成された前縁制御信号(108)は図7に示すパルスZ1である。
【0045】
なお、パルス前縁の位置を特定するに際して、デジタルデータ(107)の上位9ビットのデータ(600)を減算したあとにさらに「1」を引くのは、デジタル信号(107)の最小値「0000」(16進数表現)の場合でも、一定以上のパルス幅を有するパルス幅変調信号(110)を生成するためである。
【0046】
<デジタル信号が「0001」(16進数表現)の場合>
例えば、デジタル信号(107)が「0001」(16進数表現)の場合、パルス後縁の位置を算出するために、ある同期時点におけるカウント信号(106)の値{N×(M−1)−1}=128×4−1とデジタル信号(107)の下位7ビットのデータ「0000001」(601)を加算する。この加算値とカウント信号(106)の一致したクロック(101)の立ち上がりエッジ、すなわちカウント信号(106)のカウント値が128×4の時点でパルス後縁の後縁制御信号(109)をネゲートし、カウント信号(106)の始点(カウント値0の時点)でアサートする。このように生成された後縁制御信号(109)は図7に示すパルスK2である。
【0047】
一方、パルス前縁の位置を算出するために、前記同期時点におけるカウント信号(105)の値{(N+1)×(M−1)−1}=129×4−1とデジタル信号(107)の下位7ビットのデータ「0000001」(601)を加算し、その加算値をデジタル信号(107)の残りの上位9ビットのデータ「000000000」(600)で減算する。この減算値からさらに「1」を引いた値とカウント信号(105)の一致したクロック(100)の立ち上がりエッジ、すなわちカウント信号(105)のカウント値が129×4−1の時点でパルス前縁の前縁制御信号(108)をアサートし、カウント信号(105)の終点(カウント値129×5−1の時点)でネゲートする。このように生成された前縁制御信号(108)は図7に示すパルスZ2である。
【0048】
<デジタル信号が「007F」(16進数表現)の場合>
例えば、デジタル信号(107)が「007F」(16進数表現)の場合、パルス後縁の位置を算出するために、ある同期時点におけるカウント信号(106)の値{N×(M−1)−1}=128×4−1とデジタル信号(107)の下位7ビットのデータ「1111111」(601)を加算する。この加算値とカウント信号(106)の一致したクロック(101)の立ち上がりエッジ、すなわちカウント信号(106)のカウント値が128×5−2の時点でパルス後縁の後縁制御信号(109)をネゲートし、カウント信号(106)の始点(カウント値0の時点)でアサートする。このように生成された後縁制御信号(109)は図7に示すパルスK3である。
【0049】
一方、パルス前縁の位置を算出するために、前記同期時点におけるカウント信号(105)の値{(N+1)×(M−1)−1}=129×4−1とデジタル信号(107)の下位7ビットのデータ「1111111」(601)を加算し、その加算値をデジタル信号(107)の残りの上位9ビットのデータ「000000000」(600)で減算する。この減算値からさらに「1」を引いた値とカウント信号(105)の一致したクロック(100)の立ち上がりエッジ、すなわちカウント信号(105)のカウント値が129×5−4の時点でパルス前縁の前縁制御信号(108)をアサートし、カウント信号(105)の終点(カウント値129×5−1の時点)でネゲートする。このように生成された前縁制御信号(108)は図7に示すパルスZ3である。
【0050】
なお、デジタル信号「0080」「FF80」「FFFF」(16ビット)についても、上述と同様にして後縁制御信号(109)のパルスK4、K5、K6と、前縁制御信号(108)のパルスZ1、Z2、Z3とがそれぞれ生成される。
【0051】
前記前縁制御信号生成部(4)と後縁制御信号生成部(5)の出力側には、パルス幅変調信号生成部(6)が設けられている。このパルス幅変調信号生成部(6)は、前縁制御信号生成部(4)により生成された前縁制御信号(108)と、後縁制御信号生成部(5)により生成された後縁制御信号(109)とをAND合成してパルス幅変調信号(110)を生成するものである。
【0052】
例えば、図7に示すように、前縁制御信号(108)のパルスZ1と後縁制御信号(109)のK1をAND合成してパルス幅変調信号P1を生成する。また、前縁制御信号(108)のZ2と後縁制御信号(109)のK2をAND合成してパルス幅変調信号P2を生成する。また、前縁制御信号(108)のパルスZ3と後縁制御信号(109)のK3をAND合成してパルス幅変調信号P3を生成する。その他の前縁制御信号(108)のパルスZ4、Z5、Z6と後縁制御信号(109)のK4、K5、K6についても、それぞれAND合成してパルス幅変調信号P4、P5、P6を生成する。
【0053】
このように、クロックA(100)とクロックB(101)の周波数比が(N+1):Nであるため、両クロックA、Bの位相差はクロックA(100)の(N+1)周期で循環し、(クロックAの1周期)/Nを単位とするNステップの位相差が順に出現する。したがって、クロックA(100)を用いて、カウント信号(105)とデジタル信号(107)に従ってパルス幅変調信号(110)のパルス前縁の位置を特定する一方、クロックB(101)を用いて、カウント信号(106)と前記デジタル信号(107)に従ってパルス幅変調信号(110)のパルス後縁の位置を特定することによって、(クロックAの1周期)/Nのパルス幅を単位とするパルス幅変調信号を生成することができる。このため、従来の装置に比べてN倍の分解能を実現することができ、従来と同じ周波数のクロックを用いてもN倍高い分解能を有する高性能な装置を提供できる。
【0054】
なお、本実施形態では、デジタル信号(107)の下位7ビットをパルス後縁の特定に用いて、さらに上位9ビットをパルス前縁の特定に用いたが、これらに限定されるものではない。要は、周波数比の異なる2種類のクロックA、Bを供給して、一方のクロックAを用いてパルス幅変調信号(110)のパルス前縁を特定し、他方のクロックBを用いてパルス幅変調信号(110)のパルス後縁を特定するものであればよい。
【0055】
(実施形態2)
次に本発明の第2の実施形態について図8〜図10を参照しつつ説明する。
【0056】
本実施形態では、図8に示すように、図1の本装置に同期微調整信号生成部(7)が設けられている。
【0057】
この同期微調整信号生成部(7)は、前記第1のカウンタ(2)のカウント信号(105)と第2のカウンタ(3)のカウント信号(106)の値を監視し、該監視結果が規定値と異なる場合には当該規定値と等しくなるようにカウント信号(105)(106)に対して1カウント増減するものである。
【0058】
具体的に説明すると、同期微調整信号生成部(7)は、同期微調整指示信号(111)が微調整OFF(同期微調整を行わない)を示す場合は、図1の装置と同様に同期信号(103)(104)によってカウンタ(2)(3)が同期化されるように、カウンタ(2)に対して同期許可信号(802)をアサートし、カウンタ(3)に対して同期許可信号(803)をアサートする。
【0059】
一方、同期微調整指示信号(111)が微調整ON(同期微調整を行う)を示す場合は、同期信号(103)(104)によってカウンタ(2)(3)が同期化されないように他方の同期許可信号(802)(803)をネゲートしておき、同期信号(103)(104)がアサートされたタイミングにおけるカウンタ(2)(3)のカウント信号(105)(106)の値が規定値と等しいかどうかを監視する。そして、該監視結果が規定値と異なる場合には当該規定値と等しくなるようにカウント信号(105)(106)に対して1カウント増減する。
【0060】
例えば、適切に設定した監視期間内においてカウント信号(105)(106)の値が規定値以下の確率が50%を越える場合、図9に示すように、カウンタ(2)(3)に対する同期微調整信号(800)(801)を+1にする。
【0061】
一方、カウント信号(105)(106)の値が規定値以上の確率が50%を越える場合、図10に示すように、カウンタ(2)(3)に対する同期微調整信号(800)(801)を−1にする。
【0062】
これによればカウンタ(2)(3)におけるカウント信号(105)(106)が規定値と等しい確率を高めることができる。このためカウント信号(105)(106)の値が0のとき、クロック(100)(101)の立ち上がりエッジが最も接近していることが精度良く保証することが可能となる。
【0063】
なお、本実施形態では、同期微調整信号生成部(7)がカウント信号(105)(106)の値を監視するものとしたが、監視を行わずに任意に同期微調整を行うものとしてもよい。
【0064】
例えば、図11の上図に示すように、同期微調整信号指示信号(111)が強制アップを示す場合、同期微調整信号(800)(801)を+1にする。これによればクロック(100)に対してクロック(101)の位相が最小ステップ分(1/N)だけ左シフトするので、この設定で生成されるパルス幅変調信号(110)も最小ステップ分(1/N)だけパルス幅を狭めることができる。
【0065】
一方、同期微調整信号生成部(7)は、同期微調整信号指示信号(111)が強制ダウンを示す場合、図11の下図に示すように、同期微調整信号(800)(801)を−1にする。これによればクロック(100)に対しクロック(101)の位相が最小ステップ分(1/N)だけ右シフトするので、この設定で生成されるパルス幅変調信号(110)が最小ステップ分(1/N)だけパルス幅を広げることができる。
【0066】
これによればパルス幅変調信号(110)のパルス幅を任意に広げたり又は狭めたりすることができ、容易にパルス幅にオフセットを持たせることが可能となる。
【0067】
(実施形態3)
次に本発明の第3の実施形態について図12を参照しつつ説明する。
【0068】
本実施形態では、図1の本装置における同期検出部(1)をサンプリングクロック(112)への同期化機能を有した同期検出部(1b)に変更するとともに、カウンタ(2)(3)もサンプリングクロック(112)への同期化機能を有したカウンタ(2b)(3b)に変更した。
【0069】
前記同期検出部(1b)は、サンプリングクロック(112)の立ち上がりを検出したあと、カウンタ(2)用の同期信号(103)とカウンタ(3)用の同期信号(104)を1回だけ生成する。
【0070】
前記カウンタ(2b)は、同期検出部(1b)からの同期信号(103)による初期化機能を有したモジュロ{(N+1)×M}のカウンタであり、カウント値が0〜{(N+1)×M−1}までカウントアップすると停止し、再び同期検出部(1b)からの同期信号(103)で初期化されるのを待っている。
【0071】
前記カウンタ(3b)は、同期検出部(1b)からの同期信号(104)による初期化機能を有したモジュロ{N×M}のカウンタであり、カウント値が0〜{(N×M−1}までカウントアップすると停止し、再び同期検出部(1b)からの同期信号(104)で初期化されるのを待っている。
【0072】
この構成によって、サンプリングクロック(112)とクロック(100)(101)が非同期であっても、1回のサンプリングクロックで1回のパルス幅変調信号を生成することが保証できる。特にクロック(100)(101)が異なるクロック発生装置(水晶発振器など)によって別々に発生する場合に特に有効である。
【0073】
なお、サンプリングクロックの立ち上がりから同期信号(103)(104)を生成するまで、クロック(101)のN周期を費やす可能性があるので、通常時のM設定を+1にするのが好ましい。
【0074】
(実施形態4)
次に本発明の第4の実施形態について図13を参照しつつ説明する。
【0075】
本実施形態では、図1の本装置においてデジタル信号(107)のサンプリングクロック(112)の{(N+1)×M}倍の周波数を有するクロックA(100)を生成する第1のPLL回路(8a)と、サンプリングクロック(112)の{N×M}倍の周波数を有するクロックB(101)を生成する第2のPLL回路(8b)とが設けられ、サンプリングクロック(112)に同期したクロックA(100)とクロックB(101)を使用するものである。
【0076】
すなわち、前記第1のPLL回路(8a)は、デジタル信号(107)のサンプリングクロック(112)を基準クロックとし、フィードバック回路(9)によりクロック(100)を{(N+1)×M}分周した信号(1200)をPLL回路(8a)にフィードバック入力してクロックA(100)を生成する。
【0077】
また、第2の前記PLL回路(8b)は、同じくデジタル信号(107)のサンプリングクロック(112)を基準クロックとし、フィードバック回路(10)によりクロック(100)を{(N+1)×M}分周した信号(1201)をPLL回路(8b)にフィードバック入力してクロックB(101)を生成する。
【0078】
この構成によれば、デジタル信号(107)のサンプリングクロック(112)とクロック(100)(101)を同期させることができる。このためセットアップ時にだけクロックA(100)とクロックB(101)の同期検出部(1)をイネーブルし、信号処理中に同期検出部(1)をネゲートできるので、より安定したパルス幅変調動作の実現が可能となる。
【0079】
(実施形態5)
【0080】
次に本発明の第5の実施形態について説明する。
【0081】
この構成では、カウント信号(105)の最大値:{(N+1)×M−1}=129×4−1とパルス前縁の位置を加算して前縁の位置とし、カウント信号(105)の終端を後縁とするパルス拡張信号の生成回路を設けている。パルス前縁の位置が正の値であればパルス拡張信号は発生しないが、パルス前縁の位置を算出するため、{(N+1)×(M−1)−1}=129×3−1とデジタル信号(600)の下位7ビットを加算し、その結果をデジタル信(600)の上位9ビットで減算した値が負になった場合、その値に下限値=0のリミッタ処理を施してパルス前縁の位置をカウント信号(105)=0に決定すると同時に、マイナス側にあふれた分に相当するパルス拡張信号が発生する。このパルス拡張信号は、パルス前縁の制御信号(108)とパルス後縁の制御信号(109)をAND合成した結果にOR合成し、パルス幅変調信号として出力している。
【図面の簡単な説明】
【0082】
【図1】本装置の基本構成を示す機能ブロック図である。
【図2】従来のパルス幅変調装置の機能ブロック図である。
【図3】同期検出部の回路構成の一例を示す図である。
【図4】図3の回路の動作を示す図である。
【図5】クロック信号、同期信号およびカウント信号の関係を示す図である。
【図6】前縁制御信号生成部と後縁制御信号生成部の回路構成の一例を示す図である。
【図7】図6の回路の動作を示す図である。
【図8】第2の実施形態に係る装置の基本構成を示す機能ブロック図である。
【図9】図8の装置の動作(微調整+1の場合)を示す図である。
【図10】図8の装置の動作(微調整−1の場合)を示す図である。
【図11】監視を行わない場合の装置の動作を示す図である。
【図12】第3の実施形態に係る装置のカウンタ部分の構成を示す機能ブロック図である。
【図13】第4の実施形態に係る装置のクロック発生回路部分の構成を示す機能ブロック図である。
【図14】第5の実施形態に係る装置の基本構成を示す機能ブロック図である。
【符号の説明】
【0083】
1・・・同期検出部
2・・・第1のカウンタ
3・・・第2のカウンタ
4・・・前縁制御信号生成部
5・・・後縁制御信号生成部
6・・・パルス幅変調信号生成部
100・・・クロックA
101・・・クロックB
102・・・イネーブル信号
103、104・・・同期信号
105、106・・・カウント信号
107・・・デジタル信号
108・・・前縁制御信号
109・・・後縁制御信号
110・・・パルス幅変調信号
【技術分野】
【0001】
本発明は、半導体集積回路に搭載し、D/A変換器のひとつとして利用されるデジタル方式のパルス幅変調装置に関するものである。
【背景技術】
【0002】
従来、サンプリングクロックに同期してデジタル信号を受信し、デジタル信号の値に応じてパルス幅変調信号を生成する様々なデジタル方式パルス幅変調装置が知られている(例えば特許文献1参照)。
【0003】
図2は、デジタル方式パルス幅変調装置の一例を示すものである。この装置は、所定の周波数のクロック(100)が供給され、クロック(100)によるカウント信号(105)を生成するカウンタ(2)と、該カウンタ信号(105)とデジタルデータ(107)を用いてパルスの前縁と後縁を決定してパルス幅変調信号(110)を生成するパルス幅変調信号生成部(4b)とが設けられている。
【0004】
例えば、周波数Nのクロック(100)が供給され、カウンタ(2)からは該クロック(100)によるカウント信号(105)を生成する。そして、パルス幅変調信号生成部(4b)は、例えばデジタルデータが16ビットで構成され、該デジタルデータの値が「1023」の場合にはパルス前縁をカウント信号「0」の立ち上がり時点とし、パルス後縁をカウント信号「1022」の立ち上がり時点として、デューティ100%のパルス幅変調信号を出力する。また、デジタルデータの値が「512」の場合にはパルス前縁をカウント信号「0」の立ち上がり時点とし、パルス後縁をカウント信号「511」の立ち上がり時点として、デューティ50%のパルス幅変調信号を出力する。もとより、これらパルス前縁及び後縁の特定は一定のルールに則って行われるものであり、ルールが異なればパルスの前縁および後縁の位置も当然変化し得るものである。
【0005】
【特許文献1】特開2003−103837号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかしながら、従来のデジタル方式パルス幅変調装置では、以下の問題がある。
【0007】
第1に、サンプリング周波数が高くなると、サンプリング周期内におけるクロック数が少なくなり、それに伴ってカウンタのMAX値も低下する。その結果、制御できるパルス幅変調の階調数が低下する。
【0008】
第2に、パルス幅変調の分解能は、使用するクロック周期までしか高められない。従って、パルス幅変調の分解能を高めるためには、使用するクロックの周波数を高くしなければならないが、カウンタと比較器が動作可能な上限周波数は、半導体の微細化プロセスの進展に依存する。この最新の微細化プロセスを利用するには、開発コストと開発期間の負担が重くなる。
【0009】
本発明は、上記問題に鑑みてなされたものであって、高い周波数のクロックを使用することなくパルス幅変調の分解能を高めることができるデジタル方式パルス幅変調装置の提供を課題とする。
【課題を解決するための手段】
【0010】
本発明は、上記課題を解決するために、周波数が異なる2つのクロックを用いてパルス前縁及び後縁の位置を特定することによりパルス幅変調信号を生成したものである。
【0011】
すなわち、本発明は、クロックを用いてデジタル信号(107)の値に応じたパルス幅変調信号(110)を生成するデジタル方式パルス幅変調装置であって、周波数比(N+1):Nの2つのクロックA(100)とクロックB(101)が供給され、前記クロックA(100)と前記クロックB(101)の同期タイミングを検出して2つの同期信号(103)(104)を発生する同期検出手段(1)と、前記同期信号(103)で初期化する機能を有し、クロックA(100)によるカウント信号(105)を生成する第1のカウンタ手段(2)と、前記同期信号(104)で初期化する機能を有し、クロックB(101)によるカウント信号(106)を生成する第2のカウンタ手段(3)と、前記クロックA(100)を用いて、前記カウント信号(105)と前記デジタル信号(107)に従ってパルス幅変調信号(110)のパルス前縁の位置を特定するための前縁制御信号(108)を生成する前縁制御信号生成手段(4)と、前記クロックB(101)を用いて、前記カウント信号(106)と前記デジタル信号(107)に従ってパルス幅変調信号(110)のパルス後縁の位置を特定するための後縁制御信号(109)を生成する後縁制御信号生成手段(5)と、前記前縁制御信号生成手段(4)により生成された前縁制御信号(108)と、前記後縁制御信号生成手段(5)により生成された後縁制御信号(109)とを合成してパルス幅変調信号(110)を生成するパルス幅変調信号生成手段(6)とが設けられたこを特徴とする。
【0012】
このように、クロックA(100)とクロックB(101)の周波数比が(N+1):Nであるため、両クロックA、Bの位相差はクロックA(100)の(N+1)周期で循環し、(クロックAの1周期)/Nを単位とするNステップの位相差が順に出現する。したがって、クロックA(100)を用いて、カウント信号(105)とデジタル信号(107)に従ってパルス幅変調信号(110)のパルス前縁の位置を特定する一方、クロックB(101)を用いて、カウント信号(106)と前記デジタル信号(107)に従ってパルス幅変調信号(110)のパルス後縁の位置を特定することによって、(クロックAの1周期)/Nのパルス幅を単位とするパルス幅変調信号を生成することができる。このため、従来の装置に比べてN倍の分解能を実現することができ、従来と同じ周波数のクロックを用いてもN倍高い分解能を有する高性能な装置を提供できる。
【0013】
また、デジタル信号(107)のサンプリングクロックの{(N+1)×M}倍の周波数を有するクロックをクロックA(100)として使用し、デジタル信号(107)のサンプリングクロックの{N×M}倍の周波数を有するクロックをクロックB(101)として使用し、Nが2又は10の累乗であるのが好ましい。
【0014】
また、前記後縁制御信号生成手段(5)は、デジタル信号(107)のサンプリングクロック周期内においてクロックA(100)とクロックB(101)のある同期時点のカウント信号(106)の値と、デジタル信号(107)の所定の下位ビットの値(601)とを加算して、この加算値とカウント信号(106)の一致したクロック(101)の立ち上がりエッジでパルス後縁の後縁制御信号(109)をネゲートし、カウント信号(106)の始点でアサートするものであり、前記前縁制御信号生成手段(6)は、デジタル信号(107)のサンプリングクロック周期内においてクロックA(100)とクロックB(101)のある同期時点のカウント信号(105)の値と、デジタル信号(107)の所定の下位ビットの値(601)とを加算したあと、この加算値をデジタル信号(107)の残りの上位ビットの値(600)で減算し、この減算値とカウント信号(105)の一致したクロック(100)の立ち上がりエッジでパルス前縁の前縁制御信号(108)をアサートし、カウント信号(105)の終点でネゲートするものであってもよい。
【0015】
また、前記第1のカウンタ手段(2)のカウント信号(105)と前記第2のカウンタ手段(3)のカウント信号(106)とに対して1カウント増減する同期微調整信号を生成する同期微調整信号生成手段(7)が設けられていてもよい。
【0016】
また、前記微調整信号生成手段(7)は、前記第1のカウンタ手段(2)のカウント信号(105)と前記第2のカウンタ手段(3)のカウント信号(106)の値を監視し、該監視結果が規定値と異なる場合には当該規定値と等しくなるようにカウント信号(105)(106)に対して1カウント増減する同期微調整信号を生成するものであってもよい。
【0017】
また、前記同期検出手段(1)は、サンプリングクロック(112)の立ち上がりを検出したあと、前記第1のカウンタ手段(2)用の同期信号(103)と前記第2のカウンタ手段(3)用の同期信号(104)を1回だけ生成する同期検出手段(1b)となされ、前記第1のカウンタ手段(2)は、前記同期検出手段(1b)からの同期信号(103)による初期化機能を有したモジュロ{(N+1)×M}のカウンタ手段であり、カウント値が0から{(N+1)×M−1}までカウントアップすると停止し、再び前記同期検出手段(1b)からの同期信号(103)で初期化されるのを待つカウンタ手段(2b)となされ、前記第2のカウンタ手段(3)は、前記同期検出手段(1b)からの同期信号(104)による初期化機能を有したモジュロ{N×M}のカウンタ手段であり、カウント値が0から{(N×M−1}までカウントアップすると停止し、再び同期検出手段(1b)からの同期信号(104)で初期化されるのを待つカウンタ手段(3b)であってもよい。
【0018】
また、前記デジタル信号(107)のサンプリングクロック(112)の{(N+1)×M}倍の周波数を有するクロックA(100)を生成する第1のPLL回路(8a)と、同サンプリングクロック(112)の{N×M}倍の周波数を有するクロックB(101)を生成する第2のPLL回路(8b)とが設けられ、前記デジタル信号(107)のサンプリングクロック(112)に同期したクロックA(100)とクロックB(101)を使用するものであってもよい。
【発明の効果】
【0019】
本発明によれば、(クロックAの1周期)/Nのパルス幅を単位とするパルス幅変調信号を生成することができる。このため、従来の装置に比べてN倍の分解能を実現することができ、従来と同じ周波数のクロックを用いてもN倍高い分解能を有する高性能な装置を提供できる。
【0020】
請求項2に係る発明によれば、設計しやすい装置を提供することができる。
【0021】
請求項3に係る発明によれば、パルス幅変調信号のパルス前縁および後縁の位置を特定するための前縁制御信号および後縁制御信号を簡単かつ確実に生成することができる。
【0022】
請求項4に係る発明によれば、パルス幅変調信号のパルス幅を任意に広げたり又は狭めたりすることができ、容易にパルス幅にオフセットを持たせることが可能となる。
【0023】
請求項5に係る発明によれば第1および第2カウンタにおける両カウント信号が規定値と等しい確率を高めることができる。このため両カウント信号の値が0のとき、クロックA、Bの立ち上がりエッジが最も接近していることが精度良く保証することが可能となる。
【0024】
請求項6に係る発明によれば、サンプリングクロックとクロックA、Bが非同期であっても、1回のサンプリングクロックで1回のパルス幅変調信号を生成することが保証できる。
【0025】
請求項7に係る発明によれば、デジタル信号のサンプリングクロックとクロックA、Bを同期させることができる。このため、セットアップ時にだけクロックA、Bの同期検出部をイネーブルし、信号処理中に同期検出部をネゲートできるので、より安定したパルス幅変調動作の実現が可能となる。
【発明を実施するための最良の形態】
【0026】
(実施形態1)
次に本発明の一実施形態に係るデジタル方式パルス幅変調装置(以下、本装置という)について図1〜図7を参照しつつ説明する。
【0027】
図1は、本装置の基本構成を示す機能ブロック図である。
【0028】
本装置は、周波数比(N+1):Nの2種類のクロックA(100)とクロックB(101)を用いて、デジタル信号(107)の値に応じたパルス幅変調信号(110)を生成するものである。
【0029】
前記クロックA(100)は、図示略のクロック生成装置により生成され、デジタル信号(107)におけるサンプリングクロックの{(N+1)×M}倍の周波数のクロックとなされている。また、前記クロックB(101)は、図示略のクロック生成装置により生成され、デジタル信号(107)におけるサンプリングクロックの{N×M}倍の周波数のクロックとなされている。また、前記デジタル信号(107)は、例えば16ビットのデジタルデータである。
【0030】
本装置には同期検出部(1)が設けられている。この同期検出部(1)は、クロックA(100)とクロックB(101)の同期タイミングを検出して2つの同期信号(103)(104)を発生するものである。すなわち、同期検出部(1)には動作イネーブル信号(102)が入力されるようになっており、該動作イネーブル信号(102)がアサートされていると、クロックA(100)とクロックB(101)の立ち上がりエッジの位置が前後に逆転したことを検出して、後述のカウンタ(2)用の同期信号(103)とカウンタ(3)用の同期信号(104)とを生成する。
【0031】
この同期検出部(1)の具体的構成の一例について図3および図4を用いて説明する。 動作イネーブル信号(102)がアサートされていると、クロック(100)をD入力、クロック(101)をクロック入力としたDEFが、それぞれのクロック(100)(101)の立ち上がりエッジ位置が前後に逆転したことを検出してQ出力(300)を0から1に変化させる。内部信号(300)をクロック(100)およびクロック(101)を用いてシフトレジスタに送り、安定した同じ段数のところで立ち上がりを検出して、カウンタ(2)用の同期信号(103)とカウンタ(3)用の同期信号(104)を生成する。
【0032】
なお、同期検出部(1)は、上記構成に限定されるものではなく、クロックA(100)とクロックB(101)の同期タイミングを検出して2つの同期信号(103)(104)を発生するものであれば、どのような回路構成のものであってもよい。
【0033】
前記同期検出部(1)の出力側には第1のカウンタ(2)と第2のカウンタ(3)が並列して設けられている。カウンタ(2)は、同期信号(103)で初期化する機能を有し、クロックA(100)によるカウント信号(105)を生成するものであり、カウント値が0〜{(N+1)×M−1}の間で循環する。一方、カウンタ(3)は、同期信号(104)で初期化する機能を有し、クロックB(101)によるカウント信号(106)を生成するものであり、カウント値が0〜{N×M−1}の間で循環する。
【0034】
図5は、クロック信号(100)(101)、同期信号(103)(104)およびカウント信号(105)(106)の関係を示す図である。
【0035】
周波数比(N+1):NのクロックA(100)とクロックB(101)が供給されており、クロックA(100)とクロックB(101)に応じてカウンタ(2)(3)からカウント信号(105)(106)が生成されている。そして、クロック信号(100)とクロック信号(101)と立ち上がりエッジが前後に逆転した場合、同期検出部(1)により2つの同期信号(103)(104)が生成され、それら同期信号(103)(104)によりカウンタ(2)(3)が初期化される。そして、カウンタ(2)によってクロック信号A(100)によるカウント信号(105)が0〜{(N+1)×M−1}の間で循環しながら生成される。また、カウンタ(3)によってクロック信号B(101)によるカウント信号(106)が0〜{N×M−1}の間で循環しながら生成される。
【0036】
このときクロックA(100)とクロックB(101)とは周波数比(N+1):Nであるため、クロックA(100)とクロックB(101)の位相差はクロックA(100)の(N+1)周期で循環し、(クロックAの1周期)/Nを単位とするNステップの位相差が順に出現する。例えば、始点Sでは両クロックA、Bの位相差は0/N、中央付近では両クロックA、Bの位相差は(N/2)/N、終点付近では両クロックA、Bの位相差は(N−1)/Nとなる。なお、カウンタ(2)とカウンタ(3)が同期化されているので、カウンタ(3)の値が特定されると、その値におけるクロックB(101)の立ち上がりエッジとその直前にあるクロックA(100)の立ち上がりエッジとの位相差が特定できる。
【0037】
前記カウンタ(2)の出力側には前縁制御信号生成部(4)が設けられている。この前縁制御信号生成部(4)は、クロックA(100)を用いて、カウント信号(105)とデジタル信号(107)に従ってパルス幅変調信号(110)のパルス前縁の位置を特定するための前縁制御信号(108)を生成するものである。具体的には、デジタル信号(107)によってパルス前縁の位置を特定し、その位置とカウント信号(105)の一致したクロック(100)の立ち上がりエッジで前縁制御信号(108)をアサートして、カウント信号(105)の終点でネゲートする。
【0038】
前記カウンタ(3)の出力側には後縁制御信号生成部(5)が設けられている。この前縁制御信号生成部(5)は、クロックB(101)を用いて、カウント信号(106)とデジタル信号(107)に従ってパルス幅変調信号(110)のパルス後縁の位置を特定するための後縁制御信号(109)を生成するものである。具体的には、デジタル信号(107)によってパルス後縁の位置を特定し、その位置とカウント信号(106)の一致したクロック(101)の立ち上がりエッジで後縁制御信号(109)をネゲートし、カウント信号(106)の始点Sでアサートする。
【0039】
図6は、前縁制御信号生成部(4)による前縁制御信号(108)と、後縁制御信号生成部(5)による後縁制御信号(109)とを生成するための回路構成の一例を示す図である。なお、本実施形態では、Nを128、Mを5に設定し、16ビットのデジタル信号(107)に適用させた場合について説明する。
【0040】
まず、パルス幅変調信号(110)のパルス後縁の位置を算出するために、クロックA(100)とクロックB(101)のある同期時点におけるカウント信号(106)の値{N×(M−1)−1}=128×4−1とデジタル信号(107)の下位7ビットのデータ(601)を加算する。この加算値とカウント信号(106)の一致したクロック(101)の立ち上がりエッジでパルス後縁の後縁制御信号(109)をネゲートし、カウント信号(106)の始点(カウント値0の時点)でアサートする。
【0041】
また、パルス前縁の位置を算出するために、同じ同期時点におけるカウント信号(105)の値{(N+1)×(M−1)−1}=129×4−1とデジタル信号(107)の下位7ビットのデータ(601)を加算し、その加算値をデジタル信号(107)の残りの上位9ビットのデータ(600)で減算する。この減算値とカウント信号(105)の一致したクロック(100)の立ち上がりエッジでパルス前縁の前縁制御信号(108)をアサートし、カウント信号(105)の終点(カウント値129×5−1の時点)でネゲートする。
【0042】
これらパルス変調信号(110)のパルス前縁及び後縁の特定の具体例について図7を参照しつつ説明する。
【0043】
<デジタル信号が「0000」(16進数表現)の場合>
例えば、デジタル信号(107)が「0000」(16進数表現)の場合、パルス後縁の位置を算出するために、ある同期時点におけるカウント信号(106)の値{N×(M−1)−1}=128×4−1とデジタル信号(107)の下位7ビットのデータ「0000000」(601)を加算する。この加算値とカウント信号(106)の一致したクロック(101)の立ち上がりエッジ、すなわちカウント信号(106)のカウント値が128×4−1の時点でパルス後縁の後縁制御信号(109)をネゲートし、カウント信号(106)の始点(カウント値0の時点)でアサートする。このように生成された後縁制御信号(109)は図7に示すパルスK1である。
【0044】
一方、パルス前縁の位置を算出するために、前記同期時点におけるカウント信号(105)の値{(N+1)×(M−1)−1}=129×4−1とデジタル信号(107)の下位7ビットのデータ「0000000」(601)を加算し、その加算値をデジタル信号(107)の残りの上位9ビットのデータ「000000000」(600)で減算する。この減算値からさらに「1」を引いた値とカウント信号(105)の一致したクロック(100)の立ち上がりエッジ、すなわちカウント信号(105)のカウント値が129×4−2の時点でパルス前縁の前縁制御信号(108)をアサートし、カウント信号(105)の終点(カウント値129×5−1の時点)でネゲートする。このように生成された前縁制御信号(108)は図7に示すパルスZ1である。
【0045】
なお、パルス前縁の位置を特定するに際して、デジタルデータ(107)の上位9ビットのデータ(600)を減算したあとにさらに「1」を引くのは、デジタル信号(107)の最小値「0000」(16進数表現)の場合でも、一定以上のパルス幅を有するパルス幅変調信号(110)を生成するためである。
【0046】
<デジタル信号が「0001」(16進数表現)の場合>
例えば、デジタル信号(107)が「0001」(16進数表現)の場合、パルス後縁の位置を算出するために、ある同期時点におけるカウント信号(106)の値{N×(M−1)−1}=128×4−1とデジタル信号(107)の下位7ビットのデータ「0000001」(601)を加算する。この加算値とカウント信号(106)の一致したクロック(101)の立ち上がりエッジ、すなわちカウント信号(106)のカウント値が128×4の時点でパルス後縁の後縁制御信号(109)をネゲートし、カウント信号(106)の始点(カウント値0の時点)でアサートする。このように生成された後縁制御信号(109)は図7に示すパルスK2である。
【0047】
一方、パルス前縁の位置を算出するために、前記同期時点におけるカウント信号(105)の値{(N+1)×(M−1)−1}=129×4−1とデジタル信号(107)の下位7ビットのデータ「0000001」(601)を加算し、その加算値をデジタル信号(107)の残りの上位9ビットのデータ「000000000」(600)で減算する。この減算値からさらに「1」を引いた値とカウント信号(105)の一致したクロック(100)の立ち上がりエッジ、すなわちカウント信号(105)のカウント値が129×4−1の時点でパルス前縁の前縁制御信号(108)をアサートし、カウント信号(105)の終点(カウント値129×5−1の時点)でネゲートする。このように生成された前縁制御信号(108)は図7に示すパルスZ2である。
【0048】
<デジタル信号が「007F」(16進数表現)の場合>
例えば、デジタル信号(107)が「007F」(16進数表現)の場合、パルス後縁の位置を算出するために、ある同期時点におけるカウント信号(106)の値{N×(M−1)−1}=128×4−1とデジタル信号(107)の下位7ビットのデータ「1111111」(601)を加算する。この加算値とカウント信号(106)の一致したクロック(101)の立ち上がりエッジ、すなわちカウント信号(106)のカウント値が128×5−2の時点でパルス後縁の後縁制御信号(109)をネゲートし、カウント信号(106)の始点(カウント値0の時点)でアサートする。このように生成された後縁制御信号(109)は図7に示すパルスK3である。
【0049】
一方、パルス前縁の位置を算出するために、前記同期時点におけるカウント信号(105)の値{(N+1)×(M−1)−1}=129×4−1とデジタル信号(107)の下位7ビットのデータ「1111111」(601)を加算し、その加算値をデジタル信号(107)の残りの上位9ビットのデータ「000000000」(600)で減算する。この減算値からさらに「1」を引いた値とカウント信号(105)の一致したクロック(100)の立ち上がりエッジ、すなわちカウント信号(105)のカウント値が129×5−4の時点でパルス前縁の前縁制御信号(108)をアサートし、カウント信号(105)の終点(カウント値129×5−1の時点)でネゲートする。このように生成された前縁制御信号(108)は図7に示すパルスZ3である。
【0050】
なお、デジタル信号「0080」「FF80」「FFFF」(16ビット)についても、上述と同様にして後縁制御信号(109)のパルスK4、K5、K6と、前縁制御信号(108)のパルスZ1、Z2、Z3とがそれぞれ生成される。
【0051】
前記前縁制御信号生成部(4)と後縁制御信号生成部(5)の出力側には、パルス幅変調信号生成部(6)が設けられている。このパルス幅変調信号生成部(6)は、前縁制御信号生成部(4)により生成された前縁制御信号(108)と、後縁制御信号生成部(5)により生成された後縁制御信号(109)とをAND合成してパルス幅変調信号(110)を生成するものである。
【0052】
例えば、図7に示すように、前縁制御信号(108)のパルスZ1と後縁制御信号(109)のK1をAND合成してパルス幅変調信号P1を生成する。また、前縁制御信号(108)のZ2と後縁制御信号(109)のK2をAND合成してパルス幅変調信号P2を生成する。また、前縁制御信号(108)のパルスZ3と後縁制御信号(109)のK3をAND合成してパルス幅変調信号P3を生成する。その他の前縁制御信号(108)のパルスZ4、Z5、Z6と後縁制御信号(109)のK4、K5、K6についても、それぞれAND合成してパルス幅変調信号P4、P5、P6を生成する。
【0053】
このように、クロックA(100)とクロックB(101)の周波数比が(N+1):Nであるため、両クロックA、Bの位相差はクロックA(100)の(N+1)周期で循環し、(クロックAの1周期)/Nを単位とするNステップの位相差が順に出現する。したがって、クロックA(100)を用いて、カウント信号(105)とデジタル信号(107)に従ってパルス幅変調信号(110)のパルス前縁の位置を特定する一方、クロックB(101)を用いて、カウント信号(106)と前記デジタル信号(107)に従ってパルス幅変調信号(110)のパルス後縁の位置を特定することによって、(クロックAの1周期)/Nのパルス幅を単位とするパルス幅変調信号を生成することができる。このため、従来の装置に比べてN倍の分解能を実現することができ、従来と同じ周波数のクロックを用いてもN倍高い分解能を有する高性能な装置を提供できる。
【0054】
なお、本実施形態では、デジタル信号(107)の下位7ビットをパルス後縁の特定に用いて、さらに上位9ビットをパルス前縁の特定に用いたが、これらに限定されるものではない。要は、周波数比の異なる2種類のクロックA、Bを供給して、一方のクロックAを用いてパルス幅変調信号(110)のパルス前縁を特定し、他方のクロックBを用いてパルス幅変調信号(110)のパルス後縁を特定するものであればよい。
【0055】
(実施形態2)
次に本発明の第2の実施形態について図8〜図10を参照しつつ説明する。
【0056】
本実施形態では、図8に示すように、図1の本装置に同期微調整信号生成部(7)が設けられている。
【0057】
この同期微調整信号生成部(7)は、前記第1のカウンタ(2)のカウント信号(105)と第2のカウンタ(3)のカウント信号(106)の値を監視し、該監視結果が規定値と異なる場合には当該規定値と等しくなるようにカウント信号(105)(106)に対して1カウント増減するものである。
【0058】
具体的に説明すると、同期微調整信号生成部(7)は、同期微調整指示信号(111)が微調整OFF(同期微調整を行わない)を示す場合は、図1の装置と同様に同期信号(103)(104)によってカウンタ(2)(3)が同期化されるように、カウンタ(2)に対して同期許可信号(802)をアサートし、カウンタ(3)に対して同期許可信号(803)をアサートする。
【0059】
一方、同期微調整指示信号(111)が微調整ON(同期微調整を行う)を示す場合は、同期信号(103)(104)によってカウンタ(2)(3)が同期化されないように他方の同期許可信号(802)(803)をネゲートしておき、同期信号(103)(104)がアサートされたタイミングにおけるカウンタ(2)(3)のカウント信号(105)(106)の値が規定値と等しいかどうかを監視する。そして、該監視結果が規定値と異なる場合には当該規定値と等しくなるようにカウント信号(105)(106)に対して1カウント増減する。
【0060】
例えば、適切に設定した監視期間内においてカウント信号(105)(106)の値が規定値以下の確率が50%を越える場合、図9に示すように、カウンタ(2)(3)に対する同期微調整信号(800)(801)を+1にする。
【0061】
一方、カウント信号(105)(106)の値が規定値以上の確率が50%を越える場合、図10に示すように、カウンタ(2)(3)に対する同期微調整信号(800)(801)を−1にする。
【0062】
これによればカウンタ(2)(3)におけるカウント信号(105)(106)が規定値と等しい確率を高めることができる。このためカウント信号(105)(106)の値が0のとき、クロック(100)(101)の立ち上がりエッジが最も接近していることが精度良く保証することが可能となる。
【0063】
なお、本実施形態では、同期微調整信号生成部(7)がカウント信号(105)(106)の値を監視するものとしたが、監視を行わずに任意に同期微調整を行うものとしてもよい。
【0064】
例えば、図11の上図に示すように、同期微調整信号指示信号(111)が強制アップを示す場合、同期微調整信号(800)(801)を+1にする。これによればクロック(100)に対してクロック(101)の位相が最小ステップ分(1/N)だけ左シフトするので、この設定で生成されるパルス幅変調信号(110)も最小ステップ分(1/N)だけパルス幅を狭めることができる。
【0065】
一方、同期微調整信号生成部(7)は、同期微調整信号指示信号(111)が強制ダウンを示す場合、図11の下図に示すように、同期微調整信号(800)(801)を−1にする。これによればクロック(100)に対しクロック(101)の位相が最小ステップ分(1/N)だけ右シフトするので、この設定で生成されるパルス幅変調信号(110)が最小ステップ分(1/N)だけパルス幅を広げることができる。
【0066】
これによればパルス幅変調信号(110)のパルス幅を任意に広げたり又は狭めたりすることができ、容易にパルス幅にオフセットを持たせることが可能となる。
【0067】
(実施形態3)
次に本発明の第3の実施形態について図12を参照しつつ説明する。
【0068】
本実施形態では、図1の本装置における同期検出部(1)をサンプリングクロック(112)への同期化機能を有した同期検出部(1b)に変更するとともに、カウンタ(2)(3)もサンプリングクロック(112)への同期化機能を有したカウンタ(2b)(3b)に変更した。
【0069】
前記同期検出部(1b)は、サンプリングクロック(112)の立ち上がりを検出したあと、カウンタ(2)用の同期信号(103)とカウンタ(3)用の同期信号(104)を1回だけ生成する。
【0070】
前記カウンタ(2b)は、同期検出部(1b)からの同期信号(103)による初期化機能を有したモジュロ{(N+1)×M}のカウンタであり、カウント値が0〜{(N+1)×M−1}までカウントアップすると停止し、再び同期検出部(1b)からの同期信号(103)で初期化されるのを待っている。
【0071】
前記カウンタ(3b)は、同期検出部(1b)からの同期信号(104)による初期化機能を有したモジュロ{N×M}のカウンタであり、カウント値が0〜{(N×M−1}までカウントアップすると停止し、再び同期検出部(1b)からの同期信号(104)で初期化されるのを待っている。
【0072】
この構成によって、サンプリングクロック(112)とクロック(100)(101)が非同期であっても、1回のサンプリングクロックで1回のパルス幅変調信号を生成することが保証できる。特にクロック(100)(101)が異なるクロック発生装置(水晶発振器など)によって別々に発生する場合に特に有効である。
【0073】
なお、サンプリングクロックの立ち上がりから同期信号(103)(104)を生成するまで、クロック(101)のN周期を費やす可能性があるので、通常時のM設定を+1にするのが好ましい。
【0074】
(実施形態4)
次に本発明の第4の実施形態について図13を参照しつつ説明する。
【0075】
本実施形態では、図1の本装置においてデジタル信号(107)のサンプリングクロック(112)の{(N+1)×M}倍の周波数を有するクロックA(100)を生成する第1のPLL回路(8a)と、サンプリングクロック(112)の{N×M}倍の周波数を有するクロックB(101)を生成する第2のPLL回路(8b)とが設けられ、サンプリングクロック(112)に同期したクロックA(100)とクロックB(101)を使用するものである。
【0076】
すなわち、前記第1のPLL回路(8a)は、デジタル信号(107)のサンプリングクロック(112)を基準クロックとし、フィードバック回路(9)によりクロック(100)を{(N+1)×M}分周した信号(1200)をPLL回路(8a)にフィードバック入力してクロックA(100)を生成する。
【0077】
また、第2の前記PLL回路(8b)は、同じくデジタル信号(107)のサンプリングクロック(112)を基準クロックとし、フィードバック回路(10)によりクロック(100)を{(N+1)×M}分周した信号(1201)をPLL回路(8b)にフィードバック入力してクロックB(101)を生成する。
【0078】
この構成によれば、デジタル信号(107)のサンプリングクロック(112)とクロック(100)(101)を同期させることができる。このためセットアップ時にだけクロックA(100)とクロックB(101)の同期検出部(1)をイネーブルし、信号処理中に同期検出部(1)をネゲートできるので、より安定したパルス幅変調動作の実現が可能となる。
【0079】
(実施形態5)
【0080】
次に本発明の第5の実施形態について説明する。
【0081】
この構成では、カウント信号(105)の最大値:{(N+1)×M−1}=129×4−1とパルス前縁の位置を加算して前縁の位置とし、カウント信号(105)の終端を後縁とするパルス拡張信号の生成回路を設けている。パルス前縁の位置が正の値であればパルス拡張信号は発生しないが、パルス前縁の位置を算出するため、{(N+1)×(M−1)−1}=129×3−1とデジタル信号(600)の下位7ビットを加算し、その結果をデジタル信(600)の上位9ビットで減算した値が負になった場合、その値に下限値=0のリミッタ処理を施してパルス前縁の位置をカウント信号(105)=0に決定すると同時に、マイナス側にあふれた分に相当するパルス拡張信号が発生する。このパルス拡張信号は、パルス前縁の制御信号(108)とパルス後縁の制御信号(109)をAND合成した結果にOR合成し、パルス幅変調信号として出力している。
【図面の簡単な説明】
【0082】
【図1】本装置の基本構成を示す機能ブロック図である。
【図2】従来のパルス幅変調装置の機能ブロック図である。
【図3】同期検出部の回路構成の一例を示す図である。
【図4】図3の回路の動作を示す図である。
【図5】クロック信号、同期信号およびカウント信号の関係を示す図である。
【図6】前縁制御信号生成部と後縁制御信号生成部の回路構成の一例を示す図である。
【図7】図6の回路の動作を示す図である。
【図8】第2の実施形態に係る装置の基本構成を示す機能ブロック図である。
【図9】図8の装置の動作(微調整+1の場合)を示す図である。
【図10】図8の装置の動作(微調整−1の場合)を示す図である。
【図11】監視を行わない場合の装置の動作を示す図である。
【図12】第3の実施形態に係る装置のカウンタ部分の構成を示す機能ブロック図である。
【図13】第4の実施形態に係る装置のクロック発生回路部分の構成を示す機能ブロック図である。
【図14】第5の実施形態に係る装置の基本構成を示す機能ブロック図である。
【符号の説明】
【0083】
1・・・同期検出部
2・・・第1のカウンタ
3・・・第2のカウンタ
4・・・前縁制御信号生成部
5・・・後縁制御信号生成部
6・・・パルス幅変調信号生成部
100・・・クロックA
101・・・クロックB
102・・・イネーブル信号
103、104・・・同期信号
105、106・・・カウント信号
107・・・デジタル信号
108・・・前縁制御信号
109・・・後縁制御信号
110・・・パルス幅変調信号
【特許請求の範囲】
【請求項1】
クロックを用いてデジタル信号(107)の値に応じたパルス幅変調信号(110)を生成するデジタル方式パルス幅変調装置であって、
周波数比(N+1):Nの2つのクロックA(100)とクロックB(101)が供給され、前記クロックA(100)と前記クロックB(101)の同期タイミングを検出して2つの同期信号(103)(104)を発生する同期検出手段(1)と、
前記同期信号(103)で初期化する機能を有し、クロックA(100)によるカウント信号(105)を生成する第1のカウンタ手段(2)と、
前記同期信号(104)で初期化する機能を有し、クロックB(101)によるカウント信号(106)を生成する第2のカウンタ手段(3)と、
前記クロックA(100)を用いて、前記カウント信号(105)と前記デジタル信号(107)に従ってパルス幅変調信号(110)のパルス前縁の位置を特定するための前縁制御信号(108)を生成する前縁制御信号生成手段(4)と、
前記クロックB(101)を用いて、前記カウント信号(106)と前記デジタル信号(107)に従ってパルス幅変調信号(110)のパルス後縁の位置を特定するための後縁制御信号(109)を生成する後縁制御信号生成手段(5)と、
前記前縁制御信号生成手段(4)により生成された前縁制御信号(108)と、前記後縁制御信号生成手段(5)により生成された後縁制御信号(109)とを合成してパルス幅変調信号(110)を生成するパルス幅変調信号生成手段(6)とが設けられたことを特徴とするデジタル方式パルス幅変調装置。
【請求項2】
デジタル信号(107)のサンプリングクロックの{(N+1)×M}倍の周波数を有するクロックをクロックA(100)として使用し、デジタル信号(107)のサンプリングクロックの{N×M}倍の周波数を有するクロックをクロックB(101)として使用し、Nが2又は10の累乗である請求項1記載のデジタル方式パルス幅変調装置。
【請求項3】
前記後縁制御信号生成手段(5)は、デジタル信号(107)のサンプリングクロック周期内においてクロックA(100)とクロックB(101)のある同期時点のカウント信号(106)の値と、デジタル信号(107)の所定の下位ビットの値(601)とを加算して、この加算値とカウント信号(106)の一致したクロック(101)の立ち上がりエッジでパルス後縁の後縁制御信号(109)をネゲートし、カウント信号(106)の始点でアサートするものであり、
前記前縁制御信号生成手段(6)は、デジタル信号(107)のサンプリングクロック周期内においてクロックA(100)とクロックB(101)のある同期時点のカウント信号(105)の値と、デジタル信号(107)の所定の下位ビットの値(601)とを加算したあと、この加算値をデジタル信号(107)の残りの上位ビットの値(600)で減算し、この減算値とカウント信号(105)の一致したクロック(100)の立ち上がりエッジでパルス前縁の前縁制御信号(108)をアサートし、カウント信号(105)の終点でネゲートするものである請求項1または請求項2に記載のデジタル方式パルス幅変調装置。
【請求項4】
前記第1のカウンタ手段(2)のカウント信号(105)と前記第2のカウンタ手段(3)のカウント信号(106)とに対して1カウント増減する同期微調整信号を生成する同期微調整信号生成手段(7)が設けられている請求項1ないし請求項3のいずれかに記載のデジタル方式パルス幅変調装置。
【請求項5】
前記微調整信号生成手段(7)は、前記第1のカウンタ手段(2)のカウント信号(105)と前記第2のカウンタ手段(3)のカウント信号(106)の値を監視し、該監視結果が規定値と異なる場合には当該規定値と等しくなるようにカウント信号(105)(106)に対して1カウント増減する同期微調整信号を生成するものとなされている請求項4に記載のデジタル方式パルス幅変調装置。
【請求項6】
前記同期検出手段(1)は、サンプリングクロック(112)の立ち上がりを検出したあと、前記第1のカウンタ手段(2)用の同期信号(103)と前記第2のカウンタ手段(3)用の同期信号(104)を1回だけ生成する同期検出手段(1b)となされ、
前記第1のカウンタ手段(2)は、前記同期検出手段(1b)からの同期信号(103)による初期化機能を有したモジュロ{(N+1)×M}のカウンタ手段であり、カウント値が0から{(N+1)×M−1}までカウントアップすると停止し、再び前記同期検出手段(1b)からの同期信号(103)で初期化されるのを待つカウンタ手段(2b)となされ、
前記第2のカウンタ手段(3)は、前記同期検出手段(1b)からの同期信号(104)による初期化機能を有したモジュロ{N×M}のカウンタ手段であり、カウント値が0から{(N×M−1}までカウントアップすると停止し、再び同期検出手段(1b)からの同期信号(104)で初期化されるのを待つカウンタ手段(3b)となされている請求項1ないし請求項5のいずれかに記載のデジタル方式パルス幅変調装置。
【請求項7】
前記デジタル信号(107)のサンプリングクロック(112)の{(N+1)×M}倍の周波数を有するクロックA(100)を生成する第1のPLL回路(8a)と、同サンプリングクロック(112)の{N×M}倍の周波数を有するクロックB(101)を生成する第2のPLL回路(8b)とが設けられ、前記デジタル信号(107)のサンプリングクロック(112)に同期したクロックA(100)とクロックB(101)を使用するものである請求項1ないし請求項6のいずれかに記載のデジタル方式パルス幅変調装置。
【請求項1】
クロックを用いてデジタル信号(107)の値に応じたパルス幅変調信号(110)を生成するデジタル方式パルス幅変調装置であって、
周波数比(N+1):Nの2つのクロックA(100)とクロックB(101)が供給され、前記クロックA(100)と前記クロックB(101)の同期タイミングを検出して2つの同期信号(103)(104)を発生する同期検出手段(1)と、
前記同期信号(103)で初期化する機能を有し、クロックA(100)によるカウント信号(105)を生成する第1のカウンタ手段(2)と、
前記同期信号(104)で初期化する機能を有し、クロックB(101)によるカウント信号(106)を生成する第2のカウンタ手段(3)と、
前記クロックA(100)を用いて、前記カウント信号(105)と前記デジタル信号(107)に従ってパルス幅変調信号(110)のパルス前縁の位置を特定するための前縁制御信号(108)を生成する前縁制御信号生成手段(4)と、
前記クロックB(101)を用いて、前記カウント信号(106)と前記デジタル信号(107)に従ってパルス幅変調信号(110)のパルス後縁の位置を特定するための後縁制御信号(109)を生成する後縁制御信号生成手段(5)と、
前記前縁制御信号生成手段(4)により生成された前縁制御信号(108)と、前記後縁制御信号生成手段(5)により生成された後縁制御信号(109)とを合成してパルス幅変調信号(110)を生成するパルス幅変調信号生成手段(6)とが設けられたことを特徴とするデジタル方式パルス幅変調装置。
【請求項2】
デジタル信号(107)のサンプリングクロックの{(N+1)×M}倍の周波数を有するクロックをクロックA(100)として使用し、デジタル信号(107)のサンプリングクロックの{N×M}倍の周波数を有するクロックをクロックB(101)として使用し、Nが2又は10の累乗である請求項1記載のデジタル方式パルス幅変調装置。
【請求項3】
前記後縁制御信号生成手段(5)は、デジタル信号(107)のサンプリングクロック周期内においてクロックA(100)とクロックB(101)のある同期時点のカウント信号(106)の値と、デジタル信号(107)の所定の下位ビットの値(601)とを加算して、この加算値とカウント信号(106)の一致したクロック(101)の立ち上がりエッジでパルス後縁の後縁制御信号(109)をネゲートし、カウント信号(106)の始点でアサートするものであり、
前記前縁制御信号生成手段(6)は、デジタル信号(107)のサンプリングクロック周期内においてクロックA(100)とクロックB(101)のある同期時点のカウント信号(105)の値と、デジタル信号(107)の所定の下位ビットの値(601)とを加算したあと、この加算値をデジタル信号(107)の残りの上位ビットの値(600)で減算し、この減算値とカウント信号(105)の一致したクロック(100)の立ち上がりエッジでパルス前縁の前縁制御信号(108)をアサートし、カウント信号(105)の終点でネゲートするものである請求項1または請求項2に記載のデジタル方式パルス幅変調装置。
【請求項4】
前記第1のカウンタ手段(2)のカウント信号(105)と前記第2のカウンタ手段(3)のカウント信号(106)とに対して1カウント増減する同期微調整信号を生成する同期微調整信号生成手段(7)が設けられている請求項1ないし請求項3のいずれかに記載のデジタル方式パルス幅変調装置。
【請求項5】
前記微調整信号生成手段(7)は、前記第1のカウンタ手段(2)のカウント信号(105)と前記第2のカウンタ手段(3)のカウント信号(106)の値を監視し、該監視結果が規定値と異なる場合には当該規定値と等しくなるようにカウント信号(105)(106)に対して1カウント増減する同期微調整信号を生成するものとなされている請求項4に記載のデジタル方式パルス幅変調装置。
【請求項6】
前記同期検出手段(1)は、サンプリングクロック(112)の立ち上がりを検出したあと、前記第1のカウンタ手段(2)用の同期信号(103)と前記第2のカウンタ手段(3)用の同期信号(104)を1回だけ生成する同期検出手段(1b)となされ、
前記第1のカウンタ手段(2)は、前記同期検出手段(1b)からの同期信号(103)による初期化機能を有したモジュロ{(N+1)×M}のカウンタ手段であり、カウント値が0から{(N+1)×M−1}までカウントアップすると停止し、再び前記同期検出手段(1b)からの同期信号(103)で初期化されるのを待つカウンタ手段(2b)となされ、
前記第2のカウンタ手段(3)は、前記同期検出手段(1b)からの同期信号(104)による初期化機能を有したモジュロ{N×M}のカウンタ手段であり、カウント値が0から{(N×M−1}までカウントアップすると停止し、再び同期検出手段(1b)からの同期信号(104)で初期化されるのを待つカウンタ手段(3b)となされている請求項1ないし請求項5のいずれかに記載のデジタル方式パルス幅変調装置。
【請求項7】
前記デジタル信号(107)のサンプリングクロック(112)の{(N+1)×M}倍の周波数を有するクロックA(100)を生成する第1のPLL回路(8a)と、同サンプリングクロック(112)の{N×M}倍の周波数を有するクロックB(101)を生成する第2のPLL回路(8b)とが設けられ、前記デジタル信号(107)のサンプリングクロック(112)に同期したクロックA(100)とクロックB(101)を使用するものである請求項1ないし請求項6のいずれかに記載のデジタル方式パルス幅変調装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2008−193436(P2008−193436A)
【公開日】平成20年8月21日(2008.8.21)
【国際特許分類】
【出願番号】特願2007−26156(P2007−26156)
【出願日】平成19年2月5日(2007.2.5)
【特許番号】特許第3967370号(P3967370)
【特許公報発行日】平成19年8月29日(2007.8.29)
【出願人】(507037792)株式会社トライテック (2)
【Fターム(参考)】
【公開日】平成20年8月21日(2008.8.21)
【国際特許分類】
【出願日】平成19年2月5日(2007.2.5)
【特許番号】特許第3967370号(P3967370)
【特許公報発行日】平成19年8月29日(2007.8.29)
【出願人】(507037792)株式会社トライテック (2)
【Fターム(参考)】
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