データセレクタ回路を備えた表示装置
【課題】データセレクタ回路に含まれるＮＭＯＳトランジスタは入力側に入力される入力信号の極性により、出力側から出力される出力信号の立ち上がりの速度が異なる。
【解決手段】表示装置であって並列に接続された時分割スイッチとタイミング調整スイッチとを含むスイッチ群を複数有するとともに、ドライバからの出力信号を、複数のデータ線に接続された前記スイッチ群を介して、前記複数のデータ線のうち１以上のデータ線毎に極性の異なる出力信号を、前記各データ線に出力するデータセレクタ回路と、を有し、前記時分割スイッチ及び前記タイミング調整スイッチは、ＮＭＯＳトランジスタで構成され、前記ドライバは、前記複数のデータ線のうち、正の出力信号が出力されるデータ線に接続されたスイッチ群に含まれるタイミング調整スイッチを、負のデータ信号が出力されるデータ線に接続されたスイッチ群に含まれる時分割スイッチよりも所定期間早くオンさせる。
【解決手段】表示装置であって並列に接続された時分割スイッチとタイミング調整スイッチとを含むスイッチ群を複数有するとともに、ドライバからの出力信号を、複数のデータ線に接続された前記スイッチ群を介して、前記複数のデータ線のうち１以上のデータ線毎に極性の異なる出力信号を、前記各データ線に出力するデータセレクタ回路と、を有し、前記時分割スイッチ及び前記タイミング調整スイッチは、ＮＭＯＳトランジスタで構成され、前記ドライバは、前記複数のデータ線のうち、正の出力信号が出力されるデータ線に接続されたスイッチ群に含まれるタイミング調整スイッチを、負のデータ信号が出力されるデータ線に接続されたスイッチ群に含まれる時分割スイッチよりも所定期間早くオンさせる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、ＮＭＯＳトランジスタを含むデータセレクタ回路を有する表示装置に関する。
【背景技術】
【０００２】
従来における液晶表示装置においては、複数ライン毎に基準電圧に対して、書き込み電圧の正負を逆転させる駆動方式が知られている。例えば、２ライン毎にドット反転させる場合においては、あるデータ線について、２水平期間毎に基準電圧に対して書き込み電圧の正負が逆転する。また、データ回路から出力される階調値に応じたデータ信号を、ＲＧＢスイッチを介して、時分割で各画素に入力するいわゆるデータセレクタ回路が知られている。当該データセレクタ回路を有する表示装置においては、例えば、データ回路から出力される階調値に応じた各データ信号は、データセレクタ回路に含まれる時分割スイッチを介して、各画素に書き込まれる。そして、当該時分割スイッチとしては、例えば、ＮＭＯＳトランジスタが用いられる（下記特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１０９２８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、データセレクタ回路に含まれるＮＭＯＳトランジスタは同じタイミングでゲート信号が入力された場合であっても、ＮＭＯＳトランジスタの入力側に入力される入力信号の極性により、当該ＮＭＯＳトランジスタの出力側から出力される出力信号の立ち上がりの速度が異なる。したがって、例えば、複数ライン毎に基準電圧に対して、書き込み電圧の正負を逆転させて駆動させる場合、出力信号の立ち上がり速度の相違から、コモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。
【０００５】
具体的には、例えば、図１５及び図１６を用いて説明する。図１５は、本発明の課題を説明するためのデータセレクタ回路の一例を説明するための図であり、図１６は、図１５に示したデータセレクタ回路の駆動タイミングについて説明するための図である。
【０００６】
なお、図１５、図１６においては、説明の簡略化のため３のデータセレクタ回路の入力端子、６のデータ線、６のＮＭＯＳトランジスタで構成される時分割スイッチのみを示す。また、各データ線Ｄ１乃至Ｄ６には、各画素回路（図示なし）が接続される。また、下記においては、説明の簡略化のため、各データ線Ｄ１乃至Ｄ６に入力されるデータ信号は、所定の電圧（例えば、白表示または黒表示に相当）とし、複数のデータ線及び複数の時分割スイッチのうち、ＳＷ１乃至ＳＷ４の動作について、主に、説明する。
【０００７】
図１５に示すように、データセレクタ回路は、ドライバ(図示なし)からの信号が入力される複数の入力端子５ａ乃至５ｃと、複数のＮＭＯＳトランジスタで構成される時分割スイッチＳＷ１乃至ＳＷ６を含む。
【０００８】
各入力端子５ａ乃至５ｃはそれぞれ２の時分割スイッチＳＷ１乃至ＳＷ６の入力側に接続され、出力側は、各画素回路に接続されるデータ線Ｄ１乃至Ｄ６に接続される。また、時分割スイッチ制御線７ａは、奇数番目のスイッチ、ＳＷ１、ＳＷ３等、のゲートに接続され、時分割スイッチ制御線７ｂは、偶数番目のスイッチ、ＳＷ２、ＳＷ４等、のゲートに接続される。
【０００９】
次に当該ゲートセレクタ回路の動作について説明する。まず、タイミング１（ｔ１）で、時分割スイッチ制御信号ＡＳＷ１及びＡＳＷ２は、オン電圧となる。また、このとき、ドライバからの出力信号により、入力端子５ａは負電圧に、入力端子５ｂは正電圧にプリチャージされることから、データ線Ｄ１、Ｄ２には、負のプリチャージ電圧が、データ線Ｄ３、Ｄ４には、正のプリチャージ電圧が印加される。上述のように時分割スイッチＳＷ１乃至ＳＷ６はＮＭＯＳトランジスタで構成されることから、入力側に印加される極性により、出力側の立ち上がり速度が異なる。これにより、表示パネルに備えられたコモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。なお、当該プリチャージ後には、データ線Ｄ１乃至Ｄ４は、ＧＮＤ電圧にプリチャージされる。
【００１０】
タイミング２（ｔ２）で時分割スイッチ制御信号ＡＳＷ１は、オン電圧となる。また、入力端子５ａには、正の書き込み電圧が印加されるとともに、入力端子５ｂには、負の書き込み電圧が印加される。これにより、データ線Ｄ１には、正の書き込み電圧が入力され、データ線Ｄ３には負の書き込み電圧が入力される。ここで、同様に、ＮＭＯＳトランジスタの特性により、Ｄ１に出力される表示電圧の立ち上がりは、データ線Ｄ３に入力される表示電圧の立ち上がりより遅くなる。これにより、コモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。
【００１１】
タイミング３（ｔ３）には、時分割スイッチ制御信号ＡＳＷ２は、オン電圧となる。また、入力端子５ａには、ＧＮＤ電圧から正の書き込み電圧が印加されるとともに、入力端子５ｂには、ＧＮＤ電圧から負の書き込み電圧が印加される。これにより、データ線Ｄ２には、正の書き込み電圧が入力され、データ線Ｄ４には、負の書き込み電圧が入力される。ここで、同様に、ＮＭＯＳトランジスタの特性により、データ線Ｄ２に出力される表示電圧の立ち上がりは、データ線Ｄ４に出力される表示電圧の立ち上がりより遅くなる。これにより、コモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。
【００１２】
タイミング４（ｔ４）では、時分割スイッチ制御信号ＡＳＷ１は、オン電圧となる。また、入力端子５ａには、正の書き込み電圧が印加されるとともに、入力端子５ｂには、負の書き込み電圧が印加される。これにより、データ線Ｄ１には、正の書き込み電圧が入力され、データ線Ｄ３には、負の書き込み電圧が入力される。このときも、同様に、ＮＭＯＳトランジスタの特性により、データ線Ｄ１に出力される表示電圧の立ち上がりは、データ線Ｄ３に入力される表示電圧の立ち上がりより遅くなる。これにより、コモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。
【００１３】
タイミング５（ｔ５）では、時分割スイッチ制御信号ＡＳＷ２は、オン電圧となる。また、入力端子５ａには、正の書き込み電圧が印加されるとともに、入力端子５ｂには、負の書き込み電圧が印加される。これにより、データ線Ｄ２には、正の書き込み電圧が入力され、データ線Ｄ４には、負の書き込み電圧が入力される。このときも、同様に、ＮＭＯＳトランジスタの特性により、データ線Ｄ２に出力される表示電圧の立ち上がりは、データ線Ｄ４に入力される表示電圧の立ち上がりより遅くなる。これにより、コモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。
【００１４】
タイミング６（ｔ６）では、時分割スイッチ制御信号ＡＳＷ１及びＡＳＷ２は、オン電圧となる。ここで、２ライン毎のドット反転を行うことを想定していることから、このとき、入力端子５ａは正電圧に、入力端子５ｂは負電圧にプリチャージされる。よって、データ線Ｄ１、Ｄ２には、正のプリチャージ電圧が、データＤ３、Ｄ４には、負のプリチャージ電圧が印加される。上述のようにＮＭＯＳトランジスタは、入力側に印加される極性により、出力側の立ち上がり速度が異なることから、これにより、表示パネルに備えられたコモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。なお、当該プリチャージ後には、入力端子５ａ及び入力端子５ｂは、ＧＮＤ電圧となる。
【００１５】
タイミング７（ｔ７）で時分割スイッチ制御信号ＡＳＷ１は、オン電圧となる。また、入力端子５ａには、負の書き込み電圧が印加されるとともに、入力端子５ｂには、正の書き込み電圧が印加される。これにより、データ線Ｄ１には、負の書き込み電圧が入力され、データ線Ｄ３には、正の書き込み電圧が入力される。ここで、同様に、ＮＭＯＳトランジスタの特性により、データ線Ｄ３に出力される表示電圧の立ち上がりは、データ線Ｄ１に入力される表示電圧の立ち上がりより遅くなる。これにより、コモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。
【００１６】
タイミング８（ｔ８）には、時分割スイッチ制御信号ＡＳＷ２は、オン電圧となる。また、入力端子５ａには、ＧＮＤ電圧から負の書き込み電圧が印加されるとともに、入力端子５ｂには、ＧＮＤ電圧から正の書き込み電圧が印加される。これにより、データ線Ｄ４には、正の書き込み電圧が入力され、データ線Ｄ２には負の書き込み電圧が入力される。ここで、同様に、ＮＭＯＳトランジスタの特性により、データ線Ｄ４に出力される表示電圧の立ち上がりは、データ線Ｄ２に出力される表示電圧の立ち上がりより遅くなる。これにより、コモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。
【００１７】
タイミング９（ｔ９）では、時分割スイッチ制御信号ＡＳＷ１は、オン電圧となる。また、入力端子５ａには、負の書き込み電圧が印加されるとともに、入力端子５ｂには、正の書き込み電圧が印加される。これにより、これにより、データ線Ｄ１には、負の書き込み電圧が入力され、データ線Ｄ３には、正の書き込み電圧が入力される。これにより、同様に、コモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。
【００１８】
タイミング１０（ｔ１０）では、時分割スイッチ制御信号ＡＳＷ２は、オン電圧となる。また、入力端子５ａには、正の書き込み電圧が印加されるとともに、入力端子５ｂには、正の書き込み電圧が印加される。これにより、データ線Ｄ４には、正の書き込み電圧が入力され、データ線Ｄ２には、負の書き込み電圧が入力される。これにより、同様に、コモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。その後の動作については、上記の４水平期間の動作を繰り返し行うので説明を省略する。
【００１９】
本発明は、上記課題に鑑みて、データ信号の負書き込みと正書き込み、及び、負電圧プリチャージ及び正電圧プリチャージに伴うコモン電極の電圧変動を抑制し、結果としてパネルの表面に発生するノイズの発生を抑制することができる表示装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
（１）本発明の表示装置は、トランジスタと、前記トランジスタに接続された画素電極と、該画素電極に対向して配置された基準電極と、を含み、マトリクス状に配置された複数の画素と、前記複数の画素にそれぞれ接続された複数のゲート線と、前記複数の画素にそれぞれ接続された複数のデータ線と、前記複数のゲート線に順次ゲート信号を出力するゲート回路と、所定の水平期間毎に、極性の異なる、階調値に応じたデータ信号を生成するデータ回路を含むドライバと、並列に接続された時分割スイッチとタイミング調整スイッチとを含むスイッチ群を複数有するとともに、前記ドライバからの出力信号を、前記各データ線に接続された前記各スイッチ群を介して、前記複数のデータ線のうち１以上のデータ線毎に極性の異なる出力信号を、前記各データ線に出力するデータセレクタ回路と、を有し、前記各時分割スイッチ及び前記各タイミング調整スイッチは、ＮＭＯＳトランジスタで構成され、前記ドライバは、前記複数のデータ線のうち、前記ドライバから正の出力信号が出力されるデータ線に接続された前記スイッチ群に含まれる前記タイミング調整スイッチを、前記ドライバから負の出力信号が出力されるデータ線に接続されたスイッチ群に含まれる前記時分割スイッチよりも所定期間早くオンさせることを特徴とする。
【００２１】
（２）上記（１）に記載の表示装置において、前記出力信号は、前記ドライバから出力される前記データ信号であることを特徴とする。
【００２２】
（３）上記（１）または（２）に記載の表示装置において、前記出力信号は、前記データ信号の前記各画素への書き込み期間前に、前記ドライバから出力され、前記各画素に印加される、前記データ信号の電圧値よりも絶対値が大きい電圧値を有する正及び負のプリチャージ信号を含むことを特徴とする。
【００２３】
（４）上記（１）乃至（３）のいずれかに記載の表示装置において、前記データセレクタ回路は、前記ドライバからの出力信号が入力される複数の入力端子を有し、前記各入力端子は、前記複数のスイッチ群のうち、２のスイッチ群毎に接続されることを特徴とする。
【００２４】
（５）上記（１）乃至（３）のいずれかに記載の表示装置において、前記データセレクタ回路は、前記ドライバからの出力信号が入力される複数の入力端子を有し、前記各入力端子は、前記複数のスイッチ群のうち、３のスイッチ群毎に接続されることを特徴とする。
【００２５】
（６）上記（１）乃至（５）のいずれかに記載の表示装置において、前記ドライバは、第１の水平期間に、前記各データ線に正または負の一方の極性を有する前記プリチャージ電圧を印加させ、基準電圧を印加させた後に、他方の極性を有するデータ信号を印加させることを特徴とする。
【００２６】
（７）上記（６）に記載の表示装置において、前記ドライバは、前記第１の水平期間後の第２の水平期間に、前記各データ線に前記第１の水平期間に印加したデータ信号の同一の極性のデータ信号を印加させることを特徴とする。
【００２７】
（８）上記（７）に記載の表示装置において、前記ドライバは、前記第２の水平期間には、前記各スイッチ群に含まれる前記タイミング調整スイッチをオフさせることを特徴とする。
【００２８】
（９）上記（１）乃至（８）のいずれかに記載の表示装置において、前記ドライバは、前記データ信号の前記書き込み期間前に、基準電圧を出力することを特徴とする。
【００２９】
（１０）上記（１）乃至（９）のいずれかに記載の表示装置において、前記所定期間は、０ｎｓ乃至５０ｎｓであることを特徴とする。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施の形態における表示装置の概略を説明するための図である。
【図２】第１の実施の形態における表示装置の構成の概略について説明するための図である。
【図３】第１の実施の形態における表示領域の構成について説明するための図である。
【図４】第１の実施の形態におけるデータセレクタ回路の構成を説明するための図である。
【図５】第１の実施の形態におけるデータセレクタ回路の駆動タイミングについて説明するための図である。
【図６】第１の実施の形態における表示装置の効果について説明するための図である。
【図７】第１の実施の形態における所定の期間とコモン電極との関係を示す図である。
【図８】第２の実施形態におけるデータセレクタ回路の構成を説明するための図である。
【図９】第３の実施形態におけるデータセレクタ回路の構成について説明するための図である。
【図１０】第４の実施形態におけるデータセレクタ回路の一例について説明するための図である。
【図１１】第４の実施形態におけるデータセレクタ回路の駆動タイミングについて説明するための図である。
【図１２】第４の実施の形態における他の駆動タイミングについて説明するための図である。
【図１３】第５の実施の形態におけるデータセレクタ回路の構成を説明するための図である
【図１４】第５の実施の形態におけるデータセレクタ回路の駆動タイミングについて説明するための図である。
【図１５】本発明の課題を説明するためのデータセレクタ回路の一例を示す図である。
【図１６】図１５に示したデータセレクタ回路の駆動タイミングについて説明するための図である。
【発明を実施するための形態】
【００３１】
以下、本発明の実施形態について、図面を参照しつつ説明する。なお、図面については、同一又は同等の要素には同一の符号を付し、重複する説明は省略する。
【００３２】
［第１の実施形態］
図１は、本発明の第１の実施の形態における表示装置の概略を示す図である。図１に示すように、例えば、表示装置１００は、ＴＦＴ等（図示せず）が形成されたＴＦＴ基板１０２と、当該ＴＦＴ基板１０２に対向し、カラーフィルタ（図示せず）が設けられたフィルタ基板１０１を有する。また、表示装置１００は、ＴＦＴ基板１０２及びフィルタ基板１０１に挟まれた領域に封入された液晶材料（図示せず）と、ＴＦＴ基板１０２のフィルタ基板１０１側と反対側に接して位置するバックライト１０３を有する。
【００３３】
図２は、本発明の表示装置の構成の概略について説明するための図である。図２に示すように、表示装置１００は、表示領域２０１、ゲート回路２０２、データセレクタ回路２０３、ドライバ２０４を有する。
【００３４】
表示領域２０１は、後述するマトリクス状に配置された複数の画素回路を含む。ゲート回路２０２は、ゲート回路２０２から延伸された複数のゲート線に順次ゲート信号を出力する。ドライバ２０４は、階調値に応じた表示信号を、データセレクタ回路２０３を介して、表示領域２０１に備えられた複数の画素回路に出力するとともに、ゲート回路２０２及び後述するデータセレクタ回路２０３を制御する。データセレクタ回路２０３は、複数の時分割スイッチを含み、ドライバ２０４からの制御信号に応じて、各データ線にドライバ２０４から出力されたデータ信号等を出力する。なお、上記表示領域２０１、ゲート回路２０２、データセレクタ回路２０３、ドライバ２０４等の詳細については後述する。なお、図２に示した構成は例示であって、これに限られるものではない。例えば、ドライバ２０４、データセレクタ回路２０３等はＩＣ等の１のチップで構成されてもよい。
【００３５】
図３は、表示領域の構成について説明するための図である。図３に示すように、ＴＦＴ基板１０２は、図２の横方向に略等間隔に配置した複数のゲート線３０１と、図２の縦方向に略等間隔に配置した複数のデータ線３０２を有する。また、ゲート線３０１は、ゲート回路２０２に接続され、また、データ線３０２は、データセレクタ回路２０３を介して、ドライバ２０４に接続される。
【００３６】
ゲート回路２０２は、複数のゲート線３０１それぞれに対応する複数の基本回路（図示せず）を有する。なお、各基本回路は、ドライバ２０４からの制御信号１１５に応じて、１フレーム期間のうち、対応するゲート走査期間（信号ハイ期間）にはハイ電圧となり、それ以外の期間（信号ロー期間）にはロー電圧となるゲート信号を、対応するゲート線３０１に出力する。
【００３７】
ゲート線３０１及びデータ線３０２によりマトリクス状に区画された各画素回路３０３は、それぞれ、ＴＦＴ３０４、画素電極３０５、及び、コモン電極３０６を有する。ここで、ＴＦＴ３０４のゲートは、ゲート線３０１に接続され、入力側（ソース又はドレインの一方）は、データ線３０２に接続され、出力側（他方）は、画素電極３０５に接続される。コモン電極３０６は、コモン信号線３０７に接続される。なお、画素電極３０５とコモン電極３０６は、互いに対向する。
【００３８】
次に、上記のように構成された画素回路３０３の動作について説明する。ドライバ２０４は、コモン信号線３０７を介して、コモン電極３０６に、基準電圧を印加する。また、ドライバ２０４により制御されるゲート回路２０２は、ゲート線３０１を介して、ＴＦＴ３０４のゲート電極に、ゲート信号を出力する。更に、ドライバ２０４は、データセレクタ回路２０３を制御して、ゲート信号が出力されたＴＦＴ３０４に、データ線３０２を介して、階調値に応じたデータ信号やプリチャージ電圧を供給する。当該データ信号の電圧やプリチャージ電圧は、更に、ＴＦＴ３０４を介して、画素電極３０５に印加される。この際、画素電極３０５とコモン電極３０６との間に電位差が生じる。
【００３９】
そして、ドライバ２０４が画素電極３０５とコモン電極３０６との間に生じる電位差を制御することにより、液晶材料の液晶分子の配光等を制御する。ここで、液晶材料には、バックライト１０３からの光が案内されていることから、上記のように液晶分子の配光等を制御することにより、バックライト１０３からの光の量を調節でき、結果として、画像を表示することができる。
【００４０】
次に、本実施の形態におけるデータセレクタ回路２０３の構成の一例について説明する。図４は、本実施の形態におけるデータセレクタ回路の構成を説明するための図である。図４に示すように、データセレクタ回路２０３は、ドライバ２０４からのデータ信号が入力される複数の入力端子５ａ乃至５ｃと、複数の時分割スイッチＳＷ１乃至ＳＷ６と、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６とを有し、複数の時分割スイッチＳＷ１乃至ＳＷ６と、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６の出力側は各データ線Ｄ１乃至Ｄ６（データ線３０２に相当）に接続される。なお、図４においては説明の簡略化のため、３の入力端子５ａ乃至５ｃ、６の時分割スイッチＳＷ１乃至ＳＷ６、６のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６、６のデータ線Ｄ１乃至Ｄ６のみを示すが、本実施の形態におけるデータセレクタ回路２０３これに限られないことはいうまでもない。また、データ線Ｄ１乃至Ｄ６は、例えば、順にＲＧＢ各色の各画素回路３０３に接続される。
【００４１】
各時分割スイッチＳＷ１乃至ＳＷ６は、例えば、ＮＭＯＳトランジスタで構成される。１のドライバ２０４からの入力端子５ａ乃至５ｃは、２の時分割スイッチＳＷ１乃至ＳＷ６の入力側に接続され、出力側がそれぞれ２のデータ線３０２に出力される。例えば、入力端子５ａは時分割スイッチＳＷ１及びＳＷ２の入力側に接続され、出力側はそれぞれデータ線Ｄ１及びＤ２に接続される等である。
【００４２】
また、複数の時分割スイッチＳＷ１乃至ＳＷ６のうち、奇数番目のスイッチ、例えばＳＷ１、ＳＷ３のゲート等は、時分割スイッチ制御線７ａに接続される。また、複数の時分割スイッチＳＷ１乃至ＳＷ６のうち、偶数番目のスイッチ、例えばＳＷ２、ＳＷ４のゲート等は、時分割スイッチ制御線７ｂに接続される。
【００４３】
同様に、各タイミング調整スイッチＴＳＷ１乃至ＴＳＷ６は、例えば、ＮＭＯＳトランジスタで構成される。１のドライバ２０４からの入力端子５ａ乃至５ｃは、２のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６の入力側に接続され、出力側がそれぞれ２のデータ線３０２に出力される。例えば、入力端子５ａはタイミング調整スイッチＴＳＷ１及びＴＳＷ２の入力側に接続され、出力側はそれぞれデータ線Ｄ１及びＤ２に接続される等である。
【００４４】
また、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６のうち、４ｋ−３番目のスイッチ、及び４ｋ−２番目のスイッチ、例えばタイミング調整スイッチＴＳＷ１、ＴＳＷ２のゲート等は、タイミング調整スイッチ制御線１０ａに接続される。また、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６のうち、４ｋ−１番目のスイッチ、及び４ｋ番目のスイッチ、例えばタイミング調整スイッチＴＳＷ３、ＴＳＷ４のゲート等は、タイミング調整スイッチ制御線９ａに接続される。なお、ここで、ｋは、１以上の自然数とする。
【００４５】
なお、１の入力端子５ａ乃至５ｃと１のデータ線３０２に対して、１の時分割スイッチＳＷ１乃至ＳＷ６と、１のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６は、並列接続され、１組の時分割スイッチＳＷ１乃至ＳＷ６とタイミングスイッチＴＳＷ１乃至ＴＳＷ６が１のスイッチ群を構成する。
【００４６】
次に、図５を用いて、当該データセレクタ回路２０３の駆動タイミングについて説明する。なお、図５においてＳＩＧ１はドライバ２０４から入力端子５ａに入力される信号を示し、ＳＩＧ２は、入力端子５ｂに入力される信号を示す。時分割スイッチ制御信号ＡＳＷ１は、時分割スイッチ制御線７ａに入力される信号を示し、時分割スイッチ制御信号ＡＳＷ２は、時分割スイッチ制御線７ｂに入力される信号を示す。タイミング調整スイッチ制御信号ＡＳＷＰ１は、タイミング調整スイッチ制御線９ａに入力される信号を示し、タイミング調整スイッチ制御信号ＡＳＷＮ１は、タイミング調整スイッチ制御線１０ａに入力される信号を示す。
【００４７】
まず、タイミング１１（ｔ１１）で、時分割スイッチ制御信号ＡＳＷＰ１がオン電圧となり、タイミング調整スイッチＴＳＷ３及びタイミング調整スイッチＴＳＷ４がオンする。
【００４８】
次のタイミング１（ｔ１）で、時分割スイッチ制御信号ＡＳＷ１及び時分割スイッチ制御信号ＡＳＷ２がオン電圧となり、時分割スイッチＳＷ１及び時分割スイッチＳＷ２がオンする。また、このとき、ドライバ２０４から入力端子５ａには負のプリチャージ電圧が印加され、入力端子５ｂには、正のプリチャージ電圧が印加される。これにより、負のプリチャージ電圧が時分割スイッチＳＷ１及び時分割スイッチＳＷ２を介して、データ線Ｄ１及びデータ線Ｄ２に出力される。また、正のプリチャージ電圧が時分割スイッチＳＷ３、時分割スイッチＳＷ４、タイミング調整スイッチＴＳＷ３、タイミング調整スイッチＴＳＷ４を介して、データ線Ｄ３及びＤ４に出力される。
【００４９】
ここで、時分割スイッチＳＷ３及び時分割スイッチＳＷ４の入力側には、正のプリチャージ電圧が入力されていることから、上記のようにＮＭＯＳトランジスタの特性により、負のプリチャージ電圧が入力されている時分割スイッチＳＷ１及び時分割スイッチＳＷ２よりも出力側の立ち上がりが遅れる。しかしながら、ＴＳＷ３及びタイミング調整スイッチＴＳＷ４を時分割スイッチＳＷ１及び時分割スイッチＳＷ２よりも所定の期間、例えばＴａ期間早いタイミングでオンさせることにより、上記立ち上がりの遅れに伴う時間差を抑制することができる。言い換えれば、つまり、データ線Ｄ１及びデータ線Ｄ２に出力される負のプリチャージ電圧と、データ線Ｄ３及びデータ線Ｄ４に出力される正のプリチャージ電圧との間の電圧値の絶対値の差を縮小させることができる。
【００５０】
より具体的には、図６（ａ）に示すように、例えば上記のようなタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６を有しない場合、データ線Ｄ１に出力される負のプリチャージ電圧の立ち上がりは、データ線Ｄ３に出力される正のプリチャージ電圧の立ち上がりよりも早い。したがって、当該立ち上がりの差異によりコモン電極３０６の電圧が変動する。
【００５１】
しかしながら、上記のようにタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６を設けて、当該タイミング調整スイッチＴＳＷ１乃至ＴＳＷ６を時分割スイッチＳＷ１乃至ＳＷ６がオンされるタイミングよりも所定期間早くオンさせることで、立ち上がりの差異を抑制することができる。具体的には図６（ｂ）に示すように、データ線Ｄ３に対応するタイミング調整スイッチＴＳＷ３を時分割スイッチＳＷ３等よりも早くオンさせることで、データ線Ｄ３に出力される正のプリチャージ電圧の立ち上がりとデータ線Ｄ１に出力される負のプリチャージ電圧の立ち上がりを同様とすることができる。これにより、図６（ａ）に示したコモン電極の電位の変動に比べ、コモン電極の電位の変動を抑制することができる。
【００５２】
タイミング２（ｔ２）で、時分割スイッチ制御信号ＡＳＷ１はオン電圧となる。また、入力端子５ａにはＧＮＤ電圧から正の書き込み電圧が印加されるとともに、入力端子５ｂには負の書き込み電圧が印加される。これにより、データ線Ｄ１には、正の書き込み電圧が入力され、データ線Ｄ３には負の書き込み電圧が入力される。
【００５３】
次のタイミング３（ｔ３）には、時分割スイッチ制御信号ＡＳＷ２はオン電圧となる。また、入力端子５ａにはＧＮＤ電圧から正の書き込み電圧が印加されるとともに、入力端子５ｂにはＧＮＤ電圧から負の書き込み電圧が印加される。これにより、データ線Ｄ２には、正の書き込み電圧が入力され、データ線Ｄ４には負の書き込み電圧が入力される。
【００５４】
タイミング４（ｔ４）では、時分割スイッチ制御信号ＡＳＷ１がオン電圧となる。また、入力端子５ａには、正の書き込み電圧が印加されるとともに、入力端子５ｂには、負の書き込み電圧が印加される。これにより、データ線Ｄ１には、正の書き込み電圧が入力され、データ線Ｄ３には負の書き込み電圧が入力される。
【００５５】
タイミング５（ｔ５）では、時分割スイッチ制御信号ＡＳＷ２はオン電圧となる。また、入力端子５ａには正の書き込み電圧が印加されるとともに、入力端子５ｂには負の書き込み電圧が印加される。これにより、データ線Ｄ２には、正の書き込み電圧が入力され、データ線Ｄ４には負の書き込み電圧が入力される。
【００５６】
次のタイミング１２（ｔ１２）で、タイミング調整スイッチ制御信号ＡＳＷＮ１がオン電圧となり、タイミング調整スイッチＴＳＷ１及びタイミング調整スイッチＴＳＷ２がオンする。
【００５７】
次のタイミング６（ｔ６）で、時分割スイッチ制御信号ＡＳＷ１及び時分割スイッチ制御信号ＡＳＷ２がオン電圧となり、時分割スイッチＳＷ１、時分割スイッチＳＷ２、時分割スイッチＳＷ３、時分割スイッチＳＷ４がオンする。また、このとき、入力端子５ａには正のプリチャージ電圧が印加され、入力端子５ｂには、負のプリチャージ電圧が印加される。これにより、正のプリチャージ電圧が時分割スイッチＳＷ１、時分割スイッチＳＷ２、タイミング調整スイッチＴＳＷ１、タイミング調整スイッチＴＳＷ２を介して、データ線Ｄ１及びＤ２に出力される。また、負のプリチャージ電圧が時分割スイッチＳＷ３、時分割スイッチＳＷ４を介して、データ線Ｄ３及びＤ４に出力される。
【００５８】
ここで、時分割スイッチＳＷ１及び時分割スイッチＳＷ２の入力側には、正のプリチャージ電圧が入力されていることから、上記のようにＮＭＯＳトランジスタの特性により、負のプリチャージ電圧が入力されている時分割スイッチＳＷ３及び時分割スイッチＳＷ４よりも出力側の立ち上がりが遅れる。しかしながら、上記のように、タイミング調整スイッチＴＳＷ１及びタイミング調整スイッチＴＳＷ２を時分割スイッチＳＷ１乃至時分割スイッチＳＷ４よりも所定の期間、例えばＴａ期間早いタイミングでオンさせることにより、上記立ち上がりの遅れに伴う時間差を抑制することができる。言い換えれば、つまり、データ線Ｄ１及びＤ２に出力される正のプリチャージ電圧と、データ線Ｄ３及びＤ４に出力される負のプリチャージ電圧との間の電圧値の絶対値の差を縮小させることができる。なお、その後ＧＮＤ電圧にプリチャージされる。
【００５９】
次のタイミング７（ｔ７）では、時分割スイッチ制御信号ＡＳＷ１はオン電圧となる。また、入力端子５ａにはＧＮＤ電圧から負の書き込み電圧が印加されるとともに、入力端子５ｂにはＧＮＤ電圧から正の書き込み電圧が印加される。これにより、データ線Ｄ１には、負の書き込み電圧が入力され、データ線Ｄ３には正の書き込み電圧が入力される。
【００６０】
次のタイミング８（ｔ８）には、時分割スイッチ制御信号ＡＳＷ２はオン電圧となる。また、入力端子５ａにはＧＮＤ電圧から正の書き込み電圧が印加されるとともに、入力端子５ｂにはＧＮＤ電圧から負の書き込み電圧が印加される。これにより、データ線Ｄ２には、負の書き込み電圧が入力され、データ線Ｄ４には正の書き込み電圧が入力される。
【００６１】
タイミング９（ｔ９）では、時分割スイッチ制御信号ＡＳＷ１がオン電圧となる。また、入力端子５ａには、負の書き込み電圧が印加されるともに、入力端子５ｂには、正の書き込み電圧が印加される。これにより、データ線Ｄ１には、負の書き込み電圧が入力され、データ線Ｄ３には正の書き込み電圧が入力される。
【００６２】
タイミング１０（ｔ１０）では、時分割スイッチ制御信号ＡＳＷ２がオン電圧となる。また、入力端子５ａには、負の書き込み電圧が印加されるともに、入力端子５ｂには、正の書き込み電圧が印加される。これにより、データ線Ｄ２には、負の書き込み電圧が入力され、データ線Ｄ４には正の書き込み電圧が入力される。
【００６３】
なお、タイミング１０（ｔ１０）以降の動作については、上記の４水平期間の動作を繰り返し行うので説明を省略する。ここで、上記においては、１水平期間に相当する期間は、図１６に示した場合と同様であって、例えば、タイミング１１乃至１２の期間が２水平期間に相当する。また、同様に、上記においては、説明の簡略化のため、各データ線Ｄ１乃至Ｄ６に入力されるデータ信号ＳＩＧ１及びＳＩＧ２は、所定の電圧（例えば白表示または黒表示に相当）として説明した。
【００６４】
上記のように構成することで、正及び負のプリチャージを行う際における、時分割スイッチＳＷ１乃至ＳＷ６間の立ち上がりの差を抑制することができ、結果として、表示パネルにおけるノイズの発生を抑制することができる。
【００６５】
具体的には、例えば、一例として上記実施の形態を用いた場合の上記所定の期間Ｔａとコモン電極３０６との関係を図７に示す。図７において縦軸はコモン電極３０６のピーク電圧を示し、横軸は、タイミング１の時間からタイミング１１の時間の差を示す。つまり、その絶対値がＴａに相当する。図７からわかるように、Ｔａを、例えば、０ｎｓ乃至５０ｎｓとすることにより、コモン電極３０６のピーク電圧をほぼ解消することができる。また、上記実施の形態によれば、ＲＧＢスイッチを有しないパネルに比べて表示パネルを小型化することもできる。更に、本実施の形態における表示装置がタッチパネルを搭載して用いられる場合には、パネル表面ノイズによるタッチパネル誤作動を防止することもできる。
【００６６】
なお、本発明は、上記実施の形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態で示した構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。
【００６７】
［第２の実施形態］
次に、本発明の第２の実施形態を説明する。第２の実施の形態においては、主にデータセレクタ回路２０３の構成が、第１の実施の形態と異なり、１のデータ線毎にプリチャージ及び書き込み時に、極性が反転する点が異なる。なお、下記において第１の実施形態と同様である点については説明を省略する。
【００６８】
図８は、第２の実施形態におけるデータセレクタ回路の一例について説明するための図である。図８に示すように、第１の実施の形態と同様に、データセレクタ回路２０３は、ドライバ２０４からのデータ信号が入力される入力端子５ａ、５ｂと、複数の時分割スイッチＳＷ１乃至ＳＷ６と、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６とを有し、複数の時分割スイッチＳＷ１乃至ＳＷ６と、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６の出力側は各データ線Ｄ１乃至Ｄ６（データ線３０２に相当）に接続される。なお、図８においても同様に、説明の簡略化のため、一部のスイッチＳＷ１乃至ＳＷ６等のみを示すが、これに限られない。
【００６９】
本実施形態においては、第１の実施形態と同様に、１のドライバ２０４からの入力端子５ａ、５ｂは、２の時分割スイッチＳＷ１乃至ＳＷ６の入力側に接続され、出力側がそれぞれ２のデータ線Ｄ１乃至Ｄ６に出力されるが、本実施の形態においては、１のドライバ２０４からの入力端子５ａ、５ｂは、順番に並んだ複数の時分割スイッチＳＷ１乃至ＳＷ６のうち、１の時分割スイッチＳＷ１乃至ＳＷ６毎に接続される。例えば、入力端子５ａは時分割スイッチＳＷ１及び時分割スイッチＳＷ３の入力側に接続され、出力側はそれぞれデータ線Ｄ１及びＤ３に接続される等である。
【００７０】
また、複数の時分割スイッチＳＷ１乃至ＳＷ６のうち、奇数番目のスイッチ、例えば、時分割スイッチＳＷ１、時分割スイッチＳＷ３のゲート等は、時分割スイッチ制御線７ａに接続される。また、複数の時分割スイッチＳＷ１乃至ＳＷ６のうち、偶数番目のスイッチ、例えば、時分割スイッチＳＷ２、時分割スイッチＳＷ４のゲート等は、時分割スイッチ制御線７ｂに接続される。
【００７１】
同様に、第１の実施形態と同様に、１のドライバ２０４からの入力端子５ａ、５ｂは、２のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６の入力側に接続され、出力側がそれぞれ２のデータ線Ｄ１乃至Ｄ６に出力されるが、本実施の形態においては、１のドライバ２０４からの入力端子５ａ、５ｂは、順番に並んだ複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６のうち、１のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６毎に接続される。具体的には、例えば、入力端子５ａはタイミング調整スイッチＴＳＷ１及びタイミング調整スイッチＴＳＷ３の入力側に接続され、出力側はそれぞれデータ線Ｄ１及びデータ線Ｄ３に接続される等である。
【００７２】
また、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６のうち、奇数番目のスイッチ、例えばタイミング調整スイッチＴＳＷ１、ＴＳＷ３のゲート等は、タイミング調整スイッチ制御線１０ａに接続される。また、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６のうち、偶数番目のスイッチ、例えばタイミング調整スイッチＴＳＷ２、タイミング調整スイッチＴＳＷ４のゲート等は、タイミング調整スイッチ制御線９ａに接続される。なお、当該データセレクタ回路２０３の駆動タイミングについては、上記第１の実施の形態と同様であるので、省略する。
【００７３】
本実施の形態によれば、上記第１の実施の形態と同様に、正及び負のプリチャージを行う際における、時分割スイッチ間の立ち上がりの差を抑制することができ、結果として、表示パネルにおけるノイズの発生を抑制することができる。
【００７４】
［第３の実施の形態］
次に、本発明の第３の実施形態を説明する。第３の実施の形態においては、主にデータセレクタ回路２０３の構成が、主に、ドライバ２０４からのデータ信号が入力される入力端子５ａ、５ｂが３に分割されて対応する時分割スイッチＳＷ１乃至ＳＷ６等に入力される点が、第１の実施の形態と異なり、１のデータ線Ｄ１乃至Ｄ６毎にプリチャージ電圧及びデータ信号の書き込み時に、極性が反転する点が異なる。なお、下記において第１の実施形態と同様である点については説明を省略する。
【００７５】
図９は、第３の実施形態におけるデータセレクタ回路の構成について説明するための図である。本実施の形態においては、第１の実施の形態と同様に、データセレクタ回路２０３は、ドライバ２０４からのデータ信号が入力される入力端子５ａ、５ｂと、複数の時分割スイッチＳＷ１乃至ＳＷ６と、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６とを有し、複数の時分割スイッチＳＷ１乃至ＳＷ６と、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６は、各データ線Ｄ１乃至Ｄ６に接続される。
【００７６】
図９に示すように、１のドライバ２０４からの入力端子５ａ、５ｂは、３の時分割スイッチＳＷ１乃至ＳＷ６の入力側に接続され、出力側がそれぞれ３のデータ線Ｄ１乃至Ｄ６に出力される。また、１のドライバ２０４からの入力端子５ａ、５ｂは、順番に並んだ複数の時分割スイッチＳＷ１乃至ＳＷ６のうち、１の時分割スイッチＳＷ１乃至ＳＷ６毎に接続される。例えば、入力端子５ａは、時分割スイッチＳＷ１、時分割スイッチＳＷ３、ＳＷ５の入力側に接続され、出力側はそれぞれデータ線Ｄ１、Ｄ３、Ｄ５に接続される等である。
【００７７】
また、複数の時分割スイッチＳＷ１乃至ＳＷ６のうち、３ｋ−２番目のスイッチ、例えば時分割スイッチＳＷ１、時分割スイッチＳＷ４のゲート等は、時分割スイッチ制御線７ａに接続される。また、複数の時分割スイッチのうち、３ｋ−１番目のスイッチ、例えば時分割スイッチＳＷ２、ＳＷ５のゲート等は、時分割スイッチ制御線７ｂに接続される。更に、複数の時分割スイッチのうち、３ｋ番目のスイッチ、例えば、時分割スイッチＳＷ３、ＳＷ６のゲート等は、時分割スイッチ制御線７ｃに接続される。なお、ここで、ｋは、１以上の自然数とする。
【００７８】
同様に、１のドライバ２０４からの入力端子５ａ、５ｂは、３のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６の入力側に接続され、出力側がそれぞれ３のデータ線Ｄ１乃至Ｄ６に出力される。また、１のドライバ２０４からの入力端子５ａ、５ｂは、順番に並んだ複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６のうち、１のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６毎に接続される。例えば、入力端子５ａはタイミング調整スイッチＴＳＷ１、ＴＳＷ３、ＴＳＷ５の入力側に接続され、出力側はそれぞれデータ線Ｄ１、Ｄ３、Ｄ５に接続される等である。
【００７９】
また、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６のうち、奇数番目のスイッチ、例えばタイミング調整スイッチＴＳＷ１、ＴＳＷ３のゲート等は、タイミング調整スイッチ制御線１０ａに接続される。また、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６のうち、偶数番目のスイッチ、例えばタイミング調整スイッチＴＳＷ２、タイミング調整スイッチＴＳＷ４のゲート等は、タイミング調整スイッチ制御線９ａに接続される。なお、駆動タイミングについては、図５に示した駆動タイミングを３分割に対応させた駆動タイミングとなる他は、同様であるので、説明を省略する。
【００８０】
本実施の形態によれば、正及び負のプリチャージを行う際における、時分割スイッチ間の立ち上がりの差を抑制することができ、結果として、表示パネルにおけるノイズの発生を抑制することができる。
【００８１】
［第４の実施形態］
次に、本発明の第４の実施形態を説明する。第４の実施の形態においては、主にデータセレクタ回路２０３の構成が、第１の実施の形態と異なり、また、データ信号の書き込み時にもタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６を用いて、データ信号書き込みの際に生じる、時分割スイッチＳＷ１乃至ＳＷ６から出力される出力信号の立ち上がりの差を抑制する点が異なる。なお、下記において第１の実施形態と同様である点については説明を省略する。
【００８２】
図１０は、本実施形態におけるデータセレクタ回路の一例について説明するための図である。第１の実施の形態と同様に、本実施の形態におけるデータセレクタ回路２０３は、ドライバ２０４からのデータ信号が入力される入力端子５ａ乃至５ｃと、複数の時分割スイッチＳＷ１乃至ＳＷ６と、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６とを有し、複数の時分割スイッチＳＷ１乃至ＳＷ６と、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６の出力側は、各データ線Ｄ１乃至Ｄ６に接続される。
【００８３】
本実施形態においては、第１の実施形態と同様に、１のドライバ２０４からの入力端子５ａ乃至５ｃは、２に分割されて２の時分割スイッチＳＷ１乃至ＳＷ６及びタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６の入力側に接続され、出力側がそれぞれ２のデータ線Ｄ１乃至Ｄ６に出力される。具体的には、例えば、入力端子５ａは時分割スイッチＳＷ１及び時分割スイッチＳＷ２の入力側に接続され、出力側はそれぞれデータ線Ｄ１及びＤ２に接続される等である。
【００８４】
また、複数の時分割スイッチＳＷ１乃至ＳＷ６のうち、奇数番目のスイッチ、例えば、時分割スイッチＳＷ１、時分割スイッチＳＷ３のゲート等は、時分割スイッチ制御線７ａに接続される。また、複数の時分割スイッチＳＷ１乃至ＳＷ６のうち、偶数番目のスイッチ、例えば、時分割スイッチＳＷ２、時分割スイッチＳＷ４のゲート等は、時分割スイッチ制御線７ｂに接続される。
【００８５】
同様に、１のドライバ２０４からの入力端子５ａ乃至５ｃは、２のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６の入力側に接続され、出力側がそれぞれ２のデータ線Ｄ１乃至Ｄ６に出力される。例えば、入力端子５ａはタイミング調整スイッチＴＳＷ１及びタイミング調整スイッチＴＳＷ２の入力側に接続され、出力側はそれぞれデータ線Ｄ１及びＤ２に接続される等である。
【００８６】
また、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６のうち、例えば、図中左から４ｋ−３番目のスイッチ、例えば、タイミング調整スイッチＴＳＷ１、ＴＳＷ５のゲート等は、タイミング調整スイッチ制御線１０ａに接続される。また、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６のうち、４ｋ−２番目のスイッチ、例えばタイミング調整スイッチＴＳＷ２、ＴＳＷ６のゲート等は、タイミング調整スイッチ１０ｂに接続される。ここで、ｋは１以上の自然数とする。
【００８７】
また、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６のうち、４ｋ−１番目のスイッチ、例えばＴＳＷ３のゲート等は、タイミング調整スイッチ制御線９ａに接続される。また、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６のうち、４ｋ番目のスイッチ、例えばタイミング調整スイッチＴＳＷ４のゲート等は、タイミング調整スイッチ制御線９ｂに接続される。ここで、ｋは１以上の自然数とする。
【００８８】
次に、図１１を用いて当該データセレクタ回路２０３の駆動タイミングについて説明する。なお、図１１において、ＳＩＧ１はドライバ２０４から入力端子５ａに入力される信号を示し、ＳＩＧ２は、入力端子５ｂに入力される信号を示す。時分割スイッチ制御信号ＡＳＷ１は、時分割スイッチ制御線７ａに入力される信号を示し、時分割スイッチ制御信号ＡＳＷ２は、時分割スイッチ制御線７ｂに入力される信号を示す。タイミング調整スイッチ制御信号ＡＳＷＰ１は、タイミング調整スイッチ制御線９ａに入力される信号を示し、タイミング調整スイッチ制御信号ＡＳＷＰ２は、タイミング調整スイッチ制御線９ｂに入力される信号を示す。タイミング調整スイッチ制御信号ＡＳＷＮ１は、タイミング調整スイッチ制御線１０ａに入力される信号を示し、タイミング調整スイッチ制御信号ＡＳＷＮ２は、タイミング調整スイッチ制御線１０ｂに入力される信号を示す。
【００８９】
タイミング１１（ｔ１１）で、タイミング調整スイッチ制御信号ＡＳＷＰ１（以下、ＡＳＷＰ１とする）、タイミング調整スイッチ制御信号ＡＳＷＰ２（以下、ＡＳＷＰ２とする）がオン電圧となり、タイミング調整スイッチＴＳＷ３、タイミング調整スイッチＴＳＷ４がオンする。
【００９０】
次のタイミング１（ｔ１）で、時分割スイッチ制御信号ＡＳＷ１及び時分割スイッチ制御信号ＡＳＷ２がオン電圧となり、時分割スイッチＳＷ１乃至ＳＷ６がオンする。また、このとき、入力端子５ａには負のプリチャージ電圧が印加され、入力端子５ｂには、正のプリチャージ電圧が印加される。これにより、負のプリチャージ電圧が時分割スイッチＳＷ１及び時分割スイッチＳＷ２を介して、データ線Ｄ１、Ｄ２に出力される。また、正のプリチャージ電圧が時分割スイッチＳＷ３、時分割スイッチＳＷ４、時分割スイッチＴＳＷ３、タイミング調整スイッチＴＳＷ４を介して、データ線Ｄ３及びＤ４に出力される。
【００９１】
ここで、時分割スイッチＳＷ３及び時分割スイッチＳＷ４の入力側には、正のプリチャージ電圧が入力されていることから、上記のようにＮＭＯＳトランジスタの特性により、負のプリチャージ電圧が入力されている時分割スイッチＳＷ１及び時分割スイッチＳＷ２等よりも出力側の立ち上がりが遅れる。しかしながら、タイミング調整スイッチＴＳＷ３及びタイミング調整スイッチＴＳＷ４を時分割スイッチＳＷ１及び時分割スイッチＳＷ２よりも所定の期間、例えばＴａ期間早いタイミングでオンさせることにより、上記立ち上がりの遅れに伴う時間差を抑制することができる。言い換えれば、つまり、データ線Ｄ１及びＤ２に出力される負のプリチャージ電圧と、データ線Ｄ３及びＤ４に出力される正のプリチャージ電圧との間の電圧値の絶対値の差を縮小させることができる。
【００９２】
タイミング１２（ｔ１２）では、タイミング調整スイッチ制御信号ＡＳＷＮ１（以下ＡＳＷＮ１とする）がオン電圧となり、タイミング調整スイッチＴＳＷ１、ＴＳＷ５がオンする。
【００９３】
タイミング２（ｔ２）では、時分割スイッチ制御信号ＡＳＷ１はオン電圧となる。また、入力端子５ａにはＧＮＤ電圧から正の書き込み電圧が印加されるとともに、入力端子５ｂには負の書き込み電圧が印加される。これにより、データ線Ｄ１には、正の書き込み電圧が入力され、データ線Ｄ３には負の書き込み電圧が入力される。
【００９４】
ここで、時分割スイッチＳＷ１の入力側には、正の書き込み電圧が入力されていることから、上記のようにＮＭＯＳトランジスタの特性により、負の書き込み電圧が入力されている時分割スイッチＳＷ３よりも出力側の立ち上がりが遅れる。しかしながら、上記のように、タイミング調整スイッチＴＳＷ１を時分割スイッチＳＷ１及び時分割スイッチＳＷ３よりも所定の期間、例えばＴａ期間早いタイミングでオンさせることにより、上記立ち上がりの遅れに伴う時間差を抑制することができる。言い換えれば、つまり、データ線Ｄ１に出力される正の書き込み電圧と、データ線Ｄ３に出力される負の書き込み電圧との間の電圧値の絶対値の差を縮小させることができる。
【００９５】
タイミング１３（ｔ１３）では、タイミング調整スイッチ制御信号ＡＳＷＮ２（以下、ＡＳＷＮ２とする）がオン電圧となり、タイミング調整スイッチＴＳＷ２、ＴＳＷ６がオンする。
【００９６】
タイミング３（ｔ３）では、時分割スイッチ制御信号ＡＳＷ２はオン電圧となる。また、入力端子５ａには正の書き込み電圧が印加されるとともに、入力端子５ｂには負の書き込み電圧が印加される。これにより、データ線Ｄ２には、正の書き込み電圧が入力され、データ線Ｄ４には負の書き込み電圧が入力される。
【００９７】
ここで、時分割スイッチＳＷ４の入力側には、正の書き込み電圧が入力されていることから、上記のようにＮＭＯＳトランジスタの特性により、負の書き込み電圧が入力されている時分割スイッチＳＷ２よりも出力側の立ち上がりが遅れる。しかしながら、上記のように、タイミング調整スイッチＴＳＷ２を時分割スイッチＳＷ２等よりも所定の期間、例えばＴａ期間早いタイミングでオンさせることにより、上記立ち上がりの遅れに伴う時間差を抑制することができる。言い換えれば、つまり、データ線Ｄ２に出力される正の書き込み電圧と、データ線Ｄ４に出力される負の書き込み電圧との間の電圧値の絶対値の差を縮小させることができる。
【００９８】
タイミング１４（ｔ１４）では、ＡＳＷＮ１がオン電圧となり、タイミング調整スイッチＴＳＷ１、ＴＳＷ５がオンする。
【００９９】
次のタイミング４（ｔ４）では、時分割スイッチ制御信号ＡＳＷ１は、オン電圧となる。また、入力端子５ａには正の書き込み電圧が印加されるとともに、入力端子５ｂには負の書き込み電圧が印加されている。これにより、例えば、データ線Ｄ１には、正の書き込み電圧が入力され、データ線Ｄ３には負の書き込み電圧が入力される。
【０１００】
ここで、時分割スイッチＳＷ１の入力側には、正の書き込み電圧が入力されていることから、上記のようにＮＭＯＳトランジスタの特性により、負の書き込み電圧が入力されている時分割スイッチＳＷ３等よりも出力側の立ち上がりが遅れる。しかしながら、上記のように、タイミング調整スイッチＴＳＷ１を時分割スイッチＳＷ１よりも所定の期間、例えばＴａ期間早いタイミングでオンさせることにより、上記立ち上がりの遅れに伴う時間差を抑制することができる。言い換えれば、つまり、データ線Ｄ１に出力される正の書き込み電圧と、データ線Ｄ３に出力される負の書き込み電圧との間の電圧値の絶対値の差を縮小させることができる。
【０１０１】
タイミング１５（ｔ１５）では、ＡＳＷＮ２がオン電圧となり、タイミング調整スイッチＴＳＷ２、ＴＳＷ６がオンする。
【０１０２】
タイミング５（ｔ５）では、時分割スイッチ制御信号ＡＳＷ２はオン電圧となる。また、入力端子５ａには正の書き込み電圧が印加されるとともに、入力端子５ｂには負の書き込み電圧が印加されている。これにより、データ線Ｄ２には、正の書き込み電圧が入力され、データ線Ｄ４には負の書き込み電圧が入力される。
【０１０３】
ここで、時分割スイッチＳＷ２の入力側には、正の書き込み電圧が入力されていることから、上記のようにＮＭＯＳトランジスタの特性により、負の書き込み電圧が入力されている時分割スイッチＳＷ４よりも出力側の立ち上がりが遅れる。しかしながら、上記のように、タイミング調整スイッチＴＳＷ２を時分割スイッチＳＷ２等よりも所定の期間、例えばＴａ期間早いタイミングでオンさせることにより、上記立ち上がりの遅れに伴う時間差を抑制することができる。言い換えれば、つまり、データ線Ｄ２に出力される正の書き込み電圧と、データ線Ｄ４に出力される負の書き込み電圧との間の電圧値の絶対値の差を縮小させることができる。
【０１０４】
次の２水平期間においても、入力端子に入力される書き込み電圧等の符号が変わる点を除けば、動作は同様であるため、説明は省略する。
【０１０５】
なお、本実施の形態においては、図１１に示した駆動タイミングに代えて、図１２に示した駆動タイミングを用いてもよい。図１２に示した駆動タイミングは、極性反転のしない水平期間において、タイミング補正をしない点が図１２と異なる。この場合、具体的には、例えば、図１１に示した偶数番目の水平期間においては、タイミング補正を行わない。言い換えれば、例えば、図１１におけるタイミング１４及びタイミング１５等においては、ＡＳＷＰ１、２とＡＳＷＮ１、２はオフ電圧に維持される。より具体的には、例えば、図１１に示した、上述のタイミング１４及びタイミング１５、タイミング１９、タイミング２０に伴うタイミング補正処理を行わない。
【０１０６】
上記のように構成することで、正及び負のプリチャージを行う際、及びデータ信号を書き込みの際における、時分割スイッチ間の立ち上がりの差を抑制することができ、結果として、表示パネルにおけるノイズの発生を抑制することができる。
【０１０７】
[第５の実施形態]
次に、本発明の第５の実施形態を説明する。本実施の形態においては、主に、データセレクタ回路２０３の構成、つまり、データ信号等の入力端子５ａ、５ｂが３の時分割スイッチＳＷ１乃至ＳＷ３等に分割されて、対応するテータ線Ｄ１乃至Ｄ６に接続される点が、第１の実施の形態と異なり、１のデータ線Ｄ１乃至Ｄ６毎に、プリチャージ電圧及び書き込み電圧の、極性が反転する点が異なる。なお、下記において第１の実施形態と同様である点については説明を省略する。
【０１０８】
図１３は、本実施の形態におけるデータセレクタ回路の構成を説明するための図である。第３の実施形態と同様に、１のドライバ２０４からの入力端子５ａ、５ｂは、３の時分割スイッチＳＷ１乃至ＳＷ６の入力側に接続され、出力側がそれぞれ３のデータ線Ｄ１乃至Ｄ６に出力される。また、１のドライバ２０４からの入力端子５ａ、５ｂは、順番に並んだ複数の時分割スイッチＳＷ１乃至ＳＷ６のうち、１の時分割スイッチＳＷ１乃至ＳＷ６毎に接続される。例えば、入力端子５ａは時分割スイッチＳＷ１、ＳＷ３、ＳＷ５の入力側に接続され、時分割スイッチＳＷ１、ＳＷ３、ＳＷ５の出力側はそれぞれデータ線Ｄ１、Ｄ３、Ｄ５に接続される等である。
【０１０９】
また、複数の時分割スイッチＳＷ１乃至ＳＷ６のうち、３ｋ−２番目のスイッチ、例えば、時分割スイッチＳＷ１、時分割スイッチＳＷ４のゲート等は、時分割スイッチ制御線７ａに接続される。また、複数の時分割スイッチＳＷ１乃至ＳＷ６のうち、３ｋ−１番目のスイッチ、例えば、時分割スイッチＳＷ２、ＳＷ５のゲート等は、時分割スイッチ制御線７ｂに接続される。更に、複数の時分割スイッチＳＷ１乃至ＳＷ６のうち、３ｋ番目のスイッチ、例えば、時分割スイッチＳＷ３、ＳＷ６のゲート等は、時分割スイッチ制御線７ｃに接続される。ここで、ｋは、１以上の自然数とする。
【０１１０】
また、１のドライバ２０４からの入力端子５ａ、５ｂは、３のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６の入力側に接続され、出力側がそれぞれ３のデータ線Ｄ１乃至Ｄ６に出力される。また、１のドライバ２０４からの入力端子５ａ、５ｂは、順番に並んだ複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６のうち、１のタイミング調整スイッチ毎に接続される。例えば、入力端子５ａはタイミング調整スイッチＴＳＷ１、ＴＳＷ３、ＴＳＷ５の入力側に接続され、出力側はそれぞれデータ線Ｄ１、Ｄ３、Ｄ５に接続される等である。
【０１１１】
また、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６のうち、６ｋ−５番目のスイッチ、例えばタイミング調整スイッチＴＳＷ１のゲート等は、タイミング調整スイッチ制御線１０ａに接続される。６ｋ−４番目のスイッチ、例えば、タイミング調整スイッチＴＳＷ２のゲート等は、タイミング調整スイッチ制御線９ｂに接続される。６ｋ−３番目のスイッチ、例えばＴＳＷ３のゲート等は、タイミング調整スイッチ制御線１０ｃに接続される。６ｋ−２番目のスイッチ、例えば、タイミング調整スイッチＴＳＷ４のゲート等は、タイミング調整スイッチ制御線９ａに接続される。６ｋ−１番目のスイッチ、例えば、ＴＳＷ５のゲート等は、タイミング調整スイッチ制御線１０ｂに接続される。６ｋ番目のスイッチ、例えばＴＳＷ６のゲート等は、タイミング調整スイッチ制御線９ｃに接続される。なお、ｋは１以上の自然数である。
【０１１２】
次に、本実施の形態における駆動タイミングについて説明する。図１４に示すように、最初の水平期間内にプリチャージ動作を行った後、３のデータ線Ｄ１乃至Ｄ６に書き込みを行い、次の１水平期間内にデータ信号を書き込む。当該動作を、プリチャージ電圧及び書き込み電圧の極性を反転させながら繰り返し行う。つまり、１水平期間内に３のデータ線Ｄ１乃至Ｄ６に書き込み電圧を出力させる他は、第４の実施形態と同様であるので詳細な説明については省略する。なお、各プリチャージ動作及び各データ線Ｄ１乃至Ｄ６への書き込み動作時にタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６を用いて、正電圧のプリチャージ及び正電圧の書き込みの立ち上がりの遅れに伴う時間差を抑制する点についても同様である。
【０１１３】
上記のように構成することで、正及び負のプリチャージを行う際及びデータ信号を書き込みの際における、時分割スイッチ間の立ち上がりの差を抑制することができ、結果として、表示パネルにおけるノイズの発生を抑制することができる。
【０１１４】
なお、本発明は、上記実施の形態１乃至５に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態１乃至５で示した構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。
【０１１５】
例えば、上記実施の形態１乃至５については、１のドライバ２０４からの入力端子を２または３の時分割スイッチを介して、各時分割スイッチ２または３に対応する各ドレイン線に入力されるいわゆる２または３分割構成を例として説明したが、これに限られず、Ｎ分割構成であってもよい。なお、この場合、Ｎは、１以上の自然数とする。
【０１１６】
また、上記実施の形態１乃至５については、１または２ライン毎に極性が反転する１または２ライン毎ドット反転する構成を例として説明したが、Ｎライン毎にドット反転する構成としてもよい。なお、この場合、Ｎは、１以上の自然数とする。
【０１１７】
更に、上記実施の形態１乃至５で示したデータセレクタ回路２０３は一例であって、上記実施の形態１乃至５で示したデータセレクタ回路２０３の構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えてもよい。例えば、上記においては、時分割スイッチＳＷ１乃至ＳＷ６及びタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６を、ＮＭＯＳトランジスタで構成したが、これに代えてＰＭＯＳトランジスタで構成してもよい。この場合、時分割スイッチＳＷ１乃至ＳＷ６等の立ち上がりは、正負逆となるので、上記構成と逆の構成、つまり、負のデータ信号等が付加されるタイミングを補正することとなる。また、上記においては、所定期間Ｔａをデータ信号印加時とプリチャージ電圧印加時で同様としたが、上記のような目的及び効果と実質的に同様の目的等を達成することができる限り、正または負のデータ信号印加時、正または負のプリチャージ電圧印加時、それぞれでノイズ低減のために最適化されたそれぞれ異なる期間を用いてもよい。
【０１１８】
なお、本発明の表示装置１００は、ＩＰＳ方式、ＶＡ（Vertically Aligned）方式、ＴＮ（Twisted Nematic）方式等の液晶表示装置であってもよいし、有機ＥＬ表示装置等であってもよい。
【符号の説明】
【０１１９】
１００ 表示装置、１０１ フィルタ基板、１０２ ＴＦＴ基板、１０３ バックライト、２０１ 表示領域、２０２ ゲート回路、２０３ データセレクタ回路、２０４ ドライバ、３０１ ゲート線、３０２ データ線、３０３ 画素回路、３０４ ＴＦＴ、３０５ 画素電極、３０６ コモン電極、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６ 時分割スイッチ、ＴＳＷ１、ＴＳＷ２、ＴＳＷ３、ＴＳＷ４、ＴＳＷ５、ＴＳＷ６タイミング調整スイッチ、７ａ、７ｂ、７ｃ 時分割スイッチ制御線、９ａ、９ｂ、９ｃ、１０ａ、１０ｂ、１０ｃ タイミング調整スイッチ制御線。
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、ＮＭＯＳトランジスタを含むデータセレクタ回路を有する表示装置に関する。
【背景技術】
【０００２】
従来における液晶表示装置においては、複数ライン毎に基準電圧に対して、書き込み電圧の正負を逆転させる駆動方式が知られている。例えば、２ライン毎にドット反転させる場合においては、あるデータ線について、２水平期間毎に基準電圧に対して書き込み電圧の正負が逆転する。また、データ回路から出力される階調値に応じたデータ信号を、ＲＧＢスイッチを介して、時分割で各画素に入力するいわゆるデータセレクタ回路が知られている。当該データセレクタ回路を有する表示装置においては、例えば、データ回路から出力される階調値に応じた各データ信号は、データセレクタ回路に含まれる時分割スイッチを介して、各画素に書き込まれる。そして、当該時分割スイッチとしては、例えば、ＮＭＯＳトランジスタが用いられる（下記特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１０９２８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、データセレクタ回路に含まれるＮＭＯＳトランジスタは同じタイミングでゲート信号が入力された場合であっても、ＮＭＯＳトランジスタの入力側に入力される入力信号の極性により、当該ＮＭＯＳトランジスタの出力側から出力される出力信号の立ち上がりの速度が異なる。したがって、例えば、複数ライン毎に基準電圧に対して、書き込み電圧の正負を逆転させて駆動させる場合、出力信号の立ち上がり速度の相違から、コモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。
【０００５】
具体的には、例えば、図１５及び図１６を用いて説明する。図１５は、本発明の課題を説明するためのデータセレクタ回路の一例を説明するための図であり、図１６は、図１５に示したデータセレクタ回路の駆動タイミングについて説明するための図である。
【０００６】
なお、図１５、図１６においては、説明の簡略化のため３のデータセレクタ回路の入力端子、６のデータ線、６のＮＭＯＳトランジスタで構成される時分割スイッチのみを示す。また、各データ線Ｄ１乃至Ｄ６には、各画素回路（図示なし）が接続される。また、下記においては、説明の簡略化のため、各データ線Ｄ１乃至Ｄ６に入力されるデータ信号は、所定の電圧（例えば、白表示または黒表示に相当）とし、複数のデータ線及び複数の時分割スイッチのうち、ＳＷ１乃至ＳＷ４の動作について、主に、説明する。
【０００７】
図１５に示すように、データセレクタ回路は、ドライバ(図示なし)からの信号が入力される複数の入力端子５ａ乃至５ｃと、複数のＮＭＯＳトランジスタで構成される時分割スイッチＳＷ１乃至ＳＷ６を含む。
【０００８】
各入力端子５ａ乃至５ｃはそれぞれ２の時分割スイッチＳＷ１乃至ＳＷ６の入力側に接続され、出力側は、各画素回路に接続されるデータ線Ｄ１乃至Ｄ６に接続される。また、時分割スイッチ制御線７ａは、奇数番目のスイッチ、ＳＷ１、ＳＷ３等、のゲートに接続され、時分割スイッチ制御線７ｂは、偶数番目のスイッチ、ＳＷ２、ＳＷ４等、のゲートに接続される。
【０００９】
次に当該ゲートセレクタ回路の動作について説明する。まず、タイミング１（ｔ１）で、時分割スイッチ制御信号ＡＳＷ１及びＡＳＷ２は、オン電圧となる。また、このとき、ドライバからの出力信号により、入力端子５ａは負電圧に、入力端子５ｂは正電圧にプリチャージされることから、データ線Ｄ１、Ｄ２には、負のプリチャージ電圧が、データ線Ｄ３、Ｄ４には、正のプリチャージ電圧が印加される。上述のように時分割スイッチＳＷ１乃至ＳＷ６はＮＭＯＳトランジスタで構成されることから、入力側に印加される極性により、出力側の立ち上がり速度が異なる。これにより、表示パネルに備えられたコモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。なお、当該プリチャージ後には、データ線Ｄ１乃至Ｄ４は、ＧＮＤ電圧にプリチャージされる。
【００１０】
タイミング２（ｔ２）で時分割スイッチ制御信号ＡＳＷ１は、オン電圧となる。また、入力端子５ａには、正の書き込み電圧が印加されるとともに、入力端子５ｂには、負の書き込み電圧が印加される。これにより、データ線Ｄ１には、正の書き込み電圧が入力され、データ線Ｄ３には負の書き込み電圧が入力される。ここで、同様に、ＮＭＯＳトランジスタの特性により、Ｄ１に出力される表示電圧の立ち上がりは、データ線Ｄ３に入力される表示電圧の立ち上がりより遅くなる。これにより、コモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。
【００１１】
タイミング３（ｔ３）には、時分割スイッチ制御信号ＡＳＷ２は、オン電圧となる。また、入力端子５ａには、ＧＮＤ電圧から正の書き込み電圧が印加されるとともに、入力端子５ｂには、ＧＮＤ電圧から負の書き込み電圧が印加される。これにより、データ線Ｄ２には、正の書き込み電圧が入力され、データ線Ｄ４には、負の書き込み電圧が入力される。ここで、同様に、ＮＭＯＳトランジスタの特性により、データ線Ｄ２に出力される表示電圧の立ち上がりは、データ線Ｄ４に出力される表示電圧の立ち上がりより遅くなる。これにより、コモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。
【００１２】
タイミング４（ｔ４）では、時分割スイッチ制御信号ＡＳＷ１は、オン電圧となる。また、入力端子５ａには、正の書き込み電圧が印加されるとともに、入力端子５ｂには、負の書き込み電圧が印加される。これにより、データ線Ｄ１には、正の書き込み電圧が入力され、データ線Ｄ３には、負の書き込み電圧が入力される。このときも、同様に、ＮＭＯＳトランジスタの特性により、データ線Ｄ１に出力される表示電圧の立ち上がりは、データ線Ｄ３に入力される表示電圧の立ち上がりより遅くなる。これにより、コモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。
【００１３】
タイミング５（ｔ５）では、時分割スイッチ制御信号ＡＳＷ２は、オン電圧となる。また、入力端子５ａには、正の書き込み電圧が印加されるとともに、入力端子５ｂには、負の書き込み電圧が印加される。これにより、データ線Ｄ２には、正の書き込み電圧が入力され、データ線Ｄ４には、負の書き込み電圧が入力される。このときも、同様に、ＮＭＯＳトランジスタの特性により、データ線Ｄ２に出力される表示電圧の立ち上がりは、データ線Ｄ４に入力される表示電圧の立ち上がりより遅くなる。これにより、コモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。
【００１４】
タイミング６（ｔ６）では、時分割スイッチ制御信号ＡＳＷ１及びＡＳＷ２は、オン電圧となる。ここで、２ライン毎のドット反転を行うことを想定していることから、このとき、入力端子５ａは正電圧に、入力端子５ｂは負電圧にプリチャージされる。よって、データ線Ｄ１、Ｄ２には、正のプリチャージ電圧が、データＤ３、Ｄ４には、負のプリチャージ電圧が印加される。上述のようにＮＭＯＳトランジスタは、入力側に印加される極性により、出力側の立ち上がり速度が異なることから、これにより、表示パネルに備えられたコモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。なお、当該プリチャージ後には、入力端子５ａ及び入力端子５ｂは、ＧＮＤ電圧となる。
【００１５】
タイミング７（ｔ７）で時分割スイッチ制御信号ＡＳＷ１は、オン電圧となる。また、入力端子５ａには、負の書き込み電圧が印加されるとともに、入力端子５ｂには、正の書き込み電圧が印加される。これにより、データ線Ｄ１には、負の書き込み電圧が入力され、データ線Ｄ３には、正の書き込み電圧が入力される。ここで、同様に、ＮＭＯＳトランジスタの特性により、データ線Ｄ３に出力される表示電圧の立ち上がりは、データ線Ｄ１に入力される表示電圧の立ち上がりより遅くなる。これにより、コモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。
【００１６】
タイミング８（ｔ８）には、時分割スイッチ制御信号ＡＳＷ２は、オン電圧となる。また、入力端子５ａには、ＧＮＤ電圧から負の書き込み電圧が印加されるとともに、入力端子５ｂには、ＧＮＤ電圧から正の書き込み電圧が印加される。これにより、データ線Ｄ４には、正の書き込み電圧が入力され、データ線Ｄ２には負の書き込み電圧が入力される。ここで、同様に、ＮＭＯＳトランジスタの特性により、データ線Ｄ４に出力される表示電圧の立ち上がりは、データ線Ｄ２に出力される表示電圧の立ち上がりより遅くなる。これにより、コモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。
【００１７】
タイミング９（ｔ９）では、時分割スイッチ制御信号ＡＳＷ１は、オン電圧となる。また、入力端子５ａには、負の書き込み電圧が印加されるとともに、入力端子５ｂには、正の書き込み電圧が印加される。これにより、これにより、データ線Ｄ１には、負の書き込み電圧が入力され、データ線Ｄ３には、正の書き込み電圧が入力される。これにより、同様に、コモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。
【００１８】
タイミング１０（ｔ１０）では、時分割スイッチ制御信号ＡＳＷ２は、オン電圧となる。また、入力端子５ａには、正の書き込み電圧が印加されるとともに、入力端子５ｂには、正の書き込み電圧が印加される。これにより、データ線Ｄ４には、正の書き込み電圧が入力され、データ線Ｄ２には、負の書き込み電圧が入力される。これにより、同様に、コモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。その後の動作については、上記の４水平期間の動作を繰り返し行うので説明を省略する。
【００１９】
本発明は、上記課題に鑑みて、データ信号の負書き込みと正書き込み、及び、負電圧プリチャージ及び正電圧プリチャージに伴うコモン電極の電圧変動を抑制し、結果としてパネルの表面に発生するノイズの発生を抑制することができる表示装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
（１）本発明の表示装置は、トランジスタと、前記トランジスタに接続された画素電極と、該画素電極に対向して配置された基準電極と、を含み、マトリクス状に配置された複数の画素と、前記複数の画素にそれぞれ接続された複数のゲート線と、前記複数の画素にそれぞれ接続された複数のデータ線と、前記複数のゲート線に順次ゲート信号を出力するゲート回路と、所定の水平期間毎に、極性の異なる、階調値に応じたデータ信号を生成するデータ回路を含むドライバと、並列に接続された時分割スイッチとタイミング調整スイッチとを含むスイッチ群を複数有するとともに、前記ドライバからの出力信号を、前記各データ線に接続された前記各スイッチ群を介して、前記複数のデータ線のうち１以上のデータ線毎に極性の異なる出力信号を、前記各データ線に出力するデータセレクタ回路と、を有し、前記各時分割スイッチ及び前記各タイミング調整スイッチは、ＮＭＯＳトランジスタで構成され、前記ドライバは、前記複数のデータ線のうち、前記ドライバから正の出力信号が出力されるデータ線に接続された前記スイッチ群に含まれる前記タイミング調整スイッチを、前記ドライバから負の出力信号が出力されるデータ線に接続されたスイッチ群に含まれる前記時分割スイッチよりも所定期間早くオンさせることを特徴とする。
【００２１】
（２）上記（１）に記載の表示装置において、前記出力信号は、前記ドライバから出力される前記データ信号であることを特徴とする。
【００２２】
（３）上記（１）または（２）に記載の表示装置において、前記出力信号は、前記データ信号の前記各画素への書き込み期間前に、前記ドライバから出力され、前記各画素に印加される、前記データ信号の電圧値よりも絶対値が大きい電圧値を有する正及び負のプリチャージ信号を含むことを特徴とする。
【００２３】
（４）上記（１）乃至（３）のいずれかに記載の表示装置において、前記データセレクタ回路は、前記ドライバからの出力信号が入力される複数の入力端子を有し、前記各入力端子は、前記複数のスイッチ群のうち、２のスイッチ群毎に接続されることを特徴とする。
【００２４】
（５）上記（１）乃至（３）のいずれかに記載の表示装置において、前記データセレクタ回路は、前記ドライバからの出力信号が入力される複数の入力端子を有し、前記各入力端子は、前記複数のスイッチ群のうち、３のスイッチ群毎に接続されることを特徴とする。
【００２５】
（６）上記（１）乃至（５）のいずれかに記載の表示装置において、前記ドライバは、第１の水平期間に、前記各データ線に正または負の一方の極性を有する前記プリチャージ電圧を印加させ、基準電圧を印加させた後に、他方の極性を有するデータ信号を印加させることを特徴とする。
【００２６】
（７）上記（６）に記載の表示装置において、前記ドライバは、前記第１の水平期間後の第２の水平期間に、前記各データ線に前記第１の水平期間に印加したデータ信号の同一の極性のデータ信号を印加させることを特徴とする。
【００２７】
（８）上記（７）に記載の表示装置において、前記ドライバは、前記第２の水平期間には、前記各スイッチ群に含まれる前記タイミング調整スイッチをオフさせることを特徴とする。
【００２８】
（９）上記（１）乃至（８）のいずれかに記載の表示装置において、前記ドライバは、前記データ信号の前記書き込み期間前に、基準電圧を出力することを特徴とする。
【００２９】
（１０）上記（１）乃至（９）のいずれかに記載の表示装置において、前記所定期間は、０ｎｓ乃至５０ｎｓであることを特徴とする。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施の形態における表示装置の概略を説明するための図である。
【図２】第１の実施の形態における表示装置の構成の概略について説明するための図である。
【図３】第１の実施の形態における表示領域の構成について説明するための図である。
【図４】第１の実施の形態におけるデータセレクタ回路の構成を説明するための図である。
【図５】第１の実施の形態におけるデータセレクタ回路の駆動タイミングについて説明するための図である。
【図６】第１の実施の形態における表示装置の効果について説明するための図である。
【図７】第１の実施の形態における所定の期間とコモン電極との関係を示す図である。
【図８】第２の実施形態におけるデータセレクタ回路の構成を説明するための図である。
【図９】第３の実施形態におけるデータセレクタ回路の構成について説明するための図である。
【図１０】第４の実施形態におけるデータセレクタ回路の一例について説明するための図である。
【図１１】第４の実施形態におけるデータセレクタ回路の駆動タイミングについて説明するための図である。
【図１２】第４の実施の形態における他の駆動タイミングについて説明するための図である。
【図１３】第５の実施の形態におけるデータセレクタ回路の構成を説明するための図である
【図１４】第５の実施の形態におけるデータセレクタ回路の駆動タイミングについて説明するための図である。
【図１５】本発明の課題を説明するためのデータセレクタ回路の一例を示す図である。
【図１６】図１５に示したデータセレクタ回路の駆動タイミングについて説明するための図である。
【発明を実施するための形態】
【００３１】
以下、本発明の実施形態について、図面を参照しつつ説明する。なお、図面については、同一又は同等の要素には同一の符号を付し、重複する説明は省略する。
【００３２】
［第１の実施形態］
図１は、本発明の第１の実施の形態における表示装置の概略を示す図である。図１に示すように、例えば、表示装置１００は、ＴＦＴ等（図示せず）が形成されたＴＦＴ基板１０２と、当該ＴＦＴ基板１０２に対向し、カラーフィルタ（図示せず）が設けられたフィルタ基板１０１を有する。また、表示装置１００は、ＴＦＴ基板１０２及びフィルタ基板１０１に挟まれた領域に封入された液晶材料（図示せず）と、ＴＦＴ基板１０２のフィルタ基板１０１側と反対側に接して位置するバックライト１０３を有する。
【００３３】
図２は、本発明の表示装置の構成の概略について説明するための図である。図２に示すように、表示装置１００は、表示領域２０１、ゲート回路２０２、データセレクタ回路２０３、ドライバ２０４を有する。
【００３４】
表示領域２０１は、後述するマトリクス状に配置された複数の画素回路を含む。ゲート回路２０２は、ゲート回路２０２から延伸された複数のゲート線に順次ゲート信号を出力する。ドライバ２０４は、階調値に応じた表示信号を、データセレクタ回路２０３を介して、表示領域２０１に備えられた複数の画素回路に出力するとともに、ゲート回路２０２及び後述するデータセレクタ回路２０３を制御する。データセレクタ回路２０３は、複数の時分割スイッチを含み、ドライバ２０４からの制御信号に応じて、各データ線にドライバ２０４から出力されたデータ信号等を出力する。なお、上記表示領域２０１、ゲート回路２０２、データセレクタ回路２０３、ドライバ２０４等の詳細については後述する。なお、図２に示した構成は例示であって、これに限られるものではない。例えば、ドライバ２０４、データセレクタ回路２０３等はＩＣ等の１のチップで構成されてもよい。
【００３５】
図３は、表示領域の構成について説明するための図である。図３に示すように、ＴＦＴ基板１０２は、図２の横方向に略等間隔に配置した複数のゲート線３０１と、図２の縦方向に略等間隔に配置した複数のデータ線３０２を有する。また、ゲート線３０１は、ゲート回路２０２に接続され、また、データ線３０２は、データセレクタ回路２０３を介して、ドライバ２０４に接続される。
【００３６】
ゲート回路２０２は、複数のゲート線３０１それぞれに対応する複数の基本回路（図示せず）を有する。なお、各基本回路は、ドライバ２０４からの制御信号１１５に応じて、１フレーム期間のうち、対応するゲート走査期間（信号ハイ期間）にはハイ電圧となり、それ以外の期間（信号ロー期間）にはロー電圧となるゲート信号を、対応するゲート線３０１に出力する。
【００３７】
ゲート線３０１及びデータ線３０２によりマトリクス状に区画された各画素回路３０３は、それぞれ、ＴＦＴ３０４、画素電極３０５、及び、コモン電極３０６を有する。ここで、ＴＦＴ３０４のゲートは、ゲート線３０１に接続され、入力側（ソース又はドレインの一方）は、データ線３０２に接続され、出力側（他方）は、画素電極３０５に接続される。コモン電極３０６は、コモン信号線３０７に接続される。なお、画素電極３０５とコモン電極３０６は、互いに対向する。
【００３８】
次に、上記のように構成された画素回路３０３の動作について説明する。ドライバ２０４は、コモン信号線３０７を介して、コモン電極３０６に、基準電圧を印加する。また、ドライバ２０４により制御されるゲート回路２０２は、ゲート線３０１を介して、ＴＦＴ３０４のゲート電極に、ゲート信号を出力する。更に、ドライバ２０４は、データセレクタ回路２０３を制御して、ゲート信号が出力されたＴＦＴ３０４に、データ線３０２を介して、階調値に応じたデータ信号やプリチャージ電圧を供給する。当該データ信号の電圧やプリチャージ電圧は、更に、ＴＦＴ３０４を介して、画素電極３０５に印加される。この際、画素電極３０５とコモン電極３０６との間に電位差が生じる。
【００３９】
そして、ドライバ２０４が画素電極３０５とコモン電極３０６との間に生じる電位差を制御することにより、液晶材料の液晶分子の配光等を制御する。ここで、液晶材料には、バックライト１０３からの光が案内されていることから、上記のように液晶分子の配光等を制御することにより、バックライト１０３からの光の量を調節でき、結果として、画像を表示することができる。
【００４０】
次に、本実施の形態におけるデータセレクタ回路２０３の構成の一例について説明する。図４は、本実施の形態におけるデータセレクタ回路の構成を説明するための図である。図４に示すように、データセレクタ回路２０３は、ドライバ２０４からのデータ信号が入力される複数の入力端子５ａ乃至５ｃと、複数の時分割スイッチＳＷ１乃至ＳＷ６と、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６とを有し、複数の時分割スイッチＳＷ１乃至ＳＷ６と、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６の出力側は各データ線Ｄ１乃至Ｄ６（データ線３０２に相当）に接続される。なお、図４においては説明の簡略化のため、３の入力端子５ａ乃至５ｃ、６の時分割スイッチＳＷ１乃至ＳＷ６、６のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６、６のデータ線Ｄ１乃至Ｄ６のみを示すが、本実施の形態におけるデータセレクタ回路２０３これに限られないことはいうまでもない。また、データ線Ｄ１乃至Ｄ６は、例えば、順にＲＧＢ各色の各画素回路３０３に接続される。
【００４１】
各時分割スイッチＳＷ１乃至ＳＷ６は、例えば、ＮＭＯＳトランジスタで構成される。１のドライバ２０４からの入力端子５ａ乃至５ｃは、２の時分割スイッチＳＷ１乃至ＳＷ６の入力側に接続され、出力側がそれぞれ２のデータ線３０２に出力される。例えば、入力端子５ａは時分割スイッチＳＷ１及びＳＷ２の入力側に接続され、出力側はそれぞれデータ線Ｄ１及びＤ２に接続される等である。
【００４２】
また、複数の時分割スイッチＳＷ１乃至ＳＷ６のうち、奇数番目のスイッチ、例えばＳＷ１、ＳＷ３のゲート等は、時分割スイッチ制御線７ａに接続される。また、複数の時分割スイッチＳＷ１乃至ＳＷ６のうち、偶数番目のスイッチ、例えばＳＷ２、ＳＷ４のゲート等は、時分割スイッチ制御線７ｂに接続される。
【００４３】
同様に、各タイミング調整スイッチＴＳＷ１乃至ＴＳＷ６は、例えば、ＮＭＯＳトランジスタで構成される。１のドライバ２０４からの入力端子５ａ乃至５ｃは、２のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６の入力側に接続され、出力側がそれぞれ２のデータ線３０２に出力される。例えば、入力端子５ａはタイミング調整スイッチＴＳＷ１及びＴＳＷ２の入力側に接続され、出力側はそれぞれデータ線Ｄ１及びＤ２に接続される等である。
【００４４】
また、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６のうち、４ｋ−３番目のスイッチ、及び４ｋ−２番目のスイッチ、例えばタイミング調整スイッチＴＳＷ１、ＴＳＷ２のゲート等は、タイミング調整スイッチ制御線１０ａに接続される。また、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６のうち、４ｋ−１番目のスイッチ、及び４ｋ番目のスイッチ、例えばタイミング調整スイッチＴＳＷ３、ＴＳＷ４のゲート等は、タイミング調整スイッチ制御線９ａに接続される。なお、ここで、ｋは、１以上の自然数とする。
【００４５】
なお、１の入力端子５ａ乃至５ｃと１のデータ線３０２に対して、１の時分割スイッチＳＷ１乃至ＳＷ６と、１のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６は、並列接続され、１組の時分割スイッチＳＷ１乃至ＳＷ６とタイミングスイッチＴＳＷ１乃至ＴＳＷ６が１のスイッチ群を構成する。
【００４６】
次に、図５を用いて、当該データセレクタ回路２０３の駆動タイミングについて説明する。なお、図５においてＳＩＧ１はドライバ２０４から入力端子５ａに入力される信号を示し、ＳＩＧ２は、入力端子５ｂに入力される信号を示す。時分割スイッチ制御信号ＡＳＷ１は、時分割スイッチ制御線７ａに入力される信号を示し、時分割スイッチ制御信号ＡＳＷ２は、時分割スイッチ制御線７ｂに入力される信号を示す。タイミング調整スイッチ制御信号ＡＳＷＰ１は、タイミング調整スイッチ制御線９ａに入力される信号を示し、タイミング調整スイッチ制御信号ＡＳＷＮ１は、タイミング調整スイッチ制御線１０ａに入力される信号を示す。
【００４７】
まず、タイミング１１（ｔ１１）で、時分割スイッチ制御信号ＡＳＷＰ１がオン電圧となり、タイミング調整スイッチＴＳＷ３及びタイミング調整スイッチＴＳＷ４がオンする。
【００４８】
次のタイミング１（ｔ１）で、時分割スイッチ制御信号ＡＳＷ１及び時分割スイッチ制御信号ＡＳＷ２がオン電圧となり、時分割スイッチＳＷ１及び時分割スイッチＳＷ２がオンする。また、このとき、ドライバ２０４から入力端子５ａには負のプリチャージ電圧が印加され、入力端子５ｂには、正のプリチャージ電圧が印加される。これにより、負のプリチャージ電圧が時分割スイッチＳＷ１及び時分割スイッチＳＷ２を介して、データ線Ｄ１及びデータ線Ｄ２に出力される。また、正のプリチャージ電圧が時分割スイッチＳＷ３、時分割スイッチＳＷ４、タイミング調整スイッチＴＳＷ３、タイミング調整スイッチＴＳＷ４を介して、データ線Ｄ３及びＤ４に出力される。
【００４９】
ここで、時分割スイッチＳＷ３及び時分割スイッチＳＷ４の入力側には、正のプリチャージ電圧が入力されていることから、上記のようにＮＭＯＳトランジスタの特性により、負のプリチャージ電圧が入力されている時分割スイッチＳＷ１及び時分割スイッチＳＷ２よりも出力側の立ち上がりが遅れる。しかしながら、ＴＳＷ３及びタイミング調整スイッチＴＳＷ４を時分割スイッチＳＷ１及び時分割スイッチＳＷ２よりも所定の期間、例えばＴａ期間早いタイミングでオンさせることにより、上記立ち上がりの遅れに伴う時間差を抑制することができる。言い換えれば、つまり、データ線Ｄ１及びデータ線Ｄ２に出力される負のプリチャージ電圧と、データ線Ｄ３及びデータ線Ｄ４に出力される正のプリチャージ電圧との間の電圧値の絶対値の差を縮小させることができる。
【００５０】
より具体的には、図６（ａ）に示すように、例えば上記のようなタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６を有しない場合、データ線Ｄ１に出力される負のプリチャージ電圧の立ち上がりは、データ線Ｄ３に出力される正のプリチャージ電圧の立ち上がりよりも早い。したがって、当該立ち上がりの差異によりコモン電極３０６の電圧が変動する。
【００５１】
しかしながら、上記のようにタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６を設けて、当該タイミング調整スイッチＴＳＷ１乃至ＴＳＷ６を時分割スイッチＳＷ１乃至ＳＷ６がオンされるタイミングよりも所定期間早くオンさせることで、立ち上がりの差異を抑制することができる。具体的には図６（ｂ）に示すように、データ線Ｄ３に対応するタイミング調整スイッチＴＳＷ３を時分割スイッチＳＷ３等よりも早くオンさせることで、データ線Ｄ３に出力される正のプリチャージ電圧の立ち上がりとデータ線Ｄ１に出力される負のプリチャージ電圧の立ち上がりを同様とすることができる。これにより、図６（ａ）に示したコモン電極の電位の変動に比べ、コモン電極の電位の変動を抑制することができる。
【００５２】
タイミング２（ｔ２）で、時分割スイッチ制御信号ＡＳＷ１はオン電圧となる。また、入力端子５ａにはＧＮＤ電圧から正の書き込み電圧が印加されるとともに、入力端子５ｂには負の書き込み電圧が印加される。これにより、データ線Ｄ１には、正の書き込み電圧が入力され、データ線Ｄ３には負の書き込み電圧が入力される。
【００５３】
次のタイミング３（ｔ３）には、時分割スイッチ制御信号ＡＳＷ２はオン電圧となる。また、入力端子５ａにはＧＮＤ電圧から正の書き込み電圧が印加されるとともに、入力端子５ｂにはＧＮＤ電圧から負の書き込み電圧が印加される。これにより、データ線Ｄ２には、正の書き込み電圧が入力され、データ線Ｄ４には負の書き込み電圧が入力される。
【００５４】
タイミング４（ｔ４）では、時分割スイッチ制御信号ＡＳＷ１がオン電圧となる。また、入力端子５ａには、正の書き込み電圧が印加されるとともに、入力端子５ｂには、負の書き込み電圧が印加される。これにより、データ線Ｄ１には、正の書き込み電圧が入力され、データ線Ｄ３には負の書き込み電圧が入力される。
【００５５】
タイミング５（ｔ５）では、時分割スイッチ制御信号ＡＳＷ２はオン電圧となる。また、入力端子５ａには正の書き込み電圧が印加されるとともに、入力端子５ｂには負の書き込み電圧が印加される。これにより、データ線Ｄ２には、正の書き込み電圧が入力され、データ線Ｄ４には負の書き込み電圧が入力される。
【００５６】
次のタイミング１２（ｔ１２）で、タイミング調整スイッチ制御信号ＡＳＷＮ１がオン電圧となり、タイミング調整スイッチＴＳＷ１及びタイミング調整スイッチＴＳＷ２がオンする。
【００５７】
次のタイミング６（ｔ６）で、時分割スイッチ制御信号ＡＳＷ１及び時分割スイッチ制御信号ＡＳＷ２がオン電圧となり、時分割スイッチＳＷ１、時分割スイッチＳＷ２、時分割スイッチＳＷ３、時分割スイッチＳＷ４がオンする。また、このとき、入力端子５ａには正のプリチャージ電圧が印加され、入力端子５ｂには、負のプリチャージ電圧が印加される。これにより、正のプリチャージ電圧が時分割スイッチＳＷ１、時分割スイッチＳＷ２、タイミング調整スイッチＴＳＷ１、タイミング調整スイッチＴＳＷ２を介して、データ線Ｄ１及びＤ２に出力される。また、負のプリチャージ電圧が時分割スイッチＳＷ３、時分割スイッチＳＷ４を介して、データ線Ｄ３及びＤ４に出力される。
【００５８】
ここで、時分割スイッチＳＷ１及び時分割スイッチＳＷ２の入力側には、正のプリチャージ電圧が入力されていることから、上記のようにＮＭＯＳトランジスタの特性により、負のプリチャージ電圧が入力されている時分割スイッチＳＷ３及び時分割スイッチＳＷ４よりも出力側の立ち上がりが遅れる。しかしながら、上記のように、タイミング調整スイッチＴＳＷ１及びタイミング調整スイッチＴＳＷ２を時分割スイッチＳＷ１乃至時分割スイッチＳＷ４よりも所定の期間、例えばＴａ期間早いタイミングでオンさせることにより、上記立ち上がりの遅れに伴う時間差を抑制することができる。言い換えれば、つまり、データ線Ｄ１及びＤ２に出力される正のプリチャージ電圧と、データ線Ｄ３及びＤ４に出力される負のプリチャージ電圧との間の電圧値の絶対値の差を縮小させることができる。なお、その後ＧＮＤ電圧にプリチャージされる。
【００５９】
次のタイミング７（ｔ７）では、時分割スイッチ制御信号ＡＳＷ１はオン電圧となる。また、入力端子５ａにはＧＮＤ電圧から負の書き込み電圧が印加されるとともに、入力端子５ｂにはＧＮＤ電圧から正の書き込み電圧が印加される。これにより、データ線Ｄ１には、負の書き込み電圧が入力され、データ線Ｄ３には正の書き込み電圧が入力される。
【００６０】
次のタイミング８（ｔ８）には、時分割スイッチ制御信号ＡＳＷ２はオン電圧となる。また、入力端子５ａにはＧＮＤ電圧から正の書き込み電圧が印加されるとともに、入力端子５ｂにはＧＮＤ電圧から負の書き込み電圧が印加される。これにより、データ線Ｄ２には、負の書き込み電圧が入力され、データ線Ｄ４には正の書き込み電圧が入力される。
【００６１】
タイミング９（ｔ９）では、時分割スイッチ制御信号ＡＳＷ１がオン電圧となる。また、入力端子５ａには、負の書き込み電圧が印加されるともに、入力端子５ｂには、正の書き込み電圧が印加される。これにより、データ線Ｄ１には、負の書き込み電圧が入力され、データ線Ｄ３には正の書き込み電圧が入力される。
【００６２】
タイミング１０（ｔ１０）では、時分割スイッチ制御信号ＡＳＷ２がオン電圧となる。また、入力端子５ａには、負の書き込み電圧が印加されるともに、入力端子５ｂには、正の書き込み電圧が印加される。これにより、データ線Ｄ２には、負の書き込み電圧が入力され、データ線Ｄ４には正の書き込み電圧が入力される。
【００６３】
なお、タイミング１０（ｔ１０）以降の動作については、上記の４水平期間の動作を繰り返し行うので説明を省略する。ここで、上記においては、１水平期間に相当する期間は、図１６に示した場合と同様であって、例えば、タイミング１１乃至１２の期間が２水平期間に相当する。また、同様に、上記においては、説明の簡略化のため、各データ線Ｄ１乃至Ｄ６に入力されるデータ信号ＳＩＧ１及びＳＩＧ２は、所定の電圧（例えば白表示または黒表示に相当）として説明した。
【００６４】
上記のように構成することで、正及び負のプリチャージを行う際における、時分割スイッチＳＷ１乃至ＳＷ６間の立ち上がりの差を抑制することができ、結果として、表示パネルにおけるノイズの発生を抑制することができる。
【００６５】
具体的には、例えば、一例として上記実施の形態を用いた場合の上記所定の期間Ｔａとコモン電極３０６との関係を図７に示す。図７において縦軸はコモン電極３０６のピーク電圧を示し、横軸は、タイミング１の時間からタイミング１１の時間の差を示す。つまり、その絶対値がＴａに相当する。図７からわかるように、Ｔａを、例えば、０ｎｓ乃至５０ｎｓとすることにより、コモン電極３０６のピーク電圧をほぼ解消することができる。また、上記実施の形態によれば、ＲＧＢスイッチを有しないパネルに比べて表示パネルを小型化することもできる。更に、本実施の形態における表示装置がタッチパネルを搭載して用いられる場合には、パネル表面ノイズによるタッチパネル誤作動を防止することもできる。
【００６６】
なお、本発明は、上記実施の形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態で示した構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。
【００６７】
［第２の実施形態］
次に、本発明の第２の実施形態を説明する。第２の実施の形態においては、主にデータセレクタ回路２０３の構成が、第１の実施の形態と異なり、１のデータ線毎にプリチャージ及び書き込み時に、極性が反転する点が異なる。なお、下記において第１の実施形態と同様である点については説明を省略する。
【００６８】
図８は、第２の実施形態におけるデータセレクタ回路の一例について説明するための図である。図８に示すように、第１の実施の形態と同様に、データセレクタ回路２０３は、ドライバ２０４からのデータ信号が入力される入力端子５ａ、５ｂと、複数の時分割スイッチＳＷ１乃至ＳＷ６と、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６とを有し、複数の時分割スイッチＳＷ１乃至ＳＷ６と、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６の出力側は各データ線Ｄ１乃至Ｄ６（データ線３０２に相当）に接続される。なお、図８においても同様に、説明の簡略化のため、一部のスイッチＳＷ１乃至ＳＷ６等のみを示すが、これに限られない。
【００６９】
本実施形態においては、第１の実施形態と同様に、１のドライバ２０４からの入力端子５ａ、５ｂは、２の時分割スイッチＳＷ１乃至ＳＷ６の入力側に接続され、出力側がそれぞれ２のデータ線Ｄ１乃至Ｄ６に出力されるが、本実施の形態においては、１のドライバ２０４からの入力端子５ａ、５ｂは、順番に並んだ複数の時分割スイッチＳＷ１乃至ＳＷ６のうち、１の時分割スイッチＳＷ１乃至ＳＷ６毎に接続される。例えば、入力端子５ａは時分割スイッチＳＷ１及び時分割スイッチＳＷ３の入力側に接続され、出力側はそれぞれデータ線Ｄ１及びＤ３に接続される等である。
【００７０】
また、複数の時分割スイッチＳＷ１乃至ＳＷ６のうち、奇数番目のスイッチ、例えば、時分割スイッチＳＷ１、時分割スイッチＳＷ３のゲート等は、時分割スイッチ制御線７ａに接続される。また、複数の時分割スイッチＳＷ１乃至ＳＷ６のうち、偶数番目のスイッチ、例えば、時分割スイッチＳＷ２、時分割スイッチＳＷ４のゲート等は、時分割スイッチ制御線７ｂに接続される。
【００７１】
同様に、第１の実施形態と同様に、１のドライバ２０４からの入力端子５ａ、５ｂは、２のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６の入力側に接続され、出力側がそれぞれ２のデータ線Ｄ１乃至Ｄ６に出力されるが、本実施の形態においては、１のドライバ２０４からの入力端子５ａ、５ｂは、順番に並んだ複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６のうち、１のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６毎に接続される。具体的には、例えば、入力端子５ａはタイミング調整スイッチＴＳＷ１及びタイミング調整スイッチＴＳＷ３の入力側に接続され、出力側はそれぞれデータ線Ｄ１及びデータ線Ｄ３に接続される等である。
【００７２】
また、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６のうち、奇数番目のスイッチ、例えばタイミング調整スイッチＴＳＷ１、ＴＳＷ３のゲート等は、タイミング調整スイッチ制御線１０ａに接続される。また、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６のうち、偶数番目のスイッチ、例えばタイミング調整スイッチＴＳＷ２、タイミング調整スイッチＴＳＷ４のゲート等は、タイミング調整スイッチ制御線９ａに接続される。なお、当該データセレクタ回路２０３の駆動タイミングについては、上記第１の実施の形態と同様であるので、省略する。
【００７３】
本実施の形態によれば、上記第１の実施の形態と同様に、正及び負のプリチャージを行う際における、時分割スイッチ間の立ち上がりの差を抑制することができ、結果として、表示パネルにおけるノイズの発生を抑制することができる。
【００７４】
［第３の実施の形態］
次に、本発明の第３の実施形態を説明する。第３の実施の形態においては、主にデータセレクタ回路２０３の構成が、主に、ドライバ２０４からのデータ信号が入力される入力端子５ａ、５ｂが３に分割されて対応する時分割スイッチＳＷ１乃至ＳＷ６等に入力される点が、第１の実施の形態と異なり、１のデータ線Ｄ１乃至Ｄ６毎にプリチャージ電圧及びデータ信号の書き込み時に、極性が反転する点が異なる。なお、下記において第１の実施形態と同様である点については説明を省略する。
【００７５】
図９は、第３の実施形態におけるデータセレクタ回路の構成について説明するための図である。本実施の形態においては、第１の実施の形態と同様に、データセレクタ回路２０３は、ドライバ２０４からのデータ信号が入力される入力端子５ａ、５ｂと、複数の時分割スイッチＳＷ１乃至ＳＷ６と、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６とを有し、複数の時分割スイッチＳＷ１乃至ＳＷ６と、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６は、各データ線Ｄ１乃至Ｄ６に接続される。
【００７６】
図９に示すように、１のドライバ２０４からの入力端子５ａ、５ｂは、３の時分割スイッチＳＷ１乃至ＳＷ６の入力側に接続され、出力側がそれぞれ３のデータ線Ｄ１乃至Ｄ６に出力される。また、１のドライバ２０４からの入力端子５ａ、５ｂは、順番に並んだ複数の時分割スイッチＳＷ１乃至ＳＷ６のうち、１の時分割スイッチＳＷ１乃至ＳＷ６毎に接続される。例えば、入力端子５ａは、時分割スイッチＳＷ１、時分割スイッチＳＷ３、ＳＷ５の入力側に接続され、出力側はそれぞれデータ線Ｄ１、Ｄ３、Ｄ５に接続される等である。
【００７７】
また、複数の時分割スイッチＳＷ１乃至ＳＷ６のうち、３ｋ−２番目のスイッチ、例えば時分割スイッチＳＷ１、時分割スイッチＳＷ４のゲート等は、時分割スイッチ制御線７ａに接続される。また、複数の時分割スイッチのうち、３ｋ−１番目のスイッチ、例えば時分割スイッチＳＷ２、ＳＷ５のゲート等は、時分割スイッチ制御線７ｂに接続される。更に、複数の時分割スイッチのうち、３ｋ番目のスイッチ、例えば、時分割スイッチＳＷ３、ＳＷ６のゲート等は、時分割スイッチ制御線７ｃに接続される。なお、ここで、ｋは、１以上の自然数とする。
【００７８】
同様に、１のドライバ２０４からの入力端子５ａ、５ｂは、３のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６の入力側に接続され、出力側がそれぞれ３のデータ線Ｄ１乃至Ｄ６に出力される。また、１のドライバ２０４からの入力端子５ａ、５ｂは、順番に並んだ複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６のうち、１のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６毎に接続される。例えば、入力端子５ａはタイミング調整スイッチＴＳＷ１、ＴＳＷ３、ＴＳＷ５の入力側に接続され、出力側はそれぞれデータ線Ｄ１、Ｄ３、Ｄ５に接続される等である。
【００７９】
また、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６のうち、奇数番目のスイッチ、例えばタイミング調整スイッチＴＳＷ１、ＴＳＷ３のゲート等は、タイミング調整スイッチ制御線１０ａに接続される。また、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６のうち、偶数番目のスイッチ、例えばタイミング調整スイッチＴＳＷ２、タイミング調整スイッチＴＳＷ４のゲート等は、タイミング調整スイッチ制御線９ａに接続される。なお、駆動タイミングについては、図５に示した駆動タイミングを３分割に対応させた駆動タイミングとなる他は、同様であるので、説明を省略する。
【００８０】
本実施の形態によれば、正及び負のプリチャージを行う際における、時分割スイッチ間の立ち上がりの差を抑制することができ、結果として、表示パネルにおけるノイズの発生を抑制することができる。
【００８１】
［第４の実施形態］
次に、本発明の第４の実施形態を説明する。第４の実施の形態においては、主にデータセレクタ回路２０３の構成が、第１の実施の形態と異なり、また、データ信号の書き込み時にもタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６を用いて、データ信号書き込みの際に生じる、時分割スイッチＳＷ１乃至ＳＷ６から出力される出力信号の立ち上がりの差を抑制する点が異なる。なお、下記において第１の実施形態と同様である点については説明を省略する。
【００８２】
図１０は、本実施形態におけるデータセレクタ回路の一例について説明するための図である。第１の実施の形態と同様に、本実施の形態におけるデータセレクタ回路２０３は、ドライバ２０４からのデータ信号が入力される入力端子５ａ乃至５ｃと、複数の時分割スイッチＳＷ１乃至ＳＷ６と、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６とを有し、複数の時分割スイッチＳＷ１乃至ＳＷ６と、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６の出力側は、各データ線Ｄ１乃至Ｄ６に接続される。
【００８３】
本実施形態においては、第１の実施形態と同様に、１のドライバ２０４からの入力端子５ａ乃至５ｃは、２に分割されて２の時分割スイッチＳＷ１乃至ＳＷ６及びタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６の入力側に接続され、出力側がそれぞれ２のデータ線Ｄ１乃至Ｄ６に出力される。具体的には、例えば、入力端子５ａは時分割スイッチＳＷ１及び時分割スイッチＳＷ２の入力側に接続され、出力側はそれぞれデータ線Ｄ１及びＤ２に接続される等である。
【００８４】
また、複数の時分割スイッチＳＷ１乃至ＳＷ６のうち、奇数番目のスイッチ、例えば、時分割スイッチＳＷ１、時分割スイッチＳＷ３のゲート等は、時分割スイッチ制御線７ａに接続される。また、複数の時分割スイッチＳＷ１乃至ＳＷ６のうち、偶数番目のスイッチ、例えば、時分割スイッチＳＷ２、時分割スイッチＳＷ４のゲート等は、時分割スイッチ制御線７ｂに接続される。
【００８５】
同様に、１のドライバ２０４からの入力端子５ａ乃至５ｃは、２のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６の入力側に接続され、出力側がそれぞれ２のデータ線Ｄ１乃至Ｄ６に出力される。例えば、入力端子５ａはタイミング調整スイッチＴＳＷ１及びタイミング調整スイッチＴＳＷ２の入力側に接続され、出力側はそれぞれデータ線Ｄ１及びＤ２に接続される等である。
【００８６】
また、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６のうち、例えば、図中左から４ｋ−３番目のスイッチ、例えば、タイミング調整スイッチＴＳＷ１、ＴＳＷ５のゲート等は、タイミング調整スイッチ制御線１０ａに接続される。また、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６のうち、４ｋ−２番目のスイッチ、例えばタイミング調整スイッチＴＳＷ２、ＴＳＷ６のゲート等は、タイミング調整スイッチ１０ｂに接続される。ここで、ｋは１以上の自然数とする。
【００８７】
また、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６のうち、４ｋ−１番目のスイッチ、例えばＴＳＷ３のゲート等は、タイミング調整スイッチ制御線９ａに接続される。また、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６のうち、４ｋ番目のスイッチ、例えばタイミング調整スイッチＴＳＷ４のゲート等は、タイミング調整スイッチ制御線９ｂに接続される。ここで、ｋは１以上の自然数とする。
【００８８】
次に、図１１を用いて当該データセレクタ回路２０３の駆動タイミングについて説明する。なお、図１１において、ＳＩＧ１はドライバ２０４から入力端子５ａに入力される信号を示し、ＳＩＧ２は、入力端子５ｂに入力される信号を示す。時分割スイッチ制御信号ＡＳＷ１は、時分割スイッチ制御線７ａに入力される信号を示し、時分割スイッチ制御信号ＡＳＷ２は、時分割スイッチ制御線７ｂに入力される信号を示す。タイミング調整スイッチ制御信号ＡＳＷＰ１は、タイミング調整スイッチ制御線９ａに入力される信号を示し、タイミング調整スイッチ制御信号ＡＳＷＰ２は、タイミング調整スイッチ制御線９ｂに入力される信号を示す。タイミング調整スイッチ制御信号ＡＳＷＮ１は、タイミング調整スイッチ制御線１０ａに入力される信号を示し、タイミング調整スイッチ制御信号ＡＳＷＮ２は、タイミング調整スイッチ制御線１０ｂに入力される信号を示す。
【００８９】
タイミング１１（ｔ１１）で、タイミング調整スイッチ制御信号ＡＳＷＰ１（以下、ＡＳＷＰ１とする）、タイミング調整スイッチ制御信号ＡＳＷＰ２（以下、ＡＳＷＰ２とする）がオン電圧となり、タイミング調整スイッチＴＳＷ３、タイミング調整スイッチＴＳＷ４がオンする。
【００９０】
次のタイミング１（ｔ１）で、時分割スイッチ制御信号ＡＳＷ１及び時分割スイッチ制御信号ＡＳＷ２がオン電圧となり、時分割スイッチＳＷ１乃至ＳＷ６がオンする。また、このとき、入力端子５ａには負のプリチャージ電圧が印加され、入力端子５ｂには、正のプリチャージ電圧が印加される。これにより、負のプリチャージ電圧が時分割スイッチＳＷ１及び時分割スイッチＳＷ２を介して、データ線Ｄ１、Ｄ２に出力される。また、正のプリチャージ電圧が時分割スイッチＳＷ３、時分割スイッチＳＷ４、時分割スイッチＴＳＷ３、タイミング調整スイッチＴＳＷ４を介して、データ線Ｄ３及びＤ４に出力される。
【００９１】
ここで、時分割スイッチＳＷ３及び時分割スイッチＳＷ４の入力側には、正のプリチャージ電圧が入力されていることから、上記のようにＮＭＯＳトランジスタの特性により、負のプリチャージ電圧が入力されている時分割スイッチＳＷ１及び時分割スイッチＳＷ２等よりも出力側の立ち上がりが遅れる。しかしながら、タイミング調整スイッチＴＳＷ３及びタイミング調整スイッチＴＳＷ４を時分割スイッチＳＷ１及び時分割スイッチＳＷ２よりも所定の期間、例えばＴａ期間早いタイミングでオンさせることにより、上記立ち上がりの遅れに伴う時間差を抑制することができる。言い換えれば、つまり、データ線Ｄ１及びＤ２に出力される負のプリチャージ電圧と、データ線Ｄ３及びＤ４に出力される正のプリチャージ電圧との間の電圧値の絶対値の差を縮小させることができる。
【００９２】
タイミング１２（ｔ１２）では、タイミング調整スイッチ制御信号ＡＳＷＮ１（以下ＡＳＷＮ１とする）がオン電圧となり、タイミング調整スイッチＴＳＷ１、ＴＳＷ５がオンする。
【００９３】
タイミング２（ｔ２）では、時分割スイッチ制御信号ＡＳＷ１はオン電圧となる。また、入力端子５ａにはＧＮＤ電圧から正の書き込み電圧が印加されるとともに、入力端子５ｂには負の書き込み電圧が印加される。これにより、データ線Ｄ１には、正の書き込み電圧が入力され、データ線Ｄ３には負の書き込み電圧が入力される。
【００９４】
ここで、時分割スイッチＳＷ１の入力側には、正の書き込み電圧が入力されていることから、上記のようにＮＭＯＳトランジスタの特性により、負の書き込み電圧が入力されている時分割スイッチＳＷ３よりも出力側の立ち上がりが遅れる。しかしながら、上記のように、タイミング調整スイッチＴＳＷ１を時分割スイッチＳＷ１及び時分割スイッチＳＷ３よりも所定の期間、例えばＴａ期間早いタイミングでオンさせることにより、上記立ち上がりの遅れに伴う時間差を抑制することができる。言い換えれば、つまり、データ線Ｄ１に出力される正の書き込み電圧と、データ線Ｄ３に出力される負の書き込み電圧との間の電圧値の絶対値の差を縮小させることができる。
【００９５】
タイミング１３（ｔ１３）では、タイミング調整スイッチ制御信号ＡＳＷＮ２（以下、ＡＳＷＮ２とする）がオン電圧となり、タイミング調整スイッチＴＳＷ２、ＴＳＷ６がオンする。
【００９６】
タイミング３（ｔ３）では、時分割スイッチ制御信号ＡＳＷ２はオン電圧となる。また、入力端子５ａには正の書き込み電圧が印加されるとともに、入力端子５ｂには負の書き込み電圧が印加される。これにより、データ線Ｄ２には、正の書き込み電圧が入力され、データ線Ｄ４には負の書き込み電圧が入力される。
【００９７】
ここで、時分割スイッチＳＷ４の入力側には、正の書き込み電圧が入力されていることから、上記のようにＮＭＯＳトランジスタの特性により、負の書き込み電圧が入力されている時分割スイッチＳＷ２よりも出力側の立ち上がりが遅れる。しかしながら、上記のように、タイミング調整スイッチＴＳＷ２を時分割スイッチＳＷ２等よりも所定の期間、例えばＴａ期間早いタイミングでオンさせることにより、上記立ち上がりの遅れに伴う時間差を抑制することができる。言い換えれば、つまり、データ線Ｄ２に出力される正の書き込み電圧と、データ線Ｄ４に出力される負の書き込み電圧との間の電圧値の絶対値の差を縮小させることができる。
【００９８】
タイミング１４（ｔ１４）では、ＡＳＷＮ１がオン電圧となり、タイミング調整スイッチＴＳＷ１、ＴＳＷ５がオンする。
【００９９】
次のタイミング４（ｔ４）では、時分割スイッチ制御信号ＡＳＷ１は、オン電圧となる。また、入力端子５ａには正の書き込み電圧が印加されるとともに、入力端子５ｂには負の書き込み電圧が印加されている。これにより、例えば、データ線Ｄ１には、正の書き込み電圧が入力され、データ線Ｄ３には負の書き込み電圧が入力される。
【０１００】
ここで、時分割スイッチＳＷ１の入力側には、正の書き込み電圧が入力されていることから、上記のようにＮＭＯＳトランジスタの特性により、負の書き込み電圧が入力されている時分割スイッチＳＷ３等よりも出力側の立ち上がりが遅れる。しかしながら、上記のように、タイミング調整スイッチＴＳＷ１を時分割スイッチＳＷ１よりも所定の期間、例えばＴａ期間早いタイミングでオンさせることにより、上記立ち上がりの遅れに伴う時間差を抑制することができる。言い換えれば、つまり、データ線Ｄ１に出力される正の書き込み電圧と、データ線Ｄ３に出力される負の書き込み電圧との間の電圧値の絶対値の差を縮小させることができる。
【０１０１】
タイミング１５（ｔ１５）では、ＡＳＷＮ２がオン電圧となり、タイミング調整スイッチＴＳＷ２、ＴＳＷ６がオンする。
【０１０２】
タイミング５（ｔ５）では、時分割スイッチ制御信号ＡＳＷ２はオン電圧となる。また、入力端子５ａには正の書き込み電圧が印加されるとともに、入力端子５ｂには負の書き込み電圧が印加されている。これにより、データ線Ｄ２には、正の書き込み電圧が入力され、データ線Ｄ４には負の書き込み電圧が入力される。
【０１０３】
ここで、時分割スイッチＳＷ２の入力側には、正の書き込み電圧が入力されていることから、上記のようにＮＭＯＳトランジスタの特性により、負の書き込み電圧が入力されている時分割スイッチＳＷ４よりも出力側の立ち上がりが遅れる。しかしながら、上記のように、タイミング調整スイッチＴＳＷ２を時分割スイッチＳＷ２等よりも所定の期間、例えばＴａ期間早いタイミングでオンさせることにより、上記立ち上がりの遅れに伴う時間差を抑制することができる。言い換えれば、つまり、データ線Ｄ２に出力される正の書き込み電圧と、データ線Ｄ４に出力される負の書き込み電圧との間の電圧値の絶対値の差を縮小させることができる。
【０１０４】
次の２水平期間においても、入力端子に入力される書き込み電圧等の符号が変わる点を除けば、動作は同様であるため、説明は省略する。
【０１０５】
なお、本実施の形態においては、図１１に示した駆動タイミングに代えて、図１２に示した駆動タイミングを用いてもよい。図１２に示した駆動タイミングは、極性反転のしない水平期間において、タイミング補正をしない点が図１２と異なる。この場合、具体的には、例えば、図１１に示した偶数番目の水平期間においては、タイミング補正を行わない。言い換えれば、例えば、図１１におけるタイミング１４及びタイミング１５等においては、ＡＳＷＰ１、２とＡＳＷＮ１、２はオフ電圧に維持される。より具体的には、例えば、図１１に示した、上述のタイミング１４及びタイミング１５、タイミング１９、タイミング２０に伴うタイミング補正処理を行わない。
【０１０６】
上記のように構成することで、正及び負のプリチャージを行う際、及びデータ信号を書き込みの際における、時分割スイッチ間の立ち上がりの差を抑制することができ、結果として、表示パネルにおけるノイズの発生を抑制することができる。
【０１０７】
[第５の実施形態]
次に、本発明の第５の実施形態を説明する。本実施の形態においては、主に、データセレクタ回路２０３の構成、つまり、データ信号等の入力端子５ａ、５ｂが３の時分割スイッチＳＷ１乃至ＳＷ３等に分割されて、対応するテータ線Ｄ１乃至Ｄ６に接続される点が、第１の実施の形態と異なり、１のデータ線Ｄ１乃至Ｄ６毎に、プリチャージ電圧及び書き込み電圧の、極性が反転する点が異なる。なお、下記において第１の実施形態と同様である点については説明を省略する。
【０１０８】
図１３は、本実施の形態におけるデータセレクタ回路の構成を説明するための図である。第３の実施形態と同様に、１のドライバ２０４からの入力端子５ａ、５ｂは、３の時分割スイッチＳＷ１乃至ＳＷ６の入力側に接続され、出力側がそれぞれ３のデータ線Ｄ１乃至Ｄ６に出力される。また、１のドライバ２０４からの入力端子５ａ、５ｂは、順番に並んだ複数の時分割スイッチＳＷ１乃至ＳＷ６のうち、１の時分割スイッチＳＷ１乃至ＳＷ６毎に接続される。例えば、入力端子５ａは時分割スイッチＳＷ１、ＳＷ３、ＳＷ５の入力側に接続され、時分割スイッチＳＷ１、ＳＷ３、ＳＷ５の出力側はそれぞれデータ線Ｄ１、Ｄ３、Ｄ５に接続される等である。
【０１０９】
また、複数の時分割スイッチＳＷ１乃至ＳＷ６のうち、３ｋ−２番目のスイッチ、例えば、時分割スイッチＳＷ１、時分割スイッチＳＷ４のゲート等は、時分割スイッチ制御線７ａに接続される。また、複数の時分割スイッチＳＷ１乃至ＳＷ６のうち、３ｋ−１番目のスイッチ、例えば、時分割スイッチＳＷ２、ＳＷ５のゲート等は、時分割スイッチ制御線７ｂに接続される。更に、複数の時分割スイッチＳＷ１乃至ＳＷ６のうち、３ｋ番目のスイッチ、例えば、時分割スイッチＳＷ３、ＳＷ６のゲート等は、時分割スイッチ制御線７ｃに接続される。ここで、ｋは、１以上の自然数とする。
【０１１０】
また、１のドライバ２０４からの入力端子５ａ、５ｂは、３のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６の入力側に接続され、出力側がそれぞれ３のデータ線Ｄ１乃至Ｄ６に出力される。また、１のドライバ２０４からの入力端子５ａ、５ｂは、順番に並んだ複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６のうち、１のタイミング調整スイッチ毎に接続される。例えば、入力端子５ａはタイミング調整スイッチＴＳＷ１、ＴＳＷ３、ＴＳＷ５の入力側に接続され、出力側はそれぞれデータ線Ｄ１、Ｄ３、Ｄ５に接続される等である。
【０１１１】
また、複数のタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６のうち、６ｋ−５番目のスイッチ、例えばタイミング調整スイッチＴＳＷ１のゲート等は、タイミング調整スイッチ制御線１０ａに接続される。６ｋ−４番目のスイッチ、例えば、タイミング調整スイッチＴＳＷ２のゲート等は、タイミング調整スイッチ制御線９ｂに接続される。６ｋ−３番目のスイッチ、例えばＴＳＷ３のゲート等は、タイミング調整スイッチ制御線１０ｃに接続される。６ｋ−２番目のスイッチ、例えば、タイミング調整スイッチＴＳＷ４のゲート等は、タイミング調整スイッチ制御線９ａに接続される。６ｋ−１番目のスイッチ、例えば、ＴＳＷ５のゲート等は、タイミング調整スイッチ制御線１０ｂに接続される。６ｋ番目のスイッチ、例えばＴＳＷ６のゲート等は、タイミング調整スイッチ制御線９ｃに接続される。なお、ｋは１以上の自然数である。
【０１１２】
次に、本実施の形態における駆動タイミングについて説明する。図１４に示すように、最初の水平期間内にプリチャージ動作を行った後、３のデータ線Ｄ１乃至Ｄ６に書き込みを行い、次の１水平期間内にデータ信号を書き込む。当該動作を、プリチャージ電圧及び書き込み電圧の極性を反転させながら繰り返し行う。つまり、１水平期間内に３のデータ線Ｄ１乃至Ｄ６に書き込み電圧を出力させる他は、第４の実施形態と同様であるので詳細な説明については省略する。なお、各プリチャージ動作及び各データ線Ｄ１乃至Ｄ６への書き込み動作時にタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６を用いて、正電圧のプリチャージ及び正電圧の書き込みの立ち上がりの遅れに伴う時間差を抑制する点についても同様である。
【０１１３】
上記のように構成することで、正及び負のプリチャージを行う際及びデータ信号を書き込みの際における、時分割スイッチ間の立ち上がりの差を抑制することができ、結果として、表示パネルにおけるノイズの発生を抑制することができる。
【０１１４】
なお、本発明は、上記実施の形態１乃至５に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態１乃至５で示した構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。
【０１１５】
例えば、上記実施の形態１乃至５については、１のドライバ２０４からの入力端子を２または３の時分割スイッチを介して、各時分割スイッチ２または３に対応する各ドレイン線に入力されるいわゆる２または３分割構成を例として説明したが、これに限られず、Ｎ分割構成であってもよい。なお、この場合、Ｎは、１以上の自然数とする。
【０１１６】
また、上記実施の形態１乃至５については、１または２ライン毎に極性が反転する１または２ライン毎ドット反転する構成を例として説明したが、Ｎライン毎にドット反転する構成としてもよい。なお、この場合、Ｎは、１以上の自然数とする。
【０１１７】
更に、上記実施の形態１乃至５で示したデータセレクタ回路２０３は一例であって、上記実施の形態１乃至５で示したデータセレクタ回路２０３の構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えてもよい。例えば、上記においては、時分割スイッチＳＷ１乃至ＳＷ６及びタイミング調整スイッチＴＳＷ１乃至ＴＳＷ６を、ＮＭＯＳトランジスタで構成したが、これに代えてＰＭＯＳトランジスタで構成してもよい。この場合、時分割スイッチＳＷ１乃至ＳＷ６等の立ち上がりは、正負逆となるので、上記構成と逆の構成、つまり、負のデータ信号等が付加されるタイミングを補正することとなる。また、上記においては、所定期間Ｔａをデータ信号印加時とプリチャージ電圧印加時で同様としたが、上記のような目的及び効果と実質的に同様の目的等を達成することができる限り、正または負のデータ信号印加時、正または負のプリチャージ電圧印加時、それぞれでノイズ低減のために最適化されたそれぞれ異なる期間を用いてもよい。
【０１１８】
なお、本発明の表示装置１００は、ＩＰＳ方式、ＶＡ（Vertically Aligned）方式、ＴＮ（Twisted Nematic）方式等の液晶表示装置であってもよいし、有機ＥＬ表示装置等であってもよい。
【符号の説明】
【０１１９】
１００ 表示装置、１０１ フィルタ基板、１０２ ＴＦＴ基板、１０３ バックライト、２０１ 表示領域、２０２ ゲート回路、２０３ データセレクタ回路、２０４ ドライバ、３０１ ゲート線、３０２ データ線、３０３ 画素回路、３０４ ＴＦＴ、３０５ 画素電極、３０６ コモン電極、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６ 時分割スイッチ、ＴＳＷ１、ＴＳＷ２、ＴＳＷ３、ＴＳＷ４、ＴＳＷ５、ＴＳＷ６タイミング調整スイッチ、７ａ、７ｂ、７ｃ 時分割スイッチ制御線、９ａ、９ｂ、９ｃ、１０ａ、１０ｂ、１０ｃ タイミング調整スイッチ制御線。
【特許請求の範囲】
【請求項１】
トランジスタと、前記トランジスタに接続された画素電極と、該画素電極に対向して配置された基準電極と、を含み、マトリクス状に配置された複数の画素と、
前記複数の画素にそれぞれ接続された複数のゲート線と、
前記複数の画素にそれぞれ接続された複数のデータ線と、
前記複数のゲート線に順次ゲート信号を出力するゲート回路と、
所定の水平期間毎に、極性の異なる、階調値に応じたデータ信号を生成するデータ回路を含むドライバと、
並列に接続された時分割スイッチとタイミング調整スイッチとを含むスイッチ群を複数有するとともに、前記ドライバからの出力信号を、前記各データ線に接続された前記各スイッチ群を介して、前記複数のデータ線のうち１以上のデータ線毎に極性の異なる出力信号を、前記各データ線に出力するデータセレクタ回路と、を有し、
前記各時分割スイッチ及び前記各タイミング調整スイッチは、ＮＭＯＳトランジスタで構成され、
前記ドライバは、前記複数のデータ線のうち、前記ドライバから正の出力信号が出力されるデータ線に接続された前記スイッチ群に含まれる前記タイミング調整スイッチを、前記ドライバから負の出力信号が出力されるデータ線に接続されたスイッチ群に含まれる前記時分割スイッチよりも所定期間早くオンさせることを特徴とする、表示装置。
【請求項２】
前記出力信号は、前記ドライバから出力される前記データ信号であることを特徴とする、請求項１記載の表示装置。
【請求項３】
前記出力信号は、前記データ信号の前記各画素への書き込み期間前に、前記ドライバから出力され、前記各画素に印加される、前記データ信号の電圧値よりも絶対値が大きい電圧値を有する正及び負のプリチャージ信号を含むことを特徴とする、請求項１または２記載の表示装置。
【請求項４】
前記データセレクタ回路は、前記ドライバからの出力信号が入力される複数の入力端子を有し、
前記各入力端子は、前記複数のスイッチ群のうち、２のスイッチ群毎に接続されることを特徴とする請求項１乃至３のいずれかに記載の表示装置。
【請求項５】
前記データセレクタ回路は、前記ドライバからの出力信号が入力される複数の入力端子を有し、
前記各入力端子は、前記複数のスイッチ群のうち、３のスイッチ群毎に接続されることを特徴とする請求項１乃至３のいずれかに記載の表示装置。
【請求項６】
前記ドライバは、第１の水平期間に、前記各データ線に正または負の一方の極性を有する前記プリチャージ電圧を印加させ、基準電圧を印加させた後に、他方の極性を有するデータ信号を印加させることを特徴とする請求項１乃至５のいずれかに記載の表示装置。
【請求項７】
前記ドライバは、前記第１の水平期間後の第２の水平期間に、前記各データ線に前記第１の水平期間に印加したデータ信号の同一の極性のデータ信号を印加させることを特徴とする請求項６記載の表示装置。
【請求項８】
前記ドライバは、前記第２の水平期間には、前記各スイッチ群に含まれる前記タイミング調整スイッチをオフさせることを特徴とする請求項７記載の表示装置。
【請求項９】
前記ドライバは、前記データ信号の前記書き込み期間前に、基準電圧を出力することを特徴とする請求項１乃至８のいずれかに記載の表示装置。
【請求項１０】
前記所定期間は、０ｎｓ乃至５０ｎｓであることを特徴とする請求項１乃至９のいずれかに記載の表示装置。
【請求項１】
トランジスタと、前記トランジスタに接続された画素電極と、該画素電極に対向して配置された基準電極と、を含み、マトリクス状に配置された複数の画素と、
前記複数の画素にそれぞれ接続された複数のゲート線と、
前記複数の画素にそれぞれ接続された複数のデータ線と、
前記複数のゲート線に順次ゲート信号を出力するゲート回路と、
所定の水平期間毎に、極性の異なる、階調値に応じたデータ信号を生成するデータ回路を含むドライバと、
並列に接続された時分割スイッチとタイミング調整スイッチとを含むスイッチ群を複数有するとともに、前記ドライバからの出力信号を、前記各データ線に接続された前記各スイッチ群を介して、前記複数のデータ線のうち１以上のデータ線毎に極性の異なる出力信号を、前記各データ線に出力するデータセレクタ回路と、を有し、
前記各時分割スイッチ及び前記各タイミング調整スイッチは、ＮＭＯＳトランジスタで構成され、
前記ドライバは、前記複数のデータ線のうち、前記ドライバから正の出力信号が出力されるデータ線に接続された前記スイッチ群に含まれる前記タイミング調整スイッチを、前記ドライバから負の出力信号が出力されるデータ線に接続されたスイッチ群に含まれる前記時分割スイッチよりも所定期間早くオンさせることを特徴とする、表示装置。
【請求項２】
前記出力信号は、前記ドライバから出力される前記データ信号であることを特徴とする、請求項１記載の表示装置。
【請求項３】
前記出力信号は、前記データ信号の前記各画素への書き込み期間前に、前記ドライバから出力され、前記各画素に印加される、前記データ信号の電圧値よりも絶対値が大きい電圧値を有する正及び負のプリチャージ信号を含むことを特徴とする、請求項１または２記載の表示装置。
【請求項４】
前記データセレクタ回路は、前記ドライバからの出力信号が入力される複数の入力端子を有し、
前記各入力端子は、前記複数のスイッチ群のうち、２のスイッチ群毎に接続されることを特徴とする請求項１乃至３のいずれかに記載の表示装置。
【請求項５】
前記データセレクタ回路は、前記ドライバからの出力信号が入力される複数の入力端子を有し、
前記各入力端子は、前記複数のスイッチ群のうち、３のスイッチ群毎に接続されることを特徴とする請求項１乃至３のいずれかに記載の表示装置。
【請求項６】
前記ドライバは、第１の水平期間に、前記各データ線に正または負の一方の極性を有する前記プリチャージ電圧を印加させ、基準電圧を印加させた後に、他方の極性を有するデータ信号を印加させることを特徴とする請求項１乃至５のいずれかに記載の表示装置。
【請求項７】
前記ドライバは、前記第１の水平期間後の第２の水平期間に、前記各データ線に前記第１の水平期間に印加したデータ信号の同一の極性のデータ信号を印加させることを特徴とする請求項６記載の表示装置。
【請求項８】
前記ドライバは、前記第２の水平期間には、前記各スイッチ群に含まれる前記タイミング調整スイッチをオフさせることを特徴とする請求項７記載の表示装置。
【請求項９】
前記ドライバは、前記データ信号の前記書き込み期間前に、基準電圧を出力することを特徴とする請求項１乃至８のいずれかに記載の表示装置。
【請求項１０】
前記所定期間は、０ｎｓ乃至５０ｎｓであることを特徴とする請求項１乃至９のいずれかに記載の表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１２−２０８３８９（Ｐ２０１２−２０８３８９Ａ）
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願番号】特願２０１１−７５０６５（Ｐ２０１１−７５０６５）
【出願日】平成２３年３月３０日（２０１１．３．３０）
【出願人】（５０２３５６５２８）株式会社ジャパンディスプレイイースト (2,552)
【Ｆターム（参考）】
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願日】平成２３年３月３０日（２０１１．３．３０）
【出願人】（５０２３５６５２８）株式会社ジャパンディスプレイイースト (2,552)
【Ｆターム（参考）】
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