ネットワーク装置
【課題】メモリエラーに起因する回線のミスコネクションを発生せずに現用系から予備系に切り替える。
【解決手段】現用系および予備系の回線交換ユニットを備え、複数の入力側インタフェースユニットから入力される伝送データ中のチャンネル単位にクロスコネクトを行い、複数の出力側インタフェースユニットから伝送データを出力するネットワーク装置であって、前記回線交換ユニットは、CPUユニットからの設定データをメモリに保持し、当該メモリに保持された設定データに基づいて回線交換制御信号を生成する制御信号生成部と、生成された回線交換制御信号に基づいてクロスコネクト処理を行う主信号処理部と、前記メモリのメモリエラーを検出するメモリエラー検出処理部と、当該メモリエラー検出処理部のエラー情報に基づき、エラーの対象となる前記回線交換制御信号に基づいて前記主信号処理部が回線制御しないように制御する制御信号停止処理部とを備える。
【解決手段】現用系および予備系の回線交換ユニットを備え、複数の入力側インタフェースユニットから入力される伝送データ中のチャンネル単位にクロスコネクトを行い、複数の出力側インタフェースユニットから伝送データを出力するネットワーク装置であって、前記回線交換ユニットは、CPUユニットからの設定データをメモリに保持し、当該メモリに保持された設定データに基づいて回線交換制御信号を生成する制御信号生成部と、生成された回線交換制御信号に基づいてクロスコネクト処理を行う主信号処理部と、前記メモリのメモリエラーを検出するメモリエラー検出処理部と、当該メモリエラー検出処理部のエラー情報に基づき、エラーの対象となる前記回線交換制御信号に基づいて前記主信号処理部が回線制御しないように制御する制御信号停止処理部とを備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、SONET(Synchronous Optical NETwork:同期光伝送網)/SDH(Synchronous Digital Hierarchy:同期デジタル・ハイアラーキ)等において回線交換に用いられるネットワーク装置に関する。
【背景技術】
【0002】
図1は回線交換に用いられる一般的なネットワーク装置の構成例を示す図である。図1において、ネットワーク装置1は、複数の入力側のインタフェースユニット2と、現用系(Work)および予備系(Protect)の回線交換(STS−SW:Synchronous Transport Signal-Switch)ユニット3W、3Pと、複数の出力側のインタフェースユニット4と、CPU(Central Processing Unit)ユニット5とを備えている。
【0003】
入力側のインタフェースユニット2は、対向するSONETネットワーク装置(図示せず)から転送されるOC(Optical Carrier)−12/48/192/768フォーマット等の光信号の伝送データを受信し、電気信号に変換して、回線交換ユニット3W、3Pに転送する。また、出力側のインタフェースユニット4は、回線交換ユニット3W、3Pのいずれかから転送される伝送データを、電気信号からOC−12/48/192/768フォーマット等の光信号に変換し、対向するSONETネットワーク装置(図示せず)に転送する。
【0004】
回線交換ユニット3W、3Pでは、インタフェースユニット2の各チャンネル(最小STS−1単位)から入力されてきたデータを、回線状態およびCPUユニット5からのソフト設定情報をもとに、どのインタフェースユニット4のどのチャンネルに出力するかを制御するクロスコネクト等のスイッチ処理を行い、所定のインタフェースユニット4のチャンネルへ転送する。
【0005】
また、回線交換ユニット3W、3Pは、現用系および予備系の冗長構成(2重化構成)をとっており、現用系の回線交換ユニット3Wにて故障等の障害発生時に、CPUユニット5に障害発生が通知される。CPUユニット5は障害発生の通知を受けると、伝送信号を現用系の回線交換ユニット3Wから予備系の回線交換ユニット3Pに選択を切り替える制御をインタフェースユニット4に対して行う。CPUユニット5ではインタフェースユニット2、4および回線交換ユニット3W、3Pの回線の設定、回線状態の監視、回線切替制御を行っている。なお、CPUユニット5についても、障害に備えた冗長構成となっている。
【0006】
ところで、近年、FPGA(Field Programmable Gate Array)/ASIC(Application Specific Integrated Circuit)等のデバイスの微細化が急速に進み、α線、中性子線等の宇宙線によるメモリ内ビット反転(ソフトエラー)による誤動作が顕著化している。そのため、このようなソフトエラーを含むメモリエラーにより誤動作が発生しないような装置構成が重要となってきている。
【0007】
図2は従来のネットワーク装置における回線交換ユニットの詳細構成図である。図2において、現用系の回線交換ユニット3Wと予備系の回線交換ユニット3Pは同じ構成となっており、回線交換ユニット3W、3Pは制御信号生成部31と主信号処理部32とを備えている。制御信号生成部31は、メモリ311と制御信号処理部312とメモリエラー検出処理部313とを備えている。主信号処理部32はクロスコネクト処理部321を備え、クロスコネクト処理部321はバッファ322を備えている。また、インタフェースユニット4には選択部(セレクタ)41が設けられている。
【0008】
制御信号生成部31では、メモリ311にCPUユニット5により設定されたスイッチ制御情報および中間情報が格納され、制御信号処理部312はメモリ311に格納されている情報をもとに回線交換制御信号を生成する。また、メモリ311には書き込み行う際にエラー検出用の情報(パリティ)を付加して格納し、読み出したデータをメモリエラー検出処理部313でチェックすることで、メモリエラーが発生した場合にメモリエラー検出処理部313からCPUユニット5にエラー情報を通知する。
【0009】
主信号処理部32では、制御信号生成部31の制御信号処理部312から入力される回線交換制御信号がバッファ322に格納され、出力データに合わせて回線交換制御を行う。インタフェースユニット4の選択部41は通常は現用系の回線交換ユニット3Wの主信号処理部32の出力を選択して後続に伝えている。
【0010】
CPUユニット5は現用系の回線交換ユニット3Wの制御信号生成部31からエラー情報の通知を受けた場合、インタフェースユニット4の選択部41を制御し、現用系の回線交換ユニット3Wから予備系の回線交換ユニット3Pに切り替えを行う。なお、メモリエラーがα線、中性子線等の宇宙線によるソフトエラーである場合には現用系の回線交換ユニット3Wのメモリ311のデータを再設定することでエラーは復旧するが、永続的なエラーと区別することは困難であるため、予備系の回線交換ユニット3Pへの切り替えを行うものである。CPUユニット5の監視のもと、その後に現用系の回線交換ユニット3Wの障害が復旧した場合には、アプリケーションに従い、現用系の回線交換ユニット3Wへの切り戻しや、新たな障害発生時の切り替え先となる。
【特許文献1】特開2007−188428号公報
【特許文献2】特許第4003620号公報
【発明の開示】
【発明が解決しようとする課題】
【0011】
従来のネットワーク装置は上述したようにしてメモリエラーによる誤設定の発生に対処していたが、予備系の回線交換ユニット3Pへの切り替えが完了するまでの数秒程度の短時間ではあるが、回線交換の情報が異常設定(ミスコネクション)で保持されるために、誤って別の回線の情報が流出する場合があり、回線品質が低下するという問題があった。
【0012】
図3はメモリエラー発生時の処理例を示すタイムチャートであり、メモリ311の出力、制御信号処理部312の回線交換制御信号出力、メモリエラー検出処理部313のエラー通知、現用系の回線交換ユニット3Wの主信号処理部32の出力伝送信号、予備系の回線交換ユニット3Pの主信号処理部32の出力伝送信号、CPUユニット5の切替制御出力、出力側のインタフェースユニット4の選択部41の出力のそれぞれの変化の様子を示している。
【0013】
図3において、時刻t1でメモリ311におけるフレームの2番目のチャンネルに対応するデータにメモリエラーが発生したとすると、メモリエラー検出処理部313はほぼ同時にエラー発生をCPUユニット5に通知する。制御信号処理部312はメモリエラーを含むデータに基づいて回線交換制御信号を出力する。なお、メモリ311のデータはCPUユニット5により別の値が設定されるまでは変更されないため、その後のフレームにおいても同様にメモリエラーが検出されることになる。
【0014】
また、主信号処理部32は制御信号生成部31からの回線交換制御信号をバッファ322にいったん保持した後、1フレーム遅れて処理を行うため、CPUユニット5は時刻t2にて予備系への切替制御を開始する。そして、CPUユニット5は時刻t3においてインタフェースユニット4への切替制御出力を送出し、インタフェースユニット4は時刻t4から予備系の回線交換ユニット3Pの出力伝送信号を選択する。
【0015】
従って、予備系への切り替えが完了するまでの約1〜2秒程度の時間ではあるが、インタフェースユニット4はメモリエラーに起因する異常設定に基づいて誤ってクロスコネクトした伝送信号を選択して後段に送出することとなり、予期しない別の回線の情報が流出してしまうこととなる。
【0016】
一方、特許文献1には、ストレージシステム(HDD等のストレージ装置〜サーバ間)でのシリアルインタフェース転送において、ストレージ装置のバスエラー検出もしくはメモリエラー検出の結果を外部アクセス可能なレジスタに格納し、レジスタ内容から割り込み信号を伝送し、データ制御を行うことにより高性能化(伝送帯域を確保)する技術が開示されている。また、特許文献2には、信号伝送用のメモリのエラー検出時に、出力信号のパルス幅歪みを制御することにより、異常光出力を防止する技術が開示されている。
【0017】
上記の2件の特許文献は、メモリエラーに対する制御方式である点で本発明と似た状況に対処するものではあるが、SONET/SDH等の回線交換に用いられるネットワーク装置における特殊な環境を考慮したものではなく、上記の問題を解決できるものではない。
【0018】
上記の従来の問題点に鑑み、メモリエラーに起因する回線のミスコネクションを発生せずに現用系から予備系に切り替えることのできるネットワーク装置を提供することを目的とする。
【課題を解決するための手段】
【0019】
このネットワーク装置の一実施態様では、現用系および予備系の回線交換ユニットを備え、複数の入力側インタフェースユニットから入力される伝送データ中のチャンネル単位にクロスコネクトを行い、複数の出力側インタフェースユニットから伝送データを出力するネットワーク装置であって、前記回線交換ユニットは、CPUユニットからの設定データをメモリに保持し、当該メモリに保持された設定データに基づいて回線交換制御信号を生成する制御信号生成部と、生成された回線交換制御信号に基づいてクロスコネクト処理を行う主信号処理部と、前記メモリのメモリエラーを検出するメモリエラー検出処理部と、当該メモリエラー検出処理部のエラー情報に基づき、エラーの対象となる前記回線交換制御信号に基づいて前記主信号処理部が回線制御しないように制御する制御信号停止処理部とを備えるようにしている。
【発明の効果】
【0020】
開示のネットワーク装置にあっては、メモリエラーにより誤りの発生した回線交換の設定情報については更新せずに廃棄(更新停止)して前状態を保持し、その間に現用系から予備系に切り替えることで、メモリエラーに起因する回線のミスコネクションを発生せずに現用系から予備系に切り替えることができる。
【発明を実施するための最良の形態】
【0021】
以下、本発明の好適な実施形態につき説明する。
【0022】
<第1の実施形態>
図4は第1の実施形態にかかるネットワーク装置の構成例を示す図であり、回線交換ユニット3W、3Pとその周辺の構成を示している。ネットワーク装置の全体構成は図1に示したものと同様である。
【0023】
図4において、現用系の回線交換ユニット3Wと予備系の回線交換ユニット3Pは同じ構成となっており、回線交換ユニット3W、3Pは制御信号生成部31と主信号処理部32とを備えている。
【0024】
制御信号生成部31は、メモリ311と制御信号処理部312とメモリエラー検出処理部313と制御信号停止処理部314とを備えている。主信号処理部32はクロスコネクト処理部321を備え、クロスコネクト処理部321はバッファ322を備えている。また、インタフェースユニット4には選択部(セレクタ)41が設けられている。
【0025】
制御信号生成部31では、メモリ311にCPUユニット5により設定されたスイッチ制御情報および中間情報が格納され、制御信号処理部312はメモリ311に格納されている情報をもとに回線交換制御信号を生成する。また、メモリ311には書き込み行う際にエラー検出用の情報(パリティ)を付加して格納し、読み出したデータをメモリエラー検出処理部313でチェックすることで、メモリエラーが発生した場合にメモリエラー検出処理部313からCPUユニット5にエラー情報を通知する。
【0026】
制御信号停止処理部314は、制御信号処理部312からの回線交換制御信号とメモリエラー検出処理部313からのエラー情報のタイミングを合わせて主信号処理部32に送出する。
【0027】
主信号処理部32では、制御信号生成部31の制御信号停止処理部314から入力される回線交換制御信号とエラー情報に基づき、エラー情報がメモリエラーを示していない正常な状態であれば回線交換制御信号をバッファ322に格納し、エラー情報がメモリエラーを示している状態であればバッファ322への回線交換制御信号の格納を停止し、前状態を保持する。
【0028】
そして、クロスコネクト処理部321は、バッファ322に格納された回線交換制御信号に基づき、出力データに合わせて回線交換制御を行う。インタフェースユニット4の選択部41は通常は現用系の回線交換ユニット3Wの主信号処理部32の出力を選択して後続に伝えている。
【0029】
CPUユニット5は現用系の回線交換ユニット3Wの制御信号生成部31からエラー情報の通知を受けた場合、インタフェースユニット4の選択部41を制御し、現用系の回線交換ユニット3Wから予備系の回線交換ユニット3Pに切り替えを行う。この際、切り替えが完了するまでの数秒間ではエラーが発生した現用系の回線交換ユニット3Wからの伝送データがインタフェースユニット4の選択部41を通過することとなるが、クロスコネクト処理部321では回線交換制御信号と並走するエラー情報に基づいてバッファ322の更新が停止されて前状態を保持し、メモリエラーが発生する前の正常な回線交換制御信号に基づいてクロスコネクト処理が行われるため、予期しない別の回線の情報が流出してしまうことはない。
【0030】
図5はメモリエラー発生時の処理例を示すタイムチャートであり、メモリ311の出力、制御信号処理部312の回線交換制御信号出力、メモリエラー検出処理部313のエラー通知、現用系の回線交換ユニット3Wの主信号処理部32の出力伝送信号、予備系の回線交換ユニット3Pの主信号処理部32の出力伝送信号、CPUユニット5の切替制御出力、出力側のインタフェースユニット4の選択部41の出力のそれぞれの変化の様子を示している。
【0031】
図5において、時刻t1でメモリ311におけるフレームの2番目のチャンネルに対応するデータにメモリエラーが発生したとすると、メモリエラー検出処理部313はほぼ同時にエラー発生をCPUユニット5に通知する。制御信号処理部312はメモリエラーを含むデータに基づいて回線交換制御信号を出力する。なお、メモリ311のデータはCPUユニット5により別の値が設定されるまでは変更されないため、その後のフレームにおいても同様にメモリエラーが検出されることになる。
【0032】
また、主信号処理部32は制御信号生成部31の制御信号停止処理部314から入力されるエラー情報がメモリエラーを示すことで、バッファ322への回線交換制御信号の格納(取り込み)を停止し、前状態を保持する。そして、主信号処理部32は回線交換制御信号の受け付けから1フレーム遅れて処理を行うが、メモリエラーが発生する前の正常な回線交換制御信号に基づいてクロスコネクト処理が行われるため、予期しない別の回線にクロスコネクト処理を行うことはない。
【0033】
CPUユニット5は、主信号処理部32における回線交換制御信号の受け付けから1フレーム遅れた処理に合わせ、時刻t2にて予備系への切替制御を開始する。そして、CPUユニット5は時刻t3においてインタフェースユニット4への切替制御出力を送出し、インタフェースユニット4は時刻t4から予備系の回線交換ユニット3Pの出力伝送信号を選択する。
【0034】
従って、予備系への切り替えが完了するまでの約1〜2秒程度の時間については、インタフェースユニット4はメモリエラーが発生した現用系の回線交換ユニット3Wからの伝送データを通過させることになるが、現用系の回線交換ユニット3Wはメモリエラーが発生する前の正常な回線交換制御信号に基づいてクロスコネクト処理を行っているため、予期しない別の回線の情報が流出してしまうことはなくなる。
【0035】
上記の第1の実施形態では、制御信号停止処理部314を制御信号生成部31が有する例を開示しているが、該制御信号停止処理部314は主信号処理部32が有するものとしても可能であるし、また、制御信号生成部31と主信号処理部32の間にあってもよい。また、第1の実施形態の制御信号停止処理部314はエラー情報と回線交換制御信号の両方をクロスコネクト処理部321に渡すことにより、エラー発生に対応した回線交換制御信号に基づくクロスコネクトがされないように制御している。しかし、制御信号停止処理部314は、エラー情報の発生に基づいて対応する回線交換制御信号をクロスコネクト処理部321に渡さないことにより、エラー発生に対応した回線交換制御信号に基づくクロスコネクトがされないように制御することも可能である。
【0036】
<第2の実施形態>
本実施形態は、エラー情報をチャンネル単位で生成し、エラーが発生したチャンネルに対応する回線交換制御信号のみの取り込みを停止することで、回線の効率的運用を可能としたものである。すなわち、上述した第1の実施形態では、いずれか1チャンネル分でメモリエラーを検出した場合、運用しているチャンネルか否かに関わらず、他のチャンネルについても回線交換制御信号の取り込みを停止しまうため運用効率の低下の要因となるが、エラー検出していないチャンネルはそのまま運用することで、回線の効率的運用を図っている。
【0037】
装置構成は、図面上、図4に示したものと同様となるが、メモリエラー検出処理部313とクロスコネクト処理部321は若干の機能の違いがある。すなわち、メモリエラー検出処理部313は、メモリ311に格納されたデータに基づき、制御信号処理部312によりシリアルに処理されて生成される回線交換制御信号の各フレームの各チャンネルのタイミングに合わせ、チャンネル単位にメモリエラーの発生を示すエラー情報を出力する機能を有している。クロスコネクト処理部321は、制御信号停止処理部314から受け取った回線交換制御信号とエラー情報に基づき、チャンネル単位でバッファ322への回線交換制御信号の格納を実行もしくは停止する機能を有している。
【0038】
図6は回線交換制御信号とエラー情報の位相関係の例を示すタイムチャートであり、制御信号処理部312の回線交換制御信号出力、メモリエラー検出処理部313のエラー情報、制御信号停止処理部314の回線交換制御信号出力、制御信号停止処理部314のエラー情報(停止信号)のそれぞれの変化の様子を示している。
【0039】
ここでは、チャンネルCH1とチャンネルCH3でメモリエラーが発生したものとすると、メモリエラー検出処理部313は、制御信号停止処理部314に対して制御信号処理部312の回線交換制御信号のチャンネルCH1およびチャンネルCH3のタイミングに合わせてエラー情報を出力する。すなわち、回線交換制御信号とエラー情報を同じ位相で並走させる。また、制御信号停止処理部314は、制御信号停止処理の分だけ遅延して、タイミングの合った回線交換制御信号とエラー情報を出力する。
【0040】
クロスコネクト処理部321は制御信号停止処理部314から回線交換制御信号とエラー情報を受け取った際、エラー情報がメモリエラーの発生を示していない正常なチャンネルについての回線交換制御信号はバッファ322に格納し、エラー情報がメモリエラーを示すチャンネルについての回線交換制御信号はバッファ322への格納を停止する。
【0041】
従って、メモリエラーの発生したチャンネルに対応する回線交換制御信号のみが前状態を保持し、メモリエラーの発生していないチャンネルに対応する回線交換制御信号は最新の正常な回線交換制御信号となるため、予期しない別の回線にクロスコネクト処理を行うことを防止できるとともに、エラー検出していないチャンネルはそのまま運用することで回線の効率的運用を行うことができる。
【0042】
また、メモリエラー検出処理部313はCPUユニット5にチャンネル単位でエラー情報を通知することにより、CPUユニット5側でエラー箇所を判別することができ、SONET/SDHシステム等の保守性の向上が可能となる。すなわち、ハードウェア自立でチャンネル単位の制御が行なわれる場合、どのチャンネルでメモリエラーが発生しているのか判別せず、運用性の低下の一因となるが、チャンネル単位のエラー情報をCPUユニット5が認識することで、メモリ311の点検箇所を絞り込むことができ、保守性が向上する。チャンネル単位でのエラー情報の通知は、メモリエラー検出処理部313内にチャンネル単位でのエラー情報を保持するレジスタを備え、CPUユニット5から周期的に読み出すことで実装することができる。
【0043】
<第3の実施形態>
本実施形態は、STS−3c、12c、48c、192c、768c等のコンカチネーションフォーマットに対応したインタフェースカードおよびアプリケーションに対して柔軟に適用できるようにしたものである。コンカチネーションとは最小STS−1単位のチャンネルを複数連結して一つのチャンネルとして使用することをいい、連結された複数のチャンネルはコンカチネーショングループを形成する。
【0044】
前述した第2の実施形態ではメモリエラーが発生したチャンネル単位に回線交換制御信号の取り込みを停止し、前状態を保持するようにしているが、メモリエラーが発生したチャンネルがコンカチネーショングループの一部である場合、一体として扱うべきコンカチネーショングループ内に更新されるチャンネルと更新されないチャンネルが混在し、コンカチネーショングループ内の不整合によりミスコネクトが生じてしまう。そこで、本実施形態では、エラー情報をコンカチネーショングループ単位に変換し、メモリエラーが発生したチャンネルを含むコンカチネーショングループに対応する回線交換制御信号の取り込みを停止することで、上記の問題を回避している。
【0045】
図7は第3の実施形態にかかるネットワーク装置の構成例を示す図であり、回線交換ユニット3W、3Pとその周辺の構成を示している。ネットワーク装置の全体構成は図1に示したものと同様である。
【0046】
図7において、図4と比較して新たに追加された構成要素はコンカチネーション判定処理部315であり、その他の構成および機能は図4に示したものと同様である。コンカチネーション判定処理部315は、CPUユニット5からコンカチネーション情報の設定を受けた上で、制御信号停止処理部314の出力する回線交換制御信号およびエラー情報を入力し、回線交換制御信号とのタイミングを維持しつつ、エラー情報をチャンネル単位からコンカチネーショングループ単位に変換する機能を有している。
【0047】
図8は回線交換制御信号とエラー情報の位相関係の例を示すタイムチャートであり、制御信号処理部312の回線交換制御信号出力、メモリエラー検出処理部313のエラー情報(チャンネル単位)、制御信号停止処理部314の回線交換制御信号出力、制御信号停止処理部314のエラー情報(チャンネル単位)、コンカチネーション判定処理部315の回線交換制御信号出力、コンカチネーション判定処理部315のエラー情報(コンカチネーショングループ単位)の例を示している。また、図8(a)は複数のフレームについての図であり、(b)は(a)において破線で囲った部分の拡大図である。
【0048】
この例では、STS−3cにより第1〜第3のチャンネルCH1〜CH3がコンカチネーショングループを形成する場合に、第2のチャンネルCH2にメモリエラーが発生したものとしている。この場合、図8(b)において、メモリエラー検出処理部313および制御信号停止処理部314のエラー情報はメモリエラーが発生したチャンネルCH2に対応したタイミングでメモリエラーを示しているが、コンカチネーション判定処理部315はコンカチネーショングループを認識し、チャンネルCH2の属するコンカチネーショングループの全体であるチャンネルCH1〜CH3にわたってメモリエラーを示すようにエラー情報を変換している。
【0049】
従って、クロスコネクト処理部321はメモリエラーが発生したチャンネルCH2だけでなく、コンカチネーショングループを形成するチャンネルCH1〜CH3の全てについてバッファ322の更新を停止し、前状態を維持することとなり、コンカチネーショングループ内のチャンネルの回線交換制御に不整合が生ずることを防止することができる。
【0050】
また、メモリエラー検出処理部313がCPUユニット5にチャンネル単位でエラー情報を通知することに加え、コンカチネーション判定処理部315はCPUユニット5にコンカチネーショングループ単位でエラー情報を通知することにより、CPUユニット5側でエラー箇所を判別することができ、SONET/SDHシステム等の保守性の向上が可能となる。すなわち、チャンネル単位およびコンカチネーショングループ単位のエラー情報をCPUユニット5が認識することで、メモリ311の点検箇所を絞り込むことができ、保守性が向上する。コンカチネーショングループ単位でのエラー情報の通知は、コンカチネーション判定処理部315内にコンカチネーショングループ単位でのエラー情報を保持するレジスタを備え、CPUユニット5から周期的に読み出すことで実装することができる。
【0051】
<第4の実施形態>
図9は第4の実施形態にかかるネットワーク装置の構成例を示す図であり、回線交換ユニット3W、3Pとその周辺の構成を示している。本実施形態は図7に示した第3の実施形態の構成をより詳細に示したものであり、コンカチネーション判定処理部315を省略することで図4に示した第1および第2の実施形態の詳細構成ともなる。
【0052】
図9において、現用系の回線交換ユニット3Wと予備系の回線交換ユニット3Pは同じ構成となっており、回線交換ユニット3W、3Pは制御信号生成部31と主信号処理部32とを備えている。
【0053】
制御信号生成部31は、メモリ311と制御信号処理部312とメモリエラー検出処理部313と制御信号停止処理部314とコンカチネーション判定処理部315とを備えている。メモリ311、制御信号処理部312、メモリエラー検出処理部313は前段側と後段側に分かれ、前段側にはメモリ311a、メモリエラー検出処理部313a、制御信号処理部312aが順次に配置され、後段側にはメモリ311b、メモリエラー検出処理部313b、制御信号処理部312bが順次に配置されている。各種アプリケーションの処理を行うために、前段側のメモリ311aにはCPUユニット5からスイッチ制御情報が設定され、後段側のメモリ311bには前段側の制御信号処理部312aで生成される中間情報が格納される。制御信号処理部312a、312bは、各種アプリケーションに対応した、LSW(Line EQPT Switch)の受信(Rx)側と送信(Tx)側のブロックと、BLSR(Bidirectional Line Switch Ring)の受信(Rx)側と送信(Tx)側のブロックとを含んでいる。
【0054】
そして、メモリエラー検出処理部313a、313bで検出されたエラー情報をそれぞれの回線交換制御情報に並走させ、後段の処理ブロックで前段のエラー情報を重畳していくことで、最終的に全メモリのエラー情報を制御信号停止処理部314に集約させることができる。また、メモリエラー検出処理部313a、313bの内部の通知用レジスタからCPUユニット5にエラー情報が通知される。
【0055】
図10はコンカチネーション判定処理部315の構成例を示す図である。図10において、コンカチネーション判定処理部315は、コンカチネーション判定部3151とフレームカウンタ3152とメモリ3153とマルチプレクサ3154とメモリ3155とメモリ3156とORゲート3157とアドレスカウンタ3158とを備えている。
【0056】
CPUユニット5より設定されるコンカチネーション情報をもとに、コンカチネーション判定部3151はエラー情報をそれぞれSTS−3c/12c/48c/192c/768c単位で拡張し、メモリ3153に判定結果を格納する。次いで、マルチプレクサ3154によりそれぞれのコンカチネーショングループで多重した後、コンカチネーション用のメモリ3156に格納する。また、制御信号停止処理部314から入力したエラー情報はメモリ3155に保持され、チャンネル単位でのエラー情報とコンカチネーショングループ単位のエラー情報とをORゲート3157により多重した信号をクロスコネクト停止信号として出力する。また、メモリ3156からCPUユニット5に対してコンカチネーショングループ単位のエラー情報が通知される。
【0057】
図11はエラー情報の例を示すタイムチャートであり、制御信号処理部312a、312bの各ブロックから出力されるエラー情報、制御信号停止処理部314から出力されるエラー情報、コンカチネーション判定処理部315から出力されるエラー情報を示している。なお、STS−3cのコンカチネーションフォーマットが設定され、チャンネルCH1、CH3、CH8、CH11においてメモリエラーが発生したものとしている。
【0058】
図11において、前段側のLSW(Rx)でチャンネルCH1のメモリエラーが検出されると、そのエラー情報は後段側のLSW(Rx)に引き継がれ、新たにメモリエラーが検出されたチャンネルCH3のエラー情報が重畳される。このエラー情報は前段側のBLSR(Rx)に引き継がれ、新たにメモリエラーが検出されたチャンネルCH8のエラー情報が重畳される。このエラー情報は後段側のBLSR(Rx)、前段側のBLSR(Tx)、後段側のBLSR(Tx)、前段側のLSW(Tx)、後段側のLSW(Tx)に順次に引き継がれ、新たにメモリエラーが検出されたチャンネルCH11のエラー情報が重畳される。制御信号停止処理部314は後段側のLSW(Tx)のエラー情報に基づき、集約されたチャンネル単位のエラー情報を出力する。
【0059】
また、コンカチネーション判定処理部315は1フレームの遅延の後、STS−3cのコンカチネーションフォーマットに従って、メモリエラーが検出されたチャンネルCH1、CH3については、これらのコンカチネーショングループであるチャンネルCH1〜CH3にわたるエラー情報に変換する。その他のチャンネル単位のエラー情報はそのまま出力する。
【0060】
<総括>
上述した実施形態によれば、次のような利点がある。
(1)近年の増加傾向にあるソフトエラーに対し、回線交換制御信号の更新停止処理機能を具備することにより、回線の誤接続(ミスコネクション)が発生せずに、現用系から予備系への切り替えが可能となるため、回線品質の向上が見込める。
(2)チャンネル単位でのエラー検出および回線交換制御信号の更新停止処理機能を具備させることにより、メモリエラーを検出したチャンネルのみを更新停止し、エラー検出していないチャンネルはそのまま運用することで、回線の効率的運用が見込める。
(3)コンカチネーショングループ単位でのエラー検出およびクロスコネクト停止制御が可能であるため、STS−3c、12c、48c、192c等に対応したインタフェースカードおよびアプリケーションに対して柔軟に適用できる。
(4)メモリエラー情報をチャンネル単位もしくはコンカチネーショングループ単位で通知することにより、エラー箇所を判別することができ、SONET/SDHシステム等の保守性の向上が可能となる。
【0061】
以上、本発明の好適な実施の形態により本発明を説明した。ここでは特定の具体例を示して本発明を説明したが、特許請求の範囲に定義された本発明の広範な趣旨および範囲から逸脱することなく、これら具体例に様々な修正および変更を加えることができることは明らかである。すなわち、具体例の詳細および添付の図面により本発明が限定されるものと解釈してはならない。
(付記1)
現用系および予備系の回線交換ユニットを備え、複数の入力側インタフェースユニットから入力される伝送データ中のチャンネル単位にクロスコネクトを行い、複数の出力側インタフェースユニットから伝送データを出力するネットワーク装置であって、
前記回線交換ユニットは、
CPUユニットからの設定データをメモリに保持し、当該メモリに保持された設定データに基づいて回線交換制御信号を生成する制御信号生成部と、
生成された回線交換制御信号に基づいてクロスコネクト処理を行う主信号処理部と、
前記メモリのメモリエラーを検出するメモリエラー検出処理部と、
当該メモリエラー検出処理部のエラー情報に基づき、エラーの対象となる前記回線交換制御信号に基づいて前記主信号処理部が回線制御しないように制御する制御信号停止処理部と
を備えたことを特徴とするネットワーク装置。
(付記2)
付記1に記載のネットワーク装置において、
前記制御信号停止処理部は、前記エラー情報をチャンネル単位で生成し、
前記主信号処理部は、前記エラー情報に応じてエラーが発生したチャンネルに対応する前記回線交換制御信号のみの取り込みを停止することを特徴とするネットワーク装置。
(付記3)
付記2に記載のネットワーク装置において、
前記メモリエラー検出処理部は、メモリエラーが発生しているチャンネルを前記CPUユニットに対して通知することを特徴とするネットワーク装置。
(付記4)
付記2に記載のネットワーク装置において、
コンカチネーション情報に基づき、チャンネル単位の前記エラー情報をコンカチネーショングループ単位に変換するコンカチネーション判定処理部を備え、
前記主信号処理部は、コンカチネーショングループ単位のエラー情報に応じて、エラーが発生したチャンネルを含むコンカチネーショングループに対応する前記回線交換制御信号の取り込みを停止することを特徴とするネットワーク装置。
(付記5)
付記4に記載のネットワーク装置において、
前記コンカチネーション判定処理部は、メモリエラーが発生しているコンカチネーショングループを前記CPUユニットに対して通知することを特徴とするネットワーク装置。
【図面の簡単な説明】
【0062】
【図1】回線交換に用いられる一般的なネットワーク装置の構成例を示す図である。
【図2】従来のネットワーク装置における回線交換ユニットの詳細構成図である。
【図3】従来のネットワーク装置におけるメモリエラー発生時の処理例を示すタイムチャートである。
【図4】第1の実施形態にかかるネットワーク装置の構成例を示す図である。
【図5】第1の実施形態におけるメモリエラー発生時の処理例を示すタイムチャートである。
【図6】第2の実施形態における回線交換制御信号とエラー情報の位相関係の例を示すタイムチャートである。
【図7】第3の実施形態にかかるネットワーク装置の構成例を示す図である。
【図8】第3の実施形態における回線交換制御信号とエラー情報の位相関係の例を示すタイムチャートである。
【図9】第4の実施形態にかかるネットワーク装置の構成例を示す図である。
【図10】コンカチネーション判定処理部の構成例を示す図である。
【図11】第4の実施形態におけるエラー情報の例を示すタイムチャートである。
【符号の説明】
【0063】
1 ネットワーク装置
2 インタフェースユニット
3W 回線交換ユニット
3P 回線交換ユニット
31 制御信号生成部
311、311a、311b メモリ
312、312a、312b 制御信号処理部
313、313a、313b メモリエラー検出処理部
314 制御信号停止処理部
315 コンカチネーション判定処理部
32 主信号処理部
321 クロスコネクト処理部
322 バッファ
4 インタフェースユニット
41 選択部
5 CPUユニット
【技術分野】
【0001】
本発明は、SONET(Synchronous Optical NETwork:同期光伝送網)/SDH(Synchronous Digital Hierarchy:同期デジタル・ハイアラーキ)等において回線交換に用いられるネットワーク装置に関する。
【背景技術】
【0002】
図1は回線交換に用いられる一般的なネットワーク装置の構成例を示す図である。図1において、ネットワーク装置1は、複数の入力側のインタフェースユニット2と、現用系(Work)および予備系(Protect)の回線交換(STS−SW:Synchronous Transport Signal-Switch)ユニット3W、3Pと、複数の出力側のインタフェースユニット4と、CPU(Central Processing Unit)ユニット5とを備えている。
【0003】
入力側のインタフェースユニット2は、対向するSONETネットワーク装置(図示せず)から転送されるOC(Optical Carrier)−12/48/192/768フォーマット等の光信号の伝送データを受信し、電気信号に変換して、回線交換ユニット3W、3Pに転送する。また、出力側のインタフェースユニット4は、回線交換ユニット3W、3Pのいずれかから転送される伝送データを、電気信号からOC−12/48/192/768フォーマット等の光信号に変換し、対向するSONETネットワーク装置(図示せず)に転送する。
【0004】
回線交換ユニット3W、3Pでは、インタフェースユニット2の各チャンネル(最小STS−1単位)から入力されてきたデータを、回線状態およびCPUユニット5からのソフト設定情報をもとに、どのインタフェースユニット4のどのチャンネルに出力するかを制御するクロスコネクト等のスイッチ処理を行い、所定のインタフェースユニット4のチャンネルへ転送する。
【0005】
また、回線交換ユニット3W、3Pは、現用系および予備系の冗長構成(2重化構成)をとっており、現用系の回線交換ユニット3Wにて故障等の障害発生時に、CPUユニット5に障害発生が通知される。CPUユニット5は障害発生の通知を受けると、伝送信号を現用系の回線交換ユニット3Wから予備系の回線交換ユニット3Pに選択を切り替える制御をインタフェースユニット4に対して行う。CPUユニット5ではインタフェースユニット2、4および回線交換ユニット3W、3Pの回線の設定、回線状態の監視、回線切替制御を行っている。なお、CPUユニット5についても、障害に備えた冗長構成となっている。
【0006】
ところで、近年、FPGA(Field Programmable Gate Array)/ASIC(Application Specific Integrated Circuit)等のデバイスの微細化が急速に進み、α線、中性子線等の宇宙線によるメモリ内ビット反転(ソフトエラー)による誤動作が顕著化している。そのため、このようなソフトエラーを含むメモリエラーにより誤動作が発生しないような装置構成が重要となってきている。
【0007】
図2は従来のネットワーク装置における回線交換ユニットの詳細構成図である。図2において、現用系の回線交換ユニット3Wと予備系の回線交換ユニット3Pは同じ構成となっており、回線交換ユニット3W、3Pは制御信号生成部31と主信号処理部32とを備えている。制御信号生成部31は、メモリ311と制御信号処理部312とメモリエラー検出処理部313とを備えている。主信号処理部32はクロスコネクト処理部321を備え、クロスコネクト処理部321はバッファ322を備えている。また、インタフェースユニット4には選択部(セレクタ)41が設けられている。
【0008】
制御信号生成部31では、メモリ311にCPUユニット5により設定されたスイッチ制御情報および中間情報が格納され、制御信号処理部312はメモリ311に格納されている情報をもとに回線交換制御信号を生成する。また、メモリ311には書き込み行う際にエラー検出用の情報(パリティ)を付加して格納し、読み出したデータをメモリエラー検出処理部313でチェックすることで、メモリエラーが発生した場合にメモリエラー検出処理部313からCPUユニット5にエラー情報を通知する。
【0009】
主信号処理部32では、制御信号生成部31の制御信号処理部312から入力される回線交換制御信号がバッファ322に格納され、出力データに合わせて回線交換制御を行う。インタフェースユニット4の選択部41は通常は現用系の回線交換ユニット3Wの主信号処理部32の出力を選択して後続に伝えている。
【0010】
CPUユニット5は現用系の回線交換ユニット3Wの制御信号生成部31からエラー情報の通知を受けた場合、インタフェースユニット4の選択部41を制御し、現用系の回線交換ユニット3Wから予備系の回線交換ユニット3Pに切り替えを行う。なお、メモリエラーがα線、中性子線等の宇宙線によるソフトエラーである場合には現用系の回線交換ユニット3Wのメモリ311のデータを再設定することでエラーは復旧するが、永続的なエラーと区別することは困難であるため、予備系の回線交換ユニット3Pへの切り替えを行うものである。CPUユニット5の監視のもと、その後に現用系の回線交換ユニット3Wの障害が復旧した場合には、アプリケーションに従い、現用系の回線交換ユニット3Wへの切り戻しや、新たな障害発生時の切り替え先となる。
【特許文献1】特開2007−188428号公報
【特許文献2】特許第4003620号公報
【発明の開示】
【発明が解決しようとする課題】
【0011】
従来のネットワーク装置は上述したようにしてメモリエラーによる誤設定の発生に対処していたが、予備系の回線交換ユニット3Pへの切り替えが完了するまでの数秒程度の短時間ではあるが、回線交換の情報が異常設定(ミスコネクション)で保持されるために、誤って別の回線の情報が流出する場合があり、回線品質が低下するという問題があった。
【0012】
図3はメモリエラー発生時の処理例を示すタイムチャートであり、メモリ311の出力、制御信号処理部312の回線交換制御信号出力、メモリエラー検出処理部313のエラー通知、現用系の回線交換ユニット3Wの主信号処理部32の出力伝送信号、予備系の回線交換ユニット3Pの主信号処理部32の出力伝送信号、CPUユニット5の切替制御出力、出力側のインタフェースユニット4の選択部41の出力のそれぞれの変化の様子を示している。
【0013】
図3において、時刻t1でメモリ311におけるフレームの2番目のチャンネルに対応するデータにメモリエラーが発生したとすると、メモリエラー検出処理部313はほぼ同時にエラー発生をCPUユニット5に通知する。制御信号処理部312はメモリエラーを含むデータに基づいて回線交換制御信号を出力する。なお、メモリ311のデータはCPUユニット5により別の値が設定されるまでは変更されないため、その後のフレームにおいても同様にメモリエラーが検出されることになる。
【0014】
また、主信号処理部32は制御信号生成部31からの回線交換制御信号をバッファ322にいったん保持した後、1フレーム遅れて処理を行うため、CPUユニット5は時刻t2にて予備系への切替制御を開始する。そして、CPUユニット5は時刻t3においてインタフェースユニット4への切替制御出力を送出し、インタフェースユニット4は時刻t4から予備系の回線交換ユニット3Pの出力伝送信号を選択する。
【0015】
従って、予備系への切り替えが完了するまでの約1〜2秒程度の時間ではあるが、インタフェースユニット4はメモリエラーに起因する異常設定に基づいて誤ってクロスコネクトした伝送信号を選択して後段に送出することとなり、予期しない別の回線の情報が流出してしまうこととなる。
【0016】
一方、特許文献1には、ストレージシステム(HDD等のストレージ装置〜サーバ間)でのシリアルインタフェース転送において、ストレージ装置のバスエラー検出もしくはメモリエラー検出の結果を外部アクセス可能なレジスタに格納し、レジスタ内容から割り込み信号を伝送し、データ制御を行うことにより高性能化(伝送帯域を確保)する技術が開示されている。また、特許文献2には、信号伝送用のメモリのエラー検出時に、出力信号のパルス幅歪みを制御することにより、異常光出力を防止する技術が開示されている。
【0017】
上記の2件の特許文献は、メモリエラーに対する制御方式である点で本発明と似た状況に対処するものではあるが、SONET/SDH等の回線交換に用いられるネットワーク装置における特殊な環境を考慮したものではなく、上記の問題を解決できるものではない。
【0018】
上記の従来の問題点に鑑み、メモリエラーに起因する回線のミスコネクションを発生せずに現用系から予備系に切り替えることのできるネットワーク装置を提供することを目的とする。
【課題を解決するための手段】
【0019】
このネットワーク装置の一実施態様では、現用系および予備系の回線交換ユニットを備え、複数の入力側インタフェースユニットから入力される伝送データ中のチャンネル単位にクロスコネクトを行い、複数の出力側インタフェースユニットから伝送データを出力するネットワーク装置であって、前記回線交換ユニットは、CPUユニットからの設定データをメモリに保持し、当該メモリに保持された設定データに基づいて回線交換制御信号を生成する制御信号生成部と、生成された回線交換制御信号に基づいてクロスコネクト処理を行う主信号処理部と、前記メモリのメモリエラーを検出するメモリエラー検出処理部と、当該メモリエラー検出処理部のエラー情報に基づき、エラーの対象となる前記回線交換制御信号に基づいて前記主信号処理部が回線制御しないように制御する制御信号停止処理部とを備えるようにしている。
【発明の効果】
【0020】
開示のネットワーク装置にあっては、メモリエラーにより誤りの発生した回線交換の設定情報については更新せずに廃棄(更新停止)して前状態を保持し、その間に現用系から予備系に切り替えることで、メモリエラーに起因する回線のミスコネクションを発生せずに現用系から予備系に切り替えることができる。
【発明を実施するための最良の形態】
【0021】
以下、本発明の好適な実施形態につき説明する。
【0022】
<第1の実施形態>
図4は第1の実施形態にかかるネットワーク装置の構成例を示す図であり、回線交換ユニット3W、3Pとその周辺の構成を示している。ネットワーク装置の全体構成は図1に示したものと同様である。
【0023】
図4において、現用系の回線交換ユニット3Wと予備系の回線交換ユニット3Pは同じ構成となっており、回線交換ユニット3W、3Pは制御信号生成部31と主信号処理部32とを備えている。
【0024】
制御信号生成部31は、メモリ311と制御信号処理部312とメモリエラー検出処理部313と制御信号停止処理部314とを備えている。主信号処理部32はクロスコネクト処理部321を備え、クロスコネクト処理部321はバッファ322を備えている。また、インタフェースユニット4には選択部(セレクタ)41が設けられている。
【0025】
制御信号生成部31では、メモリ311にCPUユニット5により設定されたスイッチ制御情報および中間情報が格納され、制御信号処理部312はメモリ311に格納されている情報をもとに回線交換制御信号を生成する。また、メモリ311には書き込み行う際にエラー検出用の情報(パリティ)を付加して格納し、読み出したデータをメモリエラー検出処理部313でチェックすることで、メモリエラーが発生した場合にメモリエラー検出処理部313からCPUユニット5にエラー情報を通知する。
【0026】
制御信号停止処理部314は、制御信号処理部312からの回線交換制御信号とメモリエラー検出処理部313からのエラー情報のタイミングを合わせて主信号処理部32に送出する。
【0027】
主信号処理部32では、制御信号生成部31の制御信号停止処理部314から入力される回線交換制御信号とエラー情報に基づき、エラー情報がメモリエラーを示していない正常な状態であれば回線交換制御信号をバッファ322に格納し、エラー情報がメモリエラーを示している状態であればバッファ322への回線交換制御信号の格納を停止し、前状態を保持する。
【0028】
そして、クロスコネクト処理部321は、バッファ322に格納された回線交換制御信号に基づき、出力データに合わせて回線交換制御を行う。インタフェースユニット4の選択部41は通常は現用系の回線交換ユニット3Wの主信号処理部32の出力を選択して後続に伝えている。
【0029】
CPUユニット5は現用系の回線交換ユニット3Wの制御信号生成部31からエラー情報の通知を受けた場合、インタフェースユニット4の選択部41を制御し、現用系の回線交換ユニット3Wから予備系の回線交換ユニット3Pに切り替えを行う。この際、切り替えが完了するまでの数秒間ではエラーが発生した現用系の回線交換ユニット3Wからの伝送データがインタフェースユニット4の選択部41を通過することとなるが、クロスコネクト処理部321では回線交換制御信号と並走するエラー情報に基づいてバッファ322の更新が停止されて前状態を保持し、メモリエラーが発生する前の正常な回線交換制御信号に基づいてクロスコネクト処理が行われるため、予期しない別の回線の情報が流出してしまうことはない。
【0030】
図5はメモリエラー発生時の処理例を示すタイムチャートであり、メモリ311の出力、制御信号処理部312の回線交換制御信号出力、メモリエラー検出処理部313のエラー通知、現用系の回線交換ユニット3Wの主信号処理部32の出力伝送信号、予備系の回線交換ユニット3Pの主信号処理部32の出力伝送信号、CPUユニット5の切替制御出力、出力側のインタフェースユニット4の選択部41の出力のそれぞれの変化の様子を示している。
【0031】
図5において、時刻t1でメモリ311におけるフレームの2番目のチャンネルに対応するデータにメモリエラーが発生したとすると、メモリエラー検出処理部313はほぼ同時にエラー発生をCPUユニット5に通知する。制御信号処理部312はメモリエラーを含むデータに基づいて回線交換制御信号を出力する。なお、メモリ311のデータはCPUユニット5により別の値が設定されるまでは変更されないため、その後のフレームにおいても同様にメモリエラーが検出されることになる。
【0032】
また、主信号処理部32は制御信号生成部31の制御信号停止処理部314から入力されるエラー情報がメモリエラーを示すことで、バッファ322への回線交換制御信号の格納(取り込み)を停止し、前状態を保持する。そして、主信号処理部32は回線交換制御信号の受け付けから1フレーム遅れて処理を行うが、メモリエラーが発生する前の正常な回線交換制御信号に基づいてクロスコネクト処理が行われるため、予期しない別の回線にクロスコネクト処理を行うことはない。
【0033】
CPUユニット5は、主信号処理部32における回線交換制御信号の受け付けから1フレーム遅れた処理に合わせ、時刻t2にて予備系への切替制御を開始する。そして、CPUユニット5は時刻t3においてインタフェースユニット4への切替制御出力を送出し、インタフェースユニット4は時刻t4から予備系の回線交換ユニット3Pの出力伝送信号を選択する。
【0034】
従って、予備系への切り替えが完了するまでの約1〜2秒程度の時間については、インタフェースユニット4はメモリエラーが発生した現用系の回線交換ユニット3Wからの伝送データを通過させることになるが、現用系の回線交換ユニット3Wはメモリエラーが発生する前の正常な回線交換制御信号に基づいてクロスコネクト処理を行っているため、予期しない別の回線の情報が流出してしまうことはなくなる。
【0035】
上記の第1の実施形態では、制御信号停止処理部314を制御信号生成部31が有する例を開示しているが、該制御信号停止処理部314は主信号処理部32が有するものとしても可能であるし、また、制御信号生成部31と主信号処理部32の間にあってもよい。また、第1の実施形態の制御信号停止処理部314はエラー情報と回線交換制御信号の両方をクロスコネクト処理部321に渡すことにより、エラー発生に対応した回線交換制御信号に基づくクロスコネクトがされないように制御している。しかし、制御信号停止処理部314は、エラー情報の発生に基づいて対応する回線交換制御信号をクロスコネクト処理部321に渡さないことにより、エラー発生に対応した回線交換制御信号に基づくクロスコネクトがされないように制御することも可能である。
【0036】
<第2の実施形態>
本実施形態は、エラー情報をチャンネル単位で生成し、エラーが発生したチャンネルに対応する回線交換制御信号のみの取り込みを停止することで、回線の効率的運用を可能としたものである。すなわち、上述した第1の実施形態では、いずれか1チャンネル分でメモリエラーを検出した場合、運用しているチャンネルか否かに関わらず、他のチャンネルについても回線交換制御信号の取り込みを停止しまうため運用効率の低下の要因となるが、エラー検出していないチャンネルはそのまま運用することで、回線の効率的運用を図っている。
【0037】
装置構成は、図面上、図4に示したものと同様となるが、メモリエラー検出処理部313とクロスコネクト処理部321は若干の機能の違いがある。すなわち、メモリエラー検出処理部313は、メモリ311に格納されたデータに基づき、制御信号処理部312によりシリアルに処理されて生成される回線交換制御信号の各フレームの各チャンネルのタイミングに合わせ、チャンネル単位にメモリエラーの発生を示すエラー情報を出力する機能を有している。クロスコネクト処理部321は、制御信号停止処理部314から受け取った回線交換制御信号とエラー情報に基づき、チャンネル単位でバッファ322への回線交換制御信号の格納を実行もしくは停止する機能を有している。
【0038】
図6は回線交換制御信号とエラー情報の位相関係の例を示すタイムチャートであり、制御信号処理部312の回線交換制御信号出力、メモリエラー検出処理部313のエラー情報、制御信号停止処理部314の回線交換制御信号出力、制御信号停止処理部314のエラー情報(停止信号)のそれぞれの変化の様子を示している。
【0039】
ここでは、チャンネルCH1とチャンネルCH3でメモリエラーが発生したものとすると、メモリエラー検出処理部313は、制御信号停止処理部314に対して制御信号処理部312の回線交換制御信号のチャンネルCH1およびチャンネルCH3のタイミングに合わせてエラー情報を出力する。すなわち、回線交換制御信号とエラー情報を同じ位相で並走させる。また、制御信号停止処理部314は、制御信号停止処理の分だけ遅延して、タイミングの合った回線交換制御信号とエラー情報を出力する。
【0040】
クロスコネクト処理部321は制御信号停止処理部314から回線交換制御信号とエラー情報を受け取った際、エラー情報がメモリエラーの発生を示していない正常なチャンネルについての回線交換制御信号はバッファ322に格納し、エラー情報がメモリエラーを示すチャンネルについての回線交換制御信号はバッファ322への格納を停止する。
【0041】
従って、メモリエラーの発生したチャンネルに対応する回線交換制御信号のみが前状態を保持し、メモリエラーの発生していないチャンネルに対応する回線交換制御信号は最新の正常な回線交換制御信号となるため、予期しない別の回線にクロスコネクト処理を行うことを防止できるとともに、エラー検出していないチャンネルはそのまま運用することで回線の効率的運用を行うことができる。
【0042】
また、メモリエラー検出処理部313はCPUユニット5にチャンネル単位でエラー情報を通知することにより、CPUユニット5側でエラー箇所を判別することができ、SONET/SDHシステム等の保守性の向上が可能となる。すなわち、ハードウェア自立でチャンネル単位の制御が行なわれる場合、どのチャンネルでメモリエラーが発生しているのか判別せず、運用性の低下の一因となるが、チャンネル単位のエラー情報をCPUユニット5が認識することで、メモリ311の点検箇所を絞り込むことができ、保守性が向上する。チャンネル単位でのエラー情報の通知は、メモリエラー検出処理部313内にチャンネル単位でのエラー情報を保持するレジスタを備え、CPUユニット5から周期的に読み出すことで実装することができる。
【0043】
<第3の実施形態>
本実施形態は、STS−3c、12c、48c、192c、768c等のコンカチネーションフォーマットに対応したインタフェースカードおよびアプリケーションに対して柔軟に適用できるようにしたものである。コンカチネーションとは最小STS−1単位のチャンネルを複数連結して一つのチャンネルとして使用することをいい、連結された複数のチャンネルはコンカチネーショングループを形成する。
【0044】
前述した第2の実施形態ではメモリエラーが発生したチャンネル単位に回線交換制御信号の取り込みを停止し、前状態を保持するようにしているが、メモリエラーが発生したチャンネルがコンカチネーショングループの一部である場合、一体として扱うべきコンカチネーショングループ内に更新されるチャンネルと更新されないチャンネルが混在し、コンカチネーショングループ内の不整合によりミスコネクトが生じてしまう。そこで、本実施形態では、エラー情報をコンカチネーショングループ単位に変換し、メモリエラーが発生したチャンネルを含むコンカチネーショングループに対応する回線交換制御信号の取り込みを停止することで、上記の問題を回避している。
【0045】
図7は第3の実施形態にかかるネットワーク装置の構成例を示す図であり、回線交換ユニット3W、3Pとその周辺の構成を示している。ネットワーク装置の全体構成は図1に示したものと同様である。
【0046】
図7において、図4と比較して新たに追加された構成要素はコンカチネーション判定処理部315であり、その他の構成および機能は図4に示したものと同様である。コンカチネーション判定処理部315は、CPUユニット5からコンカチネーション情報の設定を受けた上で、制御信号停止処理部314の出力する回線交換制御信号およびエラー情報を入力し、回線交換制御信号とのタイミングを維持しつつ、エラー情報をチャンネル単位からコンカチネーショングループ単位に変換する機能を有している。
【0047】
図8は回線交換制御信号とエラー情報の位相関係の例を示すタイムチャートであり、制御信号処理部312の回線交換制御信号出力、メモリエラー検出処理部313のエラー情報(チャンネル単位)、制御信号停止処理部314の回線交換制御信号出力、制御信号停止処理部314のエラー情報(チャンネル単位)、コンカチネーション判定処理部315の回線交換制御信号出力、コンカチネーション判定処理部315のエラー情報(コンカチネーショングループ単位)の例を示している。また、図8(a)は複数のフレームについての図であり、(b)は(a)において破線で囲った部分の拡大図である。
【0048】
この例では、STS−3cにより第1〜第3のチャンネルCH1〜CH3がコンカチネーショングループを形成する場合に、第2のチャンネルCH2にメモリエラーが発生したものとしている。この場合、図8(b)において、メモリエラー検出処理部313および制御信号停止処理部314のエラー情報はメモリエラーが発生したチャンネルCH2に対応したタイミングでメモリエラーを示しているが、コンカチネーション判定処理部315はコンカチネーショングループを認識し、チャンネルCH2の属するコンカチネーショングループの全体であるチャンネルCH1〜CH3にわたってメモリエラーを示すようにエラー情報を変換している。
【0049】
従って、クロスコネクト処理部321はメモリエラーが発生したチャンネルCH2だけでなく、コンカチネーショングループを形成するチャンネルCH1〜CH3の全てについてバッファ322の更新を停止し、前状態を維持することとなり、コンカチネーショングループ内のチャンネルの回線交換制御に不整合が生ずることを防止することができる。
【0050】
また、メモリエラー検出処理部313がCPUユニット5にチャンネル単位でエラー情報を通知することに加え、コンカチネーション判定処理部315はCPUユニット5にコンカチネーショングループ単位でエラー情報を通知することにより、CPUユニット5側でエラー箇所を判別することができ、SONET/SDHシステム等の保守性の向上が可能となる。すなわち、チャンネル単位およびコンカチネーショングループ単位のエラー情報をCPUユニット5が認識することで、メモリ311の点検箇所を絞り込むことができ、保守性が向上する。コンカチネーショングループ単位でのエラー情報の通知は、コンカチネーション判定処理部315内にコンカチネーショングループ単位でのエラー情報を保持するレジスタを備え、CPUユニット5から周期的に読み出すことで実装することができる。
【0051】
<第4の実施形態>
図9は第4の実施形態にかかるネットワーク装置の構成例を示す図であり、回線交換ユニット3W、3Pとその周辺の構成を示している。本実施形態は図7に示した第3の実施形態の構成をより詳細に示したものであり、コンカチネーション判定処理部315を省略することで図4に示した第1および第2の実施形態の詳細構成ともなる。
【0052】
図9において、現用系の回線交換ユニット3Wと予備系の回線交換ユニット3Pは同じ構成となっており、回線交換ユニット3W、3Pは制御信号生成部31と主信号処理部32とを備えている。
【0053】
制御信号生成部31は、メモリ311と制御信号処理部312とメモリエラー検出処理部313と制御信号停止処理部314とコンカチネーション判定処理部315とを備えている。メモリ311、制御信号処理部312、メモリエラー検出処理部313は前段側と後段側に分かれ、前段側にはメモリ311a、メモリエラー検出処理部313a、制御信号処理部312aが順次に配置され、後段側にはメモリ311b、メモリエラー検出処理部313b、制御信号処理部312bが順次に配置されている。各種アプリケーションの処理を行うために、前段側のメモリ311aにはCPUユニット5からスイッチ制御情報が設定され、後段側のメモリ311bには前段側の制御信号処理部312aで生成される中間情報が格納される。制御信号処理部312a、312bは、各種アプリケーションに対応した、LSW(Line EQPT Switch)の受信(Rx)側と送信(Tx)側のブロックと、BLSR(Bidirectional Line Switch Ring)の受信(Rx)側と送信(Tx)側のブロックとを含んでいる。
【0054】
そして、メモリエラー検出処理部313a、313bで検出されたエラー情報をそれぞれの回線交換制御情報に並走させ、後段の処理ブロックで前段のエラー情報を重畳していくことで、最終的に全メモリのエラー情報を制御信号停止処理部314に集約させることができる。また、メモリエラー検出処理部313a、313bの内部の通知用レジスタからCPUユニット5にエラー情報が通知される。
【0055】
図10はコンカチネーション判定処理部315の構成例を示す図である。図10において、コンカチネーション判定処理部315は、コンカチネーション判定部3151とフレームカウンタ3152とメモリ3153とマルチプレクサ3154とメモリ3155とメモリ3156とORゲート3157とアドレスカウンタ3158とを備えている。
【0056】
CPUユニット5より設定されるコンカチネーション情報をもとに、コンカチネーション判定部3151はエラー情報をそれぞれSTS−3c/12c/48c/192c/768c単位で拡張し、メモリ3153に判定結果を格納する。次いで、マルチプレクサ3154によりそれぞれのコンカチネーショングループで多重した後、コンカチネーション用のメモリ3156に格納する。また、制御信号停止処理部314から入力したエラー情報はメモリ3155に保持され、チャンネル単位でのエラー情報とコンカチネーショングループ単位のエラー情報とをORゲート3157により多重した信号をクロスコネクト停止信号として出力する。また、メモリ3156からCPUユニット5に対してコンカチネーショングループ単位のエラー情報が通知される。
【0057】
図11はエラー情報の例を示すタイムチャートであり、制御信号処理部312a、312bの各ブロックから出力されるエラー情報、制御信号停止処理部314から出力されるエラー情報、コンカチネーション判定処理部315から出力されるエラー情報を示している。なお、STS−3cのコンカチネーションフォーマットが設定され、チャンネルCH1、CH3、CH8、CH11においてメモリエラーが発生したものとしている。
【0058】
図11において、前段側のLSW(Rx)でチャンネルCH1のメモリエラーが検出されると、そのエラー情報は後段側のLSW(Rx)に引き継がれ、新たにメモリエラーが検出されたチャンネルCH3のエラー情報が重畳される。このエラー情報は前段側のBLSR(Rx)に引き継がれ、新たにメモリエラーが検出されたチャンネルCH8のエラー情報が重畳される。このエラー情報は後段側のBLSR(Rx)、前段側のBLSR(Tx)、後段側のBLSR(Tx)、前段側のLSW(Tx)、後段側のLSW(Tx)に順次に引き継がれ、新たにメモリエラーが検出されたチャンネルCH11のエラー情報が重畳される。制御信号停止処理部314は後段側のLSW(Tx)のエラー情報に基づき、集約されたチャンネル単位のエラー情報を出力する。
【0059】
また、コンカチネーション判定処理部315は1フレームの遅延の後、STS−3cのコンカチネーションフォーマットに従って、メモリエラーが検出されたチャンネルCH1、CH3については、これらのコンカチネーショングループであるチャンネルCH1〜CH3にわたるエラー情報に変換する。その他のチャンネル単位のエラー情報はそのまま出力する。
【0060】
<総括>
上述した実施形態によれば、次のような利点がある。
(1)近年の増加傾向にあるソフトエラーに対し、回線交換制御信号の更新停止処理機能を具備することにより、回線の誤接続(ミスコネクション)が発生せずに、現用系から予備系への切り替えが可能となるため、回線品質の向上が見込める。
(2)チャンネル単位でのエラー検出および回線交換制御信号の更新停止処理機能を具備させることにより、メモリエラーを検出したチャンネルのみを更新停止し、エラー検出していないチャンネルはそのまま運用することで、回線の効率的運用が見込める。
(3)コンカチネーショングループ単位でのエラー検出およびクロスコネクト停止制御が可能であるため、STS−3c、12c、48c、192c等に対応したインタフェースカードおよびアプリケーションに対して柔軟に適用できる。
(4)メモリエラー情報をチャンネル単位もしくはコンカチネーショングループ単位で通知することにより、エラー箇所を判別することができ、SONET/SDHシステム等の保守性の向上が可能となる。
【0061】
以上、本発明の好適な実施の形態により本発明を説明した。ここでは特定の具体例を示して本発明を説明したが、特許請求の範囲に定義された本発明の広範な趣旨および範囲から逸脱することなく、これら具体例に様々な修正および変更を加えることができることは明らかである。すなわち、具体例の詳細および添付の図面により本発明が限定されるものと解釈してはならない。
(付記1)
現用系および予備系の回線交換ユニットを備え、複数の入力側インタフェースユニットから入力される伝送データ中のチャンネル単位にクロスコネクトを行い、複数の出力側インタフェースユニットから伝送データを出力するネットワーク装置であって、
前記回線交換ユニットは、
CPUユニットからの設定データをメモリに保持し、当該メモリに保持された設定データに基づいて回線交換制御信号を生成する制御信号生成部と、
生成された回線交換制御信号に基づいてクロスコネクト処理を行う主信号処理部と、
前記メモリのメモリエラーを検出するメモリエラー検出処理部と、
当該メモリエラー検出処理部のエラー情報に基づき、エラーの対象となる前記回線交換制御信号に基づいて前記主信号処理部が回線制御しないように制御する制御信号停止処理部と
を備えたことを特徴とするネットワーク装置。
(付記2)
付記1に記載のネットワーク装置において、
前記制御信号停止処理部は、前記エラー情報をチャンネル単位で生成し、
前記主信号処理部は、前記エラー情報に応じてエラーが発生したチャンネルに対応する前記回線交換制御信号のみの取り込みを停止することを特徴とするネットワーク装置。
(付記3)
付記2に記載のネットワーク装置において、
前記メモリエラー検出処理部は、メモリエラーが発生しているチャンネルを前記CPUユニットに対して通知することを特徴とするネットワーク装置。
(付記4)
付記2に記載のネットワーク装置において、
コンカチネーション情報に基づき、チャンネル単位の前記エラー情報をコンカチネーショングループ単位に変換するコンカチネーション判定処理部を備え、
前記主信号処理部は、コンカチネーショングループ単位のエラー情報に応じて、エラーが発生したチャンネルを含むコンカチネーショングループに対応する前記回線交換制御信号の取り込みを停止することを特徴とするネットワーク装置。
(付記5)
付記4に記載のネットワーク装置において、
前記コンカチネーション判定処理部は、メモリエラーが発生しているコンカチネーショングループを前記CPUユニットに対して通知することを特徴とするネットワーク装置。
【図面の簡単な説明】
【0062】
【図1】回線交換に用いられる一般的なネットワーク装置の構成例を示す図である。
【図2】従来のネットワーク装置における回線交換ユニットの詳細構成図である。
【図3】従来のネットワーク装置におけるメモリエラー発生時の処理例を示すタイムチャートである。
【図4】第1の実施形態にかかるネットワーク装置の構成例を示す図である。
【図5】第1の実施形態におけるメモリエラー発生時の処理例を示すタイムチャートである。
【図6】第2の実施形態における回線交換制御信号とエラー情報の位相関係の例を示すタイムチャートである。
【図7】第3の実施形態にかかるネットワーク装置の構成例を示す図である。
【図8】第3の実施形態における回線交換制御信号とエラー情報の位相関係の例を示すタイムチャートである。
【図9】第4の実施形態にかかるネットワーク装置の構成例を示す図である。
【図10】コンカチネーション判定処理部の構成例を示す図である。
【図11】第4の実施形態におけるエラー情報の例を示すタイムチャートである。
【符号の説明】
【0063】
1 ネットワーク装置
2 インタフェースユニット
3W 回線交換ユニット
3P 回線交換ユニット
31 制御信号生成部
311、311a、311b メモリ
312、312a、312b 制御信号処理部
313、313a、313b メモリエラー検出処理部
314 制御信号停止処理部
315 コンカチネーション判定処理部
32 主信号処理部
321 クロスコネクト処理部
322 バッファ
4 インタフェースユニット
41 選択部
5 CPUユニット
【特許請求の範囲】
【請求項1】
現用系および予備系の回線交換ユニットを備え、複数の入力側インタフェースユニットから入力される伝送データ中のチャンネル単位にクロスコネクトを行い、複数の出力側インタフェースユニットから伝送データを出力するネットワーク装置であって、
前記回線交換ユニットは、
CPUユニットからの設定データをメモリに保持し、当該メモリに保持された設定データに基づいて回線交換制御信号を生成する制御信号生成部と、
生成された回線交換制御信号に基づいてクロスコネクト処理を行う主信号処理部と、
前記メモリのメモリエラーを検出するメモリエラー検出処理部と、
当該メモリエラー検出処理部のエラー情報に基づき、エラーの対象となる前記回線交換制御信号に基づいて前記主信号処理部が回線制御しないように制御する制御信号停止処理部と
を備えたことを特徴とするネットワーク装置。
【請求項2】
請求項1に記載のネットワーク装置において、
前記制御信号停止処理部は、前記エラー情報をチャンネル単位で生成し、
前記主信号処理部は、前記エラー情報に応じてエラーが発生したチャンネルに対応する前記回線交換制御信号のみの取り込みを停止することを特徴とするネットワーク装置。
【請求項3】
請求項2に記載のネットワーク装置において、
前記メモリエラー検出処理部は、メモリエラーが発生しているチャンネルを前記CPUユニットに対して通知することを特徴とするネットワーク装置。
【請求項4】
請求項2に記載のネットワーク装置において、
コンカチネーション情報に基づき、チャンネル単位の前記エラー情報をコンカチネーショングループ単位に変換するコンカチネーション判定処理部を備え、
前記主信号処理部は、コンカチネーショングループ単位のエラー情報に応じて、エラーが発生したチャンネルを含むコンカチネーショングループに対応する前記回線交換制御信号の取り込みを停止することを特徴とするネットワーク装置。
【請求項5】
請求項4に記載のネットワーク装置において、
前記コンカチネーション判定処理部は、メモリエラーが発生しているコンカチネーショングループを前記CPUユニットに対して通知することを特徴とするネットワーク装置。
【請求項1】
現用系および予備系の回線交換ユニットを備え、複数の入力側インタフェースユニットから入力される伝送データ中のチャンネル単位にクロスコネクトを行い、複数の出力側インタフェースユニットから伝送データを出力するネットワーク装置であって、
前記回線交換ユニットは、
CPUユニットからの設定データをメモリに保持し、当該メモリに保持された設定データに基づいて回線交換制御信号を生成する制御信号生成部と、
生成された回線交換制御信号に基づいてクロスコネクト処理を行う主信号処理部と、
前記メモリのメモリエラーを検出するメモリエラー検出処理部と、
当該メモリエラー検出処理部のエラー情報に基づき、エラーの対象となる前記回線交換制御信号に基づいて前記主信号処理部が回線制御しないように制御する制御信号停止処理部と
を備えたことを特徴とするネットワーク装置。
【請求項2】
請求項1に記載のネットワーク装置において、
前記制御信号停止処理部は、前記エラー情報をチャンネル単位で生成し、
前記主信号処理部は、前記エラー情報に応じてエラーが発生したチャンネルに対応する前記回線交換制御信号のみの取り込みを停止することを特徴とするネットワーク装置。
【請求項3】
請求項2に記載のネットワーク装置において、
前記メモリエラー検出処理部は、メモリエラーが発生しているチャンネルを前記CPUユニットに対して通知することを特徴とするネットワーク装置。
【請求項4】
請求項2に記載のネットワーク装置において、
コンカチネーション情報に基づき、チャンネル単位の前記エラー情報をコンカチネーショングループ単位に変換するコンカチネーション判定処理部を備え、
前記主信号処理部は、コンカチネーショングループ単位のエラー情報に応じて、エラーが発生したチャンネルを含むコンカチネーショングループに対応する前記回線交換制御信号の取り込みを停止することを特徴とするネットワーク装置。
【請求項5】
請求項4に記載のネットワーク装置において、
前記コンカチネーション判定処理部は、メモリエラーが発生しているコンカチネーショングループを前記CPUユニットに対して通知することを特徴とするネットワーク装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2010−154091(P2010−154091A)
【公開日】平成22年7月8日(2010.7.8)
【国際特許分類】
【出願番号】特願2008−328379(P2008−328379)
【出願日】平成20年12月24日(2008.12.24)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
【公開日】平成22年7月8日(2010.7.8)
【国際特許分類】
【出願日】平成20年12月24日(2008.12.24)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
[ Back to top ]