パイプライン型Ａ／Ｄコンバータ
【課題】コンパレータのオフセットによるディザ量の制限を解消することができるパイプライン型Ａ／Ｄコンバータを提供する。
【解決手段】アナログ信号をデジタル信号に変換するパイプライン型Ａ／Ｄコンバータ１００は、縦列接続された複数のステージと、複数のステージのそれぞれから出力される副デジタル信号に基づいてデジタル信号を生成するエラー補正回路１０１とを備える。複数のステージのうち少なくとも１つのステージは、Ｎビットの副デジタル信号を出力する場合に、伝達関数のステージゲインが２N-2で、且つ折返し数が２N−４、もしくは、２N−２、もしくは、２Nであり、隣接するステージとエラー補正する際にオーバーラップするビット数が２ビットである。
【解決手段】アナログ信号をデジタル信号に変換するパイプライン型Ａ／Ｄコンバータ１００は、縦列接続された複数のステージと、複数のステージのそれぞれから出力される副デジタル信号に基づいてデジタル信号を生成するエラー補正回路１０１とを備える。複数のステージのうち少なくとも１つのステージは、Ｎビットの副デジタル信号を出力する場合に、伝達関数のステージゲインが２N-2で、且つ折返し数が２N−４、もしくは、２N−２、もしくは、２Nであり、隣接するステージとエラー補正する際にオーバーラップするビット数が２ビットである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パイプライン型Ａ／Ｄコンバータに関する。
【背景技術】
【０００２】
図４１は、一般的なパイプラインＡＤＣの構成を示す図である。
パイプラインＡＤＣは、複数のステージがカスケードに接続されている。
【０００３】
ステージ間では、それぞれのステージで演算したアナログの結果を伝送している。各ステージには、デジタル出力があり、エラー補正回路ＥＣＬ(Error Correction Circuit) に接続されている。エラー補正回路ＥＣＬの出力は、ＡＤＣのデジタル出力となる。
【０００４】
一般的に、最終ステージである、ステージ８を除く、すべてのステージは、アナログ入力を１系統、アナログ出力を１系統、デジタル出力を１系統持っている。図４１に示すように、ステージは、ＳＡＤＣ(Sub Analog-to-Digital Converter)と、ＭＤＡＣ(Multiplying Digital-to-Analog Converter)から構成されている。
【０００５】
ステージの詳細は後述するが、概していうと、入力された信号は、ＳＡＤＣで荒く量子化され、その結果がデジタル出力される。出力されたデジタル値に対応したアナログ量を、ＭＤＡＣによるＤＡＣ機能でＤ／Ａ変換し、入力された値から減算を行ったうえで、増幅機能で、一定の倍率に増幅（図４１の例では２倍）される。
【０００６】
最終ステージは、次段にステージがないため、ＳＡＤＣのみの構成となっている。他のステージと異なり、多少細かい量子化を行うことが多い。図４１の場合、他のステージと異なり、３ビットで量子化している。
【０００７】
パイプラインＡＤＣは、スイッチドキャパシタ回路で構成されていること、また、複数のステージが同時に動作できることから、複数の変換処理を同時進行できる。このため、スループットが高く、変換速度を上げやすい特徴をもつ。また、ステージの分解能を挙げたり、ステージ数を増加させることで、分解能が容易に増やせるという特徴がある。こうした特長をもつ、パイプラインＡＤＣは、画像・映像アプリケーション以外にも、通信などにも用いられており、その応用範囲は広い。
【０００８】
図４２は、１．５ビットステージのＳＡＤＣの伝達関数を表わす図である。図４３は、１．５ビットステージのＭＡＤＣの伝達関数を表わす図である。
【０００９】
ＳＡＤＣは、入力電圧Ｖｉｎに対し、±Ｖｒｅｆ/４の点に判定点があり、出力Ｄｏは、以下の式で表わされる。
【００１０】
Ｄｏ＝０ （Ｖｉｎ＜−Ｖｒｅｆ／４）
Ｄｏ＝１ （−Ｖｒｅｆ／４＜Ｖｉｎ＜Ｖｒｅｆ／４）
Ｄｏ＝２ （Ｖｉｎ＞Ｖｒｅｆ／４）
ＭＡＤＣは、このＳＡＤＣの出力を受けて、以下の式で表わされる演算をする。
【００１１】
Ｖｏｕｔ＝２×Ｖｉｎ−（Ｄｏ−１）×Ｖｒｅｆ
ＳＡＤＣの出力Ｄｏの値は、Ｖｉｎ=±Ｖｒｅｆ/４で変わるため、ＭＡＤＣの伝達関数は、図４３に示すような折れ線の特性になる。
【００１２】
ところで、ＭＡＤＣでの演算には、誤差が生じることが知られているが、この誤差は、ＡＤＣの変換結果に悪影響を及ぼす。
【００１３】
ＭＡＤＣでの演算の誤差の原因には、オフセットエラーやゲインエラーなどがある。
オフセットエラーは、アンプのオフセット電位や、ＭＡＤＣ内のスイッチのチャージインジェクションやクロックフィードスルーが原因で発生する。現象としては、ＭＡＤＣの出力が平行移動する。通常のパイプラインＡＤＣでは、途中のステージで一度発生したオフセットエラーは、続くステージ群で、修正する方法がないので、そのまま、Ａ／Ｄ変換された結果もずれてしまう。
【００１４】
ゲインエラーは、アンプのゲインの有限性、アンプの過渡特性の不足（セトリングエラー）、ＭＡＤＣに含まれる２つの容量のミスマッチが原因で生じる。ゲインエラーが発生すると、ＭＡＤＣの出力は、図４４に示すＭＡＤＣの伝達関数のように、上下方向に伸び縮みして、伝達関数の傾きおよび伝達関数内の折返しの量が変化する。前者は、残余成分（つまり、ＭＡＤＣ出力）の大きさが変わるため、Ａ／Ｄ変換結果の傾きが変わる。後者は、図４４に示すように、ステージ内で付与するデジタル量と、ＭＡＤＣで差し引くアナログ量の間で不一致が発生するため、図４５に示すように、Ａ／Ｄ変換結果に段差が生じたりする。これら現象は、前者と異なり、図４６に示すように、ＤＮＬ（Differential non-linearity error）やＩＮＬ（Integral non-linearity error）などの直線性の特性に大きな影響を与えてしまう。
【００１５】
ディザは、図４６のような直線性の劣化、特に、ＤＮＬ(微分非直線性)の劣化の改善に非常に有効な手段である。パイプラインのディザの原理は、時間軸で、コンパレータの判定点をずらすことで、Ａ／Ｄ変換結果における段差が起こるコードを複数のポイントに拡散することである。ＡＤＣを用いる多くの系では、何らかの平均化の作用が起こるデータ処理（ノイズリダクションや、ローパスフィルタ処理など）が行われることが多い。こうした系に、複数ポイントに拡散された段差が入力されると、段差が、時間当たりの頻度に応じた平均化の処理が行われる。つまり、図４７に示すように、１つの段差が、大きさ１／拡散数の拡散数個の段差群に変換される。直線性も図４８のように向上する。
【００１６】
ところで、ディザの分割数は、多いほど、ＩＮＬもＤＮＬも滑らかになる。ただし、分割数の増加は、実現するためのハードウェアが増加するので、トレードオフが重要である。
【００１７】
一方、振幅は、ＤＮＬの値には影響がないが、ＩＮＬへの影響が大きいパラメータである。ディザの振幅は、小さいと、もとの段差の位置に近い所に分割した段差群が集中するため、マクロな目で見ると、ＡＤＣの伝達関数も、ＩＮＬも変化しては見えない。一方、振幅が大きいと、広範囲に散らばるため、図４７や図４８に示すように、完全に分割されて見える。ステージの分解能で１ＬＳＢの整数倍であれば、大きければ大きいほどよいが、入力レンジなど、他のパラメータとのバランスを考えると、振幅は１ＬＳＢが理想的である。しかし、実際には、ディザの実現方法などにより、より小さい値に制限されてしまう。大きな振幅のディザを入れることは、ディザの効果をあげる上で、重要な課題の一つといえる。
【００１８】
パイプラインＡＤＣ用のディザの実現方法の一つに、閾値ディザ(Threshold Dither)といわれる方式がある。この方式では、パイプラインＡＤＣのステージにあるＳＡＤＣの判定点をずらす機構を設ける方式である。
【００１９】
判定点をずらす方法として、ＳＡＤＣのコンパレータの参照電圧にディザを加えることが一般的である。
【００２０】
閾値ディザの特徴は、ＳＡＤＣのみにディザ成分を印加し、ＭＡＤＣにはディザを加えないことである。ディザの印加により、判定点はずれるものの、ステージが持つ冗長性の効果で、Ａ／Ｄ変換結果にディザの影響は現れない。
【００２１】
図４９は、閾値ディザ適用時のＭＡＤＣの伝達関数を表わす図である。
ＭＡＤＣは折返し点を変化させるため、図４９に示すように、加えたディザの値に応じて、左側や右側の位置に平行移動する。これにより、Ａ／Ｄ変換結果における段差の出るコードが拡散され、直線性が向上する。もちろん、ＭＡＤＣにディザが印加されていないので、入力レンジが減少することもない。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特開２０１０−２１９１８号公報
【発明の概要】
【発明が解決しようとする課題】
【００２３】
しかしながら、閾値ディザには、コンパレータのオフセットによるディザ量が制限されるという問題がある。
【００２４】
すなわち、印加するディザは、ＳＡＤＣのコンパレータのオフセット誤差と同じ扱いであるため、ディザの振幅とオフセット誤差の合計が所望の値に収まる必要がある。よって、印加するディザの振幅を制限するか、コンパレータのオフセット誤差を小さくする工夫が必要になる。前者の方法では、段差の拡散する範囲が狭まり、段差が狭い範囲で集中するため、ＩＮＬ(積分非直線性)の改善度合が低下する。後者の方法では、オフセット誤差を減らすには、素子の面積を大きくする必要があり、面積の増加を招いてしまう。
【００２５】
それゆえに、本発明の目的は、コンパレータのオフセットによるディザ量の制限を解消することができるパイプライン型Ａ／Ｄコンバータを提供することである。
【課題を解決するための手段】
【００２６】
上記課題を解決するために、本発明の一実施形態は、アナログ信号をデジタル信号に変換するパイプライン型Ａ／Ｄコンバータであって、縦列接続された複数のステージと、複数のステージのそれぞれから出力される副デジタル信号に基づいてデジタル信号を生成するエラー補正回路とを備え、複数のステージのうち少なくとも１つのステージは、Ｎビットの副デジタル信号を出力する場合に、伝達関数のステージゲインが２N-2で、且つ折返し数が２N−４、もしくは、２N−２、もしくは、２Nであり、隣接するステージとエラー補正する際にオーバーラップするビット数が２ビットである。
【発明の効果】
【００２７】
本発明の一実施形態のパイプライン型Ａ／Ｄコンバータによれば、コンパレータのオフセットによるディザ量の制限を解消することができる。
【図面の簡単な説明】
【００２８】
【図１】パイプラインＡＤＣの構成を表わす図である。
【図２】第１の実施形態のＳＡＤＣの伝達関数を表わす図である。
【図３】第１の実施形態のＭＡＤＣの伝達関数を表わす図である。
【図４】ステージのゲインが２の３タイプのＭＤＡＣの伝達関数を表わす図である。
【図５】本実施の形態のＳＡＤＣの構成を表わす図である。
【図６】本実施の形態のＭＤＡＣの構成を表わす図である。
【図７】図５に含まれる基準電圧生成部の構成を表わす図である。
【図８】図５に含まれる乱数発生源の構成を表わす図である。
【図９】図８に含まれるデコーダの真理表を表わす図である。
【図１０】オーバーラップの違いによる冗長性や、次ステージの入力レンジの違いを示す図である。
【図１１】別のオーバーラップのビットから見た冗長性を示す図である。
【図１２】第１の実施形態の変形例１のＳＡＤＣの伝達関数を表わす図である。
【図１３】第１の実施形態の変形例１のＭＤＡＣの伝達関数を表わす図である。
【図１４】ステージゲインが４のときのＳＡＤＣの伝達関数を表わす図である。
【図１５】ステージゲインが４のときのＭＡＤＣの伝達関数を表わす図である。
【図１６】ステージゲインが４のときのＳＡＤＣの構成を表わす図である。
【図１７】ステージゲインが４のときのＭＡＤＣの構成を表わす図である。
【図１８】ステージゲインが４のときの基準電圧生成部の構成を表わす図である。
【図１９】ステージゲインが４で、両端折返しのときのＳＡＤＣの伝達関数を表わす図である。
【図２０】ステージゲインが４で、両端折返しのときのＭＡＤＣの伝達関数を表わす図である。
【図２１】ステージゲインが４で、両端折返しのときのＳＡＤＣの構成を表わす図である。
【図２２】ステージゲインが４で、両端折返しのときのＭＡＤＣの構成を表わす図である。
【図２３】ステージゲインが４で、両端折返しのときのＭＡＤＣの別の構成を表わす図である。
【図２４】ステージゲインが４で、両端折返しのときの基準電圧生成部の構成を表わす図である。
【図２５】ステージゲインが４で、両端折返しのときの、差動式のＳＡＤＣの構成を表わす図である。
【図２６】ステージゲインが４で、両端折返しのときの差動式のＭＡＤＣの構成を表わす図である。
【図２７】ステージゲインが４で、両端折返しのときの差動式のＭＡＤＣの別の構成を表わす図である。
【図２８】第２の実施形態のパイプラインＡＤＣの構成を表わす図である。
【図２９】ディザ生成部の具体的な構成を表わす図である。
【図３０】第２の実施形態の変形例１のパイプラインＡＤＣの構成を表わす図である。
【図３１】ディザ生成部の具体的な構成を表わす図である。
【図３２】第２の実施形態の変形例２のパイプラインＡＤＣの構成を表わす図である。
【図３３】第３の実施形態の基準電圧生成部の構成を表わす図である。
【図３４】従来のＭＡＤＣの伝達曲線を表わす図である。
【図３５】従来のパイプラインＡＤＣの入出力特性を表わす図である。
【図３６】従来のディザを適用したときのＩＮＬのカーブのイメージを表わす図である。
【図３７】第４の実施形態のステージの構成を表わす図である。
【図３８】第４の実施形態のＭＡＤＣの伝達曲線を表わす図である。
【図３９】第４の実施形態のパイプラインＡＤＣの入出力特性を表わす図である。
【図４０】第４の実施形態のディザを適用したときのＩＮＬのカーブのイメージを表わす図である。
【図４１】一般的なパイプラインＡＤＣの構成を示す図である。
【図４２】１．５ビットステージのＳＡＤＣの伝達関数を表わす図である。
【図４３】１．５ビットステージのＭＡＤＣの伝達関数を表わす図である。
【図４４】従来のＭＡＤＣの伝達関数を表わす図である。
【図４５】従来のＡ／Ｄ変換結果を表わす図である。
【図４６】従来のＤＮＬとＩＮＬを表わす図である。
【図４７】Ａ／Ｄ変換結果を表わす図である。
【図４８】ＤＮＬとＩＮＬを表わす図である。
【図４９】閾値ディザ適用時のＭＡＤＣの伝達関数を表わす図である。
【発明を実施するための形態】
【００２９】
以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
本実施の形態では、従来の閾値ディザに対して、以下の点を改善する。
【００３０】
（１） ステージのゲインはそのままで、折り返し数を増やし、出力振幅を小さくする。
【００３１】
（２） 折返し数を増やした分、オーバーラップビット数を増やす。
これにより、以下のような効果がある。
【００３２】
（１） 振幅１ＬＳＢのディザを印加できる。
（２） コンパレータの精度を向上させる必要がない。
【００３３】
（３） ステージゲインに変更がないため、ＭＤＡＣのアンプの特性をあげる必要がない。
【００３４】
図１は、パイプラインＡＤＣの構成を表わす図である。
図１に示すように、パイプラインＡＤＣ１００は、複数段のステージと、デジタルエラー補正回路１０１とを備える。
【００３５】
各ステージは、ＳｕｂＡＤＣ（ＳＡＤＣ）１０３と、ＭＤＡＣ１０４とを備える。
デジタルエラー補正回路１０１は、複数のステージのそれぞれから出力される副デジタル信号に基づいてデジタル信号を生成する。
【００３６】
図２は、第１の実施形態のＳＡＤＣの伝達関数を表わす図である。図３は、第１の実施形態のＭＡＤＣの伝達関数を表わす図である。
【００３７】
ＳＡＤＣは、入力電圧Ｖｉｎに対し、±Ｖｒｅｆ×３／８、±Ｖｒｅｆ／８の点に判定点があり、出力Ｄｏは、以下の式で表わされる。
【００３８】
Ｄｏ＝０ （Ｖｉｎ＜−Ｖｒｅｆ×３／８）
Ｄｏ＝１ （−Ｖｒｅｆ×３／８＜Ｖｉｎ＜−Ｖｒｅｆ×８）
Ｄｏ＝２ （−Ｖｒｅｆ／８＜Ｖｉｎ＜Ｖｒｅｆ／８）
Ｄｏ＝３ （Ｖｒｅｆ／８＜Ｖｉｎ＜Ｖｒｅｆ×３／８）
Ｄｏ＝４ （Ｖｒｅｆ×３／８＜Ｖｉｎ）
ＳＡＤＣの出力Ｄｏの値は、±Ｖｒｅｆ×３／８、±Ｖｒｅｆ／８で変わるため、ＭＡＤＣの伝達関数は、図３に示すような折れ線の特性になる。
【００３９】
（１）および（２）の効果により、図４２、図４３に比べ、冗長性が増加したため、ＳＡＤＣのコンパレータの判定点が±３/８×Ｖｒｅｆまでずれても、Ａ／Ｄ変換結果に影響はない。
【００４０】
ディザとして、１ＬＳＢ分、つまり、折返しと折返しの区間分の振幅を与えると、最も効率よくＩＮＬが改善することができる。
【００４１】
図２および図３の場合、１ＬＳＢ＝Ｖｒｅｆ/４であるため、±Ｖｒｅｆ/８のディザを与えることができればよい。図２および図３の場合、±３/８×Ｖｒｅｆだけ判定点がずれてもＡ／Ｄ変換結果に影響がない。これは、１ＬＳＢのディザを与えるのに十分であるだけでなく、ＳＡＤＣのコンパレータのオフセット誤差が±Ｖｒｅｆ/４まで許容できることを意味する。許容できるオフセット誤差は、折返し数を増やす前の、図４２、図４３の場合と同じ値であるため、折返し数を増加させることによって、コンパレータの精度向上の必要性がない。コンパレータを高精度化させるためにには、面積および電流を共に増加する必要があることから、これを回避できる意義は大きい。
【００４２】
次に、さらに詳細に冗長性について説明する。
図４は、ステージのゲインが２の３タイプのＭＤＡＣの伝達関数を表わす図である。
【００４３】
図４に示すように、古典的な１ビットのステージでは、入力幅である２Ｖｒｅｆの半分の位置、つまり、Ｖｉｎ＝０のところで、２Ｖｒｅｆ分が折り返されている。折返し前に０にあたる１ＬＳＢ分、折返し後に１にあたる１ＬＳＢ分がぴったり割り振られている。±Ｖｒｅｆを超えるステージの出力は、後のステージの入力レンジを超えるため受け付けられないため、ステージ出力は±Ｖｒｅｆ以内に入る必要がある。１ビットステージの出力は、Ｖｉｎ＝０時に、±Ｖｒｅｆぴったりとなっており、冗長性がない。
【００４４】
これに対し、一般的な１．５ビットのステージでは、折返し数を２つに増やすことで、１回あたりの折返し数を１ビットステージの半分のＶｒｅｆ分としている。１つ目の折返しが−Ｖｒｅｆ/２≦Ｖｉｎ≦０の範囲にあり、２つ目の折返しが０≦Ｖｉｎ≦−Ｖｒｅｆ/２の範囲にあれば、ステージの出力は±Ｖｒｅｆ以内に収まる。つまり、一般的な１．５ビット ステージは、それぞれの折返しについて、Ｖｒｅｆ/２の幅で冗長性を持っている。
【００４５】
本実施の形態のステージでは、折返し数を４つに増やすことで、１回あたりの折返し数を１ビットステージの１/４のＶｒｅｆ/２分としている。
【００４６】
１つ目の折返しが−３/８×Ｖｒｅｆ≦Ｖｉｎ≦０の範囲にあり、２つ目の折返しが−Ｖｒｅｆ/４≦Ｖｉｎ≦Ｖｒｅｆ/８の範囲にあり、３つ目の折返しが−Ｖｒｅｆ/８≦Ｖｉｎ≦Ｖｒｅｆ/４にあり、４つ目の折返しが０≦Ｖｉｎ≦３/８×Ｖｒｅｆの範囲にあれば、ステージの出力は±Ｖｒｅｆ以内に収まる。つまり、本実施の形態では、ステージは、３/４×Ｖｒｅｆの幅で冗長性を持っている。
【００４７】
１ビットステージの１ＬＳＢを基準に考えると、冗長性は、１ビットＭＤＡＣでは０ＬＳＢ、１．５ビットＭＤＡＣでは０.５ＬＳＢ、本実施の形態のＭＤＡＣでは０.７５ＬＳＢ分ある。
【００４８】
これらは、デジタル出力のオーバーラップ分にも対応している。１ビットステージでは、オーバーラップ分はないが、１．５ビットステージでは１ビット分オーバーラップしており、整数部１ビット＋小数部１ビットである。本実施の形態のステージでは、２ビットオーバーラップしており、整数部１ビット＋小数部２ビットである。オーバーラップ分が多いほど、補正能力が上がっていることが分かる。
【００４９】
図５は、本実施の形態のＳＡＤＣの構成を表わす図である。
ＳＡＤＣ１０３は、アナログ信号または前段のステージから出力される副アナログ信号の大きさに応じた副デジタル信号を生成して、エラー補正回路に出力するともに、アナログ信号または前段のステージから出力される副アナログ信号の大きさに応じた電圧選択信号を生成する。
【００５０】
図５に示すように、このＳＡＤＣ１０３は、乱数発生源１０５と、基準電圧生成部１０６と、比較器１１０，１１１，１１２，１１３と、ＭＤＡＣ用デコーダ１０８，１０９と、エンコーダ１１４とを備える。
【００５１】
乱数発生源１０５は、基準電圧生成部１０６に乱数を与える。
基準電圧生成部１０６は、乱数発生源１０５の乱数に基づいて、複数の基準電圧Ｖｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３，Ｖｒｅｆ４を生成する。基準電圧Ｖｒｅｆ４の大きさは、３／８Ｖｒｅｆから±αだけずれた電圧である。基準電圧Ｖｒｅｆ３の大きさは、１／８Ｖｒｅｆから±αだけずれた電圧である。基準電圧Ｖｒｅｆ２の大きさは、−１／８Ｖｒｅｆから±αだけずれた電圧である。基準電圧Ｖｒｅｆ１の大きさは、−３／８Ｖｒｅｆから±αだけずれた電圧である。
【００５２】
比較器１１０は、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆ４の大きさを比較して、比較結果をＭＡＤＣ用デコーダ１０８へ出力する。比較器１１１は、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆ３の大きさを比較して、比較結果をＭＡＤＣ用デコーダ１０８へ出力する。比較器１１２は、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆ２の大きさを比較して、比較結果をＭＡＤＣ用デコーダ１０９へ出力する。比較器１１３は、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆ１の大きさを比較して、比較結果をＭＡＤＣ用デコーダ１０９へ出力する。
【００５３】
この入力電圧Ｖｉｎは、このＳＡＤＣ１０３がステージ２〜ステージ８のＳＡＤＣ１０３の場合には、前ステージのＭＤＡＣ１０４の出力電圧（副アナログ信号）であり、このＳＡＤＣ１０３がステージ１のＳＡＤＣ１０３の場合には、パイプラインＡＤＣ１００に入力されたアナログ入力電圧（アナログ信号）である。
【００５４】
エンコーダ１１４は、比較器１１０，１１１，１１２，１１３の比較結果に応じた４ビットのデジタルデータ（副デジタル信号）を出力する。
【００５５】
ＭＡＤＣ用デコーダ１０８，１０９は、比較結果に応じた電圧選択信号ＳＷ２ａ〜ＳＷ２ｆを生成する。
【００５６】
ＭＡＤＣ用デコーダ１０８は、比較器１１０，１１０の比較結果に応じて、電圧選択信号ＳＷ２ａ，２ｂ，２ｃのいずれか１つを「Ｈ」レベルに活性化し、残りを「Ｌ」レベルに非活性化する。
【００５７】
ＭＡＤＣ用デコーダ１０９は、比較器１１２，１１３の比較結果に応じて、電圧選択信号ＳＷ２ｄ，２ｅ，２ｆのいずれか１つを「Ｈ」レベルに活性化し、残りを「Ｌ」レベルに非活性化する。
【００５８】
図６は、本実施の形態のＭＤＡＣの構成を表わす図である。
ＭＡＤＣ１０４は、入力電圧Ｖｉｎと、ＳＡＤＣ１０３で生成された電圧選択信号ＳＷ２ａ〜ＳＷ２ｆに応じて入力される電圧（＋Ｖｒｅｆ、０、−Ｖｒｅｆ）に応じた副アナログ信号を生成して、次段のステージに出力する。
【００５９】
図６に示すように、このＭＡＤＣは、複数のスイッチ２６３〜２７２と、容量Ｃｉ１，Ｃｉ２と、容量２６１，２６２とを備える。
【００６０】
容量Ｃｉ１は、増幅器１１５の第１の入力に接続されるとともに、スイッチ２６３を介して入力電圧Ｖｉｎに接続され、スイッチ２６７を介して第１の電圧（＋Ｖｒｅｆ）に接続され、スイッチ２６８を介して第２の電圧（０Ｖ）に接続され、スイッチ２６９を介して第３の電圧（−Ｖｒｅｆ）に接続される。
【００６１】
容量Ｃｉ２は、増幅器１１５の第１の入力に接続されるとともに、スイッチ２６４を介して入力電圧Ｖｉｎに接続され、スイッチ２７０を介して第１の電圧（＋Ｖｒｅｆ）に接続され、スイッチ２７１を介して第２の電圧（０Ｖ）に接続され、スイッチ２７２を介して第３の電圧（−Ｖｒｅｆ）に接続される。
【００６２】
増幅器１１５の第１の入力と、出力とは、並列接続された容量２６１，２６２とスイッチ２６５を介して接続される。また、増幅器１１５の出力は、スイッチ２６５，２７３を介して入力電圧Ｖｉｎと接続される。
【００６３】
増幅器１１５の第１の入力と第２の入力とは、スイッチ２６６を介して接続される。増幅器１１５の第２の入力は、電源に接続される。
【００６４】
スイッチ２６７，２６８，２６９は、それぞれ電圧選択信号ＳＷ２ａ、ＳＷ２ｂ、ＳＷ２ｃによって制御される。
【００６５】
スイッチ２７０，２７１，２７２は、それぞれ電圧選択信号ＳＷ２ｄ、ＳＷ２ｅ、ＳＷ２ｆによって制御される。
【００６６】
スイッチ２６３，２６４，２６６，２７３は、スイッチ信号ＳＷ１によって制御される。スイッチ２６５は、スイッチ信号ＳＷ２によって制御される。
【００６７】
増幅器１１５は、次段のステージに副アナログ信号（Ｖｏｕｔ）を出力する。
図７は、図５に含まれる基準電圧生成部の構成を表わす図である。
【００６８】
図７に示すように、基準電圧生成部１０６は、基準となる２つの電位間（＋Ｖｒｅｆ、−Ｖｒｅｆ）を直列に接続した複数の抵抗Ｒと、複数の抵抗Ｒによって基準となる２つの電位間を内分した電位を出力する複数の端子Ｔ１〜Ｔ２０と、スイッチ回路５０１〜５０４とを備える。
【００６９】
複数の端子Ｔ１〜Ｔ２０は、第１グループの端子Ｔ１〜Ｔ５、第２グループの端子Ｔ６〜Ｔ１０、第３グループの端子Ｔ１１〜Ｔ１５、第４グループの端子Ｔ１６〜Ｔ２０に分類される。
【００７０】
スイッチ回路５０１は、第１グループに対して設けられ、スイッチ信号ＳＷ［０］〜ＳＷ［４］に基づいて、第１グループの端子のいずれかの端子を選択して、選択した端子の電位を基準電圧Ｖｒｅｆ４として出力する。
【００７１】
スイッチ回路５０２は、第２グループに対して設けられ、スイッチ信号ＳＷ［０］〜ＳＷ［４］に基づいて、第２グループの端子のいずれかの端子を選択して、選択した端子の電位を基準電圧Ｖｒｅｆ３として出力する。
【００７２】
スイッチ回路５０３は、第３グループに対して設けられ、スイッチ信号ＳＷ［０］〜ＳＷ［４］に基づいて、第３グループの端子のいずれかの端子を選択して、選択した端子の電位を基準電圧Ｖｒｅｆ２として出力する。
【００７３】
スイッチ回路５０４は、第４グループに対して設けられ、スイッチ信号ＳＷ［０］〜ＳＷ［４］に基づいて、第４グループの端子のいずれかの端子を選択して、選択した端子の電位を基準電圧Ｖｒｅｆ１として出力する。
【００７４】
図８は、図５に含まれる乱数発生源の構成を表わす図である。
乱数発生源１０５は、循環的に接続される複数のフリップフロップ１１１，１１２，１１３と、論理回路２５１と、デコーダ１１４とからなる。乱数発生源１０５は、時間によって変化する乱数値を基にして、基準電圧生成部１０６内の複数のスイッチを制御するスイッチ信号ＳＷ［０］〜ＳＷ［４］を生成する。
【００７５】
図９は、図８に含まれるデコーダの真理表を表わす図である。
入力が「ａｂｃ」とは、フリップフロップ１１１の出力が「ａ」で、フリップフロップ１１２の出力が「ｂ」で、フリップフロップ１１３の出力が「ｃ」であることを表わす。
【００７６】
入力が「００１」の場合には、スイッチ信号ＳＷ［０］のみがハイレベルに活性化され、その他のスイッチ信号ＳＷ［１］〜ＳＷ［４］は、ロウレベルに非活性化される。入力が「０１０」の場合には、スイッチ信号ＳＷ［１］のみがハイレベルに活性化され、その他のスイッチ信号ＳＷ［０］、ＳＷ［２］〜ＳＷ［４］は、ロウレベルに非活性化される。入力が「０１１」の場合には、スイッチ信号ＳＷ［２］のみがハイレベルに活性化され、その他のスイッチ信号ＳＷ［０］、ＳＷ［１］、ＳＷ［３］、ＳＷ［４］は、ロウレベルに非活性化される。入力が「１００」の場合には、スイッチ信号ＳＷ［３］のみがハイレベルに活性化され、その他のスイッチ信号ＳＷ［０］〜ＳＷ［２］、ＳＷ［４］は、ロウレベルに非活性化される。入力が「１１０」の場合には、スイッチ信号ＳＷ［４］のみがハイレベルに活性化され、その他のスイッチ信号ＳＷ［０］〜ＳＷ［３］は、ロウレベルに非活性化される。
【００７７】
（比較）
次に、従来文献である特許文献１（特開２０１０−２１９１８号公報）に記載された方式との相違点を説明する。
【００７８】
特許文献１では、アンプの帰還率を上昇させるために、折返し数やビット数を変化させない状態で、ステージのゲインを１/２などに緩和している。これに対して、本実施の形態では、ステージのゲインは変化させず、折返し数を約２倍に増加させ、コンパレータの判定点のずれに対する耐性を強化している。ＭＤＡＣの出力振幅で限定すると、同じように、１/２になっているが、その目的は大きく異なる。
【００７９】
本実施の形態と特許文献１との違いをまとめると、以下のとおりである。
（ａ） 特許文献１では、ステージゲインが変化するが、本実施の形態では、ステージのゲインは変化しない。
【００８０】
（ｂ） 特許文献１では、アンプの帰還率を緩和しているが、本実施の形態では、アンプの帰還率は緩和しない。これは、特許文献１では、アンプの精度と電力特性を優先させているためである。
【００８１】
（ｃ） 特許文献１では、折返し数（ＳＡＤＣのビット数）は変化させないが、本実施の形態は、折返し数（ビット数）を増加している。
【００８２】
（ｄ） 特許文献１では、コンパレータの精度は悪化しているが、本実施の形態では変化しない。本実施の形態は、コンパレータの精度を優先している。
【００８３】
（ｅ） 特許文献１では、コンパレータ数は変わらないが、本実施の形態では、コンパレータ数は２倍程度に増加する。
【００８４】
図１０は、オーバーラップの違いによる冗長性や、次ステージの入力レンジの違いを示す図である。
【００８５】
特許文献１では、次のステージとのＳＡＤＣ出力のオーバーラップは１ビットであるが、本実施の形態では、２ビットである。
【００８６】
また、特許文献１では、自ステージの出力振幅半減に合わせて、次のステージの入力レンジは、１/２に狭める必要がある。一方、本実施の形態では、オーバーラップが１ビット多いことを利用することで、オーバーラップ１ビットでは表現できなかった、−Ｖｒｅｆ〜＋Ｖｒｅｆのすべての出力を表現できる。
【００８７】
図１１は、別のオーバーラップのビットから見た冗長性を示す図である。
図１１の左は、本実施の形態で、右は特許文献１である。どちらも、３ビットで、１ＬＳＢの大きさは変わらない。次ステージとオーバーラップしている部分は、自ステージと次ステージの組み合わせで表現することができ、自ステージの結果により、次ステージが追従することを考えると、自ステージは、オーバーラップのビット分、表現の自由性があるといえる。図１１の右（特許文献１）では、１ビットオーバーラップしているので、１ＬＳＢ分表現の自由があるといえる。これに対し、左（本実施の形態）では、２ビットオーバーラップしているので、０〜３と表現の範囲が広がり、３ＬＳＢ分表現の自由がある。よって、本実施の形態では、特許文献１に対し、２ＬＳＢ分多くずれても冗長性のおかげで破綻せずに正しい表現ができる。このずれ分を、ディザやコンパレータのオフセットで利用できるため、コンパレータの精度を高めずとも、大きなディザを印加できる。
【００８８】
（効果）
以上のように、本実施の形態によれば、閾値ディザが持つ利点の多くを継承しながら、コンパレータのオフセットによるディザ量の制限を解消し、直線性の改善を図ることができる。
【００８９】
本実施の形態では、ステージ８を除く各ステージが３ビットの副デジタル信号を出力し、伝達関数のゲインが２で、折返し数が４で、隣接するステージとエラー補正する際にオーバーラップするビット数が２ビットである。
【００９０】
［第１の実施形態の変形例１］
図１２は、第１の実施形態の変形例１のＳＡＤＣの伝達関数を表わす図である。図１３は、第１の実施形態の変形例１のＭＤＡＣの伝達関数を表わす図である。
【００９１】
ＳＡＤＣは、入力電圧Ｖｉｎに対し、±Ｖｒｅｆ／４、±Ｖｒｅｆ／２の点に判定点があり、出力Ｄｏは、以下の式で表わされる。
【００９２】
Ｄｏ＝０ （Ｖｉｎ＜−Ｖｒｅｆ／２）
Ｄｏ＝１ （−Ｖｒｅｆ／２＜Ｖｉｎ＜−Ｖｒｅｆ／４）
Ｄｏ＝２ （−Ｖｒｅｆ／４＜Ｖｉｎ＜０）
Ｄｏ＝３ （０＜Ｖｉｎ＜Ｖｒｅｆ／４）
Ｄｏ＝４ （Ｖｒｅｆ／４＜Ｖｉｎ＜Ｖｒｅｆ／２）
Ｄｏ＝５ （Ｖｒｅｆ／２＜Ｖｉｎ）
ＳＡＤＣの出力Ｄｏの値は、±Ｖｒｅｆ／４、±Ｖｒｅｆ／２で変わるため、ＭＡＤＣの伝達関数は、図１３に示すような折れ線の特性になる。
【００９３】
本変形例では、ステージ８を除く各ステージが３ビットの副デジタル信号を出力し、伝達関数のゲインが２で、折返し数が５で、隣接するステージとエラー補正する際にオーバーラップするビット数が２ビットである。
【００９４】
［第１の実施形態の変形例２］
第１の実施形態では、ステージのゲインが２であったが、本変形例は、ステージのゲインが４の場合を説明する。
【００９５】
図１４は、ステージゲインが４のときのＳＡＤＣの伝達関数を表わす図である。図１５は、ステージゲインが４のときのＭＡＤＣの伝達関数を表わす図である。
【００９６】
ＳＡＤＣは、入力電圧Ｖｉｎに対し、±Ｖｒｅｆ×１１／１６、±Ｖｒｅｆ×９／１６、±Ｖｒｅｆ×７／１６、±Ｖｒｅｆ×５／１６、±Ｖｒｅｆ×３／１６、±Ｖｒｅｆ×１／１６の点に判定点があり、出力Ｄｏは、以下の式で表わされる。
【００９７】
Ｄｏ＝０ （Ｖｉｎ＜−Ｖｒｅｆ×１１／１６）
Ｄｏ＝１ （−Ｖｒｅｆ×１１／１６＜Ｖｉｎ＜−Ｖｒｅｆ×９／１６）
Ｄｏ＝２ （−Ｖｒｅｆ×９／１６＜Ｖｉｎ＜−Ｖｒｅｆ×７／１６）
Ｄｏ＝３ （−Ｖｒｅｆ×７／１６＜Ｖｉｎ＜−Ｖｒｅｆ×５／１６）
Ｄｏ＝４ （−Ｖｒｅｆ×５／１６＜Ｖｉｎ＜−Ｖｒｅｆ×３／１６）
Ｄｏ＝５ （−Ｖｒｅｆ×３／１６＜Ｖｉｎ＜−Ｖｒｅｆ×１／１６）
Ｄｏ＝６ （−Ｖｒｅｆ×１／１６＜Ｖｉｎ＜Ｖｒｅｆ×１／１６）
Ｄｏ＝７ （Ｖｒｅｆ×１／１６＜Ｖｉｎ＜Ｖｒｅｆ×３／１６）
Ｄｏ＝８ （Ｖｒｅｆ×３／１６＜Ｖｉｎ＜Ｖｒｅｆ×５／１６）
Ｄｏ＝９ （Ｖｒｅｆ×５／１６＜Ｖｉｎ＜Ｖｒｅｆ×７／１６）
Ｄｏ＝１０ （Ｖｒｅｆ×７／１６＜Ｖｉｎ＜Ｖｒｅｆ×９／１６）
Ｄｏ＝１１ （Ｖｒｅｆ×９／１６＜Ｖｉｎ＜Ｖｒｅｆ×１１／１６）
Ｄｏ＝１２ （Ｖｒｅｆ×１１／１６＜Ｖｉｎ）
ＳＡＤＣの出力Ｄｏの値は、Ｖｒｅｆ×１１／１６、±Ｖｒｅｆ×９／１６、±Ｖｒｅｆ×７／１６、±Ｖｒｅｆ×５／１６、±Ｖｒｅｆ×３／１６、±Ｖｒｅｆ×１／１６で変わるため、ＭＡＤＣの伝達関数は、図１５に示すような折れ線の特性になる。
【００９８】
図１６は、ステージゲインが４のときのＳＡＤＣの構成を表わす図である。図１７は、ステージゲインが４のときのＭＡＤＣの構成を表わす図である。図１８は、ステージゲインが４のときの基準電圧生成部の構成を表わす図である。
【００９９】
本変形例では、ステージ８を除く各ステージが４ビットの副デジタル信号を出力し、伝達関数のゲインが４で、折返し数が１２で、隣接するステージとエラー補正する際にオーバーラップするビット数が２ビットである。
【０１００】
［第１の実施形態の変形例３］
本変形例は、第１の実施形態の変形例２をさらに変形して、折返し数が増加させたものである。
【０１０１】
図１９は、ステージゲインが４で、両端折返しのときのＳＡＤＣの伝達関数を表わす図である。図２０は、ステージゲインが４で、両端折返しのときのＭＡＤＣの伝達関数を表わす図である。
【０１０２】
ＳＡＤＣは、入力電圧Ｖｉｎに対し、±Ｖｒｅｆ×１１／１６、±Ｖｒｅｆ×９／１６、±Ｖｒｅｆ×７／１６、±Ｖｒｅｆ×５／１６、±Ｖｒｅｆ×３／１６、±Ｖｒｅｆ×１／１６の点に判定点があり、出力Ｄｏは、以下の式で表わされる。
【０１０３】
Ｄｏ＝−２ （Ｖｉｎ＜−Ｖｒｅｆ×１５／１６）
Ｄｏ＝−１ （−Ｖｒｅｆ×１５／１６＜Ｖｉｎ＜−Ｖｒｅｆ×１３／１６）
Ｄｏ＝０ （−Ｖｒｅｆ×１３／１６＜Ｖｉｎ＜−Ｖｒｅｆ×１１／１６）
Ｄｏ＝１ （−Ｖｒｅｆ×１１／１６＜Ｖｉｎ＜−Ｖｒｅｆ×９／１６）
Ｄｏ＝２ （−Ｖｒｅｆ×９／１６＜Ｖｉｎ＜−Ｖｒｅｆ×７／１６）
Ｄｏ＝３ （−Ｖｒｅｆ×７／１６＜Ｖｉｎ＜−Ｖｒｅｆ×５／１６）
Ｄｏ＝４ （−Ｖｒｅｆ×５／１６＜Ｖｉｎ＜−Ｖｒｅｆ×３／１６）
Ｄｏ＝５ （−Ｖｒｅｆ×３／１６＜Ｖｉｎ＜−Ｖｒｅｆ×１／１６）
Ｄｏ＝６ （−Ｖｒｅｆ×１／１６＜Ｖｉｎ＜Ｖｒｅｆ×１／１６）
Ｄｏ＝７ （Ｖｒｅｆ×１／１６＜Ｖｉｎ＜Ｖｒｅｆ×３／１６）
Ｄｏ＝８ （Ｖｒｅｆ×３／１６＜Ｖｉｎ＜Ｖｒｅｆ×５／１６）
Ｄｏ＝９ （Ｖｒｅｆ×５／１６＜Ｖｉｎ＜Ｖｒｅｆ×７／１６）
Ｄｏ＝１０ （Ｖｒｅｆ×７／１６＜Ｖｉｎ＜Ｖｒｅｆ×９／１６）
Ｄｏ＝１１ （Ｖｒｅｆ×９／１６＜Ｖｉｎ＜Ｖｒｅｆ×１１／１６）
Ｄｏ＝１２ （Ｖｒｅｆ×１１／１６＜Ｖｉｎ＜Ｖｒｅｆ×１３／１６）
Ｄｏ＝１３ （Ｖｒｅｆ×１３／１６＜Ｖｉｎ＜Ｖｒｅｆ×１５／１６）
Ｄｏ＝１４ （Ｖｒｅｆ×１５／１６＜Ｖｉｎ）
ＳＡＤＣの出力Ｄｏの値は、Ｖｒｅｆ×１５／１６、Ｖｒｅｆ×１３／１６、Ｖｒｅｆ×１１／１６、±Ｖｒｅｆ×９／１６、±Ｖｒｅｆ×７／１６、±Ｖｒｅｆ×５／１６、±Ｖｒｅｆ×３／１６、±Ｖｒｅｆ×１／１６で変わるため、ＭＡＤＣの伝達関数は、図１４に示すような折れ線の特性になる。
【０１０４】
本変形例では、ステージ８を除く各ステージが４ビットの副デジタル信号を出力し、伝達関数のゲインが４で、折返し数が１６で、隣接するステージとエラー補正する際にオーバーラップするビット数が２ビットである。
【０１０５】
図２１は、ステージゲインが４で、両端折返しのときのＳＡＤＣの構成を表わす図である。図２２は、ステージゲインが４で、両端折返しのときのＭＡＤＣの構成を表わす図である。図２３は、ステージゲインが４で、両端折返しのときのＭＡＤＣの別の構成を表わす図である。図２４は、ステージゲインが４で、両端折返しのときの基準電圧生成部の構成を表わす図である。
【０１０６】
［第１の実施形態の変形例４］
本変形例は、第１の実施形態の変形例３をさらに変形して、差動化したものである。
【０１０７】
図２５は、ステージのゲインが４で、両端折返しのときの、差動式のＳＡＤＣの構成を表わす図である。図２６は、ステージゲインが４で、両端折返しのときの差動式のＭＡＤＣの構成を表わす図である。図２７は、ステージゲインが４で、両端折返しのときの差動式のＭＡＤＣの別の構成を表わす図である。
【０１０８】
［第１の実施形態の変形例５］
一般に、最後の段を除くステージがＮビットの副デジタル信号を出力する場合に、伝達関数のステージゲインが２N-2で、且つ折返し数が２N−４、もしくは、２N−２、もしくは、２Nとするか、あるいは、伝達関数のステージゲインが２N-k-2で、且つ折返し数が２N-k−４、もしくは、２N-k−２、もしくは、２N-kとすることができる。ただし、整数Ｋが０≦Ｋ≦Ｎ−３の関係を有しており、隣接するステージとエラー補正する際にオーバーラップするビット数が２ビットである。
【０１０９】
［第２の実施形態］
第１の実施形態では、ディザの発生を基準電圧生成回路で行っているが、第２の実施形態では、ＳＡＤＣの入力にディザを印加する。
【０１１０】
図２８は、第２の実施形態のパイプラインＡＤＣの構成を表わす図である。
図２８に示すように、パイプラインＡＤＣは、ディザ生成部１０２と、加算部４１０と、ＳＡＤＣ１０３と、ＭＡＤＣ１０４とを備える。
【０１１１】
第２の実施形態では、ＳＡＤＣ１０３内の基準電圧生成部は、基準電圧Ｖｒｅｆ４として３／８Ｖｒｅｆを出力し、基準電圧Ｖｒｅｆ３として１／８Ｖｒｅｆを出力し、基準電圧Ｖｒｅｆ２として−１／８Ｖｒｅｆを出力し、基準電圧Ｖｒｅｆ１として−３／８Ｖｒｅｆを出力する。
【０１１２】
図２９は、ディザ生成部の具体的な構成を表わす図である。
ディザ生成部１０１は、乱数発生回路４１１と、ＤＡＣ（Digital to Analog Converter）４１２とを備える。
【０１１３】
乱数発生回路４１１は、時間によって変化する乱数値を生成する。
ＤＡＣ４１２は、生成されたランダムな数値をアナログ信号に変換する。
【０１１４】
加算部４１０は、ＤＡＣ４０２の出力とステージの入力電圧Ｖｉｎとを加算して、ＳＡＤＣ１０３に出力する。
【０１１５】
この入力電圧Ｖｉｎは、このＳＡＤＣ１０３がステージ２〜ステージ８のＳＡＤＣ１０３の場合には、前ステージのＭＤＡＣ１０４の出力電圧であり、このＳＡＤＣ１０３がステージ１のＳＡＤＣ１０３の場合には、パイプラインＡＤＣ１００に入力されたアナログ入力電圧である。
【０１１６】
［第２の実施形態の変形例１］
本変形例は、第２の実施形態とは異なるディザ生成に関するものである。本変形例では、ＳＡＤＣ１０３を用いてディザを生成する。
【０１１７】
図３０は、第２の実施形態の変形例１のステージの構成を表わす図である。
図３１は、ディザ生成部の具体的な構成を表わす図である。
【０１１８】
図３１に示すように、ＳＡＤＣ１０３内にある基準電圧生成部の複数の端子の出力がセレクタ４２３に接続される。
【０１１９】
セレクタ４２３は、乱数発生回路４２１から出力される乱数値に従って、入力された複数の端子の出力のいずれかを選択して、選択した端子の出力電圧を加算部４１０へ出力する。
【０１２０】
加算部４１０は、セレクタ４２３の出力とステージの入力電圧Ｖｉｎとを加算して、ＳＡＤＣ１０３に出力する。
【０１２１】
［第２の実施形態の変形例２］
本変形例は、第２の実施形態および変形例１とは異なるディザ生成に関するものである。本変形例では、素子ノイズを用いてディザを生成する。
【０１２２】
図３２は、第２の実施形態の変形例２のパイプラインＡＤＣの構成を表わす図である。
図３２に示すように、ディザ生成部４３０は、素子雑音発生源４３１と、増幅器４３２とを備える。
【０１２３】
素子雑音発生源４３１は、素子ノイズを発生する。増幅器４３２は、素子ノイズを増幅する。
【０１２４】
加算部４１０は、増幅された素子ノイズと、ステージの入力電圧Ｖｉｎとを加算して、ＳＡＤＣ１０３に出力する。
【０１２５】
本変位例では、素子ノイズを用いることによって連続した数値が入力されるため、分割数が無限大となり、より滑らかな結果を得ることができる。
【０１２６】
［第３の実施形態］
第３の実施形態は、第１の実施形態の基準電圧生成部を変形させたものである。
【０１２７】
本実施の形態ＳＡＤＣ１０３は、図５のＳＡＤＣと同様の構成を有する。
乱数発生源１０５は、第１の実施形態と同様に、図８の構成を有する。乱数発生源１０５は、時間によって変化する乱数値を基にして、基準電圧生成部１０６内の複数のスイッチを制御するスイッチ信号ＳＷ［０］〜ＳＷ［４］を生成する。
【０１２８】
図３３は、第３の実施形態の基準電圧生成部の構成を表わす図である。
この基準電圧生成部は、第１の電位（Ｖ１）と第２の電位（Ｖ２）間を直列に接続した複数の抵抗Ｒと、第１の電位（Ｖ１）と基準電圧（＋Ｖｒｅｆ）との間に接続された複数の抵抗Ｒと、第２の電位（Ｖ２）と基準電圧（−Ｖｒｅｆ）との間に接続された複数の抵抗Ｒと、複数の基準電圧Ｖｒｅｆ４、Ｖｒｅｆ３、Ｖｒｅｆ２、Ｖｒｅｆ１を出力する端子と、スイッチ回路６２１，６２２とを備える。
【０１２９】
スイッチ回路６２１は、それぞれがスイッチ信号ＳＷ［０］〜ＳＷ［４］によって制御される複数のスイッチを備える。各スイッチは、基準電圧（＋Ｖｒｅｆ）と第１の電位（Ｖ１）との間の経路を内分する端子と接続する。したがって、スイッチ回路６２１にスイッチ信号ＳＷ［０］〜ＳＷ［４］を与えることによって、第１の電位（Ｖ１）が設定される。
【０１３０】
スイッチ回路６２２は、それぞれがスイッチ信号ＳＷ［０］〜ＳＷ［４］によって制御される複数のスイッチを備える。各スイッチは、基準電圧（−Ｖｒｅｆ）と第２の電位（Ｖ２）との間の経路を内分する端子と接続する。したがって、スイッチ回路６２２にスイッチ信号ＳＷ［０］〜ＳＷ［４］を与えることによって、第２の電位（Ｖ２）が設定される。
【０１３１】
本実施の形態では、第１の実施形態と同様に、ディザの発生を基準電圧生成回路で行うが、第１の実施形態のように、ラダー抵抗に多くのタップを設けるのではなく、図３３に示すように、基準電圧に接続する抵抗の抵抗値をスイッチで変化させ、タップの内分点をずらすことによって、ディザの値を切替えることができる。
【０１３２】
［第４の実施形態］
本実施の形態は、ＳＡＤＣの出力にＤＥＭ論理回路を加えることで、各折返し間の段差のミスマッチを平均化し、ＩＮＬの改善を図る。
【０１３３】
図３４は、ＭＡＤＣの伝達曲線を表わす図である。
図３４に示すように、ＡＤＣの判定点での折返し量に異なる部分が存在し、全体的にうねっているように見える。
【０１３４】
図３５は、従来のパイプラインＡＤＣの入出力特性を表わす図である。
図３５に示すように、ディザなしの入出力特性では、発生する段差の大きさが場所ごとに異なる。
【０１３５】
これに対して、ディザを適用した場合には、段差が拡散するが、理想的な直線からはずれる。
【０１３６】
図３６は、ディザを適用したときのＩＮＬのカーブのイメージを表わす図である。ディザを適用しているため、ディザを適用しない時よりは良い結果であるが、ＩＮＬがうねっていることが分かる。
【０１３７】
本実施の形態では、上記の問題を改善する。
図３７は、第４の実施形態のステージの構成を表わす図である。
【０１３８】
図３７に示すように、ＭＡＤＣ１０４を構成する容量のうち、ＤＡＣには、複数の容量Ｃ１，Ｃ２，Ｃ３，Ｃ４が接続しており、それぞれの容量が独立してばらつくため、発生する段差がばらつく。
【０１３９】
図３７では、ＳＡＤＣ１０３の出力と、ＭＡＤＣ１０４の入力の間にＤＥＭ用論理回路７１１を加えることによって、容量のバラつきが均一化される。
【０１４０】
その結果、図３８に示すように、ＡＤＣの判定点での折り返し量が均一になる。図３９に示すように、ＡＤＣの入出力の段差も均等になる。この状態でディザを適用すると、図４０に示すように、ＩＮＬのうねりも改善される。
【０１４１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１４２】
１００ パイプラインＡＤＣ、９０，１０１ エラー補正回路、１０３ ＳＡＤＣ、１０４ ＭＡＤＣ、１０５，１２２，３０５ 乱数発生源、１０６，１２１，２０６，３０６ 基準電圧生成部、１１０〜１１３，１２３〜１３４，２１０〜２３５，３１０〜３３５ 比較器、１０２，４３０ ディザ生成部、４１０ 加算部、４１１，４２１ 乱数発生回路、４１２ ＤＡＣ、４３１ 素子雑音発源、１１４，１４１ エンコーダ、１０８，１０９，１３５〜１４０，２３１〜２３８，３３１〜３３８ ＭＡＤＣ用デコーダ、１１５，４２２，４３２ 増幅器、２６１〜２７２ スイッチ、１１１〜１１３ フリップフロップ、１１４ デコーダ、２５１ 論理回路、３５０ 差動増幅器、５０１ ロジック。
【技術分野】
【０００１】
本発明は、パイプライン型Ａ／Ｄコンバータに関する。
【背景技術】
【０００２】
図４１は、一般的なパイプラインＡＤＣの構成を示す図である。
パイプラインＡＤＣは、複数のステージがカスケードに接続されている。
【０００３】
ステージ間では、それぞれのステージで演算したアナログの結果を伝送している。各ステージには、デジタル出力があり、エラー補正回路ＥＣＬ(Error Correction Circuit) に接続されている。エラー補正回路ＥＣＬの出力は、ＡＤＣのデジタル出力となる。
【０００４】
一般的に、最終ステージである、ステージ８を除く、すべてのステージは、アナログ入力を１系統、アナログ出力を１系統、デジタル出力を１系統持っている。図４１に示すように、ステージは、ＳＡＤＣ(Sub Analog-to-Digital Converter)と、ＭＤＡＣ(Multiplying Digital-to-Analog Converter)から構成されている。
【０００５】
ステージの詳細は後述するが、概していうと、入力された信号は、ＳＡＤＣで荒く量子化され、その結果がデジタル出力される。出力されたデジタル値に対応したアナログ量を、ＭＤＡＣによるＤＡＣ機能でＤ／Ａ変換し、入力された値から減算を行ったうえで、増幅機能で、一定の倍率に増幅（図４１の例では２倍）される。
【０００６】
最終ステージは、次段にステージがないため、ＳＡＤＣのみの構成となっている。他のステージと異なり、多少細かい量子化を行うことが多い。図４１の場合、他のステージと異なり、３ビットで量子化している。
【０００７】
パイプラインＡＤＣは、スイッチドキャパシタ回路で構成されていること、また、複数のステージが同時に動作できることから、複数の変換処理を同時進行できる。このため、スループットが高く、変換速度を上げやすい特徴をもつ。また、ステージの分解能を挙げたり、ステージ数を増加させることで、分解能が容易に増やせるという特徴がある。こうした特長をもつ、パイプラインＡＤＣは、画像・映像アプリケーション以外にも、通信などにも用いられており、その応用範囲は広い。
【０００８】
図４２は、１．５ビットステージのＳＡＤＣの伝達関数を表わす図である。図４３は、１．５ビットステージのＭＡＤＣの伝達関数を表わす図である。
【０００９】
ＳＡＤＣは、入力電圧Ｖｉｎに対し、±Ｖｒｅｆ/４の点に判定点があり、出力Ｄｏは、以下の式で表わされる。
【００１０】
Ｄｏ＝０ （Ｖｉｎ＜−Ｖｒｅｆ／４）
Ｄｏ＝１ （−Ｖｒｅｆ／４＜Ｖｉｎ＜Ｖｒｅｆ／４）
Ｄｏ＝２ （Ｖｉｎ＞Ｖｒｅｆ／４）
ＭＡＤＣは、このＳＡＤＣの出力を受けて、以下の式で表わされる演算をする。
【００１１】
Ｖｏｕｔ＝２×Ｖｉｎ−（Ｄｏ−１）×Ｖｒｅｆ
ＳＡＤＣの出力Ｄｏの値は、Ｖｉｎ=±Ｖｒｅｆ/４で変わるため、ＭＡＤＣの伝達関数は、図４３に示すような折れ線の特性になる。
【００１２】
ところで、ＭＡＤＣでの演算には、誤差が生じることが知られているが、この誤差は、ＡＤＣの変換結果に悪影響を及ぼす。
【００１３】
ＭＡＤＣでの演算の誤差の原因には、オフセットエラーやゲインエラーなどがある。
オフセットエラーは、アンプのオフセット電位や、ＭＡＤＣ内のスイッチのチャージインジェクションやクロックフィードスルーが原因で発生する。現象としては、ＭＡＤＣの出力が平行移動する。通常のパイプラインＡＤＣでは、途中のステージで一度発生したオフセットエラーは、続くステージ群で、修正する方法がないので、そのまま、Ａ／Ｄ変換された結果もずれてしまう。
【００１４】
ゲインエラーは、アンプのゲインの有限性、アンプの過渡特性の不足（セトリングエラー）、ＭＡＤＣに含まれる２つの容量のミスマッチが原因で生じる。ゲインエラーが発生すると、ＭＡＤＣの出力は、図４４に示すＭＡＤＣの伝達関数のように、上下方向に伸び縮みして、伝達関数の傾きおよび伝達関数内の折返しの量が変化する。前者は、残余成分（つまり、ＭＡＤＣ出力）の大きさが変わるため、Ａ／Ｄ変換結果の傾きが変わる。後者は、図４４に示すように、ステージ内で付与するデジタル量と、ＭＡＤＣで差し引くアナログ量の間で不一致が発生するため、図４５に示すように、Ａ／Ｄ変換結果に段差が生じたりする。これら現象は、前者と異なり、図４６に示すように、ＤＮＬ（Differential non-linearity error）やＩＮＬ（Integral non-linearity error）などの直線性の特性に大きな影響を与えてしまう。
【００１５】
ディザは、図４６のような直線性の劣化、特に、ＤＮＬ(微分非直線性)の劣化の改善に非常に有効な手段である。パイプラインのディザの原理は、時間軸で、コンパレータの判定点をずらすことで、Ａ／Ｄ変換結果における段差が起こるコードを複数のポイントに拡散することである。ＡＤＣを用いる多くの系では、何らかの平均化の作用が起こるデータ処理（ノイズリダクションや、ローパスフィルタ処理など）が行われることが多い。こうした系に、複数ポイントに拡散された段差が入力されると、段差が、時間当たりの頻度に応じた平均化の処理が行われる。つまり、図４７に示すように、１つの段差が、大きさ１／拡散数の拡散数個の段差群に変換される。直線性も図４８のように向上する。
【００１６】
ところで、ディザの分割数は、多いほど、ＩＮＬもＤＮＬも滑らかになる。ただし、分割数の増加は、実現するためのハードウェアが増加するので、トレードオフが重要である。
【００１７】
一方、振幅は、ＤＮＬの値には影響がないが、ＩＮＬへの影響が大きいパラメータである。ディザの振幅は、小さいと、もとの段差の位置に近い所に分割した段差群が集中するため、マクロな目で見ると、ＡＤＣの伝達関数も、ＩＮＬも変化しては見えない。一方、振幅が大きいと、広範囲に散らばるため、図４７や図４８に示すように、完全に分割されて見える。ステージの分解能で１ＬＳＢの整数倍であれば、大きければ大きいほどよいが、入力レンジなど、他のパラメータとのバランスを考えると、振幅は１ＬＳＢが理想的である。しかし、実際には、ディザの実現方法などにより、より小さい値に制限されてしまう。大きな振幅のディザを入れることは、ディザの効果をあげる上で、重要な課題の一つといえる。
【００１８】
パイプラインＡＤＣ用のディザの実現方法の一つに、閾値ディザ(Threshold Dither)といわれる方式がある。この方式では、パイプラインＡＤＣのステージにあるＳＡＤＣの判定点をずらす機構を設ける方式である。
【００１９】
判定点をずらす方法として、ＳＡＤＣのコンパレータの参照電圧にディザを加えることが一般的である。
【００２０】
閾値ディザの特徴は、ＳＡＤＣのみにディザ成分を印加し、ＭＡＤＣにはディザを加えないことである。ディザの印加により、判定点はずれるものの、ステージが持つ冗長性の効果で、Ａ／Ｄ変換結果にディザの影響は現れない。
【００２１】
図４９は、閾値ディザ適用時のＭＡＤＣの伝達関数を表わす図である。
ＭＡＤＣは折返し点を変化させるため、図４９に示すように、加えたディザの値に応じて、左側や右側の位置に平行移動する。これにより、Ａ／Ｄ変換結果における段差の出るコードが拡散され、直線性が向上する。もちろん、ＭＡＤＣにディザが印加されていないので、入力レンジが減少することもない。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特開２０１０−２１９１８号公報
【発明の概要】
【発明が解決しようとする課題】
【００２３】
しかしながら、閾値ディザには、コンパレータのオフセットによるディザ量が制限されるという問題がある。
【００２４】
すなわち、印加するディザは、ＳＡＤＣのコンパレータのオフセット誤差と同じ扱いであるため、ディザの振幅とオフセット誤差の合計が所望の値に収まる必要がある。よって、印加するディザの振幅を制限するか、コンパレータのオフセット誤差を小さくする工夫が必要になる。前者の方法では、段差の拡散する範囲が狭まり、段差が狭い範囲で集中するため、ＩＮＬ(積分非直線性)の改善度合が低下する。後者の方法では、オフセット誤差を減らすには、素子の面積を大きくする必要があり、面積の増加を招いてしまう。
【００２５】
それゆえに、本発明の目的は、コンパレータのオフセットによるディザ量の制限を解消することができるパイプライン型Ａ／Ｄコンバータを提供することである。
【課題を解決するための手段】
【００２６】
上記課題を解決するために、本発明の一実施形態は、アナログ信号をデジタル信号に変換するパイプライン型Ａ／Ｄコンバータであって、縦列接続された複数のステージと、複数のステージのそれぞれから出力される副デジタル信号に基づいてデジタル信号を生成するエラー補正回路とを備え、複数のステージのうち少なくとも１つのステージは、Ｎビットの副デジタル信号を出力する場合に、伝達関数のステージゲインが２N-2で、且つ折返し数が２N−４、もしくは、２N−２、もしくは、２Nであり、隣接するステージとエラー補正する際にオーバーラップするビット数が２ビットである。
【発明の効果】
【００２７】
本発明の一実施形態のパイプライン型Ａ／Ｄコンバータによれば、コンパレータのオフセットによるディザ量の制限を解消することができる。
【図面の簡単な説明】
【００２８】
【図１】パイプラインＡＤＣの構成を表わす図である。
【図２】第１の実施形態のＳＡＤＣの伝達関数を表わす図である。
【図３】第１の実施形態のＭＡＤＣの伝達関数を表わす図である。
【図４】ステージのゲインが２の３タイプのＭＤＡＣの伝達関数を表わす図である。
【図５】本実施の形態のＳＡＤＣの構成を表わす図である。
【図６】本実施の形態のＭＤＡＣの構成を表わす図である。
【図７】図５に含まれる基準電圧生成部の構成を表わす図である。
【図８】図５に含まれる乱数発生源の構成を表わす図である。
【図９】図８に含まれるデコーダの真理表を表わす図である。
【図１０】オーバーラップの違いによる冗長性や、次ステージの入力レンジの違いを示す図である。
【図１１】別のオーバーラップのビットから見た冗長性を示す図である。
【図１２】第１の実施形態の変形例１のＳＡＤＣの伝達関数を表わす図である。
【図１３】第１の実施形態の変形例１のＭＤＡＣの伝達関数を表わす図である。
【図１４】ステージゲインが４のときのＳＡＤＣの伝達関数を表わす図である。
【図１５】ステージゲインが４のときのＭＡＤＣの伝達関数を表わす図である。
【図１６】ステージゲインが４のときのＳＡＤＣの構成を表わす図である。
【図１７】ステージゲインが４のときのＭＡＤＣの構成を表わす図である。
【図１８】ステージゲインが４のときの基準電圧生成部の構成を表わす図である。
【図１９】ステージゲインが４で、両端折返しのときのＳＡＤＣの伝達関数を表わす図である。
【図２０】ステージゲインが４で、両端折返しのときのＭＡＤＣの伝達関数を表わす図である。
【図２１】ステージゲインが４で、両端折返しのときのＳＡＤＣの構成を表わす図である。
【図２２】ステージゲインが４で、両端折返しのときのＭＡＤＣの構成を表わす図である。
【図２３】ステージゲインが４で、両端折返しのときのＭＡＤＣの別の構成を表わす図である。
【図２４】ステージゲインが４で、両端折返しのときの基準電圧生成部の構成を表わす図である。
【図２５】ステージゲインが４で、両端折返しのときの、差動式のＳＡＤＣの構成を表わす図である。
【図２６】ステージゲインが４で、両端折返しのときの差動式のＭＡＤＣの構成を表わす図である。
【図２７】ステージゲインが４で、両端折返しのときの差動式のＭＡＤＣの別の構成を表わす図である。
【図２８】第２の実施形態のパイプラインＡＤＣの構成を表わす図である。
【図２９】ディザ生成部の具体的な構成を表わす図である。
【図３０】第２の実施形態の変形例１のパイプラインＡＤＣの構成を表わす図である。
【図３１】ディザ生成部の具体的な構成を表わす図である。
【図３２】第２の実施形態の変形例２のパイプラインＡＤＣの構成を表わす図である。
【図３３】第３の実施形態の基準電圧生成部の構成を表わす図である。
【図３４】従来のＭＡＤＣの伝達曲線を表わす図である。
【図３５】従来のパイプラインＡＤＣの入出力特性を表わす図である。
【図３６】従来のディザを適用したときのＩＮＬのカーブのイメージを表わす図である。
【図３７】第４の実施形態のステージの構成を表わす図である。
【図３８】第４の実施形態のＭＡＤＣの伝達曲線を表わす図である。
【図３９】第４の実施形態のパイプラインＡＤＣの入出力特性を表わす図である。
【図４０】第４の実施形態のディザを適用したときのＩＮＬのカーブのイメージを表わす図である。
【図４１】一般的なパイプラインＡＤＣの構成を示す図である。
【図４２】１．５ビットステージのＳＡＤＣの伝達関数を表わす図である。
【図４３】１．５ビットステージのＭＡＤＣの伝達関数を表わす図である。
【図４４】従来のＭＡＤＣの伝達関数を表わす図である。
【図４５】従来のＡ／Ｄ変換結果を表わす図である。
【図４６】従来のＤＮＬとＩＮＬを表わす図である。
【図４７】Ａ／Ｄ変換結果を表わす図である。
【図４８】ＤＮＬとＩＮＬを表わす図である。
【図４９】閾値ディザ適用時のＭＡＤＣの伝達関数を表わす図である。
【発明を実施するための形態】
【００２９】
以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
本実施の形態では、従来の閾値ディザに対して、以下の点を改善する。
【００３０】
（１） ステージのゲインはそのままで、折り返し数を増やし、出力振幅を小さくする。
【００３１】
（２） 折返し数を増やした分、オーバーラップビット数を増やす。
これにより、以下のような効果がある。
【００３２】
（１） 振幅１ＬＳＢのディザを印加できる。
（２） コンパレータの精度を向上させる必要がない。
【００３３】
（３） ステージゲインに変更がないため、ＭＤＡＣのアンプの特性をあげる必要がない。
【００３４】
図１は、パイプラインＡＤＣの構成を表わす図である。
図１に示すように、パイプラインＡＤＣ１００は、複数段のステージと、デジタルエラー補正回路１０１とを備える。
【００３５】
各ステージは、ＳｕｂＡＤＣ（ＳＡＤＣ）１０３と、ＭＤＡＣ１０４とを備える。
デジタルエラー補正回路１０１は、複数のステージのそれぞれから出力される副デジタル信号に基づいてデジタル信号を生成する。
【００３６】
図２は、第１の実施形態のＳＡＤＣの伝達関数を表わす図である。図３は、第１の実施形態のＭＡＤＣの伝達関数を表わす図である。
【００３７】
ＳＡＤＣは、入力電圧Ｖｉｎに対し、±Ｖｒｅｆ×３／８、±Ｖｒｅｆ／８の点に判定点があり、出力Ｄｏは、以下の式で表わされる。
【００３８】
Ｄｏ＝０ （Ｖｉｎ＜−Ｖｒｅｆ×３／８）
Ｄｏ＝１ （−Ｖｒｅｆ×３／８＜Ｖｉｎ＜−Ｖｒｅｆ×８）
Ｄｏ＝２ （−Ｖｒｅｆ／８＜Ｖｉｎ＜Ｖｒｅｆ／８）
Ｄｏ＝３ （Ｖｒｅｆ／８＜Ｖｉｎ＜Ｖｒｅｆ×３／８）
Ｄｏ＝４ （Ｖｒｅｆ×３／８＜Ｖｉｎ）
ＳＡＤＣの出力Ｄｏの値は、±Ｖｒｅｆ×３／８、±Ｖｒｅｆ／８で変わるため、ＭＡＤＣの伝達関数は、図３に示すような折れ線の特性になる。
【００３９】
（１）および（２）の効果により、図４２、図４３に比べ、冗長性が増加したため、ＳＡＤＣのコンパレータの判定点が±３/８×Ｖｒｅｆまでずれても、Ａ／Ｄ変換結果に影響はない。
【００４０】
ディザとして、１ＬＳＢ分、つまり、折返しと折返しの区間分の振幅を与えると、最も効率よくＩＮＬが改善することができる。
【００４１】
図２および図３の場合、１ＬＳＢ＝Ｖｒｅｆ/４であるため、±Ｖｒｅｆ/８のディザを与えることができればよい。図２および図３の場合、±３/８×Ｖｒｅｆだけ判定点がずれてもＡ／Ｄ変換結果に影響がない。これは、１ＬＳＢのディザを与えるのに十分であるだけでなく、ＳＡＤＣのコンパレータのオフセット誤差が±Ｖｒｅｆ/４まで許容できることを意味する。許容できるオフセット誤差は、折返し数を増やす前の、図４２、図４３の場合と同じ値であるため、折返し数を増加させることによって、コンパレータの精度向上の必要性がない。コンパレータを高精度化させるためにには、面積および電流を共に増加する必要があることから、これを回避できる意義は大きい。
【００４２】
次に、さらに詳細に冗長性について説明する。
図４は、ステージのゲインが２の３タイプのＭＤＡＣの伝達関数を表わす図である。
【００４３】
図４に示すように、古典的な１ビットのステージでは、入力幅である２Ｖｒｅｆの半分の位置、つまり、Ｖｉｎ＝０のところで、２Ｖｒｅｆ分が折り返されている。折返し前に０にあたる１ＬＳＢ分、折返し後に１にあたる１ＬＳＢ分がぴったり割り振られている。±Ｖｒｅｆを超えるステージの出力は、後のステージの入力レンジを超えるため受け付けられないため、ステージ出力は±Ｖｒｅｆ以内に入る必要がある。１ビットステージの出力は、Ｖｉｎ＝０時に、±Ｖｒｅｆぴったりとなっており、冗長性がない。
【００４４】
これに対し、一般的な１．５ビットのステージでは、折返し数を２つに増やすことで、１回あたりの折返し数を１ビットステージの半分のＶｒｅｆ分としている。１つ目の折返しが−Ｖｒｅｆ/２≦Ｖｉｎ≦０の範囲にあり、２つ目の折返しが０≦Ｖｉｎ≦−Ｖｒｅｆ/２の範囲にあれば、ステージの出力は±Ｖｒｅｆ以内に収まる。つまり、一般的な１．５ビット ステージは、それぞれの折返しについて、Ｖｒｅｆ/２の幅で冗長性を持っている。
【００４５】
本実施の形態のステージでは、折返し数を４つに増やすことで、１回あたりの折返し数を１ビットステージの１/４のＶｒｅｆ/２分としている。
【００４６】
１つ目の折返しが−３/８×Ｖｒｅｆ≦Ｖｉｎ≦０の範囲にあり、２つ目の折返しが−Ｖｒｅｆ/４≦Ｖｉｎ≦Ｖｒｅｆ/８の範囲にあり、３つ目の折返しが−Ｖｒｅｆ/８≦Ｖｉｎ≦Ｖｒｅｆ/４にあり、４つ目の折返しが０≦Ｖｉｎ≦３/８×Ｖｒｅｆの範囲にあれば、ステージの出力は±Ｖｒｅｆ以内に収まる。つまり、本実施の形態では、ステージは、３/４×Ｖｒｅｆの幅で冗長性を持っている。
【００４７】
１ビットステージの１ＬＳＢを基準に考えると、冗長性は、１ビットＭＤＡＣでは０ＬＳＢ、１．５ビットＭＤＡＣでは０.５ＬＳＢ、本実施の形態のＭＤＡＣでは０.７５ＬＳＢ分ある。
【００４８】
これらは、デジタル出力のオーバーラップ分にも対応している。１ビットステージでは、オーバーラップ分はないが、１．５ビットステージでは１ビット分オーバーラップしており、整数部１ビット＋小数部１ビットである。本実施の形態のステージでは、２ビットオーバーラップしており、整数部１ビット＋小数部２ビットである。オーバーラップ分が多いほど、補正能力が上がっていることが分かる。
【００４９】
図５は、本実施の形態のＳＡＤＣの構成を表わす図である。
ＳＡＤＣ１０３は、アナログ信号または前段のステージから出力される副アナログ信号の大きさに応じた副デジタル信号を生成して、エラー補正回路に出力するともに、アナログ信号または前段のステージから出力される副アナログ信号の大きさに応じた電圧選択信号を生成する。
【００５０】
図５に示すように、このＳＡＤＣ１０３は、乱数発生源１０５と、基準電圧生成部１０６と、比較器１１０，１１１，１１２，１１３と、ＭＤＡＣ用デコーダ１０８，１０９と、エンコーダ１１４とを備える。
【００５１】
乱数発生源１０５は、基準電圧生成部１０６に乱数を与える。
基準電圧生成部１０６は、乱数発生源１０５の乱数に基づいて、複数の基準電圧Ｖｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３，Ｖｒｅｆ４を生成する。基準電圧Ｖｒｅｆ４の大きさは、３／８Ｖｒｅｆから±αだけずれた電圧である。基準電圧Ｖｒｅｆ３の大きさは、１／８Ｖｒｅｆから±αだけずれた電圧である。基準電圧Ｖｒｅｆ２の大きさは、−１／８Ｖｒｅｆから±αだけずれた電圧である。基準電圧Ｖｒｅｆ１の大きさは、−３／８Ｖｒｅｆから±αだけずれた電圧である。
【００５２】
比較器１１０は、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆ４の大きさを比較して、比較結果をＭＡＤＣ用デコーダ１０８へ出力する。比較器１１１は、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆ３の大きさを比較して、比較結果をＭＡＤＣ用デコーダ１０８へ出力する。比較器１１２は、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆ２の大きさを比較して、比較結果をＭＡＤＣ用デコーダ１０９へ出力する。比較器１１３は、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆ１の大きさを比較して、比較結果をＭＡＤＣ用デコーダ１０９へ出力する。
【００５３】
この入力電圧Ｖｉｎは、このＳＡＤＣ１０３がステージ２〜ステージ８のＳＡＤＣ１０３の場合には、前ステージのＭＤＡＣ１０４の出力電圧（副アナログ信号）であり、このＳＡＤＣ１０３がステージ１のＳＡＤＣ１０３の場合には、パイプラインＡＤＣ１００に入力されたアナログ入力電圧（アナログ信号）である。
【００５４】
エンコーダ１１４は、比較器１１０，１１１，１１２，１１３の比較結果に応じた４ビットのデジタルデータ（副デジタル信号）を出力する。
【００５５】
ＭＡＤＣ用デコーダ１０８，１０９は、比較結果に応じた電圧選択信号ＳＷ２ａ〜ＳＷ２ｆを生成する。
【００５６】
ＭＡＤＣ用デコーダ１０８は、比較器１１０，１１０の比較結果に応じて、電圧選択信号ＳＷ２ａ，２ｂ，２ｃのいずれか１つを「Ｈ」レベルに活性化し、残りを「Ｌ」レベルに非活性化する。
【００５７】
ＭＡＤＣ用デコーダ１０９は、比較器１１２，１１３の比較結果に応じて、電圧選択信号ＳＷ２ｄ，２ｅ，２ｆのいずれか１つを「Ｈ」レベルに活性化し、残りを「Ｌ」レベルに非活性化する。
【００５８】
図６は、本実施の形態のＭＤＡＣの構成を表わす図である。
ＭＡＤＣ１０４は、入力電圧Ｖｉｎと、ＳＡＤＣ１０３で生成された電圧選択信号ＳＷ２ａ〜ＳＷ２ｆに応じて入力される電圧（＋Ｖｒｅｆ、０、−Ｖｒｅｆ）に応じた副アナログ信号を生成して、次段のステージに出力する。
【００５９】
図６に示すように、このＭＡＤＣは、複数のスイッチ２６３〜２７２と、容量Ｃｉ１，Ｃｉ２と、容量２６１，２６２とを備える。
【００６０】
容量Ｃｉ１は、増幅器１１５の第１の入力に接続されるとともに、スイッチ２６３を介して入力電圧Ｖｉｎに接続され、スイッチ２６７を介して第１の電圧（＋Ｖｒｅｆ）に接続され、スイッチ２６８を介して第２の電圧（０Ｖ）に接続され、スイッチ２６９を介して第３の電圧（−Ｖｒｅｆ）に接続される。
【００６１】
容量Ｃｉ２は、増幅器１１５の第１の入力に接続されるとともに、スイッチ２６４を介して入力電圧Ｖｉｎに接続され、スイッチ２７０を介して第１の電圧（＋Ｖｒｅｆ）に接続され、スイッチ２７１を介して第２の電圧（０Ｖ）に接続され、スイッチ２７２を介して第３の電圧（−Ｖｒｅｆ）に接続される。
【００６２】
増幅器１１５の第１の入力と、出力とは、並列接続された容量２６１，２６２とスイッチ２６５を介して接続される。また、増幅器１１５の出力は、スイッチ２６５，２７３を介して入力電圧Ｖｉｎと接続される。
【００６３】
増幅器１１５の第１の入力と第２の入力とは、スイッチ２６６を介して接続される。増幅器１１５の第２の入力は、電源に接続される。
【００６４】
スイッチ２６７，２６８，２６９は、それぞれ電圧選択信号ＳＷ２ａ、ＳＷ２ｂ、ＳＷ２ｃによって制御される。
【００６５】
スイッチ２７０，２７１，２７２は、それぞれ電圧選択信号ＳＷ２ｄ、ＳＷ２ｅ、ＳＷ２ｆによって制御される。
【００６６】
スイッチ２６３，２６４，２６６，２７３は、スイッチ信号ＳＷ１によって制御される。スイッチ２６５は、スイッチ信号ＳＷ２によって制御される。
【００６７】
増幅器１１５は、次段のステージに副アナログ信号（Ｖｏｕｔ）を出力する。
図７は、図５に含まれる基準電圧生成部の構成を表わす図である。
【００６８】
図７に示すように、基準電圧生成部１０６は、基準となる２つの電位間（＋Ｖｒｅｆ、−Ｖｒｅｆ）を直列に接続した複数の抵抗Ｒと、複数の抵抗Ｒによって基準となる２つの電位間を内分した電位を出力する複数の端子Ｔ１〜Ｔ２０と、スイッチ回路５０１〜５０４とを備える。
【００６９】
複数の端子Ｔ１〜Ｔ２０は、第１グループの端子Ｔ１〜Ｔ５、第２グループの端子Ｔ６〜Ｔ１０、第３グループの端子Ｔ１１〜Ｔ１５、第４グループの端子Ｔ１６〜Ｔ２０に分類される。
【００７０】
スイッチ回路５０１は、第１グループに対して設けられ、スイッチ信号ＳＷ［０］〜ＳＷ［４］に基づいて、第１グループの端子のいずれかの端子を選択して、選択した端子の電位を基準電圧Ｖｒｅｆ４として出力する。
【００７１】
スイッチ回路５０２は、第２グループに対して設けられ、スイッチ信号ＳＷ［０］〜ＳＷ［４］に基づいて、第２グループの端子のいずれかの端子を選択して、選択した端子の電位を基準電圧Ｖｒｅｆ３として出力する。
【００７２】
スイッチ回路５０３は、第３グループに対して設けられ、スイッチ信号ＳＷ［０］〜ＳＷ［４］に基づいて、第３グループの端子のいずれかの端子を選択して、選択した端子の電位を基準電圧Ｖｒｅｆ２として出力する。
【００７３】
スイッチ回路５０４は、第４グループに対して設けられ、スイッチ信号ＳＷ［０］〜ＳＷ［４］に基づいて、第４グループの端子のいずれかの端子を選択して、選択した端子の電位を基準電圧Ｖｒｅｆ１として出力する。
【００７４】
図８は、図５に含まれる乱数発生源の構成を表わす図である。
乱数発生源１０５は、循環的に接続される複数のフリップフロップ１１１，１１２，１１３と、論理回路２５１と、デコーダ１１４とからなる。乱数発生源１０５は、時間によって変化する乱数値を基にして、基準電圧生成部１０６内の複数のスイッチを制御するスイッチ信号ＳＷ［０］〜ＳＷ［４］を生成する。
【００７５】
図９は、図８に含まれるデコーダの真理表を表わす図である。
入力が「ａｂｃ」とは、フリップフロップ１１１の出力が「ａ」で、フリップフロップ１１２の出力が「ｂ」で、フリップフロップ１１３の出力が「ｃ」であることを表わす。
【００７６】
入力が「００１」の場合には、スイッチ信号ＳＷ［０］のみがハイレベルに活性化され、その他のスイッチ信号ＳＷ［１］〜ＳＷ［４］は、ロウレベルに非活性化される。入力が「０１０」の場合には、スイッチ信号ＳＷ［１］のみがハイレベルに活性化され、その他のスイッチ信号ＳＷ［０］、ＳＷ［２］〜ＳＷ［４］は、ロウレベルに非活性化される。入力が「０１１」の場合には、スイッチ信号ＳＷ［２］のみがハイレベルに活性化され、その他のスイッチ信号ＳＷ［０］、ＳＷ［１］、ＳＷ［３］、ＳＷ［４］は、ロウレベルに非活性化される。入力が「１００」の場合には、スイッチ信号ＳＷ［３］のみがハイレベルに活性化され、その他のスイッチ信号ＳＷ［０］〜ＳＷ［２］、ＳＷ［４］は、ロウレベルに非活性化される。入力が「１１０」の場合には、スイッチ信号ＳＷ［４］のみがハイレベルに活性化され、その他のスイッチ信号ＳＷ［０］〜ＳＷ［３］は、ロウレベルに非活性化される。
【００７７】
（比較）
次に、従来文献である特許文献１（特開２０１０−２１９１８号公報）に記載された方式との相違点を説明する。
【００７８】
特許文献１では、アンプの帰還率を上昇させるために、折返し数やビット数を変化させない状態で、ステージのゲインを１/２などに緩和している。これに対して、本実施の形態では、ステージのゲインは変化させず、折返し数を約２倍に増加させ、コンパレータの判定点のずれに対する耐性を強化している。ＭＤＡＣの出力振幅で限定すると、同じように、１/２になっているが、その目的は大きく異なる。
【００７９】
本実施の形態と特許文献１との違いをまとめると、以下のとおりである。
（ａ） 特許文献１では、ステージゲインが変化するが、本実施の形態では、ステージのゲインは変化しない。
【００８０】
（ｂ） 特許文献１では、アンプの帰還率を緩和しているが、本実施の形態では、アンプの帰還率は緩和しない。これは、特許文献１では、アンプの精度と電力特性を優先させているためである。
【００８１】
（ｃ） 特許文献１では、折返し数（ＳＡＤＣのビット数）は変化させないが、本実施の形態は、折返し数（ビット数）を増加している。
【００８２】
（ｄ） 特許文献１では、コンパレータの精度は悪化しているが、本実施の形態では変化しない。本実施の形態は、コンパレータの精度を優先している。
【００８３】
（ｅ） 特許文献１では、コンパレータ数は変わらないが、本実施の形態では、コンパレータ数は２倍程度に増加する。
【００８４】
図１０は、オーバーラップの違いによる冗長性や、次ステージの入力レンジの違いを示す図である。
【００８５】
特許文献１では、次のステージとのＳＡＤＣ出力のオーバーラップは１ビットであるが、本実施の形態では、２ビットである。
【００８６】
また、特許文献１では、自ステージの出力振幅半減に合わせて、次のステージの入力レンジは、１/２に狭める必要がある。一方、本実施の形態では、オーバーラップが１ビット多いことを利用することで、オーバーラップ１ビットでは表現できなかった、−Ｖｒｅｆ〜＋Ｖｒｅｆのすべての出力を表現できる。
【００８７】
図１１は、別のオーバーラップのビットから見た冗長性を示す図である。
図１１の左は、本実施の形態で、右は特許文献１である。どちらも、３ビットで、１ＬＳＢの大きさは変わらない。次ステージとオーバーラップしている部分は、自ステージと次ステージの組み合わせで表現することができ、自ステージの結果により、次ステージが追従することを考えると、自ステージは、オーバーラップのビット分、表現の自由性があるといえる。図１１の右（特許文献１）では、１ビットオーバーラップしているので、１ＬＳＢ分表現の自由があるといえる。これに対し、左（本実施の形態）では、２ビットオーバーラップしているので、０〜３と表現の範囲が広がり、３ＬＳＢ分表現の自由がある。よって、本実施の形態では、特許文献１に対し、２ＬＳＢ分多くずれても冗長性のおかげで破綻せずに正しい表現ができる。このずれ分を、ディザやコンパレータのオフセットで利用できるため、コンパレータの精度を高めずとも、大きなディザを印加できる。
【００８８】
（効果）
以上のように、本実施の形態によれば、閾値ディザが持つ利点の多くを継承しながら、コンパレータのオフセットによるディザ量の制限を解消し、直線性の改善を図ることができる。
【００８９】
本実施の形態では、ステージ８を除く各ステージが３ビットの副デジタル信号を出力し、伝達関数のゲインが２で、折返し数が４で、隣接するステージとエラー補正する際にオーバーラップするビット数が２ビットである。
【００９０】
［第１の実施形態の変形例１］
図１２は、第１の実施形態の変形例１のＳＡＤＣの伝達関数を表わす図である。図１３は、第１の実施形態の変形例１のＭＤＡＣの伝達関数を表わす図である。
【００９１】
ＳＡＤＣは、入力電圧Ｖｉｎに対し、±Ｖｒｅｆ／４、±Ｖｒｅｆ／２の点に判定点があり、出力Ｄｏは、以下の式で表わされる。
【００９２】
Ｄｏ＝０ （Ｖｉｎ＜−Ｖｒｅｆ／２）
Ｄｏ＝１ （−Ｖｒｅｆ／２＜Ｖｉｎ＜−Ｖｒｅｆ／４）
Ｄｏ＝２ （−Ｖｒｅｆ／４＜Ｖｉｎ＜０）
Ｄｏ＝３ （０＜Ｖｉｎ＜Ｖｒｅｆ／４）
Ｄｏ＝４ （Ｖｒｅｆ／４＜Ｖｉｎ＜Ｖｒｅｆ／２）
Ｄｏ＝５ （Ｖｒｅｆ／２＜Ｖｉｎ）
ＳＡＤＣの出力Ｄｏの値は、±Ｖｒｅｆ／４、±Ｖｒｅｆ／２で変わるため、ＭＡＤＣの伝達関数は、図１３に示すような折れ線の特性になる。
【００９３】
本変形例では、ステージ８を除く各ステージが３ビットの副デジタル信号を出力し、伝達関数のゲインが２で、折返し数が５で、隣接するステージとエラー補正する際にオーバーラップするビット数が２ビットである。
【００９４】
［第１の実施形態の変形例２］
第１の実施形態では、ステージのゲインが２であったが、本変形例は、ステージのゲインが４の場合を説明する。
【００９５】
図１４は、ステージゲインが４のときのＳＡＤＣの伝達関数を表わす図である。図１５は、ステージゲインが４のときのＭＡＤＣの伝達関数を表わす図である。
【００９６】
ＳＡＤＣは、入力電圧Ｖｉｎに対し、±Ｖｒｅｆ×１１／１６、±Ｖｒｅｆ×９／１６、±Ｖｒｅｆ×７／１６、±Ｖｒｅｆ×５／１６、±Ｖｒｅｆ×３／１６、±Ｖｒｅｆ×１／１６の点に判定点があり、出力Ｄｏは、以下の式で表わされる。
【００９７】
Ｄｏ＝０ （Ｖｉｎ＜−Ｖｒｅｆ×１１／１６）
Ｄｏ＝１ （−Ｖｒｅｆ×１１／１６＜Ｖｉｎ＜−Ｖｒｅｆ×９／１６）
Ｄｏ＝２ （−Ｖｒｅｆ×９／１６＜Ｖｉｎ＜−Ｖｒｅｆ×７／１６）
Ｄｏ＝３ （−Ｖｒｅｆ×７／１６＜Ｖｉｎ＜−Ｖｒｅｆ×５／１６）
Ｄｏ＝４ （−Ｖｒｅｆ×５／１６＜Ｖｉｎ＜−Ｖｒｅｆ×３／１６）
Ｄｏ＝５ （−Ｖｒｅｆ×３／１６＜Ｖｉｎ＜−Ｖｒｅｆ×１／１６）
Ｄｏ＝６ （−Ｖｒｅｆ×１／１６＜Ｖｉｎ＜Ｖｒｅｆ×１／１６）
Ｄｏ＝７ （Ｖｒｅｆ×１／１６＜Ｖｉｎ＜Ｖｒｅｆ×３／１６）
Ｄｏ＝８ （Ｖｒｅｆ×３／１６＜Ｖｉｎ＜Ｖｒｅｆ×５／１６）
Ｄｏ＝９ （Ｖｒｅｆ×５／１６＜Ｖｉｎ＜Ｖｒｅｆ×７／１６）
Ｄｏ＝１０ （Ｖｒｅｆ×７／１６＜Ｖｉｎ＜Ｖｒｅｆ×９／１６）
Ｄｏ＝１１ （Ｖｒｅｆ×９／１６＜Ｖｉｎ＜Ｖｒｅｆ×１１／１６）
Ｄｏ＝１２ （Ｖｒｅｆ×１１／１６＜Ｖｉｎ）
ＳＡＤＣの出力Ｄｏの値は、Ｖｒｅｆ×１１／１６、±Ｖｒｅｆ×９／１６、±Ｖｒｅｆ×７／１６、±Ｖｒｅｆ×５／１６、±Ｖｒｅｆ×３／１６、±Ｖｒｅｆ×１／１６で変わるため、ＭＡＤＣの伝達関数は、図１５に示すような折れ線の特性になる。
【００９８】
図１６は、ステージゲインが４のときのＳＡＤＣの構成を表わす図である。図１７は、ステージゲインが４のときのＭＡＤＣの構成を表わす図である。図１８は、ステージゲインが４のときの基準電圧生成部の構成を表わす図である。
【００９９】
本変形例では、ステージ８を除く各ステージが４ビットの副デジタル信号を出力し、伝達関数のゲインが４で、折返し数が１２で、隣接するステージとエラー補正する際にオーバーラップするビット数が２ビットである。
【０１００】
［第１の実施形態の変形例３］
本変形例は、第１の実施形態の変形例２をさらに変形して、折返し数が増加させたものである。
【０１０１】
図１９は、ステージゲインが４で、両端折返しのときのＳＡＤＣの伝達関数を表わす図である。図２０は、ステージゲインが４で、両端折返しのときのＭＡＤＣの伝達関数を表わす図である。
【０１０２】
ＳＡＤＣは、入力電圧Ｖｉｎに対し、±Ｖｒｅｆ×１１／１６、±Ｖｒｅｆ×９／１６、±Ｖｒｅｆ×７／１６、±Ｖｒｅｆ×５／１６、±Ｖｒｅｆ×３／１６、±Ｖｒｅｆ×１／１６の点に判定点があり、出力Ｄｏは、以下の式で表わされる。
【０１０３】
Ｄｏ＝−２ （Ｖｉｎ＜−Ｖｒｅｆ×１５／１６）
Ｄｏ＝−１ （−Ｖｒｅｆ×１５／１６＜Ｖｉｎ＜−Ｖｒｅｆ×１３／１６）
Ｄｏ＝０ （−Ｖｒｅｆ×１３／１６＜Ｖｉｎ＜−Ｖｒｅｆ×１１／１６）
Ｄｏ＝１ （−Ｖｒｅｆ×１１／１６＜Ｖｉｎ＜−Ｖｒｅｆ×９／１６）
Ｄｏ＝２ （−Ｖｒｅｆ×９／１６＜Ｖｉｎ＜−Ｖｒｅｆ×７／１６）
Ｄｏ＝３ （−Ｖｒｅｆ×７／１６＜Ｖｉｎ＜−Ｖｒｅｆ×５／１６）
Ｄｏ＝４ （−Ｖｒｅｆ×５／１６＜Ｖｉｎ＜−Ｖｒｅｆ×３／１６）
Ｄｏ＝５ （−Ｖｒｅｆ×３／１６＜Ｖｉｎ＜−Ｖｒｅｆ×１／１６）
Ｄｏ＝６ （−Ｖｒｅｆ×１／１６＜Ｖｉｎ＜Ｖｒｅｆ×１／１６）
Ｄｏ＝７ （Ｖｒｅｆ×１／１６＜Ｖｉｎ＜Ｖｒｅｆ×３／１６）
Ｄｏ＝８ （Ｖｒｅｆ×３／１６＜Ｖｉｎ＜Ｖｒｅｆ×５／１６）
Ｄｏ＝９ （Ｖｒｅｆ×５／１６＜Ｖｉｎ＜Ｖｒｅｆ×７／１６）
Ｄｏ＝１０ （Ｖｒｅｆ×７／１６＜Ｖｉｎ＜Ｖｒｅｆ×９／１６）
Ｄｏ＝１１ （Ｖｒｅｆ×９／１６＜Ｖｉｎ＜Ｖｒｅｆ×１１／１６）
Ｄｏ＝１２ （Ｖｒｅｆ×１１／１６＜Ｖｉｎ＜Ｖｒｅｆ×１３／１６）
Ｄｏ＝１３ （Ｖｒｅｆ×１３／１６＜Ｖｉｎ＜Ｖｒｅｆ×１５／１６）
Ｄｏ＝１４ （Ｖｒｅｆ×１５／１６＜Ｖｉｎ）
ＳＡＤＣの出力Ｄｏの値は、Ｖｒｅｆ×１５／１６、Ｖｒｅｆ×１３／１６、Ｖｒｅｆ×１１／１６、±Ｖｒｅｆ×９／１６、±Ｖｒｅｆ×７／１６、±Ｖｒｅｆ×５／１６、±Ｖｒｅｆ×３／１６、±Ｖｒｅｆ×１／１６で変わるため、ＭＡＤＣの伝達関数は、図１４に示すような折れ線の特性になる。
【０１０４】
本変形例では、ステージ８を除く各ステージが４ビットの副デジタル信号を出力し、伝達関数のゲインが４で、折返し数が１６で、隣接するステージとエラー補正する際にオーバーラップするビット数が２ビットである。
【０１０５】
図２１は、ステージゲインが４で、両端折返しのときのＳＡＤＣの構成を表わす図である。図２２は、ステージゲインが４で、両端折返しのときのＭＡＤＣの構成を表わす図である。図２３は、ステージゲインが４で、両端折返しのときのＭＡＤＣの別の構成を表わす図である。図２４は、ステージゲインが４で、両端折返しのときの基準電圧生成部の構成を表わす図である。
【０１０６】
［第１の実施形態の変形例４］
本変形例は、第１の実施形態の変形例３をさらに変形して、差動化したものである。
【０１０７】
図２５は、ステージのゲインが４で、両端折返しのときの、差動式のＳＡＤＣの構成を表わす図である。図２６は、ステージゲインが４で、両端折返しのときの差動式のＭＡＤＣの構成を表わす図である。図２７は、ステージゲインが４で、両端折返しのときの差動式のＭＡＤＣの別の構成を表わす図である。
【０１０８】
［第１の実施形態の変形例５］
一般に、最後の段を除くステージがＮビットの副デジタル信号を出力する場合に、伝達関数のステージゲインが２N-2で、且つ折返し数が２N−４、もしくは、２N−２、もしくは、２Nとするか、あるいは、伝達関数のステージゲインが２N-k-2で、且つ折返し数が２N-k−４、もしくは、２N-k−２、もしくは、２N-kとすることができる。ただし、整数Ｋが０≦Ｋ≦Ｎ−３の関係を有しており、隣接するステージとエラー補正する際にオーバーラップするビット数が２ビットである。
【０１０９】
［第２の実施形態］
第１の実施形態では、ディザの発生を基準電圧生成回路で行っているが、第２の実施形態では、ＳＡＤＣの入力にディザを印加する。
【０１１０】
図２８は、第２の実施形態のパイプラインＡＤＣの構成を表わす図である。
図２８に示すように、パイプラインＡＤＣは、ディザ生成部１０２と、加算部４１０と、ＳＡＤＣ１０３と、ＭＡＤＣ１０４とを備える。
【０１１１】
第２の実施形態では、ＳＡＤＣ１０３内の基準電圧生成部は、基準電圧Ｖｒｅｆ４として３／８Ｖｒｅｆを出力し、基準電圧Ｖｒｅｆ３として１／８Ｖｒｅｆを出力し、基準電圧Ｖｒｅｆ２として−１／８Ｖｒｅｆを出力し、基準電圧Ｖｒｅｆ１として−３／８Ｖｒｅｆを出力する。
【０１１２】
図２９は、ディザ生成部の具体的な構成を表わす図である。
ディザ生成部１０１は、乱数発生回路４１１と、ＤＡＣ（Digital to Analog Converter）４１２とを備える。
【０１１３】
乱数発生回路４１１は、時間によって変化する乱数値を生成する。
ＤＡＣ４１２は、生成されたランダムな数値をアナログ信号に変換する。
【０１１４】
加算部４１０は、ＤＡＣ４０２の出力とステージの入力電圧Ｖｉｎとを加算して、ＳＡＤＣ１０３に出力する。
【０１１５】
この入力電圧Ｖｉｎは、このＳＡＤＣ１０３がステージ２〜ステージ８のＳＡＤＣ１０３の場合には、前ステージのＭＤＡＣ１０４の出力電圧であり、このＳＡＤＣ１０３がステージ１のＳＡＤＣ１０３の場合には、パイプラインＡＤＣ１００に入力されたアナログ入力電圧である。
【０１１６】
［第２の実施形態の変形例１］
本変形例は、第２の実施形態とは異なるディザ生成に関するものである。本変形例では、ＳＡＤＣ１０３を用いてディザを生成する。
【０１１７】
図３０は、第２の実施形態の変形例１のステージの構成を表わす図である。
図３１は、ディザ生成部の具体的な構成を表わす図である。
【０１１８】
図３１に示すように、ＳＡＤＣ１０３内にある基準電圧生成部の複数の端子の出力がセレクタ４２３に接続される。
【０１１９】
セレクタ４２３は、乱数発生回路４２１から出力される乱数値に従って、入力された複数の端子の出力のいずれかを選択して、選択した端子の出力電圧を加算部４１０へ出力する。
【０１２０】
加算部４１０は、セレクタ４２３の出力とステージの入力電圧Ｖｉｎとを加算して、ＳＡＤＣ１０３に出力する。
【０１２１】
［第２の実施形態の変形例２］
本変形例は、第２の実施形態および変形例１とは異なるディザ生成に関するものである。本変形例では、素子ノイズを用いてディザを生成する。
【０１２２】
図３２は、第２の実施形態の変形例２のパイプラインＡＤＣの構成を表わす図である。
図３２に示すように、ディザ生成部４３０は、素子雑音発生源４３１と、増幅器４３２とを備える。
【０１２３】
素子雑音発生源４３１は、素子ノイズを発生する。増幅器４３２は、素子ノイズを増幅する。
【０１２４】
加算部４１０は、増幅された素子ノイズと、ステージの入力電圧Ｖｉｎとを加算して、ＳＡＤＣ１０３に出力する。
【０１２５】
本変位例では、素子ノイズを用いることによって連続した数値が入力されるため、分割数が無限大となり、より滑らかな結果を得ることができる。
【０１２６】
［第３の実施形態］
第３の実施形態は、第１の実施形態の基準電圧生成部を変形させたものである。
【０１２７】
本実施の形態ＳＡＤＣ１０３は、図５のＳＡＤＣと同様の構成を有する。
乱数発生源１０５は、第１の実施形態と同様に、図８の構成を有する。乱数発生源１０５は、時間によって変化する乱数値を基にして、基準電圧生成部１０６内の複数のスイッチを制御するスイッチ信号ＳＷ［０］〜ＳＷ［４］を生成する。
【０１２８】
図３３は、第３の実施形態の基準電圧生成部の構成を表わす図である。
この基準電圧生成部は、第１の電位（Ｖ１）と第２の電位（Ｖ２）間を直列に接続した複数の抵抗Ｒと、第１の電位（Ｖ１）と基準電圧（＋Ｖｒｅｆ）との間に接続された複数の抵抗Ｒと、第２の電位（Ｖ２）と基準電圧（−Ｖｒｅｆ）との間に接続された複数の抵抗Ｒと、複数の基準電圧Ｖｒｅｆ４、Ｖｒｅｆ３、Ｖｒｅｆ２、Ｖｒｅｆ１を出力する端子と、スイッチ回路６２１，６２２とを備える。
【０１２９】
スイッチ回路６２１は、それぞれがスイッチ信号ＳＷ［０］〜ＳＷ［４］によって制御される複数のスイッチを備える。各スイッチは、基準電圧（＋Ｖｒｅｆ）と第１の電位（Ｖ１）との間の経路を内分する端子と接続する。したがって、スイッチ回路６２１にスイッチ信号ＳＷ［０］〜ＳＷ［４］を与えることによって、第１の電位（Ｖ１）が設定される。
【０１３０】
スイッチ回路６２２は、それぞれがスイッチ信号ＳＷ［０］〜ＳＷ［４］によって制御される複数のスイッチを備える。各スイッチは、基準電圧（−Ｖｒｅｆ）と第２の電位（Ｖ２）との間の経路を内分する端子と接続する。したがって、スイッチ回路６２２にスイッチ信号ＳＷ［０］〜ＳＷ［４］を与えることによって、第２の電位（Ｖ２）が設定される。
【０１３１】
本実施の形態では、第１の実施形態と同様に、ディザの発生を基準電圧生成回路で行うが、第１の実施形態のように、ラダー抵抗に多くのタップを設けるのではなく、図３３に示すように、基準電圧に接続する抵抗の抵抗値をスイッチで変化させ、タップの内分点をずらすことによって、ディザの値を切替えることができる。
【０１３２】
［第４の実施形態］
本実施の形態は、ＳＡＤＣの出力にＤＥＭ論理回路を加えることで、各折返し間の段差のミスマッチを平均化し、ＩＮＬの改善を図る。
【０１３３】
図３４は、ＭＡＤＣの伝達曲線を表わす図である。
図３４に示すように、ＡＤＣの判定点での折返し量に異なる部分が存在し、全体的にうねっているように見える。
【０１３４】
図３５は、従来のパイプラインＡＤＣの入出力特性を表わす図である。
図３５に示すように、ディザなしの入出力特性では、発生する段差の大きさが場所ごとに異なる。
【０１３５】
これに対して、ディザを適用した場合には、段差が拡散するが、理想的な直線からはずれる。
【０１３６】
図３６は、ディザを適用したときのＩＮＬのカーブのイメージを表わす図である。ディザを適用しているため、ディザを適用しない時よりは良い結果であるが、ＩＮＬがうねっていることが分かる。
【０１３７】
本実施の形態では、上記の問題を改善する。
図３７は、第４の実施形態のステージの構成を表わす図である。
【０１３８】
図３７に示すように、ＭＡＤＣ１０４を構成する容量のうち、ＤＡＣには、複数の容量Ｃ１，Ｃ２，Ｃ３，Ｃ４が接続しており、それぞれの容量が独立してばらつくため、発生する段差がばらつく。
【０１３９】
図３７では、ＳＡＤＣ１０３の出力と、ＭＡＤＣ１０４の入力の間にＤＥＭ用論理回路７１１を加えることによって、容量のバラつきが均一化される。
【０１４０】
その結果、図３８に示すように、ＡＤＣの判定点での折り返し量が均一になる。図３９に示すように、ＡＤＣの入出力の段差も均等になる。この状態でディザを適用すると、図４０に示すように、ＩＮＬのうねりも改善される。
【０１４１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１４２】
１００ パイプラインＡＤＣ、９０，１０１ エラー補正回路、１０３ ＳＡＤＣ、１０４ ＭＡＤＣ、１０５，１２２，３０５ 乱数発生源、１０６，１２１，２０６，３０６ 基準電圧生成部、１１０〜１１３，１２３〜１３４，２１０〜２３５，３１０〜３３５ 比較器、１０２，４３０ ディザ生成部、４１０ 加算部、４１１，４２１ 乱数発生回路、４１２ ＤＡＣ、４３１ 素子雑音発源、１１４，１４１ エンコーダ、１０８，１０９，１３５〜１４０，２３１〜２３８，３３１〜３３８ ＭＡＤＣ用デコーダ、１１５，４２２，４３２ 増幅器、２６１〜２７２ スイッチ、１１１〜１１３ フリップフロップ、１１４ デコーダ、２５１ 論理回路、３５０ 差動増幅器、５０１ ロジック。
【特許請求の範囲】
【請求項１】
アナログ信号をデジタル信号に変換するパイプライン型Ａ／Ｄコンバータであって、
縦列接続された複数のステージと、
前記複数のステージのそれぞれから出力される副デジタル信号に基づいて前記デジタル信号を生成するエラー補正回路とを備え、
前記複数のステージのうち少なくとも１つのステージは、Ｎビットの前記副デジタル信号を出力する場合に、伝達関数のステージゲインが２N-2で、且つ折返し数が２N−４、もしくは、２N−２、もしくは、２Nであり、
隣接するステージとエラー補正する際にオーバーラップするビット数が２ビットである、パイプライン型Ａ／Ｄコンバータ。
【請求項２】
アナログ信号をデジタル信号に変換するパイプライン型Ａ／Ｄコンバータであって、
縦列接続された複数のステージと、
前記複数のステージのそれぞれから出力される副デジタル信号に基づいて前記デジタル信号を生成するエラー補正回路とを備え、
前記複数のステージのうち少なくとも１つのステージは、Ｎビットの前記副デジタル信号を出力する場合に、伝達関数のステージゲインが２N-k-2で、且つ折返し数が２N-k−４、もしくは、２N-k−２、もしくは、２N-kであり、ただし、整数Ｋが０≦Ｋ≦Ｎ−３の関係を有しており、隣接するステージとエラー補正する際にオーバーラップするビット数が２ビットである、パイプライン型Ａ／Ｄコンバータ。
【請求項３】
前記ステージは、
前記アナログ信号または前段のステージから出力される副アナログ信号の大きさに応じた前記副デジタル信号を生成して前記エラー補正回路に出力するともに、前記アナログ信号または前段のステージから出力される副アナログ信号の大きさに応じた電圧選択信号を生成するサブＡＤ回路と、
前記アナログ信号または前記副アナログ信号の大きさと、前記サブＡＤ回路で生成された電圧選択信号に応じて入力される電圧に応じた副アナログ信号を生成し、次段の前記ステージに出力するＤＡ回路とを備え、
前記サブＡＤ回路は、
乱数発生回路と、
複数の基準電圧を生成する基準電圧生成回路と、
前記基準電圧生成回路で生成された複数の基準電圧と前記アナログ信号または前記副アナログ信号の大きさを比較する複数のコンパレータとを含み、
前記基準電圧生成回路は、
基準となる２つの電位間を直列に接続した複数の抵抗と、
前記複数の抵抗によって、基準となる２つの電位間を内分した電位を出力する複数の端子と、前記複数の端子は、複数のグループに分類され、
各グループごとに設けられ、各グループに属する端子のうちの１つを選択して、前記選択した端子の電位を基準電圧として出力する複数のスイッチ回路とを含み、
前記乱数発生回路は、時間によって変化する乱数値を基にして、前記複数のスイッチ回路を制御するスイッチ信号を生成する、請求項１または２記載のパイプライン型Ａ／Ｄコンバータ。
【請求項４】
前記ステージは、
前記アナログ信号または前段のステージから出力される副アナログ信号の大きさに応じた前記副デジタル信号を生成して前記エラー補正回路に出力するともに、前記アナログ信号または前段のステージから出力される副アナログ信号の大きさに応じた電圧選択信号を生成するサブＡＤ回路と、
前記アナログ信号または前記副アナログ信号の大きさと、前記サブＡＤ回路で生成された電圧選択信号に応じて入力される電圧に応じた副アナログ信号を生成し、次段の前記ステージに出力するＤＡ回路と、
時間によって変化する乱数値をアナログ信号に変換して出力するディザ生成部と、
前記ディザ生成部の出力と、前記アナログ信号または前記副アナログ信号とを加算する加算回路とを備え、
前記サブＡＤ回路は、
複数の基準電圧を生成する基準電圧生成回路と、
前記基準電圧生成回路で生成された複数の基準電圧と前記アナログ信号または前記副アナログ信号の大きさを比較する複数のコンパレータとを含む、請求項１または２記載のパイプライン型Ａ／Ｄコンバータ。
【請求項５】
前記ステージは、
前記アナログ信号または前段のステージから出力される副アナログ信号の大きさに応じた前記副デジタル信号を生成して前記エラー補正回路に出力するともに、前記アナログ信号または前段のステージから出力される副アナログ信号の大きさに応じた電圧選択信号を生成するサブＡＤ回路と、
前記アナログ信号または前記副アナログ信号の大きさと、前記サブＡＤ回路で生成された電圧選択信号に応じて入力される電圧に応じた副アナログ信号を生成し、次段の前記ステージに出力するＤＡ回路とを備え、
前記サブＡＤ回路は、
乱数発生回路と、
複数の基準電圧を生成する基準電圧生成回路と、
前記基準電圧生成回路で生成された複数の基準電圧と前記アナログ信号または前記副アナログ信号の大きさを比較する複数のコンパレータとを含み、
前記基準電圧生成回路は、
第１の電位および第２の電位間を直列に接続した複数の抵抗と、
前記複数の基準電圧を出力する端子と、
前記第１の電位および前記第２の電位を設定する複数のスイッチとを備え、
前記乱数発生回路は、時間によって変化する乱数値を基にして、前記複数のスイッチを制御するスイッチ信号を生成する、請求項１または２記載のパイプライン型Ａ／Ｄコンバータ。
【請求項１】
アナログ信号をデジタル信号に変換するパイプライン型Ａ／Ｄコンバータであって、
縦列接続された複数のステージと、
前記複数のステージのそれぞれから出力される副デジタル信号に基づいて前記デジタル信号を生成するエラー補正回路とを備え、
前記複数のステージのうち少なくとも１つのステージは、Ｎビットの前記副デジタル信号を出力する場合に、伝達関数のステージゲインが２N-2で、且つ折返し数が２N−４、もしくは、２N−２、もしくは、２Nであり、
隣接するステージとエラー補正する際にオーバーラップするビット数が２ビットである、パイプライン型Ａ／Ｄコンバータ。
【請求項２】
アナログ信号をデジタル信号に変換するパイプライン型Ａ／Ｄコンバータであって、
縦列接続された複数のステージと、
前記複数のステージのそれぞれから出力される副デジタル信号に基づいて前記デジタル信号を生成するエラー補正回路とを備え、
前記複数のステージのうち少なくとも１つのステージは、Ｎビットの前記副デジタル信号を出力する場合に、伝達関数のステージゲインが２N-k-2で、且つ折返し数が２N-k−４、もしくは、２N-k−２、もしくは、２N-kであり、ただし、整数Ｋが０≦Ｋ≦Ｎ−３の関係を有しており、隣接するステージとエラー補正する際にオーバーラップするビット数が２ビットである、パイプライン型Ａ／Ｄコンバータ。
【請求項３】
前記ステージは、
前記アナログ信号または前段のステージから出力される副アナログ信号の大きさに応じた前記副デジタル信号を生成して前記エラー補正回路に出力するともに、前記アナログ信号または前段のステージから出力される副アナログ信号の大きさに応じた電圧選択信号を生成するサブＡＤ回路と、
前記アナログ信号または前記副アナログ信号の大きさと、前記サブＡＤ回路で生成された電圧選択信号に応じて入力される電圧に応じた副アナログ信号を生成し、次段の前記ステージに出力するＤＡ回路とを備え、
前記サブＡＤ回路は、
乱数発生回路と、
複数の基準電圧を生成する基準電圧生成回路と、
前記基準電圧生成回路で生成された複数の基準電圧と前記アナログ信号または前記副アナログ信号の大きさを比較する複数のコンパレータとを含み、
前記基準電圧生成回路は、
基準となる２つの電位間を直列に接続した複数の抵抗と、
前記複数の抵抗によって、基準となる２つの電位間を内分した電位を出力する複数の端子と、前記複数の端子は、複数のグループに分類され、
各グループごとに設けられ、各グループに属する端子のうちの１つを選択して、前記選択した端子の電位を基準電圧として出力する複数のスイッチ回路とを含み、
前記乱数発生回路は、時間によって変化する乱数値を基にして、前記複数のスイッチ回路を制御するスイッチ信号を生成する、請求項１または２記載のパイプライン型Ａ／Ｄコンバータ。
【請求項４】
前記ステージは、
前記アナログ信号または前段のステージから出力される副アナログ信号の大きさに応じた前記副デジタル信号を生成して前記エラー補正回路に出力するともに、前記アナログ信号または前段のステージから出力される副アナログ信号の大きさに応じた電圧選択信号を生成するサブＡＤ回路と、
前記アナログ信号または前記副アナログ信号の大きさと、前記サブＡＤ回路で生成された電圧選択信号に応じて入力される電圧に応じた副アナログ信号を生成し、次段の前記ステージに出力するＤＡ回路と、
時間によって変化する乱数値をアナログ信号に変換して出力するディザ生成部と、
前記ディザ生成部の出力と、前記アナログ信号または前記副アナログ信号とを加算する加算回路とを備え、
前記サブＡＤ回路は、
複数の基準電圧を生成する基準電圧生成回路と、
前記基準電圧生成回路で生成された複数の基準電圧と前記アナログ信号または前記副アナログ信号の大きさを比較する複数のコンパレータとを含む、請求項１または２記載のパイプライン型Ａ／Ｄコンバータ。
【請求項５】
前記ステージは、
前記アナログ信号または前段のステージから出力される副アナログ信号の大きさに応じた前記副デジタル信号を生成して前記エラー補正回路に出力するともに、前記アナログ信号または前段のステージから出力される副アナログ信号の大きさに応じた電圧選択信号を生成するサブＡＤ回路と、
前記アナログ信号または前記副アナログ信号の大きさと、前記サブＡＤ回路で生成された電圧選択信号に応じて入力される電圧に応じた副アナログ信号を生成し、次段の前記ステージに出力するＤＡ回路とを備え、
前記サブＡＤ回路は、
乱数発生回路と、
複数の基準電圧を生成する基準電圧生成回路と、
前記基準電圧生成回路で生成された複数の基準電圧と前記アナログ信号または前記副アナログ信号の大きさを比較する複数のコンパレータとを含み、
前記基準電圧生成回路は、
第１の電位および第２の電位間を直列に接続した複数の抵抗と、
前記複数の基準電圧を出力する端子と、
前記第１の電位および前記第２の電位を設定する複数のスイッチとを備え、
前記乱数発生回路は、時間によって変化する乱数値を基にして、前記複数のスイッチを制御するスイッチ信号を生成する、請求項１または２記載のパイプライン型Ａ／Ｄコンバータ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【公開番号】特開２０１３−７４４０１（Ｐ２０１３−７４４０１Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２１０９５５（Ｐ２０１１−２１０９５５）
【出願日】平成２３年９月２７日（２０１１．９．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２７日（２０１１．９．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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