プラズマディスプレイパネルの駆動方法
【課題】コントラストの向上を図ることができるプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【解決手段】放電空間に接する面上に電界電子放出材が露出する保護層を備えたＰＤＰを以下の如く駆動する。すなわち、ＰＤＰの行電極対各々の内でアドレス対象となる行電極対の第１行電極に選択電位を印加する一方、非アドレス対象となる行電極対の第１行電極に非選択電位を印加するアドレス行程を実行する。かかるアドレス行程において、第１行電極に選択電位を印加した際の第１行電極及び第２行電極間の電位差は、上記電界放出材からの電子放出を促す閾値以上である。
【解決手段】放電空間に接する面上に電界電子放出材が露出する保護層を備えたＰＤＰを以下の如く駆動する。すなわち、ＰＤＰの行電極対各々の内でアドレス対象となる行電極対の第１行電極に選択電位を印加する一方、非アドレス対象となる行電極対の第１行電極に非選択電位を印加するアドレス行程を実行する。かかるアドレス行程において、第１行電極に選択電位を印加した際の第１行電極及び第２行電極間の電位差は、上記電界放出材からの電子放出を促す閾値以上である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネルを駆動する駆動方法に関する。
【背景技術】
【０００２】
現在、薄型表示装置として、ＡＣ型(交流放電型)のプラズマディスプレイパネル（以下、ＰＤＰと称する）が製品化されている。ＰＤＰ内には、２枚の基板、すなわち前面ガラス基板及び背面ガラス基板が所定間隙を介して対向配置されている。表示面としての上記前面ガラス基板の内面（背面ガラス基板と対向する面）には、互いに対をなして平行に伸長する行電極対の複数がサスティン電極対として形成されている。これら行電極対の各々は、誘電体層によって被覆されており、この誘電体層の表面には２次電子放出材料としての酸化マグネシウム層（以下、ＭｇＯ層と称する）が形成されている。背面ガラス基板には、行電極対と交差するように複数の列電極がアドレス電極として伸長形成され、さらに蛍光体が塗布されている。上記表示面側から見た場合、行電極対と列電極との交叉部に、画素に対応した放電セルが形成されている。
【０００３】
このようなプラズマディスプレイパネルに対して、入力映像信号に対応した中間調の表示輝度を得るべく、サブフィールド法を用いた階調駆動を実施する。
【０００４】
サブフィールド法に基づく階調駆動では、発光を実施すべき回数（又は期間）が夫々に割り当てられている複数のサブフィールド各々にて、１フィールド分の映像信号に対する表示駆動を実施する。各サブフィールドでは、アドレス行程と、サスティン行程とを順次実行する。アドレス行程では、入力映像信号に応じて、選択的に各放電セル内の行電極及び列電極間で選択放電を生起させて所定量の壁電荷を形成（又は消去）させる。サスティン行程では、所定量の壁電荷が形成されている放電セルのみを繰り返し放電させてその放電に伴う発光状態を維持する。更に、少なくとも先頭のサブフィールドにおいて上記アドレス行程に先立ち、初期化行程を実行する。かかる初期化行程では、全ての放電セル内において、対を為す行電極間にリセット放電を生起させることにより全放電セル内に残留する壁電荷の量を初期化する。
【０００５】
又、上述した如き各種放電の効率を高めるべく、上述した如きＰＤＰにおけるＭｇＯ層の表面に、カーボンナノチューブからなるカーボンナノチューブ層を積層させてなる２次電子増幅構造体が提案された（例えば特許文献１参照）。かかる２次電子増幅構造体を採用することにより、放電時において多量の２次電子が放出されるようになるので、表示輝度の向上、或いは放電開始電圧の低下を図ることが可能となる。
【０００６】
ところが、上記リセット放電は比較的強い放電であり、且つ表示すべき画像の内容には何ら関与しないものである為、このリセット放電に伴う発光が画像のコントラストを低下させてしまうという問題があった。
【特許文献１】特開２００１−２２２９４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、かかる問題を解決すべく為されたものであり、コントラストの向上を図ることができるプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
請求項１記載によるプラズマディスプレイパネルの駆動方法は、前面基板と、放電空間を挟んで前記前面基板と対向配置された背面基板と、前記前面基板上において行方向に伸張して配置されている第１行電極及び第２行電極からなる行電極対の複数と、前記行電極対各々を覆う誘電体層と、前記誘電体層を覆うと共に前記放電空間に接する面上に電界電子放出材が露出する保護層と、前記背面基板上において夫々列方向に伸張して配置されている列電極の複数と、を有するプラズマディスプレイパネルの駆動方法であって、
前記行電極対各々の内でアドレス対象となる行電極対の前記第１行電極に選択電位を印加する一方、非アドレス対象となる行電極対の前記第１行電極には非選択電位を印加するアドレス行程を備え、
前記アドレス行程において、前記第１行電極に選択電位を印加した際の前記第１行電極及び第２行電極間の電位差は、前記電界放出材からの電子放出を促す閾値以上である。
【発明を実施するための最良の形態】
【０００９】
放電空間に接する面上に電界電子放出材が露出する保護層を備えたＰＤＰを以下の如く駆動する。すなわち、ＰＤＰの行電極対各々の内でアドレス対象となる行電極対の第１行電極に選択電位を印加する一方、非アドレス対象となる行電極対の第１行電極には非選択電位を印加するアドレス行程を実行する。この際、かかるアドレス行程において、第１行電極に選択電位を印加した際の第１行電極及び第２行電極間の電位差は、電界放出材からの電子放出を促す閾値以上である。かかる電子放出によって放電空間内には、アドレス放電を確実に生起させるのに十分な量の電荷が蓄積される。これにより、全放電セル内に残留する壁電荷の量を一斉に初期化するリセット放電を生起させることなく、各アドレス行程において確実にアドレス放電を生起させることが可能となる。つまり、比較的大きな発光を伴うリセット放電を省略して画面の高コントラスト化を実現しつつも、アドレス放電の安定化を図ることが可能となる。
【実施例】
【００１０】
図１は、本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【００１１】
図１に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０と、パネルドライバとしてのＸ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５と、パネルドライバの駆動制御を行う駆動制御回路５６とから構成される。
【００１２】
ＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に夫々伸張して配列された列電極Ｄ1〜Ｄm、横方向（水平方向）に夫々伸張して配列された行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnが形成されている。この際、互いに隣接するもの同士で対を為すｎ組の行電極対（Ｙ1，Ｘ1）、（Ｙ2，Ｘ2）、（Ｙ3，Ｘ3）、・・・、（Ｙn，Ｘn）が夫々、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ1〜Ｄm各々との交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う放電セル（表示セル）ＰＣが形成されている。
【００１３】
図２は、ＰＤＰ５０を表示面側から眺めてその内部構造を示す正面透視図である。尚、図２においては、夫々隣接する３つの列電極Ｄと、互いに隣接する２つの表示ラインとの各交叉部を抜粋して示すものである。又、図３は、図２のＶ−Ｖ線におけるＰＤＰ５０の断面を示す図である。
【００１４】
図２及び図３に示されるように、ＰＤＰ５０は、表示画面を担う前面透明基板１０及び背面基板１４を備える。前面透明基板１０の背面には、夫々が表示画面の水平方向（行方向）に伸張するバス電極Ｘｂ及び透明電極Ｘａから構成される行電極Ｘと、夫々が表示画面の水平方向に伸張するバス電極Ｙｂ及び透明電極Ｙａから構成される行電極Ｙと、が形成されている。透明電極Ｘａ及びＹａは例えばＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ及びＹｂは例えば金属膜からなる。バス電極Ｘｂ及び透明電極Ｘａは互いに電気的に接続されており、両者の内のバス電極ＸｂがＸ電極ドライバ５１に接続されている。バス電極Ｙｂ及び透明電極Ｙａは互いに電気的に接続されており、両者の内のバス電極ＹｂがＹ電極ドライバ５３に接続されている。尚、図２及び図３に示すように、透明電極Ｘａ（又はＹａ）における表示画面垂直方向での幅は、バス電極Ｘｂ（又はＹｂ）における表示画面垂直方向での幅よりも広い。ここで、各行電極対（Ｘ、Ｙ）を為す透明電極Ｘａ及びＹａは、前面透明基板１０の背面上において、互いに所定幅の放電ギャップｇだけ離間した位置関係を保って配置されている。
【００１５】
又、前面透明基板１０の背面には、図３に示すように、行電極対（Ｘ，Ｙ）の各々を被覆するように誘電体層１２が形成されている。この誘電体層１２の一面（前面透明基板１０が形成されている面とは反対側の面）には、図３に示す如く、薄膜酸化マグネシウム層１３（以下、薄膜ＭｇＯ層１３と称する）及び電界電子放出層１８が積層した状態で形成されている。
【００１６】
電界電子放出層１８は、２V/um程度（それ以下）の電界において電子放出が起こる材料から構築されている。例えば、電界電子放出層１８は、カーボンナノチューブ（直径2-30nm）、水素終端ダイヤモンド、１２ＣａＯ・７Ａｌ2Ｏ3エレクトライド（電子化化合物）、カーボンナノファイバー、グラファイトナノファイバー、ＺｎＯナノワイヤ、スピントSiティップ（円錐形状シリコン）、ＢＮティップ等の電子放出材料から構築される。
【００１７】
また、電界電子放出層１８は、電子線の照射によって励起されて波長２００〜３００ｎｍ内、特に、２３０〜２５０ｎｍ内にピークを有するＣＬ（カソードルミネッセンス）発光を行う二次電子放出材としての酸化マグネシウム結晶体（以下、ＣＬ発光ＭｇＯ結晶体と称する）を含むものである。このＣＬ発光ＭｇＯ結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られるものであり、例えば立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは立方体の単結晶構造を有する。ＣＬ発光ＭｇＯ結晶体の平均粒径は、２０００オングストローム以上（ＢＥＴ法による測定結果）である。
【００１８】
一方、前面透明基板１０と平行に配置された背面基板１４上には、図２に示すように、夫々が表示画面の垂直方向（列方向）に伸張する列電極Ｄの各々（破線にて示す）が形成されている。更に、背面基板１４上には、列電極Ｄの各々を被覆するように、保護誘電体層１５が形成されている。
【００１９】
保護誘電体層１５上には、各放電セルＰＣを区画するように隔壁１６が形成されている。隔壁１６は、表示画面の水平方向に伸張している横壁１６Ａと、垂直方向に伸張している縦壁１６Ｂとからなり、各放電セルＰＣ毎に独立した放電空間Ｓを形成させるように、保護誘電体層１５上においてマトリクス状に形成されている。すなわち、マトリクス状に形成された隔壁１６により、夫々独立した放電空間Ｓ、行電極対（Ｘ、Ｙ）及び列電極Ｄを含む放電セルＰＣが区画される。放電空間Ｓ内には、キセノンガスを含む放電ガスが封入されている。各放電セルＰＣ内における横壁１６Ａの側面、縦壁１６Ｂの側面、及び保護誘電体層１５の表面には、これらの面を全て覆うように蛍光体層１７が形成されている。この蛍光体層１７は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の３種類からなる。
【００２０】
尚、蛍光体層１７内には、二次電子放出材としてのＭｇＯ結晶体（ＣＬ発光ＭｇＯ結晶体を含む）が含まれている。特に、蛍光体層１７の表面上における放電空間Ｓを覆う面上、つまり放電空間Ｓと接する面上には、放電ガスと接触するようにＭｇＯ結晶体が蛍光体層１７から露出している。
【００２１】
図１に示される駆動制御回路５６は、上記の如き構造を有するＰＤＰ５０を、図４に示す如き発光駆動シーケンスに従って駆動させるべき各種駆動制御信号をパネルドライバ（Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５）に供給する。
【００２２】
この際、駆動制御回路５６は、先ず、入力映像信号を各画素毎にその輝度レベルを２５６階調にて表現する８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理からなる多階調化処理を施す。誤差拡散処理では、駆動制御回路５６は、上記画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとし、周辺画素各々に対応した画素データにおける誤差データを重み付け加算したものを、上記表示データに反映させることにより６ビットの誤差拡散処理画素データを得る。かかる誤差拡散処理によれば、原画素における下位２ビット分の輝度が周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。次に、駆動制御回路５６は、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算することによりディザ加算画素データを得る。かかるディザ係数の加算によれば、上記の如き画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路５６は、上記ディザ加算画素データの上位４ビット分を、全輝度レベルを１５階調にて表す多階調化画素データＰＤSとする。そして、駆動制御回路５６は、多階調化画素データＰＤSを、図４に示す如き１フィールド又は１フレームの単位表示期間毎に設けられたＮ個のサブフィールドＳＦ１〜ＳＦ（Ｎ）各々で放電セルＰＣを点灯及び消灯モード（後述する）の内のいずれの状態に設定するのかを示す画素駆動データＧＤに変換する。駆動制御回路５６は、かかる画素駆動データＧＤにおける第１〜第Ｎビットを夫々サブフィールドＳＦ１〜ＳＦ（Ｎ）に対応させ、そのサブフィールドＳＦに対応したビット桁を画素駆動データビットとして１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。
【００２３】
ここで、駆動制御回路５６は、図４に示す如きサブフィールドＳＦ１〜ＳＦ（Ｎ）の各々において、アドレス準備行程ＣＧ、アドレス行程Ｗ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、先頭のサブフィールドＳＦ１では、アドレス準備行程ＣＧに先立ち、行程ＰＲを実行する。
【００２４】
パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御回路５６から供給された各種制御信号に応じて、上述した如き各行程（ＰＲ、ＣＧ、Ｗ、Ｉ）において、各種駆動パルスをＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに印加する。
【００２５】
図５は、図４に示されるサブフィールドＳＦ１〜ＳＦ（Ｎ）の内から先頭のサブフィールドＳＦ１及びＳＦ２の一部を抜粋して、パネルドライバがＰＤＰ５０に印加する各種駆動パルスの一例を示す図である。
【００２６】
先ず、アドレス行程Ｗでは、Ｙ電極ドライバ５３が、図５に示す如く、正極性の非選択電位Ｖb1を全ての行電極Ｙ1〜Ｙnに印加しつつ、負極性の選択電位（−Ｖa）を有する走査パルスＳＰを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。
【００２７】
すなわち、アドレス行程Ｗにおいては、アドレス対象となる表示ライン（行電極対）に属する行電極Ｙには選択電位（−Ｖa）、アドレス対象とはならない他の表示ライン各々に属する行電極Ｙには非選択電位Ｖb1を印加する。又、アドレス行程Ｗの実行期間中に亘り、Ｘ電極ドライバ５１は、上述した如き正極性の非選択電位Ｖb1よりも低い電位Ｖb2を行電極Ｘ1〜Ｘn各々に印加する。更に、かかるアドレス行程Ｗにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットを、その論理レベルに応じた画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、論理レベル０の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各走査パルスＳＰの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記走査パルスＳＰと同時に、正極性のピーク電位を有する画素データパルスＤＰが印加された放電セルＰＣ内では、列電極Ｄ及び行電極Ｘを正極側、行電極Ｙを負極側とした電圧が各電極間に印加される。これにより、この放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間においてアドレス放電が生起される。かかるアドレス放電により、この放電セルＰＣは、その行電極Ｙの近傍に正極性の壁電荷、行電極Ｘ及び列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、走査パルスＳＰと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如きアドレス放電は生起されない。よって、この放電セルＰＣは、その直前までの状態（消灯モード）を維持する。
【００２８】
このように、アドレス行程Ｗでは、第１〜第ｎ表示ライン各々に対応した行電極対（Ｘ、Ｙ）各々の内で非アドレス対象となる行電極対の行電極Ｙに対しては非選択電位Ｖb1を印加することにより、この行電極Ｙ及び行電極Ｘ間に電圧（Ｖb1−Ｖb2）が印加される。一方、アドレス対象となる行電極対の行電極Ｙに対しては負極性の走査パルスＳＰを印加すると共に、入力映像信号に応じた正極性の画素データパルスＤＰを列電極Ｄに印加することにより、これら行電極Ｙ及び列電極Ｄ間にアドレス電圧を印加してアドレス放電を生起させる。この際、かかるアドレス放電を生起させるか否かにより、各放電セルＰＣが点灯モード及び消灯モード状態の内の一方の状態に設定される。
【００２９】
尚、非アドレス対象となる行電極対の行電極Ｙ及び行電極Ｘ間に印加される電圧（Ｖb1−Ｖb2）は、電界電子放出材による電子放出を生じさせる閾値未満である。一方、アドレス対象となる行電極対の行電極Ｙ及び行電極Ｘ間に印加される電圧（Ｖb2＋Ｖa）は、電界電子放出材による電子放出を生じさせる閾値以上となるように設定されている。従って、アドレス放電時、行電極Ｙ及び行電極Ｘ間に印加される電圧（Ｖb2＋Ｖa）に伴う電界により、電界電子放出層１８から放電空間Ｓ内に十分な量の電子（プライミング粒子）が放出される。これにより、アドレス放電における放電遅れを短縮させることができる。
【００３０】
次に、サスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図５に示す如く、行電極Ｘ及びＹ交互に、そのサブフィールドの輝度重みに対応した回数分だけ繰り返し、正極性のピーク電位Ｖsを有するサスティンパルスＩＰを行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。すなわち、単位表示期間内のサブフィールドＳＦ１〜ＳＦ（Ｎ）各々のサスティン行程Ｉにおいて生起されたサスティン放電の総数に対応した中間輝度が視覚されるのである。
【００３１】
行程ＰＲでは、Ｙ電極ドライバ５３が、図５に示す如き正極性のピーク電位Ｖrを有するパルスＤＲＰを全ての行電極Ｙ1〜Ｙnに印加する。尚、かかるパルスＤＲＰにおけるパルス前縁部は、上記サスティンパルスＩＰに比して緩やかに電位が上昇してピーク電位Ｖrに到る波形を有する。又、そのパルス中央部では、かかるピーク電位Ｖrの状態が所定期間に亘り維持される。そして、そのパルス後縁部では、上記ピーク電位Ｖrの状態から急峻に電位ＶQ（Ｖr＞ＶQ＞０）まで降下し、この電位ＶQの状態を所定期間に亘り維持した後、緩やかにその電位が低下して０ボルトに到る波形を有する。ここで、行程ＰＲでは、上記パルス前縁部及びパルス中央部の区間に亘り、Ｘ電極ドライバ５１が、全ての行電極Ｘ1〜Ｘnに接地電位（０ボルト）を印加する。又、上記パルス後縁部の区間では、Ｘ電極ドライバ５１は、所定の正極性の電位Ｖrbを全ての行電極Ｘ1〜Ｘn各々に印加する。つまり、パルスＤＲＰにおけるパルス前縁部及びパルス中央部各々では、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において、行電極Ｙを正極側、行電極Ｘを陰極側とした電圧が印加されることになる。この際、パルスＤＲＰの正極性ピーク電位Ｖrによって行電極Ｙ及びＸ間に印加される電圧は、各放電セルＰＣの放電開始電圧よりも低く且つ電界電子放出材による電子放出を生じさせる閾値よりも高い。更に、かかるパルスＤＲＰの正極性ピーク電位Ｖrによって行電極Ｙ及列電極Ｄ間に印加される電圧は、各放電セルＰＣの放電開始電圧よりも低い。従って、パルスＤＲＰの印加によれば、放電を生起させることなく、各放電セルＰＣ内の行電極Ｙ近傍には負極性の電荷、行電極Ｘ近傍には正極性の電荷が電界電子放出材による電子放出により引き寄せられることになる。
【００３２】
次に、各アドレス行程Ｗの直前に実施されるアドレス準備行程ＣＧでは、Ｙ電極ドライバ５３が、図５に示す如くそのパルス前縁部において電位が緩やかに低下して負極性のピーク電位（−Ｖe）に到る波形を有する電荷調整パルスＣＰを全ての行電極Ｙ1〜Ｙnに印加する。尚、電荷調整パルスＣＰにおける負極性のピーク電位（−Ｖe）は、アドレス行程Ｗにおいて行電極Ｙに印加される走査パルスＳＰの負極性のピーク電位（−Ｖa）よりも高い電位である。この間、Ｘ電極ドライバ５１は、正極性の電位Ｖrbを全ての行電極Ｘ1〜Ｘn各々に印加する。かかる電荷調整パルスＣＰの印加に応じて、全放電セルＰＣの内で、直前のサスティン行程Ｉにおいてサスティン放電が生起された放電セルＰＣのみに微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、直前にサスティン放電が生起された放電セルＰＣと、サスティン放電が生起されなかった放電セルＰＣとで、その放電セル内に残留する壁電荷の量が略等しくなるような調整が施される。
【００３３】
この際、直前のサスティン放電が生起された放電セル及び生起されなかった放電セルのいずれにおいても、電荷調整パルスＣＰの負極性のピーク電位（−Ｖe）が所定値以上になる、すなわち、行電極Ｙ及び行電極Ｘ間の電位差（Ｖrb＋Ｖe）が、電界電子放出材による電子放出を生じさせる閾値を越えると、行電極Ｙ側から行電極Ｘ側に向かって電界電子放出が生じ、電荷が移動する。しかしながら、この状態で、アドレス工程Ｗにおいて、行電極Ｙに走査パルスＳＰ、すなわち、選択電位（−Ｖa）を印加する一方、行電極Ｘに電圧Ｖb2を印加しても、直前のアドレス準備行程ＣＧにおいて行電極Ｙ及び行電極Ｘ間にかかる電界と同じ方向になるため、十分な電界電子放出が生じない。これを解消するために、後述するパルスＣＨＰを行電極Ｙに印加する。
【００３４】
すなわち、かかる電荷調整パルスＣＰの印加後、引き続き、Ｙ電極ドライバ５３は、図５に示す如く、アドレス行程Ｗにおいて行電極Ｙに印加する非選択電位Ｖb1よりも高電位の正極性ピーク電位Ｖtを有するパルスＣＨＰを、全ての行電極Ｙ1〜Ｙnに印加する。この間、Ｘ電極ドライバ５１は接地電位（０ボルト）を全ての行電極Ｘ1〜Ｘnに印加し、アドレスドライバ５５は接地電位（０ボルト）を全ての列電極Ｄ1〜Ｄmに印加する。これにより、全ての放電セルＰＣ各々内の行電極Ｙ及び行電極Ｘ間において行電極Ｙを正極側、行電極Ｘを陰極側とした電圧Ｖt（以下、予備電圧Ｖtと称する）が印加されることになる。この際、かかる予備電圧Ｖtは、アドレス行程Ｗにおいて非アドレス対象となる行電極Ｙ及び行電極Ｘ間に印加されるべき非選択電圧（Ｖb1）よりも高い。すなわち、予備電圧Ｖtは、その電圧印加に伴う電界に応じて電界電子放出層に含まれる電子放出材料が電子の放出を開始する電圧よりも高電圧である。例えば、１００ボルト以上の電界で電子放出を開始するというカーボンナノチューブを電子放出材料として採用した場合、Ｙ電極ドライバ５３は、行電極Ｙ及び行電極Ｘ間に、１００ボルトより高い電圧、好ましくは１５０ボルト以上の電圧を掛けるべきパルスＣＨＰを行電極Ｙに印加するのである。更に、かかるパルスＣＨＰによって放電セルＰＣ内の行電極Ｘ及びＹ間、並びに、行電極Ｙ及び列電極Ｄ間に印加される電圧は、放電セルＰＣの放電開始電圧よりも低い電圧に設定する。
【００３５】
かかるアドレス準備行程ＣＧでのパルスＣＨＰの印加によれば、発光を伴う放電を生起させることなく、上記アドレス放電時における極性とは逆極性の電圧が各放電セルＰＣ内の行電極Ｙ及び行電極Ｘ間に印加され、この電圧印加に伴う電界により、電界電子放出層１８が電子放出を開始する。かかる電子放出によって各放電セルＰＣの放電空間Ｓ内には、上記の如きアドレス放電時に電界放出を確実に生起させるのに十分な量の電荷が蓄積される。従って、後続するアドレス行程Ｗでのアドレス放電時において行電極Ｘ及びＹ間に印加する電圧、つまり上記パルスＣＨＰに応じて行電極Ｙ及び行電極Ｘ間に印加される電圧とは逆極性の電圧（Ｖb2＋Ｖa）を、電界放出閾値よりも高い値とすることにより、十分な電子放出が生じ、これがプライミング粒子として作用し、放電遅れを短縮させることができる。
【００３６】
図６は、電界電子放出材を設けたパネルにおけるアドレス時の放電確率を示す図である。 図６において、特性Ａ（実線にて示す）は、前述した如き駆動によりアドレス行程Ｗにおいて、電界電子放出を生じさせた場合での放電確率を示すものである。又、図６の特性Ｂ及びＣは、アドレス行程Ｗの直前において、アドレス放電時とは逆極性で且つ電界放出閾値以上の電圧値を有する予備電圧を行電極Ｘ及びＹ間に印加した場合の放電確率を示すものである。ここで、アドレス行程Ｗの直前でのプライミング放電を省略するとアドレス放電が著しく不安定となるが、かかるプライミング放電を生起させずとも、上記の如き電界電子放出材を設け、アドレス時において電界電子放出を促すとアドレス放電が安定化する。更に、アドレス行程の直前にアドレス時とは逆極性でかつ電界放出閾値以上の予備電圧を行電極Ｘ、Ｙ間に印加すると、より一層放電確率が改善される。
【００３７】
このように、アドレス対象となる行電極対の行電極Ｙ及び行電極Ｘ間に印加される電圧を、電界電子放出材による電子放出を生じさせる閾値以上とすることにより、電界電子放出層１８から放電空間Ｓ内に十分な量の電荷（プライミング粒子）が形成され、アドレス放電における放電遅れを短縮させることができる。すなわち、アドレス行程Ｗでは、アドレス放電における放電遅れを短縮させる為の電子供給を、放電を伴わない電界放出によって行うようにしたのである。また、上記パルスＣＨＰの印加を、図４に示す如く、各サブフィールドＳＦ内のアドレス行程Ｗの直前に実行することにより、全放電セル内に残留する壁電荷の量を一斉に初期化するリセット放電を生起させることなく、各アドレス行程Ｗにおいて確実にアドレス放電を生起させることが可能となる。つまり、比較的大きな発光を伴うリセット放電を省略して画面の高コントラスト化を実現しつつも、アドレス放電の安定化を図ることが可能となるのである。
【００３８】
尚、図３に示される実施例では、電界電子放出層１８が、薄膜ＭｇＯ層１３の表面上においてＰＤＰ５０の画面領域の全面に亘って形成されているが、かかる電界電子放出層１８を、各放電セルＰＣ内の行電極Ｘ及びＹ夫々の近傍領域のみに、分散させて形成するようにしても良い。
【００３９】
図７及び図８は、かかる点に鑑みて為された電界電子放出層１８の他の形態を示す図である。尚、図７は、ＰＤＰ５０を表示面側から眺めた正面透視図であり、図８は、図７のＶ−Ｖ線でのＰＤＰ５０の断面を示す図である。
【００４０】
このように、図７及び図８に示される一例では、薄膜ＭｇＯ層１３の表面上において、各放電セルＰＣ内の透明電極Ｘａ及びＹａに夫々対応した領域に、電界電子放出層１８を分散して形成するようにしている。
【００４１】
又、かかる電界電子放出層１８を薄膜ＭｇＯ層１３の表面上において、行電極Ｘ及びＹの内の一方のバス電極に沿った領域のみに形成させるようにしても良い。
【００４２】
図９及び図１０は、かかる点に鑑みて為された電界電子放出層１８の他の形態を示す図である。尚、図９は、ＰＤＰ５０を表示面側から眺めた際の正面透視図であり、図１０は、図９のＶ−Ｖ線でのＰＤＰ５０の断面を示す図である。
【００４３】
このように、図９及び図１０に示される一例では、薄膜ＭｇＯ層１３の表面上において、各バス電極Ｘｂに沿った領域のみに電界電子放出層１８を形成するようにしている。この際、かかる電界電子放出層１８をバス電極Ｘｂに沿った領域のみに形成させるにあたり、図１１に示す如く各放電セルＰＣ毎に分散させて形成するようにしても良い。
【００４４】
又、かかる電界電子放出層１８を薄膜ＭｇＯ層１３の表面上において、図１２及び図１３に示されるように各放電セルＰＣの放電ギャップｇが存在する位置に沿って形成させるようにしても良い。尚、図１２は、ＰＤＰ５０を表示面側から眺めた際の正面透視図であり、図１３は、図１２のＶ−Ｖ線でのＰＤＰ５０の断面を示す図である。
【図面の簡単な説明】
【００４５】
【図１】本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図２】表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。
【図３】図２に示されるＶ−Ｖ線上での断面を示す図である。
【図４】図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。
【図５】図４に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスを示す図である。
【図６】電界電子放出材を設けたパネルにおけるアドレス時の放電確率を示す図である。
【図７】電界電子放出層１８の他の形成例を示すＰＤＰ５０の正面透視図である。
【図８】図７に示されるＶ−Ｖ線上での断面を示す図である。
【図９】電界電子放出層１８の他の形成例を示すＰＤＰ５０の正面透視図である。
【図１０】図９に示されるＶ−Ｖ線上での断面を示す図である。
【図１１】電界電子放出層１８の他の形成例を示すＰＤＰ５０の正面透視図である。
【図１２】電界電子放出層１８の他の形成例を示すＰＤＰ５０の正面透視図である。
【図１３】図１２に示されるＶ−Ｖ線上での断面を示す図である。
【符号の説明】
【００４６】
１８ 電界電子放出層
５０ ＰＤＰ
５１ Ｘ電極ドライバ
５３ Ｙ電極ドライバ
５５ アドレスドライバ
５６ 駆動制御回路
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネルを駆動する駆動方法に関する。
【背景技術】
【０００２】
現在、薄型表示装置として、ＡＣ型(交流放電型)のプラズマディスプレイパネル（以下、ＰＤＰと称する）が製品化されている。ＰＤＰ内には、２枚の基板、すなわち前面ガラス基板及び背面ガラス基板が所定間隙を介して対向配置されている。表示面としての上記前面ガラス基板の内面（背面ガラス基板と対向する面）には、互いに対をなして平行に伸長する行電極対の複数がサスティン電極対として形成されている。これら行電極対の各々は、誘電体層によって被覆されており、この誘電体層の表面には２次電子放出材料としての酸化マグネシウム層（以下、ＭｇＯ層と称する）が形成されている。背面ガラス基板には、行電極対と交差するように複数の列電極がアドレス電極として伸長形成され、さらに蛍光体が塗布されている。上記表示面側から見た場合、行電極対と列電極との交叉部に、画素に対応した放電セルが形成されている。
【０００３】
このようなプラズマディスプレイパネルに対して、入力映像信号に対応した中間調の表示輝度を得るべく、サブフィールド法を用いた階調駆動を実施する。
【０００４】
サブフィールド法に基づく階調駆動では、発光を実施すべき回数（又は期間）が夫々に割り当てられている複数のサブフィールド各々にて、１フィールド分の映像信号に対する表示駆動を実施する。各サブフィールドでは、アドレス行程と、サスティン行程とを順次実行する。アドレス行程では、入力映像信号に応じて、選択的に各放電セル内の行電極及び列電極間で選択放電を生起させて所定量の壁電荷を形成（又は消去）させる。サスティン行程では、所定量の壁電荷が形成されている放電セルのみを繰り返し放電させてその放電に伴う発光状態を維持する。更に、少なくとも先頭のサブフィールドにおいて上記アドレス行程に先立ち、初期化行程を実行する。かかる初期化行程では、全ての放電セル内において、対を為す行電極間にリセット放電を生起させることにより全放電セル内に残留する壁電荷の量を初期化する。
【０００５】
又、上述した如き各種放電の効率を高めるべく、上述した如きＰＤＰにおけるＭｇＯ層の表面に、カーボンナノチューブからなるカーボンナノチューブ層を積層させてなる２次電子増幅構造体が提案された（例えば特許文献１参照）。かかる２次電子増幅構造体を採用することにより、放電時において多量の２次電子が放出されるようになるので、表示輝度の向上、或いは放電開始電圧の低下を図ることが可能となる。
【０００６】
ところが、上記リセット放電は比較的強い放電であり、且つ表示すべき画像の内容には何ら関与しないものである為、このリセット放電に伴う発光が画像のコントラストを低下させてしまうという問題があった。
【特許文献１】特開２００１−２２２９４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、かかる問題を解決すべく為されたものであり、コントラストの向上を図ることができるプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
請求項１記載によるプラズマディスプレイパネルの駆動方法は、前面基板と、放電空間を挟んで前記前面基板と対向配置された背面基板と、前記前面基板上において行方向に伸張して配置されている第１行電極及び第２行電極からなる行電極対の複数と、前記行電極対各々を覆う誘電体層と、前記誘電体層を覆うと共に前記放電空間に接する面上に電界電子放出材が露出する保護層と、前記背面基板上において夫々列方向に伸張して配置されている列電極の複数と、を有するプラズマディスプレイパネルの駆動方法であって、
前記行電極対各々の内でアドレス対象となる行電極対の前記第１行電極に選択電位を印加する一方、非アドレス対象となる行電極対の前記第１行電極には非選択電位を印加するアドレス行程を備え、
前記アドレス行程において、前記第１行電極に選択電位を印加した際の前記第１行電極及び第２行電極間の電位差は、前記電界放出材からの電子放出を促す閾値以上である。
【発明を実施するための最良の形態】
【０００９】
放電空間に接する面上に電界電子放出材が露出する保護層を備えたＰＤＰを以下の如く駆動する。すなわち、ＰＤＰの行電極対各々の内でアドレス対象となる行電極対の第１行電極に選択電位を印加する一方、非アドレス対象となる行電極対の第１行電極には非選択電位を印加するアドレス行程を実行する。この際、かかるアドレス行程において、第１行電極に選択電位を印加した際の第１行電極及び第２行電極間の電位差は、電界放出材からの電子放出を促す閾値以上である。かかる電子放出によって放電空間内には、アドレス放電を確実に生起させるのに十分な量の電荷が蓄積される。これにより、全放電セル内に残留する壁電荷の量を一斉に初期化するリセット放電を生起させることなく、各アドレス行程において確実にアドレス放電を生起させることが可能となる。つまり、比較的大きな発光を伴うリセット放電を省略して画面の高コントラスト化を実現しつつも、アドレス放電の安定化を図ることが可能となる。
【実施例】
【００１０】
図１は、本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【００１１】
図１に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０と、パネルドライバとしてのＸ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５と、パネルドライバの駆動制御を行う駆動制御回路５６とから構成される。
【００１２】
ＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に夫々伸張して配列された列電極Ｄ1〜Ｄm、横方向（水平方向）に夫々伸張して配列された行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnが形成されている。この際、互いに隣接するもの同士で対を為すｎ組の行電極対（Ｙ1，Ｘ1）、（Ｙ2，Ｘ2）、（Ｙ3，Ｘ3）、・・・、（Ｙn，Ｘn）が夫々、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ1〜Ｄm各々との交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う放電セル（表示セル）ＰＣが形成されている。
【００１３】
図２は、ＰＤＰ５０を表示面側から眺めてその内部構造を示す正面透視図である。尚、図２においては、夫々隣接する３つの列電極Ｄと、互いに隣接する２つの表示ラインとの各交叉部を抜粋して示すものである。又、図３は、図２のＶ−Ｖ線におけるＰＤＰ５０の断面を示す図である。
【００１４】
図２及び図３に示されるように、ＰＤＰ５０は、表示画面を担う前面透明基板１０及び背面基板１４を備える。前面透明基板１０の背面には、夫々が表示画面の水平方向（行方向）に伸張するバス電極Ｘｂ及び透明電極Ｘａから構成される行電極Ｘと、夫々が表示画面の水平方向に伸張するバス電極Ｙｂ及び透明電極Ｙａから構成される行電極Ｙと、が形成されている。透明電極Ｘａ及びＹａは例えばＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ及びＹｂは例えば金属膜からなる。バス電極Ｘｂ及び透明電極Ｘａは互いに電気的に接続されており、両者の内のバス電極ＸｂがＸ電極ドライバ５１に接続されている。バス電極Ｙｂ及び透明電極Ｙａは互いに電気的に接続されており、両者の内のバス電極ＹｂがＹ電極ドライバ５３に接続されている。尚、図２及び図３に示すように、透明電極Ｘａ（又はＹａ）における表示画面垂直方向での幅は、バス電極Ｘｂ（又はＹｂ）における表示画面垂直方向での幅よりも広い。ここで、各行電極対（Ｘ、Ｙ）を為す透明電極Ｘａ及びＹａは、前面透明基板１０の背面上において、互いに所定幅の放電ギャップｇだけ離間した位置関係を保って配置されている。
【００１５】
又、前面透明基板１０の背面には、図３に示すように、行電極対（Ｘ，Ｙ）の各々を被覆するように誘電体層１２が形成されている。この誘電体層１２の一面（前面透明基板１０が形成されている面とは反対側の面）には、図３に示す如く、薄膜酸化マグネシウム層１３（以下、薄膜ＭｇＯ層１３と称する）及び電界電子放出層１８が積層した状態で形成されている。
【００１６】
電界電子放出層１８は、２V/um程度（それ以下）の電界において電子放出が起こる材料から構築されている。例えば、電界電子放出層１８は、カーボンナノチューブ（直径2-30nm）、水素終端ダイヤモンド、１２ＣａＯ・７Ａｌ2Ｏ3エレクトライド（電子化化合物）、カーボンナノファイバー、グラファイトナノファイバー、ＺｎＯナノワイヤ、スピントSiティップ（円錐形状シリコン）、ＢＮティップ等の電子放出材料から構築される。
【００１７】
また、電界電子放出層１８は、電子線の照射によって励起されて波長２００〜３００ｎｍ内、特に、２３０〜２５０ｎｍ内にピークを有するＣＬ（カソードルミネッセンス）発光を行う二次電子放出材としての酸化マグネシウム結晶体（以下、ＣＬ発光ＭｇＯ結晶体と称する）を含むものである。このＣＬ発光ＭｇＯ結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られるものであり、例えば立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは立方体の単結晶構造を有する。ＣＬ発光ＭｇＯ結晶体の平均粒径は、２０００オングストローム以上（ＢＥＴ法による測定結果）である。
【００１８】
一方、前面透明基板１０と平行に配置された背面基板１４上には、図２に示すように、夫々が表示画面の垂直方向（列方向）に伸張する列電極Ｄの各々（破線にて示す）が形成されている。更に、背面基板１４上には、列電極Ｄの各々を被覆するように、保護誘電体層１５が形成されている。
【００１９】
保護誘電体層１５上には、各放電セルＰＣを区画するように隔壁１６が形成されている。隔壁１６は、表示画面の水平方向に伸張している横壁１６Ａと、垂直方向に伸張している縦壁１６Ｂとからなり、各放電セルＰＣ毎に独立した放電空間Ｓを形成させるように、保護誘電体層１５上においてマトリクス状に形成されている。すなわち、マトリクス状に形成された隔壁１６により、夫々独立した放電空間Ｓ、行電極対（Ｘ、Ｙ）及び列電極Ｄを含む放電セルＰＣが区画される。放電空間Ｓ内には、キセノンガスを含む放電ガスが封入されている。各放電セルＰＣ内における横壁１６Ａの側面、縦壁１６Ｂの側面、及び保護誘電体層１５の表面には、これらの面を全て覆うように蛍光体層１７が形成されている。この蛍光体層１７は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の３種類からなる。
【００２０】
尚、蛍光体層１７内には、二次電子放出材としてのＭｇＯ結晶体（ＣＬ発光ＭｇＯ結晶体を含む）が含まれている。特に、蛍光体層１７の表面上における放電空間Ｓを覆う面上、つまり放電空間Ｓと接する面上には、放電ガスと接触するようにＭｇＯ結晶体が蛍光体層１７から露出している。
【００２１】
図１に示される駆動制御回路５６は、上記の如き構造を有するＰＤＰ５０を、図４に示す如き発光駆動シーケンスに従って駆動させるべき各種駆動制御信号をパネルドライバ（Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５）に供給する。
【００２２】
この際、駆動制御回路５６は、先ず、入力映像信号を各画素毎にその輝度レベルを２５６階調にて表現する８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理からなる多階調化処理を施す。誤差拡散処理では、駆動制御回路５６は、上記画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとし、周辺画素各々に対応した画素データにおける誤差データを重み付け加算したものを、上記表示データに反映させることにより６ビットの誤差拡散処理画素データを得る。かかる誤差拡散処理によれば、原画素における下位２ビット分の輝度が周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。次に、駆動制御回路５６は、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算することによりディザ加算画素データを得る。かかるディザ係数の加算によれば、上記の如き画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路５６は、上記ディザ加算画素データの上位４ビット分を、全輝度レベルを１５階調にて表す多階調化画素データＰＤSとする。そして、駆動制御回路５６は、多階調化画素データＰＤSを、図４に示す如き１フィールド又は１フレームの単位表示期間毎に設けられたＮ個のサブフィールドＳＦ１〜ＳＦ（Ｎ）各々で放電セルＰＣを点灯及び消灯モード（後述する）の内のいずれの状態に設定するのかを示す画素駆動データＧＤに変換する。駆動制御回路５６は、かかる画素駆動データＧＤにおける第１〜第Ｎビットを夫々サブフィールドＳＦ１〜ＳＦ（Ｎ）に対応させ、そのサブフィールドＳＦに対応したビット桁を画素駆動データビットとして１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。
【００２３】
ここで、駆動制御回路５６は、図４に示す如きサブフィールドＳＦ１〜ＳＦ（Ｎ）の各々において、アドレス準備行程ＣＧ、アドレス行程Ｗ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、先頭のサブフィールドＳＦ１では、アドレス準備行程ＣＧに先立ち、行程ＰＲを実行する。
【００２４】
パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御回路５６から供給された各種制御信号に応じて、上述した如き各行程（ＰＲ、ＣＧ、Ｗ、Ｉ）において、各種駆動パルスをＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに印加する。
【００２５】
図５は、図４に示されるサブフィールドＳＦ１〜ＳＦ（Ｎ）の内から先頭のサブフィールドＳＦ１及びＳＦ２の一部を抜粋して、パネルドライバがＰＤＰ５０に印加する各種駆動パルスの一例を示す図である。
【００２６】
先ず、アドレス行程Ｗでは、Ｙ電極ドライバ５３が、図５に示す如く、正極性の非選択電位Ｖb1を全ての行電極Ｙ1〜Ｙnに印加しつつ、負極性の選択電位（−Ｖa）を有する走査パルスＳＰを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。
【００２７】
すなわち、アドレス行程Ｗにおいては、アドレス対象となる表示ライン（行電極対）に属する行電極Ｙには選択電位（−Ｖa）、アドレス対象とはならない他の表示ライン各々に属する行電極Ｙには非選択電位Ｖb1を印加する。又、アドレス行程Ｗの実行期間中に亘り、Ｘ電極ドライバ５１は、上述した如き正極性の非選択電位Ｖb1よりも低い電位Ｖb2を行電極Ｘ1〜Ｘn各々に印加する。更に、かかるアドレス行程Ｗにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットを、その論理レベルに応じた画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、論理レベル０の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各走査パルスＳＰの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記走査パルスＳＰと同時に、正極性のピーク電位を有する画素データパルスＤＰが印加された放電セルＰＣ内では、列電極Ｄ及び行電極Ｘを正極側、行電極Ｙを負極側とした電圧が各電極間に印加される。これにより、この放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間においてアドレス放電が生起される。かかるアドレス放電により、この放電セルＰＣは、その行電極Ｙの近傍に正極性の壁電荷、行電極Ｘ及び列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、走査パルスＳＰと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如きアドレス放電は生起されない。よって、この放電セルＰＣは、その直前までの状態（消灯モード）を維持する。
【００２８】
このように、アドレス行程Ｗでは、第１〜第ｎ表示ライン各々に対応した行電極対（Ｘ、Ｙ）各々の内で非アドレス対象となる行電極対の行電極Ｙに対しては非選択電位Ｖb1を印加することにより、この行電極Ｙ及び行電極Ｘ間に電圧（Ｖb1−Ｖb2）が印加される。一方、アドレス対象となる行電極対の行電極Ｙに対しては負極性の走査パルスＳＰを印加すると共に、入力映像信号に応じた正極性の画素データパルスＤＰを列電極Ｄに印加することにより、これら行電極Ｙ及び列電極Ｄ間にアドレス電圧を印加してアドレス放電を生起させる。この際、かかるアドレス放電を生起させるか否かにより、各放電セルＰＣが点灯モード及び消灯モード状態の内の一方の状態に設定される。
【００２９】
尚、非アドレス対象となる行電極対の行電極Ｙ及び行電極Ｘ間に印加される電圧（Ｖb1−Ｖb2）は、電界電子放出材による電子放出を生じさせる閾値未満である。一方、アドレス対象となる行電極対の行電極Ｙ及び行電極Ｘ間に印加される電圧（Ｖb2＋Ｖa）は、電界電子放出材による電子放出を生じさせる閾値以上となるように設定されている。従って、アドレス放電時、行電極Ｙ及び行電極Ｘ間に印加される電圧（Ｖb2＋Ｖa）に伴う電界により、電界電子放出層１８から放電空間Ｓ内に十分な量の電子（プライミング粒子）が放出される。これにより、アドレス放電における放電遅れを短縮させることができる。
【００３０】
次に、サスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図５に示す如く、行電極Ｘ及びＹ交互に、そのサブフィールドの輝度重みに対応した回数分だけ繰り返し、正極性のピーク電位Ｖsを有するサスティンパルスＩＰを行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。すなわち、単位表示期間内のサブフィールドＳＦ１〜ＳＦ（Ｎ）各々のサスティン行程Ｉにおいて生起されたサスティン放電の総数に対応した中間輝度が視覚されるのである。
【００３１】
行程ＰＲでは、Ｙ電極ドライバ５３が、図５に示す如き正極性のピーク電位Ｖrを有するパルスＤＲＰを全ての行電極Ｙ1〜Ｙnに印加する。尚、かかるパルスＤＲＰにおけるパルス前縁部は、上記サスティンパルスＩＰに比して緩やかに電位が上昇してピーク電位Ｖrに到る波形を有する。又、そのパルス中央部では、かかるピーク電位Ｖrの状態が所定期間に亘り維持される。そして、そのパルス後縁部では、上記ピーク電位Ｖrの状態から急峻に電位ＶQ（Ｖr＞ＶQ＞０）まで降下し、この電位ＶQの状態を所定期間に亘り維持した後、緩やかにその電位が低下して０ボルトに到る波形を有する。ここで、行程ＰＲでは、上記パルス前縁部及びパルス中央部の区間に亘り、Ｘ電極ドライバ５１が、全ての行電極Ｘ1〜Ｘnに接地電位（０ボルト）を印加する。又、上記パルス後縁部の区間では、Ｘ電極ドライバ５１は、所定の正極性の電位Ｖrbを全ての行電極Ｘ1〜Ｘn各々に印加する。つまり、パルスＤＲＰにおけるパルス前縁部及びパルス中央部各々では、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において、行電極Ｙを正極側、行電極Ｘを陰極側とした電圧が印加されることになる。この際、パルスＤＲＰの正極性ピーク電位Ｖrによって行電極Ｙ及びＸ間に印加される電圧は、各放電セルＰＣの放電開始電圧よりも低く且つ電界電子放出材による電子放出を生じさせる閾値よりも高い。更に、かかるパルスＤＲＰの正極性ピーク電位Ｖrによって行電極Ｙ及列電極Ｄ間に印加される電圧は、各放電セルＰＣの放電開始電圧よりも低い。従って、パルスＤＲＰの印加によれば、放電を生起させることなく、各放電セルＰＣ内の行電極Ｙ近傍には負極性の電荷、行電極Ｘ近傍には正極性の電荷が電界電子放出材による電子放出により引き寄せられることになる。
【００３２】
次に、各アドレス行程Ｗの直前に実施されるアドレス準備行程ＣＧでは、Ｙ電極ドライバ５３が、図５に示す如くそのパルス前縁部において電位が緩やかに低下して負極性のピーク電位（−Ｖe）に到る波形を有する電荷調整パルスＣＰを全ての行電極Ｙ1〜Ｙnに印加する。尚、電荷調整パルスＣＰにおける負極性のピーク電位（−Ｖe）は、アドレス行程Ｗにおいて行電極Ｙに印加される走査パルスＳＰの負極性のピーク電位（−Ｖa）よりも高い電位である。この間、Ｘ電極ドライバ５１は、正極性の電位Ｖrbを全ての行電極Ｘ1〜Ｘn各々に印加する。かかる電荷調整パルスＣＰの印加に応じて、全放電セルＰＣの内で、直前のサスティン行程Ｉにおいてサスティン放電が生起された放電セルＰＣのみに微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、直前にサスティン放電が生起された放電セルＰＣと、サスティン放電が生起されなかった放電セルＰＣとで、その放電セル内に残留する壁電荷の量が略等しくなるような調整が施される。
【００３３】
この際、直前のサスティン放電が生起された放電セル及び生起されなかった放電セルのいずれにおいても、電荷調整パルスＣＰの負極性のピーク電位（−Ｖe）が所定値以上になる、すなわち、行電極Ｙ及び行電極Ｘ間の電位差（Ｖrb＋Ｖe）が、電界電子放出材による電子放出を生じさせる閾値を越えると、行電極Ｙ側から行電極Ｘ側に向かって電界電子放出が生じ、電荷が移動する。しかしながら、この状態で、アドレス工程Ｗにおいて、行電極Ｙに走査パルスＳＰ、すなわち、選択電位（−Ｖa）を印加する一方、行電極Ｘに電圧Ｖb2を印加しても、直前のアドレス準備行程ＣＧにおいて行電極Ｙ及び行電極Ｘ間にかかる電界と同じ方向になるため、十分な電界電子放出が生じない。これを解消するために、後述するパルスＣＨＰを行電極Ｙに印加する。
【００３４】
すなわち、かかる電荷調整パルスＣＰの印加後、引き続き、Ｙ電極ドライバ５３は、図５に示す如く、アドレス行程Ｗにおいて行電極Ｙに印加する非選択電位Ｖb1よりも高電位の正極性ピーク電位Ｖtを有するパルスＣＨＰを、全ての行電極Ｙ1〜Ｙnに印加する。この間、Ｘ電極ドライバ５１は接地電位（０ボルト）を全ての行電極Ｘ1〜Ｘnに印加し、アドレスドライバ５５は接地電位（０ボルト）を全ての列電極Ｄ1〜Ｄmに印加する。これにより、全ての放電セルＰＣ各々内の行電極Ｙ及び行電極Ｘ間において行電極Ｙを正極側、行電極Ｘを陰極側とした電圧Ｖt（以下、予備電圧Ｖtと称する）が印加されることになる。この際、かかる予備電圧Ｖtは、アドレス行程Ｗにおいて非アドレス対象となる行電極Ｙ及び行電極Ｘ間に印加されるべき非選択電圧（Ｖb1）よりも高い。すなわち、予備電圧Ｖtは、その電圧印加に伴う電界に応じて電界電子放出層に含まれる電子放出材料が電子の放出を開始する電圧よりも高電圧である。例えば、１００ボルト以上の電界で電子放出を開始するというカーボンナノチューブを電子放出材料として採用した場合、Ｙ電極ドライバ５３は、行電極Ｙ及び行電極Ｘ間に、１００ボルトより高い電圧、好ましくは１５０ボルト以上の電圧を掛けるべきパルスＣＨＰを行電極Ｙに印加するのである。更に、かかるパルスＣＨＰによって放電セルＰＣ内の行電極Ｘ及びＹ間、並びに、行電極Ｙ及び列電極Ｄ間に印加される電圧は、放電セルＰＣの放電開始電圧よりも低い電圧に設定する。
【００３５】
かかるアドレス準備行程ＣＧでのパルスＣＨＰの印加によれば、発光を伴う放電を生起させることなく、上記アドレス放電時における極性とは逆極性の電圧が各放電セルＰＣ内の行電極Ｙ及び行電極Ｘ間に印加され、この電圧印加に伴う電界により、電界電子放出層１８が電子放出を開始する。かかる電子放出によって各放電セルＰＣの放電空間Ｓ内には、上記の如きアドレス放電時に電界放出を確実に生起させるのに十分な量の電荷が蓄積される。従って、後続するアドレス行程Ｗでのアドレス放電時において行電極Ｘ及びＹ間に印加する電圧、つまり上記パルスＣＨＰに応じて行電極Ｙ及び行電極Ｘ間に印加される電圧とは逆極性の電圧（Ｖb2＋Ｖa）を、電界放出閾値よりも高い値とすることにより、十分な電子放出が生じ、これがプライミング粒子として作用し、放電遅れを短縮させることができる。
【００３６】
図６は、電界電子放出材を設けたパネルにおけるアドレス時の放電確率を示す図である。 図６において、特性Ａ（実線にて示す）は、前述した如き駆動によりアドレス行程Ｗにおいて、電界電子放出を生じさせた場合での放電確率を示すものである。又、図６の特性Ｂ及びＣは、アドレス行程Ｗの直前において、アドレス放電時とは逆極性で且つ電界放出閾値以上の電圧値を有する予備電圧を行電極Ｘ及びＹ間に印加した場合の放電確率を示すものである。ここで、アドレス行程Ｗの直前でのプライミング放電を省略するとアドレス放電が著しく不安定となるが、かかるプライミング放電を生起させずとも、上記の如き電界電子放出材を設け、アドレス時において電界電子放出を促すとアドレス放電が安定化する。更に、アドレス行程の直前にアドレス時とは逆極性でかつ電界放出閾値以上の予備電圧を行電極Ｘ、Ｙ間に印加すると、より一層放電確率が改善される。
【００３７】
このように、アドレス対象となる行電極対の行電極Ｙ及び行電極Ｘ間に印加される電圧を、電界電子放出材による電子放出を生じさせる閾値以上とすることにより、電界電子放出層１８から放電空間Ｓ内に十分な量の電荷（プライミング粒子）が形成され、アドレス放電における放電遅れを短縮させることができる。すなわち、アドレス行程Ｗでは、アドレス放電における放電遅れを短縮させる為の電子供給を、放電を伴わない電界放出によって行うようにしたのである。また、上記パルスＣＨＰの印加を、図４に示す如く、各サブフィールドＳＦ内のアドレス行程Ｗの直前に実行することにより、全放電セル内に残留する壁電荷の量を一斉に初期化するリセット放電を生起させることなく、各アドレス行程Ｗにおいて確実にアドレス放電を生起させることが可能となる。つまり、比較的大きな発光を伴うリセット放電を省略して画面の高コントラスト化を実現しつつも、アドレス放電の安定化を図ることが可能となるのである。
【００３８】
尚、図３に示される実施例では、電界電子放出層１８が、薄膜ＭｇＯ層１３の表面上においてＰＤＰ５０の画面領域の全面に亘って形成されているが、かかる電界電子放出層１８を、各放電セルＰＣ内の行電極Ｘ及びＹ夫々の近傍領域のみに、分散させて形成するようにしても良い。
【００３９】
図７及び図８は、かかる点に鑑みて為された電界電子放出層１８の他の形態を示す図である。尚、図７は、ＰＤＰ５０を表示面側から眺めた正面透視図であり、図８は、図７のＶ−Ｖ線でのＰＤＰ５０の断面を示す図である。
【００４０】
このように、図７及び図８に示される一例では、薄膜ＭｇＯ層１３の表面上において、各放電セルＰＣ内の透明電極Ｘａ及びＹａに夫々対応した領域に、電界電子放出層１８を分散して形成するようにしている。
【００４１】
又、かかる電界電子放出層１８を薄膜ＭｇＯ層１３の表面上において、行電極Ｘ及びＹの内の一方のバス電極に沿った領域のみに形成させるようにしても良い。
【００４２】
図９及び図１０は、かかる点に鑑みて為された電界電子放出層１８の他の形態を示す図である。尚、図９は、ＰＤＰ５０を表示面側から眺めた際の正面透視図であり、図１０は、図９のＶ−Ｖ線でのＰＤＰ５０の断面を示す図である。
【００４３】
このように、図９及び図１０に示される一例では、薄膜ＭｇＯ層１３の表面上において、各バス電極Ｘｂに沿った領域のみに電界電子放出層１８を形成するようにしている。この際、かかる電界電子放出層１８をバス電極Ｘｂに沿った領域のみに形成させるにあたり、図１１に示す如く各放電セルＰＣ毎に分散させて形成するようにしても良い。
【００４４】
又、かかる電界電子放出層１８を薄膜ＭｇＯ層１３の表面上において、図１２及び図１３に示されるように各放電セルＰＣの放電ギャップｇが存在する位置に沿って形成させるようにしても良い。尚、図１２は、ＰＤＰ５０を表示面側から眺めた際の正面透視図であり、図１３は、図１２のＶ−Ｖ線でのＰＤＰ５０の断面を示す図である。
【図面の簡単な説明】
【００４５】
【図１】本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図２】表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。
【図３】図２に示されるＶ−Ｖ線上での断面を示す図である。
【図４】図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。
【図５】図４に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスを示す図である。
【図６】電界電子放出材を設けたパネルにおけるアドレス時の放電確率を示す図である。
【図７】電界電子放出層１８の他の形成例を示すＰＤＰ５０の正面透視図である。
【図８】図７に示されるＶ−Ｖ線上での断面を示す図である。
【図９】電界電子放出層１８の他の形成例を示すＰＤＰ５０の正面透視図である。
【図１０】図９に示されるＶ−Ｖ線上での断面を示す図である。
【図１１】電界電子放出層１８の他の形成例を示すＰＤＰ５０の正面透視図である。
【図１２】電界電子放出層１８の他の形成例を示すＰＤＰ５０の正面透視図である。
【図１３】図１２に示されるＶ−Ｖ線上での断面を示す図である。
【符号の説明】
【００４６】
１８ 電界電子放出層
５０ ＰＤＰ
５１ Ｘ電極ドライバ
５３ Ｙ電極ドライバ
５５ アドレスドライバ
５６ 駆動制御回路
【特許請求の範囲】
【請求項１】
前面基板と、放電空間を挟んで前記前面基板と対向配置された背面基板と、前記前面基板上において行方向に伸張して配置されている第１行電極及び第２行電極からなる行電極対の複数と、前記行電極対各々を覆う誘電体層と、前記誘電体層を覆うと共に前記放電空間に接する面上に電界電子放出材が露出する保護層と、前記背面基板上において夫々列方向に伸張して配置されている列電極の複数と、を有するプラズマディスプレイパネルの駆動方法であって、
前記行電極対各々の内でアドレス対象となる行電極対の前記第１行電極に選択電位を印加する一方、非アドレス対象となる行電極対の前記第１行電極には非選択電位を印加するアドレス行程を備え、
前記アドレス行程において、前記第１行電極に選択電位を印加した際の前記第１行電極及び第２行電極間の電位差は、前記電界放出材からの電子放出を促す閾値以上であることを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記アドレス行程の直前に、前記アドレス行程において前記選択電位を第１行電極に印加した際の第１行電極及び第２行電極間の電圧とは逆極性であると共に前記電界放出材からの電子放出を促す閾値電圧よりも高く且つ放電開始電圧より低い予備電圧を前記第１行電極及び前記第２行電極間に印加するアドレス準備行程を実行することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記電界電子放出材は、カーボンナノチューブ、カーボンナノファイバー、グラファイトナノファイバー、ＺｎＯナノワイヤ、水素終端ダイヤモンド、円錐形状のシリコン、又は電子化化合物の内の１つからなることを特徴とする請求項１又は２記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
前記電界電子放出材はカーボンナノチューブであり、
前記予備電圧は１００ボルトより高い電圧であることを特徴とする請求項３記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
前記予備電圧は１５０ボルト以上の電圧であることを特徴とする請求項４記載のプラズマディスプレイパネルの駆動方法。
【請求項６】
前記アドレス行程では、前記行電極対各々の前記第２行電極に前記非選択電位よりも低い電位を印加することを特徴とする請求項１又は２記載のプラズマディスプレイパネルの駆動方法。
【請求項７】
前記アドレス準備行程では、前記予備電圧を前記第１行電極及び前記第２行電極間に印加する直前に、時間経過に伴い徐々に電位が低下して負極性のピーク電位に到る波形を有する電荷調整パルスを前記第１行電極に印加することを特徴とする請求項１乃至４のいずれか１に記載のプラズマディスプレイパネルの駆動方法。
【請求項８】
時間経過に伴い徐々に電位が上昇してピーク電位に至った後、時間経過に伴い徐々にその電位が低下する波形を有するパルスを前記第１行電極各々に印加する行程を更に実行し、
前記パルスにおける前記ピーク電位の印加に応じて前記第１行電極及び前記列電極間、並びに前記第１行電極及び前記第２行電極間に生じる電圧は、前記放電開始電圧よりも低いことを特徴とする請求項１乃至４のいずれか１に記載のプラズマディスプレイパネルの駆動方法。
【請求項９】
前記電荷調整パルスの負極性のピーク電位は、前記選択電位よりも高く且つ、前記非選択電位よりも低いことを特徴とする請求項７記載のプラズマディスプレイパネルの駆動方法。
【請求項１０】
前記保護層は、薄膜酸化マグネシウム層と、前記電界電子放出材料を含む電界電子放出層とが積層されてなるものであることを特徴とする請求項１乃至４のいずれか１に記載のプラズマディスプレイパネルの駆動方法。
【請求項１１】
前記電界電子放出層は、前記薄膜酸化マグネシウム層の表面上における複数の所定領域のみに夫々形成されていることを特徴とする請求項８記載のプラズマディスプレイパネルの駆動方法。
【請求項１２】
前記電界電子放出層は、前記薄膜酸化マグネシウム層の表面上において前記行電極対各々に対応した領域のみに形成されていることを特徴とする請求項１１記載のプラズマディスプレイパネルの駆動方法。
【請求項１３】
前記電界電子放出層は、前記薄膜酸化マグネシウム層の表面上において前記行電極対各々の前記第１行電極及び第２行電極間の放電ギャップが存在する位置に対応した領域のみに形成されていることを特徴とする請求項１１記載のプラズマディスプレイパネルの駆動方法。
【請求項１】
前面基板と、放電空間を挟んで前記前面基板と対向配置された背面基板と、前記前面基板上において行方向に伸張して配置されている第１行電極及び第２行電極からなる行電極対の複数と、前記行電極対各々を覆う誘電体層と、前記誘電体層を覆うと共に前記放電空間に接する面上に電界電子放出材が露出する保護層と、前記背面基板上において夫々列方向に伸張して配置されている列電極の複数と、を有するプラズマディスプレイパネルの駆動方法であって、
前記行電極対各々の内でアドレス対象となる行電極対の前記第１行電極に選択電位を印加する一方、非アドレス対象となる行電極対の前記第１行電極には非選択電位を印加するアドレス行程を備え、
前記アドレス行程において、前記第１行電極に選択電位を印加した際の前記第１行電極及び第２行電極間の電位差は、前記電界放出材からの電子放出を促す閾値以上であることを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記アドレス行程の直前に、前記アドレス行程において前記選択電位を第１行電極に印加した際の第１行電極及び第２行電極間の電圧とは逆極性であると共に前記電界放出材からの電子放出を促す閾値電圧よりも高く且つ放電開始電圧より低い予備電圧を前記第１行電極及び前記第２行電極間に印加するアドレス準備行程を実行することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記電界電子放出材は、カーボンナノチューブ、カーボンナノファイバー、グラファイトナノファイバー、ＺｎＯナノワイヤ、水素終端ダイヤモンド、円錐形状のシリコン、又は電子化化合物の内の１つからなることを特徴とする請求項１又は２記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
前記電界電子放出材はカーボンナノチューブであり、
前記予備電圧は１００ボルトより高い電圧であることを特徴とする請求項３記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
前記予備電圧は１５０ボルト以上の電圧であることを特徴とする請求項４記載のプラズマディスプレイパネルの駆動方法。
【請求項６】
前記アドレス行程では、前記行電極対各々の前記第２行電極に前記非選択電位よりも低い電位を印加することを特徴とする請求項１又は２記載のプラズマディスプレイパネルの駆動方法。
【請求項７】
前記アドレス準備行程では、前記予備電圧を前記第１行電極及び前記第２行電極間に印加する直前に、時間経過に伴い徐々に電位が低下して負極性のピーク電位に到る波形を有する電荷調整パルスを前記第１行電極に印加することを特徴とする請求項１乃至４のいずれか１に記載のプラズマディスプレイパネルの駆動方法。
【請求項８】
時間経過に伴い徐々に電位が上昇してピーク電位に至った後、時間経過に伴い徐々にその電位が低下する波形を有するパルスを前記第１行電極各々に印加する行程を更に実行し、
前記パルスにおける前記ピーク電位の印加に応じて前記第１行電極及び前記列電極間、並びに前記第１行電極及び前記第２行電極間に生じる電圧は、前記放電開始電圧よりも低いことを特徴とする請求項１乃至４のいずれか１に記載のプラズマディスプレイパネルの駆動方法。
【請求項９】
前記電荷調整パルスの負極性のピーク電位は、前記選択電位よりも高く且つ、前記非選択電位よりも低いことを特徴とする請求項７記載のプラズマディスプレイパネルの駆動方法。
【請求項１０】
前記保護層は、薄膜酸化マグネシウム層と、前記電界電子放出材料を含む電界電子放出層とが積層されてなるものであることを特徴とする請求項１乃至４のいずれか１に記載のプラズマディスプレイパネルの駆動方法。
【請求項１１】
前記電界電子放出層は、前記薄膜酸化マグネシウム層の表面上における複数の所定領域のみに夫々形成されていることを特徴とする請求項８記載のプラズマディスプレイパネルの駆動方法。
【請求項１２】
前記電界電子放出層は、前記薄膜酸化マグネシウム層の表面上において前記行電極対各々に対応した領域のみに形成されていることを特徴とする請求項１１記載のプラズマディスプレイパネルの駆動方法。
【請求項１３】
前記電界電子放出層は、前記薄膜酸化マグネシウム層の表面上において前記行電極対各々の前記第１行電極及び第２行電極間の放電ギャップが存在する位置に対応した領域のみに形成されていることを特徴とする請求項１１記載のプラズマディスプレイパネルの駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００９−１２２４８９（Ｐ２００９−１２２４８９Ａ）
【公開日】平成２１年６月４日（２００９．６．４）
【国際特許分類】
【出願番号】特願２００７−２９７７１３（Ｐ２００７−２９７７１３）
【出願日】平成１９年１１月１６日（２００７．１１．１６）
【出願人】（０００００５０１６）パイオニア株式会社 (3,620)
【Ｆターム（参考）】
【公開日】平成２１年６月４日（２００９．６．４）
【国際特許分類】
【出願日】平成１９年１１月１６日（２００７．１１．１６）
【出願人】（０００００５０１６）パイオニア株式会社 (3,620)
【Ｆターム（参考）】
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