プログラマブル論理回路の設定ファイルの解読を保護する方法およびそれを実施する論理回路
本発明の主題はプログラマブル論理回路（１００、２００）を保護する方法であり、プログラマブル論理回路（１００、２００）のプログラマブル資源の構成に使用されるデータファイルは、暗号化された（１１２）後に不揮発性メモリ（１０７、２０７）に格納され、回路（１０３、２０３）内蔵の暗号解読モジュールはプログラマブル論理回路（１００、２００）に格納された秘密鍵（１０２、２０２）を使用することにより設定用データファイルを解読する役目を担い、暗号解読モジュールは、少なくとも１つの対抗技術を実施することにより暗号解読動作中に鍵を取得することを目標とする攻撃に対し保護されることを特徴とする。
本発明の別の主題は、特許請求範囲の請求項１〜４のいずれか一項に記載の方法を使用することにより暗号解読動作中の覗き見および／または故障利用攻撃に対し保護されるＦＰＧＡタイプのプログラマブル論理回路である。
本発明の別の主題は、特許請求範囲の請求項１〜４のいずれか一項に記載の方法を使用することにより暗号解読動作中の覗き見および／または故障利用攻撃に対し保護されるＦＰＧＡタイプのプログラマブル論理回路である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＰＧＡタイプのプログラマブル論理回路の設定ファイルの解読を保護する方法およびそれを実施する回路に関する。
【背景技術】
【０００２】
本発明は、特には電子機器分野とプログラマブル論理回路のセキュリティ分野とに適用する。
【０００３】
電子部品市場の経済モデルは１０年以上にわたって価値の転換を経験してきた。したがって例えばＶＨＤＬまたはＶｅｒｉｌｏｇ言語を使用して生成されるハードウェアの高水準記述は最も戦略的な部分であり、したがって偽造に対しそれを保護する必要がある。
【０００４】
また、いくつかの回路は秘密の手段を組み込む。これは、衛星放送テレビ等のコンテンツ流通市場分野、あるいは機密のアルゴリズムとプロトコルを有する軍事の場合である。
【０００５】
したがって、著作権侵害に対する戦いに関する理由のため、回路のリバースエンジニアリングを不可能にまたは少なくとも困難にする必要がある。ＡＳＩＣ回路等のカスタム設計製品では、リバースエンジニアリングは特性寸法の減少（現在はナノメートル程度）とともにますます困難になっている。しかしながら、高戦略価値を有する機密部品、または機密データの格納／処理は、例えば以下の「場当たり的」方法により依然として保護されている。
−直接顕微鏡観測を防ぐ金属層による遮蔽、
−資源の視覚的識別を複雑にする論理の配置、
−すべての特定された資源を解釈することができるためには光暗号解読手段を必要とするデータバスのスクランブル。
【０００６】
逆に、例えばＦＰＧＡ等の再構成可能部品では、保護対象の情報は設定ファイルの形式（通常、「ビットストリーム」と呼ばれる）で利用入手可能である。いくつかのＦＰＧＡファミリーでは、この設定ファイルは、はんだ付けされしたがって完全に読み出し可能であるので容易に抽出できる不揮発性メモリ（例えば、ＰＲＯＭ）に格納される。このメモリはＦＰＧＡ製品設計者の価値連鎖（ｖａｌｕｅ ｃｈａｉｎ）上にないので、そのコストはできるだけ低いことが必須である。結局、これらの部品は通常、セキュリティ保護を有しない。他のＦＰＧＡファミリーでは、設定ファイルはアクセスを複雑にするＦＰＧＡ行列内に直接保存される。
【０００７】
しかしながら、例えばシフトレジスタを使用することにより、このファイルに書き込みそして時にはこのファイルを読み取る手段がある。ＦＰＧＡはそれらの設定ファイルを発見することを目的とした攻撃に特に弱いので、大製造業者は回路内に取り込まれる対抗解決策を提供する。
【０００８】
今日の実装では、例えば３ＤＥＳ、ＡＥＳアルゴリズム等の対称法により設定ファイルを暗号化することによりその読み取りを困難にしている。さらに、暗号解読は通常、プログラマブル論理回路のチップに対し実行されるので上記メモリとプログラマブル論理回路間の通信も保護される。
【０００９】
暗号解読論理動作自体は、その物理的実装への攻撃に対し保護されない。したがって、賢い攻撃は暗号鍵を発見し設定ファイルに含まれたデータにアクセスできるかもしれない。
【００１０】
この暗号鍵を発見するために、２つのファミリーの攻撃、すなわち、覗き見攻撃（ｏｂｓｅｒｖａｔｉｏｎ ａｔｔａｃｋｓ）と外乱または故障利用攻撃（ｄｉｓｔｕｒｂａｎｃｅ ｏｒ ｆａｕｌｔ−ｉｎｊｅｃｔｉｏｎ ａｔｔａｃｋｓ）を実施することができる。
【００１１】
第１のファミリーの攻撃（すなわち、覗き見攻撃）は、暗号を扱う回路の瞬間的電力消費が処理対象のデータに特に依存するという事実を利用する。いくつかのタイプの覗き見攻撃が知られている。ＳＰＡ（単純電力解析：Ｓｉｍｐｌｅ Ｐｏｗｅｒ Ａｎａｌｙｓｉｓ）は、暗号化動作中に測定されたその電力消費の測定値に基づき中央ユニットにより実行される動作を識別しようとする。差動電力解析ＤＰＡ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｐｏｗｅｒ Ａｎａｌｙｓｉｓ）は、多数の電力消費測定値に関する統計演算を利用する。統計演算は暗号化動作中に無作為のメッセージに対し、鍵の限定された部分に関しなされた仮定を有効または無効にする定数鍵により行われる。「テンプレート」タイプ攻撃は、第１段階では、鍵の限定された部分の値により索引を付けられた消費モデルを構築するために、攻撃されている装置と同一の装置を使用し（この装置が秘密を含まないことは別にして）、第２段階では、測定された電力消費量が最も近いモデルとしたがってこのサブ鍵の値とを決定するために、攻撃されている装置のいくつかの電力消費量の測定値を使用する。また、導体中に流れるいかなる電流も、その測定（特には、ＤＰＡによる）が電力消費に依存した攻撃に原理的に同一の攻撃を引き起こす可能性がある電磁界を生成する。
【００１２】
第２のファミリーの攻撃（すなわち、外乱または故障利用攻撃）は、例えば温度または電圧変動、電源への強い擬似信号により、あるいは電磁界、レーザー発射等により、システム内に外乱を導入する。発生した故障は、攻撃されている回路のノードの値を変える。故障は、シリコンに対する攻撃に依存して単一かもしれないしあるいは複数かもしれない、また恒久的かもしれないしあるいは過渡的かもしれない。過渡的故障利用（ｔｒａｎｓｉｅｎｔ ｆａｕｌｔ ｉｎｊｅｃｔｉｏｎｓ）の柔軟性は、複数の試験を行うことにより、より強力な攻撃を引き起こし、成功の機会を増す。単一故障による攻撃は攻撃手順を簡単にする。故障ベースの攻撃は、エラーの無い暗号化出力と故障を有する出力との差動解析に基づく。
【００１３】
プログラマブル部品の設定ファイルのセキュリティモデルは失敗する。すなわち、上記ファイルを含む不揮発性メモリに対する物理的攻撃は暗号により反撃されるが、プログラマブル部品上の暗号解読回路は保護されず、物理的攻撃を受ける可能性がある。したがって、例えば、構成クロック（ｃｏｎｆｉｇｕｒａｔｉｏｎ ｃｌｏｃｋ）に関するトリガを使用して瞬間的磁気特性を測定することにより、設定ファイルのデータブロックの暗号を分離できる可能性がある。この解析により、暗号鍵としたがって暗号解読された設定ファイルとを再組み立てできる。
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明の１つの目的は特に上記欠点を克服することである。
【課題を解決するための手段】
【００１５】
この目的を達成するために、本発明の主題はプログラマブル論理回路を保護する方法である。上記回路のプログラマブル資源の構成に使用されるデータファイルは暗号化された後、不揮発性メモリに格納され、上記回路内蔵の暗号解読モジュールは回路内に格納された秘密鍵を使用することによりファイルを解読する役目を担う。暗号解読モジュールは、差動論理による保護、マスキングによる保護、および故障検出による保護を含む少なくとも１つの対抗技術を実施することにより、暗号解読動作中に鍵を取得しようとする隠れチャネル攻撃または故障ベースの攻撃に対し保護される。
【００１６】
プログラマブル論理回路は例えばＦＰＧＡタイプのものである。
【００１７】
暗号解読モジュールは、例えばプログラマブル論理回路内蔵の専用論理回路であってよいが、そうでなければプログラマブル論理回路の構成可能資源をプログラムすることによりインスタンス化されてもよい。
【００１８】
本発明の別の主題はＦＰＧＡタイプのプログラマブル論理回路である。本プログラマブル論理回路は、回路内に格納された秘密鍵を使用することにより上記回路のプログラマブル資源の設定ファイルを解読する役目を担う回路内蔵の少なくとも１つの暗号解読モジュールを含み、暗号解読モジュールは、添付特許請求範囲の請求項１乃至４のいずれか一項に記載の方法を使用することにより、暗号解読動作中の覗き見攻撃および／または故障利用攻撃に対し保護されることを特徴とする。
【００１９】
他の特徴および本発明の利点は、添付図面に照らし、例示的かつ非制限例として記載される以下の明細書から明らかになるであろう。
【図面の簡単な説明】
【００２０】
【図１】ＦＰＧＡタイプのプログラマブル論理回路を構成するための例示的手順を示す。
【図２】本発明によるＦＰＧＡタイプのプログラマブル論理回路を初期化するための例示的手順と暗号解読回路が保護されるやり方とを示す。
【発明を実施するための形態】
【００２１】
図１には、ＦＰＧＡタイプのプログラマブル論理回路を構成するための例示的手順を示す。この例では、ＦＰＧＡ１００はプログラマブル資源領域１０１からなる。プログラムされると、設計者のターゲットアプリケーションに必要な機能を生成するためにこの領域を使用することができる。プログラマブル資源領域は特に、構成可能論理ブロックとこれらのブロック間の相互接続資源とからなる。プログラマブル資源領域はまた、入出力ブロック（ＩＯＢ）と通常呼ばれるものも含む。これらのブロックはプログラミングにより相互接続される。ＩＯＢはＦＰＧＡの入出力ポート１１８の用途を規定することができる。ＦＰＧＡ１００は、特に設定ファイルを格納するために使用されるＲＡＭ揮発性メモリ１０４を含む。構成設定論理モジュール１０５は、設定ファイル内の揮発性メモリ１０４に含まれるプログラムに従って論理ブロックとＩＯＢとを接続するために使用される。ＦＰＧＡ１００は、設定ファイルを解読するために使用することができる暗号解読モジュール１０３と、暗号解読に必要な鍵を含む不揮発性メモリ１０２の領域とを含む。不揮発性メモリ１０７（例えばＰＲＯＭタイプの）は、暗号化された設定ファイルを格納するために使用される。したがってシステムの電源が落とされたときにも、構成情報はメモリに保持され、いかなる攻撃者に対しても保護される。
【００２２】
システムの設計中、ＦＰＧＡ回路はターゲットアプリケーションに基づいて１つまたは複数の機能を生成するようにプログラムされる。このため、設計者は、例えばコンピュータ支援設計ソフトウェア（ＣＡＯ）を含むコンピュータ１０８を使用する。設計者は、ＶＨＤＬ言語などの高水準ハードウェア記述言語を使用して１つまたは複数の機能１１０をプログラムする。対応プログラムおよびデータ１１１は、コンピュータのメモリに格納された設定ファイルとなる。設計者は、上記構成データを保護するように暗号鍵Ｋ１０９を定義する選択肢を有する。この鍵はパラメーター１１３として入力される。設定ファイルに含まれる構成データ１１１は、鍵Ｋ１１３を使用することにより、例えばＡＥＳまたは３ＤＥＳなどの暗号化アルゴリズム１１２を使用することにより暗号化される。このとき、暗号化された設定ファイルは不揮発性メモリ１０７内に置かれる（１１６）。別の方法は、暗号化された設定ファイルを入力ポート１１４を介しＦＰＧＡ内蔵の揮発性メモリ１０４に直接置く（１１７）ことであり、例えばシステム試験目的のためにそのようにする。構成設定されるプログラマブル資源領域１０１については、ＦＰＧＡにより設定ファイルを解読する必要がある。このため、鍵Ｋは部品内に格納され（１０２）、設計段階中にＦＰＧＡのポート１０６を介し送られる（１１５）。
【００２３】
図２には、本発明による、ＦＰＧＡタイプのプログラマブル論理回路を初期化するための例示的手順と暗号解読回路が保護されるやり方とを示す。前述のように、暗号化された設定ファイルは通常、ＦＰＧＡ２００の外付け不揮発性メモリ２０７に格納される。システムの電源を入れると、暗号化された設定ファイルはダウンロードされ（２０８）、例えば入力ポート２１３を介しＦＰＧＡ内蔵の暗号解読モジュール２０３に入力として提供される。鍵Ｋ２０２はファイルを解読するモジュール２０３により使用され（２０９）、このファイルは内蔵の揮発性メモリ２０５に送られる（２１０）。次に、設定ファイルはプログラマブル資源領域２０１を構成設定する（２１１）構成設定論理モジュール２０６により使用される（２１２）。
【００２４】
上記初期化手順はシステムの電源が入れられるたびに系統的にトリガされる。その目的がＦＰＧＡ２０２内に格納された鍵Ｋを特定して設定ファイルを解読することである攻撃者は、システムの初期化中に暗号解読モジュール２０３の動作を調べることを選択するかもしれない。この初期化は、例えばＲＯＭ２０７とＦＰＧＡ２００間の通信プロトコルにより使用される同期クロックを利用することにより攻撃者により監視される。暗号解読モジュールは覗き見または外乱利用により攻撃される（２０４）。
【００２５】
これらの攻撃２０４から保護されるように、暗号解読モジュール２０３は様々な対策法を実施してよい。
【００２６】
例えば、暗号解読モジュールは差動論理を使用することにより特にＤＰＡタイプの覗き見攻撃に対し保護される。最もありふれた差動論理の中でも、次のものが特に挙げられる。
−Ｋ．Ｔｉｒｉ，Ｉ．Ｖｅｒｂａｕｗｈｅｄｅ，”Ａ Ｌｏｇｉｃ Ｌｅｖｅｌ Ｄｅｓｉｇｎ Ｍｅｔｈｏｄｏｌｏｇｙ ｆｏｒ ａ Ｓｅｃｕｒｅ ＤＰＡ Ｒｅｓｉｓｔａｎｔ ＡＳＩＣ ｏｒ ＦＰＧＡ Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ”，ｄａｔｅ，‘０４，ｐａｇｅｓ ２４６−２５１，Ｆｅｂｒｕａｒｙ ２００４，Ｐａｒｉｓに詳述されるＷＤＤＬ（Ｗａｖｅ Ｄｙｎａｍｉｃ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｌｏｇｉｃ）。この場合、暗号解読モジュールは、モジュールの電力消費量を実質的に一定にするように相補形論理により働く２つの２重ロジックアレイで構成される。
−Ｓ．Ｇｕｉｌｌｅｙ，Ｐ．Ｈｏｏｇｖｏｒｓｔ，Ｙ．Ｍａｔｈｉｅｕ，Ｒ．Ｐａｃａｌｅｔ，Ｊ．Ｐｒｏｖｏｓｔ”，ＣＭＯＳ ｓｔｒｕｃｔｕｒｅｓ ｓｕｉｔａｂｌｅ ｆｏｒ ｓｅｃｕｒｅｄ Ｈａｒｄｗａｒｅ” ｄａｔｅ，０４，ｐａｇｅｓ １４１４−１４１５，Ｆｅｂｒｕａｒｙ ２００４，Ｐａｒｉｓに記載のＳＥＣＬＩＢ（Ｓｅｃｕｒｅｄ Ｌｉｂｒａｒｙ）、
−Ｋ．Ｔｉｒｉ，Ｍ．Ａｋｍａｌ ａｎｄ Ｉ．Ｖｅｒｂａｕｗｈｅｄｅ，”Ａ ｄｙｎａｍｉｃ ａｎｄ Ｄｉｆｆｅｒｅｎｔｉａｌ ＣＭＯＳ Ｌｏｇｉｃ ｗｉｔｈ Ｓｉｇｎａｌ Ｉｎｄｅｐｅｎｄａｎｔ Ｐｏｗｅｒ Ｃｏｎｓｕｍｐｔｉｏｎ ｔｏ Ｗｉｔｈｓｔａｎｄ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｐｏｗｅｒ Ａｎａｌｙｓｉｓ ｏｎ Ｓｍａｒｔ Ｃａｒｄｓ”，ＥＳＳＣＩＲＣ，ｐａｇｅｓ ４０３−４０６，Ｓｅｐｔｅｍｂｅｒ ２００２ に記載のＳＡＢＬ、
−Ｆ．Ｒｅｇａｚｚｏｎｉ ｅｔ ａｌ．，”Ａ Ｓｉｍｕｌａｔｉｏｎ−Ｂａｓｅｄ Ｍｅｔｈｏｄｏｌｏｇｙ ｆｏｒ Ｅｖａｌｕａｔｉｎｇ ＤＰＡ−Ｒｅｓｉｓｔａｎｃｅ ｏｆ Ｃｒｙｐｔｏｇｒａｐｈｉｃ Ｆｕｎｃｔｉｏｎａｌ Ｕｎｉｔｓ ｗｉｔｈ Ａｐｐｌｉｃａｔｉｏｎ ｔｏ ＣＭＯＳ ａｎｄ ＭＣＭＬ Ｔｅｃｈｎｏｌｏｇｉｅｓ”，ＳＡＭＯＳ ＩＣ，Ｊｕｌｙ ２００７に記載のＭＣＭＬ、
−Ｍ．Ｗ．Ａｌｌａｍ ａｎｄ Ｍ．Ｉ．Ｅｌｍａｓｒｙ，”Ｄｙｎａｍｉｃ Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ （ＤｙＭＣＬ），ａ ｎｅｗ ｌｏｗ−ｐｏｗｅｒ／ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ ｌｏｇｉｃ ｆａｍｉｌｙ”，１０．１１０９／ＣＩＣＣ．２０００．８５２６９９，ｐａｇｅｓ ４２１−４２４，２０００に記載のＤｙＭＣＬ、
−Ｍ．Ｂｕｒｃｃｉ，Ｌ．Ｇｉａｎｃａｎｅ，Ｒ．Ｌｕｚｚｉ ａｎｄ Ａ．Ｔｒｉｆｉｌｅｔｔｉ，”Ｔｈｒｅｅ−ｐｈａｓｅ ｄｕａｌ−ｒａｉｌ ｐｒｅ−ｃｈａｒｇｅ ｌｏｇｉｃ”，ＣＨＥＳＳ，ｖｏｌｕｍｅ ４２４９ ｏｆ ＬＮＣＳ，ｐａｇｅｓ ２３２−２４１，Ｓｐｒｉｎｇｅｒ ２００６に記載のＴＤＰＬ。
【００２７】
隠れチャネルへの攻撃に対し保護する別のやり方は変数上にマスクを利用することである。このマスクは乱数値を有しており、論理ゲート等の機能レベルにおいて利用することができる。
【００２８】
差動論理またはマスキングに基づく対抗技術は特に、Ｍａｎｇａｒｄ Ｓｔｅｆａｎ，Ｏｓｗａｌｄ Ｅｌｉｓａｂｅｔｈ ａｎｄ Ｐｏｐｐ Ｔｈｏｍａｓ，”Ｐｏｗｅｒ Ａｎａｌｙｓｉｓ Ａｔｔａｃｋｓ ： Ｒｅｖｅａｌｉｎｇ ｔｈｅ Ｓｅｃｒｅｔｓ ｏｆ Ｓｍａｒｔ Ｃａｒｄｓ”，Ｓｐｒｉｎｇｅｒ，２００７に記載されている。
【００２９】
故障利用型外乱攻撃（ｆａｕｌｔ−ｉｎｊｅｃｔｉｏｎ ｔｙｐｅ ｄｉｓｔｕｒｂａｎｃｅ ａｔｔａｃｋｓ）に対し保護されるために、暗号解読回路は例えば以下に記載された故障検出技術を利用することにより保護されてもよい。
−Ｙ．Ｋｉｍ，Ｒ．Ｋａｒｒｉ ａｎｄ Ｋ．Ｗｕ，”Ｃｏｎｃｕｒｒｅｎｔ Ｅｒｒｏｒ Ｄｅｔｅｃｔｉｏｎ Ｓｃｈｅｍｅｓ ｆｏｒ Ｆａｕｌｔ Ｂａｓｅｄ Ｓｉｄｅ−Ｃｈａｎｎｅｌ Ｃｒｙｐｔａｎａｌｙｓｉｓ ｏｆ Ｓｙｍｍｅｔｒｉｃ Ｂｌｏｃｋ Ｃｉｐｈｅｒｓ”，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ Ｄｅｓｉｇｎ，２１（１２），ｐａｇｅｓ １５０９−１５１７，Ｄｅｃｅｍｂｅｒ ２００２、
−Ｍ．Ｋａｒｐｏｖｓｋｙ，Ｋ．Ｋｕｌｉｋｏｗｓｋｉ ａｎｄ Ａ．Ｔａｕｂｉｎ，”Ｒｏｂｕｓｔ Ｐｒｏｔｅｃｔｉｏｎ ａｇａｉｎｓｔ Ｆａｕｌｔ−Ｉｎｊｅｃｔｉｏｎ Ａｔｔａｃｋｓ ｏｎ Ｓｍａｒｔ Ｃａｒｄｓ Ｉｍｐｌｅｍｅｎｔｉｎｇ ｔｈｅ Ａｄｖａｎｃｅｄ Ｅｎｃｒｙｐｔｉｏｎ Ｓｔａｎｄａｒｄ”，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ Ｄｅｓｉｇｎ，２１（２），Ｍａｙ ２００４、
−Ｇ．Ｂｅｒｔｏｎｉ，Ｌ．Ｂｒｅｖｅｇｌｉｅｒｉ，Ｉ．Ｋｏｒｅｎ，Ｐ．Ｍａｉｓｔｒｉ，ａｎｄ Ｖ．Ｐｉｕｒｉ，”Ｅｒｒｏｒ Ａｎａｌｙｓｉｓ ａｎｄ Ｄｅｔｅｃｔｉｏｎ Ｐｒｏｃｅｄｕｒｅｓ ｆｏｒ ａ Ｈａｒｄｗａｒｅ Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ ｔｈｅ Ａｄｖａｎｃｅｄ Ｅｎｃｒｙｐｔｉｏｎ Ｓｔａｎｄａｒｄ”，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ Ｄｅｓｉｇｎ，５２（４），Ａｐｒｉｌ ２００３。
【００３０】
１つまたは複数の上記技術を使用することにより、暗号解読モジュールの保護は強化され、これにより既存のＦＰＧＡで見られる欠陥を補償する。したがってプログラマブル論理回路の保護メカニズムのセキュリティ仕様は、物理的覗き見または故障利用攻撃に対処するように組み込み暗号プロセッサを確実にすることにより補完される。
【技術分野】
【０００１】
本発明は、ＦＰＧＡタイプのプログラマブル論理回路の設定ファイルの解読を保護する方法およびそれを実施する回路に関する。
【背景技術】
【０００２】
本発明は、特には電子機器分野とプログラマブル論理回路のセキュリティ分野とに適用する。
【０００３】
電子部品市場の経済モデルは１０年以上にわたって価値の転換を経験してきた。したがって例えばＶＨＤＬまたはＶｅｒｉｌｏｇ言語を使用して生成されるハードウェアの高水準記述は最も戦略的な部分であり、したがって偽造に対しそれを保護する必要がある。
【０００４】
また、いくつかの回路は秘密の手段を組み込む。これは、衛星放送テレビ等のコンテンツ流通市場分野、あるいは機密のアルゴリズムとプロトコルを有する軍事の場合である。
【０００５】
したがって、著作権侵害に対する戦いに関する理由のため、回路のリバースエンジニアリングを不可能にまたは少なくとも困難にする必要がある。ＡＳＩＣ回路等のカスタム設計製品では、リバースエンジニアリングは特性寸法の減少（現在はナノメートル程度）とともにますます困難になっている。しかしながら、高戦略価値を有する機密部品、または機密データの格納／処理は、例えば以下の「場当たり的」方法により依然として保護されている。
−直接顕微鏡観測を防ぐ金属層による遮蔽、
−資源の視覚的識別を複雑にする論理の配置、
−すべての特定された資源を解釈することができるためには光暗号解読手段を必要とするデータバスのスクランブル。
【０００６】
逆に、例えばＦＰＧＡ等の再構成可能部品では、保護対象の情報は設定ファイルの形式（通常、「ビットストリーム」と呼ばれる）で利用入手可能である。いくつかのＦＰＧＡファミリーでは、この設定ファイルは、はんだ付けされしたがって完全に読み出し可能であるので容易に抽出できる不揮発性メモリ（例えば、ＰＲＯＭ）に格納される。このメモリはＦＰＧＡ製品設計者の価値連鎖（ｖａｌｕｅ ｃｈａｉｎ）上にないので、そのコストはできるだけ低いことが必須である。結局、これらの部品は通常、セキュリティ保護を有しない。他のＦＰＧＡファミリーでは、設定ファイルはアクセスを複雑にするＦＰＧＡ行列内に直接保存される。
【０００７】
しかしながら、例えばシフトレジスタを使用することにより、このファイルに書き込みそして時にはこのファイルを読み取る手段がある。ＦＰＧＡはそれらの設定ファイルを発見することを目的とした攻撃に特に弱いので、大製造業者は回路内に取り込まれる対抗解決策を提供する。
【０００８】
今日の実装では、例えば３ＤＥＳ、ＡＥＳアルゴリズム等の対称法により設定ファイルを暗号化することによりその読み取りを困難にしている。さらに、暗号解読は通常、プログラマブル論理回路のチップに対し実行されるので上記メモリとプログラマブル論理回路間の通信も保護される。
【０００９】
暗号解読論理動作自体は、その物理的実装への攻撃に対し保護されない。したがって、賢い攻撃は暗号鍵を発見し設定ファイルに含まれたデータにアクセスできるかもしれない。
【００１０】
この暗号鍵を発見するために、２つのファミリーの攻撃、すなわち、覗き見攻撃（ｏｂｓｅｒｖａｔｉｏｎ ａｔｔａｃｋｓ）と外乱または故障利用攻撃（ｄｉｓｔｕｒｂａｎｃｅ ｏｒ ｆａｕｌｔ−ｉｎｊｅｃｔｉｏｎ ａｔｔａｃｋｓ）を実施することができる。
【００１１】
第１のファミリーの攻撃（すなわち、覗き見攻撃）は、暗号を扱う回路の瞬間的電力消費が処理対象のデータに特に依存するという事実を利用する。いくつかのタイプの覗き見攻撃が知られている。ＳＰＡ（単純電力解析：Ｓｉｍｐｌｅ Ｐｏｗｅｒ Ａｎａｌｙｓｉｓ）は、暗号化動作中に測定されたその電力消費の測定値に基づき中央ユニットにより実行される動作を識別しようとする。差動電力解析ＤＰＡ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｐｏｗｅｒ Ａｎａｌｙｓｉｓ）は、多数の電力消費測定値に関する統計演算を利用する。統計演算は暗号化動作中に無作為のメッセージに対し、鍵の限定された部分に関しなされた仮定を有効または無効にする定数鍵により行われる。「テンプレート」タイプ攻撃は、第１段階では、鍵の限定された部分の値により索引を付けられた消費モデルを構築するために、攻撃されている装置と同一の装置を使用し（この装置が秘密を含まないことは別にして）、第２段階では、測定された電力消費量が最も近いモデルとしたがってこのサブ鍵の値とを決定するために、攻撃されている装置のいくつかの電力消費量の測定値を使用する。また、導体中に流れるいかなる電流も、その測定（特には、ＤＰＡによる）が電力消費に依存した攻撃に原理的に同一の攻撃を引き起こす可能性がある電磁界を生成する。
【００１２】
第２のファミリーの攻撃（すなわち、外乱または故障利用攻撃）は、例えば温度または電圧変動、電源への強い擬似信号により、あるいは電磁界、レーザー発射等により、システム内に外乱を導入する。発生した故障は、攻撃されている回路のノードの値を変える。故障は、シリコンに対する攻撃に依存して単一かもしれないしあるいは複数かもしれない、また恒久的かもしれないしあるいは過渡的かもしれない。過渡的故障利用（ｔｒａｎｓｉｅｎｔ ｆａｕｌｔ ｉｎｊｅｃｔｉｏｎｓ）の柔軟性は、複数の試験を行うことにより、より強力な攻撃を引き起こし、成功の機会を増す。単一故障による攻撃は攻撃手順を簡単にする。故障ベースの攻撃は、エラーの無い暗号化出力と故障を有する出力との差動解析に基づく。
【００１３】
プログラマブル部品の設定ファイルのセキュリティモデルは失敗する。すなわち、上記ファイルを含む不揮発性メモリに対する物理的攻撃は暗号により反撃されるが、プログラマブル部品上の暗号解読回路は保護されず、物理的攻撃を受ける可能性がある。したがって、例えば、構成クロック（ｃｏｎｆｉｇｕｒａｔｉｏｎ ｃｌｏｃｋ）に関するトリガを使用して瞬間的磁気特性を測定することにより、設定ファイルのデータブロックの暗号を分離できる可能性がある。この解析により、暗号鍵としたがって暗号解読された設定ファイルとを再組み立てできる。
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明の１つの目的は特に上記欠点を克服することである。
【課題を解決するための手段】
【００１５】
この目的を達成するために、本発明の主題はプログラマブル論理回路を保護する方法である。上記回路のプログラマブル資源の構成に使用されるデータファイルは暗号化された後、不揮発性メモリに格納され、上記回路内蔵の暗号解読モジュールは回路内に格納された秘密鍵を使用することによりファイルを解読する役目を担う。暗号解読モジュールは、差動論理による保護、マスキングによる保護、および故障検出による保護を含む少なくとも１つの対抗技術を実施することにより、暗号解読動作中に鍵を取得しようとする隠れチャネル攻撃または故障ベースの攻撃に対し保護される。
【００１６】
プログラマブル論理回路は例えばＦＰＧＡタイプのものである。
【００１７】
暗号解読モジュールは、例えばプログラマブル論理回路内蔵の専用論理回路であってよいが、そうでなければプログラマブル論理回路の構成可能資源をプログラムすることによりインスタンス化されてもよい。
【００１８】
本発明の別の主題はＦＰＧＡタイプのプログラマブル論理回路である。本プログラマブル論理回路は、回路内に格納された秘密鍵を使用することにより上記回路のプログラマブル資源の設定ファイルを解読する役目を担う回路内蔵の少なくとも１つの暗号解読モジュールを含み、暗号解読モジュールは、添付特許請求範囲の請求項１乃至４のいずれか一項に記載の方法を使用することにより、暗号解読動作中の覗き見攻撃および／または故障利用攻撃に対し保護されることを特徴とする。
【００１９】
他の特徴および本発明の利点は、添付図面に照らし、例示的かつ非制限例として記載される以下の明細書から明らかになるであろう。
【図面の簡単な説明】
【００２０】
【図１】ＦＰＧＡタイプのプログラマブル論理回路を構成するための例示的手順を示す。
【図２】本発明によるＦＰＧＡタイプのプログラマブル論理回路を初期化するための例示的手順と暗号解読回路が保護されるやり方とを示す。
【発明を実施するための形態】
【００２１】
図１には、ＦＰＧＡタイプのプログラマブル論理回路を構成するための例示的手順を示す。この例では、ＦＰＧＡ１００はプログラマブル資源領域１０１からなる。プログラムされると、設計者のターゲットアプリケーションに必要な機能を生成するためにこの領域を使用することができる。プログラマブル資源領域は特に、構成可能論理ブロックとこれらのブロック間の相互接続資源とからなる。プログラマブル資源領域はまた、入出力ブロック（ＩＯＢ）と通常呼ばれるものも含む。これらのブロックはプログラミングにより相互接続される。ＩＯＢはＦＰＧＡの入出力ポート１１８の用途を規定することができる。ＦＰＧＡ１００は、特に設定ファイルを格納するために使用されるＲＡＭ揮発性メモリ１０４を含む。構成設定論理モジュール１０５は、設定ファイル内の揮発性メモリ１０４に含まれるプログラムに従って論理ブロックとＩＯＢとを接続するために使用される。ＦＰＧＡ１００は、設定ファイルを解読するために使用することができる暗号解読モジュール１０３と、暗号解読に必要な鍵を含む不揮発性メモリ１０２の領域とを含む。不揮発性メモリ１０７（例えばＰＲＯＭタイプの）は、暗号化された設定ファイルを格納するために使用される。したがってシステムの電源が落とされたときにも、構成情報はメモリに保持され、いかなる攻撃者に対しても保護される。
【００２２】
システムの設計中、ＦＰＧＡ回路はターゲットアプリケーションに基づいて１つまたは複数の機能を生成するようにプログラムされる。このため、設計者は、例えばコンピュータ支援設計ソフトウェア（ＣＡＯ）を含むコンピュータ１０８を使用する。設計者は、ＶＨＤＬ言語などの高水準ハードウェア記述言語を使用して１つまたは複数の機能１１０をプログラムする。対応プログラムおよびデータ１１１は、コンピュータのメモリに格納された設定ファイルとなる。設計者は、上記構成データを保護するように暗号鍵Ｋ１０９を定義する選択肢を有する。この鍵はパラメーター１１３として入力される。設定ファイルに含まれる構成データ１１１は、鍵Ｋ１１３を使用することにより、例えばＡＥＳまたは３ＤＥＳなどの暗号化アルゴリズム１１２を使用することにより暗号化される。このとき、暗号化された設定ファイルは不揮発性メモリ１０７内に置かれる（１１６）。別の方法は、暗号化された設定ファイルを入力ポート１１４を介しＦＰＧＡ内蔵の揮発性メモリ１０４に直接置く（１１７）ことであり、例えばシステム試験目的のためにそのようにする。構成設定されるプログラマブル資源領域１０１については、ＦＰＧＡにより設定ファイルを解読する必要がある。このため、鍵Ｋは部品内に格納され（１０２）、設計段階中にＦＰＧＡのポート１０６を介し送られる（１１５）。
【００２３】
図２には、本発明による、ＦＰＧＡタイプのプログラマブル論理回路を初期化するための例示的手順と暗号解読回路が保護されるやり方とを示す。前述のように、暗号化された設定ファイルは通常、ＦＰＧＡ２００の外付け不揮発性メモリ２０７に格納される。システムの電源を入れると、暗号化された設定ファイルはダウンロードされ（２０８）、例えば入力ポート２１３を介しＦＰＧＡ内蔵の暗号解読モジュール２０３に入力として提供される。鍵Ｋ２０２はファイルを解読するモジュール２０３により使用され（２０９）、このファイルは内蔵の揮発性メモリ２０５に送られる（２１０）。次に、設定ファイルはプログラマブル資源領域２０１を構成設定する（２１１）構成設定論理モジュール２０６により使用される（２１２）。
【００２４】
上記初期化手順はシステムの電源が入れられるたびに系統的にトリガされる。その目的がＦＰＧＡ２０２内に格納された鍵Ｋを特定して設定ファイルを解読することである攻撃者は、システムの初期化中に暗号解読モジュール２０３の動作を調べることを選択するかもしれない。この初期化は、例えばＲＯＭ２０７とＦＰＧＡ２００間の通信プロトコルにより使用される同期クロックを利用することにより攻撃者により監視される。暗号解読モジュールは覗き見または外乱利用により攻撃される（２０４）。
【００２５】
これらの攻撃２０４から保護されるように、暗号解読モジュール２０３は様々な対策法を実施してよい。
【００２６】
例えば、暗号解読モジュールは差動論理を使用することにより特にＤＰＡタイプの覗き見攻撃に対し保護される。最もありふれた差動論理の中でも、次のものが特に挙げられる。
−Ｋ．Ｔｉｒｉ，Ｉ．Ｖｅｒｂａｕｗｈｅｄｅ，”Ａ Ｌｏｇｉｃ Ｌｅｖｅｌ Ｄｅｓｉｇｎ Ｍｅｔｈｏｄｏｌｏｇｙ ｆｏｒ ａ Ｓｅｃｕｒｅ ＤＰＡ Ｒｅｓｉｓｔａｎｔ ＡＳＩＣ ｏｒ ＦＰＧＡ Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ”，ｄａｔｅ，‘０４，ｐａｇｅｓ ２４６−２５１，Ｆｅｂｒｕａｒｙ ２００４，Ｐａｒｉｓに詳述されるＷＤＤＬ（Ｗａｖｅ Ｄｙｎａｍｉｃ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｌｏｇｉｃ）。この場合、暗号解読モジュールは、モジュールの電力消費量を実質的に一定にするように相補形論理により働く２つの２重ロジックアレイで構成される。
−Ｓ．Ｇｕｉｌｌｅｙ，Ｐ．Ｈｏｏｇｖｏｒｓｔ，Ｙ．Ｍａｔｈｉｅｕ，Ｒ．Ｐａｃａｌｅｔ，Ｊ．Ｐｒｏｖｏｓｔ”，ＣＭＯＳ ｓｔｒｕｃｔｕｒｅｓ ｓｕｉｔａｂｌｅ ｆｏｒ ｓｅｃｕｒｅｄ Ｈａｒｄｗａｒｅ” ｄａｔｅ，０４，ｐａｇｅｓ １４１４−１４１５，Ｆｅｂｒｕａｒｙ ２００４，Ｐａｒｉｓに記載のＳＥＣＬＩＢ（Ｓｅｃｕｒｅｄ Ｌｉｂｒａｒｙ）、
−Ｋ．Ｔｉｒｉ，Ｍ．Ａｋｍａｌ ａｎｄ Ｉ．Ｖｅｒｂａｕｗｈｅｄｅ，”Ａ ｄｙｎａｍｉｃ ａｎｄ Ｄｉｆｆｅｒｅｎｔｉａｌ ＣＭＯＳ Ｌｏｇｉｃ ｗｉｔｈ Ｓｉｇｎａｌ Ｉｎｄｅｐｅｎｄａｎｔ Ｐｏｗｅｒ Ｃｏｎｓｕｍｐｔｉｏｎ ｔｏ Ｗｉｔｈｓｔａｎｄ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｐｏｗｅｒ Ａｎａｌｙｓｉｓ ｏｎ Ｓｍａｒｔ Ｃａｒｄｓ”，ＥＳＳＣＩＲＣ，ｐａｇｅｓ ４０３−４０６，Ｓｅｐｔｅｍｂｅｒ ２００２ に記載のＳＡＢＬ、
−Ｆ．Ｒｅｇａｚｚｏｎｉ ｅｔ ａｌ．，”Ａ Ｓｉｍｕｌａｔｉｏｎ−Ｂａｓｅｄ Ｍｅｔｈｏｄｏｌｏｇｙ ｆｏｒ Ｅｖａｌｕａｔｉｎｇ ＤＰＡ−Ｒｅｓｉｓｔａｎｃｅ ｏｆ Ｃｒｙｐｔｏｇｒａｐｈｉｃ Ｆｕｎｃｔｉｏｎａｌ Ｕｎｉｔｓ ｗｉｔｈ Ａｐｐｌｉｃａｔｉｏｎ ｔｏ ＣＭＯＳ ａｎｄ ＭＣＭＬ Ｔｅｃｈｎｏｌｏｇｉｅｓ”，ＳＡＭＯＳ ＩＣ，Ｊｕｌｙ ２００７に記載のＭＣＭＬ、
−Ｍ．Ｗ．Ａｌｌａｍ ａｎｄ Ｍ．Ｉ．Ｅｌｍａｓｒｙ，”Ｄｙｎａｍｉｃ Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ （ＤｙＭＣＬ），ａ ｎｅｗ ｌｏｗ−ｐｏｗｅｒ／ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ ｌｏｇｉｃ ｆａｍｉｌｙ”，１０．１１０９／ＣＩＣＣ．２０００．８５２６９９，ｐａｇｅｓ ４２１−４２４，２０００に記載のＤｙＭＣＬ、
−Ｍ．Ｂｕｒｃｃｉ，Ｌ．Ｇｉａｎｃａｎｅ，Ｒ．Ｌｕｚｚｉ ａｎｄ Ａ．Ｔｒｉｆｉｌｅｔｔｉ，”Ｔｈｒｅｅ−ｐｈａｓｅ ｄｕａｌ−ｒａｉｌ ｐｒｅ−ｃｈａｒｇｅ ｌｏｇｉｃ”，ＣＨＥＳＳ，ｖｏｌｕｍｅ ４２４９ ｏｆ ＬＮＣＳ，ｐａｇｅｓ ２３２−２４１，Ｓｐｒｉｎｇｅｒ ２００６に記載のＴＤＰＬ。
【００２７】
隠れチャネルへの攻撃に対し保護する別のやり方は変数上にマスクを利用することである。このマスクは乱数値を有しており、論理ゲート等の機能レベルにおいて利用することができる。
【００２８】
差動論理またはマスキングに基づく対抗技術は特に、Ｍａｎｇａｒｄ Ｓｔｅｆａｎ，Ｏｓｗａｌｄ Ｅｌｉｓａｂｅｔｈ ａｎｄ Ｐｏｐｐ Ｔｈｏｍａｓ，”Ｐｏｗｅｒ Ａｎａｌｙｓｉｓ Ａｔｔａｃｋｓ ： Ｒｅｖｅａｌｉｎｇ ｔｈｅ Ｓｅｃｒｅｔｓ ｏｆ Ｓｍａｒｔ Ｃａｒｄｓ”，Ｓｐｒｉｎｇｅｒ，２００７に記載されている。
【００２９】
故障利用型外乱攻撃（ｆａｕｌｔ−ｉｎｊｅｃｔｉｏｎ ｔｙｐｅ ｄｉｓｔｕｒｂａｎｃｅ ａｔｔａｃｋｓ）に対し保護されるために、暗号解読回路は例えば以下に記載された故障検出技術を利用することにより保護されてもよい。
−Ｙ．Ｋｉｍ，Ｒ．Ｋａｒｒｉ ａｎｄ Ｋ．Ｗｕ，”Ｃｏｎｃｕｒｒｅｎｔ Ｅｒｒｏｒ Ｄｅｔｅｃｔｉｏｎ Ｓｃｈｅｍｅｓ ｆｏｒ Ｆａｕｌｔ Ｂａｓｅｄ Ｓｉｄｅ−Ｃｈａｎｎｅｌ Ｃｒｙｐｔａｎａｌｙｓｉｓ ｏｆ Ｓｙｍｍｅｔｒｉｃ Ｂｌｏｃｋ Ｃｉｐｈｅｒｓ”，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ Ｄｅｓｉｇｎ，２１（１２），ｐａｇｅｓ １５０９−１５１７，Ｄｅｃｅｍｂｅｒ ２００２、
−Ｍ．Ｋａｒｐｏｖｓｋｙ，Ｋ．Ｋｕｌｉｋｏｗｓｋｉ ａｎｄ Ａ．Ｔａｕｂｉｎ，”Ｒｏｂｕｓｔ Ｐｒｏｔｅｃｔｉｏｎ ａｇａｉｎｓｔ Ｆａｕｌｔ−Ｉｎｊｅｃｔｉｏｎ Ａｔｔａｃｋｓ ｏｎ Ｓｍａｒｔ Ｃａｒｄｓ Ｉｍｐｌｅｍｅｎｔｉｎｇ ｔｈｅ Ａｄｖａｎｃｅｄ Ｅｎｃｒｙｐｔｉｏｎ Ｓｔａｎｄａｒｄ”，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ Ｄｅｓｉｇｎ，２１（２），Ｍａｙ ２００４、
−Ｇ．Ｂｅｒｔｏｎｉ，Ｌ．Ｂｒｅｖｅｇｌｉｅｒｉ，Ｉ．Ｋｏｒｅｎ，Ｐ．Ｍａｉｓｔｒｉ，ａｎｄ Ｖ．Ｐｉｕｒｉ，”Ｅｒｒｏｒ Ａｎａｌｙｓｉｓ ａｎｄ Ｄｅｔｅｃｔｉｏｎ Ｐｒｏｃｅｄｕｒｅｓ ｆｏｒ ａ Ｈａｒｄｗａｒｅ Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ ｔｈｅ Ａｄｖａｎｃｅｄ Ｅｎｃｒｙｐｔｉｏｎ Ｓｔａｎｄａｒｄ”，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ Ｄｅｓｉｇｎ，５２（４），Ａｐｒｉｌ ２００３。
【００３０】
１つまたは複数の上記技術を使用することにより、暗号解読モジュールの保護は強化され、これにより既存のＦＰＧＡで見られる欠陥を補償する。したがってプログラマブル論理回路の保護メカニズムのセキュリティ仕様は、物理的覗き見または故障利用攻撃に対処するように組み込み暗号プロセッサを確実にすることにより補完される。
【特許請求の範囲】
【請求項１】
プログラマブル論理回路（１００、２００）を保護する方法であって、
前記プログラマブル論理回路（１００、２００）のプログラマブル資源の構成に使用されるデータファイルは、暗号化された（１１２）後に不揮発性メモリ（１０７、２０７）に格納され、
回路（１０３、２０３）内蔵の暗号解読モジュールは、前記プログラマブル論理回路（１００、２００）内に格納された秘密鍵（１０２、２０２）を使用することにより前記ファイルを解読する役目を担い、
前記暗号解読モジュールは、差動論理による保護、マスキングによる保護、および故障検出による保護を含む少なくとも１つの対抗技術を実施することにより、暗号解読動作中に前記鍵を取得しようとする隠れチャネル攻撃または故障ベースの攻撃に対し保護されることを特徴とする方法。
【請求項２】
前記プログラマブル論理回路（１００、２００）はＦＰＧＡタイプのものであることを特徴とする請求項１に記載の方法。
【請求項３】
前記暗号解読モジュール（１０３、２０３）は前記プログラマブル論理回路（１００、２００）内蔵の専用論理回路であることを特徴とする請求項１または２に記載の方法。
【請求項４】
前記暗号解読モジュール（１０３、２０３）は前記プログラマブル論理回路（１００、２００）の構成可能資源をプログラムすることによりインスタンス化されることを特徴とする請求項１または２に記載の方法。
【請求項５】
ＦＰＧＡタイプのプログラマブル論理回路（１００、２００）であって、
前記プログラマブル論理回路（１００、２００）は、前記回路内に格納された秘密鍵（１０２、２０２）を使用することにより前記回路のプログラマブル資源の設定ファイルを解読する役目を担う前記回路（１０３、２０３）内蔵の少なくとも１つの暗号解読モジュールを含み、
前記暗号解読モジュールは、請求項１〜４のいずれか一項に記載の方法を使用することにより、前記暗号解読動作中の覗き見攻撃および／または故障利用攻撃に対し保護されることを特徴とするプログラマブル論理回路（１００、２００）。
【請求項１】
プログラマブル論理回路（１００、２００）を保護する方法であって、
前記プログラマブル論理回路（１００、２００）のプログラマブル資源の構成に使用されるデータファイルは、暗号化された（１１２）後に不揮発性メモリ（１０７、２０７）に格納され、
回路（１０３、２０３）内蔵の暗号解読モジュールは、前記プログラマブル論理回路（１００、２００）内に格納された秘密鍵（１０２、２０２）を使用することにより前記ファイルを解読する役目を担い、
前記暗号解読モジュールは、差動論理による保護、マスキングによる保護、および故障検出による保護を含む少なくとも１つの対抗技術を実施することにより、暗号解読動作中に前記鍵を取得しようとする隠れチャネル攻撃または故障ベースの攻撃に対し保護されることを特徴とする方法。
【請求項２】
前記プログラマブル論理回路（１００、２００）はＦＰＧＡタイプのものであることを特徴とする請求項１に記載の方法。
【請求項３】
前記暗号解読モジュール（１０３、２０３）は前記プログラマブル論理回路（１００、２００）内蔵の専用論理回路であることを特徴とする請求項１または２に記載の方法。
【請求項４】
前記暗号解読モジュール（１０３、２０３）は前記プログラマブル論理回路（１００、２００）の構成可能資源をプログラムすることによりインスタンス化されることを特徴とする請求項１または２に記載の方法。
【請求項５】
ＦＰＧＡタイプのプログラマブル論理回路（１００、２００）であって、
前記プログラマブル論理回路（１００、２００）は、前記回路内に格納された秘密鍵（１０２、２０２）を使用することにより前記回路のプログラマブル資源の設定ファイルを解読する役目を担う前記回路（１０３、２０３）内蔵の少なくとも１つの暗号解読モジュールを含み、
前記暗号解読モジュールは、請求項１〜４のいずれか一項に記載の方法を使用することにより、前記暗号解読動作中の覗き見攻撃および／または故障利用攻撃に対し保護されることを特徴とするプログラマブル論理回路（１００、２００）。
【図１】
【図２】
【図２】
【公表番号】特表２０１２−５０５４４２（Ｐ２０１２−５０５４４２Ａ）
【公表日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願番号】特願２０１１−５２２４６９（Ｐ２０１１−５２２４６９）
【出願日】平成２１年７月３０日（２００９．７．３０）
【国際出願番号】ＰＣＴ／ＥＰ２００９／０５９８９１
【国際公開番号】ＷＯ２０１０／０１８０７２
【国際公開日】平成２２年２月１８日（２０１０．２．１８）
【出願人】（５１０２２９４９６）インスティテュート テレコム−テレコム パリ テック (8)
【Ｆターム（参考）】
【公表日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願日】平成２１年７月３０日（２００９．７．３０）
【国際出願番号】ＰＣＴ／ＥＰ２００９／０５９８９１
【国際公開番号】ＷＯ２０１０／０１８０７２
【国際公開日】平成２２年２月１８日（２０１０．２．１８）
【出願人】（５１０２２９４９６）インスティテュート テレコム−テレコム パリ テック (8)
【Ｆターム（参考）】
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