ヘッドＩＣ、リード回路及び媒体記憶装置
【課題】ヘッドの読み取り信号の振幅レベルを調整するヘッドＩＣにおいて、ヘッドの出力特性のばらつきを調整して、リードチャネルのＡＧＣの入力ダイナミックレンジに収める。
【解決手段】リードチャネル（１０２）に接続されたヘッドＩＣ（１０３）に、ＡＧＣアンプ（１０）を設け、ヘッドＩＣ（１０３）のＡＧＣ回路（１４）のフィードバック応答速度を、リードチャネル（１０２）のＡＧＣ回路（１０７）のフィードバック応答速度より、充分遅く設定する。更に、ヘッドＩＣ（１０３）にピークホールド回路（２３）と、振幅制限回路（２５）を設けて、ピークホールド回路の保持値で、ゲイン調整を行う。媒体の振幅の小さな信号に影響されず、安定の高速に初期ゲインの調整が可能となる。
【解決手段】リードチャネル（１０２）に接続されたヘッドＩＣ（１０３）に、ＡＧＣアンプ（１０）を設け、ヘッドＩＣ（１０３）のＡＧＣ回路（１４）のフィードバック応答速度を、リードチャネル（１０２）のＡＧＣ回路（１０７）のフィードバック応答速度より、充分遅く設定する。更に、ヘッドＩＣ（１０３）にピークホールド回路（２３）と、振幅制限回路（２５）を設けて、ピークホールド回路の保持値で、ゲイン調整を行う。媒体の振幅の小さな信号に影響されず、安定の高速に初期ゲインの調整が可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘッドの読み取り信号の出力レベルを調整するヘッドＩＣ、リード回路及び媒体記憶装置に関し、特に、出力レベルが異なるヘッドの読み取り信号を所定のレベルに調整するヘッドＩＣ、リード回路及び媒体記憶装置に関する。
【背景技術】
【０００２】
媒体記憶装置、例えば、磁気ディスク装置においては、ヘッドが媒体からデータを読み出す。近年のトラック密度の増加に伴い、媒体の磁束の検出感度が高いヘッドが提供されており、ＭＲ（Magnetic Resistance）素子をリードヘッドに使用されている。一方、更なる検出感度の高い素子として、トンネル効果を利用したＴｕＭＲ（又はＴＭＲ）素子の適用が検討されている。
【０００３】
このようなリード素子の出力レベルは一定でなく、且つ温度変動による素子の特性変化や浮上量の変動により、出力レベルは変化する。このため、データを復調する前に、リード素子の出力レベルを調整する回路が必要となる。
【０００４】
図１１は、従来の媒体記憶装置の構成図、図１２は、従来のリード回路のブロック図である。図１１に示すように、媒体（磁気ディスク）２１０のデータを読み取る磁気ヘッド２０２ａ，２０２ｂは、アクチュエータ２００の先端に設けられる。
【０００５】
アクチュエータ２００は、回転軸２０４を中心に回転し、磁気ヘッド２０２ａ，２０２ｂを、磁気ディスク２１０の所望のトラックに位置つける。磁気ヘッド２０２ａ，２０２ｂは、アクチュエータ２００に設けられたヘッドＩＣ２２０に接続され、ヘッドＩＣ２２０は、アクチュエータ２００の外の制御回路２３０に接続される。
【０００６】
磁気ヘッド２０２ａ，２０２ｂから制御回路２３０までの距離が長いため、磁気ヘッド２０２ａ，２０２ｂから又は磁気ヘッドへの信号レベルが変化したり、ノイズが混入することから、磁気ヘッド２０２ａ，２０２ｂと制御回路２３０との間に、ヘッドＩＣ２２０を設け、信号レベルの調整を行う。このヘッドＩＣ２２０は、磁気ヘッドと制御回路との間の多数の信号線を纏め、配線を容易にする目的もある。例えば、制御回路２３０とヘッドＩＣ２２０間は、シリアルインターフェースで接続し、ヘッドＩＣ２２０と各磁気ヘッド２０２ａ，２０２ｂ間は、個別の信号線で接続する。
【０００７】
図１２は、図１１のリード系回路の詳細図であり、磁気ヘッド２０２ａ（又は２０２ｂ）のリード素子２０２−１に接続するヘッドＩＣ２２０には、可変ゲインアンプ（プリアンプ）２２０−１が設けられており、設定されたゲインで、リード素子２０２の出力を増幅する。尚、可変ゲインアンプ２２０−１は、ヘッド毎のゲインを設定される。
【０００８】
一方、ヘッドＩＣ２２０に接続される制御回路２３０には、リードチャネル２３０−１が設けられ、リードチャネル２３０−１に設けられたＡＧＣ（Automatic Gain Control）アンプ２３０−２が、ヘッドＩＣ２２０の可変ゲインアンプ２２０−１の出力を受ける。
【０００９】
ＡＧＣアンプ２３０−２は、差動増幅器２３０−３と、ＡＧＣ回路２３０−４で構成される。ＡＧＣ回路２３０−４は、差動増幅器２３０−３の出力値と基準の出力値とを比較して、比較結果をフィードバックして、差動増幅器２３０−３のゲインを調整し、差動増幅器２３０−３の出力レベルを基準レベルに調整する（例えば、特許文献１、２参照）。
【００１０】
このＡＧＣ回路２３０−４は、磁気ディスク２１０のトラックの１セクター内の変化を追従するような高速のフィードバック係数（周波数、ゲイン変更量）を設定し、１セクター内の信号レベルを均一化する。
【特許文献１】特開平１０−０２１６４７号公報（図１等）
【特許文献２】特開昭６４−０６２８０６号公報（図１等）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来技術では、このような素子自体の特性や浮上量変動等の環境条件の変動による出力レベルの変動は、リードチャネルのＡＧＣアンプにより、調整していた。
【００１２】
しかしながら、近年の記録密度の向上により、リード素子もより検出感度の高いＴｕＭＲ素子の利用が望まれている。この検出感度の高いリード素子は、検出感度が、ＭＲ素子の１０倍程度とされているが、信号出力レベルのばらつきは、これに応じて大きい。又、検出感度が高いため、温度変動や浮上量の変動による信号レベルの変動も大きい。
【００１３】
このような大きな信号レベルの変動があると、リードチャネルのＡＧＣアンプで調整するのが困難となるおそれがある。
【００１４】
又、記録密度の向上により、回路周波数が高くなり、リードチャネルのＡＧＣアンプも高速化が要求され、ＡＧＣの入力ダイナミックレンジが狭くなっている。このため、レベル変動をリードチャネルのＡＧＣアンプの変更で、調整することが、困難となる。
【００１５】
このように、記録密度の向上のため、感度の高いリード素子を利用する場合や、回路の動作周波数を高速にする場合には、リードチャネルのＡＧＣによるレベル調整では、レベル変動の調整に制限がある。
【００１６】
従って、本発明の目的は、起動時にゲイン調整を安定に行い、ヘッドの出力変動を自動的に調整するためのヘッドＩＣ、リード回路及び媒体記憶装置を提供することにある。
【００１７】
又、本発明の他の目的は、ヘッド出力レベルのばらつきが大きくても、起動時にゲイン調整を安定に行い、ヘッドの出力変動を自動的に調整するためのヘッドＩＣ、リード回路及び媒体記憶装置を提供することにある。
【００１８】
更に、本発明の他の目的は、リードチャネルのＡＧＣ回路の入力ダイナミックレンジが狭くなっても、起動時にゲイン調整を安定に行い、ヘッドの出力変動を自動的に調整するためのヘッドＩＣ、リード回路及び媒体記憶装置を提供することにある。
【００１９】
更に、本発明の他の目的は、起動時にゲイン調整を安定に行い、ヘッドの出力変動を自動的に調整し、高記録密度を実現するためのヘッドＩＣ、リード回路及び媒体記憶装置を提供することにある。
【課題を解決するための手段】
【００２０】
この目的を達成するため、本発明のヘッドＩＣは、ヘッドの読み取り信号を設定されたゲインで増幅する差動増幅器と、前記差動増幅器の出力振幅レベルを検出するエンベロープ回路と、前記検出された出力振幅レベルと基準レベルとの差を取るゲインエラー演算器と、前記リードチャネルのＡＧＣアンプの引き込み特性より遅い引き込み特性を持ち、前記差であるゲインエラー量に応じて、前記差動増幅器のゲインを自動制御するフィードバック回路と、前記出力振幅レベルの最大値を保持するピークホールド回路と、前記ゲインの初期化時に、前記ピークホールド回路の保持値に従い、前記保持値より小さい前記出力振幅レベルの前記ゲインエラー演算器への入力をカットする振幅制限回路とを有する。
【００２１】
又、本発明のリード回路は、ヘッドからの読み取り信号の振幅レベルを調整するヘッドＩＣと、前記ヘッドＩＣに接続され、ＡＧＣアンプを有するリードチャネルとを有し、前記ヘッドＩＣは、前記読み取り信号を設定されたゲインで増幅する差動増幅器と、前記差動増幅器の出力振幅レベルを検出するエンベロープ回路と、前記検出された出力振幅レベルと基準レベルとの差を取るゲインエラー演算器と、前記リードチャネルのＡＧＣアンプの引き込み特性より遅い引き込み特性を持ち、前記差であるゲインエラー量に応じて、前記差動増幅器のゲインを自動制御するフィードバック回路と、前記出力振幅レベルの最大値を保持するピークホールド回路と、前記ゲインの初期化時に、前記ピークホールド回路の保持値に従い、前記保持値より小さい前記出力振幅レベルの前記ゲインエラー演算器への入力をカットする振幅制限回路とを有する。
【００２２】
又、本発明の媒体記憶装置は、媒体を読み取るヘッドと、前記ヘッドからの読み取り信号の振幅レベルを調整するヘッドＩＣと、前記ヘッドＩＣに接続され、ＡＧＣアンプを有するリードチャネルとを有し、前記ヘッドＩＣは、前記読み取り信号を設定されたゲインで増幅する差動増幅器と、前記差動増幅器の出力振幅レベルを検出するエンベロープ回路と、前記検出された出力振幅レベルと基準レベルとの差を取るゲインエラー演算器と、前記リードチャネルのＡＧＣアンプの引き込み特性より遅い引き込み特性を持ち、前記差であるゲインエラー量に応じて、前記差動増幅器のゲインを自動制御するフィードバック回路と、前記出力振幅レベルの最大値を保持するピークホールド回路と、前記ゲインの初期化時に、前記ピークホールド回路の保持値に従い、前記保持値より小さい前記出力振幅レベルの前記ゲインエラー演算器への入力をカットする振幅制限回路とを有する。
【００２３】
更に、本発明は、好ましくは、前記振幅制限回路は、前記ゲインの初期化時に、前記ピークホールド回路の前記保持値を、前記ゲインエラー演算器に入力し、前記ゲイン初期化終了後は、前記エンベロープ回路の前記検出された出力振幅レベルを、前記ゲインエラー演算器に入力するスイッチからなる。
【００２４】
更に、本発明は、好ましくは、前記振幅制限回路は、前記ゲインの初期化時に、前記ピークホールド回路の前記保持値の１／Ｎ（Ｎ＞１）の値と、前記エンベロープ回路の前記検出された出力振幅レベルとを比較する比較回路と、前記出力振幅レベルが前記１／Ｎの値より大きい場合に、前記出力振幅レベルを、前記ゲインエラー演算器に入力するスイッチからなる。
【００２５】
更に、本発明は、好ましくは、前記調整されたゲインの初期値を格納するメモリと、引き込み開始時に、前記差動増幅器に前記メモリのゲインの初期値を設定するシーケンス回路とを設けた。
【００２６】
更に、本発明は、好ましくは、前記シーケンス回路は、前記起動時に、前記フィードバック回路の引き込み特性を速く設定し、且つ前記リードチャネルのＡＧＣアンプのゲインを固定に指示し、前記引き込み終了に応じて、前記フィードバック回路の引き込み特性を、前記リードチャネルのＡＧＣアンプの引き込み特性より遅い特性に設定する。
【００２７】
更に、本発明は、好ましくは、前記フィードバック回路は、前記ゲインエラー演算部からの前記差の出力の高周波成分をカットするローパスフィルタと、前記ローパスフィルタの出力に所定のフィードバックゲインを乗算して、前記差動増幅器のゲインを制御するゲイン乗算器とを有する。
【００２８】
更に、本発明は、好ましくは、ヘッド選択信号に応じて、前記差動増幅器に、複数のヘッドのいずれかを接続するヘッド切り替え部を更に設け、前記メモリに前記複数のヘッドのゲインの初期値を格納し、前記シーケンス回路は、前記引き込み開始時に、前記差動増幅器に前記メモリの前記接続されたヘッドに対応するゲインの初期値を設定する。
【発明の効果】
【００２９】
ヘッドＩＣに、ＡＧＣアンプを設けたので、ヘッドＩＣ内で、ヘッドからの振幅が自動調整され、リードチャネルのＡＧＣアンプの入力ダイナミックレンジに入る信号レベル調整ができる。又、リードチャネル回路のＡＧＣ回路は、比較的早いフィードバック応答速度とし、一方、ヘッドＩＣのＡＧＣ回路のフィードバック応答速度は、このリードチャネル回路のＡＧＣ回路のフィードバック応答速度より、充分遅く設定しているため、ヘッドＩＣのＡＧＣ回路は、リードチャネルのＡＧＣ回路の早いＡＧＣ動作に影響を与えない。更に、ヘッドＩＣのゲイン初期値を、ピークホールド回路の保持値で行うため、媒体の振幅の小さな信号に影響されず、安定の高速に初期ゲインの調整が可能となる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態を、媒体記憶装置、リード回路の第１の実施の形態、第２の実施の形態、第３の実施の形態、他の実施の形態の順で説明するが、本発明は、この実施の形態に限られない。
【００３１】
（媒体記憶装置）
図１は、本発明の一実施の形態の媒体記憶装置の構成図、図２は、図１の磁気ディスクの説明図、図３は、図２の磁気ディスクの読み取りレベルの説明図である。図１は、媒体記憶装置として、磁気ディスク装置を示す。
【００３２】
図１に示すように、磁気記憶媒体である磁気ディスク１１７が、スピンドルモータの回転軸１１８に設けられている。スピンドルモータは、磁気ディスク１１７を回転する。アクチュエータ（ＶＣＭ）１１９は、先端に磁気ヘッド１２６を備え、磁気ヘッド１２６を磁気ディスク１１７の半径方向に移動する。
【００３３】
アクチュエータ１１９は、回転軸を中心に回転するボイスコイルモータ（ＶＣＭ）で構成される。磁気ディスク装置に、２枚の磁気ディスク１１７が搭載される場合には、各磁気ディスクの面をリード／ライトする４つの磁気ヘッド１２６が、同一のアクチュエータ１１９で同時に駆動される。
【００３４】
磁気ヘッド１２６は、リード素子と、ライト素子とからなる。例えば、磁気ヘッド１２６は、スライダに、トンネル効果磁気抵抗（ＴｕＭＲ）素子を含むリード素子を積層し、その上にライトコイルを含むライト素子を積層して、構成される。
【００３５】
ヘッドＩＣ１０３は、図１１で示したように、アクチュエータ１１９の側面に設けられ、図４以下で後述するように、ＡＧＣアンプを含むリード系回路と、ライト系回路からなり、リードモードでは、磁気ヘッド１２６のリード素子からの読み取り信号を増幅して、出力し、ライトモードでは、磁気ヘッド１２６のライト素子にライト駆動電流を流す。
【００３６】
リードチャネル１０２は、リード系回路と、ライト系回路とを有し、リード系回路は、ＡＧＣアンプ１０７と、信号復調回路１０６とを備える。マイクロコントローラ（ＭＣＵ）１０４は、ハードディスクコントローラ（ＨＤＣ）１０４ａと、マイクロプロセッサ（ＭＰＵ）１０４ｂとを備える。
【００３７】
ハードディスクコントローラ（ＨＤＣ）１０４ａは、コマンドの解析を行い、サーボ信号のセクター番号を基準にして，１周内の位置を判断し，データの記録・再生を制御し、且つリードデータやライトデータを一時格納する。ＭＰＵ１０４ｂは、各部の制御を行う。
【００３８】
サーボ・コンボ回路１０５は、信号復調回路１０６からのサーボ位置信号から現在位置を検出（復調）し、検出した現在位置と目標位置との誤差に従い、アクチュエータ１１９のＶＣＭ駆動指令値を演算する。又、スピンドルモータを駆動する。インターフェイス回路１０１は、ＵＳＢ（Universal Serial Bus），ＡＴＡ(Attached AT)やＳＣＳＩ(Small Computer System Interface)等のインターフェイスで、ホストと通信する。
【００３９】
図２に示すように、磁気ディスク１１７には、外周から内周に渡り、各トラックにサーボ信号（位置信号）１３０が、円周方向に等間隔に配置される。又、各トラックは、複数のセクターで構成され、セクター毎に、サーボ信号１３０が記録される。サーボ信号１３０は，サーボマークと、トラック番号と、インデックスと、オフセット情報（サーボバースト）ＰｏｓＡ，ＰｏｓＢ，ＰｏｓＣ，ＰｏｓＤとからなる。
【００４０】
この位置信号（サーボ信号）１３０を、ヘッド１２６で読み取り、トラック番号とオフセット情報ＰｏｓＡ，ＰｏｓＢ，ＰｏｓＣ，ＰｏｓＤを使い，磁気ヘッドの半径方向の位置を検出する。さらに、インデックス信号Ｉｎｄｅｘを元にして，磁気ヘッドの円周方向の位置を把握する。
【００４１】
このような、位置信号やデータを読み取るため、磁気ヘッド１２６のリード素子の読み取り出力を、ヘッドＩＣ１０３でレベル調整し、且つリードチャネル１０２のＡＧＣ回路１０７で所定レベルに調整する。
【００４２】
又、図３に示すように、磁気ディスクの初期状態（即ち、データが記録されていない状態）では、磁気ディスク１１７がイレーズされ、サーボ信号１３０のみが記録されている。即ち、磁気ディスク１１７の磁化状態が一定でないと、サーボ信号１１７の書き込みを正常且つ高速に行えない場合があるからである。
【００４３】
例えば、磁気ディスクが、垂直記録媒体の場合には、サーボトラックライタにより、磁気ディスクをＡＣイレーズした後、サーボ信号を書き込む。ＡＣイレーズ処理は、完全に消磁する訳ではなく、磁気ディスク装置で使用される最大周波数に相当する信号を書き込む。従って、このイレーズ領域の信号レベルは小さい。
【００４４】
このイレーズ処理がなされないと、磁化状態によっては、ユーザーデータ領域のトラックとトラックの間に、強い磁界が発生し、この磁界が、ライトヘッドに影響し、正常な書込みが阻害され、又、読み取り時にも、この磁界により、読み取り信号レベルが、正又は負のバイアスが生じ、正確な読み取りが実現できない。
【００４５】
垂直記録媒体では、隣接磁化や下地イレーズの影響で、ＤＣ（直流）イレーズでなく、ＡＣ（交流）イレーズを使用する。又、水平記録媒体では、ＤＣイレーズを使用する。一方、サーボ信号は、記録密度が低く、且つ信号振幅は、大きい。
【００４６】
このように、イレーズ処理された記録媒体を使用する場合に、起動時に、ヘッドの読み取り信号からヘッドＩＣのレベル調整回路のゲインを調整すると、起動時は、ヘッドの読み取り信号は信用できないため、ヘッドにどんな信号（サーボ信号又はイレーズ部に信号）が入力されているか認識できない。
【００４７】
このため、単純に、ヘッドの読み取り信号からゲイン調整すると、図３のサーボ信号とイレーズ部の信号で、ゲイン調整を行うことになり、初期ゲインが収束しにくくなり、初期ゲインの決定に時間がかかり、且つ精度も低下するおそれがある。
【００４８】
このため、以下で説明するように、本発明は、ヘッドＩＣのレベル調整回路のゲインを、イレーズ部の信号に影響されず、サーボ信号により調整する。これにより、ゲイン調整の時間短縮や、決定ゲインの精度向上が実現できる。
【００４９】
（リード回路の第１の実施の形態）
図４は、本発明のリード回路の第１の実施の形態の回路図、図５は、その動作シーケンス図、図６は、そのゲイン初期化の動作説明図、図７は、ゲイン初期化の問題点の説明図である。
【００５０】
図４において、図１で示したものと同一のものは、同一の記号で示してあり、ヘッドＩＣ１０３には、ＡＧＣアンプ１０が搭載される。このＡＧＣアンプ１０は、リード素子（ＴｕＭＲ素子）１２６−１の両端に接続された差動増幅器１２と、差動増幅器１２のゲインを自動制御するＡＧＣ回路１４からなる。
【００５１】
ＡＧＣ回路１４は、ゲインエラー検出回路１６と、フィードバック制御器（ローパスフィルタ）１８と、ゲイン乗算器１９と、引き込み制御回路（シーケンス回路）３０とを有する。
【００５２】
ゲインエラー検出器１６は、差動増幅器１２のマイナス側電圧をアナログ・デジタル変換する第１のＡ／Ｄコンバータ２０と、差動増幅器１２のプラス側電圧をアナログ・デジタル変換する第２のＡ／Ｄコンバータ２１と、両Ａ／Ｄコンバータ２０，２１の出力の差をとり、振幅を抽出する（エンベロープ抽出する）第１の演算器２２とを有する。
【００５３】
更に、ゲインエラー検出器１６は、抽出された振幅のピークをホールドする最大振幅保持回路（ピークホールド回路）２３と、振幅の目標値（波形）を格納するメモリ２４と、ピークホールド回路２３の最大振幅値と第１の演算器２２の検出した振幅値とのいずれかを選択する切り替えスイッチ２５と、メモリ２４の振幅の目標値と切り替えスイッチ２５の出力振幅値との差を演算する第２の演算器２６とを有する。この差が、ゲインエラーである。
【００５４】
フィードバック制御器１８は、ローパスフィルタで構成され、ゲインエラー信号の高周波成分をカットし、低周波数のゲインエラー信号に追従するようにループ形成する。ゲイン乗算器１９は、ローパスフィルタ１８の出力をフィードバックゲインであるＫ倍し、増幅率を決定し、差動増幅器１２のゲインを制御する。このフィードバックゲインＫの値が小さいと、フィードバック応答速度が遅く、フィードバックゲインＫの値が大きいと、フィードバック応答速度が速い。
【００５５】
一方、リードチャネル回路１０２には、差動増幅器１０７−１と、ＡＧＣ回路１０７−２とからなるＡＧＣアンプ１０７が設けられる。ＡＧＣ回路１０７−２の構成は、周知の構成であり、ゲインエラー検出回路と、フィードバック制御器と、ゲイン乗算器からなる。即ち、ヘッドＩＣ１０３のＡＧＣ回路１４から、ピークホールド回路２３と、切り替えスイッチ２５とを削除した形態であり、説明を省略する。
【００５６】
このヘッドＩＣ１０３のＡＧＣ回路１４のローパスフィルタ１８のカットオフ周波数は、リードチャネル回路１０２のＡＧＣ回路１０７−２のローパスフィルタのカットオフ周波数より低く設定し、且つヘッドＩＣ１０３のＡＧＣ回路１４のゲイン乗算器１９のフィードバックゲインＫは、リードチャネル回路１０２のＡＧＣ回路１０７−２のゲイン乗算器のフィードバックゲインより小さく設定する。
【００５７】
これにより、ヘッドＩＣ１０３のＡＧＣ回路１４のフィードバック応答速度は、リードチャネル回路１０２のＡＧＣ回路１０７−２のフィードバック応答速度より遅くなる。
【００５８】
即ち、リードチャネル回路１０２のＡＧＣ回路１０７−２は、１セクター内で、出力レベルを調整する必要があるから、比較的早いフィードバック応答速度（高い周波数で、高いフィードバックゲイン）とする必要がある。一方、ヘッドＩＣ１０３のＡＧＣ回路１４のフィードバック応答速度は、このリードチャネル回路１０２のＡＧＣ回路１０７−２のフィードバック応答速度より、充分遅く設定している。例えば、十数セクター程度の振幅変化のみ追従可能なフィードバック応答速度である。
【００５９】
更に、引き込み制御回路３０は、起動時の初期ゲイン調整時には、ヘッドＩＣ１０３のＡＧＣ回路１４のフィードバック応答速度を、速く設定し、ゲインの初期値の調整後、ＡＧＣ回路１４のフィードバック速度を遅く設定する。
【００６０】
この実施の形態のＡＧＣ回路の動作を、図５、図６、図７を参照して、説明する。
【００６１】
（Ｓ１０）装置の起動時に、引き込み制御回路３０は、ヘッドＩＣ１０３のＡＧＣ回路１４のローパスフィルタ１８に、高いカットオフ周波数ｆｈを、ゲイン乗算器１９に、大きいゲイン値Ｋｈをセットし、リードチャネル１０２に起動時の引き込みモード（ＦＩＸ）を通知する。従って、ＡＧＣ回路１４は、フィードバック応答速度が速くなり、ＡＧＣ引き込み時間が高速となる。この時、リードチャネル１０２のＡＧＣ回路１０７−２は、引き込みモード指示に応じて、差動増幅器１０７−１のゲインを固定とするため、ＡＧＣの競合を防止できる。
【００６２】
同時に、引き込み制御回路３０は、切り替えスイッチ２５を、「ａ」側に切り替える。従って、第２の演算器２６は、メモリ２４の振幅の目標値と、ピークホールド回路２３の出力値との差を演算する。このピークホールド回路２３は、磁気ディスク１１７のヘッド１２６の読み取り信号の最大振幅信号を保持し、第２の演算器２６は、最大振幅信号と目標値とを比較して、ゲイン調整を行う。
【００６３】
従って、図３で説明した、データ信号（サーボ信号）が、イレーズ部の信号で挟まれたような信号を、ヘッド１２６が、読み出しても、図６に示すように、ピークホールド回路２３が、データ信号の最大値を保持し、その後の振幅の小さいイレーズ部の信号に影響されずに、この最大振幅値を、ゲイン調整のターゲットとして、速い引き込みで、目標値と比較し、ゲインを決定する。
【００６４】
一方、図７に示すように、ゲイン初期値の決定のため、ピークホールド回路を利用しない場合には、図３の信号例では、ゲイン（図７では、信号増幅率で示す）は、データ部の信号の前の小振幅のイレーズ部の信号で、徐々に上昇し、大振幅のデータ部の信号で、倍率は下がり、更に、データ部の信号の後の小振幅のイレーズ部の信号で、徐々に上昇する。
【００６５】
即ち、信号増幅率（ゲイン）は、イレーズ部でも調整が行われるため、上下に変動し、中々収束しない。ゲインが安定するには、長い時間を要する。このため、初期ゲインの決定時間が長くなり、しかも、その初期ゲイン値も精度が低い。従って、起動後、正常に読み取りができるまでの時間が長くなり、高速な動作開始が困難となる。
【００６６】
本発明は、最大振幅値をホールドして、最大振幅値で、初期ゲインの決定を行うため、イレーズ部の振幅の小さい信号に、影響されずに、初期ゲインを決定できる。従って、初期ゲインの決定のための時間を短縮でき、且つその値の精度も高い。
【００６７】
（Ｓ１２）引き込み制御回路３０は、初期ゲインの決定が終了したかを判断する。この方法として、タイマーを設け、起動後、一定時間経過により、初期ゲインの決定終了と判断する第１の方法がある。又、別の方法として、第２の演算器２６からのゲインエラー信号をモニターし、ゲインエラー信号が収束したか（ゲインエラー信号値が、「０」又はほとんど「０」になった）を判定する。
【００６８】
（Ｓ１４）制御回路３０は、初期ゲインの決定が終了したと判定すると、ヘッドＩＣ１０３のＡＧＣ回路１４のローパスフィルタ１８のカットオフ周波数を低い周波数ｆｌに、ゲイン乗算器１９のゲインＫを小さいゲイン値Ｋｌにセットする。そして、制御回路３０は、切り替えスイッチ２５を「ｂ」側に切り替え、第２の演算器２６への入力を、第１の演算器２２の出力に切り替える。そして、制御回路３０は、リードチャネル１０２に起動モード終了を通知する。これにより、リードチャネル１０２のＡＧＣ回路１０７−２は、差動増幅器のゲインの自動制御を開始する。
【００６９】
このため、ヘッドＩＣ１０３のＡＧＣ回路１４のローパスフィルタ１８のカットオフ周波数は、リードチャネル回路１０２のＡＧＣ回路１０７−２のローパスフィルタのカットオフ周波数より低く設定され、且つヘッドＩＣ１０３のＡＧＣ回路１４のゲイン乗算器１９のフィードバックゲインＫは、リードチャネル回路１０２のＡＧＣ回路１０７−２のゲイン乗算器のフィードバックゲインより小さく設定される。
【００７０】
これにより、ヘッドＩＣ１０３のＡＧＣ回路１４のフィードバック応答速度を、リードチャネル回路１０２のＡＧＣ回路１０７−２のフィードバック応答速度より遅く設定する。
【００７１】
このゲイン決定後のリード動作を説明する。先ず、リード素子１２６−１の両端電圧は、ヘッドＩＣ１０３の差動増幅器１２に入力し、一対の差動増幅信号を出力する。この一対の差動増幅信号は、リードチャネル回路１０２のＡＧＣアンプ１０７の差動増幅器１０７−１に入力される。
【００７２】
一方、ＡＧＣアンプ１０のＡＧＣ回路１４では、第１、第２のＡ／Ｄコンバータ２０，２１が、それぞれ差動増幅器１２のマイナス側電圧、プラス側の電圧をアナログ・デジタル変換し、第１の演算器２２は、両Ａ／Ｄコンバータ２０，２１の出力の差をとり、振幅を抽出する。
【００７３】
次に、第２の演算器２６は、振幅の目標値（波形）を格納するメモリ２４からの振幅の目標値から第１の演算器２２の検出した振幅との差を演算し、ゲイン（増幅率）エラーを出力する。ローパスフィルタ１８は、設定されたカットオフ周波数で、ゲインエラー信号の高周波成分をカットし、低周波数のゲインエラー信号を抽出する。ゲイン乗算器１９は、ローパスフィルタ１８の出力をフィードバックゲインであるＫ倍し、増幅率を決定し、差動増幅器１２のゲインを制御する。
【００７４】
又、同様に、リードチャネル１０２のＡＧＣ回路１０７−２も、差動増幅器１０７−１の一対の差動増幅信号からゲインエラー信号を検出し、ローパスフィルタ、ゲイン乗算器を介し増幅率を決定し、差動増幅器１０７−１のゲインを制御する。
【００７５】
このように、ヘッドＩＣ１０３に、ＡＧＣアンプ１０を設けたので、ヘッドＩＣ１０３内で、ヘッド１２６−１からの振幅が自動調整され、リードチャネル１０２のＡＧＣアンプ１０７の入力ダイナミックレンジに入る信号レベルの調整ができる。
【００７６】
又、２つのＡＧＣ回路を同時に動作すると、ＡＧＣの競合により発振状態が生じるおそれがあり、ＡＧＣの引き込みに多大な時間がかかる。しかし、本発明では、リードチャネル回路１０２のＡＧＣ回路１０７−２は、１セクター内で、出力レベルを調整する制約上、比較的早いフィードバック応答速度（高い周波数で、高いフィードバックゲイン）とし、一方、ヘッドＩＣ１０３のＡＧＣ回路１４のフィードバック応答速度は、このリードチャネル回路１０２のＡＧＣ回路１０７−２のフィードバック応答速度より、充分遅く設定している（例えば、十数セクター程度の振幅変化のみ追従可能なフィードバック応答速度）。
【００７７】
このため、ヘッドＩＣ１０３のＡＧＣ回路１４は、リードチャネル１０２のＡＧＣ回路１０７−２の早いＡＧＣ動作に影響を与えない。即ち、ヘッドＩＣ１０３のＡＧＣ回路１４は、リードチャネル１０２のＡＧＣ回路１０７−２の振幅調整の対象とする早い振幅変化には、ほとんど追従せず、遅い振幅変化に追従する。従って、ＡＧＣ回路を２つ設けても、ＡＧＣ回路間の競合が生じない。これにより、発振状態によるＡＧＣ引き込み時間の長期化を防止できる。
【００７８】
更に、この実施の形態では、ヘッドＩＣ内で自動レベル調整するため、外部との余分な信号線を必要としない。このため、図１１で説明したように、アクチュエータに搭載するのに、実装上、好適である。
【００７９】
又、ヘッドＩＣ１０３とリードチャネル回路１０２の両方に、ＡＧＣ回路を設けると、起動時に、リードチャネル回路１０２のＡＧＣ回路の引き込み前に、ヘッドＩＣ１０３のＡＧＣ回路の引き込みを行う必要がある。このヘッドＩＣ１０３の引き込み完了時間を高速化するため、初期ゲインを媒体の信号から早期に決定するため、初期ゲイン設定時のみ、読み取り信号の最大振幅値をホールドして、最大振幅値で、初期ゲインの決定を行う。このため、イレーズ部の振幅の小さい信号に、影響されずに、初期ゲインを決定できる。従って、初期ゲインの決定のための時間を短縮でき、且つその値の精度も高い。
【００８０】
（リード回路の第２の実施の形態）
図８は、本発明のリード回路の第２の実施の形態の回路図、図９は、その動作説明図である。図８において、図１乃至図４で示したものと同一のものは、同一の記号で示してある。
【００８１】
ヘッドＩＣ１０３には、ＡＧＣアンプ１０が搭載される。このＡＧＣアンプ１０は、リード素子（ＴｕＭＲ素子）１２６−１の両端に接続された差動増幅器１２と、差動増幅器１２のゲインを自動制御するＡＧＣ回路１４からなる。
【００８２】
ＡＧＣ回路１４は、ゲインエラー検出回路１６と、フィードバック制御器（ローパスフィルタ）１８と、ゲイン乗算器１９と、引き込み制御回路（シーケンス回路）３０とを有する。
【００８３】
ゲインエラー検出器１６は、差動増幅器１２のマイナス側電圧をアナログ・デジタル変換する第１のＡ／Ｄコンバータ２０と、差動増幅器１２のプラス側電圧をアナログ・デジタル変換する第２のＡ／Ｄコンバータ２１と、両Ａ／Ｄコンバータ２０，２１の出力の差をとり、振幅を抽出する（エンベロープ抽出する）第１の演算器２２とを有する。
【００８４】
更に、ゲインエラー検出器１６は、抽出された振幅のピークをホールドする最大振幅保持回路（ピークホールド回路）２３と、振幅の目標値（波形）を格納するメモリ２４と、ピークホールド回路２３の最大振幅値の１／Ｎ（Ｎ＞１）を計算する第３の演算部２７と、第１の演算器２２の検出した振幅値を選択的に、第２の演算器２６に入力するためのスイッチ２５と、第３の演算器２７の演算値と、第１の演算器２２の演算値とを比較し、第１の演算器２２の演算値が、第３の演算器２７の演算値より大きい場合に、スイッチ２５をオン動作する比較器２８と、メモリ２４の振幅の目標値とスイッチ２５の出力振幅値との差を演算する第２の演算器２６とを有する。この差が、ゲインエラーである。
【００８５】
フィードバック制御器１８は、ローパスフィルタで構成され、ゲインエラー信号の高周波成分をカットし、低周波数のゲインエラー信号に追従するようにループ形成する。ゲイン乗算器１９は、ローパスフィルタ１８の出力をフィードバックゲインであるＫ倍し、増幅率を決定し、差動増幅器１２のゲインを制御する。このフィードバックゲインＫの値が小さいと、フィードバック応答速度が遅く、フィードバックゲインＫの値が大きいと、フィードバック応答速度が速い。
【００８６】
一方、リードチャネル回路１０２には、差動増幅器１０７−１と、ＡＧＣ回路１０７−２とからなるＡＧＣアンプ１０７が設けられる。ＡＧＣ回路１０７−２の構成は、周知の構成であり、ゲインエラー検出回路と、フィードバック制御器と、ゲイン乗算器からなる。即ち、ヘッドＩＣ１０３のＡＧＣ回路１４から、ピークホールド回路２３と、切り替えスイッチ２５とを削除した形態であり、説明を省略する。
【００８７】
このヘッドＩＣ１０３のＡＧＣ回路１４のローパスフィルタ１８のカットオフ周波数は、リードチャネル回路１０２のＡＧＣ回路１０７−２のローパスフィルタのカットオフ周波数より低く設定し、且つヘッドＩＣ１０３のＡＧＣ回路１４のゲイン乗算器１９のフィードバックゲインＫは、リードチャネル回路１０２のＡＧＣ回路１０７−２のゲイン乗算器のフィードバックゲインより小さく設定する。
【００８８】
即ち、リードチャネル回路１０２のＡＧＣ回路１０７−２は、１セクター内で、出力レベルを調整する必要があるから、比較的早いフィードバック応答速度（高い周波数で、高いフィードバックゲイン）とする必要がある。一方、ヘッドＩＣ１０３のＡＧＣ回路１４のフィードバック応答速度は、このリードチャネル回路１０２のＡＧＣ回路１０７−２のフィードバック応答速度より、充分遅く設定している。例えば、十数セクター程度の振幅変化のみ追従可能なフィードバック応答速度である。
【００８９】
更に、引き込み制御回路３０は、起動時の初期ゲイン調整時には、ヘッドＩＣ１０３のＡＧＣ回路１４のフィードバック応答速度を、速く設定し、ゲインの初期値の調整後、ＡＧＣ回路１４のフィードバック速度を遅く設定する。
【００９０】
この実施の形態では、信号引き込み時に、イレーズ部の波形を判別するため、読み取り信号の最大振幅(サーボ信号波形の振幅)と、イレーズ部の信号振幅との比率を考慮して、最大振幅値の１／Ｎの信号振幅値以下を、ゲイン調整から、カットする機能を追加する。
【００９１】
即ち、引き込み制御回路３０は、スイッチ２５を、ゲイン初期値の調整時以外は、オンの状態に、ゲイン初期値の調整時に、比較回路２８の出力でオン／オフするように、制御する。
【００９２】
図５で説明したように、装置の起動時に、引き込み制御回路３０は、ヘッドＩＣ１０３のＡＧＣ回路１４のローパスフィルタ１８に、高いカットオフ周波数ｆｈを、ゲイン乗算器１９に、大きいゲイン値Ｋｈをセットし、リードチャネル１０２に起動時の引き込みモード（ＦＩＸ）を通知する。従って、ＡＧＣ回路１４は、フィードバック応答速度が速くなり、ＡＧＣ引き込み時間が高速となる。この時、リードチャネル１０２のＡＧＣ回路１０７−２は、引き込みモード指示に応じて、差動増幅器１０７−１のゲインを固定とするため、ＡＧＣの競合を防止できる。
【００９３】
同時に、引き込み制御回路３０は、スイッチ２５に、比較回路２８の出力でオン／オフするよう指示する。従って、図９に示すように、第１の演算器２２の信号振幅値は、ピークホールド回路２３に入力するとともに、比較回路２８は、第１の演算器２２の信号振幅値が、ピークホールド回路２３の出力値の１／Ｎの値を越えると、スイッチ２５をオンする。
【００９４】
従って、信号振幅値が、ピークホールド回路２３の出力値の１／Ｎの値を越えると、その信号振幅値が、第２の演算器２６に入力され、第２の演算器２６が、その差を演算して、ゲインエラー信号を出力し、ゲイン調整を行う。
【００９５】
このため、図３で説明した、データ信号（サーボ信号）が、イレーズ部の信号で挟まれたような信号を、ヘッド１２６が、読み出しても、図９に示すように、ピークホールド回路２３が、データ信号の最大値を保持した後は、その後の振幅の小さいイレーズ部の信号が、第２の演算部２６に入力され、ゲイン調整に供されることを防止できる。
【００９６】
即ち、ピークホールド回路２３、第３の演算部２７、比較器２８で、データ部（サーボ信号部）を判別し、エンベロープ回路（第２の演算器２２）の振幅で、ゲイン調整を行う。これにより、イレーズ部によるノイズに影響されにくい、初期ゲイン調整が可能となる。
【００９７】
この１／Ｎは、イレーズ部とデータ部の振幅により任意に設定でき、信号引き込み時に、イレーズ部の波形を判別して、ゲイン調整の対象からカットする。
【００９８】
図５と同様に、引き込み制御回路３０は、初期ゲイン調整の完了後は、スイッチ２５を常時オンとし、且つフィードバック応答速度を遅くする設定を行う。
【００９９】
即ち、競合防止のため、ヘッドＩＣ１０３のＡＧＣ回路１４のフィードバック応答速度を遅くしているため、起動時やモード切替時に、引き込み時間が遅くなる。これを防止するため、ゲイン初期値を早期に、決定する。このため、ＡＧＣ回路１４のフィードバック応答速度を遅くしても、引き込み時間を短縮できる。
【０１００】
（リード回路の第３の実施の形態）
図１０は、本発明のリード回路の第３の実施の形態の回路図である。図１０において、図１、図２、図３、図４及び図８で示したものと同一のものは、同一の記号で示してあり、ヘッドＩＣ１０３のＡＧＣアンプ１０とヘッド切り替え回路４０のみを図示し、リードチャネル１０２を省略している。尚、リードチャネル１０２の構成は、図４及び図８と同一である。
【０１０１】
図１０に示すように、１つのＡＧＣアンプ１０は、複数のリード素子（ＴｕＭＲ素子）１２６−１ａ〜１２６−１ｎの信号を取り扱う。ヘッド切り替えスイッチ４０は、複数のリード素子１２６−１ａ〜１２６−１ｎと差動増幅器１２との接続を、チャネル（ヘッド）選択信号に切り替える。
【０１０２】
ＡＧＣアンプ１０は、このヘッド切り替えスイッチ４０に接続された差動増幅器１２と、差動増幅器１２のゲインを自動制御するＡＧＣ回路１４と、メモリ３４と、切り替えスイッチ３０と、ＡＧＣシーケンサ（シーケンス回路）３２とを有する。ＡＧＣ回路１４は、ゲインエラー検出回路１６と、フィードバック制御器（ローパスフィルタ）１８と、ゲイン乗算器１９とを有する。
【０１０３】
ゲインエラー検出器１６は、図４で説明した構成、又は図８で説明した構成のものである。フィードバック制御器１８は、ローパスフィルタで構成され、ゲインエラー信号の高周波成分をカットし、低周波数のゲインエラー信号に追従するようにループ形成する。ゲイン乗算器１９は、ローパスフィルタ１８の出力をフィードバックゲインであるＫ倍し、増幅率を決定し、差動増幅器１２のゲインを制御する。
【０１０４】
この実施の形態でも、ヘッドＩＣ１０３のＡＧＣ回路１４のローパスフィルタ１８のカットオフ周波数は、図２のリードチャネル回路１０２のＡＧＣ回路１０７−２のローパスフィルタのカットオフ周波数より低く設定し、且つヘッドＩＣ１０３のＡＧＣ回路１４のゲイン乗算器１９のフィードバックゲインＫは、リードチャネル回路１０２のＡＧＣ回路１０７−２のゲイン乗算器のフィードバックゲインより小さく設定する。
【０１０５】
これにより、ヘッドＩＣ１０３のＡＧＣ回路１４のフィードバック応答速度を、リードチャネル回路１０２のＡＧＣ回路１０７−２のフィードバック応答速度より遅く設定している。
【０１０６】
又、ヘッド毎のゲイン初期値を格納するメモリ（ＲＡＭ）３４と、スイッチ３０と、ＡＧＣシーケンサ３２を設ける。ＡＧＣシーケンサ３２は、前述の起動時（最初の電源オン時）に、図４、図５、図８で説明した初期ゲインの決定処理を、各磁気ヘッド１２６−１ａ〜１２６−１ｎについて行い、決定後のゲイン乗算器１９からの設定ゲインを、メモリ３４に書込み、対応チャネルのゲイン初期値を格納する。
【０１０７】
以降、ＡＧＣシーケンサ３２は、起動指示信号により、リードモード指示を受けると、メモリ３４のゲイン初期値を読み出す。この時、チャネル選択信号により、ヘッド切り替えスイッチ４０が操作され、選択されたヘッドのリード素子が、差動増幅器１２に接続され、メモリ３４に読出す初期値のチャネル番号が指示される。
【０１０８】
従って、ＡＧＣシーケンサ３２が、メモリ３４の初期値をリードする時に、チャネル選択信号で指示されたチャネル（ヘッド）の初期値が読み出され、スイッチ３０を介し差動増幅器１２にセットされる。ＡＧＣシーケンサ３２は、読出し後、スイッチ３０を、ＡＧＣ回路１４（即ち、ゲイン乗算器１９）に切り替える。
【０１０９】
この例でも、競合防止のため、ヘッドＩＣ１０３のＡＧＣ回路１４のフィードバック応答速度を遅くしているため、起動時やモード切替時に、引き込み時間が遅くなる。これを防止するため、ゲイン初期値を前述の如く、調整して、決定する。そして、その決定したゲイン初期値を格納し、リード起動時やチャネル切替時に、差動増幅器１２に初期設定する。このため、ＡＧＣ回路１４のフィードバック応答速度を遅くしても、引き込み時間を短縮できる。
【０１１０】
これとともに、各ヘッド（リード素子）の特性ばらつきに応じたゲイン初期値を格納するので、ＡＧＣ回路１４のフィードバック応答速度を遅くしても、ヘッド個々の特性によらず、引き込み時間を短縮できる。
【０１１１】
更に、ヘッドの特性や温度変化により、引き込み時間が変化することを防止できる。この実施の形態は、最初の電源オン時又は工場出荷時に、ゲイン初期値を前述の如く、測定且つ決定し、メモリ３４に書き込む。
【０１１２】
（他の実施の形態）
前述の実施の形態では、ＡＧＣ回路を、図４等の構成で説明したが、アナログ形式のＡＧＣ回路や、ピークホールド回路や積分回路を持つＡＧＣ回路等の他のＡＧＣ回路を適用できる。又、磁気ディスク装置のヘッドのリード回路の例で説明したが、他の媒体記憶装置のリード回路にも適用できる。更に、図４及び図８の実施の形態は、ヘッド切り替え毎に実行しても良い。
【０１１３】
しかも、ゲイン初期値の調整時に、ヘッドＩＣのＡＧＣ回路の引き込み速度を、通常の信号読み取り時より早く設定しているため、より早いゲイン初期値の調整が可能となるが、ゲイン初期値の調整時に、ヘッドＩＣのＡＧＣ回路の引き込み速度を、通常の信号読み取り時と同じに設定しても、前述のように、ゲインの収束時間を早くでき、このように、設定しても良い。
【０１１４】
更に、サーボ信号の振幅で調整する例で説明したが、ユーザー領域にデータが記録された場合には、そのデータの振幅で、初期ゲインを調整しても良く、サーボ信号に限られず、要するに信号が記録された部分の振幅で調整すれば、良い。
【０１１５】
以上、本発明を、実施の形態で説明したが、本発明は、その趣旨の範囲内で種々の変形が可能であり、これを本発明の範囲から排除するものではない。
【０１１６】
（付記１）記録媒体から信号を読み取るヘッドの読み取り信号の振幅レベルを調整して、ＡＧＣアンプを有するリードチャネルに出力するヘッドＩＣにおいて、前記読み取り信号を設定されたゲインで増幅する差動増幅器と、前記差動増幅器の出力振幅レベルを検出するエンベロープ回路と、前記検出された出力振幅レベルと基準レベルとの差を取るゲインエラー演算器と、前記リードチャネルのＡＧＣアンプの引き込み特性より遅い引き込み特性を持ち、前記差であるゲインエラー量に応じて、前記差動増幅器のゲインを自動制御するフィードバック回路と、前記出力振幅レベルの最大値を保持するピークホールド回路と、前記ゲインの初期化時に、前記ピークホールド回路の保持値に従い、前記保持値より小さい前記出力振幅レベルの前記ゲインエラー演算器への入力をカットする振幅制限回路とを有することを特徴とするヘッドＩＣ。
【０１１７】
（付記２）前記振幅制限回路は、前記ゲインの初期化時に、前記ピークホールド回路の前記保持値を、前記ゲインエラー演算器に入力し、前記ゲイン初期化終了後は、前記エンベロープ回路の前記検出された出力振幅レベルを、前記ゲインエラー演算器に入力するスイッチからなることを特徴とする付記１のヘッドＩＣ。
【０１１８】
（付記３）前記振幅制限回路は、前記ゲインの初期化時に、前記ピークホールド回路の前記保持値の１／Ｎ（Ｎ＞１）の値と、前記エンベロープ回路の前記検出された出力振幅レベルとを比較する比較回路と、前記出力振幅レベルが前記１／Ｎの値より大きい場合に、前記出力振幅レベルを、前記ゲインエラー演算器に入力するスイッチからなることを特徴とする付記１のヘッドＩＣ。
【０１１９】
（付記４）前記調整されたゲインの初期値を格納するメモリと、引き込み開始時に、前記差動増幅器に前記メモリのゲインの初期値を設定するシーケンス回路とを設けたことを特徴とする付記１のヘッドＩＣ。
【０１２０】
（付記５）前記起動時に、前記フィードバック回路の引き込み特性を速く設定し、且つ前記リードチャネルのＡＧＣアンプのゲインを固定に指示し、前記引き込み終了に応じて、前記フィードバック回路の引き込み特性を、前記リードチャネルのＡＧＣアンプの引き込み特性より遅い特性に設定するシーケンス回路を設けたことを特徴とする付記１のヘッドＩＣ。
【０１２１】
（付記６）前記フィードバック回路は、前記ゲインエラー演算部からの前記差の出力の高周波成分をカットするローパスフィルタと、前記ローパスフィルタの出力に所定のフィードバックゲインを乗算して、前記差動増幅器のゲインを制御するゲイン乗算器とを有することを特徴とする付記１のヘッドＩＣ。
【０１２２】
（付記７）ヘッド選択信号に応じて、前記差動増幅器に、複数のヘッドのいずれかを接続するヘッド切り替え部を更に設け、前記メモリに前記複数のヘッドのゲインの初期値を格納し、前記シーケンス回路は、前記引き込み開始時に、前記差動増幅器に前記メモリの前記接続されたヘッドに対応するゲインの初期値を設定することを特徴とする付記４のヘッドＩＣ。
【０１２３】
（付記８）媒体から信号を読み取るヘッドの読み取り信号の振幅レベルを調整するリード回路において、前記ヘッドからの読み取り信号の振幅レベルを調整するヘッドＩＣと、前記ヘッドＩＣに接続され、ＡＧＣアンプを有するリードチャネルとを有し、前記ヘッドＩＣは、前記読み取り信号を設定されたゲインで増幅する差動増幅器と、前記差動増幅器の出力振幅レベルを検出するエンベロープ回路と、前記検出された出力振幅レベルと基準レベルとの差を取るゲインエラー演算器と、前記リードチャネルのＡＧＣアンプの引き込み特性より遅い引き込み特性を持ち、前記差であるゲインエラー量に応じて、前記差動増幅器のゲインを自動制御するフィードバック回路と、前記出力振幅レベルの最大値を保持するピークホールド回路と、前記ゲインの初期化時に、前記ピークホールド回路の保持値に従い、前記保持値より小さい前記出力振幅レベルの前記ゲインエラー演算器への入力をカットする振幅制限回路とを有することを特徴とするリード回路。
【０１２４】
（付記９）前記振幅制限回路は、前記ゲインの初期化時に、前記ピークホールド回路の前記保持値を、前記ゲインエラー演算器に入力し、前記ゲイン初期化終了後は、前記エンベロープ回路の前記検出された出力振幅レベルを、前記ゲインエラー演算器に入力するスイッチからなることを特徴とする付記８のリード回路。
【０１２５】
（付記１０）前記振幅制限回路は、前記ゲインの初期化時に、前記ピークホールド回路の前記保持値の１／Ｎ（Ｎ＞１）の値と、前記エンベロープ回路の前記検出された出力振幅レベルとを比較する比較回路と、前記出力振幅レベルが前記１／Ｎの値より大きい場合に、前記出力振幅レベルを、前記ゲインエラー演算器に入力するスイッチからなることを特徴とする付記８のリード回路。
【０１２６】
（付記１１）前記ヘッドＩＣは、前記調整されたゲインの初期値を格納するメモリと、引き込み開始時に、前記差動増幅器に前記メモリのゲインの初期値を設定するシーケンス回路とを更に有することを特徴とする付記８のリード回路。
【０１２７】
（付記１２）前記起動時に、前記フィードバック回路の引き込み特性を速く設定し、且つ前記リードチャネルのＡＧＣアンプのゲインを固定に指示し、前記引き込み終了に応じて、前記フィードバック回路の引き込み特性を、前記リードチャネルのＡＧＣアンプの引き込み特性より遅い特性に設定するシーケンス回路を更に設けたことを特徴とする付記８のリード回路。
【０１２８】
（付記１３）前記フィードバック回路は、前記ゲインエラー演算部からの前記差の出力の高周波成分をカットするローパスフィルタと、前記ローパスフィルタの出力に所定のフィードバックゲインを乗算して、前記差動増幅器のゲインを制御するゲイン乗算器とを有することを特徴とする付記８のリード回路。
【０１２９】
（付記１４）ヘッド選択信号に応じて、前記差動増幅器に、複数のヘッドのいずれかを接続するヘッド切り替え部を更に設け、前記メモリに前記複数のヘッドのゲインの初期値を格納し、前記シーケンス回路は、前記引き込み開始時に、前記差動増幅器に前記メモリの前記接続されたヘッドに対応するゲインの初期値を設定することを特徴とする付記１１のリード回路。
【０１３０】
（付記１５）媒体を読み取るヘッドと、前記ヘッドからの読み取り信号の振幅レベルを調整するヘッドＩＣと、前記ヘッドＩＣに接続され、ＡＧＣアンプを有するリードチャネルとを有し、前記ヘッドＩＣは、前記読み取り信号を設定されたゲインで増幅する差動増幅器と、前記差動増幅器の出力振幅レベルを検出するエンベロープ回路と、前記検出された出力振幅レベルと基準レベルとの差を取るゲインエラー演算器と、前記リードチャネルのＡＧＣアンプの引き込み特性より遅い引き込み特性を持ち、前記差であるゲインエラー量に応じて、前記差動増幅器のゲインを自動制御するフィードバック回路と、前記出力振幅レベルの最大値を保持するピークホールド回路と、前記ゲインの初期化時に、前記ピークホールド回路の保持値に従い、前記保持値より小さい前記出力振幅レベルの前記ゲインエラー演算器への入力をカットする振幅制限回路とを有することを特徴とする媒体記憶装置。
【０１３１】
（付記１６）前記振幅制限回路は、前記ゲインの初期化時に、前記ピークホールド回路の前記保持値を、前記ゲインエラー演算器に入力し、前記ゲイン初期化終了後は、前記エンベロープ回路の前記検出された出力振幅レベルを、前記ゲインエラー演算器に入力するスイッチからなることを特徴とする付記１５の媒体記憶装置。
【０１３２】
（付記１７）前記振幅制限回路は、前記ゲインの初期化時に、前記ピークホールド回路の前記保持値の１／Ｎ（Ｎ＞１）の値と、前記エンベロープ回路の前記検出された出力振幅レベルとを比較する比較回路と、前記出力振幅レベルが前記１／Ｎの値より大きい場合に、前記出力振幅レベルを、前記ゲインエラー演算器に入力するスイッチからなることを特徴とする付記１５の媒体記憶装置。
【０１３３】
（付記１８）前記ヘッドＩＣは、前記調整されたゲインの初期値を格納するメモリと、引き込み開始時に、前記差動増幅器に前記メモリのゲインの初期値を設定するシーケンス回路とを更に有することを特徴とする付記１５の媒体記憶装置。
【０１３４】
（付記１９）前記起動時に、前記フィードバック回路の引き込み特性を速く設定し、且つ前記リードチャネルのＡＧＣアンプのゲインを固定に指示し、前記引き込み終了に応じて、前記フィードバック回路の引き込み特性を、前記リードチャネルのＡＧＣアンプの引き込み特性より遅い特性に設定するシーケンス回路を更に設けたことを特徴とする付記１５の媒体記憶装置。
【０１３５】
（付記２０）ヘッド選択信号に応じて、前記差動増幅器に、複数のヘッドのいずれかを接続するヘッド切り替え部を更に設け、前記メモリに前記複数のヘッドのゲインの初期値を格納し、前記シーケンス回路は、前記引き込み開始時に、前記差動増幅器に前記メモリの前記接続されたヘッドに対応するゲインの初期値を設定することを特徴とする付記１８の媒体記憶装置。
【産業上の利用可能性】
【０１３６】
ヘッドＩＣに、ＡＧＣアンプを設けたので、ヘッドＩＣ内で、ヘッドからの振幅が自動調整され、リードチャネルのＡＧＣアンプの入力ダイナミックレンジに入る信号レベル調整ができる。又、リードチャネル回路のＡＧＣ回路は、比較的早いフィードバック応答速度とし、一方、ヘッドＩＣのＡＧＣ回路のフィードバック応答速度は、このリードチャネル回路のＡＧＣ回路のフィードバック応答速度より、充分遅く設定しているため、ヘッドＩＣのＡＧＣ回路は、リードチャネルのＡＧＣ回路の早いＡＧＣ動作に影響を与えない。更に、ヘッドＩＣのゲイン初期値を、ピークホールド回路の保持値で行うため、媒体の振幅の小さな信号に影響されず、安定の高速に初期ゲインの調整が可能となる。
【図面の簡単な説明】
【０１３７】
【図１】本発明の媒体記憶装置の一実施の形態の構成図である。
【図２】図１の磁気ディスクの説明図である。
【図３】図２の磁気ディスクの読み取り波形の説明図である。
【図４】本発明のリード回路の第１の実施の形態の回路図である。
【図５】図４の引き込み制御回路の制御シーケンスの説明図である。
【図６】図４のゲイン初期値の調整動作の説明図である。
【図７】図４のゲイン初期値の調整時の問題点の説明図である。
【図８】本発明のリード回路の第２の実施の形態の回路図である。
【図９】図８のゲイン初期値の調整動作の説明図である。
【図１０】本発明のリード回路の第３の実施の形態の回路図である。
【図１１】従来の媒体記憶装置の説明図である。
【図１２】従来のリード回路の説明図である。
【符号の説明】
【０１３８】
１０ ＡＧＣアンプ
１２ 差動増幅器
１４ ＡＧＣ回路
１６ ゲインエラー検出回路
１８ フィードバック制御器
１９ ゲイン乗算器
１０２ リードチャネル
１０３ ヘッドＩＣ
１０７ ＡＧＣアンプ
１２６−１〜１２６−ｎ リード素子
２０，２１，２２ エンベロープ回路
２３ ピークホールド回路
２４ 目標値メモリ
２５ スイッチ
２６ ゲインエラー演算器
２７ 第３の演算器
２８ 比較器
３０，３２ ＡＧＣ引き込み制御回路（シーケンス回路）
３４ メモリ
【技術分野】
【０００１】
本発明は、ヘッドの読み取り信号の出力レベルを調整するヘッドＩＣ、リード回路及び媒体記憶装置に関し、特に、出力レベルが異なるヘッドの読み取り信号を所定のレベルに調整するヘッドＩＣ、リード回路及び媒体記憶装置に関する。
【背景技術】
【０００２】
媒体記憶装置、例えば、磁気ディスク装置においては、ヘッドが媒体からデータを読み出す。近年のトラック密度の増加に伴い、媒体の磁束の検出感度が高いヘッドが提供されており、ＭＲ（Magnetic Resistance）素子をリードヘッドに使用されている。一方、更なる検出感度の高い素子として、トンネル効果を利用したＴｕＭＲ（又はＴＭＲ）素子の適用が検討されている。
【０００３】
このようなリード素子の出力レベルは一定でなく、且つ温度変動による素子の特性変化や浮上量の変動により、出力レベルは変化する。このため、データを復調する前に、リード素子の出力レベルを調整する回路が必要となる。
【０００４】
図１１は、従来の媒体記憶装置の構成図、図１２は、従来のリード回路のブロック図である。図１１に示すように、媒体（磁気ディスク）２１０のデータを読み取る磁気ヘッド２０２ａ，２０２ｂは、アクチュエータ２００の先端に設けられる。
【０００５】
アクチュエータ２００は、回転軸２０４を中心に回転し、磁気ヘッド２０２ａ，２０２ｂを、磁気ディスク２１０の所望のトラックに位置つける。磁気ヘッド２０２ａ，２０２ｂは、アクチュエータ２００に設けられたヘッドＩＣ２２０に接続され、ヘッドＩＣ２２０は、アクチュエータ２００の外の制御回路２３０に接続される。
【０００６】
磁気ヘッド２０２ａ，２０２ｂから制御回路２３０までの距離が長いため、磁気ヘッド２０２ａ，２０２ｂから又は磁気ヘッドへの信号レベルが変化したり、ノイズが混入することから、磁気ヘッド２０２ａ，２０２ｂと制御回路２３０との間に、ヘッドＩＣ２２０を設け、信号レベルの調整を行う。このヘッドＩＣ２２０は、磁気ヘッドと制御回路との間の多数の信号線を纏め、配線を容易にする目的もある。例えば、制御回路２３０とヘッドＩＣ２２０間は、シリアルインターフェースで接続し、ヘッドＩＣ２２０と各磁気ヘッド２０２ａ，２０２ｂ間は、個別の信号線で接続する。
【０００７】
図１２は、図１１のリード系回路の詳細図であり、磁気ヘッド２０２ａ（又は２０２ｂ）のリード素子２０２−１に接続するヘッドＩＣ２２０には、可変ゲインアンプ（プリアンプ）２２０−１が設けられており、設定されたゲインで、リード素子２０２の出力を増幅する。尚、可変ゲインアンプ２２０−１は、ヘッド毎のゲインを設定される。
【０００８】
一方、ヘッドＩＣ２２０に接続される制御回路２３０には、リードチャネル２３０−１が設けられ、リードチャネル２３０−１に設けられたＡＧＣ（Automatic Gain Control）アンプ２３０−２が、ヘッドＩＣ２２０の可変ゲインアンプ２２０−１の出力を受ける。
【０００９】
ＡＧＣアンプ２３０−２は、差動増幅器２３０−３と、ＡＧＣ回路２３０−４で構成される。ＡＧＣ回路２３０−４は、差動増幅器２３０−３の出力値と基準の出力値とを比較して、比較結果をフィードバックして、差動増幅器２３０−３のゲインを調整し、差動増幅器２３０−３の出力レベルを基準レベルに調整する（例えば、特許文献１、２参照）。
【００１０】
このＡＧＣ回路２３０−４は、磁気ディスク２１０のトラックの１セクター内の変化を追従するような高速のフィードバック係数（周波数、ゲイン変更量）を設定し、１セクター内の信号レベルを均一化する。
【特許文献１】特開平１０−０２１６４７号公報（図１等）
【特許文献２】特開昭６４−０６２８０６号公報（図１等）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来技術では、このような素子自体の特性や浮上量変動等の環境条件の変動による出力レベルの変動は、リードチャネルのＡＧＣアンプにより、調整していた。
【００１２】
しかしながら、近年の記録密度の向上により、リード素子もより検出感度の高いＴｕＭＲ素子の利用が望まれている。この検出感度の高いリード素子は、検出感度が、ＭＲ素子の１０倍程度とされているが、信号出力レベルのばらつきは、これに応じて大きい。又、検出感度が高いため、温度変動や浮上量の変動による信号レベルの変動も大きい。
【００１３】
このような大きな信号レベルの変動があると、リードチャネルのＡＧＣアンプで調整するのが困難となるおそれがある。
【００１４】
又、記録密度の向上により、回路周波数が高くなり、リードチャネルのＡＧＣアンプも高速化が要求され、ＡＧＣの入力ダイナミックレンジが狭くなっている。このため、レベル変動をリードチャネルのＡＧＣアンプの変更で、調整することが、困難となる。
【００１５】
このように、記録密度の向上のため、感度の高いリード素子を利用する場合や、回路の動作周波数を高速にする場合には、リードチャネルのＡＧＣによるレベル調整では、レベル変動の調整に制限がある。
【００１６】
従って、本発明の目的は、起動時にゲイン調整を安定に行い、ヘッドの出力変動を自動的に調整するためのヘッドＩＣ、リード回路及び媒体記憶装置を提供することにある。
【００１７】
又、本発明の他の目的は、ヘッド出力レベルのばらつきが大きくても、起動時にゲイン調整を安定に行い、ヘッドの出力変動を自動的に調整するためのヘッドＩＣ、リード回路及び媒体記憶装置を提供することにある。
【００１８】
更に、本発明の他の目的は、リードチャネルのＡＧＣ回路の入力ダイナミックレンジが狭くなっても、起動時にゲイン調整を安定に行い、ヘッドの出力変動を自動的に調整するためのヘッドＩＣ、リード回路及び媒体記憶装置を提供することにある。
【００１９】
更に、本発明の他の目的は、起動時にゲイン調整を安定に行い、ヘッドの出力変動を自動的に調整し、高記録密度を実現するためのヘッドＩＣ、リード回路及び媒体記憶装置を提供することにある。
【課題を解決するための手段】
【００２０】
この目的を達成するため、本発明のヘッドＩＣは、ヘッドの読み取り信号を設定されたゲインで増幅する差動増幅器と、前記差動増幅器の出力振幅レベルを検出するエンベロープ回路と、前記検出された出力振幅レベルと基準レベルとの差を取るゲインエラー演算器と、前記リードチャネルのＡＧＣアンプの引き込み特性より遅い引き込み特性を持ち、前記差であるゲインエラー量に応じて、前記差動増幅器のゲインを自動制御するフィードバック回路と、前記出力振幅レベルの最大値を保持するピークホールド回路と、前記ゲインの初期化時に、前記ピークホールド回路の保持値に従い、前記保持値より小さい前記出力振幅レベルの前記ゲインエラー演算器への入力をカットする振幅制限回路とを有する。
【００２１】
又、本発明のリード回路は、ヘッドからの読み取り信号の振幅レベルを調整するヘッドＩＣと、前記ヘッドＩＣに接続され、ＡＧＣアンプを有するリードチャネルとを有し、前記ヘッドＩＣは、前記読み取り信号を設定されたゲインで増幅する差動増幅器と、前記差動増幅器の出力振幅レベルを検出するエンベロープ回路と、前記検出された出力振幅レベルと基準レベルとの差を取るゲインエラー演算器と、前記リードチャネルのＡＧＣアンプの引き込み特性より遅い引き込み特性を持ち、前記差であるゲインエラー量に応じて、前記差動増幅器のゲインを自動制御するフィードバック回路と、前記出力振幅レベルの最大値を保持するピークホールド回路と、前記ゲインの初期化時に、前記ピークホールド回路の保持値に従い、前記保持値より小さい前記出力振幅レベルの前記ゲインエラー演算器への入力をカットする振幅制限回路とを有する。
【００２２】
又、本発明の媒体記憶装置は、媒体を読み取るヘッドと、前記ヘッドからの読み取り信号の振幅レベルを調整するヘッドＩＣと、前記ヘッドＩＣに接続され、ＡＧＣアンプを有するリードチャネルとを有し、前記ヘッドＩＣは、前記読み取り信号を設定されたゲインで増幅する差動増幅器と、前記差動増幅器の出力振幅レベルを検出するエンベロープ回路と、前記検出された出力振幅レベルと基準レベルとの差を取るゲインエラー演算器と、前記リードチャネルのＡＧＣアンプの引き込み特性より遅い引き込み特性を持ち、前記差であるゲインエラー量に応じて、前記差動増幅器のゲインを自動制御するフィードバック回路と、前記出力振幅レベルの最大値を保持するピークホールド回路と、前記ゲインの初期化時に、前記ピークホールド回路の保持値に従い、前記保持値より小さい前記出力振幅レベルの前記ゲインエラー演算器への入力をカットする振幅制限回路とを有する。
【００２３】
更に、本発明は、好ましくは、前記振幅制限回路は、前記ゲインの初期化時に、前記ピークホールド回路の前記保持値を、前記ゲインエラー演算器に入力し、前記ゲイン初期化終了後は、前記エンベロープ回路の前記検出された出力振幅レベルを、前記ゲインエラー演算器に入力するスイッチからなる。
【００２４】
更に、本発明は、好ましくは、前記振幅制限回路は、前記ゲインの初期化時に、前記ピークホールド回路の前記保持値の１／Ｎ（Ｎ＞１）の値と、前記エンベロープ回路の前記検出された出力振幅レベルとを比較する比較回路と、前記出力振幅レベルが前記１／Ｎの値より大きい場合に、前記出力振幅レベルを、前記ゲインエラー演算器に入力するスイッチからなる。
【００２５】
更に、本発明は、好ましくは、前記調整されたゲインの初期値を格納するメモリと、引き込み開始時に、前記差動増幅器に前記メモリのゲインの初期値を設定するシーケンス回路とを設けた。
【００２６】
更に、本発明は、好ましくは、前記シーケンス回路は、前記起動時に、前記フィードバック回路の引き込み特性を速く設定し、且つ前記リードチャネルのＡＧＣアンプのゲインを固定に指示し、前記引き込み終了に応じて、前記フィードバック回路の引き込み特性を、前記リードチャネルのＡＧＣアンプの引き込み特性より遅い特性に設定する。
【００２７】
更に、本発明は、好ましくは、前記フィードバック回路は、前記ゲインエラー演算部からの前記差の出力の高周波成分をカットするローパスフィルタと、前記ローパスフィルタの出力に所定のフィードバックゲインを乗算して、前記差動増幅器のゲインを制御するゲイン乗算器とを有する。
【００２８】
更に、本発明は、好ましくは、ヘッド選択信号に応じて、前記差動増幅器に、複数のヘッドのいずれかを接続するヘッド切り替え部を更に設け、前記メモリに前記複数のヘッドのゲインの初期値を格納し、前記シーケンス回路は、前記引き込み開始時に、前記差動増幅器に前記メモリの前記接続されたヘッドに対応するゲインの初期値を設定する。
【発明の効果】
【００２９】
ヘッドＩＣに、ＡＧＣアンプを設けたので、ヘッドＩＣ内で、ヘッドからの振幅が自動調整され、リードチャネルのＡＧＣアンプの入力ダイナミックレンジに入る信号レベル調整ができる。又、リードチャネル回路のＡＧＣ回路は、比較的早いフィードバック応答速度とし、一方、ヘッドＩＣのＡＧＣ回路のフィードバック応答速度は、このリードチャネル回路のＡＧＣ回路のフィードバック応答速度より、充分遅く設定しているため、ヘッドＩＣのＡＧＣ回路は、リードチャネルのＡＧＣ回路の早いＡＧＣ動作に影響を与えない。更に、ヘッドＩＣのゲイン初期値を、ピークホールド回路の保持値で行うため、媒体の振幅の小さな信号に影響されず、安定の高速に初期ゲインの調整が可能となる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態を、媒体記憶装置、リード回路の第１の実施の形態、第２の実施の形態、第３の実施の形態、他の実施の形態の順で説明するが、本発明は、この実施の形態に限られない。
【００３１】
（媒体記憶装置）
図１は、本発明の一実施の形態の媒体記憶装置の構成図、図２は、図１の磁気ディスクの説明図、図３は、図２の磁気ディスクの読み取りレベルの説明図である。図１は、媒体記憶装置として、磁気ディスク装置を示す。
【００３２】
図１に示すように、磁気記憶媒体である磁気ディスク１１７が、スピンドルモータの回転軸１１８に設けられている。スピンドルモータは、磁気ディスク１１７を回転する。アクチュエータ（ＶＣＭ）１１９は、先端に磁気ヘッド１２６を備え、磁気ヘッド１２６を磁気ディスク１１７の半径方向に移動する。
【００３３】
アクチュエータ１１９は、回転軸を中心に回転するボイスコイルモータ（ＶＣＭ）で構成される。磁気ディスク装置に、２枚の磁気ディスク１１７が搭載される場合には、各磁気ディスクの面をリード／ライトする４つの磁気ヘッド１２６が、同一のアクチュエータ１１９で同時に駆動される。
【００３４】
磁気ヘッド１２６は、リード素子と、ライト素子とからなる。例えば、磁気ヘッド１２６は、スライダに、トンネル効果磁気抵抗（ＴｕＭＲ）素子を含むリード素子を積層し、その上にライトコイルを含むライト素子を積層して、構成される。
【００３５】
ヘッドＩＣ１０３は、図１１で示したように、アクチュエータ１１９の側面に設けられ、図４以下で後述するように、ＡＧＣアンプを含むリード系回路と、ライト系回路からなり、リードモードでは、磁気ヘッド１２６のリード素子からの読み取り信号を増幅して、出力し、ライトモードでは、磁気ヘッド１２６のライト素子にライト駆動電流を流す。
【００３６】
リードチャネル１０２は、リード系回路と、ライト系回路とを有し、リード系回路は、ＡＧＣアンプ１０７と、信号復調回路１０６とを備える。マイクロコントローラ（ＭＣＵ）１０４は、ハードディスクコントローラ（ＨＤＣ）１０４ａと、マイクロプロセッサ（ＭＰＵ）１０４ｂとを備える。
【００３７】
ハードディスクコントローラ（ＨＤＣ）１０４ａは、コマンドの解析を行い、サーボ信号のセクター番号を基準にして，１周内の位置を判断し，データの記録・再生を制御し、且つリードデータやライトデータを一時格納する。ＭＰＵ１０４ｂは、各部の制御を行う。
【００３８】
サーボ・コンボ回路１０５は、信号復調回路１０６からのサーボ位置信号から現在位置を検出（復調）し、検出した現在位置と目標位置との誤差に従い、アクチュエータ１１９のＶＣＭ駆動指令値を演算する。又、スピンドルモータを駆動する。インターフェイス回路１０１は、ＵＳＢ（Universal Serial Bus），ＡＴＡ(Attached AT)やＳＣＳＩ(Small Computer System Interface)等のインターフェイスで、ホストと通信する。
【００３９】
図２に示すように、磁気ディスク１１７には、外周から内周に渡り、各トラックにサーボ信号（位置信号）１３０が、円周方向に等間隔に配置される。又、各トラックは、複数のセクターで構成され、セクター毎に、サーボ信号１３０が記録される。サーボ信号１３０は，サーボマークと、トラック番号と、インデックスと、オフセット情報（サーボバースト）ＰｏｓＡ，ＰｏｓＢ，ＰｏｓＣ，ＰｏｓＤとからなる。
【００４０】
この位置信号（サーボ信号）１３０を、ヘッド１２６で読み取り、トラック番号とオフセット情報ＰｏｓＡ，ＰｏｓＢ，ＰｏｓＣ，ＰｏｓＤを使い，磁気ヘッドの半径方向の位置を検出する。さらに、インデックス信号Ｉｎｄｅｘを元にして，磁気ヘッドの円周方向の位置を把握する。
【００４１】
このような、位置信号やデータを読み取るため、磁気ヘッド１２６のリード素子の読み取り出力を、ヘッドＩＣ１０３でレベル調整し、且つリードチャネル１０２のＡＧＣ回路１０７で所定レベルに調整する。
【００４２】
又、図３に示すように、磁気ディスクの初期状態（即ち、データが記録されていない状態）では、磁気ディスク１１７がイレーズされ、サーボ信号１３０のみが記録されている。即ち、磁気ディスク１１７の磁化状態が一定でないと、サーボ信号１１７の書き込みを正常且つ高速に行えない場合があるからである。
【００４３】
例えば、磁気ディスクが、垂直記録媒体の場合には、サーボトラックライタにより、磁気ディスクをＡＣイレーズした後、サーボ信号を書き込む。ＡＣイレーズ処理は、完全に消磁する訳ではなく、磁気ディスク装置で使用される最大周波数に相当する信号を書き込む。従って、このイレーズ領域の信号レベルは小さい。
【００４４】
このイレーズ処理がなされないと、磁化状態によっては、ユーザーデータ領域のトラックとトラックの間に、強い磁界が発生し、この磁界が、ライトヘッドに影響し、正常な書込みが阻害され、又、読み取り時にも、この磁界により、読み取り信号レベルが、正又は負のバイアスが生じ、正確な読み取りが実現できない。
【００４５】
垂直記録媒体では、隣接磁化や下地イレーズの影響で、ＤＣ（直流）イレーズでなく、ＡＣ（交流）イレーズを使用する。又、水平記録媒体では、ＤＣイレーズを使用する。一方、サーボ信号は、記録密度が低く、且つ信号振幅は、大きい。
【００４６】
このように、イレーズ処理された記録媒体を使用する場合に、起動時に、ヘッドの読み取り信号からヘッドＩＣのレベル調整回路のゲインを調整すると、起動時は、ヘッドの読み取り信号は信用できないため、ヘッドにどんな信号（サーボ信号又はイレーズ部に信号）が入力されているか認識できない。
【００４７】
このため、単純に、ヘッドの読み取り信号からゲイン調整すると、図３のサーボ信号とイレーズ部の信号で、ゲイン調整を行うことになり、初期ゲインが収束しにくくなり、初期ゲインの決定に時間がかかり、且つ精度も低下するおそれがある。
【００４８】
このため、以下で説明するように、本発明は、ヘッドＩＣのレベル調整回路のゲインを、イレーズ部の信号に影響されず、サーボ信号により調整する。これにより、ゲイン調整の時間短縮や、決定ゲインの精度向上が実現できる。
【００４９】
（リード回路の第１の実施の形態）
図４は、本発明のリード回路の第１の実施の形態の回路図、図５は、その動作シーケンス図、図６は、そのゲイン初期化の動作説明図、図７は、ゲイン初期化の問題点の説明図である。
【００５０】
図４において、図１で示したものと同一のものは、同一の記号で示してあり、ヘッドＩＣ１０３には、ＡＧＣアンプ１０が搭載される。このＡＧＣアンプ１０は、リード素子（ＴｕＭＲ素子）１２６−１の両端に接続された差動増幅器１２と、差動増幅器１２のゲインを自動制御するＡＧＣ回路１４からなる。
【００５１】
ＡＧＣ回路１４は、ゲインエラー検出回路１６と、フィードバック制御器（ローパスフィルタ）１８と、ゲイン乗算器１９と、引き込み制御回路（シーケンス回路）３０とを有する。
【００５２】
ゲインエラー検出器１６は、差動増幅器１２のマイナス側電圧をアナログ・デジタル変換する第１のＡ／Ｄコンバータ２０と、差動増幅器１２のプラス側電圧をアナログ・デジタル変換する第２のＡ／Ｄコンバータ２１と、両Ａ／Ｄコンバータ２０，２１の出力の差をとり、振幅を抽出する（エンベロープ抽出する）第１の演算器２２とを有する。
【００５３】
更に、ゲインエラー検出器１６は、抽出された振幅のピークをホールドする最大振幅保持回路（ピークホールド回路）２３と、振幅の目標値（波形）を格納するメモリ２４と、ピークホールド回路２３の最大振幅値と第１の演算器２２の検出した振幅値とのいずれかを選択する切り替えスイッチ２５と、メモリ２４の振幅の目標値と切り替えスイッチ２５の出力振幅値との差を演算する第２の演算器２６とを有する。この差が、ゲインエラーである。
【００５４】
フィードバック制御器１８は、ローパスフィルタで構成され、ゲインエラー信号の高周波成分をカットし、低周波数のゲインエラー信号に追従するようにループ形成する。ゲイン乗算器１９は、ローパスフィルタ１８の出力をフィードバックゲインであるＫ倍し、増幅率を決定し、差動増幅器１２のゲインを制御する。このフィードバックゲインＫの値が小さいと、フィードバック応答速度が遅く、フィードバックゲインＫの値が大きいと、フィードバック応答速度が速い。
【００５５】
一方、リードチャネル回路１０２には、差動増幅器１０７−１と、ＡＧＣ回路１０７−２とからなるＡＧＣアンプ１０７が設けられる。ＡＧＣ回路１０７−２の構成は、周知の構成であり、ゲインエラー検出回路と、フィードバック制御器と、ゲイン乗算器からなる。即ち、ヘッドＩＣ１０３のＡＧＣ回路１４から、ピークホールド回路２３と、切り替えスイッチ２５とを削除した形態であり、説明を省略する。
【００５６】
このヘッドＩＣ１０３のＡＧＣ回路１４のローパスフィルタ１８のカットオフ周波数は、リードチャネル回路１０２のＡＧＣ回路１０７−２のローパスフィルタのカットオフ周波数より低く設定し、且つヘッドＩＣ１０３のＡＧＣ回路１４のゲイン乗算器１９のフィードバックゲインＫは、リードチャネル回路１０２のＡＧＣ回路１０７−２のゲイン乗算器のフィードバックゲインより小さく設定する。
【００５７】
これにより、ヘッドＩＣ１０３のＡＧＣ回路１４のフィードバック応答速度は、リードチャネル回路１０２のＡＧＣ回路１０７−２のフィードバック応答速度より遅くなる。
【００５８】
即ち、リードチャネル回路１０２のＡＧＣ回路１０７−２は、１セクター内で、出力レベルを調整する必要があるから、比較的早いフィードバック応答速度（高い周波数で、高いフィードバックゲイン）とする必要がある。一方、ヘッドＩＣ１０３のＡＧＣ回路１４のフィードバック応答速度は、このリードチャネル回路１０２のＡＧＣ回路１０７−２のフィードバック応答速度より、充分遅く設定している。例えば、十数セクター程度の振幅変化のみ追従可能なフィードバック応答速度である。
【００５９】
更に、引き込み制御回路３０は、起動時の初期ゲイン調整時には、ヘッドＩＣ１０３のＡＧＣ回路１４のフィードバック応答速度を、速く設定し、ゲインの初期値の調整後、ＡＧＣ回路１４のフィードバック速度を遅く設定する。
【００６０】
この実施の形態のＡＧＣ回路の動作を、図５、図６、図７を参照して、説明する。
【００６１】
（Ｓ１０）装置の起動時に、引き込み制御回路３０は、ヘッドＩＣ１０３のＡＧＣ回路１４のローパスフィルタ１８に、高いカットオフ周波数ｆｈを、ゲイン乗算器１９に、大きいゲイン値Ｋｈをセットし、リードチャネル１０２に起動時の引き込みモード（ＦＩＸ）を通知する。従って、ＡＧＣ回路１４は、フィードバック応答速度が速くなり、ＡＧＣ引き込み時間が高速となる。この時、リードチャネル１０２のＡＧＣ回路１０７−２は、引き込みモード指示に応じて、差動増幅器１０７−１のゲインを固定とするため、ＡＧＣの競合を防止できる。
【００６２】
同時に、引き込み制御回路３０は、切り替えスイッチ２５を、「ａ」側に切り替える。従って、第２の演算器２６は、メモリ２４の振幅の目標値と、ピークホールド回路２３の出力値との差を演算する。このピークホールド回路２３は、磁気ディスク１１７のヘッド１２６の読み取り信号の最大振幅信号を保持し、第２の演算器２６は、最大振幅信号と目標値とを比較して、ゲイン調整を行う。
【００６３】
従って、図３で説明した、データ信号（サーボ信号）が、イレーズ部の信号で挟まれたような信号を、ヘッド１２６が、読み出しても、図６に示すように、ピークホールド回路２３が、データ信号の最大値を保持し、その後の振幅の小さいイレーズ部の信号に影響されずに、この最大振幅値を、ゲイン調整のターゲットとして、速い引き込みで、目標値と比較し、ゲインを決定する。
【００６４】
一方、図７に示すように、ゲイン初期値の決定のため、ピークホールド回路を利用しない場合には、図３の信号例では、ゲイン（図７では、信号増幅率で示す）は、データ部の信号の前の小振幅のイレーズ部の信号で、徐々に上昇し、大振幅のデータ部の信号で、倍率は下がり、更に、データ部の信号の後の小振幅のイレーズ部の信号で、徐々に上昇する。
【００６５】
即ち、信号増幅率（ゲイン）は、イレーズ部でも調整が行われるため、上下に変動し、中々収束しない。ゲインが安定するには、長い時間を要する。このため、初期ゲインの決定時間が長くなり、しかも、その初期ゲイン値も精度が低い。従って、起動後、正常に読み取りができるまでの時間が長くなり、高速な動作開始が困難となる。
【００６６】
本発明は、最大振幅値をホールドして、最大振幅値で、初期ゲインの決定を行うため、イレーズ部の振幅の小さい信号に、影響されずに、初期ゲインを決定できる。従って、初期ゲインの決定のための時間を短縮でき、且つその値の精度も高い。
【００６７】
（Ｓ１２）引き込み制御回路３０は、初期ゲインの決定が終了したかを判断する。この方法として、タイマーを設け、起動後、一定時間経過により、初期ゲインの決定終了と判断する第１の方法がある。又、別の方法として、第２の演算器２６からのゲインエラー信号をモニターし、ゲインエラー信号が収束したか（ゲインエラー信号値が、「０」又はほとんど「０」になった）を判定する。
【００６８】
（Ｓ１４）制御回路３０は、初期ゲインの決定が終了したと判定すると、ヘッドＩＣ１０３のＡＧＣ回路１４のローパスフィルタ１８のカットオフ周波数を低い周波数ｆｌに、ゲイン乗算器１９のゲインＫを小さいゲイン値Ｋｌにセットする。そして、制御回路３０は、切り替えスイッチ２５を「ｂ」側に切り替え、第２の演算器２６への入力を、第１の演算器２２の出力に切り替える。そして、制御回路３０は、リードチャネル１０２に起動モード終了を通知する。これにより、リードチャネル１０２のＡＧＣ回路１０７−２は、差動増幅器のゲインの自動制御を開始する。
【００６９】
このため、ヘッドＩＣ１０３のＡＧＣ回路１４のローパスフィルタ１８のカットオフ周波数は、リードチャネル回路１０２のＡＧＣ回路１０７−２のローパスフィルタのカットオフ周波数より低く設定され、且つヘッドＩＣ１０３のＡＧＣ回路１４のゲイン乗算器１９のフィードバックゲインＫは、リードチャネル回路１０２のＡＧＣ回路１０７−２のゲイン乗算器のフィードバックゲインより小さく設定される。
【００７０】
これにより、ヘッドＩＣ１０３のＡＧＣ回路１４のフィードバック応答速度を、リードチャネル回路１０２のＡＧＣ回路１０７−２のフィードバック応答速度より遅く設定する。
【００７１】
このゲイン決定後のリード動作を説明する。先ず、リード素子１２６−１の両端電圧は、ヘッドＩＣ１０３の差動増幅器１２に入力し、一対の差動増幅信号を出力する。この一対の差動増幅信号は、リードチャネル回路１０２のＡＧＣアンプ１０７の差動増幅器１０７−１に入力される。
【００７２】
一方、ＡＧＣアンプ１０のＡＧＣ回路１４では、第１、第２のＡ／Ｄコンバータ２０，２１が、それぞれ差動増幅器１２のマイナス側電圧、プラス側の電圧をアナログ・デジタル変換し、第１の演算器２２は、両Ａ／Ｄコンバータ２０，２１の出力の差をとり、振幅を抽出する。
【００７３】
次に、第２の演算器２６は、振幅の目標値（波形）を格納するメモリ２４からの振幅の目標値から第１の演算器２２の検出した振幅との差を演算し、ゲイン（増幅率）エラーを出力する。ローパスフィルタ１８は、設定されたカットオフ周波数で、ゲインエラー信号の高周波成分をカットし、低周波数のゲインエラー信号を抽出する。ゲイン乗算器１９は、ローパスフィルタ１８の出力をフィードバックゲインであるＫ倍し、増幅率を決定し、差動増幅器１２のゲインを制御する。
【００７４】
又、同様に、リードチャネル１０２のＡＧＣ回路１０７−２も、差動増幅器１０７−１の一対の差動増幅信号からゲインエラー信号を検出し、ローパスフィルタ、ゲイン乗算器を介し増幅率を決定し、差動増幅器１０７−１のゲインを制御する。
【００７５】
このように、ヘッドＩＣ１０３に、ＡＧＣアンプ１０を設けたので、ヘッドＩＣ１０３内で、ヘッド１２６−１からの振幅が自動調整され、リードチャネル１０２のＡＧＣアンプ１０７の入力ダイナミックレンジに入る信号レベルの調整ができる。
【００７６】
又、２つのＡＧＣ回路を同時に動作すると、ＡＧＣの競合により発振状態が生じるおそれがあり、ＡＧＣの引き込みに多大な時間がかかる。しかし、本発明では、リードチャネル回路１０２のＡＧＣ回路１０７−２は、１セクター内で、出力レベルを調整する制約上、比較的早いフィードバック応答速度（高い周波数で、高いフィードバックゲイン）とし、一方、ヘッドＩＣ１０３のＡＧＣ回路１４のフィードバック応答速度は、このリードチャネル回路１０２のＡＧＣ回路１０７−２のフィードバック応答速度より、充分遅く設定している（例えば、十数セクター程度の振幅変化のみ追従可能なフィードバック応答速度）。
【００７７】
このため、ヘッドＩＣ１０３のＡＧＣ回路１４は、リードチャネル１０２のＡＧＣ回路１０７−２の早いＡＧＣ動作に影響を与えない。即ち、ヘッドＩＣ１０３のＡＧＣ回路１４は、リードチャネル１０２のＡＧＣ回路１０７−２の振幅調整の対象とする早い振幅変化には、ほとんど追従せず、遅い振幅変化に追従する。従って、ＡＧＣ回路を２つ設けても、ＡＧＣ回路間の競合が生じない。これにより、発振状態によるＡＧＣ引き込み時間の長期化を防止できる。
【００７８】
更に、この実施の形態では、ヘッドＩＣ内で自動レベル調整するため、外部との余分な信号線を必要としない。このため、図１１で説明したように、アクチュエータに搭載するのに、実装上、好適である。
【００７９】
又、ヘッドＩＣ１０３とリードチャネル回路１０２の両方に、ＡＧＣ回路を設けると、起動時に、リードチャネル回路１０２のＡＧＣ回路の引き込み前に、ヘッドＩＣ１０３のＡＧＣ回路の引き込みを行う必要がある。このヘッドＩＣ１０３の引き込み完了時間を高速化するため、初期ゲインを媒体の信号から早期に決定するため、初期ゲイン設定時のみ、読み取り信号の最大振幅値をホールドして、最大振幅値で、初期ゲインの決定を行う。このため、イレーズ部の振幅の小さい信号に、影響されずに、初期ゲインを決定できる。従って、初期ゲインの決定のための時間を短縮でき、且つその値の精度も高い。
【００８０】
（リード回路の第２の実施の形態）
図８は、本発明のリード回路の第２の実施の形態の回路図、図９は、その動作説明図である。図８において、図１乃至図４で示したものと同一のものは、同一の記号で示してある。
【００８１】
ヘッドＩＣ１０３には、ＡＧＣアンプ１０が搭載される。このＡＧＣアンプ１０は、リード素子（ＴｕＭＲ素子）１２６−１の両端に接続された差動増幅器１２と、差動増幅器１２のゲインを自動制御するＡＧＣ回路１４からなる。
【００８２】
ＡＧＣ回路１４は、ゲインエラー検出回路１６と、フィードバック制御器（ローパスフィルタ）１８と、ゲイン乗算器１９と、引き込み制御回路（シーケンス回路）３０とを有する。
【００８３】
ゲインエラー検出器１６は、差動増幅器１２のマイナス側電圧をアナログ・デジタル変換する第１のＡ／Ｄコンバータ２０と、差動増幅器１２のプラス側電圧をアナログ・デジタル変換する第２のＡ／Ｄコンバータ２１と、両Ａ／Ｄコンバータ２０，２１の出力の差をとり、振幅を抽出する（エンベロープ抽出する）第１の演算器２２とを有する。
【００８４】
更に、ゲインエラー検出器１６は、抽出された振幅のピークをホールドする最大振幅保持回路（ピークホールド回路）２３と、振幅の目標値（波形）を格納するメモリ２４と、ピークホールド回路２３の最大振幅値の１／Ｎ（Ｎ＞１）を計算する第３の演算部２７と、第１の演算器２２の検出した振幅値を選択的に、第２の演算器２６に入力するためのスイッチ２５と、第３の演算器２７の演算値と、第１の演算器２２の演算値とを比較し、第１の演算器２２の演算値が、第３の演算器２７の演算値より大きい場合に、スイッチ２５をオン動作する比較器２８と、メモリ２４の振幅の目標値とスイッチ２５の出力振幅値との差を演算する第２の演算器２６とを有する。この差が、ゲインエラーである。
【００８５】
フィードバック制御器１８は、ローパスフィルタで構成され、ゲインエラー信号の高周波成分をカットし、低周波数のゲインエラー信号に追従するようにループ形成する。ゲイン乗算器１９は、ローパスフィルタ１８の出力をフィードバックゲインであるＫ倍し、増幅率を決定し、差動増幅器１２のゲインを制御する。このフィードバックゲインＫの値が小さいと、フィードバック応答速度が遅く、フィードバックゲインＫの値が大きいと、フィードバック応答速度が速い。
【００８６】
一方、リードチャネル回路１０２には、差動増幅器１０７−１と、ＡＧＣ回路１０７−２とからなるＡＧＣアンプ１０７が設けられる。ＡＧＣ回路１０７−２の構成は、周知の構成であり、ゲインエラー検出回路と、フィードバック制御器と、ゲイン乗算器からなる。即ち、ヘッドＩＣ１０３のＡＧＣ回路１４から、ピークホールド回路２３と、切り替えスイッチ２５とを削除した形態であり、説明を省略する。
【００８７】
このヘッドＩＣ１０３のＡＧＣ回路１４のローパスフィルタ１８のカットオフ周波数は、リードチャネル回路１０２のＡＧＣ回路１０７−２のローパスフィルタのカットオフ周波数より低く設定し、且つヘッドＩＣ１０３のＡＧＣ回路１４のゲイン乗算器１９のフィードバックゲインＫは、リードチャネル回路１０２のＡＧＣ回路１０７−２のゲイン乗算器のフィードバックゲインより小さく設定する。
【００８８】
即ち、リードチャネル回路１０２のＡＧＣ回路１０７−２は、１セクター内で、出力レベルを調整する必要があるから、比較的早いフィードバック応答速度（高い周波数で、高いフィードバックゲイン）とする必要がある。一方、ヘッドＩＣ１０３のＡＧＣ回路１４のフィードバック応答速度は、このリードチャネル回路１０２のＡＧＣ回路１０７−２のフィードバック応答速度より、充分遅く設定している。例えば、十数セクター程度の振幅変化のみ追従可能なフィードバック応答速度である。
【００８９】
更に、引き込み制御回路３０は、起動時の初期ゲイン調整時には、ヘッドＩＣ１０３のＡＧＣ回路１４のフィードバック応答速度を、速く設定し、ゲインの初期値の調整後、ＡＧＣ回路１４のフィードバック速度を遅く設定する。
【００９０】
この実施の形態では、信号引き込み時に、イレーズ部の波形を判別するため、読み取り信号の最大振幅(サーボ信号波形の振幅)と、イレーズ部の信号振幅との比率を考慮して、最大振幅値の１／Ｎの信号振幅値以下を、ゲイン調整から、カットする機能を追加する。
【００９１】
即ち、引き込み制御回路３０は、スイッチ２５を、ゲイン初期値の調整時以外は、オンの状態に、ゲイン初期値の調整時に、比較回路２８の出力でオン／オフするように、制御する。
【００９２】
図５で説明したように、装置の起動時に、引き込み制御回路３０は、ヘッドＩＣ１０３のＡＧＣ回路１４のローパスフィルタ１８に、高いカットオフ周波数ｆｈを、ゲイン乗算器１９に、大きいゲイン値Ｋｈをセットし、リードチャネル１０２に起動時の引き込みモード（ＦＩＸ）を通知する。従って、ＡＧＣ回路１４は、フィードバック応答速度が速くなり、ＡＧＣ引き込み時間が高速となる。この時、リードチャネル１０２のＡＧＣ回路１０７−２は、引き込みモード指示に応じて、差動増幅器１０７−１のゲインを固定とするため、ＡＧＣの競合を防止できる。
【００９３】
同時に、引き込み制御回路３０は、スイッチ２５に、比較回路２８の出力でオン／オフするよう指示する。従って、図９に示すように、第１の演算器２２の信号振幅値は、ピークホールド回路２３に入力するとともに、比較回路２８は、第１の演算器２２の信号振幅値が、ピークホールド回路２３の出力値の１／Ｎの値を越えると、スイッチ２５をオンする。
【００９４】
従って、信号振幅値が、ピークホールド回路２３の出力値の１／Ｎの値を越えると、その信号振幅値が、第２の演算器２６に入力され、第２の演算器２６が、その差を演算して、ゲインエラー信号を出力し、ゲイン調整を行う。
【００９５】
このため、図３で説明した、データ信号（サーボ信号）が、イレーズ部の信号で挟まれたような信号を、ヘッド１２６が、読み出しても、図９に示すように、ピークホールド回路２３が、データ信号の最大値を保持した後は、その後の振幅の小さいイレーズ部の信号が、第２の演算部２６に入力され、ゲイン調整に供されることを防止できる。
【００９６】
即ち、ピークホールド回路２３、第３の演算部２７、比較器２８で、データ部（サーボ信号部）を判別し、エンベロープ回路（第２の演算器２２）の振幅で、ゲイン調整を行う。これにより、イレーズ部によるノイズに影響されにくい、初期ゲイン調整が可能となる。
【００９７】
この１／Ｎは、イレーズ部とデータ部の振幅により任意に設定でき、信号引き込み時に、イレーズ部の波形を判別して、ゲイン調整の対象からカットする。
【００９８】
図５と同様に、引き込み制御回路３０は、初期ゲイン調整の完了後は、スイッチ２５を常時オンとし、且つフィードバック応答速度を遅くする設定を行う。
【００９９】
即ち、競合防止のため、ヘッドＩＣ１０３のＡＧＣ回路１４のフィードバック応答速度を遅くしているため、起動時やモード切替時に、引き込み時間が遅くなる。これを防止するため、ゲイン初期値を早期に、決定する。このため、ＡＧＣ回路１４のフィードバック応答速度を遅くしても、引き込み時間を短縮できる。
【０１００】
（リード回路の第３の実施の形態）
図１０は、本発明のリード回路の第３の実施の形態の回路図である。図１０において、図１、図２、図３、図４及び図８で示したものと同一のものは、同一の記号で示してあり、ヘッドＩＣ１０３のＡＧＣアンプ１０とヘッド切り替え回路４０のみを図示し、リードチャネル１０２を省略している。尚、リードチャネル１０２の構成は、図４及び図８と同一である。
【０１０１】
図１０に示すように、１つのＡＧＣアンプ１０は、複数のリード素子（ＴｕＭＲ素子）１２６−１ａ〜１２６−１ｎの信号を取り扱う。ヘッド切り替えスイッチ４０は、複数のリード素子１２６−１ａ〜１２６−１ｎと差動増幅器１２との接続を、チャネル（ヘッド）選択信号に切り替える。
【０１０２】
ＡＧＣアンプ１０は、このヘッド切り替えスイッチ４０に接続された差動増幅器１２と、差動増幅器１２のゲインを自動制御するＡＧＣ回路１４と、メモリ３４と、切り替えスイッチ３０と、ＡＧＣシーケンサ（シーケンス回路）３２とを有する。ＡＧＣ回路１４は、ゲインエラー検出回路１６と、フィードバック制御器（ローパスフィルタ）１８と、ゲイン乗算器１９とを有する。
【０１０３】
ゲインエラー検出器１６は、図４で説明した構成、又は図８で説明した構成のものである。フィードバック制御器１８は、ローパスフィルタで構成され、ゲインエラー信号の高周波成分をカットし、低周波数のゲインエラー信号に追従するようにループ形成する。ゲイン乗算器１９は、ローパスフィルタ１８の出力をフィードバックゲインであるＫ倍し、増幅率を決定し、差動増幅器１２のゲインを制御する。
【０１０４】
この実施の形態でも、ヘッドＩＣ１０３のＡＧＣ回路１４のローパスフィルタ１８のカットオフ周波数は、図２のリードチャネル回路１０２のＡＧＣ回路１０７−２のローパスフィルタのカットオフ周波数より低く設定し、且つヘッドＩＣ１０３のＡＧＣ回路１４のゲイン乗算器１９のフィードバックゲインＫは、リードチャネル回路１０２のＡＧＣ回路１０７−２のゲイン乗算器のフィードバックゲインより小さく設定する。
【０１０５】
これにより、ヘッドＩＣ１０３のＡＧＣ回路１４のフィードバック応答速度を、リードチャネル回路１０２のＡＧＣ回路１０７−２のフィードバック応答速度より遅く設定している。
【０１０６】
又、ヘッド毎のゲイン初期値を格納するメモリ（ＲＡＭ）３４と、スイッチ３０と、ＡＧＣシーケンサ３２を設ける。ＡＧＣシーケンサ３２は、前述の起動時（最初の電源オン時）に、図４、図５、図８で説明した初期ゲインの決定処理を、各磁気ヘッド１２６−１ａ〜１２６−１ｎについて行い、決定後のゲイン乗算器１９からの設定ゲインを、メモリ３４に書込み、対応チャネルのゲイン初期値を格納する。
【０１０７】
以降、ＡＧＣシーケンサ３２は、起動指示信号により、リードモード指示を受けると、メモリ３４のゲイン初期値を読み出す。この時、チャネル選択信号により、ヘッド切り替えスイッチ４０が操作され、選択されたヘッドのリード素子が、差動増幅器１２に接続され、メモリ３４に読出す初期値のチャネル番号が指示される。
【０１０８】
従って、ＡＧＣシーケンサ３２が、メモリ３４の初期値をリードする時に、チャネル選択信号で指示されたチャネル（ヘッド）の初期値が読み出され、スイッチ３０を介し差動増幅器１２にセットされる。ＡＧＣシーケンサ３２は、読出し後、スイッチ３０を、ＡＧＣ回路１４（即ち、ゲイン乗算器１９）に切り替える。
【０１０９】
この例でも、競合防止のため、ヘッドＩＣ１０３のＡＧＣ回路１４のフィードバック応答速度を遅くしているため、起動時やモード切替時に、引き込み時間が遅くなる。これを防止するため、ゲイン初期値を前述の如く、調整して、決定する。そして、その決定したゲイン初期値を格納し、リード起動時やチャネル切替時に、差動増幅器１２に初期設定する。このため、ＡＧＣ回路１４のフィードバック応答速度を遅くしても、引き込み時間を短縮できる。
【０１１０】
これとともに、各ヘッド（リード素子）の特性ばらつきに応じたゲイン初期値を格納するので、ＡＧＣ回路１４のフィードバック応答速度を遅くしても、ヘッド個々の特性によらず、引き込み時間を短縮できる。
【０１１１】
更に、ヘッドの特性や温度変化により、引き込み時間が変化することを防止できる。この実施の形態は、最初の電源オン時又は工場出荷時に、ゲイン初期値を前述の如く、測定且つ決定し、メモリ３４に書き込む。
【０１１２】
（他の実施の形態）
前述の実施の形態では、ＡＧＣ回路を、図４等の構成で説明したが、アナログ形式のＡＧＣ回路や、ピークホールド回路や積分回路を持つＡＧＣ回路等の他のＡＧＣ回路を適用できる。又、磁気ディスク装置のヘッドのリード回路の例で説明したが、他の媒体記憶装置のリード回路にも適用できる。更に、図４及び図８の実施の形態は、ヘッド切り替え毎に実行しても良い。
【０１１３】
しかも、ゲイン初期値の調整時に、ヘッドＩＣのＡＧＣ回路の引き込み速度を、通常の信号読み取り時より早く設定しているため、より早いゲイン初期値の調整が可能となるが、ゲイン初期値の調整時に、ヘッドＩＣのＡＧＣ回路の引き込み速度を、通常の信号読み取り時と同じに設定しても、前述のように、ゲインの収束時間を早くでき、このように、設定しても良い。
【０１１４】
更に、サーボ信号の振幅で調整する例で説明したが、ユーザー領域にデータが記録された場合には、そのデータの振幅で、初期ゲインを調整しても良く、サーボ信号に限られず、要するに信号が記録された部分の振幅で調整すれば、良い。
【０１１５】
以上、本発明を、実施の形態で説明したが、本発明は、その趣旨の範囲内で種々の変形が可能であり、これを本発明の範囲から排除するものではない。
【０１１６】
（付記１）記録媒体から信号を読み取るヘッドの読み取り信号の振幅レベルを調整して、ＡＧＣアンプを有するリードチャネルに出力するヘッドＩＣにおいて、前記読み取り信号を設定されたゲインで増幅する差動増幅器と、前記差動増幅器の出力振幅レベルを検出するエンベロープ回路と、前記検出された出力振幅レベルと基準レベルとの差を取るゲインエラー演算器と、前記リードチャネルのＡＧＣアンプの引き込み特性より遅い引き込み特性を持ち、前記差であるゲインエラー量に応じて、前記差動増幅器のゲインを自動制御するフィードバック回路と、前記出力振幅レベルの最大値を保持するピークホールド回路と、前記ゲインの初期化時に、前記ピークホールド回路の保持値に従い、前記保持値より小さい前記出力振幅レベルの前記ゲインエラー演算器への入力をカットする振幅制限回路とを有することを特徴とするヘッドＩＣ。
【０１１７】
（付記２）前記振幅制限回路は、前記ゲインの初期化時に、前記ピークホールド回路の前記保持値を、前記ゲインエラー演算器に入力し、前記ゲイン初期化終了後は、前記エンベロープ回路の前記検出された出力振幅レベルを、前記ゲインエラー演算器に入力するスイッチからなることを特徴とする付記１のヘッドＩＣ。
【０１１８】
（付記３）前記振幅制限回路は、前記ゲインの初期化時に、前記ピークホールド回路の前記保持値の１／Ｎ（Ｎ＞１）の値と、前記エンベロープ回路の前記検出された出力振幅レベルとを比較する比較回路と、前記出力振幅レベルが前記１／Ｎの値より大きい場合に、前記出力振幅レベルを、前記ゲインエラー演算器に入力するスイッチからなることを特徴とする付記１のヘッドＩＣ。
【０１１９】
（付記４）前記調整されたゲインの初期値を格納するメモリと、引き込み開始時に、前記差動増幅器に前記メモリのゲインの初期値を設定するシーケンス回路とを設けたことを特徴とする付記１のヘッドＩＣ。
【０１２０】
（付記５）前記起動時に、前記フィードバック回路の引き込み特性を速く設定し、且つ前記リードチャネルのＡＧＣアンプのゲインを固定に指示し、前記引き込み終了に応じて、前記フィードバック回路の引き込み特性を、前記リードチャネルのＡＧＣアンプの引き込み特性より遅い特性に設定するシーケンス回路を設けたことを特徴とする付記１のヘッドＩＣ。
【０１２１】
（付記６）前記フィードバック回路は、前記ゲインエラー演算部からの前記差の出力の高周波成分をカットするローパスフィルタと、前記ローパスフィルタの出力に所定のフィードバックゲインを乗算して、前記差動増幅器のゲインを制御するゲイン乗算器とを有することを特徴とする付記１のヘッドＩＣ。
【０１２２】
（付記７）ヘッド選択信号に応じて、前記差動増幅器に、複数のヘッドのいずれかを接続するヘッド切り替え部を更に設け、前記メモリに前記複数のヘッドのゲインの初期値を格納し、前記シーケンス回路は、前記引き込み開始時に、前記差動増幅器に前記メモリの前記接続されたヘッドに対応するゲインの初期値を設定することを特徴とする付記４のヘッドＩＣ。
【０１２３】
（付記８）媒体から信号を読み取るヘッドの読み取り信号の振幅レベルを調整するリード回路において、前記ヘッドからの読み取り信号の振幅レベルを調整するヘッドＩＣと、前記ヘッドＩＣに接続され、ＡＧＣアンプを有するリードチャネルとを有し、前記ヘッドＩＣは、前記読み取り信号を設定されたゲインで増幅する差動増幅器と、前記差動増幅器の出力振幅レベルを検出するエンベロープ回路と、前記検出された出力振幅レベルと基準レベルとの差を取るゲインエラー演算器と、前記リードチャネルのＡＧＣアンプの引き込み特性より遅い引き込み特性を持ち、前記差であるゲインエラー量に応じて、前記差動増幅器のゲインを自動制御するフィードバック回路と、前記出力振幅レベルの最大値を保持するピークホールド回路と、前記ゲインの初期化時に、前記ピークホールド回路の保持値に従い、前記保持値より小さい前記出力振幅レベルの前記ゲインエラー演算器への入力をカットする振幅制限回路とを有することを特徴とするリード回路。
【０１２４】
（付記９）前記振幅制限回路は、前記ゲインの初期化時に、前記ピークホールド回路の前記保持値を、前記ゲインエラー演算器に入力し、前記ゲイン初期化終了後は、前記エンベロープ回路の前記検出された出力振幅レベルを、前記ゲインエラー演算器に入力するスイッチからなることを特徴とする付記８のリード回路。
【０１２５】
（付記１０）前記振幅制限回路は、前記ゲインの初期化時に、前記ピークホールド回路の前記保持値の１／Ｎ（Ｎ＞１）の値と、前記エンベロープ回路の前記検出された出力振幅レベルとを比較する比較回路と、前記出力振幅レベルが前記１／Ｎの値より大きい場合に、前記出力振幅レベルを、前記ゲインエラー演算器に入力するスイッチからなることを特徴とする付記８のリード回路。
【０１２６】
（付記１１）前記ヘッドＩＣは、前記調整されたゲインの初期値を格納するメモリと、引き込み開始時に、前記差動増幅器に前記メモリのゲインの初期値を設定するシーケンス回路とを更に有することを特徴とする付記８のリード回路。
【０１２７】
（付記１２）前記起動時に、前記フィードバック回路の引き込み特性を速く設定し、且つ前記リードチャネルのＡＧＣアンプのゲインを固定に指示し、前記引き込み終了に応じて、前記フィードバック回路の引き込み特性を、前記リードチャネルのＡＧＣアンプの引き込み特性より遅い特性に設定するシーケンス回路を更に設けたことを特徴とする付記８のリード回路。
【０１２８】
（付記１３）前記フィードバック回路は、前記ゲインエラー演算部からの前記差の出力の高周波成分をカットするローパスフィルタと、前記ローパスフィルタの出力に所定のフィードバックゲインを乗算して、前記差動増幅器のゲインを制御するゲイン乗算器とを有することを特徴とする付記８のリード回路。
【０１２９】
（付記１４）ヘッド選択信号に応じて、前記差動増幅器に、複数のヘッドのいずれかを接続するヘッド切り替え部を更に設け、前記メモリに前記複数のヘッドのゲインの初期値を格納し、前記シーケンス回路は、前記引き込み開始時に、前記差動増幅器に前記メモリの前記接続されたヘッドに対応するゲインの初期値を設定することを特徴とする付記１１のリード回路。
【０１３０】
（付記１５）媒体を読み取るヘッドと、前記ヘッドからの読み取り信号の振幅レベルを調整するヘッドＩＣと、前記ヘッドＩＣに接続され、ＡＧＣアンプを有するリードチャネルとを有し、前記ヘッドＩＣは、前記読み取り信号を設定されたゲインで増幅する差動増幅器と、前記差動増幅器の出力振幅レベルを検出するエンベロープ回路と、前記検出された出力振幅レベルと基準レベルとの差を取るゲインエラー演算器と、前記リードチャネルのＡＧＣアンプの引き込み特性より遅い引き込み特性を持ち、前記差であるゲインエラー量に応じて、前記差動増幅器のゲインを自動制御するフィードバック回路と、前記出力振幅レベルの最大値を保持するピークホールド回路と、前記ゲインの初期化時に、前記ピークホールド回路の保持値に従い、前記保持値より小さい前記出力振幅レベルの前記ゲインエラー演算器への入力をカットする振幅制限回路とを有することを特徴とする媒体記憶装置。
【０１３１】
（付記１６）前記振幅制限回路は、前記ゲインの初期化時に、前記ピークホールド回路の前記保持値を、前記ゲインエラー演算器に入力し、前記ゲイン初期化終了後は、前記エンベロープ回路の前記検出された出力振幅レベルを、前記ゲインエラー演算器に入力するスイッチからなることを特徴とする付記１５の媒体記憶装置。
【０１３２】
（付記１７）前記振幅制限回路は、前記ゲインの初期化時に、前記ピークホールド回路の前記保持値の１／Ｎ（Ｎ＞１）の値と、前記エンベロープ回路の前記検出された出力振幅レベルとを比較する比較回路と、前記出力振幅レベルが前記１／Ｎの値より大きい場合に、前記出力振幅レベルを、前記ゲインエラー演算器に入力するスイッチからなることを特徴とする付記１５の媒体記憶装置。
【０１３３】
（付記１８）前記ヘッドＩＣは、前記調整されたゲインの初期値を格納するメモリと、引き込み開始時に、前記差動増幅器に前記メモリのゲインの初期値を設定するシーケンス回路とを更に有することを特徴とする付記１５の媒体記憶装置。
【０１３４】
（付記１９）前記起動時に、前記フィードバック回路の引き込み特性を速く設定し、且つ前記リードチャネルのＡＧＣアンプのゲインを固定に指示し、前記引き込み終了に応じて、前記フィードバック回路の引き込み特性を、前記リードチャネルのＡＧＣアンプの引き込み特性より遅い特性に設定するシーケンス回路を更に設けたことを特徴とする付記１５の媒体記憶装置。
【０１３５】
（付記２０）ヘッド選択信号に応じて、前記差動増幅器に、複数のヘッドのいずれかを接続するヘッド切り替え部を更に設け、前記メモリに前記複数のヘッドのゲインの初期値を格納し、前記シーケンス回路は、前記引き込み開始時に、前記差動増幅器に前記メモリの前記接続されたヘッドに対応するゲインの初期値を設定することを特徴とする付記１８の媒体記憶装置。
【産業上の利用可能性】
【０１３６】
ヘッドＩＣに、ＡＧＣアンプを設けたので、ヘッドＩＣ内で、ヘッドからの振幅が自動調整され、リードチャネルのＡＧＣアンプの入力ダイナミックレンジに入る信号レベル調整ができる。又、リードチャネル回路のＡＧＣ回路は、比較的早いフィードバック応答速度とし、一方、ヘッドＩＣのＡＧＣ回路のフィードバック応答速度は、このリードチャネル回路のＡＧＣ回路のフィードバック応答速度より、充分遅く設定しているため、ヘッドＩＣのＡＧＣ回路は、リードチャネルのＡＧＣ回路の早いＡＧＣ動作に影響を与えない。更に、ヘッドＩＣのゲイン初期値を、ピークホールド回路の保持値で行うため、媒体の振幅の小さな信号に影響されず、安定の高速に初期ゲインの調整が可能となる。
【図面の簡単な説明】
【０１３７】
【図１】本発明の媒体記憶装置の一実施の形態の構成図である。
【図２】図１の磁気ディスクの説明図である。
【図３】図２の磁気ディスクの読み取り波形の説明図である。
【図４】本発明のリード回路の第１の実施の形態の回路図である。
【図５】図４の引き込み制御回路の制御シーケンスの説明図である。
【図６】図４のゲイン初期値の調整動作の説明図である。
【図７】図４のゲイン初期値の調整時の問題点の説明図である。
【図８】本発明のリード回路の第２の実施の形態の回路図である。
【図９】図８のゲイン初期値の調整動作の説明図である。
【図１０】本発明のリード回路の第３の実施の形態の回路図である。
【図１１】従来の媒体記憶装置の説明図である。
【図１２】従来のリード回路の説明図である。
【符号の説明】
【０１３８】
１０ ＡＧＣアンプ
１２ 差動増幅器
１４ ＡＧＣ回路
１６ ゲインエラー検出回路
１８ フィードバック制御器
１９ ゲイン乗算器
１０２ リードチャネル
１０３ ヘッドＩＣ
１０７ ＡＧＣアンプ
１２６−１〜１２６−ｎ リード素子
２０，２１，２２ エンベロープ回路
２３ ピークホールド回路
２４ 目標値メモリ
２５ スイッチ
２６ ゲインエラー演算器
２７ 第３の演算器
２８ 比較器
３０，３２ ＡＧＣ引き込み制御回路（シーケンス回路）
３４ メモリ
【特許請求の範囲】
【請求項１】
記録媒体から信号を読み取るヘッドの読み取り信号の振幅レベルを調整して、ＡＧＣアンプを有するリードチャネルに出力するヘッドＩＣにおいて、
前記読み取り信号を設定されたゲインで増幅する差動増幅器と、
前記差動増幅器の出力振幅レベルを検出するエンベロープ回路と、
前記検出された出力振幅レベルと基準レベルとの差を取るゲインエラー演算器と、
前記リードチャネルのＡＧＣアンプの引き込み特性より遅い引き込み特性を持ち、前記差であるゲインエラー量に応じて、前記差動増幅器のゲインを自動制御するフィードバック回路と、
前記出力振幅レベルの最大値を保持するピークホールド回路と、
前記ゲインの初期化時に、前記ピークホールド回路の保持値に従い、前記保持値より小さい前記出力振幅レベルの前記ゲインエラー演算器への入力をカットする振幅制限回路とを有する
ことを特徴とするヘッドＩＣ。
【請求項２】
前記振幅制限回路は、
前記ゲインの初期化時に、前記ピークホールド回路の前記保持値を、前記ゲインエラー演算器に入力し、前記ゲイン初期化終了後は、前記エンベロープ回路の前記検出された出力振幅レベルを、前記ゲインエラー演算器に入力するスイッチからなる
ことを特徴とする請求項１のヘッドＩＣ。
【請求項３】
前記振幅制限回路は、
前記ゲインの初期化時に、前記ピークホールド回路の前記保持値の１／Ｎ（Ｎ＞１）の値と、前記エンベロープ回路の前記検出された出力振幅レベルとを比較する比較回路と、
前記出力振幅レベルが前記１／Ｎの値より大きい場合に、前記出力振幅レベルを、前記ゲインエラー演算器に入力するスイッチからなる
ことを特徴とする請求項１のヘッドＩＣ。
【請求項４】
前記調整されたゲインの初期値を格納するメモリと、
引き込み開始時に、前記差動増幅器に前記メモリのゲインの初期値を設定するシーケンス回路とを設けた
ことを特徴とする請求項１のヘッドＩＣ。
【請求項５】
前記起動時に、前記フィードバック回路の引き込み特性を速く設定し、且つ前記リードチャネルのＡＧＣアンプのゲインを固定に指示し、前記引き込み終了に応じて、前記フィードバック回路の引き込み特性を、前記リードチャネルのＡＧＣアンプの引き込み特性より遅い特性に設定するシーケンス回路を更に設けた
ことを特徴とする請求項１のヘッドＩＣ。
【請求項６】
前記フィードバック回路は、
前記ゲインエラー演算部からの前記差の出力の高周波成分をカットするローパスフィルタと、
前記ローパスフィルタの出力に所定のフィードバックゲインを乗算して、前記差動増幅器のゲインを制御するゲイン乗算器とを有する
ことを特徴とする請求項１のヘッドＩＣ。
【請求項７】
ヘッド選択信号に応じて、前記差動増幅器に、複数のヘッドのいずれかを接続するヘッド切り替え部を更に設け、
前記メモリに前記複数のヘッドのゲインの初期値を格納し、
前記シーケンス回路は、前記引き込み開始時に、前記差動増幅器に前記メモリの前記接続されたヘッドに対応するゲインの初期値を設定する
ことを特徴とする請求項４のヘッドＩＣ。
【請求項８】
媒体から信号を読み取るヘッドの読み取り信号の振幅レベルを調整するリード回路において、
前記ヘッドからの読み取り信号の振幅レベルを調整するヘッドＩＣと、
前記ヘッドＩＣに接続され、ＡＧＣアンプを有するリードチャネルとを有し、
前記ヘッドＩＣは、
前記読み取り信号を設定されたゲインで増幅する差動増幅器と、
前記差動増幅器の出力振幅レベルを検出するエンベロープ回路と、
前記検出された出力振幅レベルと基準レベルとの差を取るゲインエラー演算器と、
前記リードチャネルのＡＧＣアンプの引き込み特性より遅い引き込み特性を持ち、前記差であるゲインエラー量に応じて、前記差動増幅器のゲインを自動制御するフィードバック回路と、
前記出力振幅レベルの最大値を保持するピークホールド回路と、
前記ゲインの初期化時に、前記ピークホールド回路の保持値に従い、前記保持値より小さい前記出力振幅レベルの前記ゲインエラー演算器への入力をカットする振幅制限回路とを有する
ことを特徴とするリード回路。
【請求項９】
媒体を読み取るヘッドと、
前記ヘッドからの読み取り信号の振幅レベルを調整するヘッドＩＣと、
前記ヘッドＩＣに接続され、ＡＧＣアンプを有するリードチャネルとを有し、
前記ヘッドＩＣは、
前記読み取り信号を設定されたゲインで増幅する差動増幅器と、
前記差動増幅器の出力振幅レベルを検出するエンベロープ回路と、
前記検出された出力振幅レベルと基準レベルとの差を取るゲインエラー演算器と、
前記リードチャネルのＡＧＣアンプの引き込み特性より遅い引き込み特性を持ち、前記差であるゲインエラー量に応じて、前記差動増幅器のゲインを自動制御するフィードバック回路と、
前記出力振幅レベルの最大値を保持するピークホールド回路と、
前記ゲインの初期化時に、前記ピークホールド回路の保持値に従い、前記保持値より小さい前記出力振幅レベルの前記ゲインエラー演算器への入力をカットする振幅制限回路とを有する
ことを特徴とする媒体記憶装置。
【請求項１】
記録媒体から信号を読み取るヘッドの読み取り信号の振幅レベルを調整して、ＡＧＣアンプを有するリードチャネルに出力するヘッドＩＣにおいて、
前記読み取り信号を設定されたゲインで増幅する差動増幅器と、
前記差動増幅器の出力振幅レベルを検出するエンベロープ回路と、
前記検出された出力振幅レベルと基準レベルとの差を取るゲインエラー演算器と、
前記リードチャネルのＡＧＣアンプの引き込み特性より遅い引き込み特性を持ち、前記差であるゲインエラー量に応じて、前記差動増幅器のゲインを自動制御するフィードバック回路と、
前記出力振幅レベルの最大値を保持するピークホールド回路と、
前記ゲインの初期化時に、前記ピークホールド回路の保持値に従い、前記保持値より小さい前記出力振幅レベルの前記ゲインエラー演算器への入力をカットする振幅制限回路とを有する
ことを特徴とするヘッドＩＣ。
【請求項２】
前記振幅制限回路は、
前記ゲインの初期化時に、前記ピークホールド回路の前記保持値を、前記ゲインエラー演算器に入力し、前記ゲイン初期化終了後は、前記エンベロープ回路の前記検出された出力振幅レベルを、前記ゲインエラー演算器に入力するスイッチからなる
ことを特徴とする請求項１のヘッドＩＣ。
【請求項３】
前記振幅制限回路は、
前記ゲインの初期化時に、前記ピークホールド回路の前記保持値の１／Ｎ（Ｎ＞１）の値と、前記エンベロープ回路の前記検出された出力振幅レベルとを比較する比較回路と、
前記出力振幅レベルが前記１／Ｎの値より大きい場合に、前記出力振幅レベルを、前記ゲインエラー演算器に入力するスイッチからなる
ことを特徴とする請求項１のヘッドＩＣ。
【請求項４】
前記調整されたゲインの初期値を格納するメモリと、
引き込み開始時に、前記差動増幅器に前記メモリのゲインの初期値を設定するシーケンス回路とを設けた
ことを特徴とする請求項１のヘッドＩＣ。
【請求項５】
前記起動時に、前記フィードバック回路の引き込み特性を速く設定し、且つ前記リードチャネルのＡＧＣアンプのゲインを固定に指示し、前記引き込み終了に応じて、前記フィードバック回路の引き込み特性を、前記リードチャネルのＡＧＣアンプの引き込み特性より遅い特性に設定するシーケンス回路を更に設けた
ことを特徴とする請求項１のヘッドＩＣ。
【請求項６】
前記フィードバック回路は、
前記ゲインエラー演算部からの前記差の出力の高周波成分をカットするローパスフィルタと、
前記ローパスフィルタの出力に所定のフィードバックゲインを乗算して、前記差動増幅器のゲインを制御するゲイン乗算器とを有する
ことを特徴とする請求項１のヘッドＩＣ。
【請求項７】
ヘッド選択信号に応じて、前記差動増幅器に、複数のヘッドのいずれかを接続するヘッド切り替え部を更に設け、
前記メモリに前記複数のヘッドのゲインの初期値を格納し、
前記シーケンス回路は、前記引き込み開始時に、前記差動増幅器に前記メモリの前記接続されたヘッドに対応するゲインの初期値を設定する
ことを特徴とする請求項４のヘッドＩＣ。
【請求項８】
媒体から信号を読み取るヘッドの読み取り信号の振幅レベルを調整するリード回路において、
前記ヘッドからの読み取り信号の振幅レベルを調整するヘッドＩＣと、
前記ヘッドＩＣに接続され、ＡＧＣアンプを有するリードチャネルとを有し、
前記ヘッドＩＣは、
前記読み取り信号を設定されたゲインで増幅する差動増幅器と、
前記差動増幅器の出力振幅レベルを検出するエンベロープ回路と、
前記検出された出力振幅レベルと基準レベルとの差を取るゲインエラー演算器と、
前記リードチャネルのＡＧＣアンプの引き込み特性より遅い引き込み特性を持ち、前記差であるゲインエラー量に応じて、前記差動増幅器のゲインを自動制御するフィードバック回路と、
前記出力振幅レベルの最大値を保持するピークホールド回路と、
前記ゲインの初期化時に、前記ピークホールド回路の保持値に従い、前記保持値より小さい前記出力振幅レベルの前記ゲインエラー演算器への入力をカットする振幅制限回路とを有する
ことを特徴とするリード回路。
【請求項９】
媒体を読み取るヘッドと、
前記ヘッドからの読み取り信号の振幅レベルを調整するヘッドＩＣと、
前記ヘッドＩＣに接続され、ＡＧＣアンプを有するリードチャネルとを有し、
前記ヘッドＩＣは、
前記読み取り信号を設定されたゲインで増幅する差動増幅器と、
前記差動増幅器の出力振幅レベルを検出するエンベロープ回路と、
前記検出された出力振幅レベルと基準レベルとの差を取るゲインエラー演算器と、
前記リードチャネルのＡＧＣアンプの引き込み特性より遅い引き込み特性を持ち、前記差であるゲインエラー量に応じて、前記差動増幅器のゲインを自動制御するフィードバック回路と、
前記出力振幅レベルの最大値を保持するピークホールド回路と、
前記ゲインの初期化時に、前記ピークホールド回路の保持値に従い、前記保持値より小さい前記出力振幅レベルの前記ゲインエラー演算器への入力をカットする振幅制限回路とを有する
ことを特徴とする媒体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００８−１３５１２８（Ｐ２００８−１３５１２８Ａ）
【公開日】平成２０年６月１２日（２００８．６．１２）
【国際特許分類】
【出願番号】特願２００６−３２１２８８（Ｐ２００６−３２１２８８）
【出願日】平成１８年１１月２９日（２００６．１１．２９）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２０年６月１２日（２００８．６．１２）
【国際特許分類】
【出願日】平成１８年１１月２９日（２００６．１１．２９）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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