メモリモジュールおよび半導体記憶装置
【課題】電流の集中や発熱の集中を低減することができるメモリモジュールおよび半導体記憶装置の提供を図る。
【解決手段】複数のメモリチップ１Ａ〜１Ｄが積層されたメモリモジュール１０であって、前記各メモリチップは、複数のブロックに分割されたメモリセル部ｂｌｏｃｋ０〜ｂｌｏｃｋ３と、入力アドレス信号を処理して、動作させるブロックを選択するアドレススクランブル回路１１Ａ〜１１Ｄと、を有する。
【解決手段】複数のメモリチップ１Ａ〜１Ｄが積層されたメモリモジュール１０であって、前記各メモリチップは、複数のブロックに分割されたメモリセル部ｂｌｏｃｋ０〜ｂｌｏｃｋ３と、入力アドレス信号を処理して、動作させるブロックを選択するアドレススクランブル回路１１Ａ〜１１Ｄと、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
開示の技術は、メモリモジュールおよび半導体記憶装置に関する。
【背景技術】
【０００２】
近年、例えば、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置を大容量化および高速化するものとして、複数のＤＲＡＭチップ（ダイ）を積層するシリコン貫通ビア（ＴＳＶ：Through Silicon Via）技術の開発が進んでいる。
【０００３】
ＴＳＶとは、チップに小さな孔を開け、そこに金属を充填して複数のチップを積層するＦことによって、その積層された複数のチップを電気的に接続し、３次元のスタックパッケージとするものである。
【０００４】
このように、ＴＳＶ技術を利用することにより、例えば、複数のメモリチップをワイヤボンディングで接続するよりも、配線距離を大幅に短縮できるため、高速化，省電力化および小型化等の面で有利なものとすることができる。
【０００５】
ところで、従来、ＴＳＶ技術に関連した半導体記憶装置としては、様々なものが提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０１−０７６３４１号公報
【特許文献２】特開平０３−２８２６５２号公報
【特許文献３】特開平０４−２７９９４９号公報
【特許文献４】特開昭５９−１６１７４４号公報
【特許文献５】特開２００４−２０６６１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述したように、近年、ＴＳＶ技術を利用して高速化，省電力化および小型化等を向上させた半導体集積回路の開発が進んでいる。
【０００８】
特に、ＤＲＡＭ（ＳＤＲＡＭ：Synchronous DRAM）等の半導体記憶装置は、メモリセル等の配列が共通とされた複数のメモリチップを積層することで、転送レートと共に、高速化，省電力化および小型化等の向上を図っている。
【０００９】
ところで、例えば、ＴＳＶ技術を適用して３次元実装した半導体記憶装置においては、電力供給や発熱、或いは、ノイズや不良チップの救済方法等が重要となっている。具体的に、例えば、積層された複数のメモリチップが同時にアクティブになって同時に動作すると、電流の集中や発熱の集中が生じるため、動作条件が厳しくなる。
【課題を解決するための手段】
【００１０】
開示の技術の一実施形態によれば、複数のメモリチップが積層されたメモリモジュールであって、前記各メモリチップは、複数のブロックに分割されたメモリセル部と、アドレススクランブル回路と、を有する、ことを特徴とするメモリモジュールが提供される。
【００１１】
前記アドレススクランブル回路は、入力アドレス信号を処理して、動作させるブロックを選択する。
【発明の効果】
【００１２】
開示のメモリモジュールおよび半導体記憶装置は、電流の集中や発熱の集中を低減することができるという効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】図１は、半導体記憶装置の一例を示すブロック図である。
【図２】図２は、図１の半導体記憶装置における問題点を説明するための図である。
【図３】図３は、本実施例に係る半導体記憶装置を示すブロック図である。
【図４】図４は、図３の半導体記憶装置を示す斜視図である。
【図５】図５は、図３の半導体記憶装置におけるさらなる効果を説明するための図である。
【図６】図６は、図３の半導体記憶装置におけるアドレススクランブル回路の例を説明するための図である。
【図７】図７は、図６のアドレススクランブル回路を制御する信号の一例を説明するための図である。
【図８】図８は、図３の半導体記憶装置における１つのメモリチップの一例をメモリコントローラと共に示すブロック図（その１）である。
【図９】図９は、図３の半導体記憶装置における１つのメモリチップの一例をメモリコントローラと共に示すブロック図（その２）である。
【発明を実施するための形態】
【００１４】
まず、半導体記憶装置の実施例を詳述する前に、半導体記憶装置およびその問題点を図１および図２を参照して説明する。図１は、半導体記憶装置の一例を示すブロック図であり、図２は、図１の半導体記憶装置における問題点を説明するための図である。
【００１５】
図１に示されるように、半導体記憶装置は、メモリモジュール１００およびメモリコントローラ１０２を含む。図２に示されるように、メモリモジュール１００は、例えば、ＴＳＶ技術による積層された４枚のメモリチップ１０１Ａ〜１０１Ｄを含み、基板１０５上に設けられている。
【００１６】
メモリコントローラ１０２は、アドレスマッピング部１２１を含み、例えば、図２（ｂ）を参照して説明する欠陥セルに対する冗長処理を可能としている。
【００１７】
各メモリチップ１０１Ａ〜１０１Ｄは、それぞれ４つのブロックｂｌｏｃｋ０〜ｂｌｏｃｋ３を有する。すなわち、メモリチップ１０１Ａは、ブロックｂｌｏｃｋ０Ａ〜ｂｌｏｃｋ３Ａを有し、メモリチップ１０１Ｂは、ブロックｂｌｏｃｋ０Ｂ〜ｂｌｏｃｋ３Ｂを有する。
【００１８】
同様に、メモリチップ１０１Ｃは、ブロックｂｌｏｃｋ０Ｃ〜ｂｌｏｃｋ３Ｃを有し、メモリチップ１０１Ｄは、ブロックｂｌｏｃｋ０Ｄ〜ｂｌｏｃｋ３Ｄを有する。ここで、各メモリチップ１０１Ａ〜１０１Ｄには、メモリコントローラ１０２からアドレスバス１０３を介して共通のアドレス信号が入力される。
【００１９】
また、各メモリチップ１０１Ａ〜１０１Ｄは、メモリコントローラ１０２とデータバス１０４を介して接続され、アドレス信号により選択されたメモリセルに対するデータの書き込みおよび読み出しが行われる。
【００２０】
なお、図１では、各メモリチップ１０１Ａ〜１０１Ｄは、１６ビットのデータ幅を有し、４つのメモリチップ１０１Ａ〜１０１Ｄにより６４ビットのデータ同時に書き込みおよび読み出しできるようになっている。
【００２１】
すなわち、図１および図２に示す半導体記憶装置では、４枚のメモリチップ１０１Ａ〜１０１Ｄを同時にアクセスすることにより１ワードの構成となるため、これらメモリチップ１０１Ａ〜１０１Ｄには、共通のアドレス信号が入力される。
【００２２】
ところで、メモリコントローラ１０２からのアドレス信号により、選択されるメモリ領域（動作ブロック）は、各メモリチップにおいて、共通の位置がアクセスされる。
【００２３】
具体的に、図２（ａ）に示されるように、あるアドレスに対しては、各メモリチップ１０１Ａ〜１０１Ｄのブロックｂｌｏｃｋ０Ａ〜ｂｌｏｃｋ０Ｄが動作ブロックとして選択される。
【００２４】
また、別のアドレスに対しては、各メモリチップ１０１Ａ〜１０１Ｄのブロックｂｌｏｃｋ１Ａ〜ｂｌｏｃｋ１Ｄが動作ブロックとして選択される。
【００２５】
このように、ＴＳＶ技術による積層された４枚のメモリチップ１０１Ａ〜１０１Ｄを含むメモリモジュール１００では、積層された各メモリチップ１０１Ａ〜１０１Ｄにおいて、同じ位置のブロックが動作ブロックとして選択される。
【００２６】
具体的に、メモリコントローラ１０２のアドレスマッピング部１２１は、アドレスバス１０３を介して全てのメモリチップ１０１Ａ〜１０１Ｄへ共通のアドレス信号を入力するため、そのアドレスが変更しても、相変わらず局所的に電流および発熱が集中する。
【００２７】
すなわち、ある時点では、動作ブロックｂｌｏｃｋ０Ａ〜ｂｌｏｃｋ０Ｄが選択されるため、その領域で電流および発熱が集中し、また、次の時点では、動作ブロックｂｌｏｃｋ１Ａ〜ｂｌｏｃｋ１Ｄが選択されるため、その領域で電流および発熱が集中する。
【００２８】
図２（ｂ）は、例えば、メモリチップ１０１Ｄのブロックｂｌｏｃｋ１Ｄにエラー個所ＥＰがあった場合を示し、このエラー個所ＥＰを他のブロックの冗長個所ＲＰに置き換えて使用する様子を示す。
【００２９】
この場合、メモリコントローラ１０２のアドレスマッピング部１２１には、エラー個所ＥＰに対応する冗長個所ＲＰのアドレスが格納され、エラー個所ＥＰの代わりに冗長個所ＲＰがアクセスされる。
【００３０】
このように、図２（ｂ）のように、エラー個所ＥＰを他のブロックの冗長個所ＲＰに置き換えて使用する場合でも、その特定のエラー個所ＥＰについては、他のブロックの冗長個所ＲＰで動作するが、基本的には、局所的に電流および発熱が集中する。
【００３１】
その結果、ＴＳＶ技術を適用した半導体記憶装置では、例えば、メモリモジュール１００の局所的な領域で電流の集中や発熱の集中が生じるため、動作条件が厳しくなる。或いは、局所的に発熱が集中すると、その発熱状態に適した放熱を行わなければならず、また、局所的に電流が集中すると、配線幅や配線間隔を広げなければならない。
【００３２】
以下、メモリモジュールおよび半導体記憶装置の実施例を、添付図面を参照して詳述する。図３は、本実施例に係る半導体記憶装置を示すブロック図であり、図４は、図３の半導体記憶装置を示す斜視図である。
【００３３】
図３に示されるように、本実施例の半導体記憶装置は、メモリモジュール１０およびメモリコントローラ２を含む。図４に示されるように、メモリモジュール１０は、例えば、ＴＳＶ技術による積層された４枚のメモリチップ１Ａ〜１Ｄを含み、基板５上に設けられている。
【００３４】
メモリコントローラ２は、アドレスマッピング部２１を含み、図２（ｂ）を参照して説明した欠陥セルに対する冗長処理を可能としている。
【００３５】
各メモリチップ１Ａ〜１Ｄは、それぞれ４つのブロックｂｌｏｃｋ０〜ｂｌｏｃｋ３を有する。すなわち、メモリチップ１Ａは、ブロックｂｌｏｃｋ０Ａ〜ｂｌｏｃｋ３Ａを有し、メモリチップ１Ｂは、ブロックｂｌｏｃｋ０Ｂ〜ｂｌｏｃｋ３Ｂを有する。
【００３６】
同様に、メモリチップ１Ｃは、ブロックｂｌｏｃｋ０Ｃ〜ｂｌｏｃｋ３Ｃを有し、メモリチップ１Ｄは、ブロックｂｌｏｃｋ０Ｄ〜ｂｌｏｃｋ３Ｄを有する。ここで、各メモリチップ１Ａ〜１Ｄには、メモリコントローラ２からアドレスバス３を介して共通のアドレス信号が入力される。
【００３７】
また、各メモリチップ１Ａ〜１Ｄは、メモリコントローラ２とデータバス４を介して接続され、アドレス信号により選択されたメモリセルに対するデータの書き込みおよび読み出しが行われる。
【００３８】
なお、図３では、各メモリチップ１Ａ〜１Ｄは、１６ビットのデータ幅を有し、４つのメモリチップ１Ａ〜１Ｄにより６４ビットのデータ同時に書き込みおよび読み出しできるようになっている。
【００３９】
すなわち、図３および図４に示す半導体記憶装置では、４枚のメモリチップ１Ａ〜１Ｄを同時にアクセスすることにより１ワードの構成となるため、これらメモリチップ１Ａ〜１Ｄには、共通のアドレス信号が入力される。
【００４０】
なお、図３は単なる例であり、本実施例は、図３の構成に限定されるものではない。すなわち、ＴＳＶ技術により積層するメモリチップの数は、４枚に限定されるものではなく、８枚、或いは、さらに複数枚であってもよく、また、各メモリチップのデータ幅も適宜変更することができる。
【００４１】
ここで、図３および図４に示されるように、本実施例の半導体記憶装置（メモリモジュール）において、各メモリチップ１Ａ〜１Ｄは、それぞれアドレススクランブル回路１１Ａ〜１１Ｄを含む。
【００４２】
アドレススクランブル回路１１Ａ〜１１Ｄは、メモリコントローラ２からアドレスバス３を介して与えられる論理アドレスを、外部からの設定（モード設定）に従い、メモリチップ１Ａ〜１Ｄ内部で、その論理アドレスを変えることなく物理アドレスを変化させる。
【００４３】
すなわち、各メモリチップ１Ａ〜１Ｄに設けたアドレススクランブル回路１１Ａ〜１１Ｄにより、同時にアクセスされる動作ブロックを、積層されたメモリチップ１Ａ〜１Ｄの異なる位置のブロックとするようになっている。
【００４４】
具体的に、図４に示されるように、あるアドレスに対しては、メモリチップ１Ａのブロックｂｌｏｃｋ３Ａ，メモリチップ１Ｂのブロックｂｌｏｃｋ２Ｂ，メモリチップ１Ｃのブロックｂｌｏｃｋ１Ｃおよびメモリチップ１Ｄのブロックｂｌｏｃｋ０Ｄを選択する。
【００４５】
従って、あるアドレスに対する動作ブロックは、ブロックｂｌｏｃｋ３Ａ，ｂｌｏｃｋ２Ｂ，ｂｌｏｃｋ１Ｃおよびｂｌｏｃｋ０Ｄとなり、積層されたメモリチップ１Ａ〜１Ｄの異なる位置に分散されることになる。
【００４６】
また、別のアドレスに対しては、メモリチップ１Ａのブロックｂｌｏｃｋ１Ａ，メモリチップ１Ｂのブロックｂｌｏｃｋ０Ｂ，メモリチップ１Ｃのブロックｂｌｏｃｋ３Ｃおよびメモリチップ１Ｄのブロックｂｌｏｃｋ２Ｄを選択する。
【００４７】
従って、別のアドレスに対する動作ブロックは、ブロックｂｌｏｃｋ１Ａ，ｂｌｏｃｋ０Ｂ，ｂｌｏｃｋ３Ｃおよびｂｌｏｃｋ２Ｄとなり、積層されたメモリチップ１Ａ〜１Ｄの異なる位置に分散されることになる。
【００４８】
このように、ＴＳＶ技術による積層された４枚のメモリチップ１Ａ〜１Ｄを含むメモリモジュール１００では、積層された各メモリチップ１Ａ〜１Ｄにおいて、異なる位置のブロックが動作ブロックとして選択される。
【００４９】
従って、本実施例の半導体記憶装置（メモリモジュール）によれば、電流の集中や発熱の集中を低減することができる。これは、配線幅や放熱に要求される条件を緩和することができ、設計の自由度を向上させることにもなる。
【００５０】
なお、図４において、例えば、メモリブロック１０が積層された８枚のメモリチップを有する場合、同時に動作するブロック（動作ブロック）としては、メモリブロック１０の上面に対して均等に２つの動作ブロックを配置すればよい。
【００５１】
さらに、この場合、必ずしも全ての動作ブロックを均等に配置しなくとも、例えば、８枚のメモリチップにおける各動作ブロックの位置が分散するように配置すれば、電流や発熱の集中を低減するという効果が得られることになる。
【００５２】
図５は、図３の半導体記憶装置におけるさらなる効果を説明するための図である。図５において、参照符号ＥＢＡおよびＥＢＢは、エラービットの位置を示し、１１０Ａ〜１１０Ｄは、前述したアドレススクランブル回路１１Ａ〜１１Ｄとロウおよびコラムアドレスバッファを含めた回路部分を示す。
【００５３】
ここで、エラービットＥＢＡおよびＥＢＢは、アドレスバス３を介して入力される共通のアドレス信号に対応したメモリチップ１Ａおよび１Ｂにおけるビット位置を示す。
【００５４】
ところで、メモリコントローラ２がエラー訂正回路（ＥＣＣ(Error Checking and Correcting)回路）を有しているとき、例えば、ＥＣＣの対象とするｎビット（ｎは１自然数）に２ビットのエラービットが含まれると、エラー訂正を行うことができない。
【００５５】
そこで、ＥＣＣ回路でエラー訂正が発生したメモリチップを予め認識し、例えば、共通のアドレス信号により異なるメモリチップで選択される２つのメモリセルがエラー訂正を行う対象のｎビットに含まれる場合には、同時に選択されないようにする。このように、不良ビットが存在する場合でも、各メモリチップの不良ビットを分散させることで、ＥＣＣにより救済可能とすることができる。
【００５６】
すなわち、積層された複数枚のメモリチップにおいて同時に選択されるブロックの位置は、電流や発熱の集中を低減するという条件だけでなく、不良ビットやエラー訂正といった条件も考慮して規定することができる。
【００５７】
これは、アドレススクランブル回路１１（モードレジスタ１２）は、各メモリチップ１Ａ〜１Ｄに対して設けられるため、電流や発熱の集中だけでなく、他の条件を考慮して同時に動作するブロックの位置を決めることが可能であることを意味する。
【００５８】
図６は、図３の半導体記憶装置におけるアドレススクランブル回路の例を説明するための図であり、アドレススクランブル回路１０は、モードレジスタ１２に設定されるモードに従って、図６（ａ）および図６（ｂ）のような処理を行う。
【００５９】
すなわち、図６（ａ）に示されるように、例えば、モードレジスタ１２に対して第１モードを設定すると、アドレススクランブル回路１１は、入力されたアドレス信号Ａ０〜Ａ８において、最下位ビットＡ８を反転してＡ８＃として出力する。
【００６０】
また、図６（ｂ）に示されるように、例えば、モードレジスタ１２に対して第２モードを設定すると、アドレススクランブル回路１１は、入力されたアドレス信号Ａ０〜Ａ８において、下位２ビットＡ７，Ａ８を入れ換えてＡ０〜Ａ６，Ａ８，Ａ７として出力する。
【００６１】
なお、図６（ａ）および図６（ｂ）は単なる例であり、様々な変形が可能である。例えば、メモリモジュール１０に含まれるメモリチップの数が多く、また、各メモリチップにおけるブロック数も多い場合には、複数のモードに対して入力アドレスと出力アドレスを対応させたルックアップテーブル（ＬＡＴ）を利用することもできる。
【００６２】
図７は、図６のアドレススクランブル回路を制御する信号の一例を説明するための図である。
【００６３】
図７（ａ）に示されるように、モードレジスタ１２のモードは、例えば、チップセレクト信号ＣＳ＃，ロウアドレスストローブ信号ＲＡＳ＃，コラムアドレスストローブ信号ＣＡＳ＃およびライトイネーブル信号ＷＥ＃を全て低レベル『Ｌ』として設定する。ここで、『＃』は、各信号がローイネーブル信号であることを示す。
【００６４】
すなわち、例えば、コントロール入力ＣＳ＃，ＲＡＳ＃，ＣＡＳ＃およびＷＥ＃を『Ｌ』とし、バンクアドレスＢＡ０〜２によりモード設定を行うモードレジスタ１２を選択し、そして、アドレス信号Ａ０〜Ａｎによりモード（オペコード）を設定する。
【００６５】
このようにして、図７（ｂ）に示されるように、各メモリチップのモードレジスタＭＲ１〜ＭＲｎ（例えば、メモリチップ１Ａ〜１Ｄにおける各モードレジスタ１２）に対するモード設定を順次行うことになる。
【００６６】
なお、コントロール入力ＣＳ＃，ＲＡＳ＃，ＣＡＳ＃およびＷＥ＃、並びに、アドレス入力ＢＡ０〜２およびＡ０〜Ａｎによる制御は、例えば、活性化ＡＣＴＩＶＥ，書き込みＷＲＩＴＥおよび読み出しＲＥＡＤ等の通常の動作モードの設定に利用される。
【００６７】
図８および図９は、図３の半導体記憶装置における１つのメモリチップの一例をメモリコントローラと共に示すブロック図である。図８および図９に示されるように、本実施例の半導体記憶装置におけるメモリチップ１（１Ａ）は、モードレジスタ１２、および、アドレススクランブル回路１１ｘ，１１ｙ，１１ｚを有する。
【００６８】
ここで、アドレススクランブル回路が３つの回路１１ｘ，１１ｙ，１１ｚに分割されているのは、アドレス信号ＡＤを処理して、例えば、電流や発熱が集中しないブロックを選択するアドレスに変換するには、各回路ブロックに設けるのが好ましいからである。
【００６９】
メモリコントローラ２は、論理アドレスと物理アドレスを対応付けるアドレスマッピング部２１、および、所定の対象ビットに対するエラー訂正を行うエラー訂正回路（ＥＣＣ回路）２２を有する。なお、メモリコントローラ２は、前述したように、アドレスバス３およびデータバス４を介してメモリチップ１と接続されると共に、様々な制御信号を入力して制御する。
【００７０】
すなわち、メモリチップ１は、アドレスバス３を介してアドレス信号ＡＤおよびバンクアドレスＢＡを受け取り、データバス４を介して入出力データＤＱ［１５：０］の受け渡しを行う。
【００７１】
なお、図７を参照して説明したように、これらの信号ＡＤ／ＢＡは、コントロール入力ＣＳ＃，ＲＡＳ＃，ＣＡＳ＃およびＷＥ＃によるモードレジスタ１２へのモード設定状態とした後、モード設定するモードレジスタ１２の選択および設定するモードを規定する。
【００７２】
メモリチップ１は、制御ロジック部３１，アドレスレジスタ３２，リフレッシュカウンタ３３，ロウアドレスマルチプレクサ（ＭＵＸ）３４，バンク制御ロジック部３５およびコラムアドレスカウンタラッチ３６を有する。ここで、リフレッシュカウンタ３３は、リフレッシュアドレスを発生させ、ロウアドレスＭＵＸ３４は、リフレッシュアドレスと外部アドレスの選択を行う。
【００７３】
また、メモリチップ１は、１６個のロウアドレスラッチ＆デコーダ３７−０〜３７−１５，１６個のメモリアレイ３８−０〜３８−１５，Ｉ／Ｏゲーティングデータマスク（ＤＭ）ロジック部３９および１６個のコラムデコーダ４０−０〜４０−１５を有する。
【００７４】
ここで、ロウアドレスラッチ＆デコーダ３７−０〜３７−１５，メモリアレイ３８−０〜３８−１５およびコラムデコーダ４０−０〜４０−１５は、それぞれ対応するバンクｂａｎｋ０〜ｂａｎｋ１５に対して設けられている。
【００７５】
なお、各メモリアレイ３８−０〜３８−１５は、それぞれ冗長メモリセル領域およびセンスアンプを含み、また、各ロウアドレスラッチ＆デコーダ３７−０〜３７−１５は、不良があった場合に、冗長メモリセル領域の予備ラインに切り換える冗長選択回路を含む。
【００７６】
さらに、メモリチップ１は、読み出しＦＩＦＯ（First In First Out）＆データマルチプレクサ（ＭＵＸ）４１，読み出しドライバ４２，ＤＬＬ（Delay Locked Loop）４３，データインターフェース４４および書き込みドライバ＆入力ロジック部４５を有する。
【００７７】
ここで、読み出しＦＩＦＯ＆データＭＵＸ４１は読み出しデータの制御を行い、読み出しドライバ４２は読み出しを出力し、ＤＬＬ４３は位相調整を行い、そして、データインターフェース４４は書き込みデータの制御を行う。なお、書き込みドライバ＆入力ロジック部４５は、書き込みデータを入力する回路である。
【００７８】
上述した図８および図９に示すメモリチップ１において、モードレジスタ１２は、制御ロジック部３１に設けられている。アドレススクランブル回路はロウアドレスＭＵＸ３４に設けられた回路１１ｘ，バンク制御ロジック部３５に設けられた回路１１ｙ，および，コラムアドレスカウンタラッチ３６に設けられた回路１１ｚを含む。
【００７９】
制御ロジック部３１は、コマンド発生するコマンドデコード部３１０を含み、例えば、図７を参照して説明したコントロール入力によるモードレジスタ１２のモード設定を行うためのコマンドを発生する。
【００８０】
ここで、コマンドデコード部３１０には、チップセレクト信号ＣＳ＃，ロウアドレスストローブ信号ＲＡＳ＃，カラムアドレスストローブ信号ＣＡＳ＃およびライトイネーブル信号ＷＥ＃が入力されている。
【００８１】
また、制御ロジック部３１には、リセット信号ＲＥＳＥＴ，クロックイネーブル信号ＣＫＥ，アドレス信号とバーストチョップ（バースト動作の中断）Ａ１２／ＢＣおよび差動クロック信号ＣＫ／ＣＫ＃が入力されている。
【００８２】
なお、参照符号ＤＱ［１５：０］は、メモリチップ１Ａにおけるデータ信号（データ入出力）を示し、例えば、メモリチップ１ＢではＤＱ［１６：３１］，メモリチップ１ＣではＤＱ［３２：４７］，そして，メモリチップ１ＤではＤＱ［４８：６３］となる。
【００８３】
また、参照符号ＤＱＳ／ＤＱＳ＃は、データストローブ信号を示し、そして、ＤＭは、データマスク信号を示す。なお、図８および図９に示すメモリチップは、単なる例であり、本実施例は、様々な構成のメモリチップに対して適用することができる。
【００８４】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【００８５】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
複数のメモリチップが積層されたメモリモジュールであって、
前記各メモリチップは、
複数のブロックに分割されたメモリセル部と、
入力アドレス信号を処理して、動作させるブロックを選択するアドレススクランブル回路と、を有する、
ことを特徴とするメモリモジュール。
【００８６】
（付記２）
前記各メモリチップは、さらに、
前記アドレススクランブル回路が選択するブロックを規定するためのモードを保持するモードレジスタを有する、
ことを特徴とする付記１に記載のメモリモジュール。
【００８７】
（付記３）
前記アドレススクランブル回路は、入力アドレス信号に対して異なるブロックを対応させる複数のモードパターンを有し、
前記モードレジスタは、前記複数のモードパターンのいずれかを選択するモードを保持する、
ことを特徴とする付記２に記載のメモリモジュール。
【００８８】
（付記４）
前記複数のメモリチップには、共通のアドレス信号が入力され、
前記各メモリチップの前記アドレススクランブル回路は、積層された前記複数のメモリチップのそれぞれで動作するブロックの位置が分散するように選択する、
ことを特徴とする付記１乃至付記３のいずれか１項に記載のメモリモジュール。
【００８９】
（付記５）
前記アドレススクランブル回路は、前記共通のアドレス信号に対応する、前記複数のメモリチップにおける第１メモリチップで選択される第１メモリセルと、前記複数のメモリチップにおける第２メモリチップで選択される第２メモリセルがエラーデータを出力する場合には、前記第２メモリチップにおける前記第２メモリセルを含むブロックを、前記第１メモリチップにおける前記第１メモリセルを含むブロックのアドレス信号とは異なるアドレス信号に対応させて選択する、
ことを特徴とする付記４に記載のメモリモジュール。
【００９０】
（付記６）
付記１乃至付記５のいずれか１項に記載のメモリモジュールと、
前記メモリモジュールにおける前記各メモリチップに対してアドレス信号を入力して、データの読み出しおよび書き込みを制御するメモリコントローラと、を有する、
ことを特徴とする半導体記憶装置。
【００９１】
（付記７）
付記５に記載のメモリモジュールと、前記メモリモジュールにおける前記各メモリチップに対してアドレス信号を入力して、データの読み出しおよび書き込みを制御するメモリコントローラと、を有する半導体記憶装置であって、
前記メモリコントローラは、前記複数のメモリチップの出力をまとめてｎビット（ｎは１自然数）のエラー訂正を行うエラー訂正回路を有し、
前記メモリコントローラは、前記共通のアドレス信号に対応する前記第１メモリセルと前記第２メモリセルが前記エラー訂正回路によりエラー訂正を行う対象のｎビットに含まれるかどうかを予め認識し、
前記アドレススクランブル回路は、前記共通のアドレス信号に対応する前記第１メモリセルと前記第２メモリセルが前記エラー訂正回路によりエラー訂正を行う対象のｎビットに含まれる場合には、前記第２メモリチップにおける前記第２メモリセルを含むブロックを、前記第１メモリチップにおける前記第１メモリセルを含むブロックのアドレス信号とは異なるアドレス信号に対応させて選択する、
ことを特徴とする半導体記憶装置。
【符号の説明】
【００９２】
１，１Ａ〜１Ｄ，１０１Ａ〜１０１Ｄ メモリチップ
２，１０２ メモリコントローラ
３，１０３ アドレスバス
４，１０４ データバス
５，１０５ 基板
１０，１００ メモリモジュール
１１，１１Ａ〜１１Ｄ，１１ｘ，１１ｙ，１１ｚ アドレススクランブル回路
１２， モードレジスタ
２１，１２１ アドレスマッピング部
２２ エラー訂正回路（ＥＣＣ回路）
３１ 制御ロジック部
３２ アドレスレジスタ
３３ リフレッシュカウンタ
３４ ロウアドレスＭＵＸ
３５ バンク制御ロジック部
３６ コラムアドレスカウンタラッチ
３７−０〜３７−１５ ロウアドレスラッチ＆デコーダ
３８−０〜３８−１５ メモリアレイ
３９ Ｉ／ＯゲーティングＤＭロジック部
４０−０〜４０−１５ コラムデコーダ
４１ 読み出しＦＩＦＯ＆データＭＵＸ
４２ 読み出しドライバ
４３ ＤＬＬ
４４ データインターフェース
４５ 書き込みドライバ＆入力ロジック部
３１０ コマンドデコード部
【技術分野】
【０００１】
開示の技術は、メモリモジュールおよび半導体記憶装置に関する。
【背景技術】
【０００２】
近年、例えば、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置を大容量化および高速化するものとして、複数のＤＲＡＭチップ（ダイ）を積層するシリコン貫通ビア（ＴＳＶ：Through Silicon Via）技術の開発が進んでいる。
【０００３】
ＴＳＶとは、チップに小さな孔を開け、そこに金属を充填して複数のチップを積層するＦことによって、その積層された複数のチップを電気的に接続し、３次元のスタックパッケージとするものである。
【０００４】
このように、ＴＳＶ技術を利用することにより、例えば、複数のメモリチップをワイヤボンディングで接続するよりも、配線距離を大幅に短縮できるため、高速化，省電力化および小型化等の面で有利なものとすることができる。
【０００５】
ところで、従来、ＴＳＶ技術に関連した半導体記憶装置としては、様々なものが提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０１−０７６３４１号公報
【特許文献２】特開平０３−２８２６５２号公報
【特許文献３】特開平０４−２７９９４９号公報
【特許文献４】特開昭５９−１６１７４４号公報
【特許文献５】特開２００４−２０６６１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述したように、近年、ＴＳＶ技術を利用して高速化，省電力化および小型化等を向上させた半導体集積回路の開発が進んでいる。
【０００８】
特に、ＤＲＡＭ（ＳＤＲＡＭ：Synchronous DRAM）等の半導体記憶装置は、メモリセル等の配列が共通とされた複数のメモリチップを積層することで、転送レートと共に、高速化，省電力化および小型化等の向上を図っている。
【０００９】
ところで、例えば、ＴＳＶ技術を適用して３次元実装した半導体記憶装置においては、電力供給や発熱、或いは、ノイズや不良チップの救済方法等が重要となっている。具体的に、例えば、積層された複数のメモリチップが同時にアクティブになって同時に動作すると、電流の集中や発熱の集中が生じるため、動作条件が厳しくなる。
【課題を解決するための手段】
【００１０】
開示の技術の一実施形態によれば、複数のメモリチップが積層されたメモリモジュールであって、前記各メモリチップは、複数のブロックに分割されたメモリセル部と、アドレススクランブル回路と、を有する、ことを特徴とするメモリモジュールが提供される。
【００１１】
前記アドレススクランブル回路は、入力アドレス信号を処理して、動作させるブロックを選択する。
【発明の効果】
【００１２】
開示のメモリモジュールおよび半導体記憶装置は、電流の集中や発熱の集中を低減することができるという効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】図１は、半導体記憶装置の一例を示すブロック図である。
【図２】図２は、図１の半導体記憶装置における問題点を説明するための図である。
【図３】図３は、本実施例に係る半導体記憶装置を示すブロック図である。
【図４】図４は、図３の半導体記憶装置を示す斜視図である。
【図５】図５は、図３の半導体記憶装置におけるさらなる効果を説明するための図である。
【図６】図６は、図３の半導体記憶装置におけるアドレススクランブル回路の例を説明するための図である。
【図７】図７は、図６のアドレススクランブル回路を制御する信号の一例を説明するための図である。
【図８】図８は、図３の半導体記憶装置における１つのメモリチップの一例をメモリコントローラと共に示すブロック図（その１）である。
【図９】図９は、図３の半導体記憶装置における１つのメモリチップの一例をメモリコントローラと共に示すブロック図（その２）である。
【発明を実施するための形態】
【００１４】
まず、半導体記憶装置の実施例を詳述する前に、半導体記憶装置およびその問題点を図１および図２を参照して説明する。図１は、半導体記憶装置の一例を示すブロック図であり、図２は、図１の半導体記憶装置における問題点を説明するための図である。
【００１５】
図１に示されるように、半導体記憶装置は、メモリモジュール１００およびメモリコントローラ１０２を含む。図２に示されるように、メモリモジュール１００は、例えば、ＴＳＶ技術による積層された４枚のメモリチップ１０１Ａ〜１０１Ｄを含み、基板１０５上に設けられている。
【００１６】
メモリコントローラ１０２は、アドレスマッピング部１２１を含み、例えば、図２（ｂ）を参照して説明する欠陥セルに対する冗長処理を可能としている。
【００１７】
各メモリチップ１０１Ａ〜１０１Ｄは、それぞれ４つのブロックｂｌｏｃｋ０〜ｂｌｏｃｋ３を有する。すなわち、メモリチップ１０１Ａは、ブロックｂｌｏｃｋ０Ａ〜ｂｌｏｃｋ３Ａを有し、メモリチップ１０１Ｂは、ブロックｂｌｏｃｋ０Ｂ〜ｂｌｏｃｋ３Ｂを有する。
【００１８】
同様に、メモリチップ１０１Ｃは、ブロックｂｌｏｃｋ０Ｃ〜ｂｌｏｃｋ３Ｃを有し、メモリチップ１０１Ｄは、ブロックｂｌｏｃｋ０Ｄ〜ｂｌｏｃｋ３Ｄを有する。ここで、各メモリチップ１０１Ａ〜１０１Ｄには、メモリコントローラ１０２からアドレスバス１０３を介して共通のアドレス信号が入力される。
【００１９】
また、各メモリチップ１０１Ａ〜１０１Ｄは、メモリコントローラ１０２とデータバス１０４を介して接続され、アドレス信号により選択されたメモリセルに対するデータの書き込みおよび読み出しが行われる。
【００２０】
なお、図１では、各メモリチップ１０１Ａ〜１０１Ｄは、１６ビットのデータ幅を有し、４つのメモリチップ１０１Ａ〜１０１Ｄにより６４ビットのデータ同時に書き込みおよび読み出しできるようになっている。
【００２１】
すなわち、図１および図２に示す半導体記憶装置では、４枚のメモリチップ１０１Ａ〜１０１Ｄを同時にアクセスすることにより１ワードの構成となるため、これらメモリチップ１０１Ａ〜１０１Ｄには、共通のアドレス信号が入力される。
【００２２】
ところで、メモリコントローラ１０２からのアドレス信号により、選択されるメモリ領域（動作ブロック）は、各メモリチップにおいて、共通の位置がアクセスされる。
【００２３】
具体的に、図２（ａ）に示されるように、あるアドレスに対しては、各メモリチップ１０１Ａ〜１０１Ｄのブロックｂｌｏｃｋ０Ａ〜ｂｌｏｃｋ０Ｄが動作ブロックとして選択される。
【００２４】
また、別のアドレスに対しては、各メモリチップ１０１Ａ〜１０１Ｄのブロックｂｌｏｃｋ１Ａ〜ｂｌｏｃｋ１Ｄが動作ブロックとして選択される。
【００２５】
このように、ＴＳＶ技術による積層された４枚のメモリチップ１０１Ａ〜１０１Ｄを含むメモリモジュール１００では、積層された各メモリチップ１０１Ａ〜１０１Ｄにおいて、同じ位置のブロックが動作ブロックとして選択される。
【００２６】
具体的に、メモリコントローラ１０２のアドレスマッピング部１２１は、アドレスバス１０３を介して全てのメモリチップ１０１Ａ〜１０１Ｄへ共通のアドレス信号を入力するため、そのアドレスが変更しても、相変わらず局所的に電流および発熱が集中する。
【００２７】
すなわち、ある時点では、動作ブロックｂｌｏｃｋ０Ａ〜ｂｌｏｃｋ０Ｄが選択されるため、その領域で電流および発熱が集中し、また、次の時点では、動作ブロックｂｌｏｃｋ１Ａ〜ｂｌｏｃｋ１Ｄが選択されるため、その領域で電流および発熱が集中する。
【００２８】
図２（ｂ）は、例えば、メモリチップ１０１Ｄのブロックｂｌｏｃｋ１Ｄにエラー個所ＥＰがあった場合を示し、このエラー個所ＥＰを他のブロックの冗長個所ＲＰに置き換えて使用する様子を示す。
【００２９】
この場合、メモリコントローラ１０２のアドレスマッピング部１２１には、エラー個所ＥＰに対応する冗長個所ＲＰのアドレスが格納され、エラー個所ＥＰの代わりに冗長個所ＲＰがアクセスされる。
【００３０】
このように、図２（ｂ）のように、エラー個所ＥＰを他のブロックの冗長個所ＲＰに置き換えて使用する場合でも、その特定のエラー個所ＥＰについては、他のブロックの冗長個所ＲＰで動作するが、基本的には、局所的に電流および発熱が集中する。
【００３１】
その結果、ＴＳＶ技術を適用した半導体記憶装置では、例えば、メモリモジュール１００の局所的な領域で電流の集中や発熱の集中が生じるため、動作条件が厳しくなる。或いは、局所的に発熱が集中すると、その発熱状態に適した放熱を行わなければならず、また、局所的に電流が集中すると、配線幅や配線間隔を広げなければならない。
【００３２】
以下、メモリモジュールおよび半導体記憶装置の実施例を、添付図面を参照して詳述する。図３は、本実施例に係る半導体記憶装置を示すブロック図であり、図４は、図３の半導体記憶装置を示す斜視図である。
【００３３】
図３に示されるように、本実施例の半導体記憶装置は、メモリモジュール１０およびメモリコントローラ２を含む。図４に示されるように、メモリモジュール１０は、例えば、ＴＳＶ技術による積層された４枚のメモリチップ１Ａ〜１Ｄを含み、基板５上に設けられている。
【００３４】
メモリコントローラ２は、アドレスマッピング部２１を含み、図２（ｂ）を参照して説明した欠陥セルに対する冗長処理を可能としている。
【００３５】
各メモリチップ１Ａ〜１Ｄは、それぞれ４つのブロックｂｌｏｃｋ０〜ｂｌｏｃｋ３を有する。すなわち、メモリチップ１Ａは、ブロックｂｌｏｃｋ０Ａ〜ｂｌｏｃｋ３Ａを有し、メモリチップ１Ｂは、ブロックｂｌｏｃｋ０Ｂ〜ｂｌｏｃｋ３Ｂを有する。
【００３６】
同様に、メモリチップ１Ｃは、ブロックｂｌｏｃｋ０Ｃ〜ｂｌｏｃｋ３Ｃを有し、メモリチップ１Ｄは、ブロックｂｌｏｃｋ０Ｄ〜ｂｌｏｃｋ３Ｄを有する。ここで、各メモリチップ１Ａ〜１Ｄには、メモリコントローラ２からアドレスバス３を介して共通のアドレス信号が入力される。
【００３７】
また、各メモリチップ１Ａ〜１Ｄは、メモリコントローラ２とデータバス４を介して接続され、アドレス信号により選択されたメモリセルに対するデータの書き込みおよび読み出しが行われる。
【００３８】
なお、図３では、各メモリチップ１Ａ〜１Ｄは、１６ビットのデータ幅を有し、４つのメモリチップ１Ａ〜１Ｄにより６４ビットのデータ同時に書き込みおよび読み出しできるようになっている。
【００３９】
すなわち、図３および図４に示す半導体記憶装置では、４枚のメモリチップ１Ａ〜１Ｄを同時にアクセスすることにより１ワードの構成となるため、これらメモリチップ１Ａ〜１Ｄには、共通のアドレス信号が入力される。
【００４０】
なお、図３は単なる例であり、本実施例は、図３の構成に限定されるものではない。すなわち、ＴＳＶ技術により積層するメモリチップの数は、４枚に限定されるものではなく、８枚、或いは、さらに複数枚であってもよく、また、各メモリチップのデータ幅も適宜変更することができる。
【００４１】
ここで、図３および図４に示されるように、本実施例の半導体記憶装置（メモリモジュール）において、各メモリチップ１Ａ〜１Ｄは、それぞれアドレススクランブル回路１１Ａ〜１１Ｄを含む。
【００４２】
アドレススクランブル回路１１Ａ〜１１Ｄは、メモリコントローラ２からアドレスバス３を介して与えられる論理アドレスを、外部からの設定（モード設定）に従い、メモリチップ１Ａ〜１Ｄ内部で、その論理アドレスを変えることなく物理アドレスを変化させる。
【００４３】
すなわち、各メモリチップ１Ａ〜１Ｄに設けたアドレススクランブル回路１１Ａ〜１１Ｄにより、同時にアクセスされる動作ブロックを、積層されたメモリチップ１Ａ〜１Ｄの異なる位置のブロックとするようになっている。
【００４４】
具体的に、図４に示されるように、あるアドレスに対しては、メモリチップ１Ａのブロックｂｌｏｃｋ３Ａ，メモリチップ１Ｂのブロックｂｌｏｃｋ２Ｂ，メモリチップ１Ｃのブロックｂｌｏｃｋ１Ｃおよびメモリチップ１Ｄのブロックｂｌｏｃｋ０Ｄを選択する。
【００４５】
従って、あるアドレスに対する動作ブロックは、ブロックｂｌｏｃｋ３Ａ，ｂｌｏｃｋ２Ｂ，ｂｌｏｃｋ１Ｃおよびｂｌｏｃｋ０Ｄとなり、積層されたメモリチップ１Ａ〜１Ｄの異なる位置に分散されることになる。
【００４６】
また、別のアドレスに対しては、メモリチップ１Ａのブロックｂｌｏｃｋ１Ａ，メモリチップ１Ｂのブロックｂｌｏｃｋ０Ｂ，メモリチップ１Ｃのブロックｂｌｏｃｋ３Ｃおよびメモリチップ１Ｄのブロックｂｌｏｃｋ２Ｄを選択する。
【００４７】
従って、別のアドレスに対する動作ブロックは、ブロックｂｌｏｃｋ１Ａ，ｂｌｏｃｋ０Ｂ，ｂｌｏｃｋ３Ｃおよびｂｌｏｃｋ２Ｄとなり、積層されたメモリチップ１Ａ〜１Ｄの異なる位置に分散されることになる。
【００４８】
このように、ＴＳＶ技術による積層された４枚のメモリチップ１Ａ〜１Ｄを含むメモリモジュール１００では、積層された各メモリチップ１Ａ〜１Ｄにおいて、異なる位置のブロックが動作ブロックとして選択される。
【００４９】
従って、本実施例の半導体記憶装置（メモリモジュール）によれば、電流の集中や発熱の集中を低減することができる。これは、配線幅や放熱に要求される条件を緩和することができ、設計の自由度を向上させることにもなる。
【００５０】
なお、図４において、例えば、メモリブロック１０が積層された８枚のメモリチップを有する場合、同時に動作するブロック（動作ブロック）としては、メモリブロック１０の上面に対して均等に２つの動作ブロックを配置すればよい。
【００５１】
さらに、この場合、必ずしも全ての動作ブロックを均等に配置しなくとも、例えば、８枚のメモリチップにおける各動作ブロックの位置が分散するように配置すれば、電流や発熱の集中を低減するという効果が得られることになる。
【００５２】
図５は、図３の半導体記憶装置におけるさらなる効果を説明するための図である。図５において、参照符号ＥＢＡおよびＥＢＢは、エラービットの位置を示し、１１０Ａ〜１１０Ｄは、前述したアドレススクランブル回路１１Ａ〜１１Ｄとロウおよびコラムアドレスバッファを含めた回路部分を示す。
【００５３】
ここで、エラービットＥＢＡおよびＥＢＢは、アドレスバス３を介して入力される共通のアドレス信号に対応したメモリチップ１Ａおよび１Ｂにおけるビット位置を示す。
【００５４】
ところで、メモリコントローラ２がエラー訂正回路（ＥＣＣ(Error Checking and Correcting)回路）を有しているとき、例えば、ＥＣＣの対象とするｎビット（ｎは１自然数）に２ビットのエラービットが含まれると、エラー訂正を行うことができない。
【００５５】
そこで、ＥＣＣ回路でエラー訂正が発生したメモリチップを予め認識し、例えば、共通のアドレス信号により異なるメモリチップで選択される２つのメモリセルがエラー訂正を行う対象のｎビットに含まれる場合には、同時に選択されないようにする。このように、不良ビットが存在する場合でも、各メモリチップの不良ビットを分散させることで、ＥＣＣにより救済可能とすることができる。
【００５６】
すなわち、積層された複数枚のメモリチップにおいて同時に選択されるブロックの位置は、電流や発熱の集中を低減するという条件だけでなく、不良ビットやエラー訂正といった条件も考慮して規定することができる。
【００５７】
これは、アドレススクランブル回路１１（モードレジスタ１２）は、各メモリチップ１Ａ〜１Ｄに対して設けられるため、電流や発熱の集中だけでなく、他の条件を考慮して同時に動作するブロックの位置を決めることが可能であることを意味する。
【００５８】
図６は、図３の半導体記憶装置におけるアドレススクランブル回路の例を説明するための図であり、アドレススクランブル回路１０は、モードレジスタ１２に設定されるモードに従って、図６（ａ）および図６（ｂ）のような処理を行う。
【００５９】
すなわち、図６（ａ）に示されるように、例えば、モードレジスタ１２に対して第１モードを設定すると、アドレススクランブル回路１１は、入力されたアドレス信号Ａ０〜Ａ８において、最下位ビットＡ８を反転してＡ８＃として出力する。
【００６０】
また、図６（ｂ）に示されるように、例えば、モードレジスタ１２に対して第２モードを設定すると、アドレススクランブル回路１１は、入力されたアドレス信号Ａ０〜Ａ８において、下位２ビットＡ７，Ａ８を入れ換えてＡ０〜Ａ６，Ａ８，Ａ７として出力する。
【００６１】
なお、図６（ａ）および図６（ｂ）は単なる例であり、様々な変形が可能である。例えば、メモリモジュール１０に含まれるメモリチップの数が多く、また、各メモリチップにおけるブロック数も多い場合には、複数のモードに対して入力アドレスと出力アドレスを対応させたルックアップテーブル（ＬＡＴ）を利用することもできる。
【００６２】
図７は、図６のアドレススクランブル回路を制御する信号の一例を説明するための図である。
【００６３】
図７（ａ）に示されるように、モードレジスタ１２のモードは、例えば、チップセレクト信号ＣＳ＃，ロウアドレスストローブ信号ＲＡＳ＃，コラムアドレスストローブ信号ＣＡＳ＃およびライトイネーブル信号ＷＥ＃を全て低レベル『Ｌ』として設定する。ここで、『＃』は、各信号がローイネーブル信号であることを示す。
【００６４】
すなわち、例えば、コントロール入力ＣＳ＃，ＲＡＳ＃，ＣＡＳ＃およびＷＥ＃を『Ｌ』とし、バンクアドレスＢＡ０〜２によりモード設定を行うモードレジスタ１２を選択し、そして、アドレス信号Ａ０〜Ａｎによりモード（オペコード）を設定する。
【００６５】
このようにして、図７（ｂ）に示されるように、各メモリチップのモードレジスタＭＲ１〜ＭＲｎ（例えば、メモリチップ１Ａ〜１Ｄにおける各モードレジスタ１２）に対するモード設定を順次行うことになる。
【００６６】
なお、コントロール入力ＣＳ＃，ＲＡＳ＃，ＣＡＳ＃およびＷＥ＃、並びに、アドレス入力ＢＡ０〜２およびＡ０〜Ａｎによる制御は、例えば、活性化ＡＣＴＩＶＥ，書き込みＷＲＩＴＥおよび読み出しＲＥＡＤ等の通常の動作モードの設定に利用される。
【００６７】
図８および図９は、図３の半導体記憶装置における１つのメモリチップの一例をメモリコントローラと共に示すブロック図である。図８および図９に示されるように、本実施例の半導体記憶装置におけるメモリチップ１（１Ａ）は、モードレジスタ１２、および、アドレススクランブル回路１１ｘ，１１ｙ，１１ｚを有する。
【００６８】
ここで、アドレススクランブル回路が３つの回路１１ｘ，１１ｙ，１１ｚに分割されているのは、アドレス信号ＡＤを処理して、例えば、電流や発熱が集中しないブロックを選択するアドレスに変換するには、各回路ブロックに設けるのが好ましいからである。
【００６９】
メモリコントローラ２は、論理アドレスと物理アドレスを対応付けるアドレスマッピング部２１、および、所定の対象ビットに対するエラー訂正を行うエラー訂正回路（ＥＣＣ回路）２２を有する。なお、メモリコントローラ２は、前述したように、アドレスバス３およびデータバス４を介してメモリチップ１と接続されると共に、様々な制御信号を入力して制御する。
【００７０】
すなわち、メモリチップ１は、アドレスバス３を介してアドレス信号ＡＤおよびバンクアドレスＢＡを受け取り、データバス４を介して入出力データＤＱ［１５：０］の受け渡しを行う。
【００７１】
なお、図７を参照して説明したように、これらの信号ＡＤ／ＢＡは、コントロール入力ＣＳ＃，ＲＡＳ＃，ＣＡＳ＃およびＷＥ＃によるモードレジスタ１２へのモード設定状態とした後、モード設定するモードレジスタ１２の選択および設定するモードを規定する。
【００７２】
メモリチップ１は、制御ロジック部３１，アドレスレジスタ３２，リフレッシュカウンタ３３，ロウアドレスマルチプレクサ（ＭＵＸ）３４，バンク制御ロジック部３５およびコラムアドレスカウンタラッチ３６を有する。ここで、リフレッシュカウンタ３３は、リフレッシュアドレスを発生させ、ロウアドレスＭＵＸ３４は、リフレッシュアドレスと外部アドレスの選択を行う。
【００７３】
また、メモリチップ１は、１６個のロウアドレスラッチ＆デコーダ３７−０〜３７−１５，１６個のメモリアレイ３８−０〜３８−１５，Ｉ／Ｏゲーティングデータマスク（ＤＭ）ロジック部３９および１６個のコラムデコーダ４０−０〜４０−１５を有する。
【００７４】
ここで、ロウアドレスラッチ＆デコーダ３７−０〜３７−１５，メモリアレイ３８−０〜３８−１５およびコラムデコーダ４０−０〜４０−１５は、それぞれ対応するバンクｂａｎｋ０〜ｂａｎｋ１５に対して設けられている。
【００７５】
なお、各メモリアレイ３８−０〜３８−１５は、それぞれ冗長メモリセル領域およびセンスアンプを含み、また、各ロウアドレスラッチ＆デコーダ３７−０〜３７−１５は、不良があった場合に、冗長メモリセル領域の予備ラインに切り換える冗長選択回路を含む。
【００７６】
さらに、メモリチップ１は、読み出しＦＩＦＯ（First In First Out）＆データマルチプレクサ（ＭＵＸ）４１，読み出しドライバ４２，ＤＬＬ（Delay Locked Loop）４３，データインターフェース４４および書き込みドライバ＆入力ロジック部４５を有する。
【００７７】
ここで、読み出しＦＩＦＯ＆データＭＵＸ４１は読み出しデータの制御を行い、読み出しドライバ４２は読み出しを出力し、ＤＬＬ４３は位相調整を行い、そして、データインターフェース４４は書き込みデータの制御を行う。なお、書き込みドライバ＆入力ロジック部４５は、書き込みデータを入力する回路である。
【００７８】
上述した図８および図９に示すメモリチップ１において、モードレジスタ１２は、制御ロジック部３１に設けられている。アドレススクランブル回路はロウアドレスＭＵＸ３４に設けられた回路１１ｘ，バンク制御ロジック部３５に設けられた回路１１ｙ，および，コラムアドレスカウンタラッチ３６に設けられた回路１１ｚを含む。
【００７９】
制御ロジック部３１は、コマンド発生するコマンドデコード部３１０を含み、例えば、図７を参照して説明したコントロール入力によるモードレジスタ１２のモード設定を行うためのコマンドを発生する。
【００８０】
ここで、コマンドデコード部３１０には、チップセレクト信号ＣＳ＃，ロウアドレスストローブ信号ＲＡＳ＃，カラムアドレスストローブ信号ＣＡＳ＃およびライトイネーブル信号ＷＥ＃が入力されている。
【００８１】
また、制御ロジック部３１には、リセット信号ＲＥＳＥＴ，クロックイネーブル信号ＣＫＥ，アドレス信号とバーストチョップ（バースト動作の中断）Ａ１２／ＢＣおよび差動クロック信号ＣＫ／ＣＫ＃が入力されている。
【００８２】
なお、参照符号ＤＱ［１５：０］は、メモリチップ１Ａにおけるデータ信号（データ入出力）を示し、例えば、メモリチップ１ＢではＤＱ［１６：３１］，メモリチップ１ＣではＤＱ［３２：４７］，そして，メモリチップ１ＤではＤＱ［４８：６３］となる。
【００８３】
また、参照符号ＤＱＳ／ＤＱＳ＃は、データストローブ信号を示し、そして、ＤＭは、データマスク信号を示す。なお、図８および図９に示すメモリチップは、単なる例であり、本実施例は、様々な構成のメモリチップに対して適用することができる。
【００８４】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【００８５】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
複数のメモリチップが積層されたメモリモジュールであって、
前記各メモリチップは、
複数のブロックに分割されたメモリセル部と、
入力アドレス信号を処理して、動作させるブロックを選択するアドレススクランブル回路と、を有する、
ことを特徴とするメモリモジュール。
【００８６】
（付記２）
前記各メモリチップは、さらに、
前記アドレススクランブル回路が選択するブロックを規定するためのモードを保持するモードレジスタを有する、
ことを特徴とする付記１に記載のメモリモジュール。
【００８７】
（付記３）
前記アドレススクランブル回路は、入力アドレス信号に対して異なるブロックを対応させる複数のモードパターンを有し、
前記モードレジスタは、前記複数のモードパターンのいずれかを選択するモードを保持する、
ことを特徴とする付記２に記載のメモリモジュール。
【００８８】
（付記４）
前記複数のメモリチップには、共通のアドレス信号が入力され、
前記各メモリチップの前記アドレススクランブル回路は、積層された前記複数のメモリチップのそれぞれで動作するブロックの位置が分散するように選択する、
ことを特徴とする付記１乃至付記３のいずれか１項に記載のメモリモジュール。
【００８９】
（付記５）
前記アドレススクランブル回路は、前記共通のアドレス信号に対応する、前記複数のメモリチップにおける第１メモリチップで選択される第１メモリセルと、前記複数のメモリチップにおける第２メモリチップで選択される第２メモリセルがエラーデータを出力する場合には、前記第２メモリチップにおける前記第２メモリセルを含むブロックを、前記第１メモリチップにおける前記第１メモリセルを含むブロックのアドレス信号とは異なるアドレス信号に対応させて選択する、
ことを特徴とする付記４に記載のメモリモジュール。
【００９０】
（付記６）
付記１乃至付記５のいずれか１項に記載のメモリモジュールと、
前記メモリモジュールにおける前記各メモリチップに対してアドレス信号を入力して、データの読み出しおよび書き込みを制御するメモリコントローラと、を有する、
ことを特徴とする半導体記憶装置。
【００９１】
（付記７）
付記５に記載のメモリモジュールと、前記メモリモジュールにおける前記各メモリチップに対してアドレス信号を入力して、データの読み出しおよび書き込みを制御するメモリコントローラと、を有する半導体記憶装置であって、
前記メモリコントローラは、前記複数のメモリチップの出力をまとめてｎビット（ｎは１自然数）のエラー訂正を行うエラー訂正回路を有し、
前記メモリコントローラは、前記共通のアドレス信号に対応する前記第１メモリセルと前記第２メモリセルが前記エラー訂正回路によりエラー訂正を行う対象のｎビットに含まれるかどうかを予め認識し、
前記アドレススクランブル回路は、前記共通のアドレス信号に対応する前記第１メモリセルと前記第２メモリセルが前記エラー訂正回路によりエラー訂正を行う対象のｎビットに含まれる場合には、前記第２メモリチップにおける前記第２メモリセルを含むブロックを、前記第１メモリチップにおける前記第１メモリセルを含むブロックのアドレス信号とは異なるアドレス信号に対応させて選択する、
ことを特徴とする半導体記憶装置。
【符号の説明】
【００９２】
１，１Ａ〜１Ｄ，１０１Ａ〜１０１Ｄ メモリチップ
２，１０２ メモリコントローラ
３，１０３ アドレスバス
４，１０４ データバス
５，１０５ 基板
１０，１００ メモリモジュール
１１，１１Ａ〜１１Ｄ，１１ｘ，１１ｙ，１１ｚ アドレススクランブル回路
１２， モードレジスタ
２１，１２１ アドレスマッピング部
２２ エラー訂正回路（ＥＣＣ回路）
３１ 制御ロジック部
３２ アドレスレジスタ
３３ リフレッシュカウンタ
３４ ロウアドレスＭＵＸ
３５ バンク制御ロジック部
３６ コラムアドレスカウンタラッチ
３７−０〜３７−１５ ロウアドレスラッチ＆デコーダ
３８−０〜３８−１５ メモリアレイ
３９ Ｉ／ＯゲーティングＤＭロジック部
４０−０〜４０−１５ コラムデコーダ
４１ 読み出しＦＩＦＯ＆データＭＵＸ
４２ 読み出しドライバ
４３ ＤＬＬ
４４ データインターフェース
４５ 書き込みドライバ＆入力ロジック部
３１０ コマンドデコード部
【特許請求の範囲】
【請求項１】
複数のメモリチップが積層されたメモリモジュールであって、
前記各メモリチップは、
複数のブロックに分割されたメモリセル部と、
入力アドレス信号を処理して、動作させるブロックを選択するアドレススクランブル回路と、を有する、
ことを特徴とするメモリモジュール。
【請求項２】
前記各メモリチップは、さらに、
前記アドレススクランブル回路が選択するブロックを規定するためのモードを保持するモードレジスタを有する、
ことを特徴とする請求項１に記載のメモリモジュール。
【請求項３】
前記アドレススクランブル回路は、入力アドレス信号に対して異なるブロックを対応させる複数のモードパターンを有し、
前記モードレジスタは、前記複数のモードパターンのいずれかを選択するモードを保持する、
ことを特徴とする請求項２に記載のメモリモジュール。
【請求項４】
前記複数のメモリチップには、共通のアドレス信号が入力され、
前記各メモリチップの前記アドレススクランブル回路は、積層された前記複数のメモリチップのそれぞれで動作するブロックの位置が分散するように選択する、
ことを特徴とする請求項１乃至請求項３のいずれか１項に記載のメモリモジュール。
【請求項５】
請求項１乃至請求項４のいずれか１項に記載のメモリモジュールと、
前記メモリモジュールにおける前記各メモリチップに対してアドレス信号を入力して、データの読み出しおよび書き込みを制御するメモリコントローラと、を有する、
ことを特徴とする半導体記憶装置。
【請求項１】
複数のメモリチップが積層されたメモリモジュールであって、
前記各メモリチップは、
複数のブロックに分割されたメモリセル部と、
入力アドレス信号を処理して、動作させるブロックを選択するアドレススクランブル回路と、を有する、
ことを特徴とするメモリモジュール。
【請求項２】
前記各メモリチップは、さらに、
前記アドレススクランブル回路が選択するブロックを規定するためのモードを保持するモードレジスタを有する、
ことを特徴とする請求項１に記載のメモリモジュール。
【請求項３】
前記アドレススクランブル回路は、入力アドレス信号に対して異なるブロックを対応させる複数のモードパターンを有し、
前記モードレジスタは、前記複数のモードパターンのいずれかを選択するモードを保持する、
ことを特徴とする請求項２に記載のメモリモジュール。
【請求項４】
前記複数のメモリチップには、共通のアドレス信号が入力され、
前記各メモリチップの前記アドレススクランブル回路は、積層された前記複数のメモリチップのそれぞれで動作するブロックの位置が分散するように選択する、
ことを特徴とする請求項１乃至請求項３のいずれか１項に記載のメモリモジュール。
【請求項５】
請求項１乃至請求項４のいずれか１項に記載のメモリモジュールと、
前記メモリモジュールにおける前記各メモリチップに対してアドレス信号を入力して、データの読み出しおよび書き込みを制御するメモリコントローラと、を有する、
ことを特徴とする半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１３−１１４６４４（Ｐ２０１３−１１４６４４Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１１−２６３３１１（Ｐ２０１１−２６３３１１）
【出願日】平成２３年１２月１日（２０１１．１２．１）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２３年１２月１日（２０１１．１２．１）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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