メモリモジュール及び半導体記憶装置
【課題】アドレス信号と制御信号のタイミングの不一致に起因する誤動作が防止できるメモリモジュールを提供する。
【解決手段】メモリモジュールに、データを入出力する単位である複数のランクに区分けされた複数の半導体記憶装置と、全ランクの半導体記憶装置が縦列接続される、外部から入力されたアドレス信号を該半導体記憶装置に供給するための配線であるアドレス信号配線と、ランク単位で半導体記憶装置が縦列接続される、外部から入力された制御信号を該半導体記憶装置に供給するための配線である制御信号配線と、制御信号配線と接続された各半導体記憶装置に対応して設けられた、半導体記憶装置の入力容量と（ランク数−１）との積に等しい容量を持つ容量部とを備える。
【解決手段】メモリモジュールに、データを入出力する単位である複数のランクに区分けされた複数の半導体記憶装置と、全ランクの半導体記憶装置が縦列接続される、外部から入力されたアドレス信号を該半導体記憶装置に供給するための配線であるアドレス信号配線と、ランク単位で半導体記憶装置が縦列接続される、外部から入力された制御信号を該半導体記憶装置に供給するための配線である制御信号配線と、制御信号配線と接続された各半導体記憶装置に対応して設けられた、半導体記憶装置の入力容量と（ランク数−１）との積に等しい容量を持つ容量部とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリモジュール及び該メモリモジュールに搭載される半導体記憶装置に関する。
【背景技術】
【０００２】
近年のパーソナルコンピュータやワークステーションサーバコンピュータ等の情報処理装置では、ＣＰＵによる処理の高速化や処理ビット数の増大に伴って膨大なデータの処理が要求され、必要となる主記憶装置の記憶容量も増大している。そのため、情報処理装置の主記憶装置には、ＳＩＭＭ（Single Inline Memory Module）、ＤＩＭＭ（Dual Inline Memory Module）、あるいはＭＣＰ（Multi Chip Package）等のメモリモジュールが用いられる。
【０００３】
このメモリモジュールのデータ転送速度や信頼性等を向上させる技術として、メモリモジュールとメモリコントローラとを双方向のシリアルインターフェイスで接続し、メモリ制御用のコマンドやデータの転送を可能にするＡＭＢ（Advanced Memory Buffer）が知られている。例えば、特許文献１には、メモリモジュールの入出力端子とメモリモジュールに搭載された各半導体記憶装置に対する制御信号用の配線（以下、制御信号配線と称す）やアドレス信号用の配線（以下、アドレス信号配線と称す）との間に上記ＡＭＢに対応するバッファを備え、メモリモジュールの入出力端子とデータバス用の配線との間に直列・並列変換を行うコンバータを備えた構成が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第９９／００７３４号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００５】
メモリモジュールでは、搭載された複数の半導体記憶装置に対して、ランクと呼ばれる単位でデータが入出力される。例えば４ランクのメモリモジュールでは、搭載された全半導体記憶装置が４つのランクに区分けされ、該ランク単位でメモリコントローラによりデータの書き込み・読み出しが制御される。メモリコントローラは、チップセレクト信号を用いて、データの書き込み・読み出しを行うランクの半導体記憶装置を指定し、該指定した半導体記憶装置に対して所要のコマンドを出力する。すなわち、メモリモジュールに搭載された各半導体記憶装置にはランク単位で制御信号が供給される。ここで、メモリモジュール内では、指定されたランク以外の半導体記憶装置は動作しないため、アドレスバスやデータバスを全ランクで共用することで、メモリモジュールの基板（モジュール基板）に形成する配線数を低減している。
【０００６】
ところで、ＡＭＢ技術を採用したメモリモジュールでは、アドレス信号及び制御信号に対応してそれぞれＡＭＢ用のバッファが設けられる。上述したようにアドレス信号配線は全ランクで共用されるため、図１０（ａ）に示すようにアドレス信号配線１には全ランクの半導体記憶装置が縦列接続される。図１０（ａ）に示す例では、半導体記憶装置としてＤＲＡＭが用いられ、負荷となるＤＲＡＭの数（ＤＲＡＭ負荷数）は２０である。一方、制御信号はランク単位で供給されるため、図１０（ｂ）に示すように制御信号配線２には制御対象のランクの半導体記憶装置のみが縦列接続される。図１０（ｂ）に示す例では、負荷となるＤＲＡＭの数（ＤＲＡＭ負荷数）は５である。なお、図１０（ａ）に示すＲ０〜Ｒ３はランク０〜３を意味し、図１０（ｂ）に示すＲ０はランク０を意味する。また、図１０（ａ）、（ｂ）に示すＢｕｆｆｅｒはＡＭＢ用のバッファであり、Ｒｔｔは信号の反射を低減するための終端抵抗である。図１０（ａ）、（ｂ）は、ランクＲ０〜Ｒ３として用いられる４つのメモリチップ（ＤＲＡＭチップ）が１つのパッケージに収容されたＤＲＡＭ０〜４が、モジュール基板に搭載されたメモリモジュールを例示している。
【０００７】
したがって、アドレス信号配線１と制御信号配線２とでは、各々の配線長がほぼ同一であっても負荷容量が異なり、接続されるＤＲＡＭ負荷数に応じて信号の伝搬遅延時間に差が生じる。特に、縦列接続されたＤＲＡＭのうち、上記ＡＭＢ用のバッファからより遠い位置で接続される後段のＤＲＡＭほど、アドレス信号と制御信号の伝搬遅延時間の差が大きくなる。
【０００８】
例えば、図１１に示すように、バッファに最も近いＤＲＡＭ０に対するアドレス信号の伝搬遅延時間Ｔａ０と制御信号の伝搬遅延時間Ｔｂ０の差と、バッファから最も遠いＤＲＡＭ４に対するアドレス信号の伝搬遅延時間Ｔａ４と制御信号の伝搬遅延時間Ｔｂ４の差とを比べると、Ｔａ０とＴｂ０の差よりもＴａ４とＴｂ４の差が非常に大きいことが分かる。この伝搬遅延時間の差は、メモリモジュールに搭載される各ＤＲＡＭが高速化するほど、その動作に大きく影響するため、メモリモジュールのさらなる高速化を目指す場合に大きな問題となる。すなわち、半導体記憶装置が高速化するほど、伝搬遅延時間の差に伴ってタイミングマージンが低下するため、アドレス信号と制御信号のタイミングの不一致に起因する誤動作の可能性が高くなる。
【０００９】
誤動作を防止するために、例えば最も遅れて到着する信号の伝搬遅延時間を考慮して、ランク毎に各半導体記憶装置の動作タイミングを決定する手法も考えられる。しかしながら、そのような手法は、半導体記憶装置としてクロックに同期して動作するＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）等を用いると、１クロック周期〜数クロック周期の期間で動作を停止させる必要があり、高速化に逆行することになるため、採用し難い。
【課題を解決するための手段】
【００１０】
本発明のメモリモジュールは、データを入出力する単位である複数のランクに区分けされた複数の半導体記憶装置と、
全ランクの前記半導体記憶装置が縦列接続される、外部から入力されたアドレス信号を該半導体記憶装置に供給するための配線であるアドレス信号配線と、
前記ランク単位で前記半導体記憶装置が縦列接続される、外部から入力された制御信号を該半導体記憶装置に供給するための配線である制御信号配線と、
前記制御信号配線と接続された各半導体記憶装置に対応して設けられた、前記半導体記憶装置の入力容量と（ランク数−１）との積に等しい容量を持つ容量部と、
を有することを特徴とする。
【００１１】
上記のようなメモリモジュールでは、アドレス信号配線の負荷容量と制御信号配線の負荷容量との差に等しい、半導体記憶装置の入力容量と（ランク数−１）との積に等しい容量を持つ容量部が、各半導体記憶装置に対応して制御信号配線に設けられているため、制御信号の伝搬遅延時間が増大して、負荷容量の差に起因して発生するアドレス信号と制御信号の伝搬遅延時間の差を低減できる。
【発明の効果】
【００１２】
本発明によれば、アドレス信号と制御信号のタイミングの不一致に起因する誤動作を防止できるメモリモジュールが得られる。
【図面の簡単な説明】
【００１３】
【図１】本発明のメモリモジュールの第１の実施の形態の一構成例を示すブロック図である。
【図２】図１に示した容量パッドの配置例を示す模式図である。
【図３】図１に示した容量パッドの配置例を示す模式図である。
【図４】図１に示した容量パッドの配置例を示す模式図である。
【図５】本発明のメモリモジュールの第２の実施の形態の一構成例を示すブロック図である。
【図６】半導体記憶装置の一構成例を示すブロック図である。
【図７】本発明の半導体記憶装置が備える容量アレイ回路の一構成例を示すブロック図である。
【図８】本発明のメモリモジュールの第３の実施の形態の一構成例を示すブロック図である。
【図９】図７に示した容量アレイ回路の設定例を示す模式図である。
【図１０】背景技術のメモリモジュールにおけるＤＲＡＭの接続例を示す模式図である。
【図１１】図１０に示した配線における信号の伝搬遅延時間を示すグラフである。
【発明を実施するための形態】
【００１４】
次に本発明について図面を用いて説明する。
（第１の実施の形態）
図１は本発明のメモリモジュールの第１の実施の形態の一構成例を示すブロック図であり、図２〜４は図１に示した容量パッドの配置例を示す模式図である。図１（ａ）はアドレス信号配線に対して負荷容量Ｃｄｉｅを備えた２０台のＤＲＡＭ（全ランク）が縦列接続された様子を示し、図１（ｂ）は制御信号配線に対して負荷容量Ｃｄｉｅを備えた５台のＤＲＡＭ（１ランク分）が縦列接続された様子を示している。
【００１５】
図１（ｂ）に示すように、第１の実施の形態のメモリモジュールは、制御信号配線２に複数の容量パッド（Ｐａｄ）１０を接続し、該容量パッド１０と該容量パッドＰａｄが形成された配線層と隣接するプレーン層（例えば、Ｖｄｄプレーン（Ｐｌａｎｅ））間の寄生容量Ｃ＿ｐａｄにより制御信号の伝搬遅延時間を増大させ、アドレス信号と制御信号の伝搬遅延時間の差を低減する例である。容量パッド１０は、例えばモジュール基板に搭載される各ＤＲＡＭに対応して、該ＤＲＡＭの近傍にて、制御信号配線２にそれぞれ接続される。
【００１６】
寄生容量Ｃ＿ｐａｄの値は、容量パッド１０の面積で調整可能であり、例えば図１（ａ）、（ｂ）に示す４ランク構成のメモリモジュールの場合、上述したようにＤＲＡＭ１台当たりの負荷容量をＣｄｉｅとすると、Ｃ＿ｐａｄ＝３×Ｃｄｉｅに設定すればよい。すなわち、アドレス信号配線１の負荷容量と制御信号配線２の負荷容量とが一致するように、（ランク数−１）×Ｃｄｉｅに等しい容量Ｃ＿ｐａｄを持つ容量パッド１０を、各ＤＲＡＭに対応して制御信号配線２にそれぞれ接続すればよい。
【００１７】
なお、図１（ａ）では、１つのアドレス信号配線１に対して全ランクのＤＲＡＭが接続された様子を示しているが、実際のメモリモジュールには複数のアドレス信号配線１が存在し、各アドレス信号配線１に全ランクのＤＲＡＭがそれぞれ接続されている。また、図１（ｂ）では、１つの制御信号配線２に対してランク単位でＤＲＡＭが接続された様子を示しているが、実際のメモリモジュールには複数の制御信号配線２が存在し、各制御信号配線２にランク単位でＤＲＡＭがそれぞれ接続されている。さらに、図１（ａ）、（ｂ）では、ランクＲ０〜Ｒ３として用いられる４つのＤＲＡＭチップが１つのパッケージに収容されたＤＲＡＭ０〜４が、モジュール基板に搭載されたメモリモジュールを例示している。このことは、以下の第２の実施の形態及び第３の実施の形態においても同様である。
【００１８】
図２〜図４に示すように、モジュール基板は、多層基板であり、ＤＲＡＭ等が搭載される表面層（Ｌａｙｅｒ１）と、制御信号配線が形成される配線層（Ｌａｙｅｒ２）と、電源Ｖｄｄを供給するためのＶｄｄプレーン層（Ｌａｙｅｒ３）とを備えている。
【００１９】
図２は、ＤＲＡＭが接続されるＤＲＡＭ搭載パッド２０の近傍で、制御信号配線２上に１つの容量パッド（Ｐａｄ）１０が配置される例を示している。ここで、該容量パッド１０の長さをａ１とし、幅をｂ１とし、配線層（Ｌａｙｅｒ２）とＶｄｄプレーン層（Ｌａｙｅｒ３）間の距離をｈとしたとき、寄生容量Ｃ＿ｐａｄは、εｒ×ε０×（（ａ１×ｂ１）／ｈ）で求めることができる。なお、ε０は真空の誘電率、εｒは配線層（Ｌａｙｅｒ２）とＶｄｄプレーン層（Ｌａｙｅｒ３）間の媒質の比誘電率である。例えば、ａ１＝６．７８ｍｍ、ｂ１＝１ｍｍ、ｈ＝０．０８ｍｍ、εｒ＝４（ガラスエポキシ）とした場合、寄生容量Ｃ＿ｐａｄは、Ｃ＿ｐａｄ＝４×８．８５４×１０-12×（（６．７８×１０-3×１×１０-3）／０．０８×１０-3）＝３ｐＦとなる。
【００２０】
図３は、制御信号配線２上に複数の容量パッド（Ｐａｄ）１１を配置した例を示している。また、図４は、制御信号配線２と並列に複数の容量パッド（Ｐａｄ）１２を接続した例を示している。図３及び図４は、図２に示した容量パッド１０の寄生容量Ｃｐａｄを１０個の容量パッド１１，１２で実現する構成例を示している。
【００２１】
例えば寄生容量Ｃｐａｄを１０個の容量パッド１１で実現する場合、各容量パッド１１の容量はＣ＿ｐａｄ／１０に設定すればよい。図４に示す容量パッド１２についても同様である。
【００２２】
例えば、各容量パッド１１の長さをａ２とし、幅をｂ２とし、配線層（Ｌａｙｅｒ２）とＶｄｄプレーン層（Ｌａｙｅｒ３）間の距離をｈとし、ａ２＝１．３６ｍｍ、ｂ２＝０．５ｍｍ、ｈ＝０．０８ｍｍ、εｒ＝４（ガラスエポキシ）である場合、容量パッド１１の寄生容量Ｃ＿ｐａｄ２は、Ｃ＿ｐａｄ２＝４×８．８５４×１０-12×（（１．３６×１０-3×０．５×１０-3）／０．０８×１０-3）＝０．３ｐＦとなる。
【００２３】
図３及び図４に示す構成では、１つの容量パッド１１（または１２）の面積を図２に示した容量パッド１０よりも小さくすることが可能であり、図２に示した構成に比べて容量パッドを配置するための設計自由度が向上する。なお、図４に示す複数の容量パッド１２に代えて、図２に示した１つの容量パッド１０を制御信号配線２と並列に接続してもよい。
【００２４】
本実施形態のメモリモジュールによれば、アドレス信号配線１の負荷容量と制御信号配線２の負荷容量との差に等しい、半導体記憶装置の入力容量と（ランク数−１）との積に等しい容量を持つ容量パッドが、各半導体記憶装置に対応して制御信号配線２に設けられているため、制御信号の伝搬遅延時間が増大して、負荷容量の差に起因して発生するアドレス信号と制御信号の伝搬遅延時間の差を低減できる。したがって、アドレス信号と制御信号のタイミングマージンが向上し、アドレス信号と制御信号のタイミングの不一致に起因する誤動作が防止される。
（第２の実施の形態）
図５は本発明のメモリモジュールの第２の実施の形態の一構成例を示すブロック図である。図５（ａ）はアドレス信号配線１に対して負荷容量Ｃｄｉｅを備えた２０台のＤＲＡＭ（全ランク）が縦列接続された様子を示し、図５（ｂ）は制御信号配線２に対して負荷容量Ｃｄｉｅを備えた５台のＤＲＡＭ（１ランク分）が縦列接続された様子を示している。
【００２５】
図５（ｂ）に示すように、第２の実施の形態のメモリモジュールは、制御信号配線２と電源Ｖｄｄ間にチップコンデンサ（容量部）３０を挿入し、該チップコンデンサ３０の容量Ｃｃａｐにより制御信号の伝搬遅延時間を増大させ、アドレス信号と制御信号の伝搬遅延時間の差を低減する例である。チップコンデンサ３０は、モジュール基板に搭載された各ＤＲＡＭ近傍において、制御信号配線２と電源ライン間にそれぞれ挿入すればよい。
【００２６】
チップコンデンサ３０の容量Ｃｃａｐの値は、図５（ａ）、（ｂ）に示す４ランク構成のメモリモジュールの場合、ＤＲＡＭ１台当たりの負荷容量をＣｄｉｅとすると、第１の実施の形態と同様に、Ｃｃａｐ＝３×Ｃｄｉｅに設定すればよい。すなわち、アドレス信号配線１の負荷容量と制御信号配線２の負荷容量とが一致するように、（ランク数−１）×Ｃｄｉｅに等しい容量Ｃｃａｐのチップコンデンサ３０を、各ＤＲＡＭに対応して制御信号配線２にそれぞれ接続すればよい。
【００２７】
本実施形態のメモリモジュールによれば、制御信号配線２の負荷容量とアドレス信号配線１の負荷容量との差に等しい、半導体記憶装置の入力容量と（ランク数−１）との積に等しい容量のチップコンデンサ３０を各半導体記憶装置に対応して制御信号配線２に接続することで、第１の実施の形態のメモリモジュールと同様に、制御信号の伝搬遅延時間が増大して、負荷容量の差に起因して発生するアドレス信号と制御信号の伝搬遅延時間の差を低減できる。したがって、アドレス信号と制御信号のタイミングマージンが向上し、アドレス信号と制御信号のタイミングの不一致に起因する誤動作が防止される。
（第３の実施の形態）
上述した第１の実施の形態及び第２の実施の形態では、モジュール基板上の制御信号配線２に容量パッド１０（１１、１２）やチップコンデンサ３０等の容量部を接続することで、アドレス信号と制御信号の伝搬遅延時間の差を低減する手法を示した。
【００２８】
第３の実施の形態のメモリモジュールは、モジュール基板に搭載される各半導体記憶装置内に、上記伝搬遅延時間の差を調整するための容量部を設ける例である。
【００２９】
まず、モジュール基板に搭載される半導体記憶装置について図面を用いて簡単に説明する。
【００３０】
図６は半導体記憶装置の一構成例を示すブロック図である。なお、図６はＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）の一構成例を示している。
【００３１】
図６に示すように、半導体記憶装置１００は、データを格納するための複数のメモリセルから構成されるメモリセルアレイ１０１と、メモリセルに格納されたデータを読み出すための複数のセンスアンプ１０２と、データの書き込み／読み出しを行うメモリセルにアクセスするためのアドレス信号をデコードするロウデコーダ１０３及びカラムデコーダ１０４と、メモリセルに書き込むデータ及びメモリセルから読み出されたデータを一時的に保持するラッチ回路１０５と、ロウデコーダ１０３に供給するロウアドレスを一時的に保持するロウアドレスバッファ１０６と、カラムデコーダ１０４に供給するカラムアドレスを一時的に保持するカラムアドレスバッファ１０７と、半導体記憶装置１００を各種動作モードに設定するために外部から供給される制御コマンドをデコードするコマンドデコーダ１０８と、アドレス信号Ａｄｄｒｅｓｓを用いて設定される、ＣＡＳレイテンシー（Ｌａｔｅｎｃｙ）、バースト長、バーストタイプ等のモード設定情報を保持するモードレジスタ１０９と、メモリセルアレイ１０１に対するデータの書き込み動作及びメモリセルアレイ１０１からのデータの読み出し動作を制御するデータ制御回路１１０と、モードレジスタ１０９の出力信号にしたがって、ロウアドレスバッファ１０６、カラムアドレスバッファ１０７、ロウデコーダ１０３、カラムデコーダ１０４、センスアンプ１０２、データ制御回路１１０等の動作を制御する制御回路１１１と、外部から供給されるクロック信号ＣＫ、／ＣＫ及びＣＫＥ（ＣＫ Ｅｎａｂｌｅ）を用いて半導体記憶装置１００内部の各回路が動作するためのクロックを生成するクロック生成回路１１２と、外部から供給されるデータを受信してラッチ回路１０５へ供給すると共に、ラッチ回路１０５から出力されたデータを外部へ送出するデータ入出力バッファ１１３と、外部から供給されるデータをデータ入出力バッファ１１３で受信するためのタイミング信号、データ入出力バッファ１１３から外部へデータを出力するためのタイミング信号を生成するＤＬＬ（Ｄｉｇｉｔａｌ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１１４とを有する構成である。なお、図６は、８バンク（Ｂａｎｋ０〜７）のメモリセルアレイ１０１を備える半導体記憶装置１００の構成例を示している。図６に示す半導体記憶装置１００には、例えば周知のリフレッシュ動作を制御する回路やバースト動作を制御する回路等、所要の機能を実現するための回路をさらに備えていてもよい。メモリモジュールに搭載される半導体記憶装置は、図６に示した構成に限定されるものではなく、周知のどのような半導体記憶装置であってもよい。
【００３２】
本実施形態の半導体記憶装置は、以下に示す容量アレイ回路をさらに備えた構成である。
【００３３】
図７は本発明の半導体記憶装置が備える容量アレイ回路の一構成例を示すブロック図であり、図８は本発明のメモリモジュールの第３の実施の形態の一構成例を示すブロック図である。図９は図７に示した容量アレイ回路の設定例を示す模式図である。なお、図８（ａ）はアドレス信号配線１に対して負荷容量Ｃｄｉｅを備えた２０台のＤＲＡＭ（全ランク）が縦列接続された様子を示し、図８（ｂ）は制御信号配線２に対して負荷容量Ｃｄｉｅを備えた５台のＤＲＡＭ（１ランク分）が縦列接続された様子を示している。
【００３４】
図７に示すように、容量アレイ回路４０は、容量値が異なる複数の第１容量部４１、第２容量部４２及び第３容量部４３と、第１容量部４１〜第３容量部４３と半導体記憶装置が備える制御信号用の入出力パッド５０とを接続または切断するためのスイッチ部となる複数のＡＦ（Anti-Fuse）回路６０とを備えた構成である。図７は、容量が１ｐＦの３つの第１容量部４１1〜４１3、容量が０．２ｐＦの３つの第２容量部４２1〜４２3、容量が０．１ｐＦの３つの第３容量部４３1〜４３3を備えた例を示している。第１容量部４１1〜４１3は直列に接続され、第２容量部４２1〜４２3は直列に接続され、第３容量部４３1〜４３3は直列に接続されている。また、直列に接続された第１容量部４１1〜４１3と、直列に接続された第２容量部４２1〜４２3と、直列に接続された第３容量部４３1〜４３3とは、並列に接続されている。
【００３５】
第１容量部４１〜第３容量部４３は、例えばトランジスタやダイオード等の拡散層の寄生容量で実現すればよい。通常、半導体記憶装置の入出力パッドにはＥＳＤ（Electro-Static Discharge）保護回路が接続されているため、例えば第１容量部４１〜第３容量部４３として、該ＥＳＤ保護回路と同一の回路を形成し、該回路が備えるトランジスタ等の拡散層の寄生容量を利用すればよい。ＥＳＤ保護回路は、例えば特開２００４−０６３７５４号公報に記載された回路で実現できる。
【００３６】
ＡＦ回路６０は、例えばアンチヒューズ素子を用いて形成すればよい。アンチヒューズ素子は、通常は開放状態にあり、高電圧を印加することで短絡する素子である。アンチヒューズ素子の開放／短絡は、例えば半導体記憶装置のテスト用の制御信号であるＤＦＴ信号を用いて制御すればよい。ＤＦＴ信号は半導体記憶装置がモジュール基板に搭載されている状態でも入出力パッド５０等から入力することが可能であり、上記モードレジスタ１０９へ所定のコードを入力することで半導体記憶装置をテストモードへ移行させた後、ＤＦＴ信号を用いてＡＦ回路６０の開放／短絡を設定すればよい。ＡＦ回路６０は、例えば特開２００３−３１７４９６号公報に記載された構成で実現できる。
【００３７】
図７に示した容量アレイ回路４０は、第１容量部４１〜第３容量部４３をそれぞれ３台備える構成であるため、第１容量部４１〜第３容量部４３毎にそれぞれ２ビットのＤＦＴ信号を用いれば、入出力パッド５０に対する第１容量部４１〜第３容量部４３毎の接続数を制御できる。図７は、ＤＦＴ［１：０］を用いて第１容量部４１1〜４１3の接続数を制御し、ＤＦＴ［３：２］を用いて第２容量部４２1〜４２3の接続数を制御し、ＤＦＴ［５：４］を用いて第３容量部４３1〜４３3の接続数を制御する例を示している。なお、容量アレイ回路４０の構成は、図７に示した構成に限定されるものではなく、所定の容量を持つ複数の容量部と、各容量部に対応する複数のスイッチ部（ＡＦ回路）とを備え、外部からの制御信号により各容量部と制御信号用の入出力パッド５０とを接続または切断できれば、どのような構成でもよい。
【００３８】
本実施形態のメモリモジュールに搭載される半導体記憶装置は、制御信号用の入出力パッド５０毎に上記容量アレイ回路４０を備える。容量アレイ回路４０の容量Ｃａｒｙは、図８（ａ）、（ｂ）に示す４ランク構成のメモリモジュールの場合、半導体記憶装置（ＤＲＡＭ）１台当たりの負荷容量をＣｄｉｅとすると、第１及び第２の実施の形態と同様に、Ｃａｒｙ＝３×Ｃｄｉｅになるように設定する。すなわち、アドレス信号配線の負荷容量と制御信号配線の負荷容量とが一致するように、各容量アレイ回路の容量Ｃａｒｙを（ランク数−１）×Ｃｄｉｅにそれぞれ設定すればよい。
【００３９】
図７に示す容量アレイ回路４０は、容量アレイ回路４０が備える各ＡＦ回路６０の開放／短絡を設定することで、図９に示すように、容量Ｃａｒｙを、０ｐＦ〜３．９ｐＦの範囲において０．１ｐＦ単位で設定できる。
【００４０】
図７に示したように、通常、半導体記憶装置の入出力パッド５０には、パッド自体の寄生容量Ｃ＿ｐａｄ、初段回路（例えば、上記コマンドデコーダ１０８）７０が備えるトランジスタのゲート電極の容量Ｃ＿ｇａｔｅ、ＥＳＤ保護回路８０が備えるトランジスタの寄生容量Ｃ＿ｅｓｄが既に接続されていると考えられる。また、入出力パッド５０と、初段回路７０、ＥＳＤ保護回路８０及び容量アレイ回路４０とを接続する内部配線９０にも寄生容量Ｃ＿ｗｉｒｅがある。したがって、メモリモジュールに搭載する半導体記憶装置の入力容量（負荷容量）は、必ずしも同一であるとは限らず、またモジュール基板に形成されるアドレス信号配線１や制御信号配線２の寄生容量も、長さや太さが異なるために、必ずしも同一であるとは限らない。
【００４１】
本実施形態によれば、メモリモジュールに搭載する各半導体記憶装置に容量アレイ回路４０を備え、各容量アレイ回路４０の容量Ｃａｒｙを制御信号配線２とアドレス信号配線１との負荷容量の差に等しい容量（（ランク数−１）×Ｃｄｉｅ）に設定することで、第１及び第２の実施の形態と同様に、制御信号の伝搬遅延時間が増大して、負荷容量の差に起因して発生するアドレス信号と制御信号の伝搬遅延時間の差を低減できる。さらに、容量アレイ回路４０の容量Ｃａｒｙは、第１の実施の形態や第２の実施の形態よりも、アドレス信号と制御信号の伝搬遅延時間の差がより低減するように微調整できる。したがって、アドレス信号と制御信号のタイミングマージンがさらに向上し、アドレス信号と制御信号のタイミングの不一致に起因する誤動作が防止される。
【００４２】
なお、第１の実施の形態〜第３の実施の形態では、半導体記憶装置として、ランクＲ０〜Ｒ３として用いられる４つのメモリ（ＤＲＡＭ）チップが１つのパッケージに収容された構成例を示しているが、半導体記憶装置は、複数のチップを収容している必要はなく、メモリチップ毎に個別のパッケージに収容された構成でもよい。
【符号の説明】
【００４３】
１ アドレス信号配線
２ 制御信号配線
１０、１１、１２ 容量パッド
２０ ＤＲＡＭ搭載パッド
３０ チップコンデンサ
４０ 容量アレイ回路
４１、４１１〜４１３ 第１容量部
４２、４２１〜４２３ 第２容量部
４３、４３１〜４３３ 第３容量部
５０ 入出力パッド
６０ ＡＦ回路
７０ 初段回路
８０ ＥＳＤ保護回路
９０ 内部配線
１００ 半導体記憶装置
１０１ メモリセルアレイ
１０２ センスアンプ
１０３ ロウデコーダ
１０４ カラムデコーダ
１０５ ラッチ回路
１０６ ロウアドレスバッファ
１０７ カラムアドレスバッファ
１０８ コマンドデコーダ
１０９ モードレジスタ
１１０ データ制御回路
１１１ 制御回路
１１２ クロック生成回路
１１３ データ入出力バッファ
１１４ ＤＬＬ回路
【技術分野】
【０００１】
本発明はメモリモジュール及び該メモリモジュールに搭載される半導体記憶装置に関する。
【背景技術】
【０００２】
近年のパーソナルコンピュータやワークステーションサーバコンピュータ等の情報処理装置では、ＣＰＵによる処理の高速化や処理ビット数の増大に伴って膨大なデータの処理が要求され、必要となる主記憶装置の記憶容量も増大している。そのため、情報処理装置の主記憶装置には、ＳＩＭＭ（Single Inline Memory Module）、ＤＩＭＭ（Dual Inline Memory Module）、あるいはＭＣＰ（Multi Chip Package）等のメモリモジュールが用いられる。
【０００３】
このメモリモジュールのデータ転送速度や信頼性等を向上させる技術として、メモリモジュールとメモリコントローラとを双方向のシリアルインターフェイスで接続し、メモリ制御用のコマンドやデータの転送を可能にするＡＭＢ（Advanced Memory Buffer）が知られている。例えば、特許文献１には、メモリモジュールの入出力端子とメモリモジュールに搭載された各半導体記憶装置に対する制御信号用の配線（以下、制御信号配線と称す）やアドレス信号用の配線（以下、アドレス信号配線と称す）との間に上記ＡＭＢに対応するバッファを備え、メモリモジュールの入出力端子とデータバス用の配線との間に直列・並列変換を行うコンバータを備えた構成が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第９９／００７３４号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００５】
メモリモジュールでは、搭載された複数の半導体記憶装置に対して、ランクと呼ばれる単位でデータが入出力される。例えば４ランクのメモリモジュールでは、搭載された全半導体記憶装置が４つのランクに区分けされ、該ランク単位でメモリコントローラによりデータの書き込み・読み出しが制御される。メモリコントローラは、チップセレクト信号を用いて、データの書き込み・読み出しを行うランクの半導体記憶装置を指定し、該指定した半導体記憶装置に対して所要のコマンドを出力する。すなわち、メモリモジュールに搭載された各半導体記憶装置にはランク単位で制御信号が供給される。ここで、メモリモジュール内では、指定されたランク以外の半導体記憶装置は動作しないため、アドレスバスやデータバスを全ランクで共用することで、メモリモジュールの基板（モジュール基板）に形成する配線数を低減している。
【０００６】
ところで、ＡＭＢ技術を採用したメモリモジュールでは、アドレス信号及び制御信号に対応してそれぞれＡＭＢ用のバッファが設けられる。上述したようにアドレス信号配線は全ランクで共用されるため、図１０（ａ）に示すようにアドレス信号配線１には全ランクの半導体記憶装置が縦列接続される。図１０（ａ）に示す例では、半導体記憶装置としてＤＲＡＭが用いられ、負荷となるＤＲＡＭの数（ＤＲＡＭ負荷数）は２０である。一方、制御信号はランク単位で供給されるため、図１０（ｂ）に示すように制御信号配線２には制御対象のランクの半導体記憶装置のみが縦列接続される。図１０（ｂ）に示す例では、負荷となるＤＲＡＭの数（ＤＲＡＭ負荷数）は５である。なお、図１０（ａ）に示すＲ０〜Ｒ３はランク０〜３を意味し、図１０（ｂ）に示すＲ０はランク０を意味する。また、図１０（ａ）、（ｂ）に示すＢｕｆｆｅｒはＡＭＢ用のバッファであり、Ｒｔｔは信号の反射を低減するための終端抵抗である。図１０（ａ）、（ｂ）は、ランクＲ０〜Ｒ３として用いられる４つのメモリチップ（ＤＲＡＭチップ）が１つのパッケージに収容されたＤＲＡＭ０〜４が、モジュール基板に搭載されたメモリモジュールを例示している。
【０００７】
したがって、アドレス信号配線１と制御信号配線２とでは、各々の配線長がほぼ同一であっても負荷容量が異なり、接続されるＤＲＡＭ負荷数に応じて信号の伝搬遅延時間に差が生じる。特に、縦列接続されたＤＲＡＭのうち、上記ＡＭＢ用のバッファからより遠い位置で接続される後段のＤＲＡＭほど、アドレス信号と制御信号の伝搬遅延時間の差が大きくなる。
【０００８】
例えば、図１１に示すように、バッファに最も近いＤＲＡＭ０に対するアドレス信号の伝搬遅延時間Ｔａ０と制御信号の伝搬遅延時間Ｔｂ０の差と、バッファから最も遠いＤＲＡＭ４に対するアドレス信号の伝搬遅延時間Ｔａ４と制御信号の伝搬遅延時間Ｔｂ４の差とを比べると、Ｔａ０とＴｂ０の差よりもＴａ４とＴｂ４の差が非常に大きいことが分かる。この伝搬遅延時間の差は、メモリモジュールに搭載される各ＤＲＡＭが高速化するほど、その動作に大きく影響するため、メモリモジュールのさらなる高速化を目指す場合に大きな問題となる。すなわち、半導体記憶装置が高速化するほど、伝搬遅延時間の差に伴ってタイミングマージンが低下するため、アドレス信号と制御信号のタイミングの不一致に起因する誤動作の可能性が高くなる。
【０００９】
誤動作を防止するために、例えば最も遅れて到着する信号の伝搬遅延時間を考慮して、ランク毎に各半導体記憶装置の動作タイミングを決定する手法も考えられる。しかしながら、そのような手法は、半導体記憶装置としてクロックに同期して動作するＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）等を用いると、１クロック周期〜数クロック周期の期間で動作を停止させる必要があり、高速化に逆行することになるため、採用し難い。
【課題を解決するための手段】
【００１０】
本発明のメモリモジュールは、データを入出力する単位である複数のランクに区分けされた複数の半導体記憶装置と、
全ランクの前記半導体記憶装置が縦列接続される、外部から入力されたアドレス信号を該半導体記憶装置に供給するための配線であるアドレス信号配線と、
前記ランク単位で前記半導体記憶装置が縦列接続される、外部から入力された制御信号を該半導体記憶装置に供給するための配線である制御信号配線と、
前記制御信号配線と接続された各半導体記憶装置に対応して設けられた、前記半導体記憶装置の入力容量と（ランク数−１）との積に等しい容量を持つ容量部と、
を有することを特徴とする。
【００１１】
上記のようなメモリモジュールでは、アドレス信号配線の負荷容量と制御信号配線の負荷容量との差に等しい、半導体記憶装置の入力容量と（ランク数−１）との積に等しい容量を持つ容量部が、各半導体記憶装置に対応して制御信号配線に設けられているため、制御信号の伝搬遅延時間が増大して、負荷容量の差に起因して発生するアドレス信号と制御信号の伝搬遅延時間の差を低減できる。
【発明の効果】
【００１２】
本発明によれば、アドレス信号と制御信号のタイミングの不一致に起因する誤動作を防止できるメモリモジュールが得られる。
【図面の簡単な説明】
【００１３】
【図１】本発明のメモリモジュールの第１の実施の形態の一構成例を示すブロック図である。
【図２】図１に示した容量パッドの配置例を示す模式図である。
【図３】図１に示した容量パッドの配置例を示す模式図である。
【図４】図１に示した容量パッドの配置例を示す模式図である。
【図５】本発明のメモリモジュールの第２の実施の形態の一構成例を示すブロック図である。
【図６】半導体記憶装置の一構成例を示すブロック図である。
【図７】本発明の半導体記憶装置が備える容量アレイ回路の一構成例を示すブロック図である。
【図８】本発明のメモリモジュールの第３の実施の形態の一構成例を示すブロック図である。
【図９】図７に示した容量アレイ回路の設定例を示す模式図である。
【図１０】背景技術のメモリモジュールにおけるＤＲＡＭの接続例を示す模式図である。
【図１１】図１０に示した配線における信号の伝搬遅延時間を示すグラフである。
【発明を実施するための形態】
【００１４】
次に本発明について図面を用いて説明する。
（第１の実施の形態）
図１は本発明のメモリモジュールの第１の実施の形態の一構成例を示すブロック図であり、図２〜４は図１に示した容量パッドの配置例を示す模式図である。図１（ａ）はアドレス信号配線に対して負荷容量Ｃｄｉｅを備えた２０台のＤＲＡＭ（全ランク）が縦列接続された様子を示し、図１（ｂ）は制御信号配線に対して負荷容量Ｃｄｉｅを備えた５台のＤＲＡＭ（１ランク分）が縦列接続された様子を示している。
【００１５】
図１（ｂ）に示すように、第１の実施の形態のメモリモジュールは、制御信号配線２に複数の容量パッド（Ｐａｄ）１０を接続し、該容量パッド１０と該容量パッドＰａｄが形成された配線層と隣接するプレーン層（例えば、Ｖｄｄプレーン（Ｐｌａｎｅ））間の寄生容量Ｃ＿ｐａｄにより制御信号の伝搬遅延時間を増大させ、アドレス信号と制御信号の伝搬遅延時間の差を低減する例である。容量パッド１０は、例えばモジュール基板に搭載される各ＤＲＡＭに対応して、該ＤＲＡＭの近傍にて、制御信号配線２にそれぞれ接続される。
【００１６】
寄生容量Ｃ＿ｐａｄの値は、容量パッド１０の面積で調整可能であり、例えば図１（ａ）、（ｂ）に示す４ランク構成のメモリモジュールの場合、上述したようにＤＲＡＭ１台当たりの負荷容量をＣｄｉｅとすると、Ｃ＿ｐａｄ＝３×Ｃｄｉｅに設定すればよい。すなわち、アドレス信号配線１の負荷容量と制御信号配線２の負荷容量とが一致するように、（ランク数−１）×Ｃｄｉｅに等しい容量Ｃ＿ｐａｄを持つ容量パッド１０を、各ＤＲＡＭに対応して制御信号配線２にそれぞれ接続すればよい。
【００１７】
なお、図１（ａ）では、１つのアドレス信号配線１に対して全ランクのＤＲＡＭが接続された様子を示しているが、実際のメモリモジュールには複数のアドレス信号配線１が存在し、各アドレス信号配線１に全ランクのＤＲＡＭがそれぞれ接続されている。また、図１（ｂ）では、１つの制御信号配線２に対してランク単位でＤＲＡＭが接続された様子を示しているが、実際のメモリモジュールには複数の制御信号配線２が存在し、各制御信号配線２にランク単位でＤＲＡＭがそれぞれ接続されている。さらに、図１（ａ）、（ｂ）では、ランクＲ０〜Ｒ３として用いられる４つのＤＲＡＭチップが１つのパッケージに収容されたＤＲＡＭ０〜４が、モジュール基板に搭載されたメモリモジュールを例示している。このことは、以下の第２の実施の形態及び第３の実施の形態においても同様である。
【００１８】
図２〜図４に示すように、モジュール基板は、多層基板であり、ＤＲＡＭ等が搭載される表面層（Ｌａｙｅｒ１）と、制御信号配線が形成される配線層（Ｌａｙｅｒ２）と、電源Ｖｄｄを供給するためのＶｄｄプレーン層（Ｌａｙｅｒ３）とを備えている。
【００１９】
図２は、ＤＲＡＭが接続されるＤＲＡＭ搭載パッド２０の近傍で、制御信号配線２上に１つの容量パッド（Ｐａｄ）１０が配置される例を示している。ここで、該容量パッド１０の長さをａ１とし、幅をｂ１とし、配線層（Ｌａｙｅｒ２）とＶｄｄプレーン層（Ｌａｙｅｒ３）間の距離をｈとしたとき、寄生容量Ｃ＿ｐａｄは、εｒ×ε０×（（ａ１×ｂ１）／ｈ）で求めることができる。なお、ε０は真空の誘電率、εｒは配線層（Ｌａｙｅｒ２）とＶｄｄプレーン層（Ｌａｙｅｒ３）間の媒質の比誘電率である。例えば、ａ１＝６．７８ｍｍ、ｂ１＝１ｍｍ、ｈ＝０．０８ｍｍ、εｒ＝４（ガラスエポキシ）とした場合、寄生容量Ｃ＿ｐａｄは、Ｃ＿ｐａｄ＝４×８．８５４×１０-12×（（６．７８×１０-3×１×１０-3）／０．０８×１０-3）＝３ｐＦとなる。
【００２０】
図３は、制御信号配線２上に複数の容量パッド（Ｐａｄ）１１を配置した例を示している。また、図４は、制御信号配線２と並列に複数の容量パッド（Ｐａｄ）１２を接続した例を示している。図３及び図４は、図２に示した容量パッド１０の寄生容量Ｃｐａｄを１０個の容量パッド１１，１２で実現する構成例を示している。
【００２１】
例えば寄生容量Ｃｐａｄを１０個の容量パッド１１で実現する場合、各容量パッド１１の容量はＣ＿ｐａｄ／１０に設定すればよい。図４に示す容量パッド１２についても同様である。
【００２２】
例えば、各容量パッド１１の長さをａ２とし、幅をｂ２とし、配線層（Ｌａｙｅｒ２）とＶｄｄプレーン層（Ｌａｙｅｒ３）間の距離をｈとし、ａ２＝１．３６ｍｍ、ｂ２＝０．５ｍｍ、ｈ＝０．０８ｍｍ、εｒ＝４（ガラスエポキシ）である場合、容量パッド１１の寄生容量Ｃ＿ｐａｄ２は、Ｃ＿ｐａｄ２＝４×８．８５４×１０-12×（（１．３６×１０-3×０．５×１０-3）／０．０８×１０-3）＝０．３ｐＦとなる。
【００２３】
図３及び図４に示す構成では、１つの容量パッド１１（または１２）の面積を図２に示した容量パッド１０よりも小さくすることが可能であり、図２に示した構成に比べて容量パッドを配置するための設計自由度が向上する。なお、図４に示す複数の容量パッド１２に代えて、図２に示した１つの容量パッド１０を制御信号配線２と並列に接続してもよい。
【００２４】
本実施形態のメモリモジュールによれば、アドレス信号配線１の負荷容量と制御信号配線２の負荷容量との差に等しい、半導体記憶装置の入力容量と（ランク数−１）との積に等しい容量を持つ容量パッドが、各半導体記憶装置に対応して制御信号配線２に設けられているため、制御信号の伝搬遅延時間が増大して、負荷容量の差に起因して発生するアドレス信号と制御信号の伝搬遅延時間の差を低減できる。したがって、アドレス信号と制御信号のタイミングマージンが向上し、アドレス信号と制御信号のタイミングの不一致に起因する誤動作が防止される。
（第２の実施の形態）
図５は本発明のメモリモジュールの第２の実施の形態の一構成例を示すブロック図である。図５（ａ）はアドレス信号配線１に対して負荷容量Ｃｄｉｅを備えた２０台のＤＲＡＭ（全ランク）が縦列接続された様子を示し、図５（ｂ）は制御信号配線２に対して負荷容量Ｃｄｉｅを備えた５台のＤＲＡＭ（１ランク分）が縦列接続された様子を示している。
【００２５】
図５（ｂ）に示すように、第２の実施の形態のメモリモジュールは、制御信号配線２と電源Ｖｄｄ間にチップコンデンサ（容量部）３０を挿入し、該チップコンデンサ３０の容量Ｃｃａｐにより制御信号の伝搬遅延時間を増大させ、アドレス信号と制御信号の伝搬遅延時間の差を低減する例である。チップコンデンサ３０は、モジュール基板に搭載された各ＤＲＡＭ近傍において、制御信号配線２と電源ライン間にそれぞれ挿入すればよい。
【００２６】
チップコンデンサ３０の容量Ｃｃａｐの値は、図５（ａ）、（ｂ）に示す４ランク構成のメモリモジュールの場合、ＤＲＡＭ１台当たりの負荷容量をＣｄｉｅとすると、第１の実施の形態と同様に、Ｃｃａｐ＝３×Ｃｄｉｅに設定すればよい。すなわち、アドレス信号配線１の負荷容量と制御信号配線２の負荷容量とが一致するように、（ランク数−１）×Ｃｄｉｅに等しい容量Ｃｃａｐのチップコンデンサ３０を、各ＤＲＡＭに対応して制御信号配線２にそれぞれ接続すればよい。
【００２７】
本実施形態のメモリモジュールによれば、制御信号配線２の負荷容量とアドレス信号配線１の負荷容量との差に等しい、半導体記憶装置の入力容量と（ランク数−１）との積に等しい容量のチップコンデンサ３０を各半導体記憶装置に対応して制御信号配線２に接続することで、第１の実施の形態のメモリモジュールと同様に、制御信号の伝搬遅延時間が増大して、負荷容量の差に起因して発生するアドレス信号と制御信号の伝搬遅延時間の差を低減できる。したがって、アドレス信号と制御信号のタイミングマージンが向上し、アドレス信号と制御信号のタイミングの不一致に起因する誤動作が防止される。
（第３の実施の形態）
上述した第１の実施の形態及び第２の実施の形態では、モジュール基板上の制御信号配線２に容量パッド１０（１１、１２）やチップコンデンサ３０等の容量部を接続することで、アドレス信号と制御信号の伝搬遅延時間の差を低減する手法を示した。
【００２８】
第３の実施の形態のメモリモジュールは、モジュール基板に搭載される各半導体記憶装置内に、上記伝搬遅延時間の差を調整するための容量部を設ける例である。
【００２９】
まず、モジュール基板に搭載される半導体記憶装置について図面を用いて簡単に説明する。
【００３０】
図６は半導体記憶装置の一構成例を示すブロック図である。なお、図６はＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）の一構成例を示している。
【００３１】
図６に示すように、半導体記憶装置１００は、データを格納するための複数のメモリセルから構成されるメモリセルアレイ１０１と、メモリセルに格納されたデータを読み出すための複数のセンスアンプ１０２と、データの書き込み／読み出しを行うメモリセルにアクセスするためのアドレス信号をデコードするロウデコーダ１０３及びカラムデコーダ１０４と、メモリセルに書き込むデータ及びメモリセルから読み出されたデータを一時的に保持するラッチ回路１０５と、ロウデコーダ１０３に供給するロウアドレスを一時的に保持するロウアドレスバッファ１０６と、カラムデコーダ１０４に供給するカラムアドレスを一時的に保持するカラムアドレスバッファ１０７と、半導体記憶装置１００を各種動作モードに設定するために外部から供給される制御コマンドをデコードするコマンドデコーダ１０８と、アドレス信号Ａｄｄｒｅｓｓを用いて設定される、ＣＡＳレイテンシー（Ｌａｔｅｎｃｙ）、バースト長、バーストタイプ等のモード設定情報を保持するモードレジスタ１０９と、メモリセルアレイ１０１に対するデータの書き込み動作及びメモリセルアレイ１０１からのデータの読み出し動作を制御するデータ制御回路１１０と、モードレジスタ１０９の出力信号にしたがって、ロウアドレスバッファ１０６、カラムアドレスバッファ１０７、ロウデコーダ１０３、カラムデコーダ１０４、センスアンプ１０２、データ制御回路１１０等の動作を制御する制御回路１１１と、外部から供給されるクロック信号ＣＫ、／ＣＫ及びＣＫＥ（ＣＫ Ｅｎａｂｌｅ）を用いて半導体記憶装置１００内部の各回路が動作するためのクロックを生成するクロック生成回路１１２と、外部から供給されるデータを受信してラッチ回路１０５へ供給すると共に、ラッチ回路１０５から出力されたデータを外部へ送出するデータ入出力バッファ１１３と、外部から供給されるデータをデータ入出力バッファ１１３で受信するためのタイミング信号、データ入出力バッファ１１３から外部へデータを出力するためのタイミング信号を生成するＤＬＬ（Ｄｉｇｉｔａｌ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１１４とを有する構成である。なお、図６は、８バンク（Ｂａｎｋ０〜７）のメモリセルアレイ１０１を備える半導体記憶装置１００の構成例を示している。図６に示す半導体記憶装置１００には、例えば周知のリフレッシュ動作を制御する回路やバースト動作を制御する回路等、所要の機能を実現するための回路をさらに備えていてもよい。メモリモジュールに搭載される半導体記憶装置は、図６に示した構成に限定されるものではなく、周知のどのような半導体記憶装置であってもよい。
【００３２】
本実施形態の半導体記憶装置は、以下に示す容量アレイ回路をさらに備えた構成である。
【００３３】
図７は本発明の半導体記憶装置が備える容量アレイ回路の一構成例を示すブロック図であり、図８は本発明のメモリモジュールの第３の実施の形態の一構成例を示すブロック図である。図９は図７に示した容量アレイ回路の設定例を示す模式図である。なお、図８（ａ）はアドレス信号配線１に対して負荷容量Ｃｄｉｅを備えた２０台のＤＲＡＭ（全ランク）が縦列接続された様子を示し、図８（ｂ）は制御信号配線２に対して負荷容量Ｃｄｉｅを備えた５台のＤＲＡＭ（１ランク分）が縦列接続された様子を示している。
【００３４】
図７に示すように、容量アレイ回路４０は、容量値が異なる複数の第１容量部４１、第２容量部４２及び第３容量部４３と、第１容量部４１〜第３容量部４３と半導体記憶装置が備える制御信号用の入出力パッド５０とを接続または切断するためのスイッチ部となる複数のＡＦ（Anti-Fuse）回路６０とを備えた構成である。図７は、容量が１ｐＦの３つの第１容量部４１1〜４１3、容量が０．２ｐＦの３つの第２容量部４２1〜４２3、容量が０．１ｐＦの３つの第３容量部４３1〜４３3を備えた例を示している。第１容量部４１1〜４１3は直列に接続され、第２容量部４２1〜４２3は直列に接続され、第３容量部４３1〜４３3は直列に接続されている。また、直列に接続された第１容量部４１1〜４１3と、直列に接続された第２容量部４２1〜４２3と、直列に接続された第３容量部４３1〜４３3とは、並列に接続されている。
【００３５】
第１容量部４１〜第３容量部４３は、例えばトランジスタやダイオード等の拡散層の寄生容量で実現すればよい。通常、半導体記憶装置の入出力パッドにはＥＳＤ（Electro-Static Discharge）保護回路が接続されているため、例えば第１容量部４１〜第３容量部４３として、該ＥＳＤ保護回路と同一の回路を形成し、該回路が備えるトランジスタ等の拡散層の寄生容量を利用すればよい。ＥＳＤ保護回路は、例えば特開２００４−０６３７５４号公報に記載された回路で実現できる。
【００３６】
ＡＦ回路６０は、例えばアンチヒューズ素子を用いて形成すればよい。アンチヒューズ素子は、通常は開放状態にあり、高電圧を印加することで短絡する素子である。アンチヒューズ素子の開放／短絡は、例えば半導体記憶装置のテスト用の制御信号であるＤＦＴ信号を用いて制御すればよい。ＤＦＴ信号は半導体記憶装置がモジュール基板に搭載されている状態でも入出力パッド５０等から入力することが可能であり、上記モードレジスタ１０９へ所定のコードを入力することで半導体記憶装置をテストモードへ移行させた後、ＤＦＴ信号を用いてＡＦ回路６０の開放／短絡を設定すればよい。ＡＦ回路６０は、例えば特開２００３−３１７４９６号公報に記載された構成で実現できる。
【００３７】
図７に示した容量アレイ回路４０は、第１容量部４１〜第３容量部４３をそれぞれ３台備える構成であるため、第１容量部４１〜第３容量部４３毎にそれぞれ２ビットのＤＦＴ信号を用いれば、入出力パッド５０に対する第１容量部４１〜第３容量部４３毎の接続数を制御できる。図７は、ＤＦＴ［１：０］を用いて第１容量部４１1〜４１3の接続数を制御し、ＤＦＴ［３：２］を用いて第２容量部４２1〜４２3の接続数を制御し、ＤＦＴ［５：４］を用いて第３容量部４３1〜４３3の接続数を制御する例を示している。なお、容量アレイ回路４０の構成は、図７に示した構成に限定されるものではなく、所定の容量を持つ複数の容量部と、各容量部に対応する複数のスイッチ部（ＡＦ回路）とを備え、外部からの制御信号により各容量部と制御信号用の入出力パッド５０とを接続または切断できれば、どのような構成でもよい。
【００３８】
本実施形態のメモリモジュールに搭載される半導体記憶装置は、制御信号用の入出力パッド５０毎に上記容量アレイ回路４０を備える。容量アレイ回路４０の容量Ｃａｒｙは、図８（ａ）、（ｂ）に示す４ランク構成のメモリモジュールの場合、半導体記憶装置（ＤＲＡＭ）１台当たりの負荷容量をＣｄｉｅとすると、第１及び第２の実施の形態と同様に、Ｃａｒｙ＝３×Ｃｄｉｅになるように設定する。すなわち、アドレス信号配線の負荷容量と制御信号配線の負荷容量とが一致するように、各容量アレイ回路の容量Ｃａｒｙを（ランク数−１）×Ｃｄｉｅにそれぞれ設定すればよい。
【００３９】
図７に示す容量アレイ回路４０は、容量アレイ回路４０が備える各ＡＦ回路６０の開放／短絡を設定することで、図９に示すように、容量Ｃａｒｙを、０ｐＦ〜３．９ｐＦの範囲において０．１ｐＦ単位で設定できる。
【００４０】
図７に示したように、通常、半導体記憶装置の入出力パッド５０には、パッド自体の寄生容量Ｃ＿ｐａｄ、初段回路（例えば、上記コマンドデコーダ１０８）７０が備えるトランジスタのゲート電極の容量Ｃ＿ｇａｔｅ、ＥＳＤ保護回路８０が備えるトランジスタの寄生容量Ｃ＿ｅｓｄが既に接続されていると考えられる。また、入出力パッド５０と、初段回路７０、ＥＳＤ保護回路８０及び容量アレイ回路４０とを接続する内部配線９０にも寄生容量Ｃ＿ｗｉｒｅがある。したがって、メモリモジュールに搭載する半導体記憶装置の入力容量（負荷容量）は、必ずしも同一であるとは限らず、またモジュール基板に形成されるアドレス信号配線１や制御信号配線２の寄生容量も、長さや太さが異なるために、必ずしも同一であるとは限らない。
【００４１】
本実施形態によれば、メモリモジュールに搭載する各半導体記憶装置に容量アレイ回路４０を備え、各容量アレイ回路４０の容量Ｃａｒｙを制御信号配線２とアドレス信号配線１との負荷容量の差に等しい容量（（ランク数−１）×Ｃｄｉｅ）に設定することで、第１及び第２の実施の形態と同様に、制御信号の伝搬遅延時間が増大して、負荷容量の差に起因して発生するアドレス信号と制御信号の伝搬遅延時間の差を低減できる。さらに、容量アレイ回路４０の容量Ｃａｒｙは、第１の実施の形態や第２の実施の形態よりも、アドレス信号と制御信号の伝搬遅延時間の差がより低減するように微調整できる。したがって、アドレス信号と制御信号のタイミングマージンがさらに向上し、アドレス信号と制御信号のタイミングの不一致に起因する誤動作が防止される。
【００４２】
なお、第１の実施の形態〜第３の実施の形態では、半導体記憶装置として、ランクＲ０〜Ｒ３として用いられる４つのメモリ（ＤＲＡＭ）チップが１つのパッケージに収容された構成例を示しているが、半導体記憶装置は、複数のチップを収容している必要はなく、メモリチップ毎に個別のパッケージに収容された構成でもよい。
【符号の説明】
【００４３】
１ アドレス信号配線
２ 制御信号配線
１０、１１、１２ 容量パッド
２０ ＤＲＡＭ搭載パッド
３０ チップコンデンサ
４０ 容量アレイ回路
４１、４１１〜４１３ 第１容量部
４２、４２１〜４２３ 第２容量部
４３、４３１〜４３３ 第３容量部
５０ 入出力パッド
６０ ＡＦ回路
７０ 初段回路
８０ ＥＳＤ保護回路
９０ 内部配線
１００ 半導体記憶装置
１０１ メモリセルアレイ
１０２ センスアンプ
１０３ ロウデコーダ
１０４ カラムデコーダ
１０５ ラッチ回路
１０６ ロウアドレスバッファ
１０７ カラムアドレスバッファ
１０８ コマンドデコーダ
１０９ モードレジスタ
１１０ データ制御回路
１１１ 制御回路
１１２ クロック生成回路
１１３ データ入出力バッファ
１１４ ＤＬＬ回路
【特許請求の範囲】
【請求項１】
データを入出力する単位である複数のランクに区分けされた複数の半導体記憶装置と、
全ランクの前記半導体記憶装置が縦列接続される、外部から入力されたアドレス信号を該半導体記憶装置に供給するための配線であるアドレス信号配線と、
前記ランク単位で前記半導体記憶装置が縦列接続される、外部から入力された制御信号を該半導体記憶装置に供給するための配線である制御信号配線と、
前記制御信号配線と接続された各半導体記憶装置に対応して設けられた、前記半導体記憶装置の入力容量と（ランク数−１）との積に等しい容量を持つ容量部と、
を有することを特徴とするメモリモジュール。
【請求項２】
前記容量部は、
前記制御信号配線上に配置されたパッドであることを特徴とする請求項１記載のメモリモジュール。
【請求項３】
前記容量部は、
前記制御信号配線上に配置された複数のパッドであることを特徴とする請求項１記載のメモリモジュール。
【請求項４】
前記容量部は、
前記制御信号配線と並列に接続されたパッドであることを特徴とする請求項１記載のメモリモジュール。
【請求項５】
前記容量部は、
前記制御信号配線と並列に接続された複数のパッドであることを特徴とする請求項１記載のメモリモジュール。
【請求項６】
前記容量部は、
チップコンデンサであることを特徴とする請求項１記載のメモリモジュール。
【請求項７】
所定の容量を備えた複数の容量部と、
外部から供給される信号にしたがって前記容量部と制御信号用の入出力パッドとを接続または切断する、各容量部に対応して設けられた複数のスイッチ部と、
を有することを特徴とする半導体記憶装置。
【請求項８】
データを入出力する単位である複数のランクに区分けされた、請求項７記載の複数の半導体記憶装置と、
全ランクの前記半導体記憶装置が縦列接続される、外部から入力されたアドレス信号を該半導体記憶装置に供給するための配線であるアドレス信号配線と、
前記ランク単位で前記半導体記憶装置が縦列接続される、外部から入力された制御信号を該半導体記憶装置に供給するための配線である制御信号配線と、
を有し、
前記容量部の全容量が、
前記半導体記憶装置の入力容量と（ランク数−１）との積に等しい容量に設定されたことを特徴とするメモリモジュール。
【請求項１】
データを入出力する単位である複数のランクに区分けされた複数の半導体記憶装置と、
全ランクの前記半導体記憶装置が縦列接続される、外部から入力されたアドレス信号を該半導体記憶装置に供給するための配線であるアドレス信号配線と、
前記ランク単位で前記半導体記憶装置が縦列接続される、外部から入力された制御信号を該半導体記憶装置に供給するための配線である制御信号配線と、
前記制御信号配線と接続された各半導体記憶装置に対応して設けられた、前記半導体記憶装置の入力容量と（ランク数−１）との積に等しい容量を持つ容量部と、
を有することを特徴とするメモリモジュール。
【請求項２】
前記容量部は、
前記制御信号配線上に配置されたパッドであることを特徴とする請求項１記載のメモリモジュール。
【請求項３】
前記容量部は、
前記制御信号配線上に配置された複数のパッドであることを特徴とする請求項１記載のメモリモジュール。
【請求項４】
前記容量部は、
前記制御信号配線と並列に接続されたパッドであることを特徴とする請求項１記載のメモリモジュール。
【請求項５】
前記容量部は、
前記制御信号配線と並列に接続された複数のパッドであることを特徴とする請求項１記載のメモリモジュール。
【請求項６】
前記容量部は、
チップコンデンサであることを特徴とする請求項１記載のメモリモジュール。
【請求項７】
所定の容量を備えた複数の容量部と、
外部から供給される信号にしたがって前記容量部と制御信号用の入出力パッドとを接続または切断する、各容量部に対応して設けられた複数のスイッチ部と、
を有することを特徴とする半導体記憶装置。
【請求項８】
データを入出力する単位である複数のランクに区分けされた、請求項７記載の複数の半導体記憶装置と、
全ランクの前記半導体記憶装置が縦列接続される、外部から入力されたアドレス信号を該半導体記憶装置に供給するための配線であるアドレス信号配線と、
前記ランク単位で前記半導体記憶装置が縦列接続される、外部から入力された制御信号を該半導体記憶装置に供給するための配線である制御信号配線と、
を有し、
前記容量部の全容量が、
前記半導体記憶装置の入力容量と（ランク数−１）との積に等しい容量に設定されたことを特徴とするメモリモジュール。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−８６８４（Ｐ２０１２−８６８４Ａ）
【公開日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願番号】特願２０１０−１４２４３７（Ｐ２０１０−１４２４３７）
【出願日】平成２２年６月２３日（２０１０．６．２３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願日】平成２２年６月２３日（２０１０．６．２３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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