レギュレータ回路
【課題】集積回路のピン端子数と外付け部品点数が削減され、集積回路内のアナログ回路への電源配信をローノイズでかつ安定的に供給可能なレギュレータ回路を提供する。
【解決手段】基準電圧ＶＲを発生する基準電圧発生器１０と、出力電圧ＶＯを発生する被制御電圧発生器１６と、基準電圧発生器１０および被制御電圧発生器１６に接続され、基準電圧発生器１０から供給された基準電圧ＶＲと、被制御電圧発生器１６からフィードバックされた出力電圧ＶＯとを比較するウィンドコンパレータ１２と、ウィンドコンパレータ１２に接続され、出力電圧ＶＯと基準電圧ＶＲとの差分電圧に応じた可変出力信号を被制御電圧発生器１６に供給する制御部１４とを備え、被制御電圧発生器１６は、出力電圧ＶＯの値が基準電圧ＶＲの値に等しくなるまで、可変出力信号に応じて可変の出力電圧ＶＯをウィンドコンパレータ１２にフィードバックする。
【解決手段】基準電圧ＶＲを発生する基準電圧発生器１０と、出力電圧ＶＯを発生する被制御電圧発生器１６と、基準電圧発生器１０および被制御電圧発生器１６に接続され、基準電圧発生器１０から供給された基準電圧ＶＲと、被制御電圧発生器１６からフィードバックされた出力電圧ＶＯとを比較するウィンドコンパレータ１２と、ウィンドコンパレータ１２に接続され、出力電圧ＶＯと基準電圧ＶＲとの差分電圧に応じた可変出力信号を被制御電圧発生器１６に供給する制御部１４とを備え、被制御電圧発生器１６は、出力電圧ＶＯの値が基準電圧ＶＲの値に等しくなるまで、可変出力信号に応じて可変の出力電圧ＶＯをウィンドコンパレータ１２にフィードバックする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レギュレータ回路に関し、特に、ローノイズ電源が必要とされる回路の電源レギュレータ回路（以下レギュレータ回路と略する）に関する。
【背景技術】
【０００２】
従来、ダイオードやバイポーラトランジスタを使用したバンドギャップ型のレギュレータ回路が一般的に使用されている。このようなバンドギャップ型のレギュレータ回路は、製造ばらつきがあっても電源電圧のばらつきが小さいので、安定した電源電圧が得られる（例えば、特許文献１および特許文献２参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０６−３０９０５２号公報
【特許文献２】特開２０００−３３９０４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一方、バンドギャップ型のレギュレータ回路は、発生する雑音電圧の値が大きい。このため、発生した雑音電圧の除去のために、大容量のバイパスコンデンサを必要とする。したがって、集積化する場合、余分なピン端子と、このピン端子に外部接続するバイパスコンデンサとを必要とする。このような構造は、集積回路の小型化・ピン端子数の削減化を図る上で、好ましいことではない。
【０００５】
また、１個の基準電圧を集積回路内の複数のレギュレータ回路、或いは電流ブースターバッファなどに供給する場合、相対的に長い距離の配線を介して、基準電圧をアナログ電圧で供給する必要がある。しかしながら、このとき、相対的に長い距離の配線のために、途中でノイズが混入し、電圧降下などが生じ易い。特に、受信機の局部発振回路は、電源のノイズに非常に敏感であるため、ローノイズ電源が必要とされる。
【０００６】
本発明の目的は、集積回路のピン端子数と外付け部品点数が削減され、集積回路内のアナログ回路への電源配信をローノイズでかつ安定的に供給可能なレギュレータ回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、基準電圧を発生する基準電圧発生器と、出力電圧を発生する被制御電圧発生器と、前記基準電圧発生器および前記被制御電圧発生器に接続され、前記基準電圧発生器から供給された前記基準電圧と、前記被制御電圧発生器からフィードバックされた前記出力電圧とを比較するウィンドコンパレータと、前記ウィンドコンパレータに接続され、前記出力電圧と前記基準電圧との差分電圧に応じた可変出力信号を前記被制御電圧発生器に供給する制御部とを備え、前記被制御電圧発生器は、前記出力電圧の値が前記基準電圧の値に等しくなるまで、前記可変出力信号に応じて可変の前記出力電圧を前記ウィンドコンパレータにフィードバックするレギュレータ回路が提供される。
【０００８】
本発明の他の態様によれば、基準電圧を発生する基準電圧発生器と、バッファ出力電圧を発生する電流ブーストバッファと、前記基準電圧発生器および前記電流ブーストバッファに接続され、前記基準電圧発生器から供給された前記基準電圧と、前記電流ブーストバッファからフィードバックされた前記バッファ出力電圧とを比較するウィンドコンパレータと、前記ウィンドコンパレータに接続され、前記バッファ出力電圧と前記基準電圧との差分電圧に応じた可変出力信号を出力する制御部と、前記制御部に接続され、前記可変出力信号に応じて可変の出力電圧を前記電流ブーストバッファに供給する被制御電圧発生器とを備え、前記電流ブーストバッファは、前記バッファ出力電圧の値が前記基準電圧の値に等しくなるまで、前記可変出力信号に応じて可変の前記バッファ出力電圧を前記ウィンドコンパレータにフィードバックするレギュレータ回路が提供される。
【発明の効果】
【０００９】
本発明によれば、集積回路のピン端子数と外付け部品点数が削減され、集積回路内のアナログ回路への電源配信をローノイズでかつ安定的に供給可能なレギュレータ回路を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施の形態に係るレギュレータ回路の模式的回路ブロック構成図。
【図２】本発明の第１の実施の形態に係るレギュレータ回路の具体的な回路構成図。
【図３】本発明の第１の実施の形態に係るレギュレータ回路において、（ａ）ウィンドコンパレータの入出力伝達特性例、（ｂ）ＮＯＲゲートの入出力特性例。
【図４】本発明の第１の実施の形態に係るレギュレータ回路において、（ａ）クロックＣＬＫ入力の動作タイミング波形例、（ｂ）アップカウント動作における出力電圧ＶＯの動作タイミング波形例、（ｃ）ＮＯＲゲート出力の動作タイミング波形例。
【図５】本発明の第１の実施の形態に係るレギュレータ回路において、被制御電圧発生器（ＶＧＥＮ）の被制御電圧発生用可変抵抗器（ＶＡＲ−Ｒ）の模式的回路構成図。
【図６】本発明の第１の実施の形態に係るレギュレータ回路において、定電流源を使用した被制御電圧発生器（ＶＧＥＮ）の模式的回路構成図。
【図７】本発明の第１の実施の形態に係るレギュレータ回路において、被制御電圧発生器（ＶＧＥＮ）の具体的な回路構成例。
【図８】本発明の第１の実施の形態に係るレギュレータ回路において、被制御電圧発生器（ＶＧＥＮ）の特性例。
【図９】本発明の第１の実施の形態に係るレギュレータ回路において、アップカウント動作およびダウンカウント動作によるレギュレータ動作の説明図。
【図１０】本発明の第２の実施の形態に係るレギュレータ回路の模式的回路ブロック構成図。
【図１１】本発明の第２の実施の形態に係るレギュレータ回路の具体的な回路構成図。
【発明を実施するための形態】
【００１１】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各回路素子の平面寸法の関係、配置、大きさ等は現実のものとは異なることに留意すべきである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１２】
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各回路素子の配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１３】
（第１の実施の形態）
本発明の第１の実施の形態に係るレギュレータ回路の模式的回路ブロック構成は、図１に示すように表される。
【００１４】
第１の実施の形態に係るレギュレータ回路１は、図１に示すように、基準電圧ＶＲを発生する基準電圧発生器（ＶＲＥＦ）１０と、出力電圧ＶＯを発生する被制御電圧発生器（ＶＧＥＮ）１６と、基準電圧発生器（ＶＲＥＦ）１０および被制御電圧発生器（ＶＧＥＮ）１６に接続され、基準電圧発生器（ＶＲＥＦ）１０から供給された基準電圧ＶＲと、被制御電圧発生器（ＶＧＥＮ）１６からフィードバックされた出力電圧ＶＯとを比較するウィンドコンパレータ（ＣＯＭＰ）１２と、ウィンドコンパレータ（ＣＯＭＰ）１２に接続され、出力電圧ＶＯと基準電圧ＶＲとの差分電圧に応じた可変出力信号を被制御電圧発生器（ＶＧＥＮ）１６に供給する制御部（ＣＯＮＴ）１４とを備える。
【００１５】
被制御電圧発生器１６は、出力電圧ＶＯの値が基準電圧ＶＲの値に等しくなるまで、可変出力信号に応じて可変の出力電圧ＶＯをウィンドコンパレータ１２にフィードバックする。
【００１６】
基準電圧発生器１０は、バンドギャップダイオードなどにより構成され、その安定した出力である基準電圧ＶＲは、ウィンドコンパレータ１２の基準電圧として供給される。また、ウィンドコンパレータ１２には、図１に示すように、被制御電圧発生器１６の出力電圧ＶＯも入力される。
【００１７】
ウィンドコンパレータ１２において、最終目的の出力電圧ＶＯは、基準電圧ＶＲと比較される。出力電圧ＶＯと基準電圧ＶＲとの差分電圧は、ウィンドコンパレータ１２から制御部１４に供給される。
【００１８】
制御部１４は、出力電圧ＶＯと基準電圧ＶＲとの差分電圧に応じた可変出力信号を被制御電圧発生器１６に供給する。
【００１９】
被制御電圧発生器１６は、制御部１４から供給される可変出力信号に応じて、内部の可変直列抵抗Ｒｓの値を変更して、可変の出力電圧ＶＯを出力する。
【００２０】
出力電圧ＶＯは、ウィンドコンパレータ１２の入力にフィードバックされる。この動作は、可変の出力電圧ＶＯの値が最終的に基準電圧ＶＲの値に等しくなる、ＶＲ＝ＶＯになるまで継続する。
【００２１】
第１の実施の形態に係るレギュレータ回路１において、被制御電圧発生器１６の出力電圧ＶＯは安定化されているが、電流駆動能力が低い。このため、被制御電圧発生器１６の出力に電流ブーストバッファ１８1を接続して、電流駆動能力を上昇させることができる。
【００２２】
電流ブーストバッファ１８1は、図２に示すように、電流ブーストバッファアンプ３４によって構成される。
【００２３】
ここで、電流ブーストバッファ（ＢＵＦ）１８1に並列に他の電流ブーストバッファ（ＢＵＦ）１８2〜〜１８nを備えていても良い。このように複数の電流ブーストバッファ（ＢＵＦ）１８2〜〜１８nを備えることで、集積回路内の複数のアナログ回路へ、高電流駆動による電源配信が可能となる。
【００２４】
第１の実施の形態に係るレギュレータ回路１の具体的な回路構成は、図２に示すように表される。
【００２５】
基準電圧発生器１０においては、温度変動、電源変動、集積回路の製造工程に伴うプロセス変動に強いバンドギャップダイオード（図示省略）を使用している。この結果、基準電圧発生器１０は、安定な基準電圧ＶＲを発生することができる。
【００２６】
図２に示すように、この基準電圧ＶＲを抵抗Ｒ１４、Ｒ１５、Ｒ１６で分割し、基準電圧Ｖ１および基準電圧Ｖ２を得る。ここで、Ｖ１＝ＶＲ×（Ｒ１４／Ｒｔ）、Ｖ２＝ＶＲ×｛（Ｒ１４＋Ｒ１５）／Ｒｔ｝で表される。また、Ｒｔ＝Ｒ１４＋Ｒ１５＋Ｒ１６で表される。
【００２７】
また、第１の実施の形態に係るレギュレータ回路１においては、ウィンドコンパレータ１２は、基準電圧ＶＲから得られた基準電圧Ｖ２と出力電圧ＶＯを比較するコンパレータ２０と、基準電圧ＶＲから得られた基準電圧Ｖ１と出力電圧ＶＯを比較するコンパレータ２２とを備える。ここで、基準電圧Ｖ２と基準電圧Ｖ１の差電圧ΔＶ＝Ｖ２−Ｖ１は、ウィンドコンパレータ１２を非動作状態とするウインド幅である。
【００２８】
ここで、基準電圧Ｖ１と基準電圧Ｖ２の差電圧ΔＶ＝Ｖ２−Ｖ１の範囲は、ウィンドコンパレータ１２が非動作状態となる不感地帯である。この差電圧ΔＶ＝Ｖ２−Ｖ１は、被制御電圧発生器１６の出力電圧ＶＯをウィンドコンパレータ１２の入力にフィードバックするフィードバックループにおいて、フィードバックループの収束する、落ち着く場所として使用される。
【００２９】
ここで、基準電圧Ｖ１と基準電圧Ｖ２の差電圧ΔＶの値は、小さすぎるとフィードバックループがハンチングを起こして発振する可能性がある。逆に、差電圧ΔＶの値が大きすぎると、電圧精度が悪くなる。このため、発振しない程度に差電圧ΔＶの値を小さく設定する必要がある。
【００３０】
ウィンドコンパレータ１２は、さらに、ＮＯＲゲート２４と、ＯＲゲート２６とを備える。
【００３１】
ウィンドコンパレータ１２では、基準電圧Ｖ１と基準電圧Ｖ２を基準とし、これらの値とフィードバックされる出力電圧ＶＯの値を比較する。
【００３２】
出力電圧ＶＯの細かい変動に対して、敏感になり過ぎないように、不感地帯には、ヒステリシスを設けた方がなお好ましい。
【００３３】
コンパレータ２０の出力Ｕ２は、出力電圧ＶＯと基準電圧Ｖ２の大小の比較結果を表し、コンパレータ２２の出力Ｕ３は、出力電圧ＶＯとＶ１の大小の比較結果を表す。
【００３４】
コンパレータ２０の出力Ｕ２とコンパレータ２２の出力Ｕ３で、極性は、逆特性で動作する。すなわち、コンパレータ２０の出力Ｕ２は、基準電圧Ｖ２に対し、同相出力、つまり出力電圧ＶＯが基準電圧Ｖ２を超える（ＶＯ＞Ｖ２）と、ハイレベルを出力する。出力電圧ＶＯが基準電圧Ｖ２よりも低い（ＶＯ＜Ｖ２）と、出力Ｕ２は、ローレベルを出力する。
【００３５】
一方、コンパレータ２２の出力Ｕ３は、基準電圧Ｖ１に対し、逆相出力、つまり出力電圧ＶＯが基準電圧Ｖ１を超える（ＶＯ＞Ｖ１）と、ローレベルを出力する。出力電圧ＶＯが基準電圧Ｖ１より低い（ＶＯ＜Ｖ１）と、出力Ｕ３は、ハイレベルを出力する。
【００３６】
これらの特性を利用して、第１の実施の形態に係るレギュレータ回路１において、出力電圧ＶＯを変化させた場合のウィンドコンパレータ１２の入出力伝達特性例は、図３（ａ）に示すように表され、ＮＯＲゲート２４の入出力特性例は、図３（ｂ）に示すように表される。
【００３７】
図３（ａ）から明らかなように、コンパレータ２０の出力Ｕ２およびコンパレータ２２の出力Ｕ３は、差電圧ΔＶ＝Ｖ２−Ｖ１で表される入力電圧範囲内で、不感地帯が作られる。図３（ｂ）から明らかなように、この差電圧ΔＶ＝Ｖ２−Ｖ１の入力電圧範囲内で、ＮＯＲゲート２４の出力Ｕ４は、ハイレベルとなる。
【００３８】
また、第１の実施の形態に係るレギュレータ回路１においては、制御部１４は、複数ビットを出力するアップ・ダウンカウンタ２８と、アップ・ダウンカウンタ２８に接続され、複数ビットをデコードして被制御電圧発生器１６の可変直列抵抗Ｒｓを選択するセレクタ３０とを備えていても良い。
【００３９】
また、第１の実施の形態に係るレギュレータ回路１においては、図２の拡張出力ラインＲＥで示されるように、アップ・ダウンカウンタ２８の出力に、セレクタ３０と並列に１つ以上の別のセレクタを備えていても良い。このように、拡張出力ラインＲＥを用いて、セレクタ３０と並列に１つ以上の別のセレクタおよび１つ以上の別の被制御電圧発生器１６を配置することによって、複数のレギュレータ回路を構成することができる。このように、複数のレギュレータを構成することによって、集積回路内の複数のアナログ回路への電源配信をローノイズでかつ安定的に供給することが可能となる。
【００４０】
被制御電圧発生器用可変抵抗器３２の出力電圧ＶＯは、コンパレータ２０とコンパレータ２２にフィードバックされて、一連のフィードバックループが完成する。また、電流ブーストバッファ（ＢＵＦ）１８1〜１８nを用いれば、大電流が得られる。
【００４１】
電源部分を多数の回路に分配するには、図１に示すように、複数の電流ブーストバッファ（ＢＵＦ）１８1〜１８nを用いても良い。しかし、あまり距離が離れていると、ノイズが乗ったり、電圧降下を起こす可能性があるので、第１の実施の形態に係るレギュレータ回路１においては、ロジック制御部分から分配を行っている。
【００４２】
すなわち、セレクタ３０と被制御電圧発生器用可変抵抗器３２からなる電圧発生源および電流ブーストバッファ（ＢＵＦ）１８1〜１８nを別系統に有し、その制御をアップ・ダウンカウンタ２８の多数ビット出力で行う、マスタースレーブ方式で拡張を図るようにしている。
【００４３】
図２の拡張出力ラインＲＥが制御データラインを表す。このラインは、ロジック回路内に形成されるため、ノイズや電圧降下などの影響は一切ない。したがって、任意の位置に別に安定化電源を設けることができる。
【００４４】
その先をさらに電流ブーストバッファ（ＢＵＦ）１８1〜１８nを用いて分配しても良い。
【００４５】
制御部（ＣＯＮＴ）１４は、アップ・ダウンカウンタ２８と、セレクタ３０とを備える。
【００４６】
もしも出力電圧ＶＯが不感地帯の範囲外にあれば、アップ・ダウンカウンタ２８は、クロックＣＬＫを受信してカウントを開始する。カウントの方向は、アップ・ダウンカウンタ２８のＵＰ／ＤＮのレベルで決定される。すなわち、もしもＵＰ／ＤＮがハイレベルであるならばアップカウントを行い、ＵＰ／ＤＮがローレベルであるならば、ダウンカウントを行う。
【００４７】
アップ・ダウンカウンタ２８のＵＰ／ＤＮは、コンパレータ２２の出力Ｕ３に接続されているので、スタート時点が不感地帯よりも低い方にあれば、ＵＰ／ＤＮはハイレベルにあるので、アップカウントを行う。スタート時点が不感地帯よりも高い方にあれば、ＵＰ／ＤＮはローレベルにあるので、不感地帯の上からカウントを開始するダウンカウントとなる。
【００４８】
第１の実施の形態に係るレギュレータ回路１において、クロックＣＬＫ入力の波形例は図４（ａ）に示すように表され、出力電圧ＶＯの動作波形例は図４（ｂ）に示すように表され、ＮＯＲゲート２４の出力Ｕ４の動作波形例は図４（ｃ）に示すように表される。
【００４９】
図４（ｂ）に示す例では、低いほうからアップカウント動作を行っているので、出力電圧ＶＯはクロック信号ＣＬＫに従い増加する。
【００５０】
時刻ｔ１において、出力電圧ＶＯの値が不感地帯の範囲内に入ると、ＮＯＲゲート２４の出力Ｕ４がハイレベルとなり、ＯＲゲート２６が閉じられる。この結果、アップ・ダウンカウンタ２８へのクロック供給が停止し、その時の出力電圧ＶＯの値が出力電圧ＶＯとして保持される。これが、求める出力電圧ＶＯである。バランスが崩れて、出力電圧ＶＯの値が不感地帯の範囲から外れると、同様の動作を不感地帯に入るまで繰り返す。
【００５１】
尚、第１の実施の形態に係るレギュレータ回路１においては、アップ・ダウンカウンタ２８を適用しているが、動作開始時に必ずリセットが掛かるのであれば、単にアップカウンタ若しくはダウンカウンタを適用することも可能である。
【００５２】
アップ・ダウンカウンタ２８の出力は、多数ビット構成の信号形式を有する。第１の実施の形態に係るレギュレータ回路１においては、例として５ビットを使用しているが、このビット幅は任意に変更可能である。
【００５３】
５ビットデータは、セレクタ３０において、２5＝３２本のラインにデコードされる。どのラインを選択するかはデコード値で決定される。例えば、コードが（０００００）であるならば、デコード値は、ゼロが選択される。
【００５４】
第１の実施の形態に係るレギュレータ回路１において、被制御電圧発生器１６は、可変直列抵抗Ｒｓを備え、制御部１４から供給される可変出力信号に応じて、可変直列抵抗Ｒｓの値を変更して、可変の出力電圧ＶＯを発生する。
【００５５】
第１の実施の形態に係るレギュレータ回路１において、被制御電圧発生器（ＶＧＥＮ）１６の被制御電圧発生用可変抵抗器（ＶＡＲ−Ｒ）３２の模式的回路構成は、図５に示すように、電源電圧ＶＤＤのハイレベル側Ｈと接地電位のローレベル側Ｌ間に直列接続されたｎ個の抵抗Ｒからなる可変直列抵抗Ｒｓと、ｎ個の抵抗Ｒのそれぞれの接続数を切り替えるスイッチＳ０〜Ｓｎとを備える。
【００５６】
セレクタ３０の出力は、被制御電圧発生器用可変抵抗器３２に接続され、被制御電圧発生用可変抵抗器（ＶＡＲ−Ｒ）３２の出力からは、出力電圧ＶＯが得られる。
【００５７】
被制御電圧発生器用可変抵抗器３２は、図５に示すように、可変直列抵抗Ｒｓが細かく分割された構成を備え、その選択をセレクタ３０で行っている。可変直列抵抗Ｒｓの分割数によって、アップ・ダウンカウンタ２８の出力ビット数が決定される。すなわち、分割数が多いほど、より細かく電圧制御が可能となる。
【００５８】
出力電圧ＶＯの分解能をさらに向上するためには、電源電圧ＶＤＤと接地電位間において、被制御電圧発生器用可変抵抗器３２に直列接続される抵抗Ｒ８と抵抗Ｒ１０を用いて、電圧のオフセットを掛けても良い。すなわち、同一制御ビット数であっても狭い電圧範囲の制御を行えば、出力電圧ＶＯの分解能が高くなるからである。
【００５９】
第１の実施の形態に係るレギュレータ回路１において、定電流源Ｉｃを使用した被制御電圧発生器１６の模式的回路構成は、図６に示すように表される。
【００６０】
第１の実施の形態に係るレギュレータ回路１において、さらに、リップル除去率や出力電圧ＶＯの分解能を上げるため、抵抗Ｒ８の代わりに、図６に示すような定電流源Ｉｃを使用しても良い。
【００６１】
被制御電圧発生器１６は、図６に示すように、被制御電圧発生器用可変抵抗器３２と、被制御電圧発生器用可変抵抗器３２の可変直列抵抗Ｒｓに接続された定電流源Ｉｃとを備え、出力電圧ＶＯは、定電流源Ｉｃの電流値と可変直列抵抗Ｒｓの値の積で得られる。
【００６２】
第１の実施の形態に係るレギュレータ回路１において、被制御電圧発生器１６の具体的な回路構成例は、図７に示すように、電源電圧ＶＤＤにソースが接続され、かつゲート・ドレイン間が短絡された定電流用ｐＭＯＳＦＥＴＭ２と、ドレインが定電流用ｐＭＯＳＦＥＴＭ２のドレインに接続され、ソースが可変直列抵抗Ｒｓに接続されたｎＭＯＦＥＴＭ４と、電源電圧ＶＤＤにソースが接続され、かつゲートが定電流用ｐＭＯＳＦＥＴＭ２のゲートに接続されたｐＭＯＳＦＥＴＭ１と、ドレインがｐＭＯＳＦＥＴＭ１のドレインに接続され、ソースが接地電位に接続されたｎＭＯＦＥＴＭ３とを備える。
【００６３】
ここで、出力電圧ＶＯは、ｐＭＯＳＦＥＴＭ１のドレインおよびＭＯＳＦＥＴＭ１のドレインの共通接続点から得られる。また、可変直列抵抗Ｒｓは、ｎＭＯＦＥＴＭ４のソースと接地電位との間に接続されている。
【００６４】
定電流用ｐＭＯＳＦＥＴＭ２によって供給され、可変直列抵抗Ｒｓを導通する電流をＩＤ、ｎＭＯＦＥＴＭ３の閾値電圧をＶｔｈ２、ｎＭＯＦＥＴＭ４の閾値電圧をＶｔｈ１とすると、出力電圧ＶＯ＝Ｖｔｈ１＋Ｖｔｈ２＝Ｖｔｈ１＋ＲｓＩＤが得られる。
【００６５】
第１の実施の形態に係るレギュレータ回路１において、被制御電圧発生器１６の特性例は、図８に示すように、出力電圧ＶＯは可変直列抵抗Ｒｓに比例する関係が得られる。
【００６６】
第１の実施の形態に係るレギュレータ回路１において、電源電圧ＶＤＤと出力電圧ＶＯの関係は、図９に示すように表される。図９において、ダウンカウント動作の場合には、例えば、２．２Ｖの初期値から矢印Ｄで示されるようにダウンカウント動作によって徐々に所望の１．８Ｖの出力電圧ＶＯに漸近する。一方、図９において、アップカウント動作の場合には、例えば、１．５Ｖの初期値から矢印Ｕで示されるようにアップカウント動作によって徐々に所望の１．８Ｖの出力電圧ＶＯに漸近する。
【００６７】
被制御電圧発生器用可変抵抗器３２の入力電圧としては、電源電圧ＶＤＤを直接使用しても良い。
【００６８】
定電流源Ｉｃは、必要なＤＣ電流を流しながら交流成分に対して高いインピーダンスを有するため、多少の電源電圧変動に対しても電流値は安定している。したがって、抵抗Ｒ８の代わりに、図６に示すような定電流源Ｉｃを使用する場合には、出力電圧ＶＯの分解能を減らしても良いので、アップ・ダウンカウンタ２８の出力制御ビット数を減らしても良い。
【００６９】
第１の実施の形態によれば、集積回路の端子数と外付け部品点数が削減化され、集積回路内のアナログ回路への電源配信をローノイズでかつ安定的に供給可能なレギュレータ回路を提供することができる。
【００７０】
（第２の実施の形態）
第２の実施の形態に係るレギュレータ回路の模式的回路ブロック構成は、図１０に示すように表され、具体的な回路構成は、図１１に示すように表される。
【００７１】
第２の実施の形態に係るレギュレータ回路１は、図１０および図１１に示すように、基準電圧ＶＲを発生する基準電圧発生器(ＶＲＥＦ)１０と、バッファ出力電圧ＶＯＵＴ１を発生する電流ブーストバッファ（ＢＵＦ）１８1と、基準電圧発生器(ＶＲＥＦ)１０および電流ブーストバッファ（ＢＵＦ）１８1に接続され、基準電圧発生器(ＶＲＥＦ)１０から供給された基準電圧ＶＲと、電流ブーストバッファ（ＢＵＦ）１８1からフィードバックされたバッファ出力電圧ＶＯＵＴ１とを比較するウィンドコンパレータ（ＣＯＭＰ）１２と、ウィンドコンパレータ（ＣＯＭＰ）１２に接続され、バッファ出力電圧ＶＯＵＴ１と基準電圧ＶＲとの差分電圧に応じた可変出力信号を出力する制御部（ＣＯＮＴ）１４と、制御部（ＣＯＮＴ）１４に接続され、可変出力信号に応じて可変の出力電圧ＶＯを電流ブーストバッファ（ＢＵＦ）１８1に供給する被制御電圧発生器（ＶＧＥＮ）１６とを備える。
【００７２】
電流ブーストバッファは（ＢＵＦ）１８1、バッファ出力電圧ＶＯＵＴ１の値が基準電圧ＶＲの値に等しくなるまで、可変出力信号に応じて可変のバッファ出力電圧ＶＯＵＴ１をウィンドコンパレータ（ＣＯＭＰ）１２にフィードバックする。
【００７３】
第２の実施の形態に係るレギュレータ回路１においては、図１０および図１１に示すように、ウィンドコンパレータ１２に、電流ブーストバッファ（ＢＵＦ）１８1の出力ＶＯＵＴ１からフィードバックを掛けることによって、電流ブーストバッファ（ＢＵＦ）１８1を含めた電圧の安定化を図ることができる。その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
【００７４】
第２の実施の形態によれば、集積回路のピン端子数と外付け部品点数が削減され、集積回路内のアナログ回路への電源配信をローノイズでかつ安定的に供給可能なレギュレータ回路を提供することができる。
【００７５】
（その他の実施の形態）
上記のように、本発明は第１〜第２の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００７６】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【００７７】
本発明のレギュレータ回路は、携帯電話、スマートフォン、ＰＤＡ、ポータブル・メディア・プレーヤー、デジタルカメラ、無線ＬＡＮなどのモバイル製品の電源、受信機の局部発振回路など、ローノイズ電源が必要とされる分野に適用可能である。
【符号の説明】
【００７８】
１…レギュレータ回路
１０…基準電圧発生器（ＶＲＥＦ）
１２…ウィンドコンパレータ（ＣＯＭＰ）
１４…制御部（ＣＯＮＴ）
１６…被制御電圧発生器（ＶＧＥＮ）
１８1〜１８n・・・電流ブーストバッファ（ＢＵＦ）
２０、２２…コンパレータ
２４…ＮＯＲゲート
２６…ＯＲゲート
２８…アップ・ダウンカウンタ
３０…セレクタ
３２…被制御電圧発生器用可変抵抗器
３４…電流ブーストバッファアンプ
Ｍ１、Ｍ２、Ｍ３、Ｍ４…ＭＯＳトランジスタ
Ｖｔｈ１、Ｖｔｈ２…閾値電圧
ＶＯ…出力電圧
ＶＯＵＴ、ＶＯＵＴ１〜ＶＯＵＴｎ…バッファ出力電圧
ＶＤＤ…電源電圧
Ｒｓ…可変直列抵抗
【技術分野】
【０００１】
本発明は、レギュレータ回路に関し、特に、ローノイズ電源が必要とされる回路の電源レギュレータ回路（以下レギュレータ回路と略する）に関する。
【背景技術】
【０００２】
従来、ダイオードやバイポーラトランジスタを使用したバンドギャップ型のレギュレータ回路が一般的に使用されている。このようなバンドギャップ型のレギュレータ回路は、製造ばらつきがあっても電源電圧のばらつきが小さいので、安定した電源電圧が得られる（例えば、特許文献１および特許文献２参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０６−３０９０５２号公報
【特許文献２】特開２０００−３３９０４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一方、バンドギャップ型のレギュレータ回路は、発生する雑音電圧の値が大きい。このため、発生した雑音電圧の除去のために、大容量のバイパスコンデンサを必要とする。したがって、集積化する場合、余分なピン端子と、このピン端子に外部接続するバイパスコンデンサとを必要とする。このような構造は、集積回路の小型化・ピン端子数の削減化を図る上で、好ましいことではない。
【０００５】
また、１個の基準電圧を集積回路内の複数のレギュレータ回路、或いは電流ブースターバッファなどに供給する場合、相対的に長い距離の配線を介して、基準電圧をアナログ電圧で供給する必要がある。しかしながら、このとき、相対的に長い距離の配線のために、途中でノイズが混入し、電圧降下などが生じ易い。特に、受信機の局部発振回路は、電源のノイズに非常に敏感であるため、ローノイズ電源が必要とされる。
【０００６】
本発明の目的は、集積回路のピン端子数と外付け部品点数が削減され、集積回路内のアナログ回路への電源配信をローノイズでかつ安定的に供給可能なレギュレータ回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、基準電圧を発生する基準電圧発生器と、出力電圧を発生する被制御電圧発生器と、前記基準電圧発生器および前記被制御電圧発生器に接続され、前記基準電圧発生器から供給された前記基準電圧と、前記被制御電圧発生器からフィードバックされた前記出力電圧とを比較するウィンドコンパレータと、前記ウィンドコンパレータに接続され、前記出力電圧と前記基準電圧との差分電圧に応じた可変出力信号を前記被制御電圧発生器に供給する制御部とを備え、前記被制御電圧発生器は、前記出力電圧の値が前記基準電圧の値に等しくなるまで、前記可変出力信号に応じて可変の前記出力電圧を前記ウィンドコンパレータにフィードバックするレギュレータ回路が提供される。
【０００８】
本発明の他の態様によれば、基準電圧を発生する基準電圧発生器と、バッファ出力電圧を発生する電流ブーストバッファと、前記基準電圧発生器および前記電流ブーストバッファに接続され、前記基準電圧発生器から供給された前記基準電圧と、前記電流ブーストバッファからフィードバックされた前記バッファ出力電圧とを比較するウィンドコンパレータと、前記ウィンドコンパレータに接続され、前記バッファ出力電圧と前記基準電圧との差分電圧に応じた可変出力信号を出力する制御部と、前記制御部に接続され、前記可変出力信号に応じて可変の出力電圧を前記電流ブーストバッファに供給する被制御電圧発生器とを備え、前記電流ブーストバッファは、前記バッファ出力電圧の値が前記基準電圧の値に等しくなるまで、前記可変出力信号に応じて可変の前記バッファ出力電圧を前記ウィンドコンパレータにフィードバックするレギュレータ回路が提供される。
【発明の効果】
【０００９】
本発明によれば、集積回路のピン端子数と外付け部品点数が削減され、集積回路内のアナログ回路への電源配信をローノイズでかつ安定的に供給可能なレギュレータ回路を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施の形態に係るレギュレータ回路の模式的回路ブロック構成図。
【図２】本発明の第１の実施の形態に係るレギュレータ回路の具体的な回路構成図。
【図３】本発明の第１の実施の形態に係るレギュレータ回路において、（ａ）ウィンドコンパレータの入出力伝達特性例、（ｂ）ＮＯＲゲートの入出力特性例。
【図４】本発明の第１の実施の形態に係るレギュレータ回路において、（ａ）クロックＣＬＫ入力の動作タイミング波形例、（ｂ）アップカウント動作における出力電圧ＶＯの動作タイミング波形例、（ｃ）ＮＯＲゲート出力の動作タイミング波形例。
【図５】本発明の第１の実施の形態に係るレギュレータ回路において、被制御電圧発生器（ＶＧＥＮ）の被制御電圧発生用可変抵抗器（ＶＡＲ−Ｒ）の模式的回路構成図。
【図６】本発明の第１の実施の形態に係るレギュレータ回路において、定電流源を使用した被制御電圧発生器（ＶＧＥＮ）の模式的回路構成図。
【図７】本発明の第１の実施の形態に係るレギュレータ回路において、被制御電圧発生器（ＶＧＥＮ）の具体的な回路構成例。
【図８】本発明の第１の実施の形態に係るレギュレータ回路において、被制御電圧発生器（ＶＧＥＮ）の特性例。
【図９】本発明の第１の実施の形態に係るレギュレータ回路において、アップカウント動作およびダウンカウント動作によるレギュレータ動作の説明図。
【図１０】本発明の第２の実施の形態に係るレギュレータ回路の模式的回路ブロック構成図。
【図１１】本発明の第２の実施の形態に係るレギュレータ回路の具体的な回路構成図。
【発明を実施するための形態】
【００１１】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各回路素子の平面寸法の関係、配置、大きさ等は現実のものとは異なることに留意すべきである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１２】
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各回路素子の配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１３】
（第１の実施の形態）
本発明の第１の実施の形態に係るレギュレータ回路の模式的回路ブロック構成は、図１に示すように表される。
【００１４】
第１の実施の形態に係るレギュレータ回路１は、図１に示すように、基準電圧ＶＲを発生する基準電圧発生器（ＶＲＥＦ）１０と、出力電圧ＶＯを発生する被制御電圧発生器（ＶＧＥＮ）１６と、基準電圧発生器（ＶＲＥＦ）１０および被制御電圧発生器（ＶＧＥＮ）１６に接続され、基準電圧発生器（ＶＲＥＦ）１０から供給された基準電圧ＶＲと、被制御電圧発生器（ＶＧＥＮ）１６からフィードバックされた出力電圧ＶＯとを比較するウィンドコンパレータ（ＣＯＭＰ）１２と、ウィンドコンパレータ（ＣＯＭＰ）１２に接続され、出力電圧ＶＯと基準電圧ＶＲとの差分電圧に応じた可変出力信号を被制御電圧発生器（ＶＧＥＮ）１６に供給する制御部（ＣＯＮＴ）１４とを備える。
【００１５】
被制御電圧発生器１６は、出力電圧ＶＯの値が基準電圧ＶＲの値に等しくなるまで、可変出力信号に応じて可変の出力電圧ＶＯをウィンドコンパレータ１２にフィードバックする。
【００１６】
基準電圧発生器１０は、バンドギャップダイオードなどにより構成され、その安定した出力である基準電圧ＶＲは、ウィンドコンパレータ１２の基準電圧として供給される。また、ウィンドコンパレータ１２には、図１に示すように、被制御電圧発生器１６の出力電圧ＶＯも入力される。
【００１７】
ウィンドコンパレータ１２において、最終目的の出力電圧ＶＯは、基準電圧ＶＲと比較される。出力電圧ＶＯと基準電圧ＶＲとの差分電圧は、ウィンドコンパレータ１２から制御部１４に供給される。
【００１８】
制御部１４は、出力電圧ＶＯと基準電圧ＶＲとの差分電圧に応じた可変出力信号を被制御電圧発生器１６に供給する。
【００１９】
被制御電圧発生器１６は、制御部１４から供給される可変出力信号に応じて、内部の可変直列抵抗Ｒｓの値を変更して、可変の出力電圧ＶＯを出力する。
【００２０】
出力電圧ＶＯは、ウィンドコンパレータ１２の入力にフィードバックされる。この動作は、可変の出力電圧ＶＯの値が最終的に基準電圧ＶＲの値に等しくなる、ＶＲ＝ＶＯになるまで継続する。
【００２１】
第１の実施の形態に係るレギュレータ回路１において、被制御電圧発生器１６の出力電圧ＶＯは安定化されているが、電流駆動能力が低い。このため、被制御電圧発生器１６の出力に電流ブーストバッファ１８1を接続して、電流駆動能力を上昇させることができる。
【００２２】
電流ブーストバッファ１８1は、図２に示すように、電流ブーストバッファアンプ３４によって構成される。
【００２３】
ここで、電流ブーストバッファ（ＢＵＦ）１８1に並列に他の電流ブーストバッファ（ＢＵＦ）１８2〜〜１８nを備えていても良い。このように複数の電流ブーストバッファ（ＢＵＦ）１８2〜〜１８nを備えることで、集積回路内の複数のアナログ回路へ、高電流駆動による電源配信が可能となる。
【００２４】
第１の実施の形態に係るレギュレータ回路１の具体的な回路構成は、図２に示すように表される。
【００２５】
基準電圧発生器１０においては、温度変動、電源変動、集積回路の製造工程に伴うプロセス変動に強いバンドギャップダイオード（図示省略）を使用している。この結果、基準電圧発生器１０は、安定な基準電圧ＶＲを発生することができる。
【００２６】
図２に示すように、この基準電圧ＶＲを抵抗Ｒ１４、Ｒ１５、Ｒ１６で分割し、基準電圧Ｖ１および基準電圧Ｖ２を得る。ここで、Ｖ１＝ＶＲ×（Ｒ１４／Ｒｔ）、Ｖ２＝ＶＲ×｛（Ｒ１４＋Ｒ１５）／Ｒｔ｝で表される。また、Ｒｔ＝Ｒ１４＋Ｒ１５＋Ｒ１６で表される。
【００２７】
また、第１の実施の形態に係るレギュレータ回路１においては、ウィンドコンパレータ１２は、基準電圧ＶＲから得られた基準電圧Ｖ２と出力電圧ＶＯを比較するコンパレータ２０と、基準電圧ＶＲから得られた基準電圧Ｖ１と出力電圧ＶＯを比較するコンパレータ２２とを備える。ここで、基準電圧Ｖ２と基準電圧Ｖ１の差電圧ΔＶ＝Ｖ２−Ｖ１は、ウィンドコンパレータ１２を非動作状態とするウインド幅である。
【００２８】
ここで、基準電圧Ｖ１と基準電圧Ｖ２の差電圧ΔＶ＝Ｖ２−Ｖ１の範囲は、ウィンドコンパレータ１２が非動作状態となる不感地帯である。この差電圧ΔＶ＝Ｖ２−Ｖ１は、被制御電圧発生器１６の出力電圧ＶＯをウィンドコンパレータ１２の入力にフィードバックするフィードバックループにおいて、フィードバックループの収束する、落ち着く場所として使用される。
【００２９】
ここで、基準電圧Ｖ１と基準電圧Ｖ２の差電圧ΔＶの値は、小さすぎるとフィードバックループがハンチングを起こして発振する可能性がある。逆に、差電圧ΔＶの値が大きすぎると、電圧精度が悪くなる。このため、発振しない程度に差電圧ΔＶの値を小さく設定する必要がある。
【００３０】
ウィンドコンパレータ１２は、さらに、ＮＯＲゲート２４と、ＯＲゲート２６とを備える。
【００３１】
ウィンドコンパレータ１２では、基準電圧Ｖ１と基準電圧Ｖ２を基準とし、これらの値とフィードバックされる出力電圧ＶＯの値を比較する。
【００３２】
出力電圧ＶＯの細かい変動に対して、敏感になり過ぎないように、不感地帯には、ヒステリシスを設けた方がなお好ましい。
【００３３】
コンパレータ２０の出力Ｕ２は、出力電圧ＶＯと基準電圧Ｖ２の大小の比較結果を表し、コンパレータ２２の出力Ｕ３は、出力電圧ＶＯとＶ１の大小の比較結果を表す。
【００３４】
コンパレータ２０の出力Ｕ２とコンパレータ２２の出力Ｕ３で、極性は、逆特性で動作する。すなわち、コンパレータ２０の出力Ｕ２は、基準電圧Ｖ２に対し、同相出力、つまり出力電圧ＶＯが基準電圧Ｖ２を超える（ＶＯ＞Ｖ２）と、ハイレベルを出力する。出力電圧ＶＯが基準電圧Ｖ２よりも低い（ＶＯ＜Ｖ２）と、出力Ｕ２は、ローレベルを出力する。
【００３５】
一方、コンパレータ２２の出力Ｕ３は、基準電圧Ｖ１に対し、逆相出力、つまり出力電圧ＶＯが基準電圧Ｖ１を超える（ＶＯ＞Ｖ１）と、ローレベルを出力する。出力電圧ＶＯが基準電圧Ｖ１より低い（ＶＯ＜Ｖ１）と、出力Ｕ３は、ハイレベルを出力する。
【００３６】
これらの特性を利用して、第１の実施の形態に係るレギュレータ回路１において、出力電圧ＶＯを変化させた場合のウィンドコンパレータ１２の入出力伝達特性例は、図３（ａ）に示すように表され、ＮＯＲゲート２４の入出力特性例は、図３（ｂ）に示すように表される。
【００３７】
図３（ａ）から明らかなように、コンパレータ２０の出力Ｕ２およびコンパレータ２２の出力Ｕ３は、差電圧ΔＶ＝Ｖ２−Ｖ１で表される入力電圧範囲内で、不感地帯が作られる。図３（ｂ）から明らかなように、この差電圧ΔＶ＝Ｖ２−Ｖ１の入力電圧範囲内で、ＮＯＲゲート２４の出力Ｕ４は、ハイレベルとなる。
【００３８】
また、第１の実施の形態に係るレギュレータ回路１においては、制御部１４は、複数ビットを出力するアップ・ダウンカウンタ２８と、アップ・ダウンカウンタ２８に接続され、複数ビットをデコードして被制御電圧発生器１６の可変直列抵抗Ｒｓを選択するセレクタ３０とを備えていても良い。
【００３９】
また、第１の実施の形態に係るレギュレータ回路１においては、図２の拡張出力ラインＲＥで示されるように、アップ・ダウンカウンタ２８の出力に、セレクタ３０と並列に１つ以上の別のセレクタを備えていても良い。このように、拡張出力ラインＲＥを用いて、セレクタ３０と並列に１つ以上の別のセレクタおよび１つ以上の別の被制御電圧発生器１６を配置することによって、複数のレギュレータ回路を構成することができる。このように、複数のレギュレータを構成することによって、集積回路内の複数のアナログ回路への電源配信をローノイズでかつ安定的に供給することが可能となる。
【００４０】
被制御電圧発生器用可変抵抗器３２の出力電圧ＶＯは、コンパレータ２０とコンパレータ２２にフィードバックされて、一連のフィードバックループが完成する。また、電流ブーストバッファ（ＢＵＦ）１８1〜１８nを用いれば、大電流が得られる。
【００４１】
電源部分を多数の回路に分配するには、図１に示すように、複数の電流ブーストバッファ（ＢＵＦ）１８1〜１８nを用いても良い。しかし、あまり距離が離れていると、ノイズが乗ったり、電圧降下を起こす可能性があるので、第１の実施の形態に係るレギュレータ回路１においては、ロジック制御部分から分配を行っている。
【００４２】
すなわち、セレクタ３０と被制御電圧発生器用可変抵抗器３２からなる電圧発生源および電流ブーストバッファ（ＢＵＦ）１８1〜１８nを別系統に有し、その制御をアップ・ダウンカウンタ２８の多数ビット出力で行う、マスタースレーブ方式で拡張を図るようにしている。
【００４３】
図２の拡張出力ラインＲＥが制御データラインを表す。このラインは、ロジック回路内に形成されるため、ノイズや電圧降下などの影響は一切ない。したがって、任意の位置に別に安定化電源を設けることができる。
【００４４】
その先をさらに電流ブーストバッファ（ＢＵＦ）１８1〜１８nを用いて分配しても良い。
【００４５】
制御部（ＣＯＮＴ）１４は、アップ・ダウンカウンタ２８と、セレクタ３０とを備える。
【００４６】
もしも出力電圧ＶＯが不感地帯の範囲外にあれば、アップ・ダウンカウンタ２８は、クロックＣＬＫを受信してカウントを開始する。カウントの方向は、アップ・ダウンカウンタ２８のＵＰ／ＤＮのレベルで決定される。すなわち、もしもＵＰ／ＤＮがハイレベルであるならばアップカウントを行い、ＵＰ／ＤＮがローレベルであるならば、ダウンカウントを行う。
【００４７】
アップ・ダウンカウンタ２８のＵＰ／ＤＮは、コンパレータ２２の出力Ｕ３に接続されているので、スタート時点が不感地帯よりも低い方にあれば、ＵＰ／ＤＮはハイレベルにあるので、アップカウントを行う。スタート時点が不感地帯よりも高い方にあれば、ＵＰ／ＤＮはローレベルにあるので、不感地帯の上からカウントを開始するダウンカウントとなる。
【００４８】
第１の実施の形態に係るレギュレータ回路１において、クロックＣＬＫ入力の波形例は図４（ａ）に示すように表され、出力電圧ＶＯの動作波形例は図４（ｂ）に示すように表され、ＮＯＲゲート２４の出力Ｕ４の動作波形例は図４（ｃ）に示すように表される。
【００４９】
図４（ｂ）に示す例では、低いほうからアップカウント動作を行っているので、出力電圧ＶＯはクロック信号ＣＬＫに従い増加する。
【００５０】
時刻ｔ１において、出力電圧ＶＯの値が不感地帯の範囲内に入ると、ＮＯＲゲート２４の出力Ｕ４がハイレベルとなり、ＯＲゲート２６が閉じられる。この結果、アップ・ダウンカウンタ２８へのクロック供給が停止し、その時の出力電圧ＶＯの値が出力電圧ＶＯとして保持される。これが、求める出力電圧ＶＯである。バランスが崩れて、出力電圧ＶＯの値が不感地帯の範囲から外れると、同様の動作を不感地帯に入るまで繰り返す。
【００５１】
尚、第１の実施の形態に係るレギュレータ回路１においては、アップ・ダウンカウンタ２８を適用しているが、動作開始時に必ずリセットが掛かるのであれば、単にアップカウンタ若しくはダウンカウンタを適用することも可能である。
【００５２】
アップ・ダウンカウンタ２８の出力は、多数ビット構成の信号形式を有する。第１の実施の形態に係るレギュレータ回路１においては、例として５ビットを使用しているが、このビット幅は任意に変更可能である。
【００５３】
５ビットデータは、セレクタ３０において、２5＝３２本のラインにデコードされる。どのラインを選択するかはデコード値で決定される。例えば、コードが（０００００）であるならば、デコード値は、ゼロが選択される。
【００５４】
第１の実施の形態に係るレギュレータ回路１において、被制御電圧発生器１６は、可変直列抵抗Ｒｓを備え、制御部１４から供給される可変出力信号に応じて、可変直列抵抗Ｒｓの値を変更して、可変の出力電圧ＶＯを発生する。
【００５５】
第１の実施の形態に係るレギュレータ回路１において、被制御電圧発生器（ＶＧＥＮ）１６の被制御電圧発生用可変抵抗器（ＶＡＲ−Ｒ）３２の模式的回路構成は、図５に示すように、電源電圧ＶＤＤのハイレベル側Ｈと接地電位のローレベル側Ｌ間に直列接続されたｎ個の抵抗Ｒからなる可変直列抵抗Ｒｓと、ｎ個の抵抗Ｒのそれぞれの接続数を切り替えるスイッチＳ０〜Ｓｎとを備える。
【００５６】
セレクタ３０の出力は、被制御電圧発生器用可変抵抗器３２に接続され、被制御電圧発生用可変抵抗器（ＶＡＲ−Ｒ）３２の出力からは、出力電圧ＶＯが得られる。
【００５７】
被制御電圧発生器用可変抵抗器３２は、図５に示すように、可変直列抵抗Ｒｓが細かく分割された構成を備え、その選択をセレクタ３０で行っている。可変直列抵抗Ｒｓの分割数によって、アップ・ダウンカウンタ２８の出力ビット数が決定される。すなわち、分割数が多いほど、より細かく電圧制御が可能となる。
【００５８】
出力電圧ＶＯの分解能をさらに向上するためには、電源電圧ＶＤＤと接地電位間において、被制御電圧発生器用可変抵抗器３２に直列接続される抵抗Ｒ８と抵抗Ｒ１０を用いて、電圧のオフセットを掛けても良い。すなわち、同一制御ビット数であっても狭い電圧範囲の制御を行えば、出力電圧ＶＯの分解能が高くなるからである。
【００５９】
第１の実施の形態に係るレギュレータ回路１において、定電流源Ｉｃを使用した被制御電圧発生器１６の模式的回路構成は、図６に示すように表される。
【００６０】
第１の実施の形態に係るレギュレータ回路１において、さらに、リップル除去率や出力電圧ＶＯの分解能を上げるため、抵抗Ｒ８の代わりに、図６に示すような定電流源Ｉｃを使用しても良い。
【００６１】
被制御電圧発生器１６は、図６に示すように、被制御電圧発生器用可変抵抗器３２と、被制御電圧発生器用可変抵抗器３２の可変直列抵抗Ｒｓに接続された定電流源Ｉｃとを備え、出力電圧ＶＯは、定電流源Ｉｃの電流値と可変直列抵抗Ｒｓの値の積で得られる。
【００６２】
第１の実施の形態に係るレギュレータ回路１において、被制御電圧発生器１６の具体的な回路構成例は、図７に示すように、電源電圧ＶＤＤにソースが接続され、かつゲート・ドレイン間が短絡された定電流用ｐＭＯＳＦＥＴＭ２と、ドレインが定電流用ｐＭＯＳＦＥＴＭ２のドレインに接続され、ソースが可変直列抵抗Ｒｓに接続されたｎＭＯＦＥＴＭ４と、電源電圧ＶＤＤにソースが接続され、かつゲートが定電流用ｐＭＯＳＦＥＴＭ２のゲートに接続されたｐＭＯＳＦＥＴＭ１と、ドレインがｐＭＯＳＦＥＴＭ１のドレインに接続され、ソースが接地電位に接続されたｎＭＯＦＥＴＭ３とを備える。
【００６３】
ここで、出力電圧ＶＯは、ｐＭＯＳＦＥＴＭ１のドレインおよびＭＯＳＦＥＴＭ１のドレインの共通接続点から得られる。また、可変直列抵抗Ｒｓは、ｎＭＯＦＥＴＭ４のソースと接地電位との間に接続されている。
【００６４】
定電流用ｐＭＯＳＦＥＴＭ２によって供給され、可変直列抵抗Ｒｓを導通する電流をＩＤ、ｎＭＯＦＥＴＭ３の閾値電圧をＶｔｈ２、ｎＭＯＦＥＴＭ４の閾値電圧をＶｔｈ１とすると、出力電圧ＶＯ＝Ｖｔｈ１＋Ｖｔｈ２＝Ｖｔｈ１＋ＲｓＩＤが得られる。
【００６５】
第１の実施の形態に係るレギュレータ回路１において、被制御電圧発生器１６の特性例は、図８に示すように、出力電圧ＶＯは可変直列抵抗Ｒｓに比例する関係が得られる。
【００６６】
第１の実施の形態に係るレギュレータ回路１において、電源電圧ＶＤＤと出力電圧ＶＯの関係は、図９に示すように表される。図９において、ダウンカウント動作の場合には、例えば、２．２Ｖの初期値から矢印Ｄで示されるようにダウンカウント動作によって徐々に所望の１．８Ｖの出力電圧ＶＯに漸近する。一方、図９において、アップカウント動作の場合には、例えば、１．５Ｖの初期値から矢印Ｕで示されるようにアップカウント動作によって徐々に所望の１．８Ｖの出力電圧ＶＯに漸近する。
【００６７】
被制御電圧発生器用可変抵抗器３２の入力電圧としては、電源電圧ＶＤＤを直接使用しても良い。
【００６８】
定電流源Ｉｃは、必要なＤＣ電流を流しながら交流成分に対して高いインピーダンスを有するため、多少の電源電圧変動に対しても電流値は安定している。したがって、抵抗Ｒ８の代わりに、図６に示すような定電流源Ｉｃを使用する場合には、出力電圧ＶＯの分解能を減らしても良いので、アップ・ダウンカウンタ２８の出力制御ビット数を減らしても良い。
【００６９】
第１の実施の形態によれば、集積回路の端子数と外付け部品点数が削減化され、集積回路内のアナログ回路への電源配信をローノイズでかつ安定的に供給可能なレギュレータ回路を提供することができる。
【００７０】
（第２の実施の形態）
第２の実施の形態に係るレギュレータ回路の模式的回路ブロック構成は、図１０に示すように表され、具体的な回路構成は、図１１に示すように表される。
【００７１】
第２の実施の形態に係るレギュレータ回路１は、図１０および図１１に示すように、基準電圧ＶＲを発生する基準電圧発生器(ＶＲＥＦ)１０と、バッファ出力電圧ＶＯＵＴ１を発生する電流ブーストバッファ（ＢＵＦ）１８1と、基準電圧発生器(ＶＲＥＦ)１０および電流ブーストバッファ（ＢＵＦ）１８1に接続され、基準電圧発生器(ＶＲＥＦ)１０から供給された基準電圧ＶＲと、電流ブーストバッファ（ＢＵＦ）１８1からフィードバックされたバッファ出力電圧ＶＯＵＴ１とを比較するウィンドコンパレータ（ＣＯＭＰ）１２と、ウィンドコンパレータ（ＣＯＭＰ）１２に接続され、バッファ出力電圧ＶＯＵＴ１と基準電圧ＶＲとの差分電圧に応じた可変出力信号を出力する制御部（ＣＯＮＴ）１４と、制御部（ＣＯＮＴ）１４に接続され、可変出力信号に応じて可変の出力電圧ＶＯを電流ブーストバッファ（ＢＵＦ）１８1に供給する被制御電圧発生器（ＶＧＥＮ）１６とを備える。
【００７２】
電流ブーストバッファは（ＢＵＦ）１８1、バッファ出力電圧ＶＯＵＴ１の値が基準電圧ＶＲの値に等しくなるまで、可変出力信号に応じて可変のバッファ出力電圧ＶＯＵＴ１をウィンドコンパレータ（ＣＯＭＰ）１２にフィードバックする。
【００７３】
第２の実施の形態に係るレギュレータ回路１においては、図１０および図１１に示すように、ウィンドコンパレータ１２に、電流ブーストバッファ（ＢＵＦ）１８1の出力ＶＯＵＴ１からフィードバックを掛けることによって、電流ブーストバッファ（ＢＵＦ）１８1を含めた電圧の安定化を図ることができる。その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
【００７４】
第２の実施の形態によれば、集積回路のピン端子数と外付け部品点数が削減され、集積回路内のアナログ回路への電源配信をローノイズでかつ安定的に供給可能なレギュレータ回路を提供することができる。
【００７５】
（その他の実施の形態）
上記のように、本発明は第１〜第２の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００７６】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【００７７】
本発明のレギュレータ回路は、携帯電話、スマートフォン、ＰＤＡ、ポータブル・メディア・プレーヤー、デジタルカメラ、無線ＬＡＮなどのモバイル製品の電源、受信機の局部発振回路など、ローノイズ電源が必要とされる分野に適用可能である。
【符号の説明】
【００７８】
１…レギュレータ回路
１０…基準電圧発生器（ＶＲＥＦ）
１２…ウィンドコンパレータ（ＣＯＭＰ）
１４…制御部（ＣＯＮＴ）
１６…被制御電圧発生器（ＶＧＥＮ）
１８1〜１８n・・・電流ブーストバッファ（ＢＵＦ）
２０、２２…コンパレータ
２４…ＮＯＲゲート
２６…ＯＲゲート
２８…アップ・ダウンカウンタ
３０…セレクタ
３２…被制御電圧発生器用可変抵抗器
３４…電流ブーストバッファアンプ
Ｍ１、Ｍ２、Ｍ３、Ｍ４…ＭＯＳトランジスタ
Ｖｔｈ１、Ｖｔｈ２…閾値電圧
ＶＯ…出力電圧
ＶＯＵＴ、ＶＯＵＴ１〜ＶＯＵＴｎ…バッファ出力電圧
ＶＤＤ…電源電圧
Ｒｓ…可変直列抵抗
【特許請求の範囲】
【請求項１】
基準電圧を発生する基準電圧発生器と、
出力電圧を発生する被制御電圧発生器と、
前記基準電圧発生器および前記被制御電圧発生器に接続され、前記基準電圧発生器から供給された前記基準電圧と、前記被制御電圧発生器からフィードバックされた前記出力電圧とを比較するウィンドコンパレータと、
前記ウィンドコンパレータに接続され、前記出力電圧と前記基準電圧との差分電圧に応じた可変出力信号を前記被制御電圧発生器に供給する制御部と
を備え、前記被制御電圧発生器は、前記出力電圧の値が前記基準電圧の値に等しくなるまで、前記可変出力信号に応じて可変の前記出力電圧を前記ウィンドコンパレータにフィードバックすることを特徴とするレギュレータ回路。
【請求項２】
前記被制御電圧発生器は、可変直列抵抗を備え、前記制御部から供給される可変出力信号に応じて、前記可変直列抵抗の値を変更して、可変の前記出力電圧を発生することを特徴とする請求項１に記載のレギュレータ回路。
【請求項３】
前記被制御電圧発生器は、前記可変直列抵抗に接続された定電流源を備え、前記出力電圧は、前記定電流源の電流値と前記可変直列抵抗の値の積で得られることを特徴とする請求項２に記載のレギュレータ回路。
【請求項４】
前記基準電圧発生器は、バンドギャップダイオードを備えることを特徴とする請求項１〜３のいずれか１項に記載のレギュレータ回路。
【請求項５】
前記ウィンドコンパレータは、前記基準電圧から得られた第１基準電圧と前記出力電圧を比較する第１コンパレータと、前記基準電圧から得られた第２基準電圧と前記出力電圧を比較する第２コンパレータとを備え、前記第１基準電圧と前記第２基準電圧の差電圧は、前記ウィンドコンパレータを非動作状態とするウインド幅であることを特徴とする請求項１〜４のいずれか１項に記載のレギュレータ回路。
【請求項６】
前記制御部は、複数ビットを出力するアップ・ダウンカウンタと、前記アップ・ダウンカウンタに接続され、前記複数ビットをデコードして前記被制御電圧発生器の前記可変直列抵抗を選択するセレクタとを備えることを特徴とする請求項１〜５のいずれか１項に記載のレギュレータ回路。
【請求項７】
前記アップ・ダウンカウンタの出力に、前記セレクタと並列に１つ以上の別のセレクタを備えることを特徴とする請求項６に記載のレギュレータ回路。
【請求項８】
前記被制御電圧発生器の出力に1つ以上の電流ブーストバッファを備えることを特徴とする請求項１〜７のいずれか１項に記載のレギュレータ回路。
【請求項９】
基準電圧を発生する基準電圧発生器と、
バッファ出力電圧を発生する電流ブーストバッファと、
前記基準電圧発生器および前記電流ブーストバッファに接続され、前記基準電圧発生器から供給された前記基準電圧と、前記電流ブーストバッファからフィードバックされた前記バッファ出力電圧とを比較するウィンドコンパレータと、
前記ウィンドコンパレータに接続され、前記バッファ出力電圧と前記基準電圧との差分電圧に応じた可変出力信号を出力する制御部と、
前記制御部に接続され、前記可変出力信号に応じて可変の出力電圧を前記電流ブーストバッファに供給する被制御電圧発生器と
を備え、前記電流ブーストバッファは、前記バッファ出力電圧の値が前記基準電圧の値に等しくなるまで、前記可変出力信号に応じて可変の前記バッファ出力電圧を前記ウィンドコンパレータにフィードバックすることを特徴とするレギュレータ回路。
【請求項１０】
前記被制御電圧発生器は、可変直列抵抗を備え、前記制御部から供給される可変出力信号に応じて、前記可変直列抵抗の値を変更して、可変の前記出力電圧を発生することを特徴とする請求項９に記載のレギュレータ回路。
【請求項１１】
前記被制御電圧発生器は、前記可変直列抵抗に接続された定電流源を備え、前記出力電圧は、前記定電流源の電流値と前記可変直列抵抗の値の積で得られることを特徴とする請求項１０に記載のレギュレータ回路。
【請求項１２】
前記基準電圧発生器は、バンドギャップダイオードを備えることを特徴とする請求項９〜１１のいずれか１項に記載のレギュレータ回路。
【請求項１３】
前記ウィンドコンパレータは、前記基準電圧から得られた第１基準電圧と前記出力電圧を比較する第１コンパレータと、前記基準電圧から得られた第２基準電圧と前記出力電圧を比較する第１コンパレータとを備え、前記第１基準電圧と前記第２基準電圧の差電圧は、前記ウィンドコンパレータを非動作状態とするウインド幅であることを特徴とする請求項９〜１２のいずれか１項に記載のレギュレータ回路。
【請求項１４】
前記制御部は、複数ビットを出力するアップ・ダウンカウンタと、前記アップ・ダウンカウンタに接続され、前記複数ビットをデコードして前記被制御電圧発生器の前記可変直列抵抗を選択するセレクタとを備えることを特徴とする請求項９〜１３のいずれか１項に記載のレギュレータ回路。
【請求項１５】
前記アップ・ダウンカウンタの出力に、前記セレクタと並列に１つ以上の別のセレクタを備えることを特徴とする請求項１４に記載のレギュレータ回路。
【請求項１６】
前記被制御電圧発生器の出力に1つ以上の電流ブーストバッファを備えることを特徴とする請求項９〜１５のいずれか１項に記載のレギュレータ回路。
【請求項１】
基準電圧を発生する基準電圧発生器と、
出力電圧を発生する被制御電圧発生器と、
前記基準電圧発生器および前記被制御電圧発生器に接続され、前記基準電圧発生器から供給された前記基準電圧と、前記被制御電圧発生器からフィードバックされた前記出力電圧とを比較するウィンドコンパレータと、
前記ウィンドコンパレータに接続され、前記出力電圧と前記基準電圧との差分電圧に応じた可変出力信号を前記被制御電圧発生器に供給する制御部と
を備え、前記被制御電圧発生器は、前記出力電圧の値が前記基準電圧の値に等しくなるまで、前記可変出力信号に応じて可変の前記出力電圧を前記ウィンドコンパレータにフィードバックすることを特徴とするレギュレータ回路。
【請求項２】
前記被制御電圧発生器は、可変直列抵抗を備え、前記制御部から供給される可変出力信号に応じて、前記可変直列抵抗の値を変更して、可変の前記出力電圧を発生することを特徴とする請求項１に記載のレギュレータ回路。
【請求項３】
前記被制御電圧発生器は、前記可変直列抵抗に接続された定電流源を備え、前記出力電圧は、前記定電流源の電流値と前記可変直列抵抗の値の積で得られることを特徴とする請求項２に記載のレギュレータ回路。
【請求項４】
前記基準電圧発生器は、バンドギャップダイオードを備えることを特徴とする請求項１〜３のいずれか１項に記載のレギュレータ回路。
【請求項５】
前記ウィンドコンパレータは、前記基準電圧から得られた第１基準電圧と前記出力電圧を比較する第１コンパレータと、前記基準電圧から得られた第２基準電圧と前記出力電圧を比較する第２コンパレータとを備え、前記第１基準電圧と前記第２基準電圧の差電圧は、前記ウィンドコンパレータを非動作状態とするウインド幅であることを特徴とする請求項１〜４のいずれか１項に記載のレギュレータ回路。
【請求項６】
前記制御部は、複数ビットを出力するアップ・ダウンカウンタと、前記アップ・ダウンカウンタに接続され、前記複数ビットをデコードして前記被制御電圧発生器の前記可変直列抵抗を選択するセレクタとを備えることを特徴とする請求項１〜５のいずれか１項に記載のレギュレータ回路。
【請求項７】
前記アップ・ダウンカウンタの出力に、前記セレクタと並列に１つ以上の別のセレクタを備えることを特徴とする請求項６に記載のレギュレータ回路。
【請求項８】
前記被制御電圧発生器の出力に1つ以上の電流ブーストバッファを備えることを特徴とする請求項１〜７のいずれか１項に記載のレギュレータ回路。
【請求項９】
基準電圧を発生する基準電圧発生器と、
バッファ出力電圧を発生する電流ブーストバッファと、
前記基準電圧発生器および前記電流ブーストバッファに接続され、前記基準電圧発生器から供給された前記基準電圧と、前記電流ブーストバッファからフィードバックされた前記バッファ出力電圧とを比較するウィンドコンパレータと、
前記ウィンドコンパレータに接続され、前記バッファ出力電圧と前記基準電圧との差分電圧に応じた可変出力信号を出力する制御部と、
前記制御部に接続され、前記可変出力信号に応じて可変の出力電圧を前記電流ブーストバッファに供給する被制御電圧発生器と
を備え、前記電流ブーストバッファは、前記バッファ出力電圧の値が前記基準電圧の値に等しくなるまで、前記可変出力信号に応じて可変の前記バッファ出力電圧を前記ウィンドコンパレータにフィードバックすることを特徴とするレギュレータ回路。
【請求項１０】
前記被制御電圧発生器は、可変直列抵抗を備え、前記制御部から供給される可変出力信号に応じて、前記可変直列抵抗の値を変更して、可変の前記出力電圧を発生することを特徴とする請求項９に記載のレギュレータ回路。
【請求項１１】
前記被制御電圧発生器は、前記可変直列抵抗に接続された定電流源を備え、前記出力電圧は、前記定電流源の電流値と前記可変直列抵抗の値の積で得られることを特徴とする請求項１０に記載のレギュレータ回路。
【請求項１２】
前記基準電圧発生器は、バンドギャップダイオードを備えることを特徴とする請求項９〜１１のいずれか１項に記載のレギュレータ回路。
【請求項１３】
前記ウィンドコンパレータは、前記基準電圧から得られた第１基準電圧と前記出力電圧を比較する第１コンパレータと、前記基準電圧から得られた第２基準電圧と前記出力電圧を比較する第１コンパレータとを備え、前記第１基準電圧と前記第２基準電圧の差電圧は、前記ウィンドコンパレータを非動作状態とするウインド幅であることを特徴とする請求項９〜１２のいずれか１項に記載のレギュレータ回路。
【請求項１４】
前記制御部は、複数ビットを出力するアップ・ダウンカウンタと、前記アップ・ダウンカウンタに接続され、前記複数ビットをデコードして前記被制御電圧発生器の前記可変直列抵抗を選択するセレクタとを備えることを特徴とする請求項９〜１３のいずれか１項に記載のレギュレータ回路。
【請求項１５】
前記アップ・ダウンカウンタの出力に、前記セレクタと並列に１つ以上の別のセレクタを備えることを特徴とする請求項１４に記載のレギュレータ回路。
【請求項１６】
前記被制御電圧発生器の出力に1つ以上の電流ブーストバッファを備えることを特徴とする請求項９〜１５のいずれか１項に記載のレギュレータ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−７８９６９（Ｐ２０１２−７８９６９Ａ）
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願番号】特願２０１０−２２１９５０（Ｐ２０１０−２２１９５０）
【出願日】平成２２年９月３０日（２０１０．９．３０）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【出願人】（５０９２８１３５７）ソアリス株式会社 (3)
【Ｆターム（参考）】
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願日】平成２２年９月３０日（２０１０．９．３０）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【出願人】（５０９２８１３５７）ソアリス株式会社 (3)
【Ｆターム（参考）】
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