不揮発性半導体記憶装置及び相変化メモリ
【課題】 相変化メモリ素子を高集積化して十分な書込み電流を確保し、平面レイアウトや動作制御の面において有利な相変化メモリを提供する。
【解決手段】 本発明の不揮発性半導体記憶装置は、複数のワード線３と複数のビット線４がマトリクス状に配列され、ワード線３とビット線４の各交点に設けられた選択トランジスタ１と、一端が選択トランジスタ１に共通に接続されるとともに他端がそれぞれ異なる素子選択線５に接続され、情報の書込みと読出しが可能な所定数のメモリ素子２からなるメモリ素子群とを備える。制御対象の選択トランジスタ１を介して、メモリ素子群の中から選択されたメモリ素子２に接続された素子選択線５を経由して所定の電流を供給することにより、選択されたメモリ素子２に対する書込み動作と読出し動作を制御する。そして、半導体基板上では素子選択線５がビット線４と平行に配置されている。
【解決手段】 本発明の不揮発性半導体記憶装置は、複数のワード線３と複数のビット線４がマトリクス状に配列され、ワード線３とビット線４の各交点に設けられた選択トランジスタ１と、一端が選択トランジスタ１に共通に接続されるとともに他端がそれぞれ異なる素子選択線５に接続され、情報の書込みと読出しが可能な所定数のメモリ素子２からなるメモリ素子群とを備える。制御対象の選択トランジスタ１を介して、メモリ素子群の中から選択されたメモリ素子２に接続された素子選択線５を経由して所定の電流を供給することにより、選択されたメモリ素子２に対する書込み動作と読出し動作を制御する。そして、半導体基板上では素子選択線５がビット線４と平行に配置されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、十分な書込み電流を確保できる大きなゲート幅を持つ選択トランジスタとメモリ素子を用いて構成された不揮発性半導体記憶装置に関し、特にメモリ素子として相変化メモリ素子を用いて構成された相変化メモリに関するものである。
【背景技術】
【０００２】
近年、多様な情報を扱う携帯機器の普及が広く進み、フラッシュメモリ等の不揮発性メモリの重要性が増している。将来的に主流となる不揮発性メモリには、大容量かつ高速で安価などの特徴が求められ、その候補としてはＦｅＲＡＭ、ＭＲＡＭなどが代表的なものである。その中でも、相変化材料の構造変化を利用した不揮発性メモリである相変化メモリは、有望な技術として研究開発が進められている。この相変化メモリは、例えばカルコゲナイド系の相変化材料（Ｇｅ、Ｓｂ、Ｔｅ）に熱を加えることにより、高抵抗のアモルファス状態と低抵抗の結晶状態とを遷移させ、これにより情報を書き換え可能に保持して不揮発性メモリとするものである。相変化メモリへの書込みを行う場合、所定のパルスを印加することで流れる電流により、ジュール熱を発生させて相変化材料の温度を変化させる。このときの電流レベルやパルス印加時間を適切に制御することにより、アモルファス状態と結晶状態の間を自在に遷移させることができる。一般に、相変化メモリに対する書込み時間は、数１０〜１００ｎｓ程度を要する。
【０００３】
このような相変化メモリの高集積化を図ることを目的として、ワード線とビット線の交点（クロスポイント）にメモリセルをマトリクス状に配置するクロスポイントメモリセルアレイ方式を採用した相変化メモリが提案されている。例えば、特許文献１や特許文献２に開示されたクロスポイントメモリセルアレイ方式では、書込み時の電流を十分に確保できるよう、メモリセルに選択トランジスタを用いずにバイポーラトランジスタやダイオード素子を用いる構成を採用している。通常、バイポーラトランジスタを用いてメモリセルを形成すると、書込み時に必要なジュール熱を発生させるだけの電流を確実に確保することができる。
【特許文献１】US6590807B2
【特許文献２】US6567296B1
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来のように、バイポーラトランジスタを用いたメモリセルを形成する構成は、一般的なＭＯＳトランジスタを用いる構成に比べて、メモリセルの面積が大きくなることが避けられない。一方、ＭＯＳトランジスタを用いてメモリセルを形成する構成では、メモリセル面積を小さくする上では有効であるが、書込み時に十分な電流を流す上で問題がある。すなわち、相変化メモリの書込み電流は８００μＡ程度必要であることが報告されており、それだけの電流をＭＯＳトランジスタに流すには、そのゲート幅を大きくする必要がある。この場合のＭＯＳトランジスタのゲート幅は、最近の一般的なプロセスで用いられるＭＯＳトランジスタのゲート幅に比べ、４倍程度必要となる。このように書込み電流を確保するためにＭＯＳトランジスタのゲート幅を増大させるのでは、相変化メモリの高集積化を図ることは困難となる。
【０００５】
そこで、本発明はこれらの問題を解決するためになされたものであり、半導体基板上に多数の相変化メモリ素子を高集積化して構成しつつ、大きなゲート幅を持つ選択トランジスタを用いて十分な書込み電流を確保し、平面レイアウトや動作制御の面において有利な不揮発性半導体記憶装置としての相変化メモリを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の不揮発性半導体記憶装置は、半導体基板上で複数のワード線と複数のビット線がマトリクス状に配列された不揮発性半導体記憶装置であって、前記ワード線と前記ビット線の各交点に設けられ、前記ワード線の電位により前記ビット線を経由して流れる電流を制御する選択トランジスタと、一端が前記選択トランジスタに共通に接続されるとともに他端がそれぞれ異なる素子選択線に接続され、情報の書込みと読出しが可能な所定数のメモリ素子からなるメモリ素子群と、制御対象の前記選択トランジスタを介して、当該選択トランジスタに接続された前記メモリ素子群の中から選択されたメモリ素子に接続された前記素子選択線を経由して所定の電流を供給することにより、前記選択されたメモリ素子に対する書込み動作と読出し動作を制御する電流制御手段とを備え、前記半導体基板上で前記素子選択線が前記ビット線と平行に配置されることを特徴とする。
【０００７】
このように構成された本発明によれば、複数のワード線と複数のビット線の各交点には、一の選択トランジスタと所定数のメモリ素子からなる単位回路が配置され、擬似的なクロスポイントメモリセルアレイが構成される。そして、ワード線、ビット線、各々のメモリ素子に接続される素子選択線のそれぞれに対する適切な制御を行って、書込み動作や読出し動作の際、対象となるメモリ素子に対し選択的に所望の電流を供給することができる。この場合、メモリ素子に比べて選択トランジスタの個数が少なくて済むので容易にゲート幅を大きくすることができ、十分な書込み電流を供給することができるとともに、高集積化に適した構成を実現できる。また、半導体基板上で素子選択線とビット線を平行に配置するようにしたので、ワード線に関連する回路とそれ以外の回路を区分して配置するなど、平面レイアウトの面や動作制御の面で有利な構成を実現できる。
【０００８】
また、本発明の不揮発性半導体記憶装置において、前記メモリ素子は、低抵抗の結晶状態と高抵抗のアモルファス状態とを遷移させることにより情報を書き換え可能に記憶する相変化メモリ素子であることを特徴とする。
【０００９】
また、本発明の不揮発性半導体記憶装置において、前記相変化メモリ素子は、カルコゲナイド系の相変化材料であるＧｅ、Ｓｂ、Ｔｅを用いて形成されることを特徴とする。
【００１０】
以上のように、メモリ素子として相変化メモリ素子(例えば、Ｇｅ、Ｓｂ、ＴｅからなるＧＳＴ素子）を採用する場合には、特に大きな書込み電流が必要とされるので、一の選択トランジスタに所定数（例えば、４個）の相変化メモリ素子を組合せることで、選択トランジスタに大きなゲート幅を持たせる配置が容易で、これにより十分な書込み電流を確保することができる。
【００１１】
また、本発明の不揮発性半導体記憶装置において、前記所定数のメモリ素子は、前記選択トランジスタのゲート幅の範囲内で、前記ワード線方向に沿って一列に配置されることを特徴とする。
【００１２】
また、本発明の不揮発性半導体記憶装置において、前記電流制御手段は、前記選択されたメモリ素子に対する書込み動作の際、当該メモリ素子をアモルファス状態に遷移させるリセットパルスと当該メモリ素子を結晶状態に遷移させるセットパルスとを選択的に出力することを特徴とする。
【００１３】
また、本発明の不揮発性半導体記憶装置において、前記電流制御手段は、前記選択されたメモリ素子に対する読出し動作の際、当該メモリ素子に接続される前記素子選択線の電位を接地レベルに切り替えることを特徴とする。
【００１４】
また、本発明の不揮発性半導体記憶装置において、前記電流制御手段は、前記選択されたメモリ素子に接続される前記素子選択線以外の素子選択線を所定のプリチャージレベルに切り替えることを特徴とする。
【００１５】
一方、本発明の相変化メモリは、半導体基板上で複数のワード線と複数のビット線がマトリクス状に配列された相変化メモリであって、前記ワード線と前記ビット線の各交点に設けられ、前記ワード線の電位により前記ビット線を経由して流れる電流を制御する選択トランジスタと、一端が前記選択トランジスタに共通に接続されるとともに他端がそれぞれ異なる素子選択線に接続され、低抵抗の結晶状態と高抵抗のアモルファス状態とを遷移させることにより情報を書き換え可能に記憶する所定数の相変化メモリ素子からなる相変化メモリ素子群と、制御対象の前記選択トランジスタを介して、当該選択トランジスタに接続された前記相変化メモリ素子群の中から選択された相変化メモリ素子に接続された前記素子選択線を経由して所定の電流を供給することにより、前記選択された相変化メモリ素子に対する書込み動作と読出し動作を制御する電流制御手段とを備えたことを特徴とする。
【００１６】
また、本発明の相変化メモリにおいて、前記相変化メモリ素子は、カルコゲナイド系の相変化材料であるＧｅ、Ｓｂ、Ｔｅを用いて形成されることを特徴とする。
【００１７】
また、本発明の相変化メモリにおいて、前記電流制御手段は、前記選択された相変化メモリ素子に対する書込み動作の際、当該相変化メモリ素子をアモルファス状態に遷移させるリセットパルスと当該相変化メモリ素子を結晶状態に遷移させるセットパルスとを選択的に出力することを特徴とする。
【発明の効果】
【００１８】
本発明によれば、選択トランジスタと所定数のメモリ素子を組み合せて擬似的なクロスポイントメモリセルアレイを構成し、選択されたメモリ素子の書込み動作時や読出し動作時に素子選択線を制御して必要な電流を供給可能としたので、複数のメモリ素子が大きなゲート幅を持つ選択トランジスタを共有する構造としている。これにより、特に相変化メモリ素子を用いる場合は、高集積化と十分な書込み電流の供給を両立することができる。また、半導体基板上で素子選択線とビット線を平行に配置したので、チップ上の平面レイアウトや動作制御の面で有利な不揮発性半導体記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態について図面を参照しながら説明する。本実施形態では、相変化メモリ素子を用いて情報の書込みと読出しを行うように構成された不揮発性半導体記憶装置としての相変化メモリに対し本発明を適用する場合を説明する。
【００２０】
図１は、本発明の擬似クロスポイントメモリセルアレイを採用した相変化メモリの基本的な回路構成を示す図である。図１においては、選択トランジスタ１とそのソースに共通に接続された４つのＧＳＴ素子２により単位回路ＵＣが構成されている。なお、４つのＧＳＴ素子２は、選択トランジスタ１に近い側からＧＳＴ素子２ａ、２ｂ、２ｃ、２ｄの順に配置されるものとする。相変化メモリの全体回路は、同一の構成を備えた多数の単位回路ＵＣを規則的に配置することにより構成される。なお、図１では、相変化メモリの全体回路のうち、４つの単位回路ＵＣを含む回路部分を図示している。
【００２１】
選択トランジスタ１は、ゲート電位によってソースドレイン間に流れる電流を制御可能なＭＯＳトランジタであり、ゲートにはワード線３が接続されるとともに、ドレインにはビット線４が接続されている。半導体基板上に形成された相変化メモリの全体では、例えばｎ本のワード線３とｍ本のビット線４がマトリクス状に配置され、その交点に全部でｎ×ｍ個の単位回路ＵＣが配置されて全体のメモリアレイが構成される。
【００２２】
ＧＳＴ素子２は、カルコゲナイド系の相変化材料であるＧｅ、Ｓｂ、Ｔｅを用いて形成された相変化メモリ素子であり、高抵抗と低抵抗の状態に応じた１ビットの情報を書き換え可能に記憶するメモリ素子（抵抗素子）として機能する。よって、１つの選択トランジスタ１に接続された４つのＧＳＴ素子２ａ〜２ｄは、４ビットの情報を担うことになる。ＧＳＴ素子２に保持される情報を書き換える場合は、高抵抗のアモルファス状態と低抵抗の結晶状態とを遷移させるための所定のパルスを印加する必要があるが、詳細については後述する。
【００２３】
４つのＧＳＴ素子２ａ〜２ｄは、いずれも一端が選択トランジスタ１のソースに共通に接続されているが、他端がそれぞれ異なる素子選択線５に接続されている。すなわち、ＧＳＴ素子２ａと素子選択線５ａ、ＧＳＴ素子２ｂと素子選択線５ｂ、ＧＳＴ素子２ｃと素子選択線５ｃ、ＧＳＴ素子２ｄと素子選択線５ｄがそれぞれ接続されている。これにより、各々の素子選択線５ａ〜５ｄの電位を別々に制御することで、各々のＧＳＴ素子２ａ〜２ｄに対して個別に書込み動作と読出し動作を行うことができる。
【００２４】
次に、本実施形態の相変化メモリの平面レイアウトについて、図２を用いて説明する。図２では、半導体プロセスにより半導体基板上に形成された相変化メモリの平面レイアウトのうち、図１の回路部分に対応して４つの単位回路ＵＣを含む範囲を示している。まず、半導体基板上の矩形領域に拡散層６が形成される。図２においては、２つの拡散層６が示されているが、１つの拡散層６は、２つの単位回路ＵＣにおける各選択トランジスタ１に対応している。また、隣接する拡散層６どうしは素子分離領域で隔てられ、所定間隔をおいて配置される。
【００２５】
拡散層６の上部には、絶縁膜を介して２本のワード線３が配置される。各ワード線３は、各選択トランジスタ１のゲート電極として機能する。そして、ワード線３と直交する方向には、メタル配線を用いたビット線４が配置される。ビット線４は、拡散層６のドレインの位置（２本のワード線３の間の位置）とスルーホール７を介して接続される。
【００２６】
また、拡散層６とビット線４の上部には、１つの拡散層６に重なる範囲のうち２本のワード線３を挟んだ両側にそれぞれ４つのＧＳＴ素子２ａ〜２ｄが形成される。４つのＧＳＴ素子２ａ〜２ｄの下部には、共通の下部電極８が形成され、拡散層６のソースの位置（２本のワード線３を挟んだ両側の位置）と２つのプラグ９を介して接続される。１つの拡散層６の範囲では２本のワード線３を挟んで対称構造となるので、全部で８つのＧＳＴ素子２、２つの下部電極８、４つのプラグ９が形成されることになる。
【００２７】
４つのＧＳＴ素子２ａ〜２ｄの上部には、４本の素子選択線５ａ〜５ｄが配置される。素子選択線５ａには、２本のワード線３を挟んで対象位置にある一対のＧＳＴ素子２ａがそれぞれプラグ（不図示）を介して接続される。同様に、素子選択線５ｂには一対のＧＳＴ素子２ｂが、素子選択線５ｃには一対のＧＳＴ素子２ｃが、素子選択線５ｄに一対のＧＳＴ素子２ｄが、それぞれプラグを介して接続される。
【００２８】
ここで、４本の素子選択線５ａ〜５ｄは、ビット線４と平行に配置されている。よって、相変化メモリの平面レイアウト全体では、一定の方向にビット線４と４つの素子選択線５ａ〜５ｄが交互に配置され、それと直交する方向にワード線３が配置される。また、拡散層６内でワード線３方向に規定されるゲート幅に対し、その範囲内で４つのＧＳＴ素子２ａ〜２ｄがワード線３の方向に沿って一列に配置される。これにより、拡散層６により形成されるＭＯＳトランジスタは、４つのＧＳＴ素子２ａ〜２ｄに十分な書込み電流を供給できる程度に大きなゲート幅を確保することができる。
【００２９】
次に図３は、図１の基本的な回路構成を用い、半導体基板上で複数のワード線３と複数のビット線４をマトリクス状に配置してメモリアレイを構成した相変化メモリの全体構成図である。メモリアレイ中に含まれる複数の単位回路ＵＣは、複数のワード線３と複数のビット線４の交点に配置される。複数のワード線３が図３の横方向に配列され、その一端に行デコーダ／ワードドライバ等を含む回路部Ｃ１が設けられる。また、複数のビット線４と４本１組の複数の素子選択線５は図３の縦方向に配列され、その一端にセンスアンプ部／ライトアンプ部／電流制御部等を含む回路部Ｃ２が設けられる。なお、回路部Ｃ２に含まれるセンスアンプ、ライトアンプ等の具体的動作については後述する。
【００３０】
本実施系形態の構成によれば、ビット線４と素子選択線５を平行に配置するとともに、それらに対しワード線３を直交して配置するようにしたので、ワード線３に対応する回路部Ｃ１をそれ以外の回路部Ｃ２と分けて構成でき、適正な回路規模を保つことができる。また、ワード線３を選択駆動する制御では、ビット線４及び素子選択線５に電流を供給する制御を別々に行うことで、相変化メモリ等の半導体記憶装置に対する書込み動作と読出し動作を迅速に行うことができる。
【００３１】
次に、本実施形態の相変化メモリの動作について説明する。図４は、一般的なＧＳＴ素子２に対して書込みを動作行う場合の印加パルスのシミュレーション波形を示す図である。図４においては、ＧＳＴ素子２を高抵抗のアモルファス状態に遷移させるためのリセットパルスと、ＧＳＴ素子２を低抵抗の結晶状態に遷移させるためのセットパルスを、それぞれ印加したときのＧＳＴ素子２の温度変化を示している。
【００３２】
リセットパルスは、ＧＳＴ素子２を融解できるだけの大電流を短い時間に印加するパルス波形を有している。ＧＳＴ素子２の書込み時にリセットパルスを印加すると、大電流による発熱でＧＳＴ素子２が温度Ｔｍ以上に加熱された後、時間ｔ１内で急冷される。これにより、ＧＳＴ素子２はアモルファス状態に対応するリセット抵抗値を持つ状態となる。
【００３３】
一方、セットパルスは、ＧＳＴ素子２を緩やかに加熱できる中程度の電流を比較的長い時間印加するパルス波形を有している。ＧＳＴ素子２の書込み時にセットパルスを印加すると、ＧＳＴ素子２が温度Ｔｘ以上の状態を時間ｔ２だけ保ち続ける。これにより、ＧＳＴ素子２の結晶化が進行していき、結晶状態に対応するセット抵抗値を持つ状態となる。
【００３４】
図４に示されるように、セットパルスとリセットパルスを印加する際のＧＳＴ素子２の発熱量、すなわち電流値とその冷却時間ｔ１と保温時間ｔ２を適切に制御することにより、相変化に基づきＧＳＴ素子２の抵抗状態を変化させることができる。この場合、ＧＳＴ素子２の発熱量を最適化するため、ＧＳＴ素子２を接続するプラグ等のヒーター（加熱手段）を適切な抵抗値に設計する必要がある。
【００３５】
次に、本実施形態の相変化メモリに対する書込み動作について説明する。図５は、図１の回路構成を基本として書込み動作に必要な要素を付加した回路図である。図５においては、任意の選択回路ＵＣにおける一のＧＳＴ素子２ａを書込み対象としてビット情報を書込む際、書込み電流Ｉｐが流れる状態を示している。図５において、書込み電流Ｉｐの電流経路には、図１の構成要素のうち素子選択線５ａと、ＧＳＴ素子２ａと、ワード線３により選択される選択トランジスタ１と、ビット線４が存在することがわかる。このときの書込み電流Ｉｐは、素子選択線５ａを介してライトアンプ１０から供給される。また、書込み電流Ｉｐが流れるビット線４は、ビット線選択トランジスタ１１により選択される。
【００３６】
なお、ライトアンプ１０は、素子選択線５ａに限られず、他の素子選択線５ｂ〜５ｄにも接続される。図３の全体構成において、複数のライトアンプ１０が回路部Ｃ２に設けられる。また、ビット線選択トランジスタ１１も回路部Ｃ２に設けられる。
【００３７】
図５において、ビット線選択トランジスタ１１のゲートには、ビット線選択信号ＢＳＳが入力されている。このビット線選択信号ＢＳＳをハイレベルにすると、ビット線選択トランジスタ１１を介してビット線４の電位が接地レベルになる。接地レベルとなったビット線４が接続される選択トランジスタ１は、ワード線３がローレベルのときはオフを保ち、ワード線３がハイレベルのときはオンして選択状態なる。また、素子選択線５ａには、ライトアンプ１０から書込み電圧Ｖｐが印加される。この書込み電圧Ｖｐは、書込み対象のＧＳＴ素子２ａに対するセット動作又はリセット動作のいずれかに適合する書込み電流Ｉｐを確保できるように電圧値と印加時間が制御される。
【００３８】
なお、書込み対象の素子選択線５ａに隣接する書込み対象以外の３本の素子選択線５ｂ、５ｃ、５ｄについては、オープン状態を保つか、あるいは書込み対象以外の３つのＧＳＴ素子２ｂ、２ｃ、２ｄが相変化を生じないように、所定のプリチャージレベルが印加される。
【００３９】
ワード線３がローレベルからハイレベルに立ち上がるタイミングで選択トランジスタ１がオンになると、図５に点線で示す経路に沿って書込み電流Ｉｐが流れ始める。この書込み電流Ｉｐは、素子選択線５ａを経由してＧＳＴ素子２ａ及び選択トランジスタ１を通り、ビット線４に流れ込む。このとき、書込み電流Ｉｐが流れて発生したジュール熱によりＧＳＴ素子２ａが加熱されて相変化を起こし、高抵抗のアモルファス状態又は低抵抗の結晶状態に遷移させることにより書込みを行うことができる。
【００４０】
図６は、図５の相変化メモリの回路構成に対応する動作波形図である。図６においては、セット動作とリセット動作を含む書込み動作として、最初にリセット動作を行った後、続いてセット動作を行う場合の各部の動作波形を示している。まず、リセット動作に際しては、タイミングｔｒに先行してライトアンプ１０から出力される書込み電圧Ｖｐがリセット動作に必要な電圧値Ｖｒｅｓｅｔに立ち上がる。このときの電圧値Ｖｒｅｓｅｔは、図４に対応して定まる電流値Ｉｒｅｓｅｔに基づいて、ＧＳＴ素子２ａの特性とともに選択トランジスタ１やビット線４の寄生抵抗等の損失を考慮して電流経路全体の抵抗値を算出し、これに適合するように設定する必要がある。
【００４１】
タイミングｔｒにおいては、ビット線選択信号ＢＳＳがハイレベルに変化し、ビット線選択トランジスタ１１を介してビット線４が接地レベルに引き下げられる。それと同時に、選択されたワード線３に対応する選択ワード線出力Ｗａがリセットパルスに対応する短いパルス幅で立ち上がり、選択トランジスタ１がオンになって上述の電流値Iｒｅｓｅｔの書込み電流Ｉｐが流れる。なお、図６に示すように、選択されたワード線３に隣接する他のワード線３に対応する非選択ワード線出力Ｗｂは、ローレベルを保ち続けることがわかる。
【００４２】
ＧＳＴ素子２ａは、書込み電流Ｉｐによって発生したジュール熱により融解する。その直後にワード線３がハイレベルからローレベルに変化することにより、選択トランジスタタ１がオフになって書込み電流Ｉｐの電流経路が遮断される。これにより、融解された状態のＧＳＴ素子２ａが急冷されて高抵抗のアモルファス状態に遷移し、リセット動作が完了する。
【００４３】
次に、セット動作に際しては、タイミングｔｓに先行してライトアンプ１０から出力される書込み電圧Ｖｐがセット動作に必要な電圧値Ｖｓｅｔに立ち上がる。このときの電圧値Ｖｓｅｔは、上述の電流値Ｖｒｅｓｅｔの場合と同様に図４の特性に対応して定まる電流値Ｉｓｅｔに基づいて設定する必要がある。なお、図６の例では、タイミングｔｒからタイミングｔｓ以降まで、ビット線選択信号ＢＳＳがハイレベルを常に保持している。
【００４４】
タイミングｔｓにおいては、選択ワード線出力Ｗａがセットパルスに対応して比較的長いパルス幅で立ち上がり、選択トランジスタ１がオンになって上述の電流値Iｓｅｔの書込み電流Ｉｐが流れる。ＧＳＴ素子２ａは、書込み電流Ｉｐによって発生したジュール熱を時間ｔ２（図４）だけ保持し、その後にワード線３がハイレベルからローレベルに変化することにより、選択トランジスタ１がオフになって書込み電流Ｉｐの電流経路が遮断される。これにより、ＧＳＴ素子２ａが加熱されて低抵抗の結晶状態に遷移し、セット動作が完了する。
【００４５】
なお、書込み対象のＧＳＴ素子２ａと共通の選択トランジスタ１に接続される他のＧＳＴ素子２ｂ〜２ｄに対する書込み動作を行う場合は、各々に接続される素子選択線５ｂ〜５ｄに対して上述と同様の制御を行えばよい。すなわち、各素子選択線５ｂ〜５ｄに書込み電圧Ｖｐを印加し、各々のＧＳＴ素子２ｂ〜２ｄと選択トランジスタ１を経由して流れる書込み電流Ｉｐによってジュール熱を発生させることにより各々のＧＳＴ素子２ｂ〜２ｄに対し個別に書込み動作を実行することができる。
【００４６】
また、同一のワード線３に接続される複数の選択トランジスタ１を書込み対象として選択しない場合は、対応する各素子選択線５ａ〜５ｄを上述したようにオープン又は接地レベルの状態を保つように制御する。この状態で選択トランジスタ１がオンになったとしても、ＧＳＴ素子２ａ〜２ｄは電流が流れない状態に保たれる。
【００４７】
相変化メモリに多ビット書込みや高速書込み、あるいはページ書込みなど機能を持たせる場合は、同一のワード線３上で多数の選択トランジスタ１を同時に選択する状況が生じる。この場合は、書込み対象のＧＳＴ素子２ａ〜２ｄが接続された素子選択線５ａ〜５ｄに同時に書込み電圧Ｖｐを印加し、一括してデータ書込みを行うことも可能である。
【００４８】
以上の書込み動作に関しては、上述した回路構成及び動作に限られず様々な変形例を適用することができる。図７は、図６の動作波形図において、選択ワード線出力Ｗａとビット線選択信号ＢＳＳを変更した場合の変形例である。書込み電流Ｉｐを供給するためのパルスの印加時間については、図６の例では選択ワード線出力Ｗａに依存して制御されるのに対し、図７の例ではビット線選択信号ＢＳＳに依存して制御される。よって、図７において、選択ワード線出力Ｗａは、図６のビット線選択信号ＢＳＳと同様、タイミングｔｒ以降ハイレベルを保持する状態になる。この場合、書込み電圧Ｖｐ、書込み電流Ｉｐの波形は、図６と同様になる。
【００４９】
次に図８は、図５の回路構成において、書込み電流Ｉｐが逆方向に流れるように構成した変形例である。図８においては、ライトアンプ２０がビット線４に接続され、書込み対象のＧＳＴ素子２ａに書込み電流Ｉｐを供給する。また、素子選択線５ａには、素子選択信号ＳＳａがゲートに入力された素子選択トランジスタ２１ａが接続される。なお、図８では省略しているが、他の素子選択線５ｂ〜５ｄにも、同様に素子選択信号ＳＳｂ〜ＳＳｄがゲートに入力された素子選択トランジスタ２１ｂ〜２１ｄがそれぞれ接続される。
【００５０】
図９は、本変形例について図８の回路構成に対応する動作波形図である。図９においては、図８のＧＳＴ素子２ａに対するリセット動作に際し、素子選択信号ＳＳａが図６のビット線選択信号ＢＳＳと同様に変化する。すなわち、タイミングｔｒで素子選択信号ＳＳａがハイレベルに変化し、素子選択トランジスタ２１ａを介して素子選択線５ａが接地レベルに引き下げられ、その状態が保持される。これにより、ワード線３がローレベルになった状態で、図８に示すように書込み電流Ｉｐが図５の場合と逆方向に流れる。なお、それ以外の制御については、図６の場合と同様に行えばよい。
【００５１】
図１０は、本変形例の図９の動作波形図において、図７の場合と同様の観点から、選択ワード線出力Ｗａ及び素子選択信号ＳＳａの制御を変更した場合の動作波形図である。このように制御する場合であっても、図９の場合と同様の書込み電流Ｉｐを供給することができる。
【００５２】
次に、本実施形態の相変化メモリに対する読出し動作について説明する。図１１は、図１の回路構成を基本として読出し動作に必要な要素を付加した回路図である。図１１においては、一のＧＳＴ素子２ａを読出し対象としてビット情報を読出す際、読出し対象のＧＳＴ素子２(図１１の例ではＧＳＴ素子２ａ）に流れるセル電流Ｉｃｅ１１と、それ以外のＧＳＴ素子２に流れる回り込み電流Ｉｓｎ(図１１の例では２通りの回り込み電流Ｉｓｎ１、Ｉｓｎ２）をそれぞれ示している。図１１の回路構成中では、ビット線４に接続されるセンスアンプ３０と、各々の素子選択線５ａ〜５ｄに接続されるスイッチ３１ａ〜３１ｄが付加されているが、それ以外の構成要素については図８の回路構成と共通になっている。
【００５３】
図１１において、既に書込み済みのＧＳＴ素子２ａを選択して読出す際、ワード線３をハイレベルにした状態で、素子選択信号ＳＳａをハイレベルに変化させると、素子選択線５ａが接地レベルに引き下げられる。この状態で、ＧＳＴ素子２ａは、センスアンプ３０からセル電流Ｉcellを供給される。このセル電流Ｉcellは、図１１に示す電流経路に沿って、ビット線４、選択トランジスタ１を経て読出し対象のＧＳＴ素子２ａに流れ込む。そして、センスアンプ３０によってＧＳＴ素子２ａの抵抗状態に応じた異なる情報ビットを読出すことができる。
【００５４】
ここで、読出し対象以外のＧＳＴ素子２ｂ〜２ｄがそれぞれ接続される素子選択線５ｂ〜５ｄにはスイッチ３１ｂ〜３１ｄが接続され、スイッチ３１ｂ〜３１ｄをオンとしてビット線４の電位と同電位のプリチャージレベルＶｐｒｅが印加される。なお、素子選択線５ａに接続されるスイッチ３１ａはオフとなっている。このプリチャージレベルＶｐｒｅの印加は、ＧＳＴ素子２ｂ〜２ｄが低抵抗のセット抵抗値の状態になるときにビット線４の電位の低化によって回り込み電流Ｉｓｎ１が発生し、読出し動作が困難になることを防止する役割がある。
【００５５】
また、いずれかの素子選択線５ａ〜５ｄ上で、非選択状態の選択トランジスタ１に接続されたＧＳＴ素子２ａ〜２ｄが低抵抗のセット抵抗値の状態にあるときも、回り込み電流Ｉｓｎ２が発生することにより読出し動作が困難になることを防止する必要がある。そのため、ＧＳＴ素子２の抵抗値の最適化を行うことが求められ、その抵抗値とセル電流、特にアモルファス状態に対応するリセット抵抗値とセル電流Ｉcellとの関係に基づいて最適な設計を行うことが望ましい。
【００５６】
図１２は、ＧＳＴ素子２の抵抗値についての設計条件を導くため、相変化メモリ全体に設定された各ＧＳＴ素子２の抵抗値と、読出し動作時に選択状態の選択トランジスタ１を経由して流れるセル電流Ｉcell及び回り込み電流Ｉｓｎの関係を示す図である。図１２では、読出し対象のＧＳＴ素子２が低抵抗のセット抵抗値（結晶状態）あるいは高抵抗のリセット抵抗値（アモルファス状態）である場合について、セル電流Ｉcellの変化を比較して示している。同様の比較条件で、読出し対象以外の隣接するＧＳＴ素子２を流れる回り込み電流Ｉｓｎの変化を比較して示している。
【００５７】
なお、図１２においては、回り込み電流Ｉｓｎが最大となる場合を想定し、読出し対象のＧＳＴ素子２を除く全てのＧＳＴ素子２がセット抵抗値を持つ状態にあるものと仮定する。また、セット抵抗値については、読出し対象であるか否かを問わず全てのＧＳＴ素子２に同一に設定されるが、読出し対象のＧＳＴ素子２がリセット抵抗値を持つ場合は、５００ｋΩのリセット抵抗値に設定されるものとする。
【００５８】
まず、読出し対象のＧＳＴ素子２がリセット抵抗値を持つ状態を考える。この場合、選択トランジスタ１を介して読出し対象のＧＳＴ素子２に流れるセル電流Ｉcellの変化を実線Ｌ１に示すとともに、セット抵抗値を持つ隣接するＧＳＴ素子２に流れる回り込み電流Ｉｓｎの変化を点線Ｌ２に示している。図１２の実線Ｌ１を参照すると、セット抵抗値を小さく設定するほど、セル電流Ｉcellが低化する傾向にある。このとき、点線Ｌ２の回り込み電流Ｉｓｎは、セット抵抗値が概ね１３０ｋΩを超える範囲では比較的小さく保たれる。よって、回り込み電流Ｉｓｎからの影響を考慮しても、ＧＳＴ素子２がリセット抵抗値を持つ場合、センスアンプ３０によりセル電流Ｉcellを検出することが可能となる。これに対し、回り込み電流Ｉｓｎは、セット抵抗値が概ね１３０ｋΩを下回る範囲では、センスアンプ３０が誤検出を起こす程度に増加し、リセット抵抗値を持つ読出し対象のＧＳＴ素子２の記憶情報を正確に読出すことが困難になる。以上の点を踏まえ、約１３０ｋΩの抵抗値をセット抵抗値の許容下限と考え、図１２に示す最小セット抵抗値Ｒｍｉｎとして設定する。
【００５９】
次に、読出し対象のＧＳＴ素子２がセット抵抗値を持つ状態を考える。この場合、選択トランジスタ１を介して読出し対象のＧＳＴ素子２に流れる電流の変化を実線Ｌ３に示すとともに、セット抵抗値を持つ隣接するＧＳＴ素子２に流れる電流の変化を点線Ｌ４に示している。図１２の実線Ｌ３を参照すると、セット抵抗値を小さく設定するほど、セル電流Ｉcellが増加する傾向にある。セット抵抗値が２０ｋΩでは２．５μＡの大きなセル電流Ｉcellを確保でき、セット抵抗値が３００ｋΩになっても１μＡ程度のセル電流Ｉcellを確保できる。しかし、セット抵抗値が３００ｋΩのときは、読出し対象のＧＳＴ素子２が、リセット抵抗値を持つ場合のセル電流Ｉcellに対する電流マージンが０．５μＡ程度になる。よって、これ以上セット抵抗値を大きくすると、電流マージンがさらに不足し、セット抵抗値とリセット抵抗値の識別が困難となって読出しに支障を来たす。以上の点を踏まえ、約３００ｋΩの抵抗値をセット抵抗値の許容上限と考え、図１２に示す最大セット抵抗値Ｒｍａｘとして設定する。
【００６０】
上述したように、ＧＳＴ素子２の抵抗値は、書込み電流Ｉｐにより発生するジュール熱と冷却時間ｔ１と保温時間ｔ２に依存して定まる。よって、高抵抗のリセット抵抗値と低抵抗のセット抵抗値の２つの状態に対応するパルス印加条件を設定すれば、いずれか所望の抵抗値に制御することが可能である。従って、上記の検討を反映して、リセット抵抗値５００ｋΩに対し、セット抵抗値がおおよそ１５０ｋΩ〜３００ｋΩの範囲となるようにパルス印加条件を設定すればよい。
【００６１】
以上、本実施形態に基づいて本発明について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、本実施形態の相変化メモリの単位回路ＵＣは、４つのＧＳＴ素子２により構成されるが、ＧＳＴ素子２の個数は４つに限られず、８、１６、３２と増加させて構成することも可能である。この場合、回り込み電流の増加等に起因して読出し速度の低化などを発生する恐れがあるため、相変化メモリを適用するシステムに対して最適な構成を採用することができる。また、回り込み電流が問題となる場合は、アモルファスシリコンなどを用いてＧＳＴ素子２と素子選択線５の間にダイオードを配置する構成とすれば、回り込み電流の影響を無視することができる。また、図１に示す回路構成や図２に示す平面レイアウトを採用する場合、メモリ素子としてＧＳＴ素子２に限られることなく、他の相変化メモリ素子、あるいは他の抵抗素子などを採用する場合であっても本発明の適用が可能である。
【図面の簡単な説明】
【００６２】
【図１】本発明の擬似クロスポイントメモリセルアレイを採用した相変化メモリの要部の回路構成を示す図である。
【図２】半導体プロセスにより形成された相変化メモリの平面レイアウトを示す図である。
【図３】図１の基本的な回路構成を用い、半導体基板上で複数のワード線と複数のビット線をマトリクス状に配置してメモリアレイを構成した相変化メモリの全体構成図である。
【図４】一般的なＧＳＴ素子に対して書込みを動作行う場合の印加パルスのシミュレーション波形を示す図である。
【図５】本実施形態の相変化メモリに対する書込み動作について説明するための図１の回路構成を基本として書込み動作に必要な要素を付加した回路図である。
【図６】図５の相変化メモリの回路構成に対応する動作波形図である。
【図７】図６の動作波形図において、選択ワード線出力Ｗａとビット線選択信号ＢＳＳを変更した場合の変形例である。
【図８】図５の回路構成において、書込み電流Ｉｐが逆方向に流れるように構成した変形例である。
【図９】図８の回路構成に対応する動作波形図である。
【図１０】図９の動作波形図において、選択ワード線出力Ｗａ及び素子選択信号ＳＳａの制御を変更した場合の動作波形図である。
【図１１】本実施形態の相変化メモリに対する読出し動作について説明するための図１の回路構成を基本として読出し動作に必要な要素を付加した回路図である。
【図１２】相変化メモリ全体に設定された各ＧＳＴ素子の抵抗値と、読出し動作時に選択状態の選択トランジスタを経由して流れるセル電流Ｉcell及び回り込み電流Ｉｓｎの関係を示す図である。
【符号の説明】
【００６３】
１…選択トランジスタ
２…ＧＳＴ素子
３…ワード線
４…ビット線
５…素子選択線
６…拡散層
７…スルーホール
８…下部電極
９…プラグ
１０、２０…ライトアンプ
１１…ビット線選択トランジスタ
２１…素子選択トランジスタ
３０…センスアンプ
３１…スイッチ
ＵＣ…単位回路
Ｃ１、Ｃ２…回路部
【技術分野】
【０００１】
本発明は、十分な書込み電流を確保できる大きなゲート幅を持つ選択トランジスタとメモリ素子を用いて構成された不揮発性半導体記憶装置に関し、特にメモリ素子として相変化メモリ素子を用いて構成された相変化メモリに関するものである。
【背景技術】
【０００２】
近年、多様な情報を扱う携帯機器の普及が広く進み、フラッシュメモリ等の不揮発性メモリの重要性が増している。将来的に主流となる不揮発性メモリには、大容量かつ高速で安価などの特徴が求められ、その候補としてはＦｅＲＡＭ、ＭＲＡＭなどが代表的なものである。その中でも、相変化材料の構造変化を利用した不揮発性メモリである相変化メモリは、有望な技術として研究開発が進められている。この相変化メモリは、例えばカルコゲナイド系の相変化材料（Ｇｅ、Ｓｂ、Ｔｅ）に熱を加えることにより、高抵抗のアモルファス状態と低抵抗の結晶状態とを遷移させ、これにより情報を書き換え可能に保持して不揮発性メモリとするものである。相変化メモリへの書込みを行う場合、所定のパルスを印加することで流れる電流により、ジュール熱を発生させて相変化材料の温度を変化させる。このときの電流レベルやパルス印加時間を適切に制御することにより、アモルファス状態と結晶状態の間を自在に遷移させることができる。一般に、相変化メモリに対する書込み時間は、数１０〜１００ｎｓ程度を要する。
【０００３】
このような相変化メモリの高集積化を図ることを目的として、ワード線とビット線の交点（クロスポイント）にメモリセルをマトリクス状に配置するクロスポイントメモリセルアレイ方式を採用した相変化メモリが提案されている。例えば、特許文献１や特許文献２に開示されたクロスポイントメモリセルアレイ方式では、書込み時の電流を十分に確保できるよう、メモリセルに選択トランジスタを用いずにバイポーラトランジスタやダイオード素子を用いる構成を採用している。通常、バイポーラトランジスタを用いてメモリセルを形成すると、書込み時に必要なジュール熱を発生させるだけの電流を確実に確保することができる。
【特許文献１】US6590807B2
【特許文献２】US6567296B1
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来のように、バイポーラトランジスタを用いたメモリセルを形成する構成は、一般的なＭＯＳトランジスタを用いる構成に比べて、メモリセルの面積が大きくなることが避けられない。一方、ＭＯＳトランジスタを用いてメモリセルを形成する構成では、メモリセル面積を小さくする上では有効であるが、書込み時に十分な電流を流す上で問題がある。すなわち、相変化メモリの書込み電流は８００μＡ程度必要であることが報告されており、それだけの電流をＭＯＳトランジスタに流すには、そのゲート幅を大きくする必要がある。この場合のＭＯＳトランジスタのゲート幅は、最近の一般的なプロセスで用いられるＭＯＳトランジスタのゲート幅に比べ、４倍程度必要となる。このように書込み電流を確保するためにＭＯＳトランジスタのゲート幅を増大させるのでは、相変化メモリの高集積化を図ることは困難となる。
【０００５】
そこで、本発明はこれらの問題を解決するためになされたものであり、半導体基板上に多数の相変化メモリ素子を高集積化して構成しつつ、大きなゲート幅を持つ選択トランジスタを用いて十分な書込み電流を確保し、平面レイアウトや動作制御の面において有利な不揮発性半導体記憶装置としての相変化メモリを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の不揮発性半導体記憶装置は、半導体基板上で複数のワード線と複数のビット線がマトリクス状に配列された不揮発性半導体記憶装置であって、前記ワード線と前記ビット線の各交点に設けられ、前記ワード線の電位により前記ビット線を経由して流れる電流を制御する選択トランジスタと、一端が前記選択トランジスタに共通に接続されるとともに他端がそれぞれ異なる素子選択線に接続され、情報の書込みと読出しが可能な所定数のメモリ素子からなるメモリ素子群と、制御対象の前記選択トランジスタを介して、当該選択トランジスタに接続された前記メモリ素子群の中から選択されたメモリ素子に接続された前記素子選択線を経由して所定の電流を供給することにより、前記選択されたメモリ素子に対する書込み動作と読出し動作を制御する電流制御手段とを備え、前記半導体基板上で前記素子選択線が前記ビット線と平行に配置されることを特徴とする。
【０００７】
このように構成された本発明によれば、複数のワード線と複数のビット線の各交点には、一の選択トランジスタと所定数のメモリ素子からなる単位回路が配置され、擬似的なクロスポイントメモリセルアレイが構成される。そして、ワード線、ビット線、各々のメモリ素子に接続される素子選択線のそれぞれに対する適切な制御を行って、書込み動作や読出し動作の際、対象となるメモリ素子に対し選択的に所望の電流を供給することができる。この場合、メモリ素子に比べて選択トランジスタの個数が少なくて済むので容易にゲート幅を大きくすることができ、十分な書込み電流を供給することができるとともに、高集積化に適した構成を実現できる。また、半導体基板上で素子選択線とビット線を平行に配置するようにしたので、ワード線に関連する回路とそれ以外の回路を区分して配置するなど、平面レイアウトの面や動作制御の面で有利な構成を実現できる。
【０００８】
また、本発明の不揮発性半導体記憶装置において、前記メモリ素子は、低抵抗の結晶状態と高抵抗のアモルファス状態とを遷移させることにより情報を書き換え可能に記憶する相変化メモリ素子であることを特徴とする。
【０００９】
また、本発明の不揮発性半導体記憶装置において、前記相変化メモリ素子は、カルコゲナイド系の相変化材料であるＧｅ、Ｓｂ、Ｔｅを用いて形成されることを特徴とする。
【００１０】
以上のように、メモリ素子として相変化メモリ素子(例えば、Ｇｅ、Ｓｂ、ＴｅからなるＧＳＴ素子）を採用する場合には、特に大きな書込み電流が必要とされるので、一の選択トランジスタに所定数（例えば、４個）の相変化メモリ素子を組合せることで、選択トランジスタに大きなゲート幅を持たせる配置が容易で、これにより十分な書込み電流を確保することができる。
【００１１】
また、本発明の不揮発性半導体記憶装置において、前記所定数のメモリ素子は、前記選択トランジスタのゲート幅の範囲内で、前記ワード線方向に沿って一列に配置されることを特徴とする。
【００１２】
また、本発明の不揮発性半導体記憶装置において、前記電流制御手段は、前記選択されたメモリ素子に対する書込み動作の際、当該メモリ素子をアモルファス状態に遷移させるリセットパルスと当該メモリ素子を結晶状態に遷移させるセットパルスとを選択的に出力することを特徴とする。
【００１３】
また、本発明の不揮発性半導体記憶装置において、前記電流制御手段は、前記選択されたメモリ素子に対する読出し動作の際、当該メモリ素子に接続される前記素子選択線の電位を接地レベルに切り替えることを特徴とする。
【００１４】
また、本発明の不揮発性半導体記憶装置において、前記電流制御手段は、前記選択されたメモリ素子に接続される前記素子選択線以外の素子選択線を所定のプリチャージレベルに切り替えることを特徴とする。
【００１５】
一方、本発明の相変化メモリは、半導体基板上で複数のワード線と複数のビット線がマトリクス状に配列された相変化メモリであって、前記ワード線と前記ビット線の各交点に設けられ、前記ワード線の電位により前記ビット線を経由して流れる電流を制御する選択トランジスタと、一端が前記選択トランジスタに共通に接続されるとともに他端がそれぞれ異なる素子選択線に接続され、低抵抗の結晶状態と高抵抗のアモルファス状態とを遷移させることにより情報を書き換え可能に記憶する所定数の相変化メモリ素子からなる相変化メモリ素子群と、制御対象の前記選択トランジスタを介して、当該選択トランジスタに接続された前記相変化メモリ素子群の中から選択された相変化メモリ素子に接続された前記素子選択線を経由して所定の電流を供給することにより、前記選択された相変化メモリ素子に対する書込み動作と読出し動作を制御する電流制御手段とを備えたことを特徴とする。
【００１６】
また、本発明の相変化メモリにおいて、前記相変化メモリ素子は、カルコゲナイド系の相変化材料であるＧｅ、Ｓｂ、Ｔｅを用いて形成されることを特徴とする。
【００１７】
また、本発明の相変化メモリにおいて、前記電流制御手段は、前記選択された相変化メモリ素子に対する書込み動作の際、当該相変化メモリ素子をアモルファス状態に遷移させるリセットパルスと当該相変化メモリ素子を結晶状態に遷移させるセットパルスとを選択的に出力することを特徴とする。
【発明の効果】
【００１８】
本発明によれば、選択トランジスタと所定数のメモリ素子を組み合せて擬似的なクロスポイントメモリセルアレイを構成し、選択されたメモリ素子の書込み動作時や読出し動作時に素子選択線を制御して必要な電流を供給可能としたので、複数のメモリ素子が大きなゲート幅を持つ選択トランジスタを共有する構造としている。これにより、特に相変化メモリ素子を用いる場合は、高集積化と十分な書込み電流の供給を両立することができる。また、半導体基板上で素子選択線とビット線を平行に配置したので、チップ上の平面レイアウトや動作制御の面で有利な不揮発性半導体記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態について図面を参照しながら説明する。本実施形態では、相変化メモリ素子を用いて情報の書込みと読出しを行うように構成された不揮発性半導体記憶装置としての相変化メモリに対し本発明を適用する場合を説明する。
【００２０】
図１は、本発明の擬似クロスポイントメモリセルアレイを採用した相変化メモリの基本的な回路構成を示す図である。図１においては、選択トランジスタ１とそのソースに共通に接続された４つのＧＳＴ素子２により単位回路ＵＣが構成されている。なお、４つのＧＳＴ素子２は、選択トランジスタ１に近い側からＧＳＴ素子２ａ、２ｂ、２ｃ、２ｄの順に配置されるものとする。相変化メモリの全体回路は、同一の構成を備えた多数の単位回路ＵＣを規則的に配置することにより構成される。なお、図１では、相変化メモリの全体回路のうち、４つの単位回路ＵＣを含む回路部分を図示している。
【００２１】
選択トランジスタ１は、ゲート電位によってソースドレイン間に流れる電流を制御可能なＭＯＳトランジタであり、ゲートにはワード線３が接続されるとともに、ドレインにはビット線４が接続されている。半導体基板上に形成された相変化メモリの全体では、例えばｎ本のワード線３とｍ本のビット線４がマトリクス状に配置され、その交点に全部でｎ×ｍ個の単位回路ＵＣが配置されて全体のメモリアレイが構成される。
【００２２】
ＧＳＴ素子２は、カルコゲナイド系の相変化材料であるＧｅ、Ｓｂ、Ｔｅを用いて形成された相変化メモリ素子であり、高抵抗と低抵抗の状態に応じた１ビットの情報を書き換え可能に記憶するメモリ素子（抵抗素子）として機能する。よって、１つの選択トランジスタ１に接続された４つのＧＳＴ素子２ａ〜２ｄは、４ビットの情報を担うことになる。ＧＳＴ素子２に保持される情報を書き換える場合は、高抵抗のアモルファス状態と低抵抗の結晶状態とを遷移させるための所定のパルスを印加する必要があるが、詳細については後述する。
【００２３】
４つのＧＳＴ素子２ａ〜２ｄは、いずれも一端が選択トランジスタ１のソースに共通に接続されているが、他端がそれぞれ異なる素子選択線５に接続されている。すなわち、ＧＳＴ素子２ａと素子選択線５ａ、ＧＳＴ素子２ｂと素子選択線５ｂ、ＧＳＴ素子２ｃと素子選択線５ｃ、ＧＳＴ素子２ｄと素子選択線５ｄがそれぞれ接続されている。これにより、各々の素子選択線５ａ〜５ｄの電位を別々に制御することで、各々のＧＳＴ素子２ａ〜２ｄに対して個別に書込み動作と読出し動作を行うことができる。
【００２４】
次に、本実施形態の相変化メモリの平面レイアウトについて、図２を用いて説明する。図２では、半導体プロセスにより半導体基板上に形成された相変化メモリの平面レイアウトのうち、図１の回路部分に対応して４つの単位回路ＵＣを含む範囲を示している。まず、半導体基板上の矩形領域に拡散層６が形成される。図２においては、２つの拡散層６が示されているが、１つの拡散層６は、２つの単位回路ＵＣにおける各選択トランジスタ１に対応している。また、隣接する拡散層６どうしは素子分離領域で隔てられ、所定間隔をおいて配置される。
【００２５】
拡散層６の上部には、絶縁膜を介して２本のワード線３が配置される。各ワード線３は、各選択トランジスタ１のゲート電極として機能する。そして、ワード線３と直交する方向には、メタル配線を用いたビット線４が配置される。ビット線４は、拡散層６のドレインの位置（２本のワード線３の間の位置）とスルーホール７を介して接続される。
【００２６】
また、拡散層６とビット線４の上部には、１つの拡散層６に重なる範囲のうち２本のワード線３を挟んだ両側にそれぞれ４つのＧＳＴ素子２ａ〜２ｄが形成される。４つのＧＳＴ素子２ａ〜２ｄの下部には、共通の下部電極８が形成され、拡散層６のソースの位置（２本のワード線３を挟んだ両側の位置）と２つのプラグ９を介して接続される。１つの拡散層６の範囲では２本のワード線３を挟んで対称構造となるので、全部で８つのＧＳＴ素子２、２つの下部電極８、４つのプラグ９が形成されることになる。
【００２７】
４つのＧＳＴ素子２ａ〜２ｄの上部には、４本の素子選択線５ａ〜５ｄが配置される。素子選択線５ａには、２本のワード線３を挟んで対象位置にある一対のＧＳＴ素子２ａがそれぞれプラグ（不図示）を介して接続される。同様に、素子選択線５ｂには一対のＧＳＴ素子２ｂが、素子選択線５ｃには一対のＧＳＴ素子２ｃが、素子選択線５ｄに一対のＧＳＴ素子２ｄが、それぞれプラグを介して接続される。
【００２８】
ここで、４本の素子選択線５ａ〜５ｄは、ビット線４と平行に配置されている。よって、相変化メモリの平面レイアウト全体では、一定の方向にビット線４と４つの素子選択線５ａ〜５ｄが交互に配置され、それと直交する方向にワード線３が配置される。また、拡散層６内でワード線３方向に規定されるゲート幅に対し、その範囲内で４つのＧＳＴ素子２ａ〜２ｄがワード線３の方向に沿って一列に配置される。これにより、拡散層６により形成されるＭＯＳトランジスタは、４つのＧＳＴ素子２ａ〜２ｄに十分な書込み電流を供給できる程度に大きなゲート幅を確保することができる。
【００２９】
次に図３は、図１の基本的な回路構成を用い、半導体基板上で複数のワード線３と複数のビット線４をマトリクス状に配置してメモリアレイを構成した相変化メモリの全体構成図である。メモリアレイ中に含まれる複数の単位回路ＵＣは、複数のワード線３と複数のビット線４の交点に配置される。複数のワード線３が図３の横方向に配列され、その一端に行デコーダ／ワードドライバ等を含む回路部Ｃ１が設けられる。また、複数のビット線４と４本１組の複数の素子選択線５は図３の縦方向に配列され、その一端にセンスアンプ部／ライトアンプ部／電流制御部等を含む回路部Ｃ２が設けられる。なお、回路部Ｃ２に含まれるセンスアンプ、ライトアンプ等の具体的動作については後述する。
【００３０】
本実施系形態の構成によれば、ビット線４と素子選択線５を平行に配置するとともに、それらに対しワード線３を直交して配置するようにしたので、ワード線３に対応する回路部Ｃ１をそれ以外の回路部Ｃ２と分けて構成でき、適正な回路規模を保つことができる。また、ワード線３を選択駆動する制御では、ビット線４及び素子選択線５に電流を供給する制御を別々に行うことで、相変化メモリ等の半導体記憶装置に対する書込み動作と読出し動作を迅速に行うことができる。
【００３１】
次に、本実施形態の相変化メモリの動作について説明する。図４は、一般的なＧＳＴ素子２に対して書込みを動作行う場合の印加パルスのシミュレーション波形を示す図である。図４においては、ＧＳＴ素子２を高抵抗のアモルファス状態に遷移させるためのリセットパルスと、ＧＳＴ素子２を低抵抗の結晶状態に遷移させるためのセットパルスを、それぞれ印加したときのＧＳＴ素子２の温度変化を示している。
【００３２】
リセットパルスは、ＧＳＴ素子２を融解できるだけの大電流を短い時間に印加するパルス波形を有している。ＧＳＴ素子２の書込み時にリセットパルスを印加すると、大電流による発熱でＧＳＴ素子２が温度Ｔｍ以上に加熱された後、時間ｔ１内で急冷される。これにより、ＧＳＴ素子２はアモルファス状態に対応するリセット抵抗値を持つ状態となる。
【００３３】
一方、セットパルスは、ＧＳＴ素子２を緩やかに加熱できる中程度の電流を比較的長い時間印加するパルス波形を有している。ＧＳＴ素子２の書込み時にセットパルスを印加すると、ＧＳＴ素子２が温度Ｔｘ以上の状態を時間ｔ２だけ保ち続ける。これにより、ＧＳＴ素子２の結晶化が進行していき、結晶状態に対応するセット抵抗値を持つ状態となる。
【００３４】
図４に示されるように、セットパルスとリセットパルスを印加する際のＧＳＴ素子２の発熱量、すなわち電流値とその冷却時間ｔ１と保温時間ｔ２を適切に制御することにより、相変化に基づきＧＳＴ素子２の抵抗状態を変化させることができる。この場合、ＧＳＴ素子２の発熱量を最適化するため、ＧＳＴ素子２を接続するプラグ等のヒーター（加熱手段）を適切な抵抗値に設計する必要がある。
【００３５】
次に、本実施形態の相変化メモリに対する書込み動作について説明する。図５は、図１の回路構成を基本として書込み動作に必要な要素を付加した回路図である。図５においては、任意の選択回路ＵＣにおける一のＧＳＴ素子２ａを書込み対象としてビット情報を書込む際、書込み電流Ｉｐが流れる状態を示している。図５において、書込み電流Ｉｐの電流経路には、図１の構成要素のうち素子選択線５ａと、ＧＳＴ素子２ａと、ワード線３により選択される選択トランジスタ１と、ビット線４が存在することがわかる。このときの書込み電流Ｉｐは、素子選択線５ａを介してライトアンプ１０から供給される。また、書込み電流Ｉｐが流れるビット線４は、ビット線選択トランジスタ１１により選択される。
【００３６】
なお、ライトアンプ１０は、素子選択線５ａに限られず、他の素子選択線５ｂ〜５ｄにも接続される。図３の全体構成において、複数のライトアンプ１０が回路部Ｃ２に設けられる。また、ビット線選択トランジスタ１１も回路部Ｃ２に設けられる。
【００３７】
図５において、ビット線選択トランジスタ１１のゲートには、ビット線選択信号ＢＳＳが入力されている。このビット線選択信号ＢＳＳをハイレベルにすると、ビット線選択トランジスタ１１を介してビット線４の電位が接地レベルになる。接地レベルとなったビット線４が接続される選択トランジスタ１は、ワード線３がローレベルのときはオフを保ち、ワード線３がハイレベルのときはオンして選択状態なる。また、素子選択線５ａには、ライトアンプ１０から書込み電圧Ｖｐが印加される。この書込み電圧Ｖｐは、書込み対象のＧＳＴ素子２ａに対するセット動作又はリセット動作のいずれかに適合する書込み電流Ｉｐを確保できるように電圧値と印加時間が制御される。
【００３８】
なお、書込み対象の素子選択線５ａに隣接する書込み対象以外の３本の素子選択線５ｂ、５ｃ、５ｄについては、オープン状態を保つか、あるいは書込み対象以外の３つのＧＳＴ素子２ｂ、２ｃ、２ｄが相変化を生じないように、所定のプリチャージレベルが印加される。
【００３９】
ワード線３がローレベルからハイレベルに立ち上がるタイミングで選択トランジスタ１がオンになると、図５に点線で示す経路に沿って書込み電流Ｉｐが流れ始める。この書込み電流Ｉｐは、素子選択線５ａを経由してＧＳＴ素子２ａ及び選択トランジスタ１を通り、ビット線４に流れ込む。このとき、書込み電流Ｉｐが流れて発生したジュール熱によりＧＳＴ素子２ａが加熱されて相変化を起こし、高抵抗のアモルファス状態又は低抵抗の結晶状態に遷移させることにより書込みを行うことができる。
【００４０】
図６は、図５の相変化メモリの回路構成に対応する動作波形図である。図６においては、セット動作とリセット動作を含む書込み動作として、最初にリセット動作を行った後、続いてセット動作を行う場合の各部の動作波形を示している。まず、リセット動作に際しては、タイミングｔｒに先行してライトアンプ１０から出力される書込み電圧Ｖｐがリセット動作に必要な電圧値Ｖｒｅｓｅｔに立ち上がる。このときの電圧値Ｖｒｅｓｅｔは、図４に対応して定まる電流値Ｉｒｅｓｅｔに基づいて、ＧＳＴ素子２ａの特性とともに選択トランジスタ１やビット線４の寄生抵抗等の損失を考慮して電流経路全体の抵抗値を算出し、これに適合するように設定する必要がある。
【００４１】
タイミングｔｒにおいては、ビット線選択信号ＢＳＳがハイレベルに変化し、ビット線選択トランジスタ１１を介してビット線４が接地レベルに引き下げられる。それと同時に、選択されたワード線３に対応する選択ワード線出力Ｗａがリセットパルスに対応する短いパルス幅で立ち上がり、選択トランジスタ１がオンになって上述の電流値Iｒｅｓｅｔの書込み電流Ｉｐが流れる。なお、図６に示すように、選択されたワード線３に隣接する他のワード線３に対応する非選択ワード線出力Ｗｂは、ローレベルを保ち続けることがわかる。
【００４２】
ＧＳＴ素子２ａは、書込み電流Ｉｐによって発生したジュール熱により融解する。その直後にワード線３がハイレベルからローレベルに変化することにより、選択トランジスタタ１がオフになって書込み電流Ｉｐの電流経路が遮断される。これにより、融解された状態のＧＳＴ素子２ａが急冷されて高抵抗のアモルファス状態に遷移し、リセット動作が完了する。
【００４３】
次に、セット動作に際しては、タイミングｔｓに先行してライトアンプ１０から出力される書込み電圧Ｖｐがセット動作に必要な電圧値Ｖｓｅｔに立ち上がる。このときの電圧値Ｖｓｅｔは、上述の電流値Ｖｒｅｓｅｔの場合と同様に図４の特性に対応して定まる電流値Ｉｓｅｔに基づいて設定する必要がある。なお、図６の例では、タイミングｔｒからタイミングｔｓ以降まで、ビット線選択信号ＢＳＳがハイレベルを常に保持している。
【００４４】
タイミングｔｓにおいては、選択ワード線出力Ｗａがセットパルスに対応して比較的長いパルス幅で立ち上がり、選択トランジスタ１がオンになって上述の電流値Iｓｅｔの書込み電流Ｉｐが流れる。ＧＳＴ素子２ａは、書込み電流Ｉｐによって発生したジュール熱を時間ｔ２（図４）だけ保持し、その後にワード線３がハイレベルからローレベルに変化することにより、選択トランジスタ１がオフになって書込み電流Ｉｐの電流経路が遮断される。これにより、ＧＳＴ素子２ａが加熱されて低抵抗の結晶状態に遷移し、セット動作が完了する。
【００４５】
なお、書込み対象のＧＳＴ素子２ａと共通の選択トランジスタ１に接続される他のＧＳＴ素子２ｂ〜２ｄに対する書込み動作を行う場合は、各々に接続される素子選択線５ｂ〜５ｄに対して上述と同様の制御を行えばよい。すなわち、各素子選択線５ｂ〜５ｄに書込み電圧Ｖｐを印加し、各々のＧＳＴ素子２ｂ〜２ｄと選択トランジスタ１を経由して流れる書込み電流Ｉｐによってジュール熱を発生させることにより各々のＧＳＴ素子２ｂ〜２ｄに対し個別に書込み動作を実行することができる。
【００４６】
また、同一のワード線３に接続される複数の選択トランジスタ１を書込み対象として選択しない場合は、対応する各素子選択線５ａ〜５ｄを上述したようにオープン又は接地レベルの状態を保つように制御する。この状態で選択トランジスタ１がオンになったとしても、ＧＳＴ素子２ａ〜２ｄは電流が流れない状態に保たれる。
【００４７】
相変化メモリに多ビット書込みや高速書込み、あるいはページ書込みなど機能を持たせる場合は、同一のワード線３上で多数の選択トランジスタ１を同時に選択する状況が生じる。この場合は、書込み対象のＧＳＴ素子２ａ〜２ｄが接続された素子選択線５ａ〜５ｄに同時に書込み電圧Ｖｐを印加し、一括してデータ書込みを行うことも可能である。
【００４８】
以上の書込み動作に関しては、上述した回路構成及び動作に限られず様々な変形例を適用することができる。図７は、図６の動作波形図において、選択ワード線出力Ｗａとビット線選択信号ＢＳＳを変更した場合の変形例である。書込み電流Ｉｐを供給するためのパルスの印加時間については、図６の例では選択ワード線出力Ｗａに依存して制御されるのに対し、図７の例ではビット線選択信号ＢＳＳに依存して制御される。よって、図７において、選択ワード線出力Ｗａは、図６のビット線選択信号ＢＳＳと同様、タイミングｔｒ以降ハイレベルを保持する状態になる。この場合、書込み電圧Ｖｐ、書込み電流Ｉｐの波形は、図６と同様になる。
【００４９】
次に図８は、図５の回路構成において、書込み電流Ｉｐが逆方向に流れるように構成した変形例である。図８においては、ライトアンプ２０がビット線４に接続され、書込み対象のＧＳＴ素子２ａに書込み電流Ｉｐを供給する。また、素子選択線５ａには、素子選択信号ＳＳａがゲートに入力された素子選択トランジスタ２１ａが接続される。なお、図８では省略しているが、他の素子選択線５ｂ〜５ｄにも、同様に素子選択信号ＳＳｂ〜ＳＳｄがゲートに入力された素子選択トランジスタ２１ｂ〜２１ｄがそれぞれ接続される。
【００５０】
図９は、本変形例について図８の回路構成に対応する動作波形図である。図９においては、図８のＧＳＴ素子２ａに対するリセット動作に際し、素子選択信号ＳＳａが図６のビット線選択信号ＢＳＳと同様に変化する。すなわち、タイミングｔｒで素子選択信号ＳＳａがハイレベルに変化し、素子選択トランジスタ２１ａを介して素子選択線５ａが接地レベルに引き下げられ、その状態が保持される。これにより、ワード線３がローレベルになった状態で、図８に示すように書込み電流Ｉｐが図５の場合と逆方向に流れる。なお、それ以外の制御については、図６の場合と同様に行えばよい。
【００５１】
図１０は、本変形例の図９の動作波形図において、図７の場合と同様の観点から、選択ワード線出力Ｗａ及び素子選択信号ＳＳａの制御を変更した場合の動作波形図である。このように制御する場合であっても、図９の場合と同様の書込み電流Ｉｐを供給することができる。
【００５２】
次に、本実施形態の相変化メモリに対する読出し動作について説明する。図１１は、図１の回路構成を基本として読出し動作に必要な要素を付加した回路図である。図１１においては、一のＧＳＴ素子２ａを読出し対象としてビット情報を読出す際、読出し対象のＧＳＴ素子２(図１１の例ではＧＳＴ素子２ａ）に流れるセル電流Ｉｃｅ１１と、それ以外のＧＳＴ素子２に流れる回り込み電流Ｉｓｎ(図１１の例では２通りの回り込み電流Ｉｓｎ１、Ｉｓｎ２）をそれぞれ示している。図１１の回路構成中では、ビット線４に接続されるセンスアンプ３０と、各々の素子選択線５ａ〜５ｄに接続されるスイッチ３１ａ〜３１ｄが付加されているが、それ以外の構成要素については図８の回路構成と共通になっている。
【００５３】
図１１において、既に書込み済みのＧＳＴ素子２ａを選択して読出す際、ワード線３をハイレベルにした状態で、素子選択信号ＳＳａをハイレベルに変化させると、素子選択線５ａが接地レベルに引き下げられる。この状態で、ＧＳＴ素子２ａは、センスアンプ３０からセル電流Ｉcellを供給される。このセル電流Ｉcellは、図１１に示す電流経路に沿って、ビット線４、選択トランジスタ１を経て読出し対象のＧＳＴ素子２ａに流れ込む。そして、センスアンプ３０によってＧＳＴ素子２ａの抵抗状態に応じた異なる情報ビットを読出すことができる。
【００５４】
ここで、読出し対象以外のＧＳＴ素子２ｂ〜２ｄがそれぞれ接続される素子選択線５ｂ〜５ｄにはスイッチ３１ｂ〜３１ｄが接続され、スイッチ３１ｂ〜３１ｄをオンとしてビット線４の電位と同電位のプリチャージレベルＶｐｒｅが印加される。なお、素子選択線５ａに接続されるスイッチ３１ａはオフとなっている。このプリチャージレベルＶｐｒｅの印加は、ＧＳＴ素子２ｂ〜２ｄが低抵抗のセット抵抗値の状態になるときにビット線４の電位の低化によって回り込み電流Ｉｓｎ１が発生し、読出し動作が困難になることを防止する役割がある。
【００５５】
また、いずれかの素子選択線５ａ〜５ｄ上で、非選択状態の選択トランジスタ１に接続されたＧＳＴ素子２ａ〜２ｄが低抵抗のセット抵抗値の状態にあるときも、回り込み電流Ｉｓｎ２が発生することにより読出し動作が困難になることを防止する必要がある。そのため、ＧＳＴ素子２の抵抗値の最適化を行うことが求められ、その抵抗値とセル電流、特にアモルファス状態に対応するリセット抵抗値とセル電流Ｉcellとの関係に基づいて最適な設計を行うことが望ましい。
【００５６】
図１２は、ＧＳＴ素子２の抵抗値についての設計条件を導くため、相変化メモリ全体に設定された各ＧＳＴ素子２の抵抗値と、読出し動作時に選択状態の選択トランジスタ１を経由して流れるセル電流Ｉcell及び回り込み電流Ｉｓｎの関係を示す図である。図１２では、読出し対象のＧＳＴ素子２が低抵抗のセット抵抗値（結晶状態）あるいは高抵抗のリセット抵抗値（アモルファス状態）である場合について、セル電流Ｉcellの変化を比較して示している。同様の比較条件で、読出し対象以外の隣接するＧＳＴ素子２を流れる回り込み電流Ｉｓｎの変化を比較して示している。
【００５７】
なお、図１２においては、回り込み電流Ｉｓｎが最大となる場合を想定し、読出し対象のＧＳＴ素子２を除く全てのＧＳＴ素子２がセット抵抗値を持つ状態にあるものと仮定する。また、セット抵抗値については、読出し対象であるか否かを問わず全てのＧＳＴ素子２に同一に設定されるが、読出し対象のＧＳＴ素子２がリセット抵抗値を持つ場合は、５００ｋΩのリセット抵抗値に設定されるものとする。
【００５８】
まず、読出し対象のＧＳＴ素子２がリセット抵抗値を持つ状態を考える。この場合、選択トランジスタ１を介して読出し対象のＧＳＴ素子２に流れるセル電流Ｉcellの変化を実線Ｌ１に示すとともに、セット抵抗値を持つ隣接するＧＳＴ素子２に流れる回り込み電流Ｉｓｎの変化を点線Ｌ２に示している。図１２の実線Ｌ１を参照すると、セット抵抗値を小さく設定するほど、セル電流Ｉcellが低化する傾向にある。このとき、点線Ｌ２の回り込み電流Ｉｓｎは、セット抵抗値が概ね１３０ｋΩを超える範囲では比較的小さく保たれる。よって、回り込み電流Ｉｓｎからの影響を考慮しても、ＧＳＴ素子２がリセット抵抗値を持つ場合、センスアンプ３０によりセル電流Ｉcellを検出することが可能となる。これに対し、回り込み電流Ｉｓｎは、セット抵抗値が概ね１３０ｋΩを下回る範囲では、センスアンプ３０が誤検出を起こす程度に増加し、リセット抵抗値を持つ読出し対象のＧＳＴ素子２の記憶情報を正確に読出すことが困難になる。以上の点を踏まえ、約１３０ｋΩの抵抗値をセット抵抗値の許容下限と考え、図１２に示す最小セット抵抗値Ｒｍｉｎとして設定する。
【００５９】
次に、読出し対象のＧＳＴ素子２がセット抵抗値を持つ状態を考える。この場合、選択トランジスタ１を介して読出し対象のＧＳＴ素子２に流れる電流の変化を実線Ｌ３に示すとともに、セット抵抗値を持つ隣接するＧＳＴ素子２に流れる電流の変化を点線Ｌ４に示している。図１２の実線Ｌ３を参照すると、セット抵抗値を小さく設定するほど、セル電流Ｉcellが増加する傾向にある。セット抵抗値が２０ｋΩでは２．５μＡの大きなセル電流Ｉcellを確保でき、セット抵抗値が３００ｋΩになっても１μＡ程度のセル電流Ｉcellを確保できる。しかし、セット抵抗値が３００ｋΩのときは、読出し対象のＧＳＴ素子２が、リセット抵抗値を持つ場合のセル電流Ｉcellに対する電流マージンが０．５μＡ程度になる。よって、これ以上セット抵抗値を大きくすると、電流マージンがさらに不足し、セット抵抗値とリセット抵抗値の識別が困難となって読出しに支障を来たす。以上の点を踏まえ、約３００ｋΩの抵抗値をセット抵抗値の許容上限と考え、図１２に示す最大セット抵抗値Ｒｍａｘとして設定する。
【００６０】
上述したように、ＧＳＴ素子２の抵抗値は、書込み電流Ｉｐにより発生するジュール熱と冷却時間ｔ１と保温時間ｔ２に依存して定まる。よって、高抵抗のリセット抵抗値と低抵抗のセット抵抗値の２つの状態に対応するパルス印加条件を設定すれば、いずれか所望の抵抗値に制御することが可能である。従って、上記の検討を反映して、リセット抵抗値５００ｋΩに対し、セット抵抗値がおおよそ１５０ｋΩ〜３００ｋΩの範囲となるようにパルス印加条件を設定すればよい。
【００６１】
以上、本実施形態に基づいて本発明について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、本実施形態の相変化メモリの単位回路ＵＣは、４つのＧＳＴ素子２により構成されるが、ＧＳＴ素子２の個数は４つに限られず、８、１６、３２と増加させて構成することも可能である。この場合、回り込み電流の増加等に起因して読出し速度の低化などを発生する恐れがあるため、相変化メモリを適用するシステムに対して最適な構成を採用することができる。また、回り込み電流が問題となる場合は、アモルファスシリコンなどを用いてＧＳＴ素子２と素子選択線５の間にダイオードを配置する構成とすれば、回り込み電流の影響を無視することができる。また、図１に示す回路構成や図２に示す平面レイアウトを採用する場合、メモリ素子としてＧＳＴ素子２に限られることなく、他の相変化メモリ素子、あるいは他の抵抗素子などを採用する場合であっても本発明の適用が可能である。
【図面の簡単な説明】
【００６２】
【図１】本発明の擬似クロスポイントメモリセルアレイを採用した相変化メモリの要部の回路構成を示す図である。
【図２】半導体プロセスにより形成された相変化メモリの平面レイアウトを示す図である。
【図３】図１の基本的な回路構成を用い、半導体基板上で複数のワード線と複数のビット線をマトリクス状に配置してメモリアレイを構成した相変化メモリの全体構成図である。
【図４】一般的なＧＳＴ素子に対して書込みを動作行う場合の印加パルスのシミュレーション波形を示す図である。
【図５】本実施形態の相変化メモリに対する書込み動作について説明するための図１の回路構成を基本として書込み動作に必要な要素を付加した回路図である。
【図６】図５の相変化メモリの回路構成に対応する動作波形図である。
【図７】図６の動作波形図において、選択ワード線出力Ｗａとビット線選択信号ＢＳＳを変更した場合の変形例である。
【図８】図５の回路構成において、書込み電流Ｉｐが逆方向に流れるように構成した変形例である。
【図９】図８の回路構成に対応する動作波形図である。
【図１０】図９の動作波形図において、選択ワード線出力Ｗａ及び素子選択信号ＳＳａの制御を変更した場合の動作波形図である。
【図１１】本実施形態の相変化メモリに対する読出し動作について説明するための図１の回路構成を基本として読出し動作に必要な要素を付加した回路図である。
【図１２】相変化メモリ全体に設定された各ＧＳＴ素子の抵抗値と、読出し動作時に選択状態の選択トランジスタを経由して流れるセル電流Ｉcell及び回り込み電流Ｉｓｎの関係を示す図である。
【符号の説明】
【００６３】
１…選択トランジスタ
２…ＧＳＴ素子
３…ワード線
４…ビット線
５…素子選択線
６…拡散層
７…スルーホール
８…下部電極
９…プラグ
１０、２０…ライトアンプ
１１…ビット線選択トランジスタ
２１…素子選択トランジスタ
３０…センスアンプ
３１…スイッチ
ＵＣ…単位回路
Ｃ１、Ｃ２…回路部
【特許請求の範囲】
【請求項１】
半導体基板上で複数のワード線と複数のビット線がマトリクス状に配列された不揮発性半導体記憶装置であって、
前記ワード線と前記ビット線の各交点に設けられ、前記ワード線の電位により前記ビット線を経由して流れる電流を制御する選択トランジスタと、
一端が前記選択トランジスタに共通に接続されるとともに他端がそれぞれ異なる素子選択線に接続され、情報の書込みと読出しが可能な所定数のメモリ素子からなるメモリ素子群と、
制御対象の前記選択トランジスタを介して、当該選択トランジスタに接続された前記メモリ素子群の中から選択されたメモリ素子に接続された前記素子選択線を経由して所定の電流を供給することにより、前記選択されたメモリ素子に対する書込み動作と読出し動作を制御する電流制御手段と、
を備え、前記半導体基板上で前記素子選択線が前記ビット線と平行に配置されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリ素子は、低抵抗の結晶状態と高抵抗のアモルファス状態とを遷移させることにより情報を書き換え可能に記憶する相変化メモリ素子であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記相変化メモリ素子は、カルコゲナイド系の相変化材料であるＧｅ、Ｓｂ、Ｔｅを用いて形成されることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記所定数のメモリ素子は、前記選択トランジスタのゲート幅の範囲内で、前記ワード線方向に沿って一列に配置されることを特徴とする請求項２又は３に記載の不揮発性半導体記憶装置。
【請求項５】
前記電流制御手段は、前記選択されたメモリ素子に対する書込み動作の際、当該メモリ素子をアモルファス状態に遷移させるリセットパルスと当該メモリ素子を結晶状態に遷移させるセットパルスとを選択的に出力することを特徴とする請求項２から４のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
前記電流制御手段は、前記選択されたメモリ素子に対する読出し動作の際、当該メモリ素子に接続される前記素子選択線の電位を接地レベルに切り替えることを特徴とする請求項２から４のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】
前記電流制御手段は、前記選択されたメモリ素子に接続される前記素子選択線以外の素子選択線を所定のプリチャージレベルに切り替えることを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
半導体基板上で複数のワード線と複数のビット線がマトリクス状に配列された相変化メモリであって、
前記ワード線と前記ビット線の各交点に設けられ、前記ワード線の電位により前記ビット線を経由して流れる電流を制御する選択トランジスタと、
一端が前記選択トランジスタに共通に接続されるとともに他端がそれぞれ異なる素子選択線に接続され、低抵抗の結晶状態と高抵抗のアモルファス状態とを遷移させることにより情報を書き換え可能に記憶する所定数の相変化メモリ素子からなる相変化メモリ素子群と、
制御対象の前記選択トランジスタを介して、当該選択トランジスタに接続された前記相変化メモリ素子群の中から選択された相変化メモリ素子に接続された前記素子選択線を経由して所定の電流を供給することにより、前記選択された相変化メモリ素子に対する書込み動作と読出し動作を制御する電流制御手段と、
を備えたことを特徴とする相変化メモリ。
【請求項９】
前記相変化メモリ素子は、カルコゲナイド系の相変化材料であるＧｅ、Ｓｂ、Ｔｅを用いて形成されることを特徴とする請求項８に記載の相変化メモリ。
【請求項１０】
前記電流制御手段は、前記選択された相変化メモリ素子に対する書込み動作の際、当該相変化メモリ素子をアモルファス状態に遷移させるリセットパルスと当該相変化メモリ素子を結晶状態に遷移させるセットパルスとを選択的に出力することを特徴とする請求項８又は９に記載の相変化メモリ。
【請求項１】
半導体基板上で複数のワード線と複数のビット線がマトリクス状に配列された不揮発性半導体記憶装置であって、
前記ワード線と前記ビット線の各交点に設けられ、前記ワード線の電位により前記ビット線を経由して流れる電流を制御する選択トランジスタと、
一端が前記選択トランジスタに共通に接続されるとともに他端がそれぞれ異なる素子選択線に接続され、情報の書込みと読出しが可能な所定数のメモリ素子からなるメモリ素子群と、
制御対象の前記選択トランジスタを介して、当該選択トランジスタに接続された前記メモリ素子群の中から選択されたメモリ素子に接続された前記素子選択線を経由して所定の電流を供給することにより、前記選択されたメモリ素子に対する書込み動作と読出し動作を制御する電流制御手段と、
を備え、前記半導体基板上で前記素子選択線が前記ビット線と平行に配置されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリ素子は、低抵抗の結晶状態と高抵抗のアモルファス状態とを遷移させることにより情報を書き換え可能に記憶する相変化メモリ素子であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記相変化メモリ素子は、カルコゲナイド系の相変化材料であるＧｅ、Ｓｂ、Ｔｅを用いて形成されることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記所定数のメモリ素子は、前記選択トランジスタのゲート幅の範囲内で、前記ワード線方向に沿って一列に配置されることを特徴とする請求項２又は３に記載の不揮発性半導体記憶装置。
【請求項５】
前記電流制御手段は、前記選択されたメモリ素子に対する書込み動作の際、当該メモリ素子をアモルファス状態に遷移させるリセットパルスと当該メモリ素子を結晶状態に遷移させるセットパルスとを選択的に出力することを特徴とする請求項２から４のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
前記電流制御手段は、前記選択されたメモリ素子に対する読出し動作の際、当該メモリ素子に接続される前記素子選択線の電位を接地レベルに切り替えることを特徴とする請求項２から４のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】
前記電流制御手段は、前記選択されたメモリ素子に接続される前記素子選択線以外の素子選択線を所定のプリチャージレベルに切り替えることを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
半導体基板上で複数のワード線と複数のビット線がマトリクス状に配列された相変化メモリであって、
前記ワード線と前記ビット線の各交点に設けられ、前記ワード線の電位により前記ビット線を経由して流れる電流を制御する選択トランジスタと、
一端が前記選択トランジスタに共通に接続されるとともに他端がそれぞれ異なる素子選択線に接続され、低抵抗の結晶状態と高抵抗のアモルファス状態とを遷移させることにより情報を書き換え可能に記憶する所定数の相変化メモリ素子からなる相変化メモリ素子群と、
制御対象の前記選択トランジスタを介して、当該選択トランジスタに接続された前記相変化メモリ素子群の中から選択された相変化メモリ素子に接続された前記素子選択線を経由して所定の電流を供給することにより、前記選択された相変化メモリ素子に対する書込み動作と読出し動作を制御する電流制御手段と、
を備えたことを特徴とする相変化メモリ。
【請求項９】
前記相変化メモリ素子は、カルコゲナイド系の相変化材料であるＧｅ、Ｓｂ、Ｔｅを用いて形成されることを特徴とする請求項８に記載の相変化メモリ。
【請求項１０】
前記電流制御手段は、前記選択された相変化メモリ素子に対する書込み動作の際、当該相変化メモリ素子をアモルファス状態に遷移させるリセットパルスと当該相変化メモリ素子を結晶状態に遷移させるセットパルスとを選択的に出力することを特徴とする請求項８又は９に記載の相変化メモリ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００６−１２７５８３（Ｐ２００６−１２７５８３Ａ）
【公開日】平成１８年５月１８日（２００６．５．１８）
【国際特許分類】
【出願番号】特願２００４−３１１６１０（Ｐ２００４−３１１６１０）
【出願日】平成１６年１０月２６日（２００４．１０．２６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成１８年５月１８日（２００６．５．１８）
【国際特許分類】
【出願日】平成１６年１０月２６日（２００４．１０．２６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
[ Back to top ]