伝送方法、伝送回路及び伝送システム
【課題】多電位伝送のような多電源を用いず、かつ、パルス幅変調データ伝送方式で必要とされる高速クロックあるいは高速遅延制御を用いず、１クロックサイクルあたりのチップ間配線充放電回数を減らして消費電力を削減する。
【解決手段】送信側チップ３０において、カウンタ３４は、クロックＣＬＫの８逓倍クロックＣＫ８をアップカウントして得たカウント値をデジタルコンパレータ３５へ出力する。デジタルコンパレータ３５は、カウンタ値がフリップフロップ３１〜３３からの３ビットの送信データの値以上であるときに、ハイレベルの信号を出力する。セレクタ３７は、１クロックサイクルで立ち上がりか立ち下がりのいずれかに１回振幅遷移する波形の信号を出力する。出力バッファ３８は、このセレクタ３７から出力された信号を送信側チップ３０の外部の貫通配線５０へ出力する。
【解決手段】送信側チップ３０において、カウンタ３４は、クロックＣＬＫの８逓倍クロックＣＫ８をアップカウントして得たカウント値をデジタルコンパレータ３５へ出力する。デジタルコンパレータ３５は、カウンタ値がフリップフロップ３１〜３３からの３ビットの送信データの値以上であるときに、ハイレベルの信号を出力する。セレクタ３７は、１クロックサイクルで立ち上がりか立ち下がりのいずれかに１回振幅遷移する波形の信号を出力する。出力バッファ３８は、このセレクタ３７から出力された信号を送信側チップ３０の外部の貫通配線５０へ出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は伝送方法、伝送回路及び伝送システムに係り、特に半導体チップを複数枚有する半導体装置において、半導体チップ間でデータ伝送する伝送方法、伝送回路及び伝送システムに関する。
【背景技術】
【０００２】
近年、半導体集積回路の微細化によって集積密度が向上し、中央処理装置（ＣＰＵ）の高性能化やメモリの大容量化が進んできた。しかしながら、半導体集積回路の微細化には限界があるために、更に集積密度を上げるためには新たな技術の導入が求められている。その一技術として半導体チップを積層した半導体装置が提案されている（例えば、特許文献１、２参照）。特許文献１には、半導体チップを積層してチップ面積を変えずに大規模集積回路を実現する手段が記載されており、半導体集積回路本体の上に積層した別チップにメモリ回路を集積している。また、特許文献２には、メモリセルアレイを多層化してさらに大容量化した多層メモリ構造が記載されている。
【０００３】
図１６は、チップ積層半導体装置の一例の断面模式図を示す。半導体チップ１２０を多層化した場合には、今までのチップ面内の配線に加えて、さらにチップ間の配線が必要となる。このチップ間の配線として、配線密度を高めるためにチップの半導体基板の表面から裏面を貫通した貫通配線１２１がある。なお、１２２は、絶縁膜を示す。非特許文献１には、半導体チップのＳｉ基板を５０μｍまで薄膜化し、基板に表面から裏面まで貫通する１０μｍ角の孔を開けて、そこにメタルを充填してチップ間配線用の貫通配線を形成している。この貫通配線により、チップ間配線はチップ面内で２次元に配置でき、数百本のチップ間配線も可能になる。このような多層化した半導体チップ間では、貫通配線を介してデータを伝送することが行われる。
【０００４】
図１７は、上記の半導体チップ間でデータ伝送を行う伝送回路の一例の構成図を示す。この伝送回路は、送信側チップ１０と受信側チップ２０との間で貫通配線１５を介して１ビット２値のデジタル伝送をする伝送回路である。図１８は、図１７の伝送回路において２ビット分を並列に伝送した場合の波形図を示す。
【０００５】
図１７の伝送回路において、送信側チップ１０内のフリップフロップ１１からチップ間同期クロックの立ち上がりエッジのタイミングで送信したデータは、出力バッファ１２を経て送信側チップ１０外へ送られる。図１８（Ａ）は、上記のチップ間同期クロックＣＬＫを示す。送信側チップ１０は、そのクロックのクロックサイクルの１番目で「１」、２番目で「２」、３番目で「０」、４番目で「３」の値を持つデータを、同図（Ｂ）に示すＤａｔａ０と同図（Ｃ）に示すＤａｔａ１の１ビット２値で送信する。なお、２ビットを並列で伝送するにはフリップフロップ１０及び出力バッファ１２からなる回路部が２つ必要である。同様に、受信側チップ２０も図１７の構成の回路部が２つ必要になる。
【０００６】
送信側チップ１０から送信されたデータは、貫通配線１５を伝送して受信側のチップ２０に入力される。受信側チップ２０は、信号入力端子にＥＳＤ保護素子２１が設けられており、受信したデータを入力バッファ２２を経て、フリップフロップ２３のデータ入力端子に入力する。フリップフロップ２３は、そのクロック入力端子に入力されるクロックの立ち上がりエッジのタイミングでデータ入力端子に入力された受信データを取り込む。図１８（Ｄ）、（Ｅ）は、受信側チップ２０のフリップフロップ２３で取り込まれた１ビット２値の受信データＤａｔａ０、ｄａｔａ１を示す。ここで、送信側チップ１０のクロックと受信側チップ２０のクロックは同期したタイミングを持つ。
【０００７】
「０」と「１」の２値のデジタル伝送を行う図１７の伝送回路においては、伝送データにより貫通配線１５の寄生容量と受信側チップ２０内のＥＳＤ保護素子２１の容量を充放電する。その充放電回数は、伝送データが「１」から「１」、「１」から「０」、「０」から「０」、「０」から「１」への４つのデータ遷移パターンのうち、「１」から「０」が放電、「０」から「１」が充電となるので、充電あるいは放電が１回で充放電回数が１であると定義すると、１ビット伝送する場合の充放電回数は１クロックサイクルあたり平均０.５回となる。
【０００８】
上記の伝送回路においては、貫通配線１５を使ってチップ間の信号伝送を行う際に、貫通配線１５の寄生容量とＥＳＤ保護素子２１の容量とを充放電するために大きな電力を消費するという問題がある。すなわち、太さが１μｍ以下のチップ面内の配線とは異なり、貫通配線は十μｍ以上の太さが必要である。これは、貫通配線のプロセス同士で貫通配線の位置を合わせるためにチップ間の目合わせ精度である数μｍより一桁大きいサイズの貫通配線が必要なためである。
【０００９】
貫通配線の太さが大きいために、基板との寄生容量がチップ面内配線と比べて大きい。例えば、断面が直径２０μｍの円状の貫通配線が２５０ｎｍ厚の絶縁膜を挟んでＳｉ半導体基板を貫通している場合の配線容量は、基板の厚さが５０μｍ、つまり貫通配線長５０μｍでは０.４５ｐＦである。チップ面内で通常使われている面内配線が１ｍｍあたり０.２ｐＦ程度であることから、面内配線に比べて貫通配線の寄生容量は単位長さあたり４５倍になる。さらに、チップ間伝送の場合には、チップの信号入力端子にＥＳＤ保護素子をつけることも必要で、これによる付加容量もある。その結果、貫通配線１５を使ってチップ間の信号伝送を行う際に、容量を充放電するために大きな電力を消費してしまう。
【００１０】
このように、貫通配線を使う場合に消費電力が問題となるチップ間伝送において、チップ間伝送の充放電電力を低減するためには、２値デジタル伝送よりも少ない充放電回数で同じデータ量を送る必要がある。言い換えると、同じ充放電回数でより多くのデータ量を送る必要がある。例えば、伝送信号の振幅を多電位にして、より多くの値を伝送する方法がある。多電位を使わない方法としては、パルス幅を多段階にするパルス幅変調してデータを伝送する方法が知られている（例えば、特許文献３参照）。この特許文献３には、１クロックサイクルで異なるパルス幅を使ってデータを多重にして伝送している。
【００１１】
【特許文献１】特開平４−１９６２６３号公報
【特許文献２】特開２００２−２６２８３号公報
【特許文献３】特開２００５−７９８７３号公報
【非特許文献１】K.Takahashi et al.,Japanese Journal of Applied Physics,40,3032(2001)
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、伝送信号の振幅を多電位にすることで、２値デジタル伝送よりも少ない充放電回数で同じデータ量を送ることで充放電電力を低減する方法は、多電源が必要であることや、低振幅の信号がノイズの影響を受け易いという問題がある。
【００１３】
更に、貫通配線を使う場合に消費電力が問題となるチップ間伝送において、特許文献３に記載されたパルス幅変調したデータを伝送する方法は、以下の問題がある。図１９は、パルス幅変調伝送を使って１配線で３ビット分を送る４値伝送の送信波形を示す。ここでは、図１９（Ａ）に示すクロックＣＬＫの１クロックサイクル内で４段階のパルス幅を使い、パルス幅が最も短い場合は「０」、以下パルス幅が長くなるほど「１」、「２」、「３」の値のデータを伝送するものとする。従って、図１９（Ｂ）に示すパルス幅変調された伝送データは、「１」、「２」、「０」、「３」の値の順でデータが伝送される場合を示しており、図１８に示したデジタル伝送と同じデータ順である。
【００１４】
ここで、充放電回数は１クロックサイクルあたり充電と放電が１回ずつ、合計２回になる。１ビットで２値のデジタルデータを伝送するデジタル伝送回路と同じデータ量を伝送するには、配線数は半分になるが、充放電回数は２倍になる。パルス幅変調方式の充放電回数を上記のデジタル伝送回路より増やさないためには、１配線で４ビット分の１６値伝送よりも大きい多値で伝送することが必要となる。従って、パルス幅変調伝送を行う伝送回路では、上記のデジタル伝送回路よりも消費電力を増やさないためには、クロックサイクルの１６分の１よりも小さいパルス幅を生成するための高速クロックあるいは高速遅延制御が必要であるという問題がある。
【００１５】
本発明は以上の点に鑑みなされたもので、チップ間でデータ伝送する場合に貫通配線を使う場合であっても、多電位伝送のような多電源を用いず、かつ、パルス幅変調データ伝送方式で必要とされる高速クロックあるいは高速遅延制御を用いず、１ビットで２値のデジタルデータを伝送する場合と比べて１クロックサイクルあたりのチップ間配線充放電回数を減らして消費電力を削減し得る伝送方法、伝送回路及び伝送システムを提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記の目的を達成するため、第１の発明の伝送方法は、単一の配線を介して伝送データを伝送する伝送方法において、クロックの１クロックサイクルあたり１回の立ち上がり又は立ち下りの振幅遷移を有し、かつ、クロックのエッジから振幅遷移までの位相により、２ビット以上の値を持つデータを伝送データとして伝送することを特徴とする。
【００１７】
また、上記の目的を達成するため、第２の発明の伝送回路は、単一の配線へ伝送データを伝送する伝送回路において、クロックをＮ逓倍（Ｎは２以上の自然数）して得た逓倍クロックを生成する逓倍クロック生成手段と、逓倍クロックをカウントしてクロックの１クロックサイクルで一巡するカウント値を得るカウント手段と、カウント手段のカウント値と、伝送する２ビット以上のデータの値とを比較する比較手段と、比較手段による比較結果に応じて、クロックの１クロックサイクルあたり１回の立ち上がり又は立ち下りの振幅遷移を有し、かつ、クロックのエッジから振幅遷移までの位相により、２ビット以上の値を持つデータを伝送データとして生成するデータ生成手段とを有することを特徴とする。
【００１８】
また、上記の目的を達成するため、第３の発明の伝送回路は、クロックの１クロックサイクルあたり１回の立ち上がり又は立ち下りの振幅遷移を有し、かつ、クロックのエッジから振幅遷移までの位相により、２ビット以上の値を持つデータを単一の配線を介して受信する伝送回路であって、受信したデータの、クロックのエッジから振幅遷移までの位相を検出する位相検出手段と、位相検出手段の検出結果に基づいて、伝送する２ビット以上のデータを復元する復元手段とを有することを特徴とする。
【００１９】
更に、上記の目的を達成するため、第４の発明の伝送システムは、第１の半導体チップから単一のチップ間配線を介して第２の半導体チップへ伝送データを伝送する伝送システムにおいて、上記の第１の半導体チップは、
クロックをＮ逓倍（Ｎは２以上の自然数）して得た逓倍クロックを生成する逓倍クロック生成手段と、逓倍クロックをカウントしてクロックの１クロックサイクルで一巡するカウント値を得るカウント手段と、カウント手段のカウント値と、伝送する２ビット以上のデータの値とを比較する比較手段と、比較手段による比較結果に応じて、クロックの１クロックサイクルあたり１回の立ち上がり又は立ち下りの振幅遷移を有し、かつ、クロックのエッジから振幅遷移までの位相により、２ビット以上の値を持つデータを伝送データとして生成するデータ生成手段と、を有し、
上記の第２の半導体チップは、
チップ間配線を介して第１の半導体チップから受信した受信データの、クロックのエッジから振幅遷移までの位相を検出する位相検出手段と、位相検出手段の検出結果に基づいて、伝送する２ビット以上のデータを復元する復元手段と、を有することを特徴とする。
【発明の効果】
【００２０】
本発明によれば、複数の半導体チップを積層又は同一面上に並べた半導体装置において、２ビット以上のデータを半導体チップ間で伝送する際に、振幅遷移の位相及び／又は配線選択を使って１クロックサイクルあたりの配線充放電回数を減らすことで、半導体装置の消費電力の低減が実現できる。
【発明を実施するための最良の形態】
【００２１】
次に、本発明の実施形態について図面を参照して詳細に説明する。
【００２２】
本発明は、伝送信号がクロックサイクルあたり１回の立ち上がり、あるいは立ち下がり振幅遷移を持ち、その立ち上がり、あるいは立ち下がりエッジのクロックエッジからの位相によって２ビット以上のデータを伝送することを特徴とする。また、本発明は、クロックサイクル毎に立ち上がりと立ち下がりの振幅遷移を交互に伝送することを特徴とする。また、伝送に使う配線を複数備え、クロックサイクルあたり１つの配線を選択して振幅遷移することを特徴とする。
【００２３】
（第１の実施形態）
図１は、本発明になる伝送回路及び伝送システムの第１の実施形態のブロック図を示す。本実施形態は、８つの位相を使った多相伝送である８相伝送の構成である。
【００２４】
そこで、まず、多相伝送について説明する。図２は多相伝送方式の一例の伝送波形を示す。図２（Ｂ）は、時間軸を４分割してデータエッジをずらした４相伝送波形を示しており、同図（Ａ）に示すクロックＣＬＫの立ち上がりエッジからのデータ振幅の立ち上がり（あるいは、立ち下がり）の位相を使った多相伝送方式の送信波形を示す。
【００２５】
図２に示す４相伝送方式では、図１９のパルス幅変調伝送方式と同じデータ量を同じ配線数で伝送することになるが、充放電回数は半分で済む。この４相を使った伝送では、図１７に示した伝送回路で２ビットデータを伝送する場合と、同じ充放電回数になる。従って、２ビットデータを伝送する伝送回路よりも充放電回数を減らすことで低消費電力化するためには、４相よりも多い位相を使って伝送することになる。
【００２６】
図３は８相伝送波形の一例を示す波形図である。すなわち、図３（Ｂ）は、時間軸を８分割してデータエッジをずらした８相伝送波形を示しており、同図（Ａ）に示すクロックＣＬＫの立ち上がりエッジからのデータ振幅の立ち上がり（あるいは、立ち下がり）の位相を使った８相伝送方式の送信波形を示す。１つのチップ間配線にて８相伝送方式でデータ伝送する場合には、後述するように３ビットデータを伝送できるので、チップ間回線の充放電回数は、図１７に示したデジタル伝送回路を使って２ビットを伝送する場合の充放電回数の２／３になる。
【００２７】
さらに、１６相伝送方式の場合は１つのチップ間配線にて４ビットデータを伝送することができるので、その場合の充放電回数は、図１７に示したデジタル伝送回路により２ビットデータを伝送する場合に比べて充放電回数を半分まで減らすことができ、低消費電力化することが可能になる。
【００２８】
再び図１に戻って説明する。本実施形態の伝送システムは、送信側の半導体チップ（以下、送信側チップという）３０と受信側の半導体チップ（以下、受信側チップという）４０とが貫通配線５０で接続されており、送信側チップ３０からデータを８相伝送方式で貫通配線５０を介して受信側チップ４０へ伝送する。送信側チップ３０と受信側チップ４０とは、実際には図５の斜視図に模式的に示すように積層され、それらの間のチップ間配線を貫通配線５０とした構成であるが、図１では説明の便宜上、送信側チップ３０と受信側チップ４０とを横に並べて、３ビット伝送に必要な回路と貫通配線５０だけを図示している。
【００２９】
図１において、送信側チップ３０は、各々１ビットの送信データＤａｔａ０、Ｄａｔａ１、Ｄａｔａ２がデータ入力端子に入力されるフリップフロップ３１、３２、３３と、クロックＣＬＫを８逓倍したクロックＣＫ８をカウントするカウンタ３４と、入力端子Ａ、Ｂにそれぞれ入力された３ビットのデータの値を大小比較するデジタルコンパレータ３５と、クロックＣＬＫを１／２倍の周波数に分周する分周器３６と、デジタルコンパレータ３５の出力信号又はその逆極性の出力信号を選択するセレクタ３７と、出力バッファ３８とからなる。
【００３０】
また、受信側チップ４０は、入力端子に接続されたＥＳＤ保護素子４１と、受信データを緩衝増幅する入力バッファ４２と、クロックＣＬＫを１／２倍の周波数に分周する分周器４３と、入力信号又はその逆極性の入力信号を選択するセレクタ４４と、クロックＣＬＫを８逓倍したクロックＣＫ８をダウンカウントするダウンカウンタ４５と、ダウンカウンタ４５の３ビットの出力信号の各ビットがそれぞれデータ入力端子に供給されるフリップフロップ４６、４７及び４８とからなる。
【００３１】
次に、本実施形態の動作について、図４のフローチャートを併せ参照して説明する。まず、送信側チップ３０の内部の３ビットの送信データは、図４（Ｂ）、（Ｃ）、（Ｄ）に示すように各１ビットの送信データ０、１、２とされて、フリップフロップ３１、３２、３３に同図（Ａ）に示すクロックＣＬＫの立ち上がりに同期して取り込まれた後、デジタルコンパレータ３５の入力端子Ａに３ビットデータとして印加される。
【００３２】
一方、８ビットのカウンタ３４は、上記のクロックＣＬＫの周波数を８逓倍して得られた図４（Ｅ）に示すクロックＣＫ８をアップカウントすることにより、同図（Ｆ）に示すように、値が「０」から１ずつカウントアップしていき「７」に達した後「０」に戻るような、値が「０」〜「７」で一巡する３ビットのカウント値をデジタルコンパレータ３５へ出力する。デジタルコンパレータ３５は、入力端子Ａに入力されるフリップフロップ３１〜３３からの３ビットの送信データと、入力端子Ｂに入力されるカウンタ３４からの３ビットのカウンタ値とを大小比較し、入力端子Ａの入力の値が入力端子Ｂの入力の値以下であるとき、すなわちカウンタ値が３ビットの送信データの値以上であるときに、図４（Ｇ）に示すようにハイレベルの信号を出力し、それ以外の場合はローレベルの信号を出力する。
【００３３】
セレクタ３７は、デジタルコンパレータ３５から出力された信号と同一極性の信号と逆極性の信号とを、分周器３６からのクロックＣＬＫの１／２倍の周波数の制御信号に基づいて、１クロックサイクル毎に交互に選択する。従って、このセレクタ３７からは、１クロックサイクルで立ち上がりか立ち下がりのいずれかに１回振幅遷移する波形の、図４（Ｈ）に示す信号が出力される。ここで、上記のカウンタ値は、立ち上がりあるいは立ち下がりエッジのクロックエッジからの位相（１クロックサイクル１８０度を８分割した分割単位の位相）を示しており、セレクタ３７の出力信号の振幅遷移の位置（位相）によって「０」〜「７」までの値をもつ３ビットのデータの値を識別させることができる。出力バッファ３８は、このセレクタ３７から出力された信号を送信側チップ３０の外部の貫通配線５０へ出力する。
【００３４】
受信側チップ４０では、貫通配線５０から入力した図４（Ｈ）に示す信号を入力バッファ４２で受けてセレクタ４４に受信データとして供給する。セレクタ４４は、入力バッファ４２から出力された信号と同一極性の信号と逆極性の信号とを、分周器４３からのクロックＣＬＫの１／２倍の周波数の制御信号に基づいて、１クロックサイクル毎に交互に選択してダウンカウンタ４５のリセット端子ＲＳＴに入力する。このダウンカウンタ４５のリセット端子ＲＳＴの入力信号（以下、リセット信号ともいう）は、図４（Ｉ）に示される。
【００３５】
ダウンカウンタ４５は、クロックＣＬＫの周波数を８逓倍して得られた図４（Ｅ）に示すクロックＣＫ８をダウンカウントする。ここで、ダウンカウンタ４５は、リセット信号がローレベルの時には３ビットの最大値「７」を出力し、リセット信号がハイレベルの時にはクロックＣＫ８に同期して値が「７」から１ずつカウントダウンしていき「０」に達した後「７」に戻るような、値が「７」〜「０」で一巡する３ビットのカウント値を出力する。ダウンカウンタ４５のリセットはクロック同期式であり、リセット値が変化した次のクロックでカウント値はリセットされる。
【００３６】
これにより、ダウンカウンタ４５からは、図４（Ｊ）に示すような値の３ビットの信号が出力されて、その各１ビットがフリップフロップ４６、４７及び４８の各データ入力端子に印加される。フリップフロップ４６、４７及び４８は、図４（Ａ）に示すチップ間同期クロックＣＬＫがクロック端子に共通に印加されており、このチップ間同期クロックＣＬＫの例えば立ち上がりのタイミングで、データ入力端子に印加された信号を取り込む。その結果、フリップフロップ４６、４７及び４８のＱ出力端子からは、図４（Ｋ）、（Ｌ）、（Ｍ）に示すように、送信側チップ３０から送信されたデータと同じ値の各１ビットのデータが取り出され、３ビットデータに復元されて、受信側チップ４０の内部の回路（図示せず）へと送られる。
【００３７】
この本実施形態によれば、８相伝送により１クロックサイクルあたり１回振幅遷移する波形の伝送データを貫通配線５０を介して受信側チップ４０へ伝送するため、貫通配線５０の１クロックサイクルあたり１回の充放電で送信側チップ３０から受信側チップ４０へ３ビットデータを伝送することができる。これにより、本実施形態によれば、３ビットデータを３つの貫通配線を使って伝送する伝送回路と比べて配線の充放電回数を２／３に減らすことができ、容量の大きい貫通配線５０からなるチップ間配線とＥＳＤ保護素子４１を用いたチップ間伝送を低消費電力にすることができる。
【００３８】
すなわち、本実施形態によれば、チップ間でデータ伝送する場合に貫通配線を使う場合であっても、多電位伝送のような多電源を用いず、かつ、パルス幅変調データ伝送方式で必要とされる高速クロックあるいは高速遅延制御を用いず、１ビットで２値のデジタルデータを伝送する場合と比べて１クロックサイクルあたりのチップ間配線充放電回数を減らして消費電力を削減することができる。
【００３９】
なお、本実施の形態は８相伝送であるが、図１７に示したデジタル伝送回路よりも充放電回数を減らすためには、４相よりも大きい位相の数であればよい。例えば、１６相伝送では、１クロックサイクルで４ビット分のデータを１回の充放電で伝送できるので、充放電回数は図１７に示したデジタル伝送回路よりも半減し、消費電力を８相伝送よりもさらに低減することができる。
【００４０】
（第２の実施形態）
図６は、本発明になる伝送回路及び伝送システムの第２の実施形態のブロック図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。本実施形態も、第１の実施形態と同様に８つの位相を使った多相伝送である８相伝送の構成である。本実施形態は、図１の第１の実施形態と比べて、送信側チップ６０のセレクタ３７と出力バッファ３８の間に８逓倍のクロックＣＫ８がクロック入力端子に印加されるフリップフロップ６１を追加している点に特徴がある。
【００４１】
図７は図６の各部の信号波形図を示す。図７（Ａ）に示すクロックＣＬＫ、同図（Ｂ）〜（Ｄ）に示す３ビットの送信データ、同図（Ｅ）に示す８逓倍クロックＣＫ８、同図（Ｆ）に示すカウンタ３５の出力カウンタ値、同図（Ｇ）に示すデジタルコンパレータ３５の出力信号は、図４（Ａ）〜（Ｇ）の各信号と同一である。また、図７（Ｊ）〜（Ｍ）に示す信号も、図４（Ｊ）〜（Ｍ）に示す信号と同一である。フリップフロップ６１を設けることにより、出力バッファ３８から貫通配線５０への出力波形に、セレクタ３７の選択切り替え時のノイズパルスがのることを避けることができる。
【００４２】
ただし、本実施形態では、フリップフロップ６１を追加したことにより、チップ間伝送波形、すなわちフリップフロップ６１から出力バッファ３８を介して貫通配線５０へ出力される信号波形は、図７（Ｈ）に示す如くになり、これによりダウンカウンタ４５のリセット信号波形も図７（Ｉ）に示す如くになり、それぞれクロックＣＬＫの１クロックサイクルの８分の１だけ遅延する。そこで、本実施形態では、受信側のダウンカウンタ４５のリセットはクロック非同期式にして、リセット値が変化した時にすぐにカウンタ値の出力をリセットする。
【００４３】
（第３の実施形態）
図８は、本発明になる伝送回路及び伝送システムの第３の実施形態の送信側チップのブロック図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。本実施形態の送信側チップ７０は、チップ内部の３ビットのデータを、８逓倍のクロックＣＫ８を使ってカウンタ３４で生成された３ビットのアップカウント値と比較して、同じ値になった時にハイレベルの信号を出力するデジタルコンパレータ７１を使用する。
【００４４】
図９（Ａ）はクロックＣＬＫの波形、同図（Ｂ）〜（Ｄ）は３ビットの送信データＤａｔａ０〜Ｄａｔａ２、同図（Ｅ）は上記の８逓倍したクロックＣＫ８の波形、同図（Ｆ）はカウンタ３４の出力カウント値を示す。これにより、デジタルコンパレータ７１の出力信号は、図９（Ｇ）に示すように、３ビットの送信データの値とカウンタ３４の出力カウント値とが一致したときにのみ、ハイレベルとなる。
【００４５】
図８において、デジタルコンパレータ７１の出力信号は、セレクタ７２の制御信号として供給される。セレクタ７２は、出力信号をフリップフロップ７３のデータ入力端子に供給する。フリップフロップ７３は、８逓倍したクロックＣＫ８がクロック入力端子に入力され、Ｑ出力端子の出力信号を出力バッファ３８とセレクタ７２の非反転入力端子と反転入力端子にそれぞれ供給する。セレクタ７２はデジタルコンパレータ７１からの制御信号がハイレベルとなった時に、フリップフロップ７３から出力された信号を極性反転して（すなわち、反転入力端子に入力された信号を出力して）フリップフロップ７３のデータ入力端子に供給する。これにより、フリップフロップ７３からは図９（Ｈ）に示す信号が送信データとして出力される。この送信データの波形は、図７（Ｈ）に示した第２の実施形態の送信データと同様の波形である。
【００４６】
本実施形態の送信側チップ７０から出力された送信データを、貫通配線を通して受信する受信側チップの構成は、図６の受信側チップ４０と同一構成である。また、その受信側チップの各部の信号波形は、図７と同様である。
【００４７】
本実施形態も、フリップフロップ７３を設けることにより、出力バッファ３８から貫通配線への出力波形に、セレクタ７２の選択切り替え時のノイズパルスがのることを避けることができる。
【００４８】
（第４の実施形態）
図１０は、本発明になる伝送回路及び伝送システムの第４の実施形態のブロック図を示す。本実施形態は、上記の各実施形態における多相伝送に加えて、更に充放電回数を減らすために配線選択を使った多線伝送を併用した場合の構成である。
【００４９】
そこで、まず、多相伝送に多線伝送を併用した場合について図１１の波形図と共に説明する。多相伝送では、１クロックサイクルで１本の配線について必ず立ち上がりあるいは立ち下がりのいずれかに振幅を遷移させる。これに対し、多線伝送の併用では、複数の配線を備え、１クロックサイクルでいずれか一本の配線を選択して、立ち上がりあるいは立ち下がりのいずれかで振幅遷移させる。これにより、どの配線を使ったかという情報が付加される。
【００５０】
図１１の場合には、（Ａ）に示すクロックＣＬＫの連続する４つのクロックサイクルのうちの何番目のクロックサイクルで伝送データの立ち上がり又は立ち下りの振幅遷移があるかにより、伝送する４本のチップ間配線Ａ〜Ｄのどの配線を使用しているかを示している。すなわち、図１１（Ａ）に示す１番目のクロックサイクルで伝送データの立ち上がりがあるときは同図（Ｂ）に示すように配線Ａを、２番目のクロックサイクルで伝送データの立ち上がりがあるときは同図（Ｄ）に示す配線Ｃを、３番目のクロックサイクルで立ち下がりがあるときは同図（Ｅ）に示すように配線Ｄを、４番目のクロックサイクルで立ち上がりがあるときは同図（Ｃ）に示すように配線Ｂを、それぞれ選んでその配線で伝送されるように、信号の立ち上がりあるいは立ち下がりエッジを発生させてデータ伝送している。
【００５１】
この配線選択の多線伝送では、各クロックサイクルで２ビット相当のデータ量になる。更に、４相伝送も同時に行う場合は、立ち上がりあるいは立ち下がりのエッジは各サイクルで位相を変えて２ビット分の情報を載せることができる。従って、４相４線伝送では、１クロックサイクルあたり合計で４ビット分のデータ伝送を１回の充放電で行うことができる。これにより、時間軸で４分割しかしていないにもかかわらず、図１７に示したデジタル伝送回路の充放電回数と比べて、同じデータ量を送るのに半分の充放電回数にすることができ、消費電力を低減することができる。
【００５２】
再び図１０に戻って説明する。本実施形態は、送信側チップ８０から４ビットの送信データを４本の貫通配線１１０ａ〜１１０ｄで受信側チップ９０に伝送する４相４線式伝送の伝送システムである。ここで、それぞれ半導体チップである送信側チップ８０と受信側チップ９０を積層し、チップ間配線を貫通配線としたものである。しかし、図１０では説明の便宜上、送信側チップ８０と受信側チップ９０を横に並べて、４ビットデータの伝送に必要な回路とチップ間配線のみを図示した。
【００５３】
送信側チップ８０は、各々１ビットの送信データＤａｔａ０、Ｄａｔａ１、Ｄａｔａ２、Ｄａｔａ３がデータ入力端子に入力されるフリップフロップ８１ａ、８１ｂ、８１ｃ、８１ｄと、クロックＣＬＫを４逓倍したクロックＣＫ４をアップカウントするカウンタ８２と、入力端子Ａ、Ｂにそれぞれ入力された２ビットのデータの値の一致／不一致を検出するデジタルコンパレータ８３と、２ビットのデータをデコードして４ビットデータを出力するデコーダ（ＤＥＣ）８４と、デコーダ８４からの各ビットとデジタルコンパレータ８３の出力信号との論理積をとるＡＮＤ回路８５ａ、８５ｂ、８５ｃ、８５ｄと、セレクタ８６ａ、８６ｂ、８６ｃ、８６ｄと、クロックＣＫ４に同期してセレクタ８６ａ、８６ｂ、８６ｃ、８６ｄの各出力信号を取り込むフリップフロップ８７ａ、８７ｂ、８７ｃ、８７ｄと、出力バッファ８８ａ、８８ｂ、８８ｃ、８８ｄとからなる。
【００５４】
また、受信側チップ９０は、貫通配線１１０ａ、１１０ｂ、１１０ｃ、１１ｄに接続されている入力端子に接続されたＥＳＤ保護素子９１ａ、９１ｂ、９１ｃ、９１ｄと、受信データの各１ビットを緩衝増幅する入力バッファ９２ａ、９２ｂ、９２ｃ、９２ｄと、２段の排他的論理和（以下、ＸＯＲと記す）回路９３と、クロックＣＬＫを１／４周期位相シフトして得た１／４シフトＣＬＫに同期して動作するフリップフロップ９４ａ、９４ｂ、９４ｃ、９４ｄと、フリップフロップ９４ａ、９４ｂ、９４ｃ、９４ｄの入力信号と出力信号がそれぞれ供給される２入力ＸＯＲ回路９５ａ、９５ｂ、９５ｃ、９５ｄと、クロックＣＬＫを１／２倍の周波数に分周する分周器９６と、入力信号又はその逆極性の入力信号を選択するセレクタ９７と、クロックＣＬＫを４逓倍したクロックＣＫ４をダウンカウントするダウンカウンタ９８と、ＸＯＲ回路９５ａ〜９５ｄの各出力信号をエンコードするエンコーダ（ＥＮＣ）９９と、ダウンカウンタ９８の２ビットの出力信号の各ビットがそれぞれデータ入力端子に供給されるフリップフロップ１００ａ及び１００ｂと、エンコーダ９９の２ビットの出力信号の各ビットがそれぞれデータ入力端子に供給されるフリップフロップ１００ｃ及び１００ｄとからなる。
【００５５】
次に、本実施形態の動作について、図１２のフローチャートを併せ参照して説明する。まず、送信側チップ８０は、内部の４ビット送信データの各１ビットデータＤａｔａ０、Ｄａｔａ１、Ｄａｔａ２、Ｄａｔａ３（図１２（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ））をフリップフロップ８１ａ、８１ｂ、８１ｃ、８１ｄにより、図１２（Ａ）に示すクロックＣＬＫの立ち上がりに同期して取り込む。なお、４ビット送信データは、Ｄａｔａ０がＬＳＢ、Ｄａｔａ３がＭＳＢであるものとする。
【００５６】
４相伝送のために、フリップフロップ８１ａ、８１ｂ、８１ｃ、８１ｄに取り込まれた各１ビットの送信データのうち、下位側の２ビットの送信データはフリップフロップ８１ａ、８１ｂからデジタルコンパレータ８３の入力端子Ｂに入力され、上位側の２ビットの送信データはフリップフロップ８１ｃ、８１ｄからデコーダ８４に供給される。
【００５７】
デジタルコンパレータ８３は、図１２（Ｆ）に示す４逓倍クロックＣＫ４をアップカウントするカウンタ８２から出力される同図（Ｇ）に示す２ビットのカウント値の値と、フリップフロップ８１ａ、８１ｂから出力される下位側２ビットの送信データとの値とが一致するかどうか検出し、図１２（Ｈ）に示すように、一致する時ハイレベルの信号を出力し、不一致の時はローレベルの信号を出力する。
【００５８】
４線伝送のために、デコーダ８４は、フリップフロップ８１ｃ、８１ｄから出力される４ビット送信データの残りの上位側の２ビット送信データの値に基づいて、クロックＣＬＫの１クロックサイクルあたり４つの出力信号の一つがハイレベルになるようにデコードする。このデコーダ８４から出力された４つの出力信号の１つずつと、デジタルコンパレータ８３から出力された信号とをＡＮＤ回路８５ａ〜８５ｄは、それぞれ論理積演算をして、その出力信号をセレクタ８６ａ〜８６ｄに制御信号として別々に供給する。
【００５９】
セレクタ８６ａ〜８６ｄは、４逓倍クロックＣＫ４に同期して動作するフリップフロップ８７ａ〜８７ｄの各Ｑ出力信号が非反転入力端子と反転入力端子とに供給され、制御信号がハイレベルになった時に反転入力端子に入力されるＱ出力信号を選択出力し、制御信号がローレベルの時には、非反転入力端子に入力されるＱ出力信号を選択出力する。セレクタ８６ａ〜８６ｄの各出力信号は、フリップフロップ８６ａ〜８６ｄにより４逓倍クロックＣＫ４に同期して取り込まれた後、フリップフロップ８６ａ〜８６ｄのＱ出力端子から出力バッファ８８ａ〜８８ｄを経由して送信側チップ８０の外部の貫通配線１１０ａ〜１１０ｄへ出力される。
【００６０】
これにより、貫通配線１１０ａ、１１０ｂ、１１０ｃ、１１０ｄにより伝送される信号は、図１２（Ｉ）、（Ｊ）、（Ｋ）、（Ｌ）に示すように、クロックＣＬＫの１クロックサイクルで、４本の貫通配線１１０ａ〜１１０ｄで伝送される信号のうちの一本の貫通配線で伝送される信号のみが振幅遷移し、その立ち上がりあるいは立ち下がりのエッジはクロック立ち上がりエッジから４相のいずれかの位相ずれをもつ。
【００６１】
受信側チップ９０は、４本の貫通配線１１０ａ〜１１０ｄから入力した信号を入力バッファ９２ａ〜９２ｄで受信データとして受ける。受信側チップ９０は、これらの受信データを送信側チップ８０の内部の送信データと同じ４ビットのデジタルデータに復元するために、４相から２ビット分、４線から２ビット分を戻す。
【００６２】
受信側チップ９０は、４相伝送から２ビット分を戻すために、２段のＸＯＲ回路９３、分周器９６、セレクタ９７、ダウンカウンタ９８、フリップフロップ１００ａ及び１００ｂからなる回路部を用いる。すなわち、まず、２段のＸＯＲ回路９３は、入力バッファ９２ａ〜９２ｄから出力される４つの受信データのうちの一つが振幅遷移したときに振幅遷移する図１２（Ｍ）に示すような信号を出力する。セレクタ９７は、このＸＯＲ回路９３の出力信号を反転入力端子と、非反転入力端子に供給され、分周器９６からのクロックＣＬＫの１クロックサイクル毎に反転する制御信号に基づいて、ＸＯＲ回路９３の出力信号と同極性の信号と極性反転した信号とを１クロックサイクル毎に交互に選択してダウンカウンタ９８のリセット端子ＲＳＴに入力する。
【００６３】
ダウンカウンタ９８は、セレクタ９７からリセット端子ＲＳＴに供給される図１２（Ｎ）に示すリセット信号がローレベルの場合には、２ビットの最大値「３」を出力し、リセット信号がハイレベルになると４逓倍クロックＣＫ４に同期してカウントダウンする。従って、ダウンカウンタ９８からは図１２（Ｏ）に示すカウント値の２ビット信号が出力される。フリップフロップ１００ａ、１００ｂは、ダウンカウンタ９８から出力される上記の２ビットの信号の各１ビットがデータ入力端子に供給され、クロックＣＬＫをその１／４クロックサイクル分位相シフトして得た図１２（Ｒ）に示す１／４シフトＣＬＫの立ち上がりのタイミングでデータ入力端子に入力されたデータを取り込んだ後、Ｑ出力端子から出力する。これにより、フリップフロップ１００ａ、１００ｂのＱ出力端子からは、図１２（Ｐ）、（Ｑ）に示す各１ビットの信号が出力されて受信側チップ９０の内部の回路（図示せず）へ送られる。これにより、４相伝送された信号が元の下位２ビットのデジタル信号に戻されたことになる。
【００６４】
一方、受信側チップ９０は、４線伝送から２ビット分を戻すために、フリップフロップ９４ａ〜９４ｄ、ＸＯＲ回路９５ａ〜９５ｄ、エンコーダ９９、フリップフロップ１００ｃ及び１００ｄからなる回路部を用いる。すなわち、まず、フリップフロップ９４ａ〜９４ｄは、入力バッファ９２ａ〜９２ｄからの各１ビットの受信データのそれぞれを、１／４シフトＣＬＫに同期して出力する。続いて、ＸＯＲ回路９５ａ〜９５ｄは、上記のフリップフロップ９４ａ〜９４ｄのＱ出力端子からの出力信号と、そのデータ入力端子の入力受信データとを入力として受け、１クロックサイクル前の信号から値が変化するときにハイレベルの信号を出力する。これにより、ＸＯＲ回路９５ａ、９５ｂ、９５ｃ、９５ｄの各出力信号は、図１２（Ｓ）、（Ｔ）、（Ｕ）、（Ｖ）に示す如くになる。
【００６５】
エンコーダ９９は、これらＸＯＲ回路９５ａ〜９５ｄから出力された信号を入力として受け、その入力信号に基づいて、４本の貫通配線１１０ａ〜１１０ｄの伝送信号のうちのどの貫通配線の伝送信号が振幅遷移したかを示す２ビットデータに変換する。すなわち、エンコーダ９９は、ＸＯＲ回路９５ａ〜９５ｄの各出力信号のうち、ＸＯＲ回路９５ａの出力信号のみハイレベルのときは「００」、ＸＯＲ回路９５ｂの出力信号のみハイレベルのときは「１０」、ＸＯＲ回路９５ｃの出力信号のみハイレベルのときは「０１」、ＸＯＲ回路９５ｄの出力信号のみハイレベルのときは「１１」の２ビットデータに変換する。
【００６６】
フリップフロップ１００ｃ、１００ｄは、エンコーダ９９から出力された上記の２ビットデータの１ビット目と２ビット目がデータ入力端子にそれぞれ印加され、それを１／４シフトＣＬＫの立ち上がりのタイミングで取り込んだ後、Ｑ出力端子より出力する。これにより、フリップフロップ１００ｃ、１００ｄのＱ出力端子からは、図１２（Ｗ）、（Ｘ）に示す各１ビットの信号が出力されて受信側チップ９０の内部の回路（図示せず）へ送られる。これにより、４線伝送された信号が元の上位２ビットのデジタル信号に戻されたことになる。こうして、フリップフロップ１００ａ〜１００ｄからは４相の２ビット分とを合わせて、４相４線で４ビット分が復元された受信でータが出力される。
【００６７】
本実施形態によれば、４相４線伝送により、４ビットデータを１クロックサイクルで貫通配線を１回の充放電で別の半導体チップである受信側チップ９０へ伝送することができるため、４ビットデータを４本のチップ間配線を使って伝送する伝送回路と比べて配線の充放電回数を半分に減らすことができ、容量の大きい貫通配線とＥＳＤ端子を使ったチップ間通信を低消費電力にすることができる。
【００６８】
なお、本実施形態は４相４線伝送であるが、２ビットデータを１本のチップ間配線を使って伝送する伝送回路よりも充放電回数を減らすためには、２相２線よりも大きい位相の数、あるいは配線の数であればよい。２相２線伝送では、２相で１ビット、２線で１ビット分のデータを伝送することになるので、合計で２ビットの伝送を１クロックサイクルあたり１回の充電あるいは放電で行うことになり、これは２ビットデータを１本のチップ間配線を使って伝送する伝送回路と同じ充放電回数で同じデータ量の伝送となる。そこで、２相４線伝送にすれば、２相の１ビットと４線の２ビットの合計３ビットのデータ伝送が１クロックサイクルあたり１回の充電あるいは放電で可能となるため、充放電回数は２ビットデータを１本のチップ間配線を使って伝送する伝送回路の２／３倍になる。これは、位相だけを使本た８相伝送と同じ低消費電力効果を、時間軸の２分割だけで得ることができる利点がある。また、２相８線伝送の場合には、２相の１ビットと８線の３ビットの合計４ビットのデータ伝送が１クロックサイクルあたり１回の充電あるいは放電で可能となるため、充放電回数は２ビットデータを１本のチップ間配線を使って伝送する伝送回路の半分にできる。
【００６９】
なお、以上の実施形態では、チップ間配線として半導体チップを積層した場合の貫通配線を用いたが、本発明はこれに限定されるものではなく、半導体チップを積層せずに横方向に半導体チップを並べた場合のチップ間配線を用いることもできる。この場合は図１３に示すように、横方向に並べた半導体チップ１４０、１５０の間のチップ間配線としてボンディングワイヤ１４２を用いる。あるいは、図１４に示すように、基板１５０上に横方向に並べた半導体チップ１５１、１５２の間のチップ間配線として基板配線１５３を使う。これらのボンディングワイヤ１４２や基板配線１５２は、配線駆動のために大きな電流を必要とするために消費電力が大きい。従って、充放電回数を減らして低消費電力にするためには、本発明のような多相伝送が有効である。
【００７０】
また、本発明は異なる半導体チップ間の通信を例にとって説明したが、図１５に示すように、１つの半導体チップ１６０内の配線距離が長い回路１６１、１６２同士の通信を基板配線１６２を用いて行う場合に、長配線によって大きくなった配線容量による充放電電力を低減するために用いてもよい。
【図面の簡単な説明】
【００７１】
【図１】本発明の伝送回路及び伝送システムの第１の実施形態のブロック図である。
【図２】多相伝送方式の一例の伝送波形図である。
【図３】８相伝送波形の一例を示す波形図である。
【図４】図１の動作説明用タイミングチャートである。
【図５】積層した半導体チップのチップ同士で貫通配線を使ってデータ伝送する半導体装置の斜視図である。
【図６】本発明の伝送回路及び伝送システムの第２の実施形態のブロック図である。
【図７】図６の動作説明用タイミングチャートである。
【図８】本発明の伝送回路及び伝送システムの第３の実施形態の送信側チップのブロック図である。
【図９】図８の動作説明用タイミングチャートである。
【図１０】本発明の伝送回路及び伝送システムの第４の実施形態のブロック図である。
【図１１】本発明の多相伝送に多線伝送を併用した動作を説明する波形図である。
【図１２】図１０の動作説明用タイミングチャートである。
【図１３】ボンディングワイヤを使って横置きのチップ同士でデータ伝送する半導体装置の斜視図である。
【図１４】基板配線を使って横置きのチップ同士でデータ伝送する半導体装置の斜視図である。
【図１５】チップ内配線を使って回路同士でデータ伝送する半導体装置の斜視図である。
【図１６】チップ積層型３次元半導体の断面模式図である。
【図１７】デジタル伝送回路の一例の構成図である。
【図１８】デジタル伝送の２ビット伝送の波形である。
【図１９】パルス幅変調伝送の波形図である。
【符号の説明】
【００７２】
３０、６０、７０、８０ 送信側チップ
３１〜３３、４６〜４８、６１、７３、８１ａ〜８１ｄ、８７ａ〜８７ｄ、９４ａ〜９４ｄ、１００ａ〜１００ｄ フリップフロップ
３４、８２ カウンタ
３５、７１、８３ デジタルコンパレータ
３６、４３、９６ 分周器
３７、４４、７２、８６ａ〜８６ｄ、９７ セレクタ
３８、８８ａ〜８８ｄ 出力バッファ
４０、９０ 受信側チップ
４１、９１ａ〜９１ｄ ＥＳＤ保護素子
４２、９２ａ〜９２ｄ 入力バッファ
４５、９８ ダウンカウンタ
５０、１１０ａ〜１１０ｄ 貫通配線
８４ デコーダ（ＤＥＣ）
８５ａ〜８５ｄ ＡＮＤ回路
９３ ２段のＸＯＲ回路
９５ａ〜９５ｄ ＸＯＲ回路
９９ エンコーダ（ＥＮＣ）
１４０、１４１、１５１、１５２、１６０ 半導体チップ
１４２ ボンディングワイヤ
１５３、１６３ 基板配線
１６１、１６２ 回路
【技術分野】
【０００１】
本発明は伝送方法、伝送回路及び伝送システムに係り、特に半導体チップを複数枚有する半導体装置において、半導体チップ間でデータ伝送する伝送方法、伝送回路及び伝送システムに関する。
【背景技術】
【０００２】
近年、半導体集積回路の微細化によって集積密度が向上し、中央処理装置（ＣＰＵ）の高性能化やメモリの大容量化が進んできた。しかしながら、半導体集積回路の微細化には限界があるために、更に集積密度を上げるためには新たな技術の導入が求められている。その一技術として半導体チップを積層した半導体装置が提案されている（例えば、特許文献１、２参照）。特許文献１には、半導体チップを積層してチップ面積を変えずに大規模集積回路を実現する手段が記載されており、半導体集積回路本体の上に積層した別チップにメモリ回路を集積している。また、特許文献２には、メモリセルアレイを多層化してさらに大容量化した多層メモリ構造が記載されている。
【０００３】
図１６は、チップ積層半導体装置の一例の断面模式図を示す。半導体チップ１２０を多層化した場合には、今までのチップ面内の配線に加えて、さらにチップ間の配線が必要となる。このチップ間の配線として、配線密度を高めるためにチップの半導体基板の表面から裏面を貫通した貫通配線１２１がある。なお、１２２は、絶縁膜を示す。非特許文献１には、半導体チップのＳｉ基板を５０μｍまで薄膜化し、基板に表面から裏面まで貫通する１０μｍ角の孔を開けて、そこにメタルを充填してチップ間配線用の貫通配線を形成している。この貫通配線により、チップ間配線はチップ面内で２次元に配置でき、数百本のチップ間配線も可能になる。このような多層化した半導体チップ間では、貫通配線を介してデータを伝送することが行われる。
【０００４】
図１７は、上記の半導体チップ間でデータ伝送を行う伝送回路の一例の構成図を示す。この伝送回路は、送信側チップ１０と受信側チップ２０との間で貫通配線１５を介して１ビット２値のデジタル伝送をする伝送回路である。図１８は、図１７の伝送回路において２ビット分を並列に伝送した場合の波形図を示す。
【０００５】
図１７の伝送回路において、送信側チップ１０内のフリップフロップ１１からチップ間同期クロックの立ち上がりエッジのタイミングで送信したデータは、出力バッファ１２を経て送信側チップ１０外へ送られる。図１８（Ａ）は、上記のチップ間同期クロックＣＬＫを示す。送信側チップ１０は、そのクロックのクロックサイクルの１番目で「１」、２番目で「２」、３番目で「０」、４番目で「３」の値を持つデータを、同図（Ｂ）に示すＤａｔａ０と同図（Ｃ）に示すＤａｔａ１の１ビット２値で送信する。なお、２ビットを並列で伝送するにはフリップフロップ１０及び出力バッファ１２からなる回路部が２つ必要である。同様に、受信側チップ２０も図１７の構成の回路部が２つ必要になる。
【０００６】
送信側チップ１０から送信されたデータは、貫通配線１５を伝送して受信側のチップ２０に入力される。受信側チップ２０は、信号入力端子にＥＳＤ保護素子２１が設けられており、受信したデータを入力バッファ２２を経て、フリップフロップ２３のデータ入力端子に入力する。フリップフロップ２３は、そのクロック入力端子に入力されるクロックの立ち上がりエッジのタイミングでデータ入力端子に入力された受信データを取り込む。図１８（Ｄ）、（Ｅ）は、受信側チップ２０のフリップフロップ２３で取り込まれた１ビット２値の受信データＤａｔａ０、ｄａｔａ１を示す。ここで、送信側チップ１０のクロックと受信側チップ２０のクロックは同期したタイミングを持つ。
【０００７】
「０」と「１」の２値のデジタル伝送を行う図１７の伝送回路においては、伝送データにより貫通配線１５の寄生容量と受信側チップ２０内のＥＳＤ保護素子２１の容量を充放電する。その充放電回数は、伝送データが「１」から「１」、「１」から「０」、「０」から「０」、「０」から「１」への４つのデータ遷移パターンのうち、「１」から「０」が放電、「０」から「１」が充電となるので、充電あるいは放電が１回で充放電回数が１であると定義すると、１ビット伝送する場合の充放電回数は１クロックサイクルあたり平均０.５回となる。
【０００８】
上記の伝送回路においては、貫通配線１５を使ってチップ間の信号伝送を行う際に、貫通配線１５の寄生容量とＥＳＤ保護素子２１の容量とを充放電するために大きな電力を消費するという問題がある。すなわち、太さが１μｍ以下のチップ面内の配線とは異なり、貫通配線は十μｍ以上の太さが必要である。これは、貫通配線のプロセス同士で貫通配線の位置を合わせるためにチップ間の目合わせ精度である数μｍより一桁大きいサイズの貫通配線が必要なためである。
【０００９】
貫通配線の太さが大きいために、基板との寄生容量がチップ面内配線と比べて大きい。例えば、断面が直径２０μｍの円状の貫通配線が２５０ｎｍ厚の絶縁膜を挟んでＳｉ半導体基板を貫通している場合の配線容量は、基板の厚さが５０μｍ、つまり貫通配線長５０μｍでは０.４５ｐＦである。チップ面内で通常使われている面内配線が１ｍｍあたり０.２ｐＦ程度であることから、面内配線に比べて貫通配線の寄生容量は単位長さあたり４５倍になる。さらに、チップ間伝送の場合には、チップの信号入力端子にＥＳＤ保護素子をつけることも必要で、これによる付加容量もある。その結果、貫通配線１５を使ってチップ間の信号伝送を行う際に、容量を充放電するために大きな電力を消費してしまう。
【００１０】
このように、貫通配線を使う場合に消費電力が問題となるチップ間伝送において、チップ間伝送の充放電電力を低減するためには、２値デジタル伝送よりも少ない充放電回数で同じデータ量を送る必要がある。言い換えると、同じ充放電回数でより多くのデータ量を送る必要がある。例えば、伝送信号の振幅を多電位にして、より多くの値を伝送する方法がある。多電位を使わない方法としては、パルス幅を多段階にするパルス幅変調してデータを伝送する方法が知られている（例えば、特許文献３参照）。この特許文献３には、１クロックサイクルで異なるパルス幅を使ってデータを多重にして伝送している。
【００１１】
【特許文献１】特開平４−１９６２６３号公報
【特許文献２】特開２００２−２６２８３号公報
【特許文献３】特開２００５−７９８７３号公報
【非特許文献１】K.Takahashi et al.,Japanese Journal of Applied Physics,40,3032(2001)
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、伝送信号の振幅を多電位にすることで、２値デジタル伝送よりも少ない充放電回数で同じデータ量を送ることで充放電電力を低減する方法は、多電源が必要であることや、低振幅の信号がノイズの影響を受け易いという問題がある。
【００１３】
更に、貫通配線を使う場合に消費電力が問題となるチップ間伝送において、特許文献３に記載されたパルス幅変調したデータを伝送する方法は、以下の問題がある。図１９は、パルス幅変調伝送を使って１配線で３ビット分を送る４値伝送の送信波形を示す。ここでは、図１９（Ａ）に示すクロックＣＬＫの１クロックサイクル内で４段階のパルス幅を使い、パルス幅が最も短い場合は「０」、以下パルス幅が長くなるほど「１」、「２」、「３」の値のデータを伝送するものとする。従って、図１９（Ｂ）に示すパルス幅変調された伝送データは、「１」、「２」、「０」、「３」の値の順でデータが伝送される場合を示しており、図１８に示したデジタル伝送と同じデータ順である。
【００１４】
ここで、充放電回数は１クロックサイクルあたり充電と放電が１回ずつ、合計２回になる。１ビットで２値のデジタルデータを伝送するデジタル伝送回路と同じデータ量を伝送するには、配線数は半分になるが、充放電回数は２倍になる。パルス幅変調方式の充放電回数を上記のデジタル伝送回路より増やさないためには、１配線で４ビット分の１６値伝送よりも大きい多値で伝送することが必要となる。従って、パルス幅変調伝送を行う伝送回路では、上記のデジタル伝送回路よりも消費電力を増やさないためには、クロックサイクルの１６分の１よりも小さいパルス幅を生成するための高速クロックあるいは高速遅延制御が必要であるという問題がある。
【００１５】
本発明は以上の点に鑑みなされたもので、チップ間でデータ伝送する場合に貫通配線を使う場合であっても、多電位伝送のような多電源を用いず、かつ、パルス幅変調データ伝送方式で必要とされる高速クロックあるいは高速遅延制御を用いず、１ビットで２値のデジタルデータを伝送する場合と比べて１クロックサイクルあたりのチップ間配線充放電回数を減らして消費電力を削減し得る伝送方法、伝送回路及び伝送システムを提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記の目的を達成するため、第１の発明の伝送方法は、単一の配線を介して伝送データを伝送する伝送方法において、クロックの１クロックサイクルあたり１回の立ち上がり又は立ち下りの振幅遷移を有し、かつ、クロックのエッジから振幅遷移までの位相により、２ビット以上の値を持つデータを伝送データとして伝送することを特徴とする。
【００１７】
また、上記の目的を達成するため、第２の発明の伝送回路は、単一の配線へ伝送データを伝送する伝送回路において、クロックをＮ逓倍（Ｎは２以上の自然数）して得た逓倍クロックを生成する逓倍クロック生成手段と、逓倍クロックをカウントしてクロックの１クロックサイクルで一巡するカウント値を得るカウント手段と、カウント手段のカウント値と、伝送する２ビット以上のデータの値とを比較する比較手段と、比較手段による比較結果に応じて、クロックの１クロックサイクルあたり１回の立ち上がり又は立ち下りの振幅遷移を有し、かつ、クロックのエッジから振幅遷移までの位相により、２ビット以上の値を持つデータを伝送データとして生成するデータ生成手段とを有することを特徴とする。
【００１８】
また、上記の目的を達成するため、第３の発明の伝送回路は、クロックの１クロックサイクルあたり１回の立ち上がり又は立ち下りの振幅遷移を有し、かつ、クロックのエッジから振幅遷移までの位相により、２ビット以上の値を持つデータを単一の配線を介して受信する伝送回路であって、受信したデータの、クロックのエッジから振幅遷移までの位相を検出する位相検出手段と、位相検出手段の検出結果に基づいて、伝送する２ビット以上のデータを復元する復元手段とを有することを特徴とする。
【００１９】
更に、上記の目的を達成するため、第４の発明の伝送システムは、第１の半導体チップから単一のチップ間配線を介して第２の半導体チップへ伝送データを伝送する伝送システムにおいて、上記の第１の半導体チップは、
クロックをＮ逓倍（Ｎは２以上の自然数）して得た逓倍クロックを生成する逓倍クロック生成手段と、逓倍クロックをカウントしてクロックの１クロックサイクルで一巡するカウント値を得るカウント手段と、カウント手段のカウント値と、伝送する２ビット以上のデータの値とを比較する比較手段と、比較手段による比較結果に応じて、クロックの１クロックサイクルあたり１回の立ち上がり又は立ち下りの振幅遷移を有し、かつ、クロックのエッジから振幅遷移までの位相により、２ビット以上の値を持つデータを伝送データとして生成するデータ生成手段と、を有し、
上記の第２の半導体チップは、
チップ間配線を介して第１の半導体チップから受信した受信データの、クロックのエッジから振幅遷移までの位相を検出する位相検出手段と、位相検出手段の検出結果に基づいて、伝送する２ビット以上のデータを復元する復元手段と、を有することを特徴とする。
【発明の効果】
【００２０】
本発明によれば、複数の半導体チップを積層又は同一面上に並べた半導体装置において、２ビット以上のデータを半導体チップ間で伝送する際に、振幅遷移の位相及び／又は配線選択を使って１クロックサイクルあたりの配線充放電回数を減らすことで、半導体装置の消費電力の低減が実現できる。
【発明を実施するための最良の形態】
【００２１】
次に、本発明の実施形態について図面を参照して詳細に説明する。
【００２２】
本発明は、伝送信号がクロックサイクルあたり１回の立ち上がり、あるいは立ち下がり振幅遷移を持ち、その立ち上がり、あるいは立ち下がりエッジのクロックエッジからの位相によって２ビット以上のデータを伝送することを特徴とする。また、本発明は、クロックサイクル毎に立ち上がりと立ち下がりの振幅遷移を交互に伝送することを特徴とする。また、伝送に使う配線を複数備え、クロックサイクルあたり１つの配線を選択して振幅遷移することを特徴とする。
【００２３】
（第１の実施形態）
図１は、本発明になる伝送回路及び伝送システムの第１の実施形態のブロック図を示す。本実施形態は、８つの位相を使った多相伝送である８相伝送の構成である。
【００２４】
そこで、まず、多相伝送について説明する。図２は多相伝送方式の一例の伝送波形を示す。図２（Ｂ）は、時間軸を４分割してデータエッジをずらした４相伝送波形を示しており、同図（Ａ）に示すクロックＣＬＫの立ち上がりエッジからのデータ振幅の立ち上がり（あるいは、立ち下がり）の位相を使った多相伝送方式の送信波形を示す。
【００２５】
図２に示す４相伝送方式では、図１９のパルス幅変調伝送方式と同じデータ量を同じ配線数で伝送することになるが、充放電回数は半分で済む。この４相を使った伝送では、図１７に示した伝送回路で２ビットデータを伝送する場合と、同じ充放電回数になる。従って、２ビットデータを伝送する伝送回路よりも充放電回数を減らすことで低消費電力化するためには、４相よりも多い位相を使って伝送することになる。
【００２６】
図３は８相伝送波形の一例を示す波形図である。すなわち、図３（Ｂ）は、時間軸を８分割してデータエッジをずらした８相伝送波形を示しており、同図（Ａ）に示すクロックＣＬＫの立ち上がりエッジからのデータ振幅の立ち上がり（あるいは、立ち下がり）の位相を使った８相伝送方式の送信波形を示す。１つのチップ間配線にて８相伝送方式でデータ伝送する場合には、後述するように３ビットデータを伝送できるので、チップ間回線の充放電回数は、図１７に示したデジタル伝送回路を使って２ビットを伝送する場合の充放電回数の２／３になる。
【００２７】
さらに、１６相伝送方式の場合は１つのチップ間配線にて４ビットデータを伝送することができるので、その場合の充放電回数は、図１７に示したデジタル伝送回路により２ビットデータを伝送する場合に比べて充放電回数を半分まで減らすことができ、低消費電力化することが可能になる。
【００２８】
再び図１に戻って説明する。本実施形態の伝送システムは、送信側の半導体チップ（以下、送信側チップという）３０と受信側の半導体チップ（以下、受信側チップという）４０とが貫通配線５０で接続されており、送信側チップ３０からデータを８相伝送方式で貫通配線５０を介して受信側チップ４０へ伝送する。送信側チップ３０と受信側チップ４０とは、実際には図５の斜視図に模式的に示すように積層され、それらの間のチップ間配線を貫通配線５０とした構成であるが、図１では説明の便宜上、送信側チップ３０と受信側チップ４０とを横に並べて、３ビット伝送に必要な回路と貫通配線５０だけを図示している。
【００２９】
図１において、送信側チップ３０は、各々１ビットの送信データＤａｔａ０、Ｄａｔａ１、Ｄａｔａ２がデータ入力端子に入力されるフリップフロップ３１、３２、３３と、クロックＣＬＫを８逓倍したクロックＣＫ８をカウントするカウンタ３４と、入力端子Ａ、Ｂにそれぞれ入力された３ビットのデータの値を大小比較するデジタルコンパレータ３５と、クロックＣＬＫを１／２倍の周波数に分周する分周器３６と、デジタルコンパレータ３５の出力信号又はその逆極性の出力信号を選択するセレクタ３７と、出力バッファ３８とからなる。
【００３０】
また、受信側チップ４０は、入力端子に接続されたＥＳＤ保護素子４１と、受信データを緩衝増幅する入力バッファ４２と、クロックＣＬＫを１／２倍の周波数に分周する分周器４３と、入力信号又はその逆極性の入力信号を選択するセレクタ４４と、クロックＣＬＫを８逓倍したクロックＣＫ８をダウンカウントするダウンカウンタ４５と、ダウンカウンタ４５の３ビットの出力信号の各ビットがそれぞれデータ入力端子に供給されるフリップフロップ４６、４７及び４８とからなる。
【００３１】
次に、本実施形態の動作について、図４のフローチャートを併せ参照して説明する。まず、送信側チップ３０の内部の３ビットの送信データは、図４（Ｂ）、（Ｃ）、（Ｄ）に示すように各１ビットの送信データ０、１、２とされて、フリップフロップ３１、３２、３３に同図（Ａ）に示すクロックＣＬＫの立ち上がりに同期して取り込まれた後、デジタルコンパレータ３５の入力端子Ａに３ビットデータとして印加される。
【００３２】
一方、８ビットのカウンタ３４は、上記のクロックＣＬＫの周波数を８逓倍して得られた図４（Ｅ）に示すクロックＣＫ８をアップカウントすることにより、同図（Ｆ）に示すように、値が「０」から１ずつカウントアップしていき「７」に達した後「０」に戻るような、値が「０」〜「７」で一巡する３ビットのカウント値をデジタルコンパレータ３５へ出力する。デジタルコンパレータ３５は、入力端子Ａに入力されるフリップフロップ３１〜３３からの３ビットの送信データと、入力端子Ｂに入力されるカウンタ３４からの３ビットのカウンタ値とを大小比較し、入力端子Ａの入力の値が入力端子Ｂの入力の値以下であるとき、すなわちカウンタ値が３ビットの送信データの値以上であるときに、図４（Ｇ）に示すようにハイレベルの信号を出力し、それ以外の場合はローレベルの信号を出力する。
【００３３】
セレクタ３７は、デジタルコンパレータ３５から出力された信号と同一極性の信号と逆極性の信号とを、分周器３６からのクロックＣＬＫの１／２倍の周波数の制御信号に基づいて、１クロックサイクル毎に交互に選択する。従って、このセレクタ３７からは、１クロックサイクルで立ち上がりか立ち下がりのいずれかに１回振幅遷移する波形の、図４（Ｈ）に示す信号が出力される。ここで、上記のカウンタ値は、立ち上がりあるいは立ち下がりエッジのクロックエッジからの位相（１クロックサイクル１８０度を８分割した分割単位の位相）を示しており、セレクタ３７の出力信号の振幅遷移の位置（位相）によって「０」〜「７」までの値をもつ３ビットのデータの値を識別させることができる。出力バッファ３８は、このセレクタ３７から出力された信号を送信側チップ３０の外部の貫通配線５０へ出力する。
【００３４】
受信側チップ４０では、貫通配線５０から入力した図４（Ｈ）に示す信号を入力バッファ４２で受けてセレクタ４４に受信データとして供給する。セレクタ４４は、入力バッファ４２から出力された信号と同一極性の信号と逆極性の信号とを、分周器４３からのクロックＣＬＫの１／２倍の周波数の制御信号に基づいて、１クロックサイクル毎に交互に選択してダウンカウンタ４５のリセット端子ＲＳＴに入力する。このダウンカウンタ４５のリセット端子ＲＳＴの入力信号（以下、リセット信号ともいう）は、図４（Ｉ）に示される。
【００３５】
ダウンカウンタ４５は、クロックＣＬＫの周波数を８逓倍して得られた図４（Ｅ）に示すクロックＣＫ８をダウンカウントする。ここで、ダウンカウンタ４５は、リセット信号がローレベルの時には３ビットの最大値「７」を出力し、リセット信号がハイレベルの時にはクロックＣＫ８に同期して値が「７」から１ずつカウントダウンしていき「０」に達した後「７」に戻るような、値が「７」〜「０」で一巡する３ビットのカウント値を出力する。ダウンカウンタ４５のリセットはクロック同期式であり、リセット値が変化した次のクロックでカウント値はリセットされる。
【００３６】
これにより、ダウンカウンタ４５からは、図４（Ｊ）に示すような値の３ビットの信号が出力されて、その各１ビットがフリップフロップ４６、４７及び４８の各データ入力端子に印加される。フリップフロップ４６、４７及び４８は、図４（Ａ）に示すチップ間同期クロックＣＬＫがクロック端子に共通に印加されており、このチップ間同期クロックＣＬＫの例えば立ち上がりのタイミングで、データ入力端子に印加された信号を取り込む。その結果、フリップフロップ４６、４７及び４８のＱ出力端子からは、図４（Ｋ）、（Ｌ）、（Ｍ）に示すように、送信側チップ３０から送信されたデータと同じ値の各１ビットのデータが取り出され、３ビットデータに復元されて、受信側チップ４０の内部の回路（図示せず）へと送られる。
【００３７】
この本実施形態によれば、８相伝送により１クロックサイクルあたり１回振幅遷移する波形の伝送データを貫通配線５０を介して受信側チップ４０へ伝送するため、貫通配線５０の１クロックサイクルあたり１回の充放電で送信側チップ３０から受信側チップ４０へ３ビットデータを伝送することができる。これにより、本実施形態によれば、３ビットデータを３つの貫通配線を使って伝送する伝送回路と比べて配線の充放電回数を２／３に減らすことができ、容量の大きい貫通配線５０からなるチップ間配線とＥＳＤ保護素子４１を用いたチップ間伝送を低消費電力にすることができる。
【００３８】
すなわち、本実施形態によれば、チップ間でデータ伝送する場合に貫通配線を使う場合であっても、多電位伝送のような多電源を用いず、かつ、パルス幅変調データ伝送方式で必要とされる高速クロックあるいは高速遅延制御を用いず、１ビットで２値のデジタルデータを伝送する場合と比べて１クロックサイクルあたりのチップ間配線充放電回数を減らして消費電力を削減することができる。
【００３９】
なお、本実施の形態は８相伝送であるが、図１７に示したデジタル伝送回路よりも充放電回数を減らすためには、４相よりも大きい位相の数であればよい。例えば、１６相伝送では、１クロックサイクルで４ビット分のデータを１回の充放電で伝送できるので、充放電回数は図１７に示したデジタル伝送回路よりも半減し、消費電力を８相伝送よりもさらに低減することができる。
【００４０】
（第２の実施形態）
図６は、本発明になる伝送回路及び伝送システムの第２の実施形態のブロック図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。本実施形態も、第１の実施形態と同様に８つの位相を使った多相伝送である８相伝送の構成である。本実施形態は、図１の第１の実施形態と比べて、送信側チップ６０のセレクタ３７と出力バッファ３８の間に８逓倍のクロックＣＫ８がクロック入力端子に印加されるフリップフロップ６１を追加している点に特徴がある。
【００４１】
図７は図６の各部の信号波形図を示す。図７（Ａ）に示すクロックＣＬＫ、同図（Ｂ）〜（Ｄ）に示す３ビットの送信データ、同図（Ｅ）に示す８逓倍クロックＣＫ８、同図（Ｆ）に示すカウンタ３５の出力カウンタ値、同図（Ｇ）に示すデジタルコンパレータ３５の出力信号は、図４（Ａ）〜（Ｇ）の各信号と同一である。また、図７（Ｊ）〜（Ｍ）に示す信号も、図４（Ｊ）〜（Ｍ）に示す信号と同一である。フリップフロップ６１を設けることにより、出力バッファ３８から貫通配線５０への出力波形に、セレクタ３７の選択切り替え時のノイズパルスがのることを避けることができる。
【００４２】
ただし、本実施形態では、フリップフロップ６１を追加したことにより、チップ間伝送波形、すなわちフリップフロップ６１から出力バッファ３８を介して貫通配線５０へ出力される信号波形は、図７（Ｈ）に示す如くになり、これによりダウンカウンタ４５のリセット信号波形も図７（Ｉ）に示す如くになり、それぞれクロックＣＬＫの１クロックサイクルの８分の１だけ遅延する。そこで、本実施形態では、受信側のダウンカウンタ４５のリセットはクロック非同期式にして、リセット値が変化した時にすぐにカウンタ値の出力をリセットする。
【００４３】
（第３の実施形態）
図８は、本発明になる伝送回路及び伝送システムの第３の実施形態の送信側チップのブロック図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。本実施形態の送信側チップ７０は、チップ内部の３ビットのデータを、８逓倍のクロックＣＫ８を使ってカウンタ３４で生成された３ビットのアップカウント値と比較して、同じ値になった時にハイレベルの信号を出力するデジタルコンパレータ７１を使用する。
【００４４】
図９（Ａ）はクロックＣＬＫの波形、同図（Ｂ）〜（Ｄ）は３ビットの送信データＤａｔａ０〜Ｄａｔａ２、同図（Ｅ）は上記の８逓倍したクロックＣＫ８の波形、同図（Ｆ）はカウンタ３４の出力カウント値を示す。これにより、デジタルコンパレータ７１の出力信号は、図９（Ｇ）に示すように、３ビットの送信データの値とカウンタ３４の出力カウント値とが一致したときにのみ、ハイレベルとなる。
【００４５】
図８において、デジタルコンパレータ７１の出力信号は、セレクタ７２の制御信号として供給される。セレクタ７２は、出力信号をフリップフロップ７３のデータ入力端子に供給する。フリップフロップ７３は、８逓倍したクロックＣＫ８がクロック入力端子に入力され、Ｑ出力端子の出力信号を出力バッファ３８とセレクタ７２の非反転入力端子と反転入力端子にそれぞれ供給する。セレクタ７２はデジタルコンパレータ７１からの制御信号がハイレベルとなった時に、フリップフロップ７３から出力された信号を極性反転して（すなわち、反転入力端子に入力された信号を出力して）フリップフロップ７３のデータ入力端子に供給する。これにより、フリップフロップ７３からは図９（Ｈ）に示す信号が送信データとして出力される。この送信データの波形は、図７（Ｈ）に示した第２の実施形態の送信データと同様の波形である。
【００４６】
本実施形態の送信側チップ７０から出力された送信データを、貫通配線を通して受信する受信側チップの構成は、図６の受信側チップ４０と同一構成である。また、その受信側チップの各部の信号波形は、図７と同様である。
【００４７】
本実施形態も、フリップフロップ７３を設けることにより、出力バッファ３８から貫通配線への出力波形に、セレクタ７２の選択切り替え時のノイズパルスがのることを避けることができる。
【００４８】
（第４の実施形態）
図１０は、本発明になる伝送回路及び伝送システムの第４の実施形態のブロック図を示す。本実施形態は、上記の各実施形態における多相伝送に加えて、更に充放電回数を減らすために配線選択を使った多線伝送を併用した場合の構成である。
【００４９】
そこで、まず、多相伝送に多線伝送を併用した場合について図１１の波形図と共に説明する。多相伝送では、１クロックサイクルで１本の配線について必ず立ち上がりあるいは立ち下がりのいずれかに振幅を遷移させる。これに対し、多線伝送の併用では、複数の配線を備え、１クロックサイクルでいずれか一本の配線を選択して、立ち上がりあるいは立ち下がりのいずれかで振幅遷移させる。これにより、どの配線を使ったかという情報が付加される。
【００５０】
図１１の場合には、（Ａ）に示すクロックＣＬＫの連続する４つのクロックサイクルのうちの何番目のクロックサイクルで伝送データの立ち上がり又は立ち下りの振幅遷移があるかにより、伝送する４本のチップ間配線Ａ〜Ｄのどの配線を使用しているかを示している。すなわち、図１１（Ａ）に示す１番目のクロックサイクルで伝送データの立ち上がりがあるときは同図（Ｂ）に示すように配線Ａを、２番目のクロックサイクルで伝送データの立ち上がりがあるときは同図（Ｄ）に示す配線Ｃを、３番目のクロックサイクルで立ち下がりがあるときは同図（Ｅ）に示すように配線Ｄを、４番目のクロックサイクルで立ち上がりがあるときは同図（Ｃ）に示すように配線Ｂを、それぞれ選んでその配線で伝送されるように、信号の立ち上がりあるいは立ち下がりエッジを発生させてデータ伝送している。
【００５１】
この配線選択の多線伝送では、各クロックサイクルで２ビット相当のデータ量になる。更に、４相伝送も同時に行う場合は、立ち上がりあるいは立ち下がりのエッジは各サイクルで位相を変えて２ビット分の情報を載せることができる。従って、４相４線伝送では、１クロックサイクルあたり合計で４ビット分のデータ伝送を１回の充放電で行うことができる。これにより、時間軸で４分割しかしていないにもかかわらず、図１７に示したデジタル伝送回路の充放電回数と比べて、同じデータ量を送るのに半分の充放電回数にすることができ、消費電力を低減することができる。
【００５２】
再び図１０に戻って説明する。本実施形態は、送信側チップ８０から４ビットの送信データを４本の貫通配線１１０ａ〜１１０ｄで受信側チップ９０に伝送する４相４線式伝送の伝送システムである。ここで、それぞれ半導体チップである送信側チップ８０と受信側チップ９０を積層し、チップ間配線を貫通配線としたものである。しかし、図１０では説明の便宜上、送信側チップ８０と受信側チップ９０を横に並べて、４ビットデータの伝送に必要な回路とチップ間配線のみを図示した。
【００５３】
送信側チップ８０は、各々１ビットの送信データＤａｔａ０、Ｄａｔａ１、Ｄａｔａ２、Ｄａｔａ３がデータ入力端子に入力されるフリップフロップ８１ａ、８１ｂ、８１ｃ、８１ｄと、クロックＣＬＫを４逓倍したクロックＣＫ４をアップカウントするカウンタ８２と、入力端子Ａ、Ｂにそれぞれ入力された２ビットのデータの値の一致／不一致を検出するデジタルコンパレータ８３と、２ビットのデータをデコードして４ビットデータを出力するデコーダ（ＤＥＣ）８４と、デコーダ８４からの各ビットとデジタルコンパレータ８３の出力信号との論理積をとるＡＮＤ回路８５ａ、８５ｂ、８５ｃ、８５ｄと、セレクタ８６ａ、８６ｂ、８６ｃ、８６ｄと、クロックＣＫ４に同期してセレクタ８６ａ、８６ｂ、８６ｃ、８６ｄの各出力信号を取り込むフリップフロップ８７ａ、８７ｂ、８７ｃ、８７ｄと、出力バッファ８８ａ、８８ｂ、８８ｃ、８８ｄとからなる。
【００５４】
また、受信側チップ９０は、貫通配線１１０ａ、１１０ｂ、１１０ｃ、１１ｄに接続されている入力端子に接続されたＥＳＤ保護素子９１ａ、９１ｂ、９１ｃ、９１ｄと、受信データの各１ビットを緩衝増幅する入力バッファ９２ａ、９２ｂ、９２ｃ、９２ｄと、２段の排他的論理和（以下、ＸＯＲと記す）回路９３と、クロックＣＬＫを１／４周期位相シフトして得た１／４シフトＣＬＫに同期して動作するフリップフロップ９４ａ、９４ｂ、９４ｃ、９４ｄと、フリップフロップ９４ａ、９４ｂ、９４ｃ、９４ｄの入力信号と出力信号がそれぞれ供給される２入力ＸＯＲ回路９５ａ、９５ｂ、９５ｃ、９５ｄと、クロックＣＬＫを１／２倍の周波数に分周する分周器９６と、入力信号又はその逆極性の入力信号を選択するセレクタ９７と、クロックＣＬＫを４逓倍したクロックＣＫ４をダウンカウントするダウンカウンタ９８と、ＸＯＲ回路９５ａ〜９５ｄの各出力信号をエンコードするエンコーダ（ＥＮＣ）９９と、ダウンカウンタ９８の２ビットの出力信号の各ビットがそれぞれデータ入力端子に供給されるフリップフロップ１００ａ及び１００ｂと、エンコーダ９９の２ビットの出力信号の各ビットがそれぞれデータ入力端子に供給されるフリップフロップ１００ｃ及び１００ｄとからなる。
【００５５】
次に、本実施形態の動作について、図１２のフローチャートを併せ参照して説明する。まず、送信側チップ８０は、内部の４ビット送信データの各１ビットデータＤａｔａ０、Ｄａｔａ１、Ｄａｔａ２、Ｄａｔａ３（図１２（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ））をフリップフロップ８１ａ、８１ｂ、８１ｃ、８１ｄにより、図１２（Ａ）に示すクロックＣＬＫの立ち上がりに同期して取り込む。なお、４ビット送信データは、Ｄａｔａ０がＬＳＢ、Ｄａｔａ３がＭＳＢであるものとする。
【００５６】
４相伝送のために、フリップフロップ８１ａ、８１ｂ、８１ｃ、８１ｄに取り込まれた各１ビットの送信データのうち、下位側の２ビットの送信データはフリップフロップ８１ａ、８１ｂからデジタルコンパレータ８３の入力端子Ｂに入力され、上位側の２ビットの送信データはフリップフロップ８１ｃ、８１ｄからデコーダ８４に供給される。
【００５７】
デジタルコンパレータ８３は、図１２（Ｆ）に示す４逓倍クロックＣＫ４をアップカウントするカウンタ８２から出力される同図（Ｇ）に示す２ビットのカウント値の値と、フリップフロップ８１ａ、８１ｂから出力される下位側２ビットの送信データとの値とが一致するかどうか検出し、図１２（Ｈ）に示すように、一致する時ハイレベルの信号を出力し、不一致の時はローレベルの信号を出力する。
【００５８】
４線伝送のために、デコーダ８４は、フリップフロップ８１ｃ、８１ｄから出力される４ビット送信データの残りの上位側の２ビット送信データの値に基づいて、クロックＣＬＫの１クロックサイクルあたり４つの出力信号の一つがハイレベルになるようにデコードする。このデコーダ８４から出力された４つの出力信号の１つずつと、デジタルコンパレータ８３から出力された信号とをＡＮＤ回路８５ａ〜８５ｄは、それぞれ論理積演算をして、その出力信号をセレクタ８６ａ〜８６ｄに制御信号として別々に供給する。
【００５９】
セレクタ８６ａ〜８６ｄは、４逓倍クロックＣＫ４に同期して動作するフリップフロップ８７ａ〜８７ｄの各Ｑ出力信号が非反転入力端子と反転入力端子とに供給され、制御信号がハイレベルになった時に反転入力端子に入力されるＱ出力信号を選択出力し、制御信号がローレベルの時には、非反転入力端子に入力されるＱ出力信号を選択出力する。セレクタ８６ａ〜８６ｄの各出力信号は、フリップフロップ８６ａ〜８６ｄにより４逓倍クロックＣＫ４に同期して取り込まれた後、フリップフロップ８６ａ〜８６ｄのＱ出力端子から出力バッファ８８ａ〜８８ｄを経由して送信側チップ８０の外部の貫通配線１１０ａ〜１１０ｄへ出力される。
【００６０】
これにより、貫通配線１１０ａ、１１０ｂ、１１０ｃ、１１０ｄにより伝送される信号は、図１２（Ｉ）、（Ｊ）、（Ｋ）、（Ｌ）に示すように、クロックＣＬＫの１クロックサイクルで、４本の貫通配線１１０ａ〜１１０ｄで伝送される信号のうちの一本の貫通配線で伝送される信号のみが振幅遷移し、その立ち上がりあるいは立ち下がりのエッジはクロック立ち上がりエッジから４相のいずれかの位相ずれをもつ。
【００６１】
受信側チップ９０は、４本の貫通配線１１０ａ〜１１０ｄから入力した信号を入力バッファ９２ａ〜９２ｄで受信データとして受ける。受信側チップ９０は、これらの受信データを送信側チップ８０の内部の送信データと同じ４ビットのデジタルデータに復元するために、４相から２ビット分、４線から２ビット分を戻す。
【００６２】
受信側チップ９０は、４相伝送から２ビット分を戻すために、２段のＸＯＲ回路９３、分周器９６、セレクタ９７、ダウンカウンタ９８、フリップフロップ１００ａ及び１００ｂからなる回路部を用いる。すなわち、まず、２段のＸＯＲ回路９３は、入力バッファ９２ａ〜９２ｄから出力される４つの受信データのうちの一つが振幅遷移したときに振幅遷移する図１２（Ｍ）に示すような信号を出力する。セレクタ９７は、このＸＯＲ回路９３の出力信号を反転入力端子と、非反転入力端子に供給され、分周器９６からのクロックＣＬＫの１クロックサイクル毎に反転する制御信号に基づいて、ＸＯＲ回路９３の出力信号と同極性の信号と極性反転した信号とを１クロックサイクル毎に交互に選択してダウンカウンタ９８のリセット端子ＲＳＴに入力する。
【００６３】
ダウンカウンタ９８は、セレクタ９７からリセット端子ＲＳＴに供給される図１２（Ｎ）に示すリセット信号がローレベルの場合には、２ビットの最大値「３」を出力し、リセット信号がハイレベルになると４逓倍クロックＣＫ４に同期してカウントダウンする。従って、ダウンカウンタ９８からは図１２（Ｏ）に示すカウント値の２ビット信号が出力される。フリップフロップ１００ａ、１００ｂは、ダウンカウンタ９８から出力される上記の２ビットの信号の各１ビットがデータ入力端子に供給され、クロックＣＬＫをその１／４クロックサイクル分位相シフトして得た図１２（Ｒ）に示す１／４シフトＣＬＫの立ち上がりのタイミングでデータ入力端子に入力されたデータを取り込んだ後、Ｑ出力端子から出力する。これにより、フリップフロップ１００ａ、１００ｂのＱ出力端子からは、図１２（Ｐ）、（Ｑ）に示す各１ビットの信号が出力されて受信側チップ９０の内部の回路（図示せず）へ送られる。これにより、４相伝送された信号が元の下位２ビットのデジタル信号に戻されたことになる。
【００６４】
一方、受信側チップ９０は、４線伝送から２ビット分を戻すために、フリップフロップ９４ａ〜９４ｄ、ＸＯＲ回路９５ａ〜９５ｄ、エンコーダ９９、フリップフロップ１００ｃ及び１００ｄからなる回路部を用いる。すなわち、まず、フリップフロップ９４ａ〜９４ｄは、入力バッファ９２ａ〜９２ｄからの各１ビットの受信データのそれぞれを、１／４シフトＣＬＫに同期して出力する。続いて、ＸＯＲ回路９５ａ〜９５ｄは、上記のフリップフロップ９４ａ〜９４ｄのＱ出力端子からの出力信号と、そのデータ入力端子の入力受信データとを入力として受け、１クロックサイクル前の信号から値が変化するときにハイレベルの信号を出力する。これにより、ＸＯＲ回路９５ａ、９５ｂ、９５ｃ、９５ｄの各出力信号は、図１２（Ｓ）、（Ｔ）、（Ｕ）、（Ｖ）に示す如くになる。
【００６５】
エンコーダ９９は、これらＸＯＲ回路９５ａ〜９５ｄから出力された信号を入力として受け、その入力信号に基づいて、４本の貫通配線１１０ａ〜１１０ｄの伝送信号のうちのどの貫通配線の伝送信号が振幅遷移したかを示す２ビットデータに変換する。すなわち、エンコーダ９９は、ＸＯＲ回路９５ａ〜９５ｄの各出力信号のうち、ＸＯＲ回路９５ａの出力信号のみハイレベルのときは「００」、ＸＯＲ回路９５ｂの出力信号のみハイレベルのときは「１０」、ＸＯＲ回路９５ｃの出力信号のみハイレベルのときは「０１」、ＸＯＲ回路９５ｄの出力信号のみハイレベルのときは「１１」の２ビットデータに変換する。
【００６６】
フリップフロップ１００ｃ、１００ｄは、エンコーダ９９から出力された上記の２ビットデータの１ビット目と２ビット目がデータ入力端子にそれぞれ印加され、それを１／４シフトＣＬＫの立ち上がりのタイミングで取り込んだ後、Ｑ出力端子より出力する。これにより、フリップフロップ１００ｃ、１００ｄのＱ出力端子からは、図１２（Ｗ）、（Ｘ）に示す各１ビットの信号が出力されて受信側チップ９０の内部の回路（図示せず）へ送られる。これにより、４線伝送された信号が元の上位２ビットのデジタル信号に戻されたことになる。こうして、フリップフロップ１００ａ〜１００ｄからは４相の２ビット分とを合わせて、４相４線で４ビット分が復元された受信でータが出力される。
【００６７】
本実施形態によれば、４相４線伝送により、４ビットデータを１クロックサイクルで貫通配線を１回の充放電で別の半導体チップである受信側チップ９０へ伝送することができるため、４ビットデータを４本のチップ間配線を使って伝送する伝送回路と比べて配線の充放電回数を半分に減らすことができ、容量の大きい貫通配線とＥＳＤ端子を使ったチップ間通信を低消費電力にすることができる。
【００６８】
なお、本実施形態は４相４線伝送であるが、２ビットデータを１本のチップ間配線を使って伝送する伝送回路よりも充放電回数を減らすためには、２相２線よりも大きい位相の数、あるいは配線の数であればよい。２相２線伝送では、２相で１ビット、２線で１ビット分のデータを伝送することになるので、合計で２ビットの伝送を１クロックサイクルあたり１回の充電あるいは放電で行うことになり、これは２ビットデータを１本のチップ間配線を使って伝送する伝送回路と同じ充放電回数で同じデータ量の伝送となる。そこで、２相４線伝送にすれば、２相の１ビットと４線の２ビットの合計３ビットのデータ伝送が１クロックサイクルあたり１回の充電あるいは放電で可能となるため、充放電回数は２ビットデータを１本のチップ間配線を使って伝送する伝送回路の２／３倍になる。これは、位相だけを使本た８相伝送と同じ低消費電力効果を、時間軸の２分割だけで得ることができる利点がある。また、２相８線伝送の場合には、２相の１ビットと８線の３ビットの合計４ビットのデータ伝送が１クロックサイクルあたり１回の充電あるいは放電で可能となるため、充放電回数は２ビットデータを１本のチップ間配線を使って伝送する伝送回路の半分にできる。
【００６９】
なお、以上の実施形態では、チップ間配線として半導体チップを積層した場合の貫通配線を用いたが、本発明はこれに限定されるものではなく、半導体チップを積層せずに横方向に半導体チップを並べた場合のチップ間配線を用いることもできる。この場合は図１３に示すように、横方向に並べた半導体チップ１４０、１５０の間のチップ間配線としてボンディングワイヤ１４２を用いる。あるいは、図１４に示すように、基板１５０上に横方向に並べた半導体チップ１５１、１５２の間のチップ間配線として基板配線１５３を使う。これらのボンディングワイヤ１４２や基板配線１５２は、配線駆動のために大きな電流を必要とするために消費電力が大きい。従って、充放電回数を減らして低消費電力にするためには、本発明のような多相伝送が有効である。
【００７０】
また、本発明は異なる半導体チップ間の通信を例にとって説明したが、図１５に示すように、１つの半導体チップ１６０内の配線距離が長い回路１６１、１６２同士の通信を基板配線１６２を用いて行う場合に、長配線によって大きくなった配線容量による充放電電力を低減するために用いてもよい。
【図面の簡単な説明】
【００７１】
【図１】本発明の伝送回路及び伝送システムの第１の実施形態のブロック図である。
【図２】多相伝送方式の一例の伝送波形図である。
【図３】８相伝送波形の一例を示す波形図である。
【図４】図１の動作説明用タイミングチャートである。
【図５】積層した半導体チップのチップ同士で貫通配線を使ってデータ伝送する半導体装置の斜視図である。
【図６】本発明の伝送回路及び伝送システムの第２の実施形態のブロック図である。
【図７】図６の動作説明用タイミングチャートである。
【図８】本発明の伝送回路及び伝送システムの第３の実施形態の送信側チップのブロック図である。
【図９】図８の動作説明用タイミングチャートである。
【図１０】本発明の伝送回路及び伝送システムの第４の実施形態のブロック図である。
【図１１】本発明の多相伝送に多線伝送を併用した動作を説明する波形図である。
【図１２】図１０の動作説明用タイミングチャートである。
【図１３】ボンディングワイヤを使って横置きのチップ同士でデータ伝送する半導体装置の斜視図である。
【図１４】基板配線を使って横置きのチップ同士でデータ伝送する半導体装置の斜視図である。
【図１５】チップ内配線を使って回路同士でデータ伝送する半導体装置の斜視図である。
【図１６】チップ積層型３次元半導体の断面模式図である。
【図１７】デジタル伝送回路の一例の構成図である。
【図１８】デジタル伝送の２ビット伝送の波形である。
【図１９】パルス幅変調伝送の波形図である。
【符号の説明】
【００７２】
３０、６０、７０、８０ 送信側チップ
３１〜３３、４６〜４８、６１、７３、８１ａ〜８１ｄ、８７ａ〜８７ｄ、９４ａ〜９４ｄ、１００ａ〜１００ｄ フリップフロップ
３４、８２ カウンタ
３５、７１、８３ デジタルコンパレータ
３６、４３、９６ 分周器
３７、４４、７２、８６ａ〜８６ｄ、９７ セレクタ
３８、８８ａ〜８８ｄ 出力バッファ
４０、９０ 受信側チップ
４１、９１ａ〜９１ｄ ＥＳＤ保護素子
４２、９２ａ〜９２ｄ 入力バッファ
４５、９８ ダウンカウンタ
５０、１１０ａ〜１１０ｄ 貫通配線
８４ デコーダ（ＤＥＣ）
８５ａ〜８５ｄ ＡＮＤ回路
９３ ２段のＸＯＲ回路
９５ａ〜９５ｄ ＸＯＲ回路
９９ エンコーダ（ＥＮＣ）
１４０、１４１、１５１、１５２、１６０ 半導体チップ
１４２ ボンディングワイヤ
１５３、１６３ 基板配線
１６１、１６２ 回路
【特許請求の範囲】
【請求項１】
単一の配線を介して伝送データを伝送する伝送方法において、
クロックの１クロックサイクルあたり１回の立ち上がり又は立ち下りの振幅遷移を有し、かつ、前記クロックのエッジから前記振幅遷移までの位相により、２ビット以上の値を持つデータを前記伝送データとして伝送することを特徴とする伝送方法。
【請求項２】
単一の配線を介して伝送データを伝送する伝送方法において、
クロックの１クロックサイクルあたり１回ずつ交互に立ち上がりと立ち下りの振幅遷移を有し、かつ、前記クロックのエッジから前記振幅遷移までの位相により、２ビット以上の値を持つデータを前記伝送データとして伝送することを特徴とする伝送方法。
【請求項３】
複数の配線を介して伝送データを伝送する伝送方法において、
各配線により、クロックの１クロックサイクルあたり１回の立ち上がり又は立ち下りの振幅遷移を有し、かつ、前記クロックのエッジから前記振幅遷移までの位相により、１ビット以上の値を有するデータを伝送すると共に、伝送する別のデータの１ビット以上の値に応じて、前記クロックの連続する前記配線と同数のクロックサイクルにおいて前記複数の配線のうち前記振幅遷移があるクロックサイクルの位置により伝送する一つの配線を選択して、データを伝送することを特徴とする伝送方法。
【請求項４】
前記位相は２つの位相以上であり、前記配線の数は３線以上であることを特徴とする請求項３記載の伝送方法。
【請求項５】
前記配線は、複数の半導体チップを貫通する貫通配線であることを特徴とする請求項１乃至４のうちいずれか一項記載の伝送方法。
【請求項６】
単一の配線へ伝送データを伝送する伝送回路において、
クロックをＮ逓倍（Ｎは２以上の自然数）して得た逓倍クロックを生成する逓倍クロック生成手段と、
前記逓倍クロックをカウントして前記クロックの１クロックサイクルで一巡するカウント値を得るカウント手段と、
前記カウント手段のカウント値と、伝送する２ビット以上のデータの値とを比較する比較手段と、
前記比較手段による比較結果に応じて、前記クロックの１クロックサイクルあたり１回の立ち上がり又は立ち下りの振幅遷移を有し、かつ、前記クロックのエッジから前記振幅遷移までの位相により、２ビット以上の値を持つデータを前記伝送データとして生成するデータ生成手段と
を有することを特徴とする伝送回路。
【請求項７】
単一の配線へ伝送データを伝送する伝送回路において、
クロックをＮ逓倍（Ｎは２以上の自然数）して得た逓倍クロックを生成する逓倍クロック生成手段と、
前記逓倍クロックをカウントして前記クロックの１クロックサイクルで一巡するカウント値を得るカウント手段と、
前記カウント手段のカウント値と、伝送する２ビット以上のデータの値とを比較する比較手段と、
前記クロックを１／２分周して前記クロックの１クロックサイクル毎に反転する制御信号を生成する制御信号生成手段と、
前記比較手段による大小比較結果を示す出力信号と同一極性の信号と逆極性の信号とを、前記制御信号に基づいて前記クロックの１クロックサイクル毎に交互に選択し、１クロックサイクルあたり１回の立ち上がり又は立ち下りの振幅遷移を有し、かつ、前記クロックのエッジから前記振幅遷移までの位相により、２ビット以上の値を持つデータを前記伝送データとして生成するデータ生成手段と
を有することを特徴とする伝送回路。
【請求項８】
Ｌ本（Ｌは２以上の自然数）の配線へ伝送データを伝送する伝送回路において、
クロックをＮ逓倍（Ｎは２以上の自然数）して得た逓倍クロックを生成する逓倍クロック生成手段と、
前記逓倍クロックをカウントして前記クロックの１クロックサイクルで一巡するカウント値を得るカウント手段と、
伝送するＭビットデータ（Ｍは２以上の自然数）のうち（Ｍ−Ｋ）ビット（Ｋは１以上でＭ未満の自然数）の値と前記カウント手段のカウント値とが一致するか否かを検出する検出手段と、
Ｌ個の信号を出力すると共に、そのＬ個の信号のうち１つの信号のみが前記Ｍビットデータのうち残りのＫビットの値に基づいて、前記クロックの１クロックサイクルあたり所定論理値となるようにデコードするデコード手段と、
前記検出手段の出力信号と、前記デコード手段からのＬ個の信号とに基づいて、前記クロックの１クロックサイクルで、前記Ｌ本の配線で伝送される信号のうちの一つの配線で伝送される信号のみが振幅遷移し、その振幅遷移の立ち上がりあるいは立ち下がりのエッジは前記クロックのエッジからＮ相のいずれかの位相ずれをもつＬ個の信号を、前記Ｌ本の配線のそれぞれで伝送する伝送データとして生成するデータ生成手段と
を有することを特徴とする伝送回路。
【請求項９】
前記Ｎの値は２以上で、かつ、前記Ｌの値が３以上であるか、又は、前記Ｎの値が３以上で、かつ、前記Ｌの値が２以上であることを特徴とする請求項８記載の伝送回路。
【請求項１０】
前記配線は、複数の半導体チップを貫通する貫通配線であることを特徴とする請求項６乃至９のうちいずれか一項記載の伝送回路。
【請求項１１】
クロックの１クロックサイクルあたり１回の立ち上がり又は立ち下りの振幅遷移を有し、かつ、前記クロックのエッジから前記振幅遷移までの位相により、２ビット以上の値を持つデータを単一の配線を介して受信する伝送回路であって、
受信した前記データの、前記クロックのエッジから振幅遷移までの位相を検出する位相検出手段と、
前記位相検出手段の検出結果に基づいて、前記伝送する２ビット以上のデータを復元する復元手段と
を有することを特徴とする伝送回路。
【請求項１２】
クロックの１クロックサイクルあたり１回の立ち上がり又は立ち下りの振幅遷移を有し、かつ、前記クロックのエッジから前記振幅遷移までの位相により、２ビット以上の値を持つデータを単一の配線を介して受信する伝送回路であって、
前記クロックを１／２分周して前記クロックの１クロックサイクル毎に反転する制御信号を生成する制御信号生成手段と、
前記配線を介して受信した受信データと同一極性の信号と逆極性の信号とを、前記制御信号に基づいて前記クロックの１クロックサイクル毎に交互に選択する選択手段と、
前記選択手段から出力された信号によりリセットされ、前記逓倍クロックをダウンカウントして前記クロックのエッジから振幅遷移までの位相を検出するダウンカウント手段と、
前記ダウンカウント手段の値に基づいて、前記伝送する２ビット以上のデータを復元する復元手段と
を有することを特徴とする伝送回路。
【請求項１３】
伝送するＭビットデータ（Ｍは２以上の自然数）のうちクロックの１クロックサイクルで、Ｌ本（Ｌは２以上の自然数）の配線で伝送される信号のうちの一つの配線で伝送される信号のみがＫビット（Ｋは２以上の自然数）のデータに基づいて振幅遷移し、その振幅遷移の立ち上がりあるいは立ち下がりのエッジは残りの（ＭーＫ）ビットのデータに基づいて前記クロックのエッジからＮ相（Ｎは２以上の自然数）のいずれかの位相ずれをもつＬ個の信号を、前記Ｌ本の配線のそれぞれを介して受信する伝送回路であって、
前記Ｌ本の配線を介して受信したＬビットの伝送データに対して所定の論理演算を行って、前記Ｎ相のいずれの位相ずれであるかを検出する位相検出手段と、
前記位相検出手段の検出結果に基づいて、前記（ＭーＫ）ビットのデータを復元する第１の復元手段と、
前記Ｌ本の配線を介して受信したＬビットの伝送データに対して、論理演算及びエンコード処理を行って前記Ｌ本の配線のうちどの配線の伝送データが振幅遷移したかを示すＫビットデータを出力する変換手段と、
前記変換手段から出力されたＫビットデータを復元する第２の復元手段と
を有することを特徴とする伝送回路。
【請求項１４】
前記Ｎの値は２以上で、かつ、前記Ｌの値が３以上であるか、又は、前記Ｎの値が３以上で、かつ、前記Ｌの値が２以上であることを特徴とする請求項１３記載の伝送回路。
【請求項１５】
前記配線は、積層されている半導体チップを貫通する貫通配線であることを特徴とする請求項１１乃至１４のうちいずれか一項記載の伝送回路。
【請求項１６】
第１の半導体チップから単一のチップ間配線を介して第２の半導体チップへ伝送データを伝送する伝送システムにおいて、
前記第１の半導体チップは、
クロックをＮ逓倍（Ｎは２以上の自然数）して得た逓倍クロックを生成する逓倍クロック生成手段と、
前記逓倍クロックをカウントして前記クロックの１クロックサイクルで一巡するカウント値を得るカウント手段と、
前記カウント手段のカウント値と、伝送する２ビット以上のデータの値とを比較する比較手段と、
前記比較手段による比較結果に応じて、前記クロックの１クロックサイクルあたり１回の立ち上がり又は立ち下りの振幅遷移を有し、かつ、前記クロックのエッジから前記振幅遷移までの位相により、２ビット以上の値を持つデータを前記伝送データとして生成するデータ生成手段と、を有し、
前記第２の半導体チップは、
前記チップ間配線を介して前記第１の半導体チップから受信した受信データの、前記クロックのエッジから振幅遷移までの位相を検出する位相検出手段と、
前記位相検出手段の検出結果に基づいて、前記伝送する２ビット以上のデータを復元する復元手段と、を有することを特徴とする伝送システム。
【請求項１７】
第１の半導体チップから単一のチップ間配線を介して第２の半導体チップへ伝送データを伝送する伝送システムにおいて、
前記第１の半導体チップは、
クロックをＮ逓倍（Ｎは２以上の自然数）して得た逓倍クロックを生成する逓倍クロック生成手段と、
前記逓倍クロックをカウントして前記クロックの１クロックサイクルで一巡するカウント値を得るカウント手段と、
前記カウント手段のカウント値と、伝送する２ビット以上のデータの値とを比較する比較手段と、
前記クロックを１／２分周して前記クロックの１クロックサイクル毎に反転する第１の制御信号を生成する第１の制御信号生成手段と、
前記比較手段による大小比較結果を示す出力信号と同一極性の信号と逆極性の信号とを、前記第１の制御信号に基づいて前記クロックの１クロックサイクル毎に交互に選択し、１クロックサイクルあたり１回の立ち上がり又は立ち下りの振幅遷移を有し、かつ、前記クロックのエッジから前記振幅遷移までの位相により、２ビット以上の値を持つデータを前記伝送データとして生成するデータ生成手段と、を有し、
前記第２の半導体チップは、
前記クロックを１／２分周して前記クロックの１クロックサイクル毎に反転する第２の制御信号を生成する第２の制御信号生成手段と、
前記チップ間配線を介して前記第１の半導体チップから受信した受信データと同一極性の信号と逆極性の信号とを、前記第２の制御信号に基づいて前記クロックの１クロックサイクル毎に交互に選択する選択手段と、
前記選択手段から出力された信号によりリセットされ、前記逓倍クロックをダウンカウントして前記クロックのエッジから振幅遷移までの位相を検出するダウンカウント手段と、
前記ダウンカウント手段の値に基づいて、前記伝送する２ビット以上のデータを復元する復元手段と、を有することを特徴とする伝送システム。
【請求項１８】
第１の半導体チップからＬ本（Ｌは２以上の自然数）のチップ間配線を介して第２の半導体チップへ伝送データを伝送する伝送システムにおいて、
前記第１の半導体チップは、
クロックをＮ逓倍（Ｎは２以上の自然数）して得た逓倍クロックを生成する逓倍クロック生成手段と、
前記逓倍クロックをカウントして前記クロックの１クロックサイクルで一巡するカウント値を得るカウント手段と、
伝送するＭビットデータ（Ｍは２以上の自然数）のうち（Ｍ−Ｋ）ビット（Ｋは１以上でＭ未満の自然数）の値と前記カウント手段のカウント値とが一致するか否かを検出する検出手段と、
Ｌ個の信号を出力すると共に、そのＬ個の信号のうち１つの信号のみが前記Ｍビットデータのうち残りのＫビットの値に基づいて、前記クロックの１クロックサイクルあたり所定論理値となるようにデコードするデコード手段と、
前記検出手段の出力信号と、前記デコード手段からのＬ個の信号とに基づいて、前記クロックの１クロックサイクルで、前記Ｌ本の配線で伝送される信号のうちの一つの配線で伝送される信号のみが振幅遷移し、その振幅遷移の立ち上がりあるいは立ち下がりのエッジは前記クロックのエッジからＮ相のいずれかの位相ずれをもつＬ個の信号を、前記Ｌ本の配線のそれぞれで伝送するＬビット伝送データとして生成するデータ生成手段と、を有し、
前記第２の半導体チップは、
前記Ｌ本のチップ間配線を介して前記第１の半導体チップから受信したＬビットの伝送データに対して所定の論理演算を行って、前記Ｎ相のいずれの位相ずれであるかを検出する位相検出手段と、
前記位相検出手段の検出結果に基づいて、前記（ＭーＫ）ビットのデータを復元する第１の復元手段と、
前記Ｌ本のチップ間配線を介して前記第１の半導体チップから受信したＬビットの伝送データに対して、論理演算及びエンコード処理を行って前記Ｌ本のチップ間配線のうちどのチップ間配線の伝送データが振幅遷移したかを示すＫビットデータを出力する変換手段と、
前記変換手段から出力されたＫビットデータを復元する第２の復元手段と、を有することを特徴とする伝送システム。
【請求項１９】
前記Ｎの値は２以上で、かつ、前記Ｌの値が３以上であるか、又は、前記Ｎの値が３以上で、かつ、前記Ｌの値が２以上であることを特徴とする請求項１８記載の伝送システム。
【請求項２０】
前記配線は、積層されている前記第１及び第２の半導体チップを貫通する貫通配線であることを特徴とする請求項１６乃至１９のうちいずれか一項記載の伝送システム。
【請求項１】
単一の配線を介して伝送データを伝送する伝送方法において、
クロックの１クロックサイクルあたり１回の立ち上がり又は立ち下りの振幅遷移を有し、かつ、前記クロックのエッジから前記振幅遷移までの位相により、２ビット以上の値を持つデータを前記伝送データとして伝送することを特徴とする伝送方法。
【請求項２】
単一の配線を介して伝送データを伝送する伝送方法において、
クロックの１クロックサイクルあたり１回ずつ交互に立ち上がりと立ち下りの振幅遷移を有し、かつ、前記クロックのエッジから前記振幅遷移までの位相により、２ビット以上の値を持つデータを前記伝送データとして伝送することを特徴とする伝送方法。
【請求項３】
複数の配線を介して伝送データを伝送する伝送方法において、
各配線により、クロックの１クロックサイクルあたり１回の立ち上がり又は立ち下りの振幅遷移を有し、かつ、前記クロックのエッジから前記振幅遷移までの位相により、１ビット以上の値を有するデータを伝送すると共に、伝送する別のデータの１ビット以上の値に応じて、前記クロックの連続する前記配線と同数のクロックサイクルにおいて前記複数の配線のうち前記振幅遷移があるクロックサイクルの位置により伝送する一つの配線を選択して、データを伝送することを特徴とする伝送方法。
【請求項４】
前記位相は２つの位相以上であり、前記配線の数は３線以上であることを特徴とする請求項３記載の伝送方法。
【請求項５】
前記配線は、複数の半導体チップを貫通する貫通配線であることを特徴とする請求項１乃至４のうちいずれか一項記載の伝送方法。
【請求項６】
単一の配線へ伝送データを伝送する伝送回路において、
クロックをＮ逓倍（Ｎは２以上の自然数）して得た逓倍クロックを生成する逓倍クロック生成手段と、
前記逓倍クロックをカウントして前記クロックの１クロックサイクルで一巡するカウント値を得るカウント手段と、
前記カウント手段のカウント値と、伝送する２ビット以上のデータの値とを比較する比較手段と、
前記比較手段による比較結果に応じて、前記クロックの１クロックサイクルあたり１回の立ち上がり又は立ち下りの振幅遷移を有し、かつ、前記クロックのエッジから前記振幅遷移までの位相により、２ビット以上の値を持つデータを前記伝送データとして生成するデータ生成手段と
を有することを特徴とする伝送回路。
【請求項７】
単一の配線へ伝送データを伝送する伝送回路において、
クロックをＮ逓倍（Ｎは２以上の自然数）して得た逓倍クロックを生成する逓倍クロック生成手段と、
前記逓倍クロックをカウントして前記クロックの１クロックサイクルで一巡するカウント値を得るカウント手段と、
前記カウント手段のカウント値と、伝送する２ビット以上のデータの値とを比較する比較手段と、
前記クロックを１／２分周して前記クロックの１クロックサイクル毎に反転する制御信号を生成する制御信号生成手段と、
前記比較手段による大小比較結果を示す出力信号と同一極性の信号と逆極性の信号とを、前記制御信号に基づいて前記クロックの１クロックサイクル毎に交互に選択し、１クロックサイクルあたり１回の立ち上がり又は立ち下りの振幅遷移を有し、かつ、前記クロックのエッジから前記振幅遷移までの位相により、２ビット以上の値を持つデータを前記伝送データとして生成するデータ生成手段と
を有することを特徴とする伝送回路。
【請求項８】
Ｌ本（Ｌは２以上の自然数）の配線へ伝送データを伝送する伝送回路において、
クロックをＮ逓倍（Ｎは２以上の自然数）して得た逓倍クロックを生成する逓倍クロック生成手段と、
前記逓倍クロックをカウントして前記クロックの１クロックサイクルで一巡するカウント値を得るカウント手段と、
伝送するＭビットデータ（Ｍは２以上の自然数）のうち（Ｍ−Ｋ）ビット（Ｋは１以上でＭ未満の自然数）の値と前記カウント手段のカウント値とが一致するか否かを検出する検出手段と、
Ｌ個の信号を出力すると共に、そのＬ個の信号のうち１つの信号のみが前記Ｍビットデータのうち残りのＫビットの値に基づいて、前記クロックの１クロックサイクルあたり所定論理値となるようにデコードするデコード手段と、
前記検出手段の出力信号と、前記デコード手段からのＬ個の信号とに基づいて、前記クロックの１クロックサイクルで、前記Ｌ本の配線で伝送される信号のうちの一つの配線で伝送される信号のみが振幅遷移し、その振幅遷移の立ち上がりあるいは立ち下がりのエッジは前記クロックのエッジからＮ相のいずれかの位相ずれをもつＬ個の信号を、前記Ｌ本の配線のそれぞれで伝送する伝送データとして生成するデータ生成手段と
を有することを特徴とする伝送回路。
【請求項９】
前記Ｎの値は２以上で、かつ、前記Ｌの値が３以上であるか、又は、前記Ｎの値が３以上で、かつ、前記Ｌの値が２以上であることを特徴とする請求項８記載の伝送回路。
【請求項１０】
前記配線は、複数の半導体チップを貫通する貫通配線であることを特徴とする請求項６乃至９のうちいずれか一項記載の伝送回路。
【請求項１１】
クロックの１クロックサイクルあたり１回の立ち上がり又は立ち下りの振幅遷移を有し、かつ、前記クロックのエッジから前記振幅遷移までの位相により、２ビット以上の値を持つデータを単一の配線を介して受信する伝送回路であって、
受信した前記データの、前記クロックのエッジから振幅遷移までの位相を検出する位相検出手段と、
前記位相検出手段の検出結果に基づいて、前記伝送する２ビット以上のデータを復元する復元手段と
を有することを特徴とする伝送回路。
【請求項１２】
クロックの１クロックサイクルあたり１回の立ち上がり又は立ち下りの振幅遷移を有し、かつ、前記クロックのエッジから前記振幅遷移までの位相により、２ビット以上の値を持つデータを単一の配線を介して受信する伝送回路であって、
前記クロックを１／２分周して前記クロックの１クロックサイクル毎に反転する制御信号を生成する制御信号生成手段と、
前記配線を介して受信した受信データと同一極性の信号と逆極性の信号とを、前記制御信号に基づいて前記クロックの１クロックサイクル毎に交互に選択する選択手段と、
前記選択手段から出力された信号によりリセットされ、前記逓倍クロックをダウンカウントして前記クロックのエッジから振幅遷移までの位相を検出するダウンカウント手段と、
前記ダウンカウント手段の値に基づいて、前記伝送する２ビット以上のデータを復元する復元手段と
を有することを特徴とする伝送回路。
【請求項１３】
伝送するＭビットデータ（Ｍは２以上の自然数）のうちクロックの１クロックサイクルで、Ｌ本（Ｌは２以上の自然数）の配線で伝送される信号のうちの一つの配線で伝送される信号のみがＫビット（Ｋは２以上の自然数）のデータに基づいて振幅遷移し、その振幅遷移の立ち上がりあるいは立ち下がりのエッジは残りの（ＭーＫ）ビットのデータに基づいて前記クロックのエッジからＮ相（Ｎは２以上の自然数）のいずれかの位相ずれをもつＬ個の信号を、前記Ｌ本の配線のそれぞれを介して受信する伝送回路であって、
前記Ｌ本の配線を介して受信したＬビットの伝送データに対して所定の論理演算を行って、前記Ｎ相のいずれの位相ずれであるかを検出する位相検出手段と、
前記位相検出手段の検出結果に基づいて、前記（ＭーＫ）ビットのデータを復元する第１の復元手段と、
前記Ｌ本の配線を介して受信したＬビットの伝送データに対して、論理演算及びエンコード処理を行って前記Ｌ本の配線のうちどの配線の伝送データが振幅遷移したかを示すＫビットデータを出力する変換手段と、
前記変換手段から出力されたＫビットデータを復元する第２の復元手段と
を有することを特徴とする伝送回路。
【請求項１４】
前記Ｎの値は２以上で、かつ、前記Ｌの値が３以上であるか、又は、前記Ｎの値が３以上で、かつ、前記Ｌの値が２以上であることを特徴とする請求項１３記載の伝送回路。
【請求項１５】
前記配線は、積層されている半導体チップを貫通する貫通配線であることを特徴とする請求項１１乃至１４のうちいずれか一項記載の伝送回路。
【請求項１６】
第１の半導体チップから単一のチップ間配線を介して第２の半導体チップへ伝送データを伝送する伝送システムにおいて、
前記第１の半導体チップは、
クロックをＮ逓倍（Ｎは２以上の自然数）して得た逓倍クロックを生成する逓倍クロック生成手段と、
前記逓倍クロックをカウントして前記クロックの１クロックサイクルで一巡するカウント値を得るカウント手段と、
前記カウント手段のカウント値と、伝送する２ビット以上のデータの値とを比較する比較手段と、
前記比較手段による比較結果に応じて、前記クロックの１クロックサイクルあたり１回の立ち上がり又は立ち下りの振幅遷移を有し、かつ、前記クロックのエッジから前記振幅遷移までの位相により、２ビット以上の値を持つデータを前記伝送データとして生成するデータ生成手段と、を有し、
前記第２の半導体チップは、
前記チップ間配線を介して前記第１の半導体チップから受信した受信データの、前記クロックのエッジから振幅遷移までの位相を検出する位相検出手段と、
前記位相検出手段の検出結果に基づいて、前記伝送する２ビット以上のデータを復元する復元手段と、を有することを特徴とする伝送システム。
【請求項１７】
第１の半導体チップから単一のチップ間配線を介して第２の半導体チップへ伝送データを伝送する伝送システムにおいて、
前記第１の半導体チップは、
クロックをＮ逓倍（Ｎは２以上の自然数）して得た逓倍クロックを生成する逓倍クロック生成手段と、
前記逓倍クロックをカウントして前記クロックの１クロックサイクルで一巡するカウント値を得るカウント手段と、
前記カウント手段のカウント値と、伝送する２ビット以上のデータの値とを比較する比較手段と、
前記クロックを１／２分周して前記クロックの１クロックサイクル毎に反転する第１の制御信号を生成する第１の制御信号生成手段と、
前記比較手段による大小比較結果を示す出力信号と同一極性の信号と逆極性の信号とを、前記第１の制御信号に基づいて前記クロックの１クロックサイクル毎に交互に選択し、１クロックサイクルあたり１回の立ち上がり又は立ち下りの振幅遷移を有し、かつ、前記クロックのエッジから前記振幅遷移までの位相により、２ビット以上の値を持つデータを前記伝送データとして生成するデータ生成手段と、を有し、
前記第２の半導体チップは、
前記クロックを１／２分周して前記クロックの１クロックサイクル毎に反転する第２の制御信号を生成する第２の制御信号生成手段と、
前記チップ間配線を介して前記第１の半導体チップから受信した受信データと同一極性の信号と逆極性の信号とを、前記第２の制御信号に基づいて前記クロックの１クロックサイクル毎に交互に選択する選択手段と、
前記選択手段から出力された信号によりリセットされ、前記逓倍クロックをダウンカウントして前記クロックのエッジから振幅遷移までの位相を検出するダウンカウント手段と、
前記ダウンカウント手段の値に基づいて、前記伝送する２ビット以上のデータを復元する復元手段と、を有することを特徴とする伝送システム。
【請求項１８】
第１の半導体チップからＬ本（Ｌは２以上の自然数）のチップ間配線を介して第２の半導体チップへ伝送データを伝送する伝送システムにおいて、
前記第１の半導体チップは、
クロックをＮ逓倍（Ｎは２以上の自然数）して得た逓倍クロックを生成する逓倍クロック生成手段と、
前記逓倍クロックをカウントして前記クロックの１クロックサイクルで一巡するカウント値を得るカウント手段と、
伝送するＭビットデータ（Ｍは２以上の自然数）のうち（Ｍ−Ｋ）ビット（Ｋは１以上でＭ未満の自然数）の値と前記カウント手段のカウント値とが一致するか否かを検出する検出手段と、
Ｌ個の信号を出力すると共に、そのＬ個の信号のうち１つの信号のみが前記Ｍビットデータのうち残りのＫビットの値に基づいて、前記クロックの１クロックサイクルあたり所定論理値となるようにデコードするデコード手段と、
前記検出手段の出力信号と、前記デコード手段からのＬ個の信号とに基づいて、前記クロックの１クロックサイクルで、前記Ｌ本の配線で伝送される信号のうちの一つの配線で伝送される信号のみが振幅遷移し、その振幅遷移の立ち上がりあるいは立ち下がりのエッジは前記クロックのエッジからＮ相のいずれかの位相ずれをもつＬ個の信号を、前記Ｌ本の配線のそれぞれで伝送するＬビット伝送データとして生成するデータ生成手段と、を有し、
前記第２の半導体チップは、
前記Ｌ本のチップ間配線を介して前記第１の半導体チップから受信したＬビットの伝送データに対して所定の論理演算を行って、前記Ｎ相のいずれの位相ずれであるかを検出する位相検出手段と、
前記位相検出手段の検出結果に基づいて、前記（ＭーＫ）ビットのデータを復元する第１の復元手段と、
前記Ｌ本のチップ間配線を介して前記第１の半導体チップから受信したＬビットの伝送データに対して、論理演算及びエンコード処理を行って前記Ｌ本のチップ間配線のうちどのチップ間配線の伝送データが振幅遷移したかを示すＫビットデータを出力する変換手段と、
前記変換手段から出力されたＫビットデータを復元する第２の復元手段と、を有することを特徴とする伝送システム。
【請求項１９】
前記Ｎの値は２以上で、かつ、前記Ｌの値が３以上であるか、又は、前記Ｎの値が３以上で、かつ、前記Ｌの値が２以上であることを特徴とする請求項１８記載の伝送システム。
【請求項２０】
前記配線は、積層されている前記第１及び第２の半導体チップを貫通する貫通配線であることを特徴とする請求項１６乃至１９のうちいずれか一項記載の伝送システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２００９−２０６９５８（Ｐ２００９−２０６９５８Ａ）
【公開日】平成２１年９月１０日（２００９．９．１０）
【国際特許分類】
【出願番号】特願２００８−４８３１３（Ｐ２００８−４８３１３）
【出願日】平成２０年２月２８日（２００８．２．２８）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２１年９月１０日（２００９．９．１０）
【国際特許分類】
【出願日】平成２０年２月２８日（２００８．２．２８）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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