信号処理装置、半導体装置及び映像表示装置
【課題】回路の大型化を抑制しつつ省電力化を図ることができる信号処理装置、半導体装置及び映像表示装置を提供する。
【解決手段】所定間隔毎に同期信号を有する映像信号が入力され、入力された映像信号を処理するＡＦＥ２０の前段のクランプ部２４にて同期信号を検出すると共に同期信号が検出された場合に映像信号の信号レベルを調整し、制御部２５により、クランプ部２４での検出結果に基づいてＡＦＥ２０の消費電力を抑制するように制御する。
【解決手段】所定間隔毎に同期信号を有する映像信号が入力され、入力された映像信号を処理するＡＦＥ２０の前段のクランプ部２４にて同期信号を検出すると共に同期信号が検出された場合に映像信号の信号レベルを調整し、制御部２５により、クランプ部２４での検出結果に基づいてＡＦＥ２０の消費電力を抑制するように制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理装置、半導体装置及び映像表示装置に係り、特に、映像信号をクランプする機能を有する信号処理装置、半導体装置及び映像表示装置に関する。
【背景技術】
【０００２】
液晶ディプレイ、プラズマディスプレイ、有機ＥＬディスプレイなどの映像を画面に表示する映像表示装置は、例えばビデオ信号などの映像を示すアナログの映像信号（アナログ映像信号）が外部から入力され、入力されたアナログ映像信号をＡＤ（アナログ／デジタル）変換し、ＡＤ変換して得られたデジタルの映像信号（デジタル映像信号）により示される映像を画面に表示している。
【０００３】
図６は、アナログ映像信号を処理するために用いる従来の映像処理部の一例を示すブロック図である。図６に示すように、映像処理部は、クランプ回路、アナログ・フロント・エンド（ＡＦＥ）及びＡＤコンバータ（ＡＤＣ）を備えている。映像処理部には、外部から所定間隔毎に同期信号を有するアナログ映像信号が入力される。クランプ回路は、外部から入力されたアナログ映像信号を予め定められた最小レベル（基準レベル）にクランプする処理を行う。クランプされたアナログ映像信号は後段に接続されたＡＦＥによってＡＤ変換を行い易くするための処理が施され、後段に接続されたＡＤＣによりデジタル映像信号に変換されてロジック回路に出力される。
【０００４】
しかし、図６に示す従来の映像処理部ではアナログ映像信号の入力がないときであってもクランプ回路の後段に接続された回路の動作を停止することができない。
【０００５】
そこで、特許文献１では、入力映像信号を検出する信号検出部を新たに備え、信号検出部によって入力映像信号が検出されない場合に信号処理部へ電力供給を行い、信号検出部によって入力映像信号が検出された場合に信号処理部への電力供給を停止する表示装置を提案している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−８３１５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載の技術では、入力映像信号を検出する信号検出部を新たに用意する必要があるため、回路規模の大型化を招く、という問題点があった。
【０００８】
本発明は上記問題点を解決するために成されたものであり、回路規模の大型化を抑制しつつ効率的な省電力化を図ることができる信号処理装置、半導体装置及び映像表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、請求項１に記載の信号処理装置を、所定時間間隔毎に同期信号を有する映像信号が入力され、入力された映像信号を処理する処理手段と、前記処理手段の前段で前記同期信号を検出する検出部を備え、該検出部によって前記同期信号が検出された場合に前記映像信号の信号レベルを調整する調整手段と、前記検出部の検出結果に基づいて前記処理手段の消費電力を抑制するように制御する制御手段と、を含んで構成した。
【００１０】
上記目的を達成するために、請求項８に記載の半導体装置を、請求項１〜請求項７の何れか１項に記載の信号処理装置を１チップ化したものとした。
【００１１】
上記目的を達成するために、請求項９に記載の映像表示装置を、請求項１〜請求項７の何れか１項に記載の信号処理装置と、前記信号処理装置から出力される信号に応じた映像を表示する表示手段と、を含んで構成した。
【００１２】
上記目的を達成するために、請求項１０に記載の半導体装置を、請求項８に記載の半導体装置と、前記半導体装置から出力される信号に応じた映像を表示する表示手段と、を含んで構成した。
【発明の効果】
【００１３】
本発明によれば、回路規模の大型化を抑制しつつ効率的な省電力化を図ることができる、という効果が得られる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態に係る映像表示装置の構成の一例を示すブロック図である。
【図２】実施の形態に係る映像処理部の構成の一例を示すブロック図である。
【図３】実施の形態に係るクランプ部の構成の一例を示す構成図である。
【図４】実施の形態に係る制御部の構成の一例を示す構成図である。
【図５】コンパレータから出力される検出信号、カウンタ回路に入力されるクロック信号、カウンタ回路から出力されるキャリー信号、及びＲＳ型フリップフロップから出力されるパワーダウン信号の各々の信号レベルの遷移状態を対比したタイムチャートである。
【図６】アナログ映像信号を処理するために用いる従来の映像処理部の一例を示すブロック図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して、本発明を実施するための形態の例について詳細に説明する。なお、以下では、所定時間間隔（例えば１０μｓ）毎に同期信号を有すると共に映像を示すアナログ映像信号が入力され、入力されたアナログ映像信号をＡＤ変換して得られたデジタル映像信号に応じた映像を画面に表示する映像表示装置（例えば液晶ディプレイ、プラズマディスプレイ、有機ＥＬディスプレイなど）を例に挙げて説明する。また、映像表示装置に搭載されている各回路は電源（図示省略）から供給される電力を受けて駆動する。
【００１６】
図１は、本実施の形態に係る映像表示装置１０の構成の一例を示すブロック図である。図１に示すように、映像表示装置１０は、入力部１２、映像処理部１４、表示制御部１６及び表示部１８を含んで構成されており、これらは直列に接続されている。アナログ映像信号が入力部１２に入力され、映像処理部１４は入力部１２に入力されたアナログ映像信号に対して各種信号処理を施してデジタル映像信号を出力する。表示制御部１６は、映像処理部１４から入力されたデジタル映像信号に基づいて表示部１８を制御する。表示部１８は、表示制御部１６の制御下でデジタル映像信号により示される映像を画面に表示する。なお、映像処理部１４、表示制御部１６及び表示部１８は各々の処理動作に伴って電力を消費することは言うまでも無い。
【００１７】
図２は、本実施の形態に係る映像処理部１４の構成の一例を示すブロック図である。図２に示すように、映像処理部１４は、入力部１２からアナログ映像信号が入力される入力端１４Ａ、及び映像処理部１４によって各種信号処理が施されて得られたデジタル映像信号を後段の表示制御部１６に出力する出力端１４Ｂを備えている。また、映像処理部１４は、処理手段の一例である２入力１出力の回路構成とされたＡＦＥ２０、１入力１出力の回路構成とされたＡＤＣ２２、調整手段の一例である１入力２出力の回路構成とされたクランプ部２４及び制御手段の一例である１入力１出力の回路構成とされた制御部２５を含んで構成されており、１チップ化された半導体装置とされている。
【００１８】
クランプ部２４の入力端は入力端１４Ａに接続されている。クランプ部２４の一方の出力端は制御部２５の入力端に接続されている。クランプ部２４の他方の出力端はＡＦＥ２０の一方の入力端に接続されている。制御部２５の出力端はＡＦＥ２０の他方の入力端に接続されている。ＡＦＥ２０の出力端はＡＤＣ２２の入力端に接続されている。ＡＤＣ２２の出力端は後段の回路（図示省略）を介して出力端１４Ｂに接続されている。
【００１９】
ＡＦＥ２０は、入力されたアナログ映像信号をＡＤ変換する際に発生し得るノイズを最小限に抑えるべく、アナログ映像信号の波形を整形するようにアナログ映像信号の信号レベルを調整する回路である。ＡＤＣ２２は、ＡＦＥ２０によって信号レベルが調整されたアナログ映像信号をデジタル変換することによってデジタル映像信号を生成して出力する回路である。ＡＤＣ２２の後段ではＡＤＣ２２から出力されたデジタル映像信号に対して更に各種信号処理が施され、これによって最終的に得られたデジタル映像信号が出力端１４Ｂから後段の表示制御部１６に出力される。
【００２０】
クランプ部２４は、入力されたアナログ映像信号に含まれる同期信号を検出する同期信号検出機能を有すると共に、同期信号検出機能によって同期信号が検出された場合にアナログ映像信号を基準レベルでクランプしてからＡＤＣ２２に出力する。
【００２１】
制御部２５は、クランプ部２４の同期信号検出機能による検出結果（一例としてクランプ２４から出力される検出信号）に基づいてＡＦＥ２０の消費電力を抑制するように制御する。なお、制御部２５は、ＡＦＥ２０に対して指示を与える指示信号であるパワーダウン信号（ＥＮ信号）を出力しており、パワーダウン信号の信号レベルを遷移させることによってＡＦＥ２０の動作を制御している。具体的には、アクティブの信号レベルがＡＦＥ２０の消費電力の抑制を指示することを示し、インアクティブの信号レベルがＡＦＥ２０の消費電力の抑制解除を指示することを示している。ここで言う「消費電力の抑制を指示する」とは、ＡＦＥ２０の処理動作の停止を指示することであり、「消費電力の抑制解除を指示する」とは、ＡＦＥ２０の処理動作の停止解除を指示することである。従って、ＡＦＥ２０は、パワーダウン信号の信号レベルがアクティブの場合に処理動作を停止し、ＡＦＥ２０は、パワーダウン信号の信号レベルがインアクティブの場合に処理動作の停止を解除する。このように本実施の形態に係る映像表示装置１０は、ＡＦＥ２０の処理動作を停止することによりＡＦＥ２０の消費電力を抑制するように構成されている。
【００２２】
図３は、本実施の形態に係るクランプ部２４の構成の一例を示す構成図である。図３に示すように、クランプ部２４は、アナログ映像信号にもともと重畳していた直流電圧をクランプ容量によりカットした後、同期信号が検出された場合にアナログ映像信号を基準レベルにクランプしてからＡＦＥ２０に出力するように構成されており、電源ＶＤＤ、電流源２４Ａ、定電流回路２４Ｂ、コンパレータ２４Ｃ及びクランプ容量の一例であるコンデンサ２４Ｄを含んで構成されている。コンデンサ２４Ｄの一方の電極は図２に示す入力端１４Ａに、他方の電極はコンパレータ２４Ｃの入力端に各々接続されている。コンパレータ２４Ｃの入力端と電源ＶＤＤとの間には電流源２４Ｄが挿入されている。また、コンパレータ２４Ｃの入力端と接地点との間には定電流回路２４Ｂが挿入されている。電流源２４Ｄは、コンパレータ２４Ｃの出力に応じて電流出力が制御される。電流源２４Ｄはコンデンサ２４Ｄを充電し、定電流回路２４Ｂはコンデンサ２４Ｄを放電する。従って、基準レベルでクランプされたアナログ映像信号はコンパレータ２４Ｃの入力端から取り出されてＡＦＥ２０に出力される。
【００２３】
コンパレータ２４Ｃは、アナログ映像信号に含まれる同期信号を検出する検出部として機能し、上記の同期信号検出機能を実現するためのものである。コンパレータ２４Ｃは、通常時信号レベルがローレベルの検出信号を出力しており、同期信号を検出した場合に検出信号の信号レベルをハイレベルに遷移させる。コンパレータ２４Ｃは、差動回路を有する電圧比較回路であり、反転入力端がコンパレータ２４Ｃの入力端とされて定電流回路２４Ｂ、コンデンサ２４Ｄ及び電流源２４Ｄに接続され、非反転入力端（図示省略）には比較用の基準電圧であるクランプ電圧が印加されている。従って、コンパレータ２４Ｃは、反転入力端に印加された電圧の大きさが非反転入力端に印加されているクランプ電圧の大きさ未満の場合、クランプ部２４の出力端であるコンパレータ２４Ｃの出力端から出力される検出信号の信号レベルをローレベルとし、反転入力端に印加された電圧の大きさが非反転入力端に印加されているクランプ電圧の大きさ以上の場合、検出信号の信号レベルをハイレベルとする。
【００２４】
図４は、本実施の形態に係る制御部２５の構成の一例を示す構成図である。制御部２５は、カウンタ回路２５Ａ及び出力手段の一例であるＲＳ型フリップフロップ２５Ｂを含んで構成されている。カウンタ回路２５Ａは、いわゆる１０ビットカウンタと称される回路であり、クロック端、リセット端及びＱ端を備えている。クロック端にはクロック信号（ＣＬＫ）が入力される。リセット端はクランプ部２４に含まれるコンパレータ２４Ｃの出力端に接続されており、コンパレータ２４Ｃから出力された検出信号が入力される。カウンタ回路２５Ａは、リセット端に信号レベルがハイレベルの検出信号が入力されるとカウント値をリセットし、リセット端に信号レベルがハイレベルの検出信号が入力されることなく１０ビット（１０２４クロック）をカウントした場合にＱ端からキャリー信号を出力する。
【００２５】
ＲＳ型フリップフロップ２５Ｂは、セット端、リセット端及びＱ端を備えている。セット端はカウンタ回路２５ＡのＱ端に接続されている。リセット端はクランプ部２４に含まれるコンパレータ２４Ｃの出力端に接続されており、コンパレータ２４Ｃから出力された検出信号が入力される。Ｑ端はＡＦＥ２０の他方の入力端に接続されており、パワーダウン信号を出力する。ＲＳ型フリップフロップ２５Ｂは、通常時（初期状態時）パワーダウン信号の信号レベルをインアクティブとしており、セット端にキャリー信号が入力されるとパワーダウン信号の信号レベルをインアクティブからアクティブに遷移させる。但し、セット端にキャリー信号が入力されるのに伴ってリセット端に信号レベルがハイレベルの検出信号が入力された場合はパワーダウン信号の信号レベルをインアクティブのまま保持する。また、パワーダウン信号の信号レベルがアクティブにされた状態でリセット端に信号レベルがローレベルの検出信号が入力された場合はパワーダウン信号の信号レベルをアクティブのまま保持する。
【００２６】
次に上記のように構成された映像表示装置１０の動作を説明する。
【００２７】
入力部１２に入力されたアナログ映像信号は先ず映像処理部１４に取り込まれる。映像処理部１４に取り込まれたアナログ映像信号はクランプ部２４に入力され、クランプ部２４にて基準レベルでクランプされてＡＦＥ２０に出力される。アナログ映像信号はＡＤ変換の前処理として信号レベルがＡＦＥ２０で調整され、その後、ＡＤＣ２２にてＡＤ変換される。ここで得られたデジタル映像信号は表示制御部１６に出力され、デジタル映像信号により示される映像が表示制御部１６の制御下で表示部１８によって表示される。
【００２８】
ところで、本実施の形態に係る制御部２５は、コンパレータ２４Ｃから出力される検出信号を利用してＡＦＥ２０の作動を制御している。この制御について図５を参照しながら説明する。なお、図５は、コンパレータ２４Ｃから出力される検出信号、カウンタ回路２５Ａに入力されるクロック信号、カウンタ回路２５Ａから出力されるキャリー信号、及びＲＳ型フリップフロップ２５Ｂから出力されるパワーダウン信号の各々の信号レベルの遷移状態を対比したタイムチャートである。
【００２９】
図５に示すように、カウンタ回路２５Ａにはクロック信号が入力され、カウンタ回路２５Ａはクロック信号が入力される毎にカウント値を１インクリメントする。しかし、コンパレータ２４Ｃからカウンタ回路２５Ａのリセット端に入力される検出信号の信号レベルがローレベルからハイレベルに遷移すると、これに応じてカウント値がリセットされる。この場合、カウンタ回路２５Ａはキャリー信号を出力しないので、ＲＳ型フリップフロップ２５Ｂから出力されるパワーダウン信号はインアクティブのまま保持される。つまり、クランプ部２４において同期信号が検出されている間はＲＳ型フリップフロップ２５Ｂから出力されるパワーダウン信号はインアクティブとされる。パワーダウン信号がインアクティブのときは、ＡＦＥ２０に対して消費電力の抑制指示が与えられていないということ（消費電力の抑制解除指示が与えられているということ）であるので、ＡＦＥ２０は通常の処理（クランプ部２４から入力されたアナログ映像信号に対する処理）を行うことができる。
【００３０】
これに対し、コンパレータ２４Ｃからカウンタ回路２５Ａのリセット端に入力される検出信号の信号レベルがローレベルからハイレベルに遷移してから、リセット端にハイレベルの検出信号が入力されることなく所定期間経過した場合（カウンタ回路２５Ａが１０ビットをカウントした場合）、すなわち、カウンタ回路２４が所定期間リセットされなかった場合、カウンタ回路２５Ａはキャリー信号を出力する。ＲＳ型フリップフロップ２５Ｂにキャリー信号が入力されるとＲＳ型フリップフロップ２５Ｂから出力されるパワーダウン信号はインアクティブからアクティブに遷移する。パワーダウン信号がアクティブのときは、ＡＦＥ２０に対して消費電力の抑制指示が与えられたということであるので、ＡＦＥ２０は動作を停止し、通常の処理を行うことができなくなる。このとき、ＡＦＥ２０では電力が消費されないため、省電力化に寄与することなる。
【００３１】
そして、コンパレータ２４Ｃからカウンタ回路２５Ａのリセット端に入力される検出信号の信号レベルが再度ローレベルからハイレベルに遷移すると、カウンタ回路２５Ａのカウント値がリセットされると共にＲＳ型フリップフロップ２５Ｂもリセットされる。ＲＳ型フリップフロップ２５Ｂがリセットされると、ＲＳ型フリップフロップ２５Ｂから出力されるパワーダウン信号がアクティブからインアクティブに遷移する。これによってＡＦＥ２０は通常の処理動作状態に復帰し、ＡＦＥ２０ではクランプ部２４から入力されたアナログ映像信号に対する処理が行われることなる。
【００３２】
このように、同期信号が所定期間検出されなかった場合にパワーダウン信号をインアクティブからアクティブに遷移することでＡＦＥ２０では通常の処理動作が停止され、ハイレベルの検出信号が継続的に検出されている間（所定期間（ここでは一例として１０ビット）内で検出される間）はパワーダウン信号をインアクティブとすることでＡＦＥ２０では通常の処理動作が行われるので、効率的な省電力化を実現することができる。本実施の形態で説明した例において、「効率的な省電力化」とは、アナログ映像信号が入力されているときはＡＦＥ２０を動作させ、アナログ映像信号が入力されていないときにはＡＦＥ２０を動作させないようにすることで消費電力の削減に寄与する、ということである。しかし、省電力化の形態はこれに限定されるものではなく、ＡＦＥ２０の処理動作を停止せずにＡＦＥ２０の処理動作に係る速度（処理速度）を落としてＡＦＥ２０を待機状態にすることにより消費電力を削減するという形態例も挙げられる。この場合、ＡＦＥ２０の動作を停止する場合に比べ、ＡＦＥ２０を通常の処理動作状態に復帰させる時間を短くすることができる（立ち上がり速度の向上に寄与することができる）。
【００３３】
また、本実施の形態に係る映像表示装置１０では、制御部２５をカウンタ回路２５Ａ及びＲＳ型フリップフロップ２５Ｂを有する簡素な回路構成としたので、このような回路構成を有しない場合に比べ、回路規模の大型化を抑制しつつ効率的な消費電力の削減を図ることができる。
【００３４】
なお、上記実施の形態では、ＡＦＥ２０の消費電力の削減を図る場合の形態例を挙げて説明したが、これに限らず、例えばＡＤＣ２２の処理動作を制御することによりＡＤＣ２２の消費電力を削減するようにしても良い。また、処理動作の制御対象を、ＡＦＥ２０及びＡＤＣ２２の双方としても良い。また、処理動作の制御対象を、映像処理部１４に含まれるその他の回路としても良い。処理動作の制御対象を、映像処理部１４の前段に設けられた回路及び映像処理部１４の後段に設けられた回路の少なくとも１つを対象にしても良い。
【００３５】
また、上記実施の形態では、ＡＦＥ２０の処理動作を停止することにより消費電力の削減を図る場合の形態例を挙げたが、これに限らず、ＡＦＥ２０に作動用の電力供給を行う電源に対してＡＦＥ２０への作動用の電力の供給を停止するように制御するようにしても良い。
【００３６】
また、上記実施の形態では、制御部２５を用いて消費電力の削減対象部位に対して消費電力の削減指示を与える場合の形態例を挙げて説明したが、これに限らず、例えば映像表示装置１０の全体の動作を司るＣＰＵ（中央処理装置）に対して制御部２５と同様の機能を担わせても良い。この場合、制御部２５を映像処理部１４に搭載する必要がなくなるので、映像処理部１４の回路規模の小型化に寄与することができる。
【００３７】
また、上記実施の形態では、ハイレベルの検出信号が継続的に検出されている間（所定期間）の一例として１０ビット内で検出される間を例示したが、これに限らず、例えば８ビットや１６ビット内で検出される間としても良く、映像表示装置１４の用途や設計仕様などに応じて適宜に決定すれば良い。また、上記所定期間を変更自在としても良い。この場合、例えば、その変更の指示を与える操作部を設け、この操作部を介してユーザが指示を与える形態が例示できる。また、この他にも、予め定められた条件を満足した場合にビット数（上記の例で言うところの「１０ビット」）を他の所定ビット数に変更する形態も例示できる。
【符号の説明】
【００３８】
１０ 映像表示装置
１４ 映像処理部
２０ ＡＦＥ
２４ クランプ部
２４Ｃ コンパレータ
２５ 制御部
２５Ａ カウンタ回路
２５Ｂ ＲＳ型フリップフロップ
【技術分野】
【０００１】
本発明は、信号処理装置、半導体装置及び映像表示装置に係り、特に、映像信号をクランプする機能を有する信号処理装置、半導体装置及び映像表示装置に関する。
【背景技術】
【０００２】
液晶ディプレイ、プラズマディスプレイ、有機ＥＬディスプレイなどの映像を画面に表示する映像表示装置は、例えばビデオ信号などの映像を示すアナログの映像信号（アナログ映像信号）が外部から入力され、入力されたアナログ映像信号をＡＤ（アナログ／デジタル）変換し、ＡＤ変換して得られたデジタルの映像信号（デジタル映像信号）により示される映像を画面に表示している。
【０００３】
図６は、アナログ映像信号を処理するために用いる従来の映像処理部の一例を示すブロック図である。図６に示すように、映像処理部は、クランプ回路、アナログ・フロント・エンド（ＡＦＥ）及びＡＤコンバータ（ＡＤＣ）を備えている。映像処理部には、外部から所定間隔毎に同期信号を有するアナログ映像信号が入力される。クランプ回路は、外部から入力されたアナログ映像信号を予め定められた最小レベル（基準レベル）にクランプする処理を行う。クランプされたアナログ映像信号は後段に接続されたＡＦＥによってＡＤ変換を行い易くするための処理が施され、後段に接続されたＡＤＣによりデジタル映像信号に変換されてロジック回路に出力される。
【０００４】
しかし、図６に示す従来の映像処理部ではアナログ映像信号の入力がないときであってもクランプ回路の後段に接続された回路の動作を停止することができない。
【０００５】
そこで、特許文献１では、入力映像信号を検出する信号検出部を新たに備え、信号検出部によって入力映像信号が検出されない場合に信号処理部へ電力供給を行い、信号検出部によって入力映像信号が検出された場合に信号処理部への電力供給を停止する表示装置を提案している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−８３１５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載の技術では、入力映像信号を検出する信号検出部を新たに用意する必要があるため、回路規模の大型化を招く、という問題点があった。
【０００８】
本発明は上記問題点を解決するために成されたものであり、回路規模の大型化を抑制しつつ効率的な省電力化を図ることができる信号処理装置、半導体装置及び映像表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、請求項１に記載の信号処理装置を、所定時間間隔毎に同期信号を有する映像信号が入力され、入力された映像信号を処理する処理手段と、前記処理手段の前段で前記同期信号を検出する検出部を備え、該検出部によって前記同期信号が検出された場合に前記映像信号の信号レベルを調整する調整手段と、前記検出部の検出結果に基づいて前記処理手段の消費電力を抑制するように制御する制御手段と、を含んで構成した。
【００１０】
上記目的を達成するために、請求項８に記載の半導体装置を、請求項１〜請求項７の何れか１項に記載の信号処理装置を１チップ化したものとした。
【００１１】
上記目的を達成するために、請求項９に記載の映像表示装置を、請求項１〜請求項７の何れか１項に記載の信号処理装置と、前記信号処理装置から出力される信号に応じた映像を表示する表示手段と、を含んで構成した。
【００１２】
上記目的を達成するために、請求項１０に記載の半導体装置を、請求項８に記載の半導体装置と、前記半導体装置から出力される信号に応じた映像を表示する表示手段と、を含んで構成した。
【発明の効果】
【００１３】
本発明によれば、回路規模の大型化を抑制しつつ効率的な省電力化を図ることができる、という効果が得られる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態に係る映像表示装置の構成の一例を示すブロック図である。
【図２】実施の形態に係る映像処理部の構成の一例を示すブロック図である。
【図３】実施の形態に係るクランプ部の構成の一例を示す構成図である。
【図４】実施の形態に係る制御部の構成の一例を示す構成図である。
【図５】コンパレータから出力される検出信号、カウンタ回路に入力されるクロック信号、カウンタ回路から出力されるキャリー信号、及びＲＳ型フリップフロップから出力されるパワーダウン信号の各々の信号レベルの遷移状態を対比したタイムチャートである。
【図６】アナログ映像信号を処理するために用いる従来の映像処理部の一例を示すブロック図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して、本発明を実施するための形態の例について詳細に説明する。なお、以下では、所定時間間隔（例えば１０μｓ）毎に同期信号を有すると共に映像を示すアナログ映像信号が入力され、入力されたアナログ映像信号をＡＤ変換して得られたデジタル映像信号に応じた映像を画面に表示する映像表示装置（例えば液晶ディプレイ、プラズマディスプレイ、有機ＥＬディスプレイなど）を例に挙げて説明する。また、映像表示装置に搭載されている各回路は電源（図示省略）から供給される電力を受けて駆動する。
【００１６】
図１は、本実施の形態に係る映像表示装置１０の構成の一例を示すブロック図である。図１に示すように、映像表示装置１０は、入力部１２、映像処理部１４、表示制御部１６及び表示部１８を含んで構成されており、これらは直列に接続されている。アナログ映像信号が入力部１２に入力され、映像処理部１４は入力部１２に入力されたアナログ映像信号に対して各種信号処理を施してデジタル映像信号を出力する。表示制御部１６は、映像処理部１４から入力されたデジタル映像信号に基づいて表示部１８を制御する。表示部１８は、表示制御部１６の制御下でデジタル映像信号により示される映像を画面に表示する。なお、映像処理部１４、表示制御部１６及び表示部１８は各々の処理動作に伴って電力を消費することは言うまでも無い。
【００１７】
図２は、本実施の形態に係る映像処理部１４の構成の一例を示すブロック図である。図２に示すように、映像処理部１４は、入力部１２からアナログ映像信号が入力される入力端１４Ａ、及び映像処理部１４によって各種信号処理が施されて得られたデジタル映像信号を後段の表示制御部１６に出力する出力端１４Ｂを備えている。また、映像処理部１４は、処理手段の一例である２入力１出力の回路構成とされたＡＦＥ２０、１入力１出力の回路構成とされたＡＤＣ２２、調整手段の一例である１入力２出力の回路構成とされたクランプ部２４及び制御手段の一例である１入力１出力の回路構成とされた制御部２５を含んで構成されており、１チップ化された半導体装置とされている。
【００１８】
クランプ部２４の入力端は入力端１４Ａに接続されている。クランプ部２４の一方の出力端は制御部２５の入力端に接続されている。クランプ部２４の他方の出力端はＡＦＥ２０の一方の入力端に接続されている。制御部２５の出力端はＡＦＥ２０の他方の入力端に接続されている。ＡＦＥ２０の出力端はＡＤＣ２２の入力端に接続されている。ＡＤＣ２２の出力端は後段の回路（図示省略）を介して出力端１４Ｂに接続されている。
【００１９】
ＡＦＥ２０は、入力されたアナログ映像信号をＡＤ変換する際に発生し得るノイズを最小限に抑えるべく、アナログ映像信号の波形を整形するようにアナログ映像信号の信号レベルを調整する回路である。ＡＤＣ２２は、ＡＦＥ２０によって信号レベルが調整されたアナログ映像信号をデジタル変換することによってデジタル映像信号を生成して出力する回路である。ＡＤＣ２２の後段ではＡＤＣ２２から出力されたデジタル映像信号に対して更に各種信号処理が施され、これによって最終的に得られたデジタル映像信号が出力端１４Ｂから後段の表示制御部１６に出力される。
【００２０】
クランプ部２４は、入力されたアナログ映像信号に含まれる同期信号を検出する同期信号検出機能を有すると共に、同期信号検出機能によって同期信号が検出された場合にアナログ映像信号を基準レベルでクランプしてからＡＤＣ２２に出力する。
【００２１】
制御部２５は、クランプ部２４の同期信号検出機能による検出結果（一例としてクランプ２４から出力される検出信号）に基づいてＡＦＥ２０の消費電力を抑制するように制御する。なお、制御部２５は、ＡＦＥ２０に対して指示を与える指示信号であるパワーダウン信号（ＥＮ信号）を出力しており、パワーダウン信号の信号レベルを遷移させることによってＡＦＥ２０の動作を制御している。具体的には、アクティブの信号レベルがＡＦＥ２０の消費電力の抑制を指示することを示し、インアクティブの信号レベルがＡＦＥ２０の消費電力の抑制解除を指示することを示している。ここで言う「消費電力の抑制を指示する」とは、ＡＦＥ２０の処理動作の停止を指示することであり、「消費電力の抑制解除を指示する」とは、ＡＦＥ２０の処理動作の停止解除を指示することである。従って、ＡＦＥ２０は、パワーダウン信号の信号レベルがアクティブの場合に処理動作を停止し、ＡＦＥ２０は、パワーダウン信号の信号レベルがインアクティブの場合に処理動作の停止を解除する。このように本実施の形態に係る映像表示装置１０は、ＡＦＥ２０の処理動作を停止することによりＡＦＥ２０の消費電力を抑制するように構成されている。
【００２２】
図３は、本実施の形態に係るクランプ部２４の構成の一例を示す構成図である。図３に示すように、クランプ部２４は、アナログ映像信号にもともと重畳していた直流電圧をクランプ容量によりカットした後、同期信号が検出された場合にアナログ映像信号を基準レベルにクランプしてからＡＦＥ２０に出力するように構成されており、電源ＶＤＤ、電流源２４Ａ、定電流回路２４Ｂ、コンパレータ２４Ｃ及びクランプ容量の一例であるコンデンサ２４Ｄを含んで構成されている。コンデンサ２４Ｄの一方の電極は図２に示す入力端１４Ａに、他方の電極はコンパレータ２４Ｃの入力端に各々接続されている。コンパレータ２４Ｃの入力端と電源ＶＤＤとの間には電流源２４Ｄが挿入されている。また、コンパレータ２４Ｃの入力端と接地点との間には定電流回路２４Ｂが挿入されている。電流源２４Ｄは、コンパレータ２４Ｃの出力に応じて電流出力が制御される。電流源２４Ｄはコンデンサ２４Ｄを充電し、定電流回路２４Ｂはコンデンサ２４Ｄを放電する。従って、基準レベルでクランプされたアナログ映像信号はコンパレータ２４Ｃの入力端から取り出されてＡＦＥ２０に出力される。
【００２３】
コンパレータ２４Ｃは、アナログ映像信号に含まれる同期信号を検出する検出部として機能し、上記の同期信号検出機能を実現するためのものである。コンパレータ２４Ｃは、通常時信号レベルがローレベルの検出信号を出力しており、同期信号を検出した場合に検出信号の信号レベルをハイレベルに遷移させる。コンパレータ２４Ｃは、差動回路を有する電圧比較回路であり、反転入力端がコンパレータ２４Ｃの入力端とされて定電流回路２４Ｂ、コンデンサ２４Ｄ及び電流源２４Ｄに接続され、非反転入力端（図示省略）には比較用の基準電圧であるクランプ電圧が印加されている。従って、コンパレータ２４Ｃは、反転入力端に印加された電圧の大きさが非反転入力端に印加されているクランプ電圧の大きさ未満の場合、クランプ部２４の出力端であるコンパレータ２４Ｃの出力端から出力される検出信号の信号レベルをローレベルとし、反転入力端に印加された電圧の大きさが非反転入力端に印加されているクランプ電圧の大きさ以上の場合、検出信号の信号レベルをハイレベルとする。
【００２４】
図４は、本実施の形態に係る制御部２５の構成の一例を示す構成図である。制御部２５は、カウンタ回路２５Ａ及び出力手段の一例であるＲＳ型フリップフロップ２５Ｂを含んで構成されている。カウンタ回路２５Ａは、いわゆる１０ビットカウンタと称される回路であり、クロック端、リセット端及びＱ端を備えている。クロック端にはクロック信号（ＣＬＫ）が入力される。リセット端はクランプ部２４に含まれるコンパレータ２４Ｃの出力端に接続されており、コンパレータ２４Ｃから出力された検出信号が入力される。カウンタ回路２５Ａは、リセット端に信号レベルがハイレベルの検出信号が入力されるとカウント値をリセットし、リセット端に信号レベルがハイレベルの検出信号が入力されることなく１０ビット（１０２４クロック）をカウントした場合にＱ端からキャリー信号を出力する。
【００２５】
ＲＳ型フリップフロップ２５Ｂは、セット端、リセット端及びＱ端を備えている。セット端はカウンタ回路２５ＡのＱ端に接続されている。リセット端はクランプ部２４に含まれるコンパレータ２４Ｃの出力端に接続されており、コンパレータ２４Ｃから出力された検出信号が入力される。Ｑ端はＡＦＥ２０の他方の入力端に接続されており、パワーダウン信号を出力する。ＲＳ型フリップフロップ２５Ｂは、通常時（初期状態時）パワーダウン信号の信号レベルをインアクティブとしており、セット端にキャリー信号が入力されるとパワーダウン信号の信号レベルをインアクティブからアクティブに遷移させる。但し、セット端にキャリー信号が入力されるのに伴ってリセット端に信号レベルがハイレベルの検出信号が入力された場合はパワーダウン信号の信号レベルをインアクティブのまま保持する。また、パワーダウン信号の信号レベルがアクティブにされた状態でリセット端に信号レベルがローレベルの検出信号が入力された場合はパワーダウン信号の信号レベルをアクティブのまま保持する。
【００２６】
次に上記のように構成された映像表示装置１０の動作を説明する。
【００２７】
入力部１２に入力されたアナログ映像信号は先ず映像処理部１４に取り込まれる。映像処理部１４に取り込まれたアナログ映像信号はクランプ部２４に入力され、クランプ部２４にて基準レベルでクランプされてＡＦＥ２０に出力される。アナログ映像信号はＡＤ変換の前処理として信号レベルがＡＦＥ２０で調整され、その後、ＡＤＣ２２にてＡＤ変換される。ここで得られたデジタル映像信号は表示制御部１６に出力され、デジタル映像信号により示される映像が表示制御部１６の制御下で表示部１８によって表示される。
【００２８】
ところで、本実施の形態に係る制御部２５は、コンパレータ２４Ｃから出力される検出信号を利用してＡＦＥ２０の作動を制御している。この制御について図５を参照しながら説明する。なお、図５は、コンパレータ２４Ｃから出力される検出信号、カウンタ回路２５Ａに入力されるクロック信号、カウンタ回路２５Ａから出力されるキャリー信号、及びＲＳ型フリップフロップ２５Ｂから出力されるパワーダウン信号の各々の信号レベルの遷移状態を対比したタイムチャートである。
【００２９】
図５に示すように、カウンタ回路２５Ａにはクロック信号が入力され、カウンタ回路２５Ａはクロック信号が入力される毎にカウント値を１インクリメントする。しかし、コンパレータ２４Ｃからカウンタ回路２５Ａのリセット端に入力される検出信号の信号レベルがローレベルからハイレベルに遷移すると、これに応じてカウント値がリセットされる。この場合、カウンタ回路２５Ａはキャリー信号を出力しないので、ＲＳ型フリップフロップ２５Ｂから出力されるパワーダウン信号はインアクティブのまま保持される。つまり、クランプ部２４において同期信号が検出されている間はＲＳ型フリップフロップ２５Ｂから出力されるパワーダウン信号はインアクティブとされる。パワーダウン信号がインアクティブのときは、ＡＦＥ２０に対して消費電力の抑制指示が与えられていないということ（消費電力の抑制解除指示が与えられているということ）であるので、ＡＦＥ２０は通常の処理（クランプ部２４から入力されたアナログ映像信号に対する処理）を行うことができる。
【００３０】
これに対し、コンパレータ２４Ｃからカウンタ回路２５Ａのリセット端に入力される検出信号の信号レベルがローレベルからハイレベルに遷移してから、リセット端にハイレベルの検出信号が入力されることなく所定期間経過した場合（カウンタ回路２５Ａが１０ビットをカウントした場合）、すなわち、カウンタ回路２４が所定期間リセットされなかった場合、カウンタ回路２５Ａはキャリー信号を出力する。ＲＳ型フリップフロップ２５Ｂにキャリー信号が入力されるとＲＳ型フリップフロップ２５Ｂから出力されるパワーダウン信号はインアクティブからアクティブに遷移する。パワーダウン信号がアクティブのときは、ＡＦＥ２０に対して消費電力の抑制指示が与えられたということであるので、ＡＦＥ２０は動作を停止し、通常の処理を行うことができなくなる。このとき、ＡＦＥ２０では電力が消費されないため、省電力化に寄与することなる。
【００３１】
そして、コンパレータ２４Ｃからカウンタ回路２５Ａのリセット端に入力される検出信号の信号レベルが再度ローレベルからハイレベルに遷移すると、カウンタ回路２５Ａのカウント値がリセットされると共にＲＳ型フリップフロップ２５Ｂもリセットされる。ＲＳ型フリップフロップ２５Ｂがリセットされると、ＲＳ型フリップフロップ２５Ｂから出力されるパワーダウン信号がアクティブからインアクティブに遷移する。これによってＡＦＥ２０は通常の処理動作状態に復帰し、ＡＦＥ２０ではクランプ部２４から入力されたアナログ映像信号に対する処理が行われることなる。
【００３２】
このように、同期信号が所定期間検出されなかった場合にパワーダウン信号をインアクティブからアクティブに遷移することでＡＦＥ２０では通常の処理動作が停止され、ハイレベルの検出信号が継続的に検出されている間（所定期間（ここでは一例として１０ビット）内で検出される間）はパワーダウン信号をインアクティブとすることでＡＦＥ２０では通常の処理動作が行われるので、効率的な省電力化を実現することができる。本実施の形態で説明した例において、「効率的な省電力化」とは、アナログ映像信号が入力されているときはＡＦＥ２０を動作させ、アナログ映像信号が入力されていないときにはＡＦＥ２０を動作させないようにすることで消費電力の削減に寄与する、ということである。しかし、省電力化の形態はこれに限定されるものではなく、ＡＦＥ２０の処理動作を停止せずにＡＦＥ２０の処理動作に係る速度（処理速度）を落としてＡＦＥ２０を待機状態にすることにより消費電力を削減するという形態例も挙げられる。この場合、ＡＦＥ２０の動作を停止する場合に比べ、ＡＦＥ２０を通常の処理動作状態に復帰させる時間を短くすることができる（立ち上がり速度の向上に寄与することができる）。
【００３３】
また、本実施の形態に係る映像表示装置１０では、制御部２５をカウンタ回路２５Ａ及びＲＳ型フリップフロップ２５Ｂを有する簡素な回路構成としたので、このような回路構成を有しない場合に比べ、回路規模の大型化を抑制しつつ効率的な消費電力の削減を図ることができる。
【００３４】
なお、上記実施の形態では、ＡＦＥ２０の消費電力の削減を図る場合の形態例を挙げて説明したが、これに限らず、例えばＡＤＣ２２の処理動作を制御することによりＡＤＣ２２の消費電力を削減するようにしても良い。また、処理動作の制御対象を、ＡＦＥ２０及びＡＤＣ２２の双方としても良い。また、処理動作の制御対象を、映像処理部１４に含まれるその他の回路としても良い。処理動作の制御対象を、映像処理部１４の前段に設けられた回路及び映像処理部１４の後段に設けられた回路の少なくとも１つを対象にしても良い。
【００３５】
また、上記実施の形態では、ＡＦＥ２０の処理動作を停止することにより消費電力の削減を図る場合の形態例を挙げたが、これに限らず、ＡＦＥ２０に作動用の電力供給を行う電源に対してＡＦＥ２０への作動用の電力の供給を停止するように制御するようにしても良い。
【００３６】
また、上記実施の形態では、制御部２５を用いて消費電力の削減対象部位に対して消費電力の削減指示を与える場合の形態例を挙げて説明したが、これに限らず、例えば映像表示装置１０の全体の動作を司るＣＰＵ（中央処理装置）に対して制御部２５と同様の機能を担わせても良い。この場合、制御部２５を映像処理部１４に搭載する必要がなくなるので、映像処理部１４の回路規模の小型化に寄与することができる。
【００３７】
また、上記実施の形態では、ハイレベルの検出信号が継続的に検出されている間（所定期間）の一例として１０ビット内で検出される間を例示したが、これに限らず、例えば８ビットや１６ビット内で検出される間としても良く、映像表示装置１４の用途や設計仕様などに応じて適宜に決定すれば良い。また、上記所定期間を変更自在としても良い。この場合、例えば、その変更の指示を与える操作部を設け、この操作部を介してユーザが指示を与える形態が例示できる。また、この他にも、予め定められた条件を満足した場合にビット数（上記の例で言うところの「１０ビット」）を他の所定ビット数に変更する形態も例示できる。
【符号の説明】
【００３８】
１０ 映像表示装置
１４ 映像処理部
２０ ＡＦＥ
２４ クランプ部
２４Ｃ コンパレータ
２５ 制御部
２５Ａ カウンタ回路
２５Ｂ ＲＳ型フリップフロップ
【特許請求の範囲】
【請求項１】
所定時間間隔毎に同期信号を有する映像信号が入力され、入力された映像信号を処理する処理手段と、
前記処理手段の前段で前記同期信号を検出する検出部を備え、該検出部によって前記同期信号が検出された場合に前記映像信号の信号レベルを調整する調整手段と、
前記検出部の検出結果に基づいて前記処理手段の消費電力を抑制するように制御する制御手段と、
を含む信号処理装置。
【請求項２】
前記制御手段は、前記検出部によって前記同期信号が所定期間検出されなかった場合に前記処理手段の消費電力を抑制するように制御する請求項１に記載の信号処理装置。
【請求項３】
前記制御手段は、更に、前記処理手段の消費電力が抑制された状態で前記検出部によって前記同期信号が検出された場合に前記処理手段の消費電力の抑制を解除するように制御する請求項２に記載の信号処理装置。
【請求項４】
通常時の信号レベルが前記処理手段の消費電力の抑制を指示することを示す抑制指示レベルであり、該抑制指示レベルから前記処理手段の消費電力の抑制解除を指示することを示す解除指示レベルに遷移可能な指示信号を出力する出力手段を更に含み、
前記制御手段は、前記検出部によって前記同期信号が前記所定期間検出されなかった場合に前記指示信号の信号レベルを前記抑制指示レベルから前記解除指示レベルに遷移させると共に該解除指示レベルを前記検出部によって前記同期信号が検出されるまで保持するように前記出力手段を制御する請求項３に記載の信号処理装置。
【請求項５】
前記制御手段は、前記所定期間をカウントすると共に前記検出部によって前記同期信号が検出された場合にカウント値がリセットされるカウンタ回路、及び前記検出部によって前記同期信号が検出されなくなってから前記カウンタ回路によって前記所定期間がカウントされた場合に前記指示信号の信号レベルを前記抑制指示レベルから前記解除指示レベルに遷移させるＲＳ型フリップフロップを有する請求項４に記載の信号処理装置。
【請求項６】
前記処理手段を、アナログ・フロント・エンド及びＡＤコンバータの少なくとも１つとした請求項１〜請求項５の何れか１項に記載の信号処理装置。
【請求項７】
前記処理手段の処理動作を停止することにより前記処理手段の消費電力を抑制する請求項１〜請求項６の何れか１項に記載の信号処理装置。
【請求項８】
請求項１〜請求項７の何れか１項に記載の信号処理装置を１チップ化した半導体装置。
【請求項９】
請求項１〜請求項７の何れか１項に記載の信号処理装置と、
前記信号処理装置から出力される信号に応じた映像を表示する表示手段と、
を含む映像表示装置。
【請求項１０】
請求項８に記載の半導体装置と、
前記半導体装置から出力される信号に応じた映像を表示する表示手段と、
を含む映像表示装置。
【請求項１】
所定時間間隔毎に同期信号を有する映像信号が入力され、入力された映像信号を処理する処理手段と、
前記処理手段の前段で前記同期信号を検出する検出部を備え、該検出部によって前記同期信号が検出された場合に前記映像信号の信号レベルを調整する調整手段と、
前記検出部の検出結果に基づいて前記処理手段の消費電力を抑制するように制御する制御手段と、
を含む信号処理装置。
【請求項２】
前記制御手段は、前記検出部によって前記同期信号が所定期間検出されなかった場合に前記処理手段の消費電力を抑制するように制御する請求項１に記載の信号処理装置。
【請求項３】
前記制御手段は、更に、前記処理手段の消費電力が抑制された状態で前記検出部によって前記同期信号が検出された場合に前記処理手段の消費電力の抑制を解除するように制御する請求項２に記載の信号処理装置。
【請求項４】
通常時の信号レベルが前記処理手段の消費電力の抑制を指示することを示す抑制指示レベルであり、該抑制指示レベルから前記処理手段の消費電力の抑制解除を指示することを示す解除指示レベルに遷移可能な指示信号を出力する出力手段を更に含み、
前記制御手段は、前記検出部によって前記同期信号が前記所定期間検出されなかった場合に前記指示信号の信号レベルを前記抑制指示レベルから前記解除指示レベルに遷移させると共に該解除指示レベルを前記検出部によって前記同期信号が検出されるまで保持するように前記出力手段を制御する請求項３に記載の信号処理装置。
【請求項５】
前記制御手段は、前記所定期間をカウントすると共に前記検出部によって前記同期信号が検出された場合にカウント値がリセットされるカウンタ回路、及び前記検出部によって前記同期信号が検出されなくなってから前記カウンタ回路によって前記所定期間がカウントされた場合に前記指示信号の信号レベルを前記抑制指示レベルから前記解除指示レベルに遷移させるＲＳ型フリップフロップを有する請求項４に記載の信号処理装置。
【請求項６】
前記処理手段を、アナログ・フロント・エンド及びＡＤコンバータの少なくとも１つとした請求項１〜請求項５の何れか１項に記載の信号処理装置。
【請求項７】
前記処理手段の処理動作を停止することにより前記処理手段の消費電力を抑制する請求項１〜請求項６の何れか１項に記載の信号処理装置。
【請求項８】
請求項１〜請求項７の何れか１項に記載の信号処理装置を１チップ化した半導体装置。
【請求項９】
請求項１〜請求項７の何れか１項に記載の信号処理装置と、
前記信号処理装置から出力される信号に応じた映像を表示する表示手段と、
を含む映像表示装置。
【請求項１０】
請求項８に記載の半導体装置と、
前記半導体装置から出力される信号に応じた映像を表示する表示手段と、
を含む映像表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−９８９１８（Ｐ２０１３−９８９１８Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１１−２４２４９３（Ｐ２０１１−２４２４９３）
【出願日】平成２３年１１月４日（２０１１．１１．４）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２３年１１月４日（２０１１．１１．４）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
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