光通信装置および信号調整方法
【課題】光パケットの転送レートの低下を防止することを課題とする。
【解決手段】光パケットスイッチ装置１０は、光スイッチ１２に入力される光パケットを分岐し、分岐された光パケット内から所定ビット数の同期パターンを検出する。そして、光パケットスイッチ装置１０は、検出タイミングに対する同期パターンの位置を示す同期位置を算出し、算出された同期位置に基づいて、光スイッチ１２に出力する光パケットＯＮ信号を遅延させる遅延素子の遅延量を制御する。
【解決手段】光パケットスイッチ装置１０は、光スイッチ１２に入力される光パケットを分岐し、分岐された光パケット内から所定ビット数の同期パターンを検出する。そして、光パケットスイッチ装置１０は、検出タイミングに対する同期パターンの位置を示す同期位置を算出し、算出された同期位置に基づいて、光スイッチ１２に出力する光パケットＯＮ信号を遅延させる遅延素子の遅延量を制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光通信装置および信号調整方法に関する。
【背景技術】
【０００２】
従来、光通信ネットワーク分野では、送信元ノードから送信された光パケットの経路を切り換える光スイッチが用いられている。ここで、送信元ノードと光スイッチとの間で光パケットを送信するタイミングと光パケットをスイッチするタイミングとを同期させるために同期処理を行うことが知られている。
【０００３】
ここで、図１０を用いて、光パケット同期処理を行う送信元ノードおよび光スイッチについて説明する。図１０は、従来の送信元装置および光スイッチについて説明する図である。図１０に示すように、送信元ノード１は、ダミーパケット生成回路１ａ、光ダミーパケット読み出し送信回路１ｂ、時間差補正回路１ｃ、ダミーパケットＯ／Ｅ変換回路１ｄを有する。
【０００４】
送信元ノード１のダミーパケット生成回路１ａは、ダミーパケットを生成する。光ダミーパケット読出し送信回路１ｂは、時間差補正回路１ｃの指示に従ってダミーパケット生成回路１ａからダミーパケットを読み出し、読み出したダミーパケットをＥ／Ｏ変換して光スイッチ２に送信する。
【０００５】
ダミーパケットＯ／Ｅ変換回路１ｄは、光スイッチ２から受信した光ダミーパケットの返送をＯ／Ｅ変換し、時間差補正回路１ｃへ通知する。時間差補正回路１ｃは、返送されたダミーパケットの同期検出を行う。この結果、時間差補正回路１ｃは、同期外れを検出した場合には同期がとれるまでダミーパケットの読出しタイミングを変化させて、光ダミーパケット読出し送信回路１ｂに光ダミーパケットを送信させる。
【０００６】
光スイッチ２は、光ダミーパケット読出し送信回路１ｂから送られてくる光ダミーパケットを光スイッチタイミングで切り出し、切り出した光ダミーパケットをダミーパケットＯ／Ｅ変換回路１ｄへ返送する。
【０００７】
ここで、図１１を用いて。光ダミーパケットの送信と、返送される光ダミーパケットとについて説明する。図１１は、従来の時間差補正処理について説明する図である。図１１に示すように、送信元ノード１は、装置立上げの初期設定時において、光ダミーパケットの両端に同期コードを付与し、光スイッチ２に送信する。光スイッチ２は、ある一定の光スイッチタイミングで光ダミーパケットを切り出し、切り出した光ダミーパケットを送信元ノードへ返送する。
【０００８】
図１１の例では、スイッチ後の光ダミーパケットの先頭の同期コードが切り取られた場合を示している。この場合には、送信元ノード１の時間差補正回路１ｃは、先頭の同期コードが検出できないため、光ダミーパケットの送信タイミングを遅らせて、光ダミーパケット読出し送信回路１ｂに光ダミーパケットを送信させる。この処理を繰り返し行い、正常に同期を検出できた時点、すなわち両端の同期コードを検出できた時点で光ダミーパケットの送信タイミングおよびパケットサイズを設定する。その後、送信元ノードは、設定された送信タイミングおよびパケットサイズを固定して、光パケット通信を行う。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平７−３２１８４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記の従来技術では、初期設定時に設定された送信タイミングおよびパケットサイズで光パケット通信を行うので、送信レートが低下するという課題があった。つまり、上記の従来技術では、送信タイミングで固定して光パケット通信を行うので、送信元の任意のタイミングで送信ができず、送信元ノードで送信データの滞留が発生し、送信レートが低下する。
【００１１】
また、上記の従来技術では、パケットサイズを固定して光パケット通信を行うので、パケット化するデータがパケットのサイズに満たない場合には、固定のパケットサイズに合わせるために、無効データを付加してからパケット化を行う。このため、パケットサイズを固定して光パケット通信を行う場合には、任意のデータサイズでパケット化することができず、無効なデータが存在するパケットで通信を行うので、送信レートが低下する。
【００１２】
そこで、この発明は、上述した従来技術の課題を解決するためになされたものであり、送信レートの低下を防止することを目的とする。
【課題を解決するための手段】
【００１３】
開示の光通信装置は、光スイッチに入力される光パケットを分岐する分岐回路と、分岐された光パケット内から所定ビット数の同期パターンを検出し、検出タイミングに対する前記同期パターンの位置を示す同期位置を算出する同期パターン検出回路と、算出された同期位置に基づいて、前記光スイッチに出力するオン信号を遅延させる遅延回路の遅延量を制御する遅延制御回路とを有する。
【発明の効果】
【００１４】
開示の光通信装置は、送信レートの低下を防止することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、実施例１に係る光パケットスイッチ装置の構成を示す図である。
【図２】図２は、実施例１に係る送信元装置の構成を示す図である。
【図３】図３は、光パケットのデータ構成を示す図である。
【図４】図４は、実施例１に係る光スイッチ制御回路の構成を示す図である。
【図５】図５は、同期パターン検出タイミングおよびヘッダ抽出タイミングについて説明する図である。
【図６】図６は、光スイッチＯＮ信号を遅延させる遅延制御処理について説明する図である。
【図７】図７は、遅延制御処理を行わない場合の光スイッチＯＮ信号について説明する図である。
【図８】図８は、遅延制御処理を行わない場合の光スイッチＯＮ信号について説明する図である。
【図９】図９は、実施例１に係る光パケットスイッチ装置の処理動作を示すフローチャートである。
【図１０】図１０は、従来の送信元装置および光スイッチについて説明する図である。
【図１１】図１１は、従来の時間差補正処理について説明する図である。
【発明を実施するための形態】
【００１６】
以下に添付図面を参照して、この発明に係る光通信装置および信号調整方法の実施例を詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。
【実施例１】
【００１７】
以下の実施例では、実施例１に係る光パケットスイッチ装置、送信元ノード、光スイッチ制御回路の構成および処理の流れを順に説明し、最後に実施例１による効果を説明する。
【００１８】
［光パケットスイッチ回路の構成］
最初に、図１を用いて、光パケットスイッチ装置１０の構成を説明する。図１は、実施例１に係る光パケットスイッチ装置１０の構成を示すブロック図である。図１に示すように、この光パケットスイッチ装置１０は、複数の光分岐回路１１Ａ〜１１Ｄ、光スイッチ１２、光スイッチ制御回路１３を有する。また、光パケットスイッチ装置１０は、光ファイバを介して複数の送信元装置２０Ａ〜２０Ｄ、複数の送信先装置３０Ａ〜３０Ｄと接続される。なお、図１では、光分岐回路１１、送信元装置２０、送信先装置３０をそれぞれ数が４つ示しているが、これに限定されるものではない。
【００１９】
複数の送信元装置２０Ａ〜２０Ｄおよび複数の送信先装置３０Ａ〜３０Ｄは、例えばＩＰパケットを光パケットに変換して転送する中継ノードであり、光ファイバでそれぞれ接続されている。また、送信元装置２０Ａ〜２０Ｄから出力された光パケットは、光パケットスイッチ装置１０で光信号のままスイッチングされて、所定の送信先装置３０Ａ〜３０Ｄに送信される。
【００２０】
各光分岐回路１１Ａ〜１１Ｄは、光スイッチに入力される光パケットを分岐する。例えば、光分岐回路１１Ａ〜１１Ｄは、送信元装置２０Ａ〜２０Ｄから光パケットを受信すると、光パケットを２つに分岐させ、光スイッチ１２および光スイッチ制御回路１３に出力する。ここで、光パケットスイッチ装置１０は、各光分岐回路１１Ａ〜１１Ｄから出力される光パケットについて、光スイッチ制御回路１３の処理時間分だけ遅延させてから光スイッチ１２に入力する。これは、各光分岐回路１１Ａ〜１１Ｄから出力される光パケットと光スイッチ制御回路１３から出力される光スイッチ制御信号とを、光スイッチ１２に同時に到達させるためである。実施例１に係る光パケットスイッチ装置１０では、各光分岐回路１１Ａ〜１１Ｄから出力される光パケットについて、例えば、２クロック分遅延させてから光スイッチ１２に入力する。
【００２１】
光スイッチ１２は、光スイッチ制御回路１３から出力される光スイッチ制御信号に従って光パケットを決まった方路へスイッチし、ポートを介して送信先装置３０へ光パケットを出力する。
【００２２】
光スイッチ制御回路１３は、光パケットヘッダから光パケットのスイッチ方路を決定し、光スイッチ制御信号を生成する。ここで、光スイッチ制御信号には、光スイッチＯＮ信号と光スイッチＯＦＦ信号とがある。光スイッチ１２は、光スイッチ制御回路１３から出力された光スイッチＯＮ信号を受信している間に、光パケットをスイッチして送信先装置３０へ出力する。
【００２３】
送信元装置２０は、任意の送信タイミング、任意のパケットサイズで光パケットを送信する。ここで、図２を用いて、図１に示した送信元装置２０の構成について説明する。図２に示すように、送信元装置２０は、光スイッチ情報ＤＢ（Data Base）２１、パケット受信回路２２、光パケット生成回路２３、Ｅ／Ｏ変換回路２４を有する。
【００２４】
光スイッチ情報ＤＢ２１は、ＩＰアドレスに対応付けて光スイッチポートを記憶する。光スイッチ情報ＤＢ２１は、パケット受信回路２２から宛先ＩＰアドレスが入力されると、入力された宛先ＩＰアドレスに対応する光スイッチポートを光パケット生成回路２３に出力する。
【００２５】
パケット受信回路２２は、例えば１０Ｇのイーサネット（登録商標）よりＩＰパケットを受信し、受信したＩＰパケットの長さを検出する。また、パケット受信回路２２は、受信したパケットに含まれる宛先ＩＰアドレスの情報を抽出する。そして、パケット受信回路２２は、パケットの長さに関する情報を光パケット生成回路２３に出力し、宛先ＩＰアドレスの情報を光スイッチ情報ＤＢに出力する。
【００２６】
光パケット生成回路２３は、パケット長と光スイッチポートを光パケットヘッダとして、ＩＰパケットの先頭に同期パターンとともに付加する。そして、光パケット生成回路２３は、同期パターンおよび光パケットヘッダが付加されたパケットをＥ／Ｏ変換回路２４に出力する。
【００２７】
ここで、光パケット生成回路２３によって生成されたパケットについて図３の例を用いて説明する。図３は、光パケットのデータ構成を示す図である。図３に例示するように、光パケットは、８バイトの同期パターンと、８バイトの光パケットヘッダと、所定サイズのＩＰパケットとを含むパケットである。
【００２８】
ここで、同期パターンは、プリアンブルと同期コードとを含むデータである。例えば、プリアンブルとは、光引きこみ用のマーク率５０％のデータであり、同期コードとは、光パケット検出用コードである。また、光パケットヘッダは、ＩＰパットの実長であるパケット長と、光スイッチのポートを識別するビットマップ形式のデータである光スイッチポートとを含むデータである。なお、例えば、パケット長は、ＭＴＵ（Maximum Transmission Unit）が９６００バイトの場合、１４ビットが必要である。また、光スイッチポートは、Ｎビットマップにすることで、複数のポートにスイッチすることも可能である。
【００２９】
Ｅ／Ｏ変換回路２４は、同期パターンおよび光パケットヘッダが付加されたパケットをＥ／Ｏ変換を行うことで、光パケットに変換し、変換した光パケットを光パケットスイッチ装置１０にポートを介して出力する。
【００３０】
次に、図４を用いて、光スイッチ制御回路１３について説明する。光スイッチ制御回路１３は、複数のＯ／Ｅ変換回路１３ａ、複数のデシリアライザ回路１３ｂ、ＦＰＧＡ（Field Programmable Gate Array）１３０、および遅延素子１３ｃを有する。以下に、各部について説明する。なお、データのビット数などは、一例であり、これに限定されない。
【００３１】
各Ｏ／Ｅ変換回路１３ａは、送信元装置２０から出力された光パケットを受信し、受信した光パケットをＯ／Ｅ変換して、クロックおよびデータ生成する。そして、各Ｏ／Ｅ変換回路１３ａは、電気信号に変換された１０．３Ｇｂｐｓのシリアルデータを各デシリアライザ回路１３ｂに出力する。
【００３２】
各デシリアライザ回路１３ｂは、入力された１０．３Ｇｂｐｓのシリアルデータを６４４ＭＨｚ×１６ｂｉｔのパラレルデータに変換する。そして、各デシリアライザ回路１３ｂは、６４４ＭＨｚ×１６ｂｉｔのパラレルデータをＦＰＧＡ１３０の各１６／６４変換回路１３１に出力する。
【００３３】
遅延素子１３ｃは、ＦＰＧＡ１３０のスイッチ制御回路１３６から光スイッチＯＮ信号が入力されると、光スイッチＯＮ信号を遅延させた後、光スイッチ１２に出力する。つまり、遅延素子１３ｃは、光スイッチ１２に対して光パケットと光スイッチ制御信号が同時に到達するように、光パケット１２と光スイッチ制御信号１３の位相差を微調整する。なお、遅延素子１３ｃの例として、例えば、Ｄａｔａ Ｄｅｌａｙ Ｄｅｖｉｃｅ社製の３Ｄ−３４２８などのＤｅｌａｙ素子が用いられる。
【００３４】
ＦＰＧＡ１３０は、集積回路であって、複数の１６／６４変換回路１３１、複数の同期パターン検出回路１３２、複数のヘッダ抽出回路１３３、複数のクロック乗せ換え回路１３４、スイッチ調停回路１３５、スイッチ制御回路１３６、遅延制御回路１３７を有する。以下に、各部について説明する。なお、ＦＰＧＡ１３０に限らず、ＡＳＩＣ（Application Specific Integrated Circuit）など、他の電子回路で形成してもよい。
【００３５】
各１６／６４変換回路１３１は、デシリアライザ回路１３ｂから入力された６４４ＭＨｚ×１６ｂｉｔのパラレルデータを１６１ＭＨｚ×６４ｂｉｔのデータに変換する。ＦＰＧＡ１３０は、６４４ＭＨｚ×１６ｂｉｔのデータを処理できないため、１６１ＭＨｚの速度まで落とす必要があるからである。そして、各１６／６４変換回路１３１は、１６１ＭＨｚ×６４ｂｉｔのデータを各同期パターン検出回路１３２に出力する。
【００３６】
各同期パターン検出回路１３２は、１６／６４変換回路１３１から入力された１６１ＭＨｚ×６４ｂｉｔのデータから同期パターン６４ｂｉｔを検出し、検出タイミングに対する同期パターンの位置を示す同期位置を算出する。
【００３７】
例えば、各同期パターン検出回路１３２は、同期パターン検出を１６１ＭＨｚクロックで行い、１６１ＭＨｚクロック時間Ｔの６４ｂｉｔデータとクロック時間Ｔ＋１の６４ｂｉｔデータをマージした全１２８ｂｉｔ中から特定の同期コード６４ｂｉｔを検出する。つまり、同期パターンがクロック時間Ｔの６４ｂｉｔデータとＴ＋１の６４ｂｉｔデータに跨って受信するケースがあるため、マージした全１２８ｂｉｔ中から特定の同期コード６４ｂｉｔを検出する。
【００３８】
そして、各同期パターン検出回路１３２は、検出された６４ｂｉｔの同期コードが、１クロックで入力される６４ｂｉｔのデータの中のどの位置に存在するか特定する。続いて、各同期パターン検出回路１３２は、特定された位置に応じて、６４ｂｉｔ中のどの位置に同期パターンが存在したかを示す同期位置情報を遅延制御回路１３７に出力する。同期位置情報として、例えば、同期パターン検出回路１３２は、所定の検出タイミングに対して、同期パターンを遅れて受信したビット数を算出し、「０」〜「６３」いずれかの値を、遅延制御回路１３７に出力する。
【００３９】
ここで同期位置情報について具体例を挙げて説明する。例えば、同期パターン検出回路１３２が、１クロックで入力される６４ｂｉｔのデータの中に、６４ｂｉｔの同期コードが全て含まれおており、１クロックで同期パターンを検出できる場合、すなわち同期パターンを抽出するタイミングが最も早いケースがある。このケースにおける同期パターンの受信タイミングを基準にし、このタイミングに対して何ｂｉｔ受信タイミングが遅れたかを同期位置情報の値とする。例えば、上記の１クロックで同期パターンを全て検出できた場合には、同期パターン検出回路１３２は、同期位置情報「０」を遅延制御回路１３７に出力する。
【００４０】
また、１クロックで入力される６４ｂｉｔのデータの中に６４ｂｉｔの同期コードが全て含まれていないケース、すなわち１クロックで入力される６４ｂｉｔデータ間を跨って同期パターンが含まれているケースにおける同期位置の算出処理について説明する。このようなケースでは、同期パターン検出回路１３２は、上記の１クロックで同期パターンを検出できる場合と比較して、同期パターンが何ビット遅れているか判定する。例えば、同期パターン検出回路１３２は、１クロックで入力される６４ｂｉｔデータの中に６３ｂｉｔの同期コードが含まれているおり、その後の１クロックで入力される６４ｂｉｔの中に残りの１ｂｉｔの同期コードが含まれているケースが考えられる。このケースでは、同期パターンを遅れて受信したビット数が「１」であり、同期パターン検出回路１３２は、同期位置情報「１」を遅延制御回路１３７に出力する。
【００４１】
各ヘッダ抽出回路１３３は、同期検出結果に基づいて、光パケットヘッダを抽出する。ここで、同期パターン検出タイミングおよびヘッダ抽出タイミングについて図５の例を用いて説明する。図５は、同期パターン検出タイミングおよびヘッダ抽出タイミングについて説明する図である。図５では、「同期検出タイミング」とは、同期パターン検出回路１３２が同期パターンを検出したタイミングを示しており、「ヘッダ抽出タイミング」とは、後述するヘッダ抽出回路１３３が光パケットヘッダを抽出するタイミングを示している。また、図５では、「同期検出タイミング」および「ヘッダ抽出タイミング」がそれぞれ異なるＡおよびＢの二つのパターンを例示している。
【００４２】
また、図５に示すように、電気変換されたＯ／Ｅデータ（シリアルデータ）である光パケットには、同期パターン、光パケットヘッダ、光パケットペイロードが含まれている。また、図５では、同期パターン検出回路１３２が「１６１ＭＨｚ」のクロックで検出処理を行っていることを示している。また、図５における「受信データ（６４ビット）」とは、Ｏ／Ｅデータ（シリアルデータ）うち、パラレルに変換された６４ｂｉｔのデータを示している。
【００４３】
また、図５に示すように、Ｂのケースは、Ａのケースに対してＯ／Ｅデータを１ｂｉｔ遅く受信したケースを示している。つまり、Ｂのケースでは、同期パターンが６４ｂｉｔデータを跨って受信したケースであることを示している。そして、同期検出タイミングヘッダ抽出タイミングについて、図５におけるＡとＢのケースを比較して説明すると、Ｂのケースは、Ａのケースと比較して、同期検出タイミングおよびヘッダ抽出タイミングが１６１ＭＨｚ×１クロック分遅いことを示している。なお、以下で説明する図６および図７の説明でも、同様に、上記のようなＡおよびＢの二つのパターンを例示して説明する。
【００４４】
図４の説明に戻って、複数のクロック乗せ換え回路１３４は、ヘッダ抽出回路１３３が抽出した光パケットヘッダを光スイッチ制御用のローカルクロックに乗せ換える。スイッチ調停回路１３５は、各ポートの光パケットを調停してスイッチする光パケットを決定する。スイッチ制御回路１３６は、スイッチ調停結果に基づいて光スイッチＯＮ／ＯＦＦ信号を生成し、遅延回路１３ｃに出力する。また、スイッチ制御回路１３６は、光パケット内から検出されたパケット長に基づいて、パケット長に応じた時間だけ光パケットＯＮ信号を遅延素子１３ｃに出力する。
【００４５】
遅延制御回路１３７は、同期パターン検出回路１３２から入力された同期位置情報に基づいて、光スイッチ１２に出力する光スイッチＯＮ信号を遅延させる遅延素子１３ｃの遅延量を制御する。例えば、遅延制御回路１３７は、同期位置情報の値が「１」である場合には、６３ｂｉｔ分だけ光スイッチＯＮ信号が早まるように遅延素子１３ｃの遅延量を減らすため、遅延量に対する遅延制御量を「６３」とする。また、遅延制御回路１３７は、同期位置情報の値が「１０」である場合には、５４ｂｉｔ分だけ光スイッチＯＮ信号が早まるように遅延素子１３ｃの遅延量を減らすため、遅延量に対する遅延制御量を「５４」とする。
【００４６】
また、同期位置情報の値が「０」である場合には、光スイッチＯＮ信号の遅延量を調整する必要がないので、遅延量に対する遅延制御量も「０」とする。
【００４７】
このような遅延制御量の算出方法の一例としては、同期位置情報の値が「１」以上であるか判定し、同期位置情報の値が「１」以上である場合には、６４の値を同期位置情報の値で減算し、減算した値を遅延制御量とする。また、同期位置情報の値が「０」である場合には、遅延制御量を「０」とする。
【００４８】
ここで、図６の例を用いて、遅延制御処理について説明する。図６は、光スイッチＯＮ信号を遅延させる遅延制御処理について説明する図である。図６のＡの例では、Ｏ／Ｅデータ（シリアルデータ）である光パケットに含まれる光パケットヘッダを抽出するタイミングであるヘッダ抽出タイミングが最も早いケースを示している。つまり、ヘッダ抽出回路１３３が１クロックで入力された６４ｂｉｔのデータに光パケットヘッダの全てが含まれているケース（以下、ケースＡという）である。
【００４９】
また、図６のＢの例では、光パケットヘッダを抽出するタイミングであるヘッダ抽出タイミングがケースＡと比較して１クロック分遅いケースを示している。つまり、ヘッダ抽出回路１３３が１クロックで受信する６４ｂｉｔのデータに、光パケットヘッダの全てが含まれておらず、ケースＡと比較してヘッダ抽出タイミングが１クロック分遅れているケース（以下、ケースＢという）である。
【００５０】
ケースＡの場合において、図６のＡに例示する「遅延量を調整しない場合の光スイッチＯＮ信号」と「遅延量を調整した場合の光スイッチＯＮ信号」とを比較して分かるように、遅延制御回路１３７は、光スイッチＯＮ信号の遅延量を制御しない。つまり、ケースＡのように、１クロックで入力された６４ｂｉｔのデータに光パケットヘッダの全てが含まれている場合には、遅延制御回路１３７は、同期パターン検出回路１３２から同期位置情報として「０」を受信する。そして、同期位置情報が「０」である場合には、遅延量に対する遅延制御量も「０」とする。
【００５１】
また、ケースＢにおいて、遅延制御回路１３７は、図６のＢに例示する「遅延量を調整しない場合の光スイッチＯＮ信号」と「遅延量を調整した場合の光スイッチＯＮ信号」とに示すように、光スイッチＯＮ信号の遅延量を制御する。例えば、ケースＢのように、１クロックで入力された６４ｂｉｔのデータに光パケットヘッダの全てが含まれておらず、６４ｂｉｔ中６３ｂｉｔ分の光パケットヘッダが含まれていたものとする。この場合には、遅延制御回路１３７は、同期パターン検出回路１３２から同期位置情報として「１」を受信する。そして、遅延制御回路１３７は、ヘッダ抽出タイミングに対して６３ｂｉｔ分だけ光スイッチＯＮ信号が早まるように、遅延素子１３ｃの遅延量を減らすため、遅延量に対する遅延制御量を「６３」とする。
【００５２】
遅延制御回路１３７は、スイッチ制御回路１３６から遅延素子１３ｃへ出力される光パケットのパケット長に合った５クロック分の光スイッチＯＮ信号を、遅延制御量に応じて遅延素子１３ｃを制御することで遅延制御する。これにより、光スイッチ１２を余分にＯＮにすることがなくなり、送信レートが低下することを防止する。
【００５３】
このように、ケースＡおよびケースＢともに、「遅延量を調整した場合の光スイッチＯＮ信号」のタイミングと「光スイッチに到達する光パケット」のタイミングとが同様のタイミングとなり、余分に光スイッチ１２をＯＮにすることがなくなる。この結果、光パケットの転送レートを落とすことなく、光パケットスイッチ装置１０の性能向上を図ることができる。
【００５４】
ここで、実施例１の光パケットスイッチ装置１０が遅延量を調整することで、転送レートの低下を防止している効果を明確にするため、図７および図８を用いて、遅延制御処理を行わない場合の光スイッチＯＮ信号について説明する。図７および図８は、遅延制御処理を行わない場合の光スイッチＯＮ信号について説明する図である。図７の例では、遅延制御処理を行わず遅延量が固定であるので、光スイッチＯＮ信号を出力する期間を６クロック分とする。つまり、光パケットヘッダを抽出するタイミングが１クロック分遅れた場合であっても、光スイッチ１２に光パケットが存在している期間に光スイッチＯＮ信号を光スイッチ１２へ確実に出力するために、光スイッチＯＮ信号を出力する期間を余分に長く設定する。
【００５５】
また、図７の例では、光パケットヘッダを抽出するタイミングが１クロック分遅れた場合であっても、光パケットが存在している期間に光スイッチＯＮ信号を光スイッチに出力させるために、光分岐回路１１で光パケットを３クロック分遅延させて光スイッチ１２に出力されている。
【００５６】
例えば、図７に示すケースＡ、Ｂにおいて、ヘッダ抽出タイミングから遅延量を調整した場合の光スイッチＯＮ信号は、パケット長に合った長さである５クロック分が出力される。これに対して、ヘッダ抽出タイミングから遅延量を調整しない場合の光スイッチＯＮ信号は、パケット長よりも長い６クロック分が光スイッチＯＮ信号を出力される。このため、図８のケースＡ、Ｂに示すように、遅延量を調整しない場合には、光スイッチ１２に光パケットが存在しない期間においても、余分に光スイッチを占有してしまうので、光パケットの転送レートを落とし、光パケットスイッチ装置１０の性能が低下する。
【００５７】
［光パケットスイッチ装置による処理］
次に、図９を用いて、実施例１に係る光パケットスイッチ装置１０による処理を説明する。図９は、実施例１に係る光パケットスイッチ装置の処理動作を示すフローチャートである。
【００５８】
図９に示すように、光パケットスイッチ装置１０の光分岐回路１１は、送信元装置２０Ａ〜２０Ｄから光パケットを受信すると（ステップＳ１０１肯定）、光パケットを２つに分岐させ、光スイッチ１２および光スイッチ制御回路１３に出力する（ステップＳ１０２。
【００５９】
そして、光スイッチ制御回路１３の各同期パターン検出回路１３２は、光パケットに含まれる６４ｂｉｔの同期パターンを検出し（ステップＳ１０３）、検出タイミングに対する同期パターンの位置を示す同期位置を算出する（ステップＳ１０４）。例えば、各同期パターン検出回路１３２は、同期パターンを検出したタイミングに対して、同期パターンを遅れて受信したビット数を算出する。
【００６０】
そして、遅延制御回路１３７は、算出された同期位置に基づいて、光スイッチＯＮ信号の遅延量を制御する（ステップＳ１０５）。例えば、遅延制御回路１３７は、同期位置情報の値が「１」である場合には、６３ｂｉｔ分だけ光スイッチＯＮ信号が早まるように遅延素子１３ｃの遅延量を減らすため、遅延量に対する遅延制御量を「６３」とする。その後、光スイッチ１２は、遅延素子１３ｃから受信する光スイッチＯＮ信号に応じて、光パケットを出力する（ステップＳ１０６）。
【００６１】
[実施例１の効果]
上述してきたように、光パケットスイッチ装置１０は、光スイッチ１２に入力される光パケットを分岐し、分岐された光パケット内から所定ビット数の同期パターンを検出する。そして、光パケットスイッチ装置１０は、検出タイミングに対する同期パターンの位置を示す同期位置を算出し、算出された同期位置に基づいて、光スイッチ１２に出力する光パケットＯＮ信号を遅延させる遅延素子１３ｃの遅延量を制御する。このため、光パケットの転送レートの低下を防止することができる。
【００６２】
また、実施例１によれば、光パケットスイッチ装置１０は、所定の検出タイミングに対して、同期パターンを遅れて受信したビット数を算出する。そして、光パケットスイッチ装置１０は、所定の検出タイミングに合わせて所定の遅延量でオン信号を遅延させる遅延回路に対して、所定の遅延量をビット数に応じて減ずるように制御する。このため、遅延量の制御をより精度よく行うことができる。
【００６３】
また、実施例１によれば、光パケットスイッチ装置１０は、分岐された光パケット内から検出されたパケット長に基づいて、パケット長に応じた時間だけ光スイッチにオン信号を出力するよう前記遅延回路を制御する。このため、余分に光スイッチ１２を占有することを防止し、光パケットの転送レートの低下を防止することができる。
【００６４】
なお、上記の実施例１では、送信元装置が任意のパケットサイズ、任意の送信タイミングで光パケット通信をする場合を説明したが、これに限定されるものではなく、送信元装置が固定のパケットサイズの光パケットを任意の送信タイミングで送信するようにしてもよい。この場合には、光スイッチ制御回路１３は、固定のパケット長に応じた時間だけ光スイッチ１２に光パケットＯＮ信号を出力するよう遅延素子１３ｃを制御する。
【００６５】
また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。例えば、同期パターン検出回路１３２と遅延制御回路１３３とを統合してもよい。
【符号の説明】
【００６６】
１０ 光パケットスイッチ装置
１１Ａ〜１１Ｄ 光分岐回路
１２ 光スイッチ
１３ 光スイッチ制御回路
１３ａ Ｏ／Ｅ変換回路
１３ｂ デシリアライザ回路
１３ｃ 遅延素子
１３０ ＦＰＧＡ
１３１ １６／６４変換回路
１３２ 同期パターン検出回路
１３３ ヘッダ抽出回路
１３４ クロック乗せ換え回路
１３５ スイッチ調停回路
１３６ スイッチ制御回路
１３７ 遅延制御回路
２０、２０Ａ〜２０Ｄ 送信元装置
２１ 光スイッチ情報ＤＢ
２２ パケット受信回路
２３ 光パケット生成回路
２４ Ｅ／Ｏ変換回路
３０Ａ〜３０Ｄ 送信先装置
【技術分野】
【０００１】
本発明は、光通信装置および信号調整方法に関する。
【背景技術】
【０００２】
従来、光通信ネットワーク分野では、送信元ノードから送信された光パケットの経路を切り換える光スイッチが用いられている。ここで、送信元ノードと光スイッチとの間で光パケットを送信するタイミングと光パケットをスイッチするタイミングとを同期させるために同期処理を行うことが知られている。
【０００３】
ここで、図１０を用いて、光パケット同期処理を行う送信元ノードおよび光スイッチについて説明する。図１０は、従来の送信元装置および光スイッチについて説明する図である。図１０に示すように、送信元ノード１は、ダミーパケット生成回路１ａ、光ダミーパケット読み出し送信回路１ｂ、時間差補正回路１ｃ、ダミーパケットＯ／Ｅ変換回路１ｄを有する。
【０００４】
送信元ノード１のダミーパケット生成回路１ａは、ダミーパケットを生成する。光ダミーパケット読出し送信回路１ｂは、時間差補正回路１ｃの指示に従ってダミーパケット生成回路１ａからダミーパケットを読み出し、読み出したダミーパケットをＥ／Ｏ変換して光スイッチ２に送信する。
【０００５】
ダミーパケットＯ／Ｅ変換回路１ｄは、光スイッチ２から受信した光ダミーパケットの返送をＯ／Ｅ変換し、時間差補正回路１ｃへ通知する。時間差補正回路１ｃは、返送されたダミーパケットの同期検出を行う。この結果、時間差補正回路１ｃは、同期外れを検出した場合には同期がとれるまでダミーパケットの読出しタイミングを変化させて、光ダミーパケット読出し送信回路１ｂに光ダミーパケットを送信させる。
【０００６】
光スイッチ２は、光ダミーパケット読出し送信回路１ｂから送られてくる光ダミーパケットを光スイッチタイミングで切り出し、切り出した光ダミーパケットをダミーパケットＯ／Ｅ変換回路１ｄへ返送する。
【０００７】
ここで、図１１を用いて。光ダミーパケットの送信と、返送される光ダミーパケットとについて説明する。図１１は、従来の時間差補正処理について説明する図である。図１１に示すように、送信元ノード１は、装置立上げの初期設定時において、光ダミーパケットの両端に同期コードを付与し、光スイッチ２に送信する。光スイッチ２は、ある一定の光スイッチタイミングで光ダミーパケットを切り出し、切り出した光ダミーパケットを送信元ノードへ返送する。
【０００８】
図１１の例では、スイッチ後の光ダミーパケットの先頭の同期コードが切り取られた場合を示している。この場合には、送信元ノード１の時間差補正回路１ｃは、先頭の同期コードが検出できないため、光ダミーパケットの送信タイミングを遅らせて、光ダミーパケット読出し送信回路１ｂに光ダミーパケットを送信させる。この処理を繰り返し行い、正常に同期を検出できた時点、すなわち両端の同期コードを検出できた時点で光ダミーパケットの送信タイミングおよびパケットサイズを設定する。その後、送信元ノードは、設定された送信タイミングおよびパケットサイズを固定して、光パケット通信を行う。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平７−３２１８４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記の従来技術では、初期設定時に設定された送信タイミングおよびパケットサイズで光パケット通信を行うので、送信レートが低下するという課題があった。つまり、上記の従来技術では、送信タイミングで固定して光パケット通信を行うので、送信元の任意のタイミングで送信ができず、送信元ノードで送信データの滞留が発生し、送信レートが低下する。
【００１１】
また、上記の従来技術では、パケットサイズを固定して光パケット通信を行うので、パケット化するデータがパケットのサイズに満たない場合には、固定のパケットサイズに合わせるために、無効データを付加してからパケット化を行う。このため、パケットサイズを固定して光パケット通信を行う場合には、任意のデータサイズでパケット化することができず、無効なデータが存在するパケットで通信を行うので、送信レートが低下する。
【００１２】
そこで、この発明は、上述した従来技術の課題を解決するためになされたものであり、送信レートの低下を防止することを目的とする。
【課題を解決するための手段】
【００１３】
開示の光通信装置は、光スイッチに入力される光パケットを分岐する分岐回路と、分岐された光パケット内から所定ビット数の同期パターンを検出し、検出タイミングに対する前記同期パターンの位置を示す同期位置を算出する同期パターン検出回路と、算出された同期位置に基づいて、前記光スイッチに出力するオン信号を遅延させる遅延回路の遅延量を制御する遅延制御回路とを有する。
【発明の効果】
【００１４】
開示の光通信装置は、送信レートの低下を防止することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、実施例１に係る光パケットスイッチ装置の構成を示す図である。
【図２】図２は、実施例１に係る送信元装置の構成を示す図である。
【図３】図３は、光パケットのデータ構成を示す図である。
【図４】図４は、実施例１に係る光スイッチ制御回路の構成を示す図である。
【図５】図５は、同期パターン検出タイミングおよびヘッダ抽出タイミングについて説明する図である。
【図６】図６は、光スイッチＯＮ信号を遅延させる遅延制御処理について説明する図である。
【図７】図７は、遅延制御処理を行わない場合の光スイッチＯＮ信号について説明する図である。
【図８】図８は、遅延制御処理を行わない場合の光スイッチＯＮ信号について説明する図である。
【図９】図９は、実施例１に係る光パケットスイッチ装置の処理動作を示すフローチャートである。
【図１０】図１０は、従来の送信元装置および光スイッチについて説明する図である。
【図１１】図１１は、従来の時間差補正処理について説明する図である。
【発明を実施するための形態】
【００１６】
以下に添付図面を参照して、この発明に係る光通信装置および信号調整方法の実施例を詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。
【実施例１】
【００１７】
以下の実施例では、実施例１に係る光パケットスイッチ装置、送信元ノード、光スイッチ制御回路の構成および処理の流れを順に説明し、最後に実施例１による効果を説明する。
【００１８】
［光パケットスイッチ回路の構成］
最初に、図１を用いて、光パケットスイッチ装置１０の構成を説明する。図１は、実施例１に係る光パケットスイッチ装置１０の構成を示すブロック図である。図１に示すように、この光パケットスイッチ装置１０は、複数の光分岐回路１１Ａ〜１１Ｄ、光スイッチ１２、光スイッチ制御回路１３を有する。また、光パケットスイッチ装置１０は、光ファイバを介して複数の送信元装置２０Ａ〜２０Ｄ、複数の送信先装置３０Ａ〜３０Ｄと接続される。なお、図１では、光分岐回路１１、送信元装置２０、送信先装置３０をそれぞれ数が４つ示しているが、これに限定されるものではない。
【００１９】
複数の送信元装置２０Ａ〜２０Ｄおよび複数の送信先装置３０Ａ〜３０Ｄは、例えばＩＰパケットを光パケットに変換して転送する中継ノードであり、光ファイバでそれぞれ接続されている。また、送信元装置２０Ａ〜２０Ｄから出力された光パケットは、光パケットスイッチ装置１０で光信号のままスイッチングされて、所定の送信先装置３０Ａ〜３０Ｄに送信される。
【００２０】
各光分岐回路１１Ａ〜１１Ｄは、光スイッチに入力される光パケットを分岐する。例えば、光分岐回路１１Ａ〜１１Ｄは、送信元装置２０Ａ〜２０Ｄから光パケットを受信すると、光パケットを２つに分岐させ、光スイッチ１２および光スイッチ制御回路１３に出力する。ここで、光パケットスイッチ装置１０は、各光分岐回路１１Ａ〜１１Ｄから出力される光パケットについて、光スイッチ制御回路１３の処理時間分だけ遅延させてから光スイッチ１２に入力する。これは、各光分岐回路１１Ａ〜１１Ｄから出力される光パケットと光スイッチ制御回路１３から出力される光スイッチ制御信号とを、光スイッチ１２に同時に到達させるためである。実施例１に係る光パケットスイッチ装置１０では、各光分岐回路１１Ａ〜１１Ｄから出力される光パケットについて、例えば、２クロック分遅延させてから光スイッチ１２に入力する。
【００２１】
光スイッチ１２は、光スイッチ制御回路１３から出力される光スイッチ制御信号に従って光パケットを決まった方路へスイッチし、ポートを介して送信先装置３０へ光パケットを出力する。
【００２２】
光スイッチ制御回路１３は、光パケットヘッダから光パケットのスイッチ方路を決定し、光スイッチ制御信号を生成する。ここで、光スイッチ制御信号には、光スイッチＯＮ信号と光スイッチＯＦＦ信号とがある。光スイッチ１２は、光スイッチ制御回路１３から出力された光スイッチＯＮ信号を受信している間に、光パケットをスイッチして送信先装置３０へ出力する。
【００２３】
送信元装置２０は、任意の送信タイミング、任意のパケットサイズで光パケットを送信する。ここで、図２を用いて、図１に示した送信元装置２０の構成について説明する。図２に示すように、送信元装置２０は、光スイッチ情報ＤＢ（Data Base）２１、パケット受信回路２２、光パケット生成回路２３、Ｅ／Ｏ変換回路２４を有する。
【００２４】
光スイッチ情報ＤＢ２１は、ＩＰアドレスに対応付けて光スイッチポートを記憶する。光スイッチ情報ＤＢ２１は、パケット受信回路２２から宛先ＩＰアドレスが入力されると、入力された宛先ＩＰアドレスに対応する光スイッチポートを光パケット生成回路２３に出力する。
【００２５】
パケット受信回路２２は、例えば１０Ｇのイーサネット（登録商標）よりＩＰパケットを受信し、受信したＩＰパケットの長さを検出する。また、パケット受信回路２２は、受信したパケットに含まれる宛先ＩＰアドレスの情報を抽出する。そして、パケット受信回路２２は、パケットの長さに関する情報を光パケット生成回路２３に出力し、宛先ＩＰアドレスの情報を光スイッチ情報ＤＢに出力する。
【００２６】
光パケット生成回路２３は、パケット長と光スイッチポートを光パケットヘッダとして、ＩＰパケットの先頭に同期パターンとともに付加する。そして、光パケット生成回路２３は、同期パターンおよび光パケットヘッダが付加されたパケットをＥ／Ｏ変換回路２４に出力する。
【００２７】
ここで、光パケット生成回路２３によって生成されたパケットについて図３の例を用いて説明する。図３は、光パケットのデータ構成を示す図である。図３に例示するように、光パケットは、８バイトの同期パターンと、８バイトの光パケットヘッダと、所定サイズのＩＰパケットとを含むパケットである。
【００２８】
ここで、同期パターンは、プリアンブルと同期コードとを含むデータである。例えば、プリアンブルとは、光引きこみ用のマーク率５０％のデータであり、同期コードとは、光パケット検出用コードである。また、光パケットヘッダは、ＩＰパットの実長であるパケット長と、光スイッチのポートを識別するビットマップ形式のデータである光スイッチポートとを含むデータである。なお、例えば、パケット長は、ＭＴＵ（Maximum Transmission Unit）が９６００バイトの場合、１４ビットが必要である。また、光スイッチポートは、Ｎビットマップにすることで、複数のポートにスイッチすることも可能である。
【００２９】
Ｅ／Ｏ変換回路２４は、同期パターンおよび光パケットヘッダが付加されたパケットをＥ／Ｏ変換を行うことで、光パケットに変換し、変換した光パケットを光パケットスイッチ装置１０にポートを介して出力する。
【００３０】
次に、図４を用いて、光スイッチ制御回路１３について説明する。光スイッチ制御回路１３は、複数のＯ／Ｅ変換回路１３ａ、複数のデシリアライザ回路１３ｂ、ＦＰＧＡ（Field Programmable Gate Array）１３０、および遅延素子１３ｃを有する。以下に、各部について説明する。なお、データのビット数などは、一例であり、これに限定されない。
【００３１】
各Ｏ／Ｅ変換回路１３ａは、送信元装置２０から出力された光パケットを受信し、受信した光パケットをＯ／Ｅ変換して、クロックおよびデータ生成する。そして、各Ｏ／Ｅ変換回路１３ａは、電気信号に変換された１０．３Ｇｂｐｓのシリアルデータを各デシリアライザ回路１３ｂに出力する。
【００３２】
各デシリアライザ回路１３ｂは、入力された１０．３Ｇｂｐｓのシリアルデータを６４４ＭＨｚ×１６ｂｉｔのパラレルデータに変換する。そして、各デシリアライザ回路１３ｂは、６４４ＭＨｚ×１６ｂｉｔのパラレルデータをＦＰＧＡ１３０の各１６／６４変換回路１３１に出力する。
【００３３】
遅延素子１３ｃは、ＦＰＧＡ１３０のスイッチ制御回路１３６から光スイッチＯＮ信号が入力されると、光スイッチＯＮ信号を遅延させた後、光スイッチ１２に出力する。つまり、遅延素子１３ｃは、光スイッチ１２に対して光パケットと光スイッチ制御信号が同時に到達するように、光パケット１２と光スイッチ制御信号１３の位相差を微調整する。なお、遅延素子１３ｃの例として、例えば、Ｄａｔａ Ｄｅｌａｙ Ｄｅｖｉｃｅ社製の３Ｄ−３４２８などのＤｅｌａｙ素子が用いられる。
【００３４】
ＦＰＧＡ１３０は、集積回路であって、複数の１６／６４変換回路１３１、複数の同期パターン検出回路１３２、複数のヘッダ抽出回路１３３、複数のクロック乗せ換え回路１３４、スイッチ調停回路１３５、スイッチ制御回路１３６、遅延制御回路１３７を有する。以下に、各部について説明する。なお、ＦＰＧＡ１３０に限らず、ＡＳＩＣ（Application Specific Integrated Circuit）など、他の電子回路で形成してもよい。
【００３５】
各１６／６４変換回路１３１は、デシリアライザ回路１３ｂから入力された６４４ＭＨｚ×１６ｂｉｔのパラレルデータを１６１ＭＨｚ×６４ｂｉｔのデータに変換する。ＦＰＧＡ１３０は、６４４ＭＨｚ×１６ｂｉｔのデータを処理できないため、１６１ＭＨｚの速度まで落とす必要があるからである。そして、各１６／６４変換回路１３１は、１６１ＭＨｚ×６４ｂｉｔのデータを各同期パターン検出回路１３２に出力する。
【００３６】
各同期パターン検出回路１３２は、１６／６４変換回路１３１から入力された１６１ＭＨｚ×６４ｂｉｔのデータから同期パターン６４ｂｉｔを検出し、検出タイミングに対する同期パターンの位置を示す同期位置を算出する。
【００３７】
例えば、各同期パターン検出回路１３２は、同期パターン検出を１６１ＭＨｚクロックで行い、１６１ＭＨｚクロック時間Ｔの６４ｂｉｔデータとクロック時間Ｔ＋１の６４ｂｉｔデータをマージした全１２８ｂｉｔ中から特定の同期コード６４ｂｉｔを検出する。つまり、同期パターンがクロック時間Ｔの６４ｂｉｔデータとＴ＋１の６４ｂｉｔデータに跨って受信するケースがあるため、マージした全１２８ｂｉｔ中から特定の同期コード６４ｂｉｔを検出する。
【００３８】
そして、各同期パターン検出回路１３２は、検出された６４ｂｉｔの同期コードが、１クロックで入力される６４ｂｉｔのデータの中のどの位置に存在するか特定する。続いて、各同期パターン検出回路１３２は、特定された位置に応じて、６４ｂｉｔ中のどの位置に同期パターンが存在したかを示す同期位置情報を遅延制御回路１３７に出力する。同期位置情報として、例えば、同期パターン検出回路１３２は、所定の検出タイミングに対して、同期パターンを遅れて受信したビット数を算出し、「０」〜「６３」いずれかの値を、遅延制御回路１３７に出力する。
【００３９】
ここで同期位置情報について具体例を挙げて説明する。例えば、同期パターン検出回路１３２が、１クロックで入力される６４ｂｉｔのデータの中に、６４ｂｉｔの同期コードが全て含まれおており、１クロックで同期パターンを検出できる場合、すなわち同期パターンを抽出するタイミングが最も早いケースがある。このケースにおける同期パターンの受信タイミングを基準にし、このタイミングに対して何ｂｉｔ受信タイミングが遅れたかを同期位置情報の値とする。例えば、上記の１クロックで同期パターンを全て検出できた場合には、同期パターン検出回路１３２は、同期位置情報「０」を遅延制御回路１３７に出力する。
【００４０】
また、１クロックで入力される６４ｂｉｔのデータの中に６４ｂｉｔの同期コードが全て含まれていないケース、すなわち１クロックで入力される６４ｂｉｔデータ間を跨って同期パターンが含まれているケースにおける同期位置の算出処理について説明する。このようなケースでは、同期パターン検出回路１３２は、上記の１クロックで同期パターンを検出できる場合と比較して、同期パターンが何ビット遅れているか判定する。例えば、同期パターン検出回路１３２は、１クロックで入力される６４ｂｉｔデータの中に６３ｂｉｔの同期コードが含まれているおり、その後の１クロックで入力される６４ｂｉｔの中に残りの１ｂｉｔの同期コードが含まれているケースが考えられる。このケースでは、同期パターンを遅れて受信したビット数が「１」であり、同期パターン検出回路１３２は、同期位置情報「１」を遅延制御回路１３７に出力する。
【００４１】
各ヘッダ抽出回路１３３は、同期検出結果に基づいて、光パケットヘッダを抽出する。ここで、同期パターン検出タイミングおよびヘッダ抽出タイミングについて図５の例を用いて説明する。図５は、同期パターン検出タイミングおよびヘッダ抽出タイミングについて説明する図である。図５では、「同期検出タイミング」とは、同期パターン検出回路１３２が同期パターンを検出したタイミングを示しており、「ヘッダ抽出タイミング」とは、後述するヘッダ抽出回路１３３が光パケットヘッダを抽出するタイミングを示している。また、図５では、「同期検出タイミング」および「ヘッダ抽出タイミング」がそれぞれ異なるＡおよびＢの二つのパターンを例示している。
【００４２】
また、図５に示すように、電気変換されたＯ／Ｅデータ（シリアルデータ）である光パケットには、同期パターン、光パケットヘッダ、光パケットペイロードが含まれている。また、図５では、同期パターン検出回路１３２が「１６１ＭＨｚ」のクロックで検出処理を行っていることを示している。また、図５における「受信データ（６４ビット）」とは、Ｏ／Ｅデータ（シリアルデータ）うち、パラレルに変換された６４ｂｉｔのデータを示している。
【００４３】
また、図５に示すように、Ｂのケースは、Ａのケースに対してＯ／Ｅデータを１ｂｉｔ遅く受信したケースを示している。つまり、Ｂのケースでは、同期パターンが６４ｂｉｔデータを跨って受信したケースであることを示している。そして、同期検出タイミングヘッダ抽出タイミングについて、図５におけるＡとＢのケースを比較して説明すると、Ｂのケースは、Ａのケースと比較して、同期検出タイミングおよびヘッダ抽出タイミングが１６１ＭＨｚ×１クロック分遅いことを示している。なお、以下で説明する図６および図７の説明でも、同様に、上記のようなＡおよびＢの二つのパターンを例示して説明する。
【００４４】
図４の説明に戻って、複数のクロック乗せ換え回路１３４は、ヘッダ抽出回路１３３が抽出した光パケットヘッダを光スイッチ制御用のローカルクロックに乗せ換える。スイッチ調停回路１３５は、各ポートの光パケットを調停してスイッチする光パケットを決定する。スイッチ制御回路１３６は、スイッチ調停結果に基づいて光スイッチＯＮ／ＯＦＦ信号を生成し、遅延回路１３ｃに出力する。また、スイッチ制御回路１３６は、光パケット内から検出されたパケット長に基づいて、パケット長に応じた時間だけ光パケットＯＮ信号を遅延素子１３ｃに出力する。
【００４５】
遅延制御回路１３７は、同期パターン検出回路１３２から入力された同期位置情報に基づいて、光スイッチ１２に出力する光スイッチＯＮ信号を遅延させる遅延素子１３ｃの遅延量を制御する。例えば、遅延制御回路１３７は、同期位置情報の値が「１」である場合には、６３ｂｉｔ分だけ光スイッチＯＮ信号が早まるように遅延素子１３ｃの遅延量を減らすため、遅延量に対する遅延制御量を「６３」とする。また、遅延制御回路１３７は、同期位置情報の値が「１０」である場合には、５４ｂｉｔ分だけ光スイッチＯＮ信号が早まるように遅延素子１３ｃの遅延量を減らすため、遅延量に対する遅延制御量を「５４」とする。
【００４６】
また、同期位置情報の値が「０」である場合には、光スイッチＯＮ信号の遅延量を調整する必要がないので、遅延量に対する遅延制御量も「０」とする。
【００４７】
このような遅延制御量の算出方法の一例としては、同期位置情報の値が「１」以上であるか判定し、同期位置情報の値が「１」以上である場合には、６４の値を同期位置情報の値で減算し、減算した値を遅延制御量とする。また、同期位置情報の値が「０」である場合には、遅延制御量を「０」とする。
【００４８】
ここで、図６の例を用いて、遅延制御処理について説明する。図６は、光スイッチＯＮ信号を遅延させる遅延制御処理について説明する図である。図６のＡの例では、Ｏ／Ｅデータ（シリアルデータ）である光パケットに含まれる光パケットヘッダを抽出するタイミングであるヘッダ抽出タイミングが最も早いケースを示している。つまり、ヘッダ抽出回路１３３が１クロックで入力された６４ｂｉｔのデータに光パケットヘッダの全てが含まれているケース（以下、ケースＡという）である。
【００４９】
また、図６のＢの例では、光パケットヘッダを抽出するタイミングであるヘッダ抽出タイミングがケースＡと比較して１クロック分遅いケースを示している。つまり、ヘッダ抽出回路１３３が１クロックで受信する６４ｂｉｔのデータに、光パケットヘッダの全てが含まれておらず、ケースＡと比較してヘッダ抽出タイミングが１クロック分遅れているケース（以下、ケースＢという）である。
【００５０】
ケースＡの場合において、図６のＡに例示する「遅延量を調整しない場合の光スイッチＯＮ信号」と「遅延量を調整した場合の光スイッチＯＮ信号」とを比較して分かるように、遅延制御回路１３７は、光スイッチＯＮ信号の遅延量を制御しない。つまり、ケースＡのように、１クロックで入力された６４ｂｉｔのデータに光パケットヘッダの全てが含まれている場合には、遅延制御回路１３７は、同期パターン検出回路１３２から同期位置情報として「０」を受信する。そして、同期位置情報が「０」である場合には、遅延量に対する遅延制御量も「０」とする。
【００５１】
また、ケースＢにおいて、遅延制御回路１３７は、図６のＢに例示する「遅延量を調整しない場合の光スイッチＯＮ信号」と「遅延量を調整した場合の光スイッチＯＮ信号」とに示すように、光スイッチＯＮ信号の遅延量を制御する。例えば、ケースＢのように、１クロックで入力された６４ｂｉｔのデータに光パケットヘッダの全てが含まれておらず、６４ｂｉｔ中６３ｂｉｔ分の光パケットヘッダが含まれていたものとする。この場合には、遅延制御回路１３７は、同期パターン検出回路１３２から同期位置情報として「１」を受信する。そして、遅延制御回路１３７は、ヘッダ抽出タイミングに対して６３ｂｉｔ分だけ光スイッチＯＮ信号が早まるように、遅延素子１３ｃの遅延量を減らすため、遅延量に対する遅延制御量を「６３」とする。
【００５２】
遅延制御回路１３７は、スイッチ制御回路１３６から遅延素子１３ｃへ出力される光パケットのパケット長に合った５クロック分の光スイッチＯＮ信号を、遅延制御量に応じて遅延素子１３ｃを制御することで遅延制御する。これにより、光スイッチ１２を余分にＯＮにすることがなくなり、送信レートが低下することを防止する。
【００５３】
このように、ケースＡおよびケースＢともに、「遅延量を調整した場合の光スイッチＯＮ信号」のタイミングと「光スイッチに到達する光パケット」のタイミングとが同様のタイミングとなり、余分に光スイッチ１２をＯＮにすることがなくなる。この結果、光パケットの転送レートを落とすことなく、光パケットスイッチ装置１０の性能向上を図ることができる。
【００５４】
ここで、実施例１の光パケットスイッチ装置１０が遅延量を調整することで、転送レートの低下を防止している効果を明確にするため、図７および図８を用いて、遅延制御処理を行わない場合の光スイッチＯＮ信号について説明する。図７および図８は、遅延制御処理を行わない場合の光スイッチＯＮ信号について説明する図である。図７の例では、遅延制御処理を行わず遅延量が固定であるので、光スイッチＯＮ信号を出力する期間を６クロック分とする。つまり、光パケットヘッダを抽出するタイミングが１クロック分遅れた場合であっても、光スイッチ１２に光パケットが存在している期間に光スイッチＯＮ信号を光スイッチ１２へ確実に出力するために、光スイッチＯＮ信号を出力する期間を余分に長く設定する。
【００５５】
また、図７の例では、光パケットヘッダを抽出するタイミングが１クロック分遅れた場合であっても、光パケットが存在している期間に光スイッチＯＮ信号を光スイッチに出力させるために、光分岐回路１１で光パケットを３クロック分遅延させて光スイッチ１２に出力されている。
【００５６】
例えば、図７に示すケースＡ、Ｂにおいて、ヘッダ抽出タイミングから遅延量を調整した場合の光スイッチＯＮ信号は、パケット長に合った長さである５クロック分が出力される。これに対して、ヘッダ抽出タイミングから遅延量を調整しない場合の光スイッチＯＮ信号は、パケット長よりも長い６クロック分が光スイッチＯＮ信号を出力される。このため、図８のケースＡ、Ｂに示すように、遅延量を調整しない場合には、光スイッチ１２に光パケットが存在しない期間においても、余分に光スイッチを占有してしまうので、光パケットの転送レートを落とし、光パケットスイッチ装置１０の性能が低下する。
【００５７】
［光パケットスイッチ装置による処理］
次に、図９を用いて、実施例１に係る光パケットスイッチ装置１０による処理を説明する。図９は、実施例１に係る光パケットスイッチ装置の処理動作を示すフローチャートである。
【００５８】
図９に示すように、光パケットスイッチ装置１０の光分岐回路１１は、送信元装置２０Ａ〜２０Ｄから光パケットを受信すると（ステップＳ１０１肯定）、光パケットを２つに分岐させ、光スイッチ１２および光スイッチ制御回路１３に出力する（ステップＳ１０２。
【００５９】
そして、光スイッチ制御回路１３の各同期パターン検出回路１３２は、光パケットに含まれる６４ｂｉｔの同期パターンを検出し（ステップＳ１０３）、検出タイミングに対する同期パターンの位置を示す同期位置を算出する（ステップＳ１０４）。例えば、各同期パターン検出回路１３２は、同期パターンを検出したタイミングに対して、同期パターンを遅れて受信したビット数を算出する。
【００６０】
そして、遅延制御回路１３７は、算出された同期位置に基づいて、光スイッチＯＮ信号の遅延量を制御する（ステップＳ１０５）。例えば、遅延制御回路１３７は、同期位置情報の値が「１」である場合には、６３ｂｉｔ分だけ光スイッチＯＮ信号が早まるように遅延素子１３ｃの遅延量を減らすため、遅延量に対する遅延制御量を「６３」とする。その後、光スイッチ１２は、遅延素子１３ｃから受信する光スイッチＯＮ信号に応じて、光パケットを出力する（ステップＳ１０６）。
【００６１】
[実施例１の効果]
上述してきたように、光パケットスイッチ装置１０は、光スイッチ１２に入力される光パケットを分岐し、分岐された光パケット内から所定ビット数の同期パターンを検出する。そして、光パケットスイッチ装置１０は、検出タイミングに対する同期パターンの位置を示す同期位置を算出し、算出された同期位置に基づいて、光スイッチ１２に出力する光パケットＯＮ信号を遅延させる遅延素子１３ｃの遅延量を制御する。このため、光パケットの転送レートの低下を防止することができる。
【００６２】
また、実施例１によれば、光パケットスイッチ装置１０は、所定の検出タイミングに対して、同期パターンを遅れて受信したビット数を算出する。そして、光パケットスイッチ装置１０は、所定の検出タイミングに合わせて所定の遅延量でオン信号を遅延させる遅延回路に対して、所定の遅延量をビット数に応じて減ずるように制御する。このため、遅延量の制御をより精度よく行うことができる。
【００６３】
また、実施例１によれば、光パケットスイッチ装置１０は、分岐された光パケット内から検出されたパケット長に基づいて、パケット長に応じた時間だけ光スイッチにオン信号を出力するよう前記遅延回路を制御する。このため、余分に光スイッチ１２を占有することを防止し、光パケットの転送レートの低下を防止することができる。
【００６４】
なお、上記の実施例１では、送信元装置が任意のパケットサイズ、任意の送信タイミングで光パケット通信をする場合を説明したが、これに限定されるものではなく、送信元装置が固定のパケットサイズの光パケットを任意の送信タイミングで送信するようにしてもよい。この場合には、光スイッチ制御回路１３は、固定のパケット長に応じた時間だけ光スイッチ１２に光パケットＯＮ信号を出力するよう遅延素子１３ｃを制御する。
【００６５】
また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。例えば、同期パターン検出回路１３２と遅延制御回路１３３とを統合してもよい。
【符号の説明】
【００６６】
１０ 光パケットスイッチ装置
１１Ａ〜１１Ｄ 光分岐回路
１２ 光スイッチ
１３ 光スイッチ制御回路
１３ａ Ｏ／Ｅ変換回路
１３ｂ デシリアライザ回路
１３ｃ 遅延素子
１３０ ＦＰＧＡ
１３１ １６／６４変換回路
１３２ 同期パターン検出回路
１３３ ヘッダ抽出回路
１３４ クロック乗せ換え回路
１３５ スイッチ調停回路
１３６ スイッチ制御回路
１３７ 遅延制御回路
２０、２０Ａ〜２０Ｄ 送信元装置
２１ 光スイッチ情報ＤＢ
２２ パケット受信回路
２３ 光パケット生成回路
２４ Ｅ／Ｏ変換回路
３０Ａ〜３０Ｄ 送信先装置
【特許請求の範囲】
【請求項１】
光スイッチに入力される光パケットを分岐する分岐回路と、
分岐された光パケット内から所定ビット数の同期パターンを検出し、検出タイミングに対する前記同期パターンの位置を示す同期位置を算出する同期パターン検出回路と、
算出された同期位置に基づいて、前記光スイッチに出力するオン信号を遅延させる遅延回路の遅延量を制御する遅延制御回路と
を有することを特徴とする光通信装置。
【請求項２】
前記同期パターン検出回路は、所定の検出タイミングに対して、前記同期パターンを遅れて受信したビット数を算出し、
前記遅延制御回路は、前記所定の検出タイミングに合わせて所定の遅延量でオン信号を遅延させる遅延回路に対して、前記所定の遅延量を前記ビット数に応じて減ずるように制御することを特徴とする請求項１に記載の光通信装置。
【請求項３】
前記遅延制御回路は、さらに、分岐された光パケット内から検出されたパケット長に基づいて、当該パケット長に応じた時間だけ前記光スイッチにオン信号を出力するよう前記遅延回路を制御することを特徴とする請求項１または２に記載の光通信装置。
【請求項４】
光スイッチに出力するオン信号の送信タイミングを調整する信号調整方法であって、
光スイッチに入力される光パケットを分岐し、
分岐された光パケット内から所定ビット数の同期パターンを検出し、検出タイミングに対する前記同期パターンの位置を示す同期位置を算出し、
算出された同期位置に基づいて、前記オン信号を遅延させる遅延回路の遅延量を制御することを特徴とする信号調整方法。
【請求項１】
光スイッチに入力される光パケットを分岐する分岐回路と、
分岐された光パケット内から所定ビット数の同期パターンを検出し、検出タイミングに対する前記同期パターンの位置を示す同期位置を算出する同期パターン検出回路と、
算出された同期位置に基づいて、前記光スイッチに出力するオン信号を遅延させる遅延回路の遅延量を制御する遅延制御回路と
を有することを特徴とする光通信装置。
【請求項２】
前記同期パターン検出回路は、所定の検出タイミングに対して、前記同期パターンを遅れて受信したビット数を算出し、
前記遅延制御回路は、前記所定の検出タイミングに合わせて所定の遅延量でオン信号を遅延させる遅延回路に対して、前記所定の遅延量を前記ビット数に応じて減ずるように制御することを特徴とする請求項１に記載の光通信装置。
【請求項３】
前記遅延制御回路は、さらに、分岐された光パケット内から検出されたパケット長に基づいて、当該パケット長に応じた時間だけ前記光スイッチにオン信号を出力するよう前記遅延回路を制御することを特徴とする請求項１または２に記載の光通信装置。
【請求項４】
光スイッチに出力するオン信号の送信タイミングを調整する信号調整方法であって、
光スイッチに入力される光パケットを分岐し、
分岐された光パケット内から所定ビット数の同期パターンを検出し、検出タイミングに対する前記同期パターンの位置を示す同期位置を算出し、
算出された同期位置に基づいて、前記オン信号を遅延させる遅延回路の遅延量を制御することを特徴とする信号調整方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−５０５６（Ｐ２０１３−５０５６Ａ）
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願番号】特願２０１１−１３１５９３（Ｐ２０１１−１３１５９３）
【出願日】平成２３年６月１３日（２０１１．６．１３）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【出願人】（０００２３７６６２）富士通テレコムネットワークス株式会社 (682)
【Ｆターム（参考）】
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願日】平成２３年６月１３日（２０１１．６．１３）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【出願人】（０００２３７６６２）富士通テレコムネットワークス株式会社 (682)
【Ｆターム（参考）】
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