分子検出および識別に応用する多接合フォトダイオード、およびその製造方法
【課題】分子検出および識別に応用する多接合フォトダイオードおよびその製造方法を提供する。
【解決手段】多接合フォトダイオードは、第1導電型ドーパントを有する基板と、第1導電型ドーパントを有するエピタキシー層と、第2導電型ドーパントを有する深ウェル領域と、第1導電型ドーパントを有する第1ウェル領域と、第2導電型ドーパントを有する第2ウェル領域と、第1導電型ドーパントを有する第3ウェル領域と、第2導電型ドーパントを有する第1ドープ領域とを含む半導体装置を提供する。エピタキシー層は、基板の上に配置され、深ウェル領域は、エピタキシー層の中に配置される。第1ウェル領域は、エピタキシー層に接続された3つの側辺を有し、深ウェル領域の中に配置される。第2ウェル領域は、第1ウェル領域の中に配置される。第3ウェル領域は、エピタキシー層に接続された3つの側辺を有し、第2ウェル領域の中に配置される。第1ドープ領域は、第3ウェル領域の中に配置される。
【解決手段】多接合フォトダイオードは、第1導電型ドーパントを有する基板と、第1導電型ドーパントを有するエピタキシー層と、第2導電型ドーパントを有する深ウェル領域と、第1導電型ドーパントを有する第1ウェル領域と、第2導電型ドーパントを有する第2ウェル領域と、第1導電型ドーパントを有する第3ウェル領域と、第2導電型ドーパントを有する第1ドープ領域とを含む半導体装置を提供する。エピタキシー層は、基板の上に配置され、深ウェル領域は、エピタキシー層の中に配置される。第1ウェル領域は、エピタキシー層に接続された3つの側辺を有し、深ウェル領域の中に配置される。第2ウェル領域は、第1ウェル領域の中に配置される。第3ウェル領域は、エピタキシー層に接続された3つの側辺を有し、第2ウェル領域の中に配置される。第1ドープ領域は、第3ウェル領域の中に配置される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体構造およびその製造方法に関するものであり、特に、CMOS(complementary metal-oxide semiconductor, CMOS)製造プロセスと整合性のあるフォトダイオードアレイ(photodiode array)およびその製造方法に関するものである。
【背景技術】
【0002】
CMOSイメージセンサ(CMOS image sensor, CIS)は、CMOSロジックデバイス製造方法と整合性のあるプロセスを使って製造することができ、同じチップ上の周辺回路と容易に統合することができるため、イメージセンサのコストと消費電力を大幅に下げることができる。近年、CMOSイメージセンサは、アラームシステム、監視システム、産業用モニタ機器、生化学的検出等(ただし、これらに限定されない)の画像表示アプリケーションに幅広く応用されるようになったため、次第にCMOSイメージセンサに注目が集まるようになってきた。しかしながら、従来のCMOSイメージセンサは、カラーフィルタの使用に制限されるため、高感度のアプリケーションには適さない。
【0003】
米国特許第6,727,521号明細書(特許文献1)において、イメージセンサに応用できる垂直カラーフィルタ画素センサ(vertical color filter pixel sensor)が開示されている。米国特許第6,727,521号明細書(特許文献1)の図1および図3に示すように、多接合構造は、青、緑、赤の光の異なる深度に配置されたフォトダイオードに異なる量子効率を表示する。しかしながら、この構造の製造プロセスは複雑で、2回のシリコンエピタキシー(silicon epitaxy)プロセスと複数のイオン注入(ion implantation)プロセスを追加で行う必要がある。米国特許第6,727,521号明細書(特許文献1)の図3を参照すると、赤と緑のダイオードの間に第1シリコンエピタキシープロセス(66)が形成され、青と緑のダイオードの間に第2シリコンエピタキシープロセス(72)が形成される。ダイオードの間に隔離がないため、空間分解能(spatial resolution)を下げるものと考えられる。また、2回のシリコンエピタキシーを追加で行うことにより、生産コストも増加する。
【0004】
米国特許第7,470,946号明細書(特許文献2)の図2Bにおいて、202は青光検出領域であり、204は緑光検出領域であり、206は赤光検出領域である。しかしながら、未熟なSOI(silicon on insulator)技術を使用しているため、収率が低い。
【0005】
米国特許第6,841,816号明細書(特許文献3)は、シリコン基板に垂直カラーフィルタセンサ(vertical color filter sensor)を形成する方法を開示している。米国特許第6,841,816号明細書(特許文献3)の図12において、単一センサの断面図が示されている。センサの間に二酸化シリコンを使用して、隣接するセンサがキャリア拡散しないようにすることによって、クロストーク(cross-talk)を回避している。また、ヒ素イオンに1200keVの電圧を注入して1μmの深度に接合を形成しているが、これは従来の半導体プロセスで常用される条件ではなく、別の二酸化シリコン絶縁層を形成することによって製造プロセスがさらに複雑になっている。さらに、多接合ダイオードの間にエピタキシー層のインターフェースが設置され、暗電流の増加と量子効率の低下をもたらしている。
【0006】
米国特許第7,651,883号明細書(特許文献4)では、各多接合フォトダイオードを取り囲むU字型のウェル領域(well region)を使用し、隣接するフォトダイオードがキャリア拡散しないようにすることによって、空間分解能の減少を防ぐことが開示されている。フォトダイオードは、N型シリコン基板の上に直接製造され、エピタキシー層を必要としない。U字型ウェル領域によって、米国特許第6,960,757号明細書(特許文献5)に記載されているような外部隔離の欠陥による空間分解能の問題を解決することができるが、この文献では、多接合構造を取り囲むU字型ウェル領域を形成するために、高エネルギーのイオン注入プロセスを使用している。さらに、この文献で使用されているN型基板は、半導体産業で使用されるCMOSロジックプロセスと整合性がないため、製造工場での大量生産に適していない。また、この文献は、基板に多接合構造を直接形成し、基板上にエピタキシー層を必要としないことを強調しているが、基板内の欠陥(defect)や基板の平坦度不良により漏洩電流(leakage current)が増大する可能性がある。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】米国特許第6,727,521号明細書
【特許文献2】米国特許第7,470,946号明細書
【特許文献3】米国特許第6,841,816号明細書
【特許文献4】米国特許第7,651,883号明細書
【特許文献5】米国特許第6,960,757号明細書
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明は、多接合フォトダイオードの半導体装置を提供する。
【0009】
本発明は、また、CMOSロジックプロセスと整合性のある半導体装置の製造方法を提供する。
【課題を解決するための手段】
【0010】
本発明は、第1導電型ドーパントを有する基板と、第1導電型ドーパントを有するエピタキシー層と、第2導電型ドーパントを有する深ウェル領域と、第1導電型ドーパントを有する第1ウェル領域と、第2導電型ドーパントを有する第2ウェル領域と、第1導電型ドーパントを有する第3ウェル領域と、第2導電型ドーパントを有する第1ドープ領域とを含む半導体装置を提供する。エピタキシー層は、基板の上に配置され、深ウェル領域は、エピタキシー層の中に配置される。第1ウェル領域は、深ウェル領域の中に配置され、第1ウェル領域の3つの側辺は、エピタキシー層に接触している。第2ウェル領域は、第1ウェル領域の中に配置される。第3ウェル領域は、第2ウェル領域の中に配置され、第3ウェル領域の3つの側辺は、エピタキシー層に接触している。第1ドープ領域は、第3ウェル領域の中に配置される。
【0011】
本発明は、また、第1導電型ドーパントを有する基板と、第1導電型ドーパントを有するエピタキシー層と、第2導電型ドーパントを有する深ウェル領域と、第1導電型ドーパントを有する第1層領域および第2層領域と、第1導電型ドーパントを有する少なくとも1つの第3層領域と、第1導電型ドーパントを有する第4層領域と、第2導電型ドーパントを有する選択的第1ドープ領域とを含む半導体装置を提供する。エピタキシー層は、基板の上に配置され、深ウェル領域は、エピタキシー層の中に配置される。第1および第2層領域は、深ウェル領域の中に配置され、第1および第2層領域の3つの側辺は、それぞれエピタキシー層に接触している。第2層領域は、第1層領域の上方に配置されるが、互いに連結していない。第3層領域は、深ウェル領域の中に配置され、且つ第3層領域は、第1層領域の上方に設置されて、第1層領域をエピタキシー層の上表面に接続する。第4層領域は、深ウェル領域の中に配置され、且つ第4層領域は、第2層領域の上方に設置されて、第2層領域をエピタキシー層の上表面に接続する。第2導電型ドーパントを有する第1ドープ領域は、上部に選択的に形成される。
【0012】
本発明は、また、第1導電型ドーパントを有する基板と、第1導電型ドーパントを有するエピタキシー層と、第2導電型ドーパントを有する深ウェル領域と、第1導電型ドーパントを有する第1層領域と、第1導電型ドーパントを有する少なくとも1つの第2層領域と、第1導電型ドーパントを有する第1ウェル領域と、第2導電型ドーパントを有する第1ドープ領域とを含む半導体装置を提供する。エピタキシー層は、基板の上に配置され、深ウェル領域は、エピタキシー層の中に配置される。第1層領域は、深ウェル領域の中に配置され、第1層領域の3つの側辺は、エピタキシー層に接触している。第2層領域は、深ウェル領域の中に配置される。第2層領域は、第1層領域の上方に設置されて、第1層領域をエピタキシー層の上表面に接続する。第1ウェル領域は、深ウェル領域の中に配置される。第1ウェル領域は、第1層領域の上方に設置されるが、連結していない。第1ウェル領域の3つの側辺は、エピタキシー層に接触している。第1ドープ領域は、第1ウェル領域の中に配置される。
【0013】
また、本発明は、半導体装置の製造方法を提供する。この製造方法において、第1導電型ドーパントを有する基板を提供する。基板の上に第1導電型ドーパントを有するエピタキシー層を形成し、エピタキシー層の中に第2導電型ドーパントを有する深ウェル領域を形成する。深ウェル領域の中に第1導電型ドーパントを有する第1ウェル領域を形成する。第1ウェル領域の3つの側辺は、エピタキシー層に接触している。第1ウェル領域の中に第2導電型ドーパントを有する第2ウェル領域を形成する。第2ウェル領域の中に第1導電型ドーパントを有する第3ウェル領域を形成する。第3ウェル領域の3つの側辺は、エピタキシー層に接触している。第3ウェル領域の中に第2導電型ドーパントを有する第1ドープ領域を形成する。
【0014】
本発明は、また、半導体装置の製造方法を提供する。この製造方法において、第1導電型ドーパントを有する基板を提供する。基板の上に第1導電型ドーパントを有するエピタキシー層を形成し、エピタキシー層の中に第2導電型ドーパントを有する深ウェル領域を形成する。深ウェル領域の中に第1導電型ドーパントを有する第1層領域および第2層領域を形成する。第2層領域は、第1層領域の上方に形成されるが、連結していない。第1層領域の3つの側辺および第2層領域の3つの側辺は、それぞれエピタキシー層に接触している。深ウェル領域の中に第1導電型ドーパントを有する少なくとも1つの第3層領域を形成する。第3層領域は、第1層領域の上方に形成されて、第1層領域をエピタキシー層の上表面に接続する。深ウェル領域の中に第1導電型ドーパントを有する第4層領域を形成する。第4層領域は、第2層領域の上方に形成されて、第2層領域をエピタキシー層の上表面に接続する。第2導電型ドーパントを有する第1ドープ領域を上部に選択的に形成する。
【0015】
本発明は、また、半導体装置の製造方法を提供する。この製造方法において、第1導電型ドーパントを有する基板を提供する。基板の上に第1導電型ドーパントを有するエピタキシー層を形成し、エピタキシー層の中に第2導電型ドーパントを有する深ウェル領域を形成する。深ウェル領域の中に第1導電型ドーパントを有する第1層領域を形成する。第1層領域の3つの側辺は、エピタキシー層に接触している。深ウェル領域の中に第1導電型ドーパントを有する少なくとも1つの第2層領域を形成する。第2層領域は、第1層領域の上方に形成されて、第1層領域をエピタキシー層の上表面に接続する。深ウェル領域の中に第1導電型ドーパントを有する第1ウェル領域を形成する。第1ウェル領域は、第1層領域の上方に形成されるが、連結していない。第1ウェル領域の3つの側辺は、エピタキシー層に接触している。第1ウェル領域の中に第2導電型ドーパントを有する第1ドープ領域を形成する。
【発明の効果】
【0016】
本発明の半導体装置は、エピタキシー層の中にウェル領域とドープ領域を配置することによって、多接合フォトダイオードを形成する。半導体装置は、低暗電流、高感度、多波長光検出能力といった特性を有する。また、本発明の半導体装置の製造プロセスは、現在のCMOSロジックプロセスと統合することができるため、CMOSロジックデバイスと多接合フォトダイオードを同時に形成することができ、生産コストを上げずに製造を簡素化することができる。
【0017】
本発明の上記および他の目的、特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。
【図面の簡単な説明】
【0018】
【図1A】第1実施形態に係る本発明の半導体装置の概略的上面図である。
【図1B】線I‐I’に沿った図1Aの断面図である。
【図2】第2実施形態に係る本発明の半導体装置の概略的断面図である。
【図3】第3実施形態に係る本発明の半導体装置の概略的断面図である。
【図4A】第4実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。
【図4B】第4実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。
【図4C】第4実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。
【図5A】第5実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。
【図5B】第5実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。
【図5C】第5実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。
【図6A】第6実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。
【図6B】第6実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。
【図6C】第6実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。
【図7】第4実施形態に係る本発明の半導体装置の製造プロセスのステップのフローチャートである。
【図8】第5実施形態に係る本発明の半導体装置の製造プロセスのステップのフローチャートである。
【図9】第6実施形態に係る本発明の半導体装置の製造プロセスのステップのフローチャートである。
【発明を実施するための形態】
【0019】
本発明の半導体装置は、例えば、多接合フォトダイオード(multi-junction photodiode)であり、基板上に複数の多接合フォトダイオードがアレイに配列されている。一般的に、特定の積層構造の設計、接合構造の多様な深度、接合部/層のドーピング濃度の調整によって、多接合フォトダイオードは、少なくとも、(1)多波長光検出能力、(2)高検出感度、(3)低ノイズ(低暗電流等)といった能力を有する。また、本発明のフォトダイオードをCMOSイメージセンサに応用した場合、多接合の設計によって、多波長光を識別することができるため、従来のCMOSイメージセンサの検出波長の分類、検出感度の向上、暗電流の減少に有用である。したがって、このような高感度センサは、分子検出や識別を含む様々な検出アプリケーションに幅広く使用することができる。
【0020】
続いて、断面図により本発明の実施形態を説明する。注意すべきこととして、以下の実施形態において、P型は第1導電型であり、N型は第2導電型である。しかしながら、これらの設計は、本発明の範囲を限定するものではない。本発明は、また、第1導電型をN型とし、第2導電型をP型として半導体装置を形成してもよい。
[第1実施形態]
【0021】
図1Aは、第1実施形態に係る本発明の半導体装置の概略的上面図である。図1Bは、線I‐I’に沿った図1Aの断面図である。説明しやすいよう、図1Aではフォトダイオードの主なレイアウトのみを示し、いくつかの素子は省略している。
【0022】
図1Aおよび図1Bを参照すると、半導体装置100は、例えば、多波長光検出に用いる多接合フォトダイオードである。半導体装置100は、第1導電型ドーパントを有する基板102と、第1導電型ドーパントを有するエピタキシー層104と、第2導電型ドーパントを有する深ウェル領域106と、第1導電型ドーパントを有するウェル領域108と、第2導電型ドーパントを有するウェル領域110と、第1導電型ドーパントを有するウェル領域112と、第2導電型ドーパントを有するドープ領域114とを含む。
【0023】
第1導電型ドーパントを有する基板102は、例えば、シリコン基板または他の半導体基板のp+型基板(p+ sub)である。第1実施形態において、p+型基板102に注入されたドーパントは、例えば、ドーピング濃度が約1×1019 atoms / cm3 〜1×1021 atoms / cm3のホウ素である。
【0024】
第1導電型ドーパントを有するエピタキシー層104は、基板102の上に配置される。エピタキシー層104は、例えば、p−型の低濃度ドープ(lightly doped)のエピタキシーシリコン層(epi p-)である。第1実施形態において、p−型エピタキシー層104に注入されたドーパントは、例えば、ドーピング濃度が約1×1015 atoms / cm3 〜5×1016 atoms / cm3のホウ素である。また、基板102の上に生長したエピタキシー層104の厚さは、例えば、約4μm〜7μmである。
【0025】
第2導電型ドーパントを有する深ウェル領域106は、エピタキシー層104の中に配置され、例えば、n型深ウェル領域である。第1実施形態において、n型深ウェル領域106に注入されたドーパントは、例えば、ドーピング濃度が約1×1016 atoms / cm3 〜1×1017 atoms / cm3のリンである。また、深ウェル領域106の分布範囲は、エピタキシー層104の上表面から約3μm〜4.5μmの深度まで延伸する。
【0026】
第1導電型ドーパントを有するウェル領域108は、深ウェル領域106の中に配置され、例えば、p型ウェル領域である。第1実施形態において、p型ウェル領域108に注入されたドーパントは、例えば、ドーピング濃度が約5×1016 atoms / cm3 〜8×1017 atoms / cm3のホウ素である。また、ウェル領域108の分布範囲は、エピタキシー層104の上表面から約2.5μm〜3.2μmの深度まで延伸し、3つの側面は、エピタキシー層に接触している。
【0027】
第2導電型ドーパントを有するウェル領域110は、ウェル領域108の中に配置され、例えば、n型ウェル領域である。第1実施形態において、n型ウェル領域110に注入されたドーパントは、例えば、ドーピング濃度が約1×1016 atoms / cm3 〜1×1017 atoms / cm3のリンである。また、ウェル領域110の分布範囲は、エピタキシー層104の上表面から約1.8μm〜2.3μmの深度まで延伸する。
【0028】
第1導電型ドーパントを有するウェル領域112は、ウェル領域110の中に配置され、ウェル領域112の3つの側辺は、エピタキシー層に接触している。ウェル領域112は、例えば、p型ウェル領域である。第1実施形態において、p型ウェル領域112に注入されたドーパントは、例えば、ドーピング濃度が約5×1016 atoms / cm3 〜8×1017 atoms / cm3のホウ素である。また、ウェル領域112の分布範囲は、エピタキシー層104の上表面から約1.2μm〜1.7μmの深度まで延伸する。
【0029】
第2導電型ドーパントを有するドープ領域114は、ウェル領域112の中に配置され、例えば、n型ドープ領域である。第1実施形態において、n型ドープ領域114に注入されたドーパントは、例えば、ドーピング濃度が約1×1016 atoms / cm3 〜1×1017 atoms / cm3のリンである。また、ドープ領域114の分布範囲は、エピタキシー層104の上表面から約0.5μm〜0.8μmの深度まで延伸する。
【0030】
第1実施形態において、図1Aおよび図1Bに示すように、3次元の視点で見ると、ウェル領域108の3つの側辺は、例えば、エピタキシー層104に接触しており、深ウェル領域106は、L字型構造を形成する。ウェル領域112の3つの側辺は、例えば、エピタキシー層に接触しており、深ウェル領域110は、L字型構造を形成する。上記の深ウェル領域106および深ウェル領域110のL字型構造は、エピタキシー深度の軸に沿ってどの角度にも回転することができ、図1Aおよび図1Bに記載した方向のみに限定されない。エピタキシー層104、深ウェル領域106、ウェル領域108、ウェル領域110、ウェル領域112およびドープ領域114の間には複数のp‐n接合部が形成されるため、多波長光検出能力を有する多接合フォトダイオード構造を得ることができる。
【0031】
異なる光波長は、シリコン基板において異なる侵入深さ(penetration depth)を有する。例えば、500nmの光波長に対する侵入深さは0.91μmであり、600nmの波長に対しては2.42μmであり、700nmの波長に対しては5.26μmである。そのため、バックエンド回路設計と組み合わせた一般のCMOSロジックプロセスによって製造された多接合フォトダイオードは、シリコンの光吸収特性に基づく複数の波長検出を達成することができる。
【0032】
詳しく説明すると、半導体装置100において、ウェル領域112に取り囲まれたドープ領域114は、第1フォトダイオードを形成し、エピタキシー層104、ウェル領域108およびウェル領域112に取り囲まれたL字型領域110は、第2フォトダイオードを形成し、エピタキシー層104、ウェル領域108に取り囲まれたL字型深ウェル領域106は、第3フォトダイオードを形成する。つまり、ドープ領域114、ウェル領域112、ウェル領域110、ウェル領域108、深ウェル領域106およびエピタキシー層104で構成された多接合フォトダイオードは、第1、第2および第3接合部において、それぞれ約450nm〜550nmの短波長、約550nm〜650nmの中間波長および約650nm〜800nmの長波長を検出することができるため、カラーフィルタを使用する従来のCMOSイメージセンサと比較して、感度を向上させることができる。
【0033】
フォトダイオードの導電率を増やすため、第2導電型ドーパントを有するウェル領域110内に同じ導電型のウェル領域116を選択的に設置して、第2導電型ドーパントを有する深ウェル領域106内に同じ導電型のウェル領域118を選択的に設置する。第2導電型ドーパントを有するウェル領域116は、例えば、n型ウェル領域である。ウェル領域116のドーピング濃度はウェル領域110よりも高いため、外部接続に対するウェル領域110の端子として機能する。第1実施形態において、n型ウェル領域116に注入されたドーパントは、例えば、ドーピング濃度が約5×1016 atoms / cm3 〜5×1017 atoms / cm3のリンである。また、ウェル領域116の分布範囲は、エピタキシー層104の上表面から約0.5μm〜1.5μmの深度まで延伸する。
【0034】
第2導電型ドーパントを有するウェル領域118は、例えば、n型ウェル領域である。ウェル領域118のドーピング濃度はウェル領域106よりも高いため、外部接続に対するウェル領域106の端子として機能する。第1実施形態において、n型ウェル領域118に注入されたドーパントは、例えば、ドーピング濃度が約5×1016 atoms / cm3 〜5×1017 atoms / cm3のリンである。また、ウェル領域118の分布範囲は、エピタキシー層104の上表面から約1.5μm〜2.5μmの深度まで延伸する。
【0035】
また、第1実施形態において、半導体装置100は、第1導電型ドーパントを有するウェル領域120を参考電圧として選択的に設置する。あるいは、第2導電型ドーパントを有するウェル領域122および第1導電型ドーパントを有するドープ領域124を選択的に設置してもよい。ウェル領域120およびウェル領域122は、エピタキシー層104の中に設置され、例えば、深ウェル領域106の端部の外側に設置されるが、ドープ領域124は、例えば、深ウェル領域106の上部に配置される。
【0036】
詳しく説明すると、第1導電型ドーパントを有するウェル領域120は、例えば、p型ウェル領域である。ウェル領域120は、例えば、深ウェル領域106を取り囲む環状形であるが、深ウェル領域106に接触していない。第1実施形態において、p型ウェル領域120に注入されたドーパントは、例えば、ドーピング濃度が約1×1017 atoms / cm3 〜8×1017 atoms / cm3のホウ素である。また、ウェル領域120の分布範囲は、エピタキシー層104の上表面から約1.0μm〜2.0μmの深度まで延伸する。
【0037】
第2導電型ドーパントを有するウェル領域122は、例えば、n型ウェル領域である。ウェル領域122は、例えば、ウェル領域120を取り囲む環状形であるが、ウェル領域120に接触していない。第1実施形態において、n型ウェル領域122に注入されたドーパントは、例えば、ドーピング濃度が約1×1017 atoms / cm3 〜8×1017 atoms / cm3のリンである。また、ウェル領域122の分布範囲は、エピタキシー層104の上表面から約2μm〜4μmの深度まで延伸する。
【0038】
第1導電型ドーパントを有するドープ領域124は、例えば、p型(p+)ドープ領域である。ドープ領域124は、例えば、環状のウェル領域120によって定義されたエリア内に設置され、深ウェル領域106の全エリアにまたがる。ドープ領域124は、深ウェル領域106、ウェル領域108、ウェル領域110、ウェル領域112、ドープ領域114、ウェル領域116およびウェル領域118の上に配置される。第1実施形態において、p型ドープ領域124に注入されたドーパントは、例えば、ドーピング濃度が約1×1018 atoms / cm3 〜1×1021 atoms / cm3のホウ素である。また、ドープ領域124の分布範囲は、エピタキシー層104の上表面から約0.2μm〜0.5μmの深度まで延伸する。
【0039】
フォトダイオードの周囲には、ドーピング濃度の高いウェル領域120、ウェル領域122およびドープ領域124が取り囲んでいるため、ウェル領域120およびウェル領域122は、外部回路からのノイズ影響や隣接するフォトダイオードからのクロストークを防ぐことができ、フォトダイオード内部の暗電流を下げることができる。ドープ領域124は、外部へのキャリア拡散を防ぐことができ、各プロセスから生じる表面欠陥を隔絶することによって暗電流を下げることができる。そのため、ウェル領域120、ウェル領域122およびドープ領域124の設計により、ノイズを減らし、漏洩電流を阻止し、暗電流を下げることによって、装置の機能を高めることができる。
【0040】
第1実施形態において、半導体装置100は、さらに、複数の接触面126を有し、それぞれ、ドープ領域114、ウェル領域116、ウェル領域118、ウェル領域120およびウェル領域122の上に配置され、外部回路に電気接続される。接触面126の材料は、例えば、金属または他の導電材料であり、あるいは、接触面126は、高濃度ドープ(heavily doped)領域である。第1実施形態において、半導体装置100が深ウェル領域106全体にわたるドープ領域124を有する時、ドープ領域124は、さらに、複数の開口124aを有し、ドープ領域114、ウェル領域116およびウェル領域118の上に配置され、接触面126の形成を容易にする。
[第2実施形態]
【0041】
図2は、第2実施形態に係る本発明の半導体装置の概略的断面図である。図2において、図1Bで使用した構成要素と同じ構成要素には同じ参照符号を使用し、詳しい説明を省略する。
【0042】
図2を参照すると、半導体装置200は、例えば、多波長光検出に用いる多接合フォトダイオードである。図2の半導体装置200の主な構成要素は、図1Aおよび図1Bの半導体素子100の構成要素と実質的に類似するが、相違点は、主に、フォトダイオードの配置にある。半導体装置200は、第1導電型ドーパントを有する基板102と、第1導電型ドーパントを有するエピタキシー層104と、第2導電型ドーパントを有する深ウェル領域106と、第1導電型ドーパントを有する層領域202と、第1導電型ドーパントを有する層領域204と、第1導電型ドーパントを有する層領域206と、第1導電型ドーパントを有する層領域208と、第1導電型ドーパントを有する層領域210とを含む。
【0043】
第1導電型ドーパントを有する層領域202は、深ウェル領域106の中に配置され、例えば、p型層領域である。第2実施形態において、p型層領域202に注入されたドーパントは、例えば、ドーピング濃度が約5×1016 atoms / cm3 〜8×1017 atoms / cm3のホウ素である。また、層領域202の分布範囲は、約1.8μm〜2.3μmのエピタキシー層104の上表面の下方の深度から約2.5μm〜3.2μmのエピタキシー層104の上表面の下方の深度までである。
【0044】
第1導電型ドーパントを有する層領域204は、深ウェル領域106の中に配置され、例えば、p型層領域である。層領域204は、層領域202の上方に配置されるが、層領域204と層領域202は、例えば、互いに連結していない。第2実施形態において、p型層領域204に注入されたドーパントは、例えば、ドーピング濃度が約5×1016 atoms / cm3 〜8×1017 atoms / cm3のホウ素である。また、層領域204の分布範囲は、約0.5μm〜0.8μmのエピタキシー層104の上表面の下方の深度から約1.2μm〜1.7μmのエピタキシー層104の上表面の下方の深度までである。
【0045】
第1導電型ドーパントを有する層領域206および層領域208は、深ウェル領域106の中に配置され、例えば、p型層領域である。層領域206および層領域208は、層領域202の上方に配置され、層領域206は、層領域208と層領域202の間に設置される。層領域208、層領域206および層領域202は、例えば、互いに連結しているため、層領域208および層領域206は、直立構造(upright structure)を形成し、層領域202をエピタキシー層104の上表面に接続する。第2実施形態において、p型層領域206および層領域208に注入されたドーパントは、例えば、ドーピング濃度が約5×1016 atoms / cm3 〜8×1017 atoms / cm3のホウ素である。また、層領域206の分布範囲は、約1.2μm〜1.7μmのエピタキシー層104の上表面の下方の深度から約1.8μm〜2.3μmのエピタキシー層104の上表面の下方の深度までであり、層領域208の分布範囲は、エピタキシー層104の上表面から約1.2μm〜1.7μmの深度まで延伸する。
【0046】
第1導電型ドーパントを有する層領域210は、深ウェル領域106の中に配置され、例えば、p型層領域である。層領域210は、層領域204の上方に設置され、且つ層領域204に連結し、層領域204をエピタキシー層104の上表面に接続する。また、層領域210と層領域208、206は、例えば、互いに連結していない。第2実施形態において、p型層領域210に注入されたドーパントは、例えば、ドーピング濃度が約5×1016 atoms / cm3 〜8×1017 atoms / cm3のホウ素である。また、層領域210の分布範囲は、エピタキシー層104の上表面から約1.0μm〜2.0μmの深度まで延伸する。ただし、分布範囲は、最良の成果を上げるため、変更してもよい。
【0047】
第2実施形態において、3次元の視点で見ると、層領域202の3つの側辺は、例えば、エピタキシー層104に接触しており、層領域204の3つの側辺は、例えば、エピタキシー層104に接触している。また、層領域206、208および層領域210は、同じ側に設置される必要はない。フォトダイオードが3つ形成され、エピタキシー層104の上表面に接続されてさえいれば、本発明の範囲はここで説明した例のみに限定されない。
【0048】
図2において、深ウェル領域106内に配置された層領域202、層領域204、層領域206、層領域208、および/または層領域210、および/またはドープ領域211は、深ウェル領域106を複数の領域に分割する。これらの領域の間には複数のp−n接合部があり、多接合を有するフォトダイオード構造を形成する。詳しく説明すると、半導体装置200において、エピタキシー層104、層領域204および層領域210に取り囲まれた深ウェル領域106またはドープ領域211は、第1フォトダイオードを形成し、層領域202、層領域204、層領域206、層領域208、層領域210およびエピタキシー層104に取り囲まれたL字型深ウェル領域106は、第2フォトダイオードを形成し、エピタキシー層104、層領域202、層領域206および層領域208に取り囲まれたL字型深ウェル領域106は、第3フォトダイオードを形成する。そのため、多接合フォトダイオード構造は多波長光を検出することができ、波長識別を達成することができる。
【0049】
また、フォトダイオードの導電率を増やすため、第2導電型ドーパントを有する深ウェル領域106内に同じ導電型のウェル領域212およびウェル領域214を選択的に設置してもよい。ウェル領域212およびウェル領域214のドーピング濃度は深ウェル領域106よりも高いため、ウェル領域212およびウェル領域214は、深ウェル領域106の外部接続に対する端子として機能する。ドープ領域211は、例えば、n型ドープ領域であり、層領域204の上方にある深ウェル領域106の中に配置される。つまり、ドープ領域211は、層領域204および層領域210によって定義された範囲内に設置される。ウェル領域212は、例えば、n型ウェル領域であり、層領域202の上方にある深ウェル領域106の中、および層領域208と層領域210の間に配置される。ウェル領域214は、例えば、n型ウェル領域である。ウェル領域214は、層領域202、206、208およびエピタキシー層104によって定義された深ウェル領域106の中、および層領域208とウェル領域120の間に配置される。ドープ領域211のドーパント、ドーピング濃度および分布範囲は、例えば、第1実施形態のドープ領域114と類似する、または同じである。ウェル領域212のドーパント、ドーピング濃度および分布範囲は、例えば、第1実施形態のウェル領域116と類似する、または同じである。ウェル領域214のドーパント、ドーピング濃度および分布範囲は、例えば、第1実施形態のウェル領域118と類似する、または同じである。
【0050】
第2実施形態において、半導体装置200は、漏洩電流経路を遮断して暗電流を減らし、装置の性能を向上させるため、第1導電型ドーパントを有するウェル領域120、第2導電型ドーパントを有するウェル領域122、第1導電型ドーパントを有するドープ領域124を選択的に設置してもよい。また、半導体装置200は、さらに、複数の接触面126を含み、それぞれ、層領域204の上方にある深ウェル領域106(またはドープ領域211)の上、およびウェル領域212、ウェル領域214、ウェル領域120およびウェル領域122の上に配置されて、外部回路に電気接続される。上述した実施形態に基づく変更や応用は、本分野に詳しい技術者に周知であるため、ここでは詳しく説明しない。
[第3実施形態]
【0051】
図3は、第3実施形態に係る本発明の半導体装置の概略的断面図である。図3において、図2で使用した構成要素と同じ構成要素には同じ参照符号を使用し、詳しい説明を省略する。
【0052】
図3を参照すると、半導体装置300は、例えば、多波長光検出に用いる多接合フォトダイオードである。図3の半導体装置300の主な構成要素は、図2の半導体素子200の構成要素と実質的に類似するが、相違点は、主に、フォトダイオードの配置にある。半導体装置300は、第1導電型ドーパントを有する基板102と、第1導電型ドーパントを有するエピタキシー層104と、第2導電型ドーパントを有する深ウェル領域106と、第1導電型ドーパントを有する層領域202と、第1導電型ドーパントを有する層領域206と、第1導電型ドーパントを有する少なくとも1つの層領域208と、第1導電型ドーパントを有するウェル領域302と、第2導電型ドーパントを有するドープ領域304とを含む。
【0053】
第1導電型ドーパントを有するウェル領域302は、深ウェル領域106の中に配置され、例えば、p型ウェル領域である。ウェル領域302は、層領域202の上方に設置されるが、例えば、層領域202、206、208に連結していない。第3実施形態において、p型ウェル領域302に注入されたドーパントは、例えば、ドーピング濃度が約5×1016 atoms / cm3 〜8×1017 atoms / cm3のホウ素である。また、ウェル領域302の分布範囲は、エピタキシー層104の上表面から約1.2μm〜1.7μmの深度まで延伸する。
【0054】
第2導電型ドーパントを有するドープ領域304は、ウェル領域302の中に配置され、例えば、n型ドープ領域である。第3実施形態において、n型ドープ領域304に注入されたドーパントは、例えば、ドーピング濃度が約1×1016 atoms / cm3 〜1×1017 atoms / cm3のリンである。また、ドープ領域304の分布範囲は、エピタキシー層104の上表面から約0.5μm〜0.8μmの深度まで延伸する。
【0055】
第3実施形態において、3次元の視点で見ると、層領域202の3つの側辺は、例えば、エピタキシー層104に接触しており、ウェル領域302の3つの側辺は、例えば、エピタキシー層104に接触している。図3において、深ウェル領域106の中に層領域202、層領域206、層領域208、ウェル領域302およびドープ領域304が形成されるため、これらの領域の間には複数のp−n接合部があり、多接合フォトダイオードを形成する。詳しく説明すると、半導体装置300において、ウェル領域302に取り囲まれたドープ領域304は、第1フォトダイオードを形成し、層領域202、層領域206、層領域208、ウェル領域302およびエピタキシー層104に取り囲まれたL字型深ウェル領域106は、第2フォトダイオードを形成し、エピタキシー層104、層領域202、層領域206および層領域208に取り囲まれたL字型深ウェル領域106は、第3フォトダイオードを形成する。そのため、多接合フォトダイオード構造は多波長光を検出することができ、波長識別を達成することができる。
【0056】
また、半導体装置300は、さらに、複数の接触面126を含み、それぞれ、ドープ領域304、ウェル領域212、ウェル領域214、ウェル領域120およびウェル領域122の上に配置されて、外部回路に電気接続される。
【0057】
第1、第2および第3実施形態で説明した半導体装置100、200、300は、多波長光検出ができ、様々な検出に幅広く応用することのできる多接合フォトダイオードである。例えば、ゲノムの単一分子シーケンスの生化学規格に基づくと、ゲノムの単一分子シーケンスを行うには、センサの検出感度が積分時間(≦33ms)内で300光子未満であることが要求される。多接合フォトダイオードは、低暗電流および高感度が要求される。本発明の多接合フォトダイオードは、このような要求を満たすため、複数の波長の分類能力を生化学反応の単一分子蛍光検出に使用することができる。しかしながら、本発明の装置の応用は、これらの実施形態のみに限定されない。
【0058】
以下、図1B、図2および図3に示した半導体装置100、200、300の製造方法について説明する。しかしながら、当業者であれば理解できるように、ここで提供する製造プロセスは、現在のCMOSロジックプロセスと整合性のある本発明の半導体装置の製造を説明するためのものであって、本発明の範囲を限定する意図はない。半導体装置の製造プロセスは、これらの実施形態で説明したステップの順序に限定されず、技術および製品要求に応じて変更してもよい。
[第4実施形態]
【0059】
図4A〜図4Cは、第4実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。図4A〜図4Cにおいて、図1Bで使用した構成要素と同じ構成要素には同じ参照符号を使用し、詳しい説明を省略する。図7は、第4実施形態に係る本発明の半導体装置の製造プロセスのステップのフローチャートである。
【0060】
図4Aおよび図7を参照すると、ステップS702において、第1導電型ドーパントを有する基板102を提供し、基板102は、例えば、p+型シリコン基板またはその他の半導体基板である。ステップS704において、基板102の上に第1導電型ドーパントを有するエピタキシー層104を形成し、エピタキシー層104は、例えば、p型の低濃度ホウ素ドープのエピタキシー層である。エピタキシー層104は、エピタキシープロセスによって形成され、基板102の表面にエピタキシーシリコン層を形成する。ステップS706において、エピタキシー層104の中に第2導電型ドーパントを有する深ウェル領域106を形成し、深ウェル領域106は、例えば、n型深ウェル領域である。第4実施形態において、深ウェル領域106は、例えば、約1600keV〜2200keVの注入エネルギーを有する1つまたはそれ以上のリンイオン注入プロセスにより、エピタキシー層104の中に形成される。
【0061】
図4Bおよび図7を参照すると、ステップS708において、深ウェル領域106の中に第1導電型ドーパントを有するウェル領域108を形成し、ウェル領域108は、例えば、p型ウェル領域である。第4実施形態において、1つまたはそれ以上のイオン注入プロセスにより、ホウ素イオンを深ウェル領域106に注入して、例えば、約1050keV〜1600keVの注入エネルギーを有するウェル領域108を形成する。ステップS710において、ウェル領域108の中に第2導電型ドーパントを有するウェル領域110を形成し、ウェル領域110は、例えば、n型ウェル領域である。第4実施形態において、1つまたはそれ以上のイオン注入プロセスにより、リンイオンをウェル領域108に注入して、例えば、約1400keV〜2000keVの注入エネルギーを有するウェル領域110を形成する。
【0062】
ステップS712において、ウェル領域110の中に第1導電型ドーパントを有するウェル領域112を形成し、ウェル領域112は、例えば、p型ウェル領域である。第4実施形態において、1つまたはそれ以上のイオン注入プロセスにより、ホウ素イオンをウェル領域112に注入して、例えば、約300keV〜550keVの注入エネルギーを有するウェル領域112を形成する。ステップS714において、ウェル領域112の中に第2導電型ドーパントを有するドープ領域114を形成し、ドープ領域114は、例えば、n型ドープ領域である。第4実施形態において、イオン注入プロセスにより、リンイオンをウェル領域112に注入して、例えば、約200keV〜500keVの注入エネルギーを有するドープ領域114を形成する。
【0063】
図4Cおよび図7を参照すると、ウェル領域110の中に第2導電型ドーパントを有するウェル領域116を選択的に形成し(ステップS716)、深ウェル領域106の中に第2導電型ドーパントを有するウェル領域118を選択的に形成する(ステップS718)。ウェル領域116およびウェル領域118は、例えば、ドーピング濃度の高いn型ウェル領域であり、それぞれ、外部接続に対するウェル領域110および深ウェル領域106の端子として機能する。第4実施形態において、イオン注入により、リンイオンをウェル領域110および深ウェル領域106の上部に注入して、例えば、約200keV〜500keVの注入エネルギーを有するウェル領域116およびウェル領域118をそれぞれ形成する。また、ウェル領域116およびウェル領域118は、同じステップで形成されても、異なるステップで別々に形成されてもよい。
【0064】
それから、エピタキシー層104の中に、第1導電型ドーパントを有するウェル領域120(ステップS720)および第2導電型ドーパントを有するウェル領域122(ステップS722)を選択的に形成し、深ウェル領域106の中に第1導電型ドーパントを有するドープ領域124を選択的に形成する(ステップS724)。ウェル領域120は、例えば、p型ウェル領域であり、深ウェル領域106を取り囲む環状形を有する。第4実施形態において、イオン注入により、ホウ素イオンをエピタキシー層104の上部および深ウェル領域106の外側に注入して、例えば、約250keV〜350keVの注入エネルギーを有するウェル領域120を形成する。ウェル領域122は、例えば、n型ウェル領域の上にあり、ウェル領域120を取り囲む環状形を有する。第4実施形態において、イオン注入により、リンイオンをエピタキシー層104の上部およびウェル領域120の外側に注入して、例えば、約350keV〜550keVの注入エネルギーを有するウェル領域122を形成する。ドープ領域124は、例えば、p型ドープ領域であり、環状のウェル領域120によって定義された範囲内に形成され、且つ深ウェル領域106全体の上部にまたがる。第4実施形態において、イオン注入により、ホウ素イオンを深ウェル領域106の上部に注入して、例えば、約10keV〜45keVの注入エネルギーを有するドープ領域124を形成する。
【0065】
ステップS726において、ドープ領域114、ウェル領域116、ウェル領域118、ウェル領域120およびウェル領域122の中に複数の接触面126を形成して、外部回路に電気接続する。このようにして、図1Aおよび図1Bに示した半導体100が得られる。
[第5実施形態]
【0066】
図5A〜図5Cは、第5実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。図5A〜図5Cにおいて、図2で使用した構成要素と同じ構成要素には同じ参照符号を使用し、詳しい説明を省略する。図8は、第5実施形態に係る本発明の半導体装置の製造プロセスのステップのフローチャートである。
【0067】
図5Aおよび図8を参照すると、深ウェル領域106を形成した後(ステップS706)、ステップS802に続く。深ウェル領域106の中に第1導電型ドーパントを有する層領域202を形成する。層領域202は、例えば、p型層領域である。第5実施形態において、ホウ素イオンを深ウェル領域106に注入して、例えば、約1050keV〜1600keVの注入エネルギーを有する層領域202を形成する。ステップS804において、深ウェル領域106の中に第1導電型ドーパントを有する層領域204を形成し、層領域204は、例えば、p型層領域である。注意すべきこととして、深ウェル領域106内の層領域202および層領域204は、エピタキシー層104の上表面に達しておらず、層領域204と下部の層領域202は、互いに連結していない。第5実施形態において、イオン注入により、ホウ素イオンを深ウェル領域106に注入して、例えば、約300keV〜550keVの注入エネルギーを有する層領域204を形成する。
【0068】
図5Bおよび図8を参照すると、ステップS806において、深ウェル領域106の中に第1導電型ドーパントを有する層領域206および層領域208を順番に形成する。第1導電型ドーパントを有する層領域206および層領域208は、例えば、p型層領域である。層領域206および層領域208は、例えば、層領域202に垂直であり、且つその上方に位置し、層領域206と層領域208は互いに連結している。そのため、層領域202は、層領域208および層領域206を介してエピタキシー層104の上表面に接続される。第5実施形態において、ホウ素イオンを深ウェル領域106に注入して、例えば、約300keV〜900keVの注入エネルギーを有する層領域206および層領域208を順番に形成する。
【0069】
ステップS808において、深ウェル領域106の中に第1導電型ドーパントを有する層領域210を形成し、層領域210は、例えば、p型層領域である。層領域210は、例えば、層領域204の上部に形成され、且つ層領域204に連結するため、層領域204は、層領域210を介してエピタキシー層104の上表面に接続される。第5実施形態において、ホウ素イオンを深ウェル領域106に注入して、例えば、約300keV〜500keVの注入エネルギーを有する層領域210を形成する。その後、エピタキシー層104の中に、第1導電型ドーパントを有するウェル領域120(ステップS810)および第2導電型ドーパントを有するウェル領域122(ステップS812)を選択的に形成する。ウェル領域120は、例えば、p型ウェル領域であり、深ウェル領域106を取り囲む環状形を有する。ウェル領域122は、例えば、n型ウェル領域であり、ウェル領域120を取り囲む環状形を有する。ウェル領域120およびウェル領域122は、上述したステップに基づいて形成されるため、ここでは繰り返し説明しない。
【0070】
図5Cおよび図8を参照すると、ステップS814において、深ウェル領域106の上部に第2導電型ドーパントを有するドープ領域211を選択的に形成する。ドープ領域211は、例えば、ドーピング濃度が高いn型ドープ領域であり、設計柔軟性がより優れている。ドープ領域211は、例えば、層領域204および層領域210によって定義された範囲内に設置される。ステップS816において、深ウェル領域106の中に第2導電型ドーパントを有するウェル領域212およびウェル領域214を選択的に形成する。ウェル領域212およびウェル領域214は、例えば、ドーピング濃度の高いn型ウェル領域であり、導電性を増やし、外部接続に対するウェル領域106の端子として機能する。ウェル領域212は、例えば、層領域202の上部および層領域208と層領域210の間に設置される。ウェル領域214は、例えば、層領域202、206、208およびエピタキシー層104によって定義されたエリア内に設置され、且つ層領域202とウェル領域120の間に設置される。第5実施形態において、イオン注入により、リンイオンを深ウェル領域106の上部に注入して、例えば、約200keV〜500keVの注入エネルギーを有するウェル領域212およびウェル領域214を形成する。ウェル領域212およびウェル領域214は、同じステップで形成されても、異なるステップで別々に形成されてもよい。
【0071】
それから、深ウェル領域106の中に第1導電型ドーパントを有するドープ領域124を選択的に形成した後、(ステップS818)、ステップS820を行い、層領域204の上方にある深ウェル領域106(すなわち、ドープ領域211)、ウェル領域212、ウェル領域214、ウェル領域120およびウェル領域122の上に複数の接触面126を形成する。こうして、図2に示した半導体装置200が得られる。
[第6実施形態]
【0072】
図6A〜図6Cは、第6実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。図6A〜図6Cにおいて、図3で使用した構成要素と同じ構成要素には同じ参照符号を使用し、詳しい説明を省略する。図6Aは、第4実施形態の図4Aのステップに続くプロセスのステップを示したものである。図9は、第6実施形態に係る本発明の半導体装置の製造プロセスのステップのフローチャートである。
【0073】
図6Aおよび図9を参照すると、深ウェル領域106を形成した後(ステップS706)、ステップS902を行い、深ウェル領域106の中に第1導電型ドーパントを有する層領域202を形成する。層領域202は、例えば、p型層領域である。ステップS904において、深ウェル領域106の中に第1導電型ドーパントを有する層領域206および層領域208を順番に形成する。層領域206および層領域208は、例えば、p型層領域である。層領域206および層領域208は、例えば、層領域202に垂直であり、且つ層領域202の上方に位置するため、層領域202は、層領域208および層領域206の垂直構造によりエピタキシー層104の上表面に接続される。
【0074】
図6Bおよび図9を参照すると、ステップS906において、深ウェル領域106の中に第1導電型ドーパントを有するウェル領域302を形成する。ウェル領域302は、例えば、p型ウェル領域である。深ウェル領域106内のウェル領域302は、層領域202の上部に設置され、且つエピタキシー層104の上表面に達する。第6実施形態において、イオン注入により、ホウ素イオンを深ウェル領域106の中に注入して、例えば、約300keV〜550keVの注入エネルギーを有するウェル領域302を形成する。ステップS908において、ウェル領域302の中に第2導電型ドーパントを有するドープ領域304を形成し、ドープ領域304は、例えば、n型ドープ領域である。第6実施形態において、イオン注入により、リンイオンをウェル領域302の上部に注入して、例えば、約200keV〜500keVの注入エネルギーを有するドープ領域304を形成する。それから、エピタキシー層104の中に、第1導電型ドーパントを有するウェル領域120(ステップS910)および第2導電型ドーパントを有するウェル領域122(ステップS912)を選択的に形成する。ウェル領域120およびウェル領域122は、上述したステップに基づいて形成されるため、ここでは繰り返し説明しない。
【0075】
図6Cおよび図9を参照すると、ステップS914において、深ウェル領域106の中に第2導電型ドーパントを有するウェル領域212およびウェル領域214を選択的に形成する。ウェル領域212およびウェル領域214は、例えば、ドーピング濃度の高いn型ウェル領域であり、導電率を増やし、外部接続に対する深ウェル領域106の端子として機能する。ウェル領域212は、例えば、層領域202の上方および層領域208と層領域302の間に設置される。ウェル領域214は、例えば、層領域202、206、208およびエピタキシー層104によって定義されたエリア内、且つ層領域202とウェル領域120の間に設置される。
【0076】
それから、深ウェル領域106の中に第1導電型ドーパントを有するドープ領域124を選択的に形成した後(ステップS916)、ステップS918を行い、ドープ領域304、ウェル領域212、ウェル領域214、ウェル領域120およびウェル領域122の上に複数の接触面126を形成する。こうして、図3に示した半導体装置300が得られる。
【0077】
注意すべきこととして、第4、第5および第6実施形態に基づくイオン注入プロセスにより、エピタキシー層104にドーパントを注入して、多波長光検出が可能な多接合フォトダイオードを形成する。イオン注入プロセスは、CMOSロジックプロセスによって行うことができ、マスクレイアウトの現半導体プロセスと整合性がある。しかしながら、上述した製造プロセスは、CMOSロジックプロセスに限定されず、プロセスのステップは、順番を変更してもよい。
【0078】
以上のように、エピタキシー層のウェル領域、層領域およびドープ領域を調整することによって、本発明の半導体装置に多接合フォトダイオードを形成し、波長識別を提供する。また、本発明の半導体装置は、低暗電流と高感度を提供するため、様々な検出に応用することができる。
【0079】
さらに、本発明の半導体装置の製造プロセスは、現在のCMOSロジックプロセスと統合できるため、CMOSロジックデバイスと多接合フォトダイオードを同時に形成することができ、生産コストを上げずに製造を簡素化することができる。
【0080】
以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【産業上の利用可能性】
【0081】
発明の半導体装置は、エピタキシー層の中にウェル領域とドープ領域を配置することによって、多接合フォトダイオードを形成する。半導体装置は、低暗電流、高感度、多波長光検出能力といった特性を有する。また、本発明の半導体装置の製造プロセスは、現在のCMOSロジックプロセスと統合することができるため、CMOSロジックデバイスと多接合フォトダイオードを同時に形成することができ、生産コストを上げずに製造を簡素化することができる。
【符号の説明】
【0082】
100、200、300 半導体装置
102 基板
104 エピタキシー層
106 深ウェル領域
108、110、112、116、118、120、122、212、214、302 ウェル領域
114、124、211、304 ドープ領域
124a 開口
126 接触面
202、204、206、208、210 層領域
S702〜S726、S802〜S820、S902〜S918 ステップ
【技術分野】
【0001】
本発明は、半導体構造およびその製造方法に関するものであり、特に、CMOS(complementary metal-oxide semiconductor, CMOS)製造プロセスと整合性のあるフォトダイオードアレイ(photodiode array)およびその製造方法に関するものである。
【背景技術】
【0002】
CMOSイメージセンサ(CMOS image sensor, CIS)は、CMOSロジックデバイス製造方法と整合性のあるプロセスを使って製造することができ、同じチップ上の周辺回路と容易に統合することができるため、イメージセンサのコストと消費電力を大幅に下げることができる。近年、CMOSイメージセンサは、アラームシステム、監視システム、産業用モニタ機器、生化学的検出等(ただし、これらに限定されない)の画像表示アプリケーションに幅広く応用されるようになったため、次第にCMOSイメージセンサに注目が集まるようになってきた。しかしながら、従来のCMOSイメージセンサは、カラーフィルタの使用に制限されるため、高感度のアプリケーションには適さない。
【0003】
米国特許第6,727,521号明細書(特許文献1)において、イメージセンサに応用できる垂直カラーフィルタ画素センサ(vertical color filter pixel sensor)が開示されている。米国特許第6,727,521号明細書(特許文献1)の図1および図3に示すように、多接合構造は、青、緑、赤の光の異なる深度に配置されたフォトダイオードに異なる量子効率を表示する。しかしながら、この構造の製造プロセスは複雑で、2回のシリコンエピタキシー(silicon epitaxy)プロセスと複数のイオン注入(ion implantation)プロセスを追加で行う必要がある。米国特許第6,727,521号明細書(特許文献1)の図3を参照すると、赤と緑のダイオードの間に第1シリコンエピタキシープロセス(66)が形成され、青と緑のダイオードの間に第2シリコンエピタキシープロセス(72)が形成される。ダイオードの間に隔離がないため、空間分解能(spatial resolution)を下げるものと考えられる。また、2回のシリコンエピタキシーを追加で行うことにより、生産コストも増加する。
【0004】
米国特許第7,470,946号明細書(特許文献2)の図2Bにおいて、202は青光検出領域であり、204は緑光検出領域であり、206は赤光検出領域である。しかしながら、未熟なSOI(silicon on insulator)技術を使用しているため、収率が低い。
【0005】
米国特許第6,841,816号明細書(特許文献3)は、シリコン基板に垂直カラーフィルタセンサ(vertical color filter sensor)を形成する方法を開示している。米国特許第6,841,816号明細書(特許文献3)の図12において、単一センサの断面図が示されている。センサの間に二酸化シリコンを使用して、隣接するセンサがキャリア拡散しないようにすることによって、クロストーク(cross-talk)を回避している。また、ヒ素イオンに1200keVの電圧を注入して1μmの深度に接合を形成しているが、これは従来の半導体プロセスで常用される条件ではなく、別の二酸化シリコン絶縁層を形成することによって製造プロセスがさらに複雑になっている。さらに、多接合ダイオードの間にエピタキシー層のインターフェースが設置され、暗電流の増加と量子効率の低下をもたらしている。
【0006】
米国特許第7,651,883号明細書(特許文献4)では、各多接合フォトダイオードを取り囲むU字型のウェル領域(well region)を使用し、隣接するフォトダイオードがキャリア拡散しないようにすることによって、空間分解能の減少を防ぐことが開示されている。フォトダイオードは、N型シリコン基板の上に直接製造され、エピタキシー層を必要としない。U字型ウェル領域によって、米国特許第6,960,757号明細書(特許文献5)に記載されているような外部隔離の欠陥による空間分解能の問題を解決することができるが、この文献では、多接合構造を取り囲むU字型ウェル領域を形成するために、高エネルギーのイオン注入プロセスを使用している。さらに、この文献で使用されているN型基板は、半導体産業で使用されるCMOSロジックプロセスと整合性がないため、製造工場での大量生産に適していない。また、この文献は、基板に多接合構造を直接形成し、基板上にエピタキシー層を必要としないことを強調しているが、基板内の欠陥(defect)や基板の平坦度不良により漏洩電流(leakage current)が増大する可能性がある。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】米国特許第6,727,521号明細書
【特許文献2】米国特許第7,470,946号明細書
【特許文献3】米国特許第6,841,816号明細書
【特許文献4】米国特許第7,651,883号明細書
【特許文献5】米国特許第6,960,757号明細書
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明は、多接合フォトダイオードの半導体装置を提供する。
【0009】
本発明は、また、CMOSロジックプロセスと整合性のある半導体装置の製造方法を提供する。
【課題を解決するための手段】
【0010】
本発明は、第1導電型ドーパントを有する基板と、第1導電型ドーパントを有するエピタキシー層と、第2導電型ドーパントを有する深ウェル領域と、第1導電型ドーパントを有する第1ウェル領域と、第2導電型ドーパントを有する第2ウェル領域と、第1導電型ドーパントを有する第3ウェル領域と、第2導電型ドーパントを有する第1ドープ領域とを含む半導体装置を提供する。エピタキシー層は、基板の上に配置され、深ウェル領域は、エピタキシー層の中に配置される。第1ウェル領域は、深ウェル領域の中に配置され、第1ウェル領域の3つの側辺は、エピタキシー層に接触している。第2ウェル領域は、第1ウェル領域の中に配置される。第3ウェル領域は、第2ウェル領域の中に配置され、第3ウェル領域の3つの側辺は、エピタキシー層に接触している。第1ドープ領域は、第3ウェル領域の中に配置される。
【0011】
本発明は、また、第1導電型ドーパントを有する基板と、第1導電型ドーパントを有するエピタキシー層と、第2導電型ドーパントを有する深ウェル領域と、第1導電型ドーパントを有する第1層領域および第2層領域と、第1導電型ドーパントを有する少なくとも1つの第3層領域と、第1導電型ドーパントを有する第4層領域と、第2導電型ドーパントを有する選択的第1ドープ領域とを含む半導体装置を提供する。エピタキシー層は、基板の上に配置され、深ウェル領域は、エピタキシー層の中に配置される。第1および第2層領域は、深ウェル領域の中に配置され、第1および第2層領域の3つの側辺は、それぞれエピタキシー層に接触している。第2層領域は、第1層領域の上方に配置されるが、互いに連結していない。第3層領域は、深ウェル領域の中に配置され、且つ第3層領域は、第1層領域の上方に設置されて、第1層領域をエピタキシー層の上表面に接続する。第4層領域は、深ウェル領域の中に配置され、且つ第4層領域は、第2層領域の上方に設置されて、第2層領域をエピタキシー層の上表面に接続する。第2導電型ドーパントを有する第1ドープ領域は、上部に選択的に形成される。
【0012】
本発明は、また、第1導電型ドーパントを有する基板と、第1導電型ドーパントを有するエピタキシー層と、第2導電型ドーパントを有する深ウェル領域と、第1導電型ドーパントを有する第1層領域と、第1導電型ドーパントを有する少なくとも1つの第2層領域と、第1導電型ドーパントを有する第1ウェル領域と、第2導電型ドーパントを有する第1ドープ領域とを含む半導体装置を提供する。エピタキシー層は、基板の上に配置され、深ウェル領域は、エピタキシー層の中に配置される。第1層領域は、深ウェル領域の中に配置され、第1層領域の3つの側辺は、エピタキシー層に接触している。第2層領域は、深ウェル領域の中に配置される。第2層領域は、第1層領域の上方に設置されて、第1層領域をエピタキシー層の上表面に接続する。第1ウェル領域は、深ウェル領域の中に配置される。第1ウェル領域は、第1層領域の上方に設置されるが、連結していない。第1ウェル領域の3つの側辺は、エピタキシー層に接触している。第1ドープ領域は、第1ウェル領域の中に配置される。
【0013】
また、本発明は、半導体装置の製造方法を提供する。この製造方法において、第1導電型ドーパントを有する基板を提供する。基板の上に第1導電型ドーパントを有するエピタキシー層を形成し、エピタキシー層の中に第2導電型ドーパントを有する深ウェル領域を形成する。深ウェル領域の中に第1導電型ドーパントを有する第1ウェル領域を形成する。第1ウェル領域の3つの側辺は、エピタキシー層に接触している。第1ウェル領域の中に第2導電型ドーパントを有する第2ウェル領域を形成する。第2ウェル領域の中に第1導電型ドーパントを有する第3ウェル領域を形成する。第3ウェル領域の3つの側辺は、エピタキシー層に接触している。第3ウェル領域の中に第2導電型ドーパントを有する第1ドープ領域を形成する。
【0014】
本発明は、また、半導体装置の製造方法を提供する。この製造方法において、第1導電型ドーパントを有する基板を提供する。基板の上に第1導電型ドーパントを有するエピタキシー層を形成し、エピタキシー層の中に第2導電型ドーパントを有する深ウェル領域を形成する。深ウェル領域の中に第1導電型ドーパントを有する第1層領域および第2層領域を形成する。第2層領域は、第1層領域の上方に形成されるが、連結していない。第1層領域の3つの側辺および第2層領域の3つの側辺は、それぞれエピタキシー層に接触している。深ウェル領域の中に第1導電型ドーパントを有する少なくとも1つの第3層領域を形成する。第3層領域は、第1層領域の上方に形成されて、第1層領域をエピタキシー層の上表面に接続する。深ウェル領域の中に第1導電型ドーパントを有する第4層領域を形成する。第4層領域は、第2層領域の上方に形成されて、第2層領域をエピタキシー層の上表面に接続する。第2導電型ドーパントを有する第1ドープ領域を上部に選択的に形成する。
【0015】
本発明は、また、半導体装置の製造方法を提供する。この製造方法において、第1導電型ドーパントを有する基板を提供する。基板の上に第1導電型ドーパントを有するエピタキシー層を形成し、エピタキシー層の中に第2導電型ドーパントを有する深ウェル領域を形成する。深ウェル領域の中に第1導電型ドーパントを有する第1層領域を形成する。第1層領域の3つの側辺は、エピタキシー層に接触している。深ウェル領域の中に第1導電型ドーパントを有する少なくとも1つの第2層領域を形成する。第2層領域は、第1層領域の上方に形成されて、第1層領域をエピタキシー層の上表面に接続する。深ウェル領域の中に第1導電型ドーパントを有する第1ウェル領域を形成する。第1ウェル領域は、第1層領域の上方に形成されるが、連結していない。第1ウェル領域の3つの側辺は、エピタキシー層に接触している。第1ウェル領域の中に第2導電型ドーパントを有する第1ドープ領域を形成する。
【発明の効果】
【0016】
本発明の半導体装置は、エピタキシー層の中にウェル領域とドープ領域を配置することによって、多接合フォトダイオードを形成する。半導体装置は、低暗電流、高感度、多波長光検出能力といった特性を有する。また、本発明の半導体装置の製造プロセスは、現在のCMOSロジックプロセスと統合することができるため、CMOSロジックデバイスと多接合フォトダイオードを同時に形成することができ、生産コストを上げずに製造を簡素化することができる。
【0017】
本発明の上記および他の目的、特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。
【図面の簡単な説明】
【0018】
【図1A】第1実施形態に係る本発明の半導体装置の概略的上面図である。
【図1B】線I‐I’に沿った図1Aの断面図である。
【図2】第2実施形態に係る本発明の半導体装置の概略的断面図である。
【図3】第3実施形態に係る本発明の半導体装置の概略的断面図である。
【図4A】第4実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。
【図4B】第4実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。
【図4C】第4実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。
【図5A】第5実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。
【図5B】第5実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。
【図5C】第5実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。
【図6A】第6実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。
【図6B】第6実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。
【図6C】第6実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。
【図7】第4実施形態に係る本発明の半導体装置の製造プロセスのステップのフローチャートである。
【図8】第5実施形態に係る本発明の半導体装置の製造プロセスのステップのフローチャートである。
【図9】第6実施形態に係る本発明の半導体装置の製造プロセスのステップのフローチャートである。
【発明を実施するための形態】
【0019】
本発明の半導体装置は、例えば、多接合フォトダイオード(multi-junction photodiode)であり、基板上に複数の多接合フォトダイオードがアレイに配列されている。一般的に、特定の積層構造の設計、接合構造の多様な深度、接合部/層のドーピング濃度の調整によって、多接合フォトダイオードは、少なくとも、(1)多波長光検出能力、(2)高検出感度、(3)低ノイズ(低暗電流等)といった能力を有する。また、本発明のフォトダイオードをCMOSイメージセンサに応用した場合、多接合の設計によって、多波長光を識別することができるため、従来のCMOSイメージセンサの検出波長の分類、検出感度の向上、暗電流の減少に有用である。したがって、このような高感度センサは、分子検出や識別を含む様々な検出アプリケーションに幅広く使用することができる。
【0020】
続いて、断面図により本発明の実施形態を説明する。注意すべきこととして、以下の実施形態において、P型は第1導電型であり、N型は第2導電型である。しかしながら、これらの設計は、本発明の範囲を限定するものではない。本発明は、また、第1導電型をN型とし、第2導電型をP型として半導体装置を形成してもよい。
[第1実施形態]
【0021】
図1Aは、第1実施形態に係る本発明の半導体装置の概略的上面図である。図1Bは、線I‐I’に沿った図1Aの断面図である。説明しやすいよう、図1Aではフォトダイオードの主なレイアウトのみを示し、いくつかの素子は省略している。
【0022】
図1Aおよび図1Bを参照すると、半導体装置100は、例えば、多波長光検出に用いる多接合フォトダイオードである。半導体装置100は、第1導電型ドーパントを有する基板102と、第1導電型ドーパントを有するエピタキシー層104と、第2導電型ドーパントを有する深ウェル領域106と、第1導電型ドーパントを有するウェル領域108と、第2導電型ドーパントを有するウェル領域110と、第1導電型ドーパントを有するウェル領域112と、第2導電型ドーパントを有するドープ領域114とを含む。
【0023】
第1導電型ドーパントを有する基板102は、例えば、シリコン基板または他の半導体基板のp+型基板(p+ sub)である。第1実施形態において、p+型基板102に注入されたドーパントは、例えば、ドーピング濃度が約1×1019 atoms / cm3 〜1×1021 atoms / cm3のホウ素である。
【0024】
第1導電型ドーパントを有するエピタキシー層104は、基板102の上に配置される。エピタキシー層104は、例えば、p−型の低濃度ドープ(lightly doped)のエピタキシーシリコン層(epi p-)である。第1実施形態において、p−型エピタキシー層104に注入されたドーパントは、例えば、ドーピング濃度が約1×1015 atoms / cm3 〜5×1016 atoms / cm3のホウ素である。また、基板102の上に生長したエピタキシー層104の厚さは、例えば、約4μm〜7μmである。
【0025】
第2導電型ドーパントを有する深ウェル領域106は、エピタキシー層104の中に配置され、例えば、n型深ウェル領域である。第1実施形態において、n型深ウェル領域106に注入されたドーパントは、例えば、ドーピング濃度が約1×1016 atoms / cm3 〜1×1017 atoms / cm3のリンである。また、深ウェル領域106の分布範囲は、エピタキシー層104の上表面から約3μm〜4.5μmの深度まで延伸する。
【0026】
第1導電型ドーパントを有するウェル領域108は、深ウェル領域106の中に配置され、例えば、p型ウェル領域である。第1実施形態において、p型ウェル領域108に注入されたドーパントは、例えば、ドーピング濃度が約5×1016 atoms / cm3 〜8×1017 atoms / cm3のホウ素である。また、ウェル領域108の分布範囲は、エピタキシー層104の上表面から約2.5μm〜3.2μmの深度まで延伸し、3つの側面は、エピタキシー層に接触している。
【0027】
第2導電型ドーパントを有するウェル領域110は、ウェル領域108の中に配置され、例えば、n型ウェル領域である。第1実施形態において、n型ウェル領域110に注入されたドーパントは、例えば、ドーピング濃度が約1×1016 atoms / cm3 〜1×1017 atoms / cm3のリンである。また、ウェル領域110の分布範囲は、エピタキシー層104の上表面から約1.8μm〜2.3μmの深度まで延伸する。
【0028】
第1導電型ドーパントを有するウェル領域112は、ウェル領域110の中に配置され、ウェル領域112の3つの側辺は、エピタキシー層に接触している。ウェル領域112は、例えば、p型ウェル領域である。第1実施形態において、p型ウェル領域112に注入されたドーパントは、例えば、ドーピング濃度が約5×1016 atoms / cm3 〜8×1017 atoms / cm3のホウ素である。また、ウェル領域112の分布範囲は、エピタキシー層104の上表面から約1.2μm〜1.7μmの深度まで延伸する。
【0029】
第2導電型ドーパントを有するドープ領域114は、ウェル領域112の中に配置され、例えば、n型ドープ領域である。第1実施形態において、n型ドープ領域114に注入されたドーパントは、例えば、ドーピング濃度が約1×1016 atoms / cm3 〜1×1017 atoms / cm3のリンである。また、ドープ領域114の分布範囲は、エピタキシー層104の上表面から約0.5μm〜0.8μmの深度まで延伸する。
【0030】
第1実施形態において、図1Aおよび図1Bに示すように、3次元の視点で見ると、ウェル領域108の3つの側辺は、例えば、エピタキシー層104に接触しており、深ウェル領域106は、L字型構造を形成する。ウェル領域112の3つの側辺は、例えば、エピタキシー層に接触しており、深ウェル領域110は、L字型構造を形成する。上記の深ウェル領域106および深ウェル領域110のL字型構造は、エピタキシー深度の軸に沿ってどの角度にも回転することができ、図1Aおよび図1Bに記載した方向のみに限定されない。エピタキシー層104、深ウェル領域106、ウェル領域108、ウェル領域110、ウェル領域112およびドープ領域114の間には複数のp‐n接合部が形成されるため、多波長光検出能力を有する多接合フォトダイオード構造を得ることができる。
【0031】
異なる光波長は、シリコン基板において異なる侵入深さ(penetration depth)を有する。例えば、500nmの光波長に対する侵入深さは0.91μmであり、600nmの波長に対しては2.42μmであり、700nmの波長に対しては5.26μmである。そのため、バックエンド回路設計と組み合わせた一般のCMOSロジックプロセスによって製造された多接合フォトダイオードは、シリコンの光吸収特性に基づく複数の波長検出を達成することができる。
【0032】
詳しく説明すると、半導体装置100において、ウェル領域112に取り囲まれたドープ領域114は、第1フォトダイオードを形成し、エピタキシー層104、ウェル領域108およびウェル領域112に取り囲まれたL字型領域110は、第2フォトダイオードを形成し、エピタキシー層104、ウェル領域108に取り囲まれたL字型深ウェル領域106は、第3フォトダイオードを形成する。つまり、ドープ領域114、ウェル領域112、ウェル領域110、ウェル領域108、深ウェル領域106およびエピタキシー層104で構成された多接合フォトダイオードは、第1、第2および第3接合部において、それぞれ約450nm〜550nmの短波長、約550nm〜650nmの中間波長および約650nm〜800nmの長波長を検出することができるため、カラーフィルタを使用する従来のCMOSイメージセンサと比較して、感度を向上させることができる。
【0033】
フォトダイオードの導電率を増やすため、第2導電型ドーパントを有するウェル領域110内に同じ導電型のウェル領域116を選択的に設置して、第2導電型ドーパントを有する深ウェル領域106内に同じ導電型のウェル領域118を選択的に設置する。第2導電型ドーパントを有するウェル領域116は、例えば、n型ウェル領域である。ウェル領域116のドーピング濃度はウェル領域110よりも高いため、外部接続に対するウェル領域110の端子として機能する。第1実施形態において、n型ウェル領域116に注入されたドーパントは、例えば、ドーピング濃度が約5×1016 atoms / cm3 〜5×1017 atoms / cm3のリンである。また、ウェル領域116の分布範囲は、エピタキシー層104の上表面から約0.5μm〜1.5μmの深度まで延伸する。
【0034】
第2導電型ドーパントを有するウェル領域118は、例えば、n型ウェル領域である。ウェル領域118のドーピング濃度はウェル領域106よりも高いため、外部接続に対するウェル領域106の端子として機能する。第1実施形態において、n型ウェル領域118に注入されたドーパントは、例えば、ドーピング濃度が約5×1016 atoms / cm3 〜5×1017 atoms / cm3のリンである。また、ウェル領域118の分布範囲は、エピタキシー層104の上表面から約1.5μm〜2.5μmの深度まで延伸する。
【0035】
また、第1実施形態において、半導体装置100は、第1導電型ドーパントを有するウェル領域120を参考電圧として選択的に設置する。あるいは、第2導電型ドーパントを有するウェル領域122および第1導電型ドーパントを有するドープ領域124を選択的に設置してもよい。ウェル領域120およびウェル領域122は、エピタキシー層104の中に設置され、例えば、深ウェル領域106の端部の外側に設置されるが、ドープ領域124は、例えば、深ウェル領域106の上部に配置される。
【0036】
詳しく説明すると、第1導電型ドーパントを有するウェル領域120は、例えば、p型ウェル領域である。ウェル領域120は、例えば、深ウェル領域106を取り囲む環状形であるが、深ウェル領域106に接触していない。第1実施形態において、p型ウェル領域120に注入されたドーパントは、例えば、ドーピング濃度が約1×1017 atoms / cm3 〜8×1017 atoms / cm3のホウ素である。また、ウェル領域120の分布範囲は、エピタキシー層104の上表面から約1.0μm〜2.0μmの深度まで延伸する。
【0037】
第2導電型ドーパントを有するウェル領域122は、例えば、n型ウェル領域である。ウェル領域122は、例えば、ウェル領域120を取り囲む環状形であるが、ウェル領域120に接触していない。第1実施形態において、n型ウェル領域122に注入されたドーパントは、例えば、ドーピング濃度が約1×1017 atoms / cm3 〜8×1017 atoms / cm3のリンである。また、ウェル領域122の分布範囲は、エピタキシー層104の上表面から約2μm〜4μmの深度まで延伸する。
【0038】
第1導電型ドーパントを有するドープ領域124は、例えば、p型(p+)ドープ領域である。ドープ領域124は、例えば、環状のウェル領域120によって定義されたエリア内に設置され、深ウェル領域106の全エリアにまたがる。ドープ領域124は、深ウェル領域106、ウェル領域108、ウェル領域110、ウェル領域112、ドープ領域114、ウェル領域116およびウェル領域118の上に配置される。第1実施形態において、p型ドープ領域124に注入されたドーパントは、例えば、ドーピング濃度が約1×1018 atoms / cm3 〜1×1021 atoms / cm3のホウ素である。また、ドープ領域124の分布範囲は、エピタキシー層104の上表面から約0.2μm〜0.5μmの深度まで延伸する。
【0039】
フォトダイオードの周囲には、ドーピング濃度の高いウェル領域120、ウェル領域122およびドープ領域124が取り囲んでいるため、ウェル領域120およびウェル領域122は、外部回路からのノイズ影響や隣接するフォトダイオードからのクロストークを防ぐことができ、フォトダイオード内部の暗電流を下げることができる。ドープ領域124は、外部へのキャリア拡散を防ぐことができ、各プロセスから生じる表面欠陥を隔絶することによって暗電流を下げることができる。そのため、ウェル領域120、ウェル領域122およびドープ領域124の設計により、ノイズを減らし、漏洩電流を阻止し、暗電流を下げることによって、装置の機能を高めることができる。
【0040】
第1実施形態において、半導体装置100は、さらに、複数の接触面126を有し、それぞれ、ドープ領域114、ウェル領域116、ウェル領域118、ウェル領域120およびウェル領域122の上に配置され、外部回路に電気接続される。接触面126の材料は、例えば、金属または他の導電材料であり、あるいは、接触面126は、高濃度ドープ(heavily doped)領域である。第1実施形態において、半導体装置100が深ウェル領域106全体にわたるドープ領域124を有する時、ドープ領域124は、さらに、複数の開口124aを有し、ドープ領域114、ウェル領域116およびウェル領域118の上に配置され、接触面126の形成を容易にする。
[第2実施形態]
【0041】
図2は、第2実施形態に係る本発明の半導体装置の概略的断面図である。図2において、図1Bで使用した構成要素と同じ構成要素には同じ参照符号を使用し、詳しい説明を省略する。
【0042】
図2を参照すると、半導体装置200は、例えば、多波長光検出に用いる多接合フォトダイオードである。図2の半導体装置200の主な構成要素は、図1Aおよび図1Bの半導体素子100の構成要素と実質的に類似するが、相違点は、主に、フォトダイオードの配置にある。半導体装置200は、第1導電型ドーパントを有する基板102と、第1導電型ドーパントを有するエピタキシー層104と、第2導電型ドーパントを有する深ウェル領域106と、第1導電型ドーパントを有する層領域202と、第1導電型ドーパントを有する層領域204と、第1導電型ドーパントを有する層領域206と、第1導電型ドーパントを有する層領域208と、第1導電型ドーパントを有する層領域210とを含む。
【0043】
第1導電型ドーパントを有する層領域202は、深ウェル領域106の中に配置され、例えば、p型層領域である。第2実施形態において、p型層領域202に注入されたドーパントは、例えば、ドーピング濃度が約5×1016 atoms / cm3 〜8×1017 atoms / cm3のホウ素である。また、層領域202の分布範囲は、約1.8μm〜2.3μmのエピタキシー層104の上表面の下方の深度から約2.5μm〜3.2μmのエピタキシー層104の上表面の下方の深度までである。
【0044】
第1導電型ドーパントを有する層領域204は、深ウェル領域106の中に配置され、例えば、p型層領域である。層領域204は、層領域202の上方に配置されるが、層領域204と層領域202は、例えば、互いに連結していない。第2実施形態において、p型層領域204に注入されたドーパントは、例えば、ドーピング濃度が約5×1016 atoms / cm3 〜8×1017 atoms / cm3のホウ素である。また、層領域204の分布範囲は、約0.5μm〜0.8μmのエピタキシー層104の上表面の下方の深度から約1.2μm〜1.7μmのエピタキシー層104の上表面の下方の深度までである。
【0045】
第1導電型ドーパントを有する層領域206および層領域208は、深ウェル領域106の中に配置され、例えば、p型層領域である。層領域206および層領域208は、層領域202の上方に配置され、層領域206は、層領域208と層領域202の間に設置される。層領域208、層領域206および層領域202は、例えば、互いに連結しているため、層領域208および層領域206は、直立構造(upright structure)を形成し、層領域202をエピタキシー層104の上表面に接続する。第2実施形態において、p型層領域206および層領域208に注入されたドーパントは、例えば、ドーピング濃度が約5×1016 atoms / cm3 〜8×1017 atoms / cm3のホウ素である。また、層領域206の分布範囲は、約1.2μm〜1.7μmのエピタキシー層104の上表面の下方の深度から約1.8μm〜2.3μmのエピタキシー層104の上表面の下方の深度までであり、層領域208の分布範囲は、エピタキシー層104の上表面から約1.2μm〜1.7μmの深度まで延伸する。
【0046】
第1導電型ドーパントを有する層領域210は、深ウェル領域106の中に配置され、例えば、p型層領域である。層領域210は、層領域204の上方に設置され、且つ層領域204に連結し、層領域204をエピタキシー層104の上表面に接続する。また、層領域210と層領域208、206は、例えば、互いに連結していない。第2実施形態において、p型層領域210に注入されたドーパントは、例えば、ドーピング濃度が約5×1016 atoms / cm3 〜8×1017 atoms / cm3のホウ素である。また、層領域210の分布範囲は、エピタキシー層104の上表面から約1.0μm〜2.0μmの深度まで延伸する。ただし、分布範囲は、最良の成果を上げるため、変更してもよい。
【0047】
第2実施形態において、3次元の視点で見ると、層領域202の3つの側辺は、例えば、エピタキシー層104に接触しており、層領域204の3つの側辺は、例えば、エピタキシー層104に接触している。また、層領域206、208および層領域210は、同じ側に設置される必要はない。フォトダイオードが3つ形成され、エピタキシー層104の上表面に接続されてさえいれば、本発明の範囲はここで説明した例のみに限定されない。
【0048】
図2において、深ウェル領域106内に配置された層領域202、層領域204、層領域206、層領域208、および/または層領域210、および/またはドープ領域211は、深ウェル領域106を複数の領域に分割する。これらの領域の間には複数のp−n接合部があり、多接合を有するフォトダイオード構造を形成する。詳しく説明すると、半導体装置200において、エピタキシー層104、層領域204および層領域210に取り囲まれた深ウェル領域106またはドープ領域211は、第1フォトダイオードを形成し、層領域202、層領域204、層領域206、層領域208、層領域210およびエピタキシー層104に取り囲まれたL字型深ウェル領域106は、第2フォトダイオードを形成し、エピタキシー層104、層領域202、層領域206および層領域208に取り囲まれたL字型深ウェル領域106は、第3フォトダイオードを形成する。そのため、多接合フォトダイオード構造は多波長光を検出することができ、波長識別を達成することができる。
【0049】
また、フォトダイオードの導電率を増やすため、第2導電型ドーパントを有する深ウェル領域106内に同じ導電型のウェル領域212およびウェル領域214を選択的に設置してもよい。ウェル領域212およびウェル領域214のドーピング濃度は深ウェル領域106よりも高いため、ウェル領域212およびウェル領域214は、深ウェル領域106の外部接続に対する端子として機能する。ドープ領域211は、例えば、n型ドープ領域であり、層領域204の上方にある深ウェル領域106の中に配置される。つまり、ドープ領域211は、層領域204および層領域210によって定義された範囲内に設置される。ウェル領域212は、例えば、n型ウェル領域であり、層領域202の上方にある深ウェル領域106の中、および層領域208と層領域210の間に配置される。ウェル領域214は、例えば、n型ウェル領域である。ウェル領域214は、層領域202、206、208およびエピタキシー層104によって定義された深ウェル領域106の中、および層領域208とウェル領域120の間に配置される。ドープ領域211のドーパント、ドーピング濃度および分布範囲は、例えば、第1実施形態のドープ領域114と類似する、または同じである。ウェル領域212のドーパント、ドーピング濃度および分布範囲は、例えば、第1実施形態のウェル領域116と類似する、または同じである。ウェル領域214のドーパント、ドーピング濃度および分布範囲は、例えば、第1実施形態のウェル領域118と類似する、または同じである。
【0050】
第2実施形態において、半導体装置200は、漏洩電流経路を遮断して暗電流を減らし、装置の性能を向上させるため、第1導電型ドーパントを有するウェル領域120、第2導電型ドーパントを有するウェル領域122、第1導電型ドーパントを有するドープ領域124を選択的に設置してもよい。また、半導体装置200は、さらに、複数の接触面126を含み、それぞれ、層領域204の上方にある深ウェル領域106(またはドープ領域211)の上、およびウェル領域212、ウェル領域214、ウェル領域120およびウェル領域122の上に配置されて、外部回路に電気接続される。上述した実施形態に基づく変更や応用は、本分野に詳しい技術者に周知であるため、ここでは詳しく説明しない。
[第3実施形態]
【0051】
図3は、第3実施形態に係る本発明の半導体装置の概略的断面図である。図3において、図2で使用した構成要素と同じ構成要素には同じ参照符号を使用し、詳しい説明を省略する。
【0052】
図3を参照すると、半導体装置300は、例えば、多波長光検出に用いる多接合フォトダイオードである。図3の半導体装置300の主な構成要素は、図2の半導体素子200の構成要素と実質的に類似するが、相違点は、主に、フォトダイオードの配置にある。半導体装置300は、第1導電型ドーパントを有する基板102と、第1導電型ドーパントを有するエピタキシー層104と、第2導電型ドーパントを有する深ウェル領域106と、第1導電型ドーパントを有する層領域202と、第1導電型ドーパントを有する層領域206と、第1導電型ドーパントを有する少なくとも1つの層領域208と、第1導電型ドーパントを有するウェル領域302と、第2導電型ドーパントを有するドープ領域304とを含む。
【0053】
第1導電型ドーパントを有するウェル領域302は、深ウェル領域106の中に配置され、例えば、p型ウェル領域である。ウェル領域302は、層領域202の上方に設置されるが、例えば、層領域202、206、208に連結していない。第3実施形態において、p型ウェル領域302に注入されたドーパントは、例えば、ドーピング濃度が約5×1016 atoms / cm3 〜8×1017 atoms / cm3のホウ素である。また、ウェル領域302の分布範囲は、エピタキシー層104の上表面から約1.2μm〜1.7μmの深度まで延伸する。
【0054】
第2導電型ドーパントを有するドープ領域304は、ウェル領域302の中に配置され、例えば、n型ドープ領域である。第3実施形態において、n型ドープ領域304に注入されたドーパントは、例えば、ドーピング濃度が約1×1016 atoms / cm3 〜1×1017 atoms / cm3のリンである。また、ドープ領域304の分布範囲は、エピタキシー層104の上表面から約0.5μm〜0.8μmの深度まで延伸する。
【0055】
第3実施形態において、3次元の視点で見ると、層領域202の3つの側辺は、例えば、エピタキシー層104に接触しており、ウェル領域302の3つの側辺は、例えば、エピタキシー層104に接触している。図3において、深ウェル領域106の中に層領域202、層領域206、層領域208、ウェル領域302およびドープ領域304が形成されるため、これらの領域の間には複数のp−n接合部があり、多接合フォトダイオードを形成する。詳しく説明すると、半導体装置300において、ウェル領域302に取り囲まれたドープ領域304は、第1フォトダイオードを形成し、層領域202、層領域206、層領域208、ウェル領域302およびエピタキシー層104に取り囲まれたL字型深ウェル領域106は、第2フォトダイオードを形成し、エピタキシー層104、層領域202、層領域206および層領域208に取り囲まれたL字型深ウェル領域106は、第3フォトダイオードを形成する。そのため、多接合フォトダイオード構造は多波長光を検出することができ、波長識別を達成することができる。
【0056】
また、半導体装置300は、さらに、複数の接触面126を含み、それぞれ、ドープ領域304、ウェル領域212、ウェル領域214、ウェル領域120およびウェル領域122の上に配置されて、外部回路に電気接続される。
【0057】
第1、第2および第3実施形態で説明した半導体装置100、200、300は、多波長光検出ができ、様々な検出に幅広く応用することのできる多接合フォトダイオードである。例えば、ゲノムの単一分子シーケンスの生化学規格に基づくと、ゲノムの単一分子シーケンスを行うには、センサの検出感度が積分時間(≦33ms)内で300光子未満であることが要求される。多接合フォトダイオードは、低暗電流および高感度が要求される。本発明の多接合フォトダイオードは、このような要求を満たすため、複数の波長の分類能力を生化学反応の単一分子蛍光検出に使用することができる。しかしながら、本発明の装置の応用は、これらの実施形態のみに限定されない。
【0058】
以下、図1B、図2および図3に示した半導体装置100、200、300の製造方法について説明する。しかしながら、当業者であれば理解できるように、ここで提供する製造プロセスは、現在のCMOSロジックプロセスと整合性のある本発明の半導体装置の製造を説明するためのものであって、本発明の範囲を限定する意図はない。半導体装置の製造プロセスは、これらの実施形態で説明したステップの順序に限定されず、技術および製品要求に応じて変更してもよい。
[第4実施形態]
【0059】
図4A〜図4Cは、第4実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。図4A〜図4Cにおいて、図1Bで使用した構成要素と同じ構成要素には同じ参照符号を使用し、詳しい説明を省略する。図7は、第4実施形態に係る本発明の半導体装置の製造プロセスのステップのフローチャートである。
【0060】
図4Aおよび図7を参照すると、ステップS702において、第1導電型ドーパントを有する基板102を提供し、基板102は、例えば、p+型シリコン基板またはその他の半導体基板である。ステップS704において、基板102の上に第1導電型ドーパントを有するエピタキシー層104を形成し、エピタキシー層104は、例えば、p型の低濃度ホウ素ドープのエピタキシー層である。エピタキシー層104は、エピタキシープロセスによって形成され、基板102の表面にエピタキシーシリコン層を形成する。ステップS706において、エピタキシー層104の中に第2導電型ドーパントを有する深ウェル領域106を形成し、深ウェル領域106は、例えば、n型深ウェル領域である。第4実施形態において、深ウェル領域106は、例えば、約1600keV〜2200keVの注入エネルギーを有する1つまたはそれ以上のリンイオン注入プロセスにより、エピタキシー層104の中に形成される。
【0061】
図4Bおよび図7を参照すると、ステップS708において、深ウェル領域106の中に第1導電型ドーパントを有するウェル領域108を形成し、ウェル領域108は、例えば、p型ウェル領域である。第4実施形態において、1つまたはそれ以上のイオン注入プロセスにより、ホウ素イオンを深ウェル領域106に注入して、例えば、約1050keV〜1600keVの注入エネルギーを有するウェル領域108を形成する。ステップS710において、ウェル領域108の中に第2導電型ドーパントを有するウェル領域110を形成し、ウェル領域110は、例えば、n型ウェル領域である。第4実施形態において、1つまたはそれ以上のイオン注入プロセスにより、リンイオンをウェル領域108に注入して、例えば、約1400keV〜2000keVの注入エネルギーを有するウェル領域110を形成する。
【0062】
ステップS712において、ウェル領域110の中に第1導電型ドーパントを有するウェル領域112を形成し、ウェル領域112は、例えば、p型ウェル領域である。第4実施形態において、1つまたはそれ以上のイオン注入プロセスにより、ホウ素イオンをウェル領域112に注入して、例えば、約300keV〜550keVの注入エネルギーを有するウェル領域112を形成する。ステップS714において、ウェル領域112の中に第2導電型ドーパントを有するドープ領域114を形成し、ドープ領域114は、例えば、n型ドープ領域である。第4実施形態において、イオン注入プロセスにより、リンイオンをウェル領域112に注入して、例えば、約200keV〜500keVの注入エネルギーを有するドープ領域114を形成する。
【0063】
図4Cおよび図7を参照すると、ウェル領域110の中に第2導電型ドーパントを有するウェル領域116を選択的に形成し(ステップS716)、深ウェル領域106の中に第2導電型ドーパントを有するウェル領域118を選択的に形成する(ステップS718)。ウェル領域116およびウェル領域118は、例えば、ドーピング濃度の高いn型ウェル領域であり、それぞれ、外部接続に対するウェル領域110および深ウェル領域106の端子として機能する。第4実施形態において、イオン注入により、リンイオンをウェル領域110および深ウェル領域106の上部に注入して、例えば、約200keV〜500keVの注入エネルギーを有するウェル領域116およびウェル領域118をそれぞれ形成する。また、ウェル領域116およびウェル領域118は、同じステップで形成されても、異なるステップで別々に形成されてもよい。
【0064】
それから、エピタキシー層104の中に、第1導電型ドーパントを有するウェル領域120(ステップS720)および第2導電型ドーパントを有するウェル領域122(ステップS722)を選択的に形成し、深ウェル領域106の中に第1導電型ドーパントを有するドープ領域124を選択的に形成する(ステップS724)。ウェル領域120は、例えば、p型ウェル領域であり、深ウェル領域106を取り囲む環状形を有する。第4実施形態において、イオン注入により、ホウ素イオンをエピタキシー層104の上部および深ウェル領域106の外側に注入して、例えば、約250keV〜350keVの注入エネルギーを有するウェル領域120を形成する。ウェル領域122は、例えば、n型ウェル領域の上にあり、ウェル領域120を取り囲む環状形を有する。第4実施形態において、イオン注入により、リンイオンをエピタキシー層104の上部およびウェル領域120の外側に注入して、例えば、約350keV〜550keVの注入エネルギーを有するウェル領域122を形成する。ドープ領域124は、例えば、p型ドープ領域であり、環状のウェル領域120によって定義された範囲内に形成され、且つ深ウェル領域106全体の上部にまたがる。第4実施形態において、イオン注入により、ホウ素イオンを深ウェル領域106の上部に注入して、例えば、約10keV〜45keVの注入エネルギーを有するドープ領域124を形成する。
【0065】
ステップS726において、ドープ領域114、ウェル領域116、ウェル領域118、ウェル領域120およびウェル領域122の中に複数の接触面126を形成して、外部回路に電気接続する。このようにして、図1Aおよび図1Bに示した半導体100が得られる。
[第5実施形態]
【0066】
図5A〜図5Cは、第5実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。図5A〜図5Cにおいて、図2で使用した構成要素と同じ構成要素には同じ参照符号を使用し、詳しい説明を省略する。図8は、第5実施形態に係る本発明の半導体装置の製造プロセスのステップのフローチャートである。
【0067】
図5Aおよび図8を参照すると、深ウェル領域106を形成した後(ステップS706)、ステップS802に続く。深ウェル領域106の中に第1導電型ドーパントを有する層領域202を形成する。層領域202は、例えば、p型層領域である。第5実施形態において、ホウ素イオンを深ウェル領域106に注入して、例えば、約1050keV〜1600keVの注入エネルギーを有する層領域202を形成する。ステップS804において、深ウェル領域106の中に第1導電型ドーパントを有する層領域204を形成し、層領域204は、例えば、p型層領域である。注意すべきこととして、深ウェル領域106内の層領域202および層領域204は、エピタキシー層104の上表面に達しておらず、層領域204と下部の層領域202は、互いに連結していない。第5実施形態において、イオン注入により、ホウ素イオンを深ウェル領域106に注入して、例えば、約300keV〜550keVの注入エネルギーを有する層領域204を形成する。
【0068】
図5Bおよび図8を参照すると、ステップS806において、深ウェル領域106の中に第1導電型ドーパントを有する層領域206および層領域208を順番に形成する。第1導電型ドーパントを有する層領域206および層領域208は、例えば、p型層領域である。層領域206および層領域208は、例えば、層領域202に垂直であり、且つその上方に位置し、層領域206と層領域208は互いに連結している。そのため、層領域202は、層領域208および層領域206を介してエピタキシー層104の上表面に接続される。第5実施形態において、ホウ素イオンを深ウェル領域106に注入して、例えば、約300keV〜900keVの注入エネルギーを有する層領域206および層領域208を順番に形成する。
【0069】
ステップS808において、深ウェル領域106の中に第1導電型ドーパントを有する層領域210を形成し、層領域210は、例えば、p型層領域である。層領域210は、例えば、層領域204の上部に形成され、且つ層領域204に連結するため、層領域204は、層領域210を介してエピタキシー層104の上表面に接続される。第5実施形態において、ホウ素イオンを深ウェル領域106に注入して、例えば、約300keV〜500keVの注入エネルギーを有する層領域210を形成する。その後、エピタキシー層104の中に、第1導電型ドーパントを有するウェル領域120(ステップS810)および第2導電型ドーパントを有するウェル領域122(ステップS812)を選択的に形成する。ウェル領域120は、例えば、p型ウェル領域であり、深ウェル領域106を取り囲む環状形を有する。ウェル領域122は、例えば、n型ウェル領域であり、ウェル領域120を取り囲む環状形を有する。ウェル領域120およびウェル領域122は、上述したステップに基づいて形成されるため、ここでは繰り返し説明しない。
【0070】
図5Cおよび図8を参照すると、ステップS814において、深ウェル領域106の上部に第2導電型ドーパントを有するドープ領域211を選択的に形成する。ドープ領域211は、例えば、ドーピング濃度が高いn型ドープ領域であり、設計柔軟性がより優れている。ドープ領域211は、例えば、層領域204および層領域210によって定義された範囲内に設置される。ステップS816において、深ウェル領域106の中に第2導電型ドーパントを有するウェル領域212およびウェル領域214を選択的に形成する。ウェル領域212およびウェル領域214は、例えば、ドーピング濃度の高いn型ウェル領域であり、導電性を増やし、外部接続に対するウェル領域106の端子として機能する。ウェル領域212は、例えば、層領域202の上部および層領域208と層領域210の間に設置される。ウェル領域214は、例えば、層領域202、206、208およびエピタキシー層104によって定義されたエリア内に設置され、且つ層領域202とウェル領域120の間に設置される。第5実施形態において、イオン注入により、リンイオンを深ウェル領域106の上部に注入して、例えば、約200keV〜500keVの注入エネルギーを有するウェル領域212およびウェル領域214を形成する。ウェル領域212およびウェル領域214は、同じステップで形成されても、異なるステップで別々に形成されてもよい。
【0071】
それから、深ウェル領域106の中に第1導電型ドーパントを有するドープ領域124を選択的に形成した後、(ステップS818)、ステップS820を行い、層領域204の上方にある深ウェル領域106(すなわち、ドープ領域211)、ウェル領域212、ウェル領域214、ウェル領域120およびウェル領域122の上に複数の接触面126を形成する。こうして、図2に示した半導体装置200が得られる。
[第6実施形態]
【0072】
図6A〜図6Cは、第6実施形態に係る本発明の半導体装置の製造プロセスのステップを示した概略的断面図である。図6A〜図6Cにおいて、図3で使用した構成要素と同じ構成要素には同じ参照符号を使用し、詳しい説明を省略する。図6Aは、第4実施形態の図4Aのステップに続くプロセスのステップを示したものである。図9は、第6実施形態に係る本発明の半導体装置の製造プロセスのステップのフローチャートである。
【0073】
図6Aおよび図9を参照すると、深ウェル領域106を形成した後(ステップS706)、ステップS902を行い、深ウェル領域106の中に第1導電型ドーパントを有する層領域202を形成する。層領域202は、例えば、p型層領域である。ステップS904において、深ウェル領域106の中に第1導電型ドーパントを有する層領域206および層領域208を順番に形成する。層領域206および層領域208は、例えば、p型層領域である。層領域206および層領域208は、例えば、層領域202に垂直であり、且つ層領域202の上方に位置するため、層領域202は、層領域208および層領域206の垂直構造によりエピタキシー層104の上表面に接続される。
【0074】
図6Bおよび図9を参照すると、ステップS906において、深ウェル領域106の中に第1導電型ドーパントを有するウェル領域302を形成する。ウェル領域302は、例えば、p型ウェル領域である。深ウェル領域106内のウェル領域302は、層領域202の上部に設置され、且つエピタキシー層104の上表面に達する。第6実施形態において、イオン注入により、ホウ素イオンを深ウェル領域106の中に注入して、例えば、約300keV〜550keVの注入エネルギーを有するウェル領域302を形成する。ステップS908において、ウェル領域302の中に第2導電型ドーパントを有するドープ領域304を形成し、ドープ領域304は、例えば、n型ドープ領域である。第6実施形態において、イオン注入により、リンイオンをウェル領域302の上部に注入して、例えば、約200keV〜500keVの注入エネルギーを有するドープ領域304を形成する。それから、エピタキシー層104の中に、第1導電型ドーパントを有するウェル領域120(ステップS910)および第2導電型ドーパントを有するウェル領域122(ステップS912)を選択的に形成する。ウェル領域120およびウェル領域122は、上述したステップに基づいて形成されるため、ここでは繰り返し説明しない。
【0075】
図6Cおよび図9を参照すると、ステップS914において、深ウェル領域106の中に第2導電型ドーパントを有するウェル領域212およびウェル領域214を選択的に形成する。ウェル領域212およびウェル領域214は、例えば、ドーピング濃度の高いn型ウェル領域であり、導電率を増やし、外部接続に対する深ウェル領域106の端子として機能する。ウェル領域212は、例えば、層領域202の上方および層領域208と層領域302の間に設置される。ウェル領域214は、例えば、層領域202、206、208およびエピタキシー層104によって定義されたエリア内、且つ層領域202とウェル領域120の間に設置される。
【0076】
それから、深ウェル領域106の中に第1導電型ドーパントを有するドープ領域124を選択的に形成した後(ステップS916)、ステップS918を行い、ドープ領域304、ウェル領域212、ウェル領域214、ウェル領域120およびウェル領域122の上に複数の接触面126を形成する。こうして、図3に示した半導体装置300が得られる。
【0077】
注意すべきこととして、第4、第5および第6実施形態に基づくイオン注入プロセスにより、エピタキシー層104にドーパントを注入して、多波長光検出が可能な多接合フォトダイオードを形成する。イオン注入プロセスは、CMOSロジックプロセスによって行うことができ、マスクレイアウトの現半導体プロセスと整合性がある。しかしながら、上述した製造プロセスは、CMOSロジックプロセスに限定されず、プロセスのステップは、順番を変更してもよい。
【0078】
以上のように、エピタキシー層のウェル領域、層領域およびドープ領域を調整することによって、本発明の半導体装置に多接合フォトダイオードを形成し、波長識別を提供する。また、本発明の半導体装置は、低暗電流と高感度を提供するため、様々な検出に応用することができる。
【0079】
さらに、本発明の半導体装置の製造プロセスは、現在のCMOSロジックプロセスと統合できるため、CMOSロジックデバイスと多接合フォトダイオードを同時に形成することができ、生産コストを上げずに製造を簡素化することができる。
【0080】
以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【産業上の利用可能性】
【0081】
発明の半導体装置は、エピタキシー層の中にウェル領域とドープ領域を配置することによって、多接合フォトダイオードを形成する。半導体装置は、低暗電流、高感度、多波長光検出能力といった特性を有する。また、本発明の半導体装置の製造プロセスは、現在のCMOSロジックプロセスと統合することができるため、CMOSロジックデバイスと多接合フォトダイオードを同時に形成することができ、生産コストを上げずに製造を簡素化することができる。
【符号の説明】
【0082】
100、200、300 半導体装置
102 基板
104 エピタキシー層
106 深ウェル領域
108、110、112、116、118、120、122、212、214、302 ウェル領域
114、124、211、304 ドープ領域
124a 開口
126 接触面
202、204、206、208、210 層領域
S702〜S726、S802〜S820、S902〜S918 ステップ
【特許請求の範囲】
【請求項1】
第1導電型ドーパントを有する基板と、
前記基板の上に配置され、前記第1導電型ドーパントを有するエピタキシー層と、
前記エピタキシー層の中に配置され、第2導電型ドーパントを有する深ウェル領域と、
前記深ウェル領域の中に配置され、前記第1導電型ドーパントを有するとともに、3つの側辺が前記エピタキシー層に接触している第1ウェル領域と、
前記第1ウェル領域の中に配置され、前記第2導電型ドーパントを有する第2ウェル領域と、
前記第2ウェル領域の中に配置され、前記第1導電型ドーパントを有するとともに、3つの側辺が前記エピタキシー層に接触している第3ウェル領域と、
前記第3ウェル領域の中に配置され、前記第2導電型ドーパントを有する第1ドープ領域と
を含む半導体装置。
【請求項2】
前記第2ウェル領域の中に配置された前記第2導電型ドーパントを有する第4ウェル領域をさらに含み、前記第4ウェル領域が、前記第2ウェル領域よりも高いドーピング濃度を有する請求項1記載の半導体装置。
【請求項3】
前記深ウェル領域の中に配置された前記第2導電型ドーパントを有する第5ウェル領域をさらに含み、前記第5ウェル領域が、前記深ウェル領域よりも高いドーピング濃度を有する請求項1記載の半導体装置。
【請求項4】
前記エピタキシー層の中および前記深ウェル領域の端部の外側に配置された前記第1導電型ドーパントを有する第6ウェル領域をさらに含む請求項1記載の半導体装置。
【請求項5】
前記エピタキシー層の中および前記第6ウェル領域の端部の外側に配置された前記第2導電型ドーパントを有する第7ウェル領域をさらに含む請求項4記載の半導体装置。
【請求項6】
前記深ウェル領域の上部に配置された前記第1導電型ドーパントを有する第2ドープ領域をさらに含む請求項1記載の半導体装置。
【請求項7】
前記第1導電型ドーパントがp型である時、前記第2導電型ドーパントがn型であり、前記第1導電型ドーパントがn型である時、前記第2導電型ドーパントがp型である請求項1記載の半導体装置。
【請求項8】
第1導電型ドーパントを有する基板と、
前記基板の上に配置され、前記第1導電型ドーパントを有するエピタキシー層と、
前記エピタキシー層の中に配置され、第2導電型ドーパントを有する深ウェル領域と、
前記深ウェル領域の中に配置され、前記第1導電型ドーパントを有するとともに、3つの側辺がそれぞれ前記エピタキシー層に接触している第1層領域および第2層領域と、そのうち、前記第2層領域が、前記第1層領域の上方に設置されるが連結しておらず、
前記深ウェル領域の中に配置され、前記第1導電型ドーパントを有するとともに、前記第1層領域の上方に設置されて、前記第1層領域を前記エピタキシー層の上表面に接続する少なくとも1つの第3層領域と、
前記深ウェル領域の中に配置され、前記第1導電型ドーパントを有するとともに、前記第2層領域の上方に設置されて、前記第2層領域を前記エピタキシー層の前記上表面に接続する第4層領域と
を含む半導体装置。
【請求項9】
前記深ウェル領域の中に配置された前記第2導電型ドーパントを有する第1ドープ領域をさらに含み、前記第1ドープ領域が、前記第2層領域の上方に設置されるとともに、前記深ウェル領域よりも高いドーピング濃度を有する請求項8記載の半導体装置。
【請求項10】
前記深ウェル領域の中に配置された前記第2導電型ドーパントを有する少なくとも1つの第1ウェル領域をさらに含み、前記第1ウェル領域が、前記深ウェル領域よりも高いドーピング濃度を有する請求項8記載の半導体装置。
【請求項11】
前記エピタキシー層の中および前記深ウェル領域の端部の外側に配置された前記第1導電型ドーパントを有する第2ウェル領域をさらに含む請求項8記載の半導体装置。
【請求項12】
前記エピタキシー層の中および前記第2ウェル領域の端部の外側に配置された前記第2導電型ドーパントを有する第3ウェル領域をさらに含む請求項11記載の半導体装置。
【請求項13】
前記深ウェル領域の上部に配置された前記第1導電型ドーパントを有する第2ドープ領域をさらに含む請求項8記載の半導体装置。
【請求項14】
前記第1導電型ドーパントがp型である時、前記第2導電型ドーパントがn型であり、前記第1導電型ドーパントがn型である時、前記第2導電型ドーパントがp型である請求項8記載の半導体装置。
【請求項15】
第1導電型ドーパントを有する基板と、
前記基板の上に配置され、前記第1導電型ドーパントを有するエピタキシー層と、
前記エピタキシー層の中に配置され、第2導電型ドーパントを有する深ウェル領域と、
前記深ウェル領域の中に配置され、前記第1導電型ドーパントを有するとともに、3つの側辺が前記エピタキシー層に接触している第1層領域と、
前記深ウェル領域の中に配置され、前記第1導電型ドーパントを有するとともに、前記第1層領域の上方に設置されて、前記第1層領域を前記エピタキシー層の上表面に接続する少なくとも1つの第2層領域と、
前記深ウェル領域の中に配置され、前記第1導電型ドーパントを有するとともに、前記第1層領域の上方に設置されるが連結しておらず、3つの側辺が前記エピタキシー層に接触している第1ウェル領域と、
前記第1ウェル領域の中に配置され、前記第2導電型ドーパントを有する第1ドープ領域と
を含む半導体装置。
【請求項16】
前記深ウェル領域の中に配置された前記第2導電型ドーパントを有する少なくとも1つの第2ウェル領域をさらに含み、前記第2ウェル領域が、前記深ウェル領域よりも高いドーピング濃度を有する請求項15記載の半導体装置。
【請求項17】
前記エピタキシー層の中および前記深ウェル領域の端部の外側に配置された前記第1導電型ドーパントを有する第3ウェル領域をさらに含む請求項15記載の半導体装置。
【請求項18】
前記エピタキシー層の中および前記第3ウェル領域の端部の外側に配置された前記第2導電型ドーパントを有する第4ウェル領域をさらに含む請求項17記載の半導体装置
【請求項19】
前記深ウェル領域の上部に配置された前記第1導電型ドーパントを有する第2ドープ領域をさらに含む請求項15記載の半導体装置。
【請求項20】
前記第1導電型ドーパントがp型である時、前記第2導電型ドーパントがn型であり、前記第1導電型ドーパントがn型である時、前記第2導電型ドーパントがp型である請求項15記載の半導体装置
【請求項21】
第1導電型ドーパントを有する基板を提供することと、
前記基板の上に前記第1導電型ドーパントを有するエピタキシー層を形成することと、
前記エピタキシー層の中に第2導電型ドーパントを有する深ウェル領域を形成することと、
前記深ウェル領域の中に前記第1導電型ドーパントを有するとともに、3つの側辺が前記エピタキシー層に接触している第1ウェル領域を形成することと、
前記第1ウェル領域の中に前記第2導電型ドーパントを有する第2ウェル領域を形成することと、
前記第2ウェル領域の中に前記第1導電型ドーパントを有するとともに、3つの側辺が前記エピタキシー層に接触している第3ウェル領域を形成することと、
前記第3ウェル領域の中に前記第2導電型ドーパントを有する第1ドープ領域を形成することと
を含む半導体装置の製造方法。
【請求項22】
前記第1導電型ドーパントがp型である時、前記第2導電型ドーパントがn型であり、前記第1導電型ドーパントがn型である時、前記第2導電型ドーパントがp型である請求項21記載の半導体装置の製造方法。
【請求項23】
第1導電型ドーパントを有する基板を提供することと、
前記基板の上に前記第1導電型ドーパントを有するエピタキシー層を形成することと、
前記エピタキシー層の中に第2導電型ドーパントを有する深ウェル領域を形成することと、
前記深ウェル領域の中に前記第1導電型ドーパントを有するとともに、3つの側辺がそれぞれ前記エピタキシー層に接触している第1層領域および第2層領域を形成し、そのうち、前記第2層領域が、前記第1層領域の上方に設置されるが連結していないことと、
前記深ウェル領域の中に前記第1導電型ドーパントを有するとともに、前記第1層領域の上方に形成されて、前記第1層領域を前記エピタキシー層の上表面に接続する少なくとも1つの第3層領域を形成することと、
前記深ウェル領域の中に前記第1導電型ドーパントを有するとともに、前記第2層領域の上方に形成されて、前記第2層領域を前記エピタキシー層の前記上表面に接続する第4層領域を形成することと
を含む半導体装置の製造方法。
【請求項24】
前記第1導電型ドーパントがp型である時、前記第2導電型ドーパントがn型であり、前記第1導電型ドーパントがn型である時、前記第2導電型ドーパントがp型である請求項23記載の半導体装置の製造方法。
【請求項25】
第1導電型ドーパントを有する基板を提供することと、
前記基板の上に前記第1導電型ドーパントを有するエピタキシー層を形成することと、
前記エピタキシー層の中に第2導電型ドーパントを有する深ウェル領域を形成することと、
前記深ウェル領域の中に前記第1導電型ドーパントを有するとともに、3つの側辺が、前記エピタキシー層に接触している第1層領域を形成することと、
前記深ウェル領域の中に前記第1導電型ドーパントを有するとともに、前記第1層領域の上方に形成されて、前記第1層領域を前記エピタキシー層の上表面に接続する少なくとも1つの第2層領域を形成することと、
前記深ウェル領域の中に前記第1導電型ドーパントを有するするとともに、前記第1層領域の上方に形成されるが連結しておらず、3つの側辺が前記エピタキシー層に接触している第1ウェル領域を形成することと、
前記第1ウェル領域の中に前記第2導電型ドーパントを有する第1ドープ領域を形成することと
を含む半導体装置の製造方法。
【請求項26】
前記第1導電型ドーパントがp型である時、前記第2導電型ドーパントがn型であり、前記第1導電型ドーパントがn型である時、前記第2導電型ドーパントがp型である請求項25記載の半導体装置の製造方法。
【請求項1】
第1導電型ドーパントを有する基板と、
前記基板の上に配置され、前記第1導電型ドーパントを有するエピタキシー層と、
前記エピタキシー層の中に配置され、第2導電型ドーパントを有する深ウェル領域と、
前記深ウェル領域の中に配置され、前記第1導電型ドーパントを有するとともに、3つの側辺が前記エピタキシー層に接触している第1ウェル領域と、
前記第1ウェル領域の中に配置され、前記第2導電型ドーパントを有する第2ウェル領域と、
前記第2ウェル領域の中に配置され、前記第1導電型ドーパントを有するとともに、3つの側辺が前記エピタキシー層に接触している第3ウェル領域と、
前記第3ウェル領域の中に配置され、前記第2導電型ドーパントを有する第1ドープ領域と
を含む半導体装置。
【請求項2】
前記第2ウェル領域の中に配置された前記第2導電型ドーパントを有する第4ウェル領域をさらに含み、前記第4ウェル領域が、前記第2ウェル領域よりも高いドーピング濃度を有する請求項1記載の半導体装置。
【請求項3】
前記深ウェル領域の中に配置された前記第2導電型ドーパントを有する第5ウェル領域をさらに含み、前記第5ウェル領域が、前記深ウェル領域よりも高いドーピング濃度を有する請求項1記載の半導体装置。
【請求項4】
前記エピタキシー層の中および前記深ウェル領域の端部の外側に配置された前記第1導電型ドーパントを有する第6ウェル領域をさらに含む請求項1記載の半導体装置。
【請求項5】
前記エピタキシー層の中および前記第6ウェル領域の端部の外側に配置された前記第2導電型ドーパントを有する第7ウェル領域をさらに含む請求項4記載の半導体装置。
【請求項6】
前記深ウェル領域の上部に配置された前記第1導電型ドーパントを有する第2ドープ領域をさらに含む請求項1記載の半導体装置。
【請求項7】
前記第1導電型ドーパントがp型である時、前記第2導電型ドーパントがn型であり、前記第1導電型ドーパントがn型である時、前記第2導電型ドーパントがp型である請求項1記載の半導体装置。
【請求項8】
第1導電型ドーパントを有する基板と、
前記基板の上に配置され、前記第1導電型ドーパントを有するエピタキシー層と、
前記エピタキシー層の中に配置され、第2導電型ドーパントを有する深ウェル領域と、
前記深ウェル領域の中に配置され、前記第1導電型ドーパントを有するとともに、3つの側辺がそれぞれ前記エピタキシー層に接触している第1層領域および第2層領域と、そのうち、前記第2層領域が、前記第1層領域の上方に設置されるが連結しておらず、
前記深ウェル領域の中に配置され、前記第1導電型ドーパントを有するとともに、前記第1層領域の上方に設置されて、前記第1層領域を前記エピタキシー層の上表面に接続する少なくとも1つの第3層領域と、
前記深ウェル領域の中に配置され、前記第1導電型ドーパントを有するとともに、前記第2層領域の上方に設置されて、前記第2層領域を前記エピタキシー層の前記上表面に接続する第4層領域と
を含む半導体装置。
【請求項9】
前記深ウェル領域の中に配置された前記第2導電型ドーパントを有する第1ドープ領域をさらに含み、前記第1ドープ領域が、前記第2層領域の上方に設置されるとともに、前記深ウェル領域よりも高いドーピング濃度を有する請求項8記載の半導体装置。
【請求項10】
前記深ウェル領域の中に配置された前記第2導電型ドーパントを有する少なくとも1つの第1ウェル領域をさらに含み、前記第1ウェル領域が、前記深ウェル領域よりも高いドーピング濃度を有する請求項8記載の半導体装置。
【請求項11】
前記エピタキシー層の中および前記深ウェル領域の端部の外側に配置された前記第1導電型ドーパントを有する第2ウェル領域をさらに含む請求項8記載の半導体装置。
【請求項12】
前記エピタキシー層の中および前記第2ウェル領域の端部の外側に配置された前記第2導電型ドーパントを有する第3ウェル領域をさらに含む請求項11記載の半導体装置。
【請求項13】
前記深ウェル領域の上部に配置された前記第1導電型ドーパントを有する第2ドープ領域をさらに含む請求項8記載の半導体装置。
【請求項14】
前記第1導電型ドーパントがp型である時、前記第2導電型ドーパントがn型であり、前記第1導電型ドーパントがn型である時、前記第2導電型ドーパントがp型である請求項8記載の半導体装置。
【請求項15】
第1導電型ドーパントを有する基板と、
前記基板の上に配置され、前記第1導電型ドーパントを有するエピタキシー層と、
前記エピタキシー層の中に配置され、第2導電型ドーパントを有する深ウェル領域と、
前記深ウェル領域の中に配置され、前記第1導電型ドーパントを有するとともに、3つの側辺が前記エピタキシー層に接触している第1層領域と、
前記深ウェル領域の中に配置され、前記第1導電型ドーパントを有するとともに、前記第1層領域の上方に設置されて、前記第1層領域を前記エピタキシー層の上表面に接続する少なくとも1つの第2層領域と、
前記深ウェル領域の中に配置され、前記第1導電型ドーパントを有するとともに、前記第1層領域の上方に設置されるが連結しておらず、3つの側辺が前記エピタキシー層に接触している第1ウェル領域と、
前記第1ウェル領域の中に配置され、前記第2導電型ドーパントを有する第1ドープ領域と
を含む半導体装置。
【請求項16】
前記深ウェル領域の中に配置された前記第2導電型ドーパントを有する少なくとも1つの第2ウェル領域をさらに含み、前記第2ウェル領域が、前記深ウェル領域よりも高いドーピング濃度を有する請求項15記載の半導体装置。
【請求項17】
前記エピタキシー層の中および前記深ウェル領域の端部の外側に配置された前記第1導電型ドーパントを有する第3ウェル領域をさらに含む請求項15記載の半導体装置。
【請求項18】
前記エピタキシー層の中および前記第3ウェル領域の端部の外側に配置された前記第2導電型ドーパントを有する第4ウェル領域をさらに含む請求項17記載の半導体装置
【請求項19】
前記深ウェル領域の上部に配置された前記第1導電型ドーパントを有する第2ドープ領域をさらに含む請求項15記載の半導体装置。
【請求項20】
前記第1導電型ドーパントがp型である時、前記第2導電型ドーパントがn型であり、前記第1導電型ドーパントがn型である時、前記第2導電型ドーパントがp型である請求項15記載の半導体装置
【請求項21】
第1導電型ドーパントを有する基板を提供することと、
前記基板の上に前記第1導電型ドーパントを有するエピタキシー層を形成することと、
前記エピタキシー層の中に第2導電型ドーパントを有する深ウェル領域を形成することと、
前記深ウェル領域の中に前記第1導電型ドーパントを有するとともに、3つの側辺が前記エピタキシー層に接触している第1ウェル領域を形成することと、
前記第1ウェル領域の中に前記第2導電型ドーパントを有する第2ウェル領域を形成することと、
前記第2ウェル領域の中に前記第1導電型ドーパントを有するとともに、3つの側辺が前記エピタキシー層に接触している第3ウェル領域を形成することと、
前記第3ウェル領域の中に前記第2導電型ドーパントを有する第1ドープ領域を形成することと
を含む半導体装置の製造方法。
【請求項22】
前記第1導電型ドーパントがp型である時、前記第2導電型ドーパントがn型であり、前記第1導電型ドーパントがn型である時、前記第2導電型ドーパントがp型である請求項21記載の半導体装置の製造方法。
【請求項23】
第1導電型ドーパントを有する基板を提供することと、
前記基板の上に前記第1導電型ドーパントを有するエピタキシー層を形成することと、
前記エピタキシー層の中に第2導電型ドーパントを有する深ウェル領域を形成することと、
前記深ウェル領域の中に前記第1導電型ドーパントを有するとともに、3つの側辺がそれぞれ前記エピタキシー層に接触している第1層領域および第2層領域を形成し、そのうち、前記第2層領域が、前記第1層領域の上方に設置されるが連結していないことと、
前記深ウェル領域の中に前記第1導電型ドーパントを有するとともに、前記第1層領域の上方に形成されて、前記第1層領域を前記エピタキシー層の上表面に接続する少なくとも1つの第3層領域を形成することと、
前記深ウェル領域の中に前記第1導電型ドーパントを有するとともに、前記第2層領域の上方に形成されて、前記第2層領域を前記エピタキシー層の前記上表面に接続する第4層領域を形成することと
を含む半導体装置の製造方法。
【請求項24】
前記第1導電型ドーパントがp型である時、前記第2導電型ドーパントがn型であり、前記第1導電型ドーパントがn型である時、前記第2導電型ドーパントがp型である請求項23記載の半導体装置の製造方法。
【請求項25】
第1導電型ドーパントを有する基板を提供することと、
前記基板の上に前記第1導電型ドーパントを有するエピタキシー層を形成することと、
前記エピタキシー層の中に第2導電型ドーパントを有する深ウェル領域を形成することと、
前記深ウェル領域の中に前記第1導電型ドーパントを有するとともに、3つの側辺が、前記エピタキシー層に接触している第1層領域を形成することと、
前記深ウェル領域の中に前記第1導電型ドーパントを有するとともに、前記第1層領域の上方に形成されて、前記第1層領域を前記エピタキシー層の上表面に接続する少なくとも1つの第2層領域を形成することと、
前記深ウェル領域の中に前記第1導電型ドーパントを有するするとともに、前記第1層領域の上方に形成されるが連結しておらず、3つの側辺が前記エピタキシー層に接触している第1ウェル領域を形成することと、
前記第1ウェル領域の中に前記第2導電型ドーパントを有する第1ドープ領域を形成することと
を含む半導体装置の製造方法。
【請求項26】
前記第1導電型ドーパントがp型である時、前記第2導電型ドーパントがn型であり、前記第1導電型ドーパントがn型である時、前記第2導電型ドーパントがp型である請求項25記載の半導体装置の製造方法。
【図1A】
【図1B】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図5A】
【図5B】
【図5C】
【図6A】
【図6B】
【図6C】
【図7】
【図8】
【図9】
【図1B】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図5A】
【図5B】
【図5C】
【図6A】
【図6B】
【図6C】
【図7】
【図8】
【図9】
【公開番号】特開2013−98534(P2013−98534A)
【公開日】平成25年5月20日(2013.5.20)
【国際特許分類】
【外国語出願】
【出願番号】特願2012−170866(P2012−170866)
【出願日】平成24年8月1日(2012.8.1)
【出願人】(512201487)體學生物科技股▲ふん▼有限公司 (1)
【氏名又は名称原語表記】Ti−Shiue Biotech, Inc.
【Fターム(参考)】
【公開日】平成25年5月20日(2013.5.20)
【国際特許分類】
【出願番号】特願2012−170866(P2012−170866)
【出願日】平成24年8月1日(2012.8.1)
【出願人】(512201487)體學生物科技股▲ふん▼有限公司 (1)
【氏名又は名称原語表記】Ti−Shiue Biotech, Inc.
【Fターム(参考)】
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